JP2002007309A - メモリインタフェースシステムおよびデータ処理システム - Google Patents
メモリインタフェースシステムおよびデータ処理システムInfo
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Abstract
(57)【要約】
【課題】 メモリ電源電圧とメモリコントローラ電源電
圧との間の電圧差に影響されないインタフェースシステ
ムを提供し、かつデータ処理システム構成時の電源電圧
に対する制約を最小化でき、工程や費用の面で有利とな
るデータ処理システムを提供すること。 【解決手段】 メモリ１００をメモリコントローラ１５
０に連結するチャンネル線路１１０，１２０を備えて、
チャンネル線路１１０，１２０はメモリ電源電圧ＶＤＤ
１及びメモリコントローラ電源電圧ＶＤＤ２から独立的
な終端電圧ＶＴＥＲに応答する。
圧との間の電圧差に影響されないインタフェースシステ
ムを提供し、かつデータ処理システム構成時の電源電圧
に対する制約を最小化でき、工程や費用の面で有利とな
るデータ処理システムを提供すること。 【解決手段】 メモリ１００をメモリコントローラ１５
０に連結するチャンネル線路１１０，１２０を備えて、
チャンネル線路１１０，１２０はメモリ電源電圧ＶＤＤ
１及びメモリコントローラ電源電圧ＶＤＤ２から独立的
な終端電圧ＶＴＥＲに応答する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に、独立的な電源電圧を用いるメモリとメモリコント
ローラとの間のインタフェースシステムに関する。さら
に、本発明は前記インタフェースシステムを用いたデー
タ処理システムに関する。
特に、独立的な電源電圧を用いるメモリとメモリコント
ローラとの間のインタフェースシステムに関する。さら
に、本発明は前記インタフェースシステムを用いたデー
タ処理システムに関する。
【０００２】
【従来の技術】一般に、半導体集積回路は、その高集積
化及び高速化において技術が進んでいるのが現状であ
る。集積度及びクロック速度の増加を容易にするために
は、デバイスの大きさ、線幅、及び／又は動作電圧を減
少させる。線幅及び／又は動作電圧の減少は、集積回路
が用いられる分野及び／又は製品に基づき集積回路の間
で異なる。一般に、回路線幅の微細化及び低動作電圧が
行える新しい工程技術が最も早く適用される分野は、コ
ンピュータ内部の中央処理装置（ＣｅｎｔｒａｌＰｒｏ
ｃｅｓｓｉｎｇ Ｕｎｉｔ；以下、ＣＰＵと称する）及
びこれとかかわったチップセット分野であると言える。
微細線幅及び低動作電圧が行える工程技術は、ＣＰＵよ
りも１段階遅い速度でなされる傾向にある。その結果、
コンピュータシステムは、メモリ装置とは異なる電圧で
動作するＣＰＵ及び関連回路を含む。ＣＰＵと半導体メ
モリ装置との間の動作電圧の違いは、コンピュータシス
テムにおいて問題を引き起こす原因となる。
化及び高速化において技術が進んでいるのが現状であ
る。集積度及びクロック速度の増加を容易にするために
は、デバイスの大きさ、線幅、及び／又は動作電圧を減
少させる。線幅及び／又は動作電圧の減少は、集積回路
が用いられる分野及び／又は製品に基づき集積回路の間
で異なる。一般に、回路線幅の微細化及び低動作電圧が
行える新しい工程技術が最も早く適用される分野は、コ
ンピュータ内部の中央処理装置（ＣｅｎｔｒａｌＰｒｏ
ｃｅｓｓｉｎｇ Ｕｎｉｔ；以下、ＣＰＵと称する）及
びこれとかかわったチップセット分野であると言える。
微細線幅及び低動作電圧が行える工程技術は、ＣＰＵよ
りも１段階遅い速度でなされる傾向にある。その結果、
コンピュータシステムは、メモリ装置とは異なる電圧で
動作するＣＰＵ及び関連回路を含む。ＣＰＵと半導体メ
モリ装置との間の動作電圧の違いは、コンピュータシス
テムにおいて問題を引き起こす原因となる。
【０００３】
【発明が解決しようとする課題】汎用のコンピュータシ
ステムにおいて、入出力動作は、メモリの間にデータを
伝送することにより行われる。一般に、望ましくは、シ
ステムの性能を高めるために、メモリ及びメモリコント
ローラの両方のために、単一の動作電圧を用いる。しか
し、一般的な場合、メモリコントローラはメモリよりも
低い電圧を使って動作する。もし、低い電源電圧で動作
するメモリコントローラチップに合わせて、高い電源電
圧で動作するメモリ装置の動作電圧を下げると、回路工
程などで追加のコストが生じる。
ステムにおいて、入出力動作は、メモリの間にデータを
伝送することにより行われる。一般に、望ましくは、シ
ステムの性能を高めるために、メモリ及びメモリコント
ローラの両方のために、単一の動作電圧を用いる。しか
し、一般的な場合、メモリコントローラはメモリよりも
低い電圧を使って動作する。もし、低い電源電圧で動作
するメモリコントローラチップに合わせて、高い電源電
圧で動作するメモリ装置の動作電圧を下げると、回路工
程などで追加のコストが生じる。
【０００４】本発明は上記事情に鑑みてなされたもので
あり、その目的は、独立的な外部のチャンネル終端電圧
を用いて半導体メモリ装置及びメモリコントローラ各々
の電源電圧に影響されずに相互間のデータ伝送を行う、
メモリ装置とメモリコントローラとの間のインタフェー
スシステムを提供することにある。さらに本発明は、前
記のようなインタフェースシステムを有するデータ処理
システムを提供することを他の目的とする。
あり、その目的は、独立的な外部のチャンネル終端電圧
を用いて半導体メモリ装置及びメモリコントローラ各々
の電源電圧に影響されずに相互間のデータ伝送を行う、
メモリ装置とメモリコントローラとの間のインタフェー
スシステムを提供することにある。さらに本発明は、前
記のようなインタフェースシステムを有するデータ処理
システムを提供することを他の目的とする。
【０００５】
【課題を解決するための手段】本発明のメモリインタフ
ェースシステムは、メモリをメモリコントローラに連結
する少なくとも１本のチャンネル線路を備え、この少な
くとも１本のチャンネル線路はメモリ電源電圧及びメモ
リコントローラ電源電圧から独立的な終端電圧に応答す
る。このようなメモリインタフェースシステムは、メモ
リ及びメモリコントローラの電源電圧に対して独立的な
終端電圧を用いるため、インタフェースシステムはメモ
リ電源電圧及びメモリコントローラ電源電圧との間の電
圧差に影響されなくなる。
ェースシステムは、メモリをメモリコントローラに連結
する少なくとも１本のチャンネル線路を備え、この少な
くとも１本のチャンネル線路はメモリ電源電圧及びメモ
リコントローラ電源電圧から独立的な終端電圧に応答す
る。このようなメモリインタフェースシステムは、メモ
リ及びメモリコントローラの電源電圧に対して独立的な
終端電圧を用いるため、インタフェースシステムはメモ
リ電源電圧及びメモリコントローラ電源電圧との間の電
圧差に影響されなくなる。
【０００６】好ましい形態によれば、メモリは第１送信
部及び第１受信部を含み、メモリコントローラは第２送
信部及び第２受信部を含む。第１及び第２受信部は各々
第１及び第２差動増幅器回路を含みうる。また、第１及
び第２送信部は各々第１及び第２オープン-ドレインＭ
ＯＳトランジスタを含みうる。第１チャンネル線路は第
１送信部及び第２受信部を連結し、第２チャンネル線路
は第２送信部及び第１受信部を連結する。
部及び第１受信部を含み、メモリコントローラは第２送
信部及び第２受信部を含む。第１及び第２受信部は各々
第１及び第２差動増幅器回路を含みうる。また、第１及
び第２送信部は各々第１及び第２オープン-ドレインＭ
ＯＳトランジスタを含みうる。第１チャンネル線路は第
１送信部及び第２受信部を連結し、第２チャンネル線路
は第２送信部及び第１受信部を連結する。
【０００７】さらに他の形態によれば、第１及び第２受
信部は各々メモリ電源電圧及びメモリコントローラ電源
電圧により電源が供給される。しかし、第１及び第２送
信部は各々メモリ電源電圧及びメモリコントローラ電源
電圧に対して独立的に動作できる。
信部は各々メモリ電源電圧及びメモリコントローラ電源
電圧により電源が供給される。しかし、第１及び第２送
信部は各々メモリ電源電圧及びメモリコントローラ電源
電圧に対して独立的に動作できる。
【０００８】さらに他の形態によれば、終端電圧は、各
メモリ電源電圧及びメモリコントローラ電源電圧のそれ
よりも高く設定される。終端電圧をメモリ及びメモリコ
ントローラの電源電圧に比べて相対的に高めることによ
り、メモリインタフェースシステムの信号対雑音比は向
上できる。第１、第２受信部の電圧ストレスを低減する
ために、第１及び第２レベルシフタが設けられる。第１
及び第２レベルシフタは各々第２チャンネル線路及び第
１受信部を連結するように、そして第１チャンネル線路
及び第２受信部を連結するように使用される。レベルシ
フタは第１及び第２チャンネル線路の論理“１”電圧を
第１及び第２受信部のための適切な電圧にレベルシフト
できる。
メモリ電源電圧及びメモリコントローラ電源電圧のそれ
よりも高く設定される。終端電圧をメモリ及びメモリコ
ントローラの電源電圧に比べて相対的に高めることによ
り、メモリインタフェースシステムの信号対雑音比は向
上できる。第１、第２受信部の電圧ストレスを低減する
ために、第１及び第２レベルシフタが設けられる。第１
及び第２レベルシフタは各々第２チャンネル線路及び第
１受信部を連結するように、そして第１チャンネル線路
及び第２受信部を連結するように使用される。レベルシ
フタは第１及び第２チャンネル線路の論理“１”電圧を
第１及び第２受信部のための適切な電圧にレベルシフト
できる。
【０００９】メモリ及びメモリコントローラの電源電圧
は互いに電気的に独立的であり、終端電圧からも電気的
に独立的である。そのため、前記メモリ及びメモリコン
トローラを含むデータ処理システム、すなわちコンピュ
ータシステムは電源電圧を設定するに当たって、ほとん
ど制限されずに設計できる。さらに、メモリ及びメモリ
コントローラの送信部及び受信部の電源は同一に設定さ
れる必要がないため、工程コストを節減できる。
は互いに電気的に独立的であり、終端電圧からも電気的
に独立的である。そのため、前記メモリ及びメモリコン
トローラを含むデータ処理システム、すなわちコンピュ
ータシステムは電源電圧を設定するに当たって、ほとん
ど制限されずに設計できる。さらに、メモリ及びメモリ
コントローラの送信部及び受信部の電源は同一に設定さ
れる必要がないため、工程コストを節減できる。
【００１０】
【発明の実施の形態】以下、添付した図面に基づき、本
発明による独立的な電源電圧を用いるメモリとメモリコ
ントローラとの間のインタフェースシステムについて、
さらにはそのインタフェースシステムを用いたデータ処
理システムについて下記のように説明する。
発明による独立的な電源電圧を用いるメモリとメモリコ
ントローラとの間のインタフェースシステムについて、
さらにはそのインタフェースシステムを用いたデータ処
理システムについて下記のように説明する。
【００１１】図１は、本発明のインタフェースシステム
およびデータ処理システムの実施形態を示した概略的な
ブロック図である。図１を参照すれば、メモリ１００は
チャンネル線路１１０、１２０によりメモリコントロー
ラ１５０に連結される。ここで、チャンネル線路１１
０、１２０は各々メモリ電源電圧ＶＤＤ１及び／又はメ
モリコントローラ電源電圧ＶＤＤ２に対して独立的な終
端電圧ＶＴＥＲに応答する。チャンネル線路１１０は、
メモリ１００の第１送信部１０２及びメモリコントロー
ラ１５０の第２受信部１５２を連結する。同様に、チャ
ンネル線路１２０は、メモリコントローラ１５０の第２
送信部１５４及びメモリ１００の第１受信部１０４を連
結する。
およびデータ処理システムの実施形態を示した概略的な
ブロック図である。図１を参照すれば、メモリ１００は
チャンネル線路１１０、１２０によりメモリコントロー
ラ１５０に連結される。ここで、チャンネル線路１１
０、１２０は各々メモリ電源電圧ＶＤＤ１及び／又はメ
モリコントローラ電源電圧ＶＤＤ２に対して独立的な終
端電圧ＶＴＥＲに応答する。チャンネル線路１１０は、
メモリ１００の第１送信部１０２及びメモリコントロー
ラ１５０の第２受信部１５２を連結する。同様に、チャ
ンネル線路１２０は、メモリコントローラ１５０の第２
送信部１５４及びメモリ１００の第１受信部１０４を連
結する。
【００１２】終端電圧ＶＴＥＲは外部の電圧源から供給
され、所定レベルに設定される。終端電圧ＶＴＥＲのレ
ベルは、メモリ電源電圧ＶＤＤ１及び／又はメモリコン
トローラ電源電圧ＶＤＤ２と独立的に設定される。望ま
しくは、終端電圧ＶＴＥＲのレベルは、各メモリ電源電
圧ＶＤＤ１及びメモリコントローラ電源電圧ＶＤＤ２の
それよりも大きく設定される。図１に示されたように、
終端電圧ＶＴＥＲは、終端抵抗Ｒ１ＴＥＲ、Ｒ２ＴＥＲ
及びチャンネル線路１１０、１２０を通じてメモリ１０
０及びメモリコントローラ１５０の送信部及び受信部に
印加される。本発明の他の実施形態において、分離され
た終端電圧は各々のチャンネル線路１１０、１２０を通
じて印加できる。
され、所定レベルに設定される。終端電圧ＶＴＥＲのレ
ベルは、メモリ電源電圧ＶＤＤ１及び／又はメモリコン
トローラ電源電圧ＶＤＤ２と独立的に設定される。望ま
しくは、終端電圧ＶＴＥＲのレベルは、各メモリ電源電
圧ＶＤＤ１及びメモリコントローラ電源電圧ＶＤＤ２の
それよりも大きく設定される。図１に示されたように、
終端電圧ＶＴＥＲは、終端抵抗Ｒ１ＴＥＲ、Ｒ２ＴＥＲ
及びチャンネル線路１１０、１２０を通じてメモリ１０
０及びメモリコントローラ１５０の送信部及び受信部に
印加される。本発明の他の実施形態において、分離され
た終端電圧は各々のチャンネル線路１１０、１２０を通
じて印加できる。
【００１３】メモリ１００は、第１送信部１０２、第１
受信部１０４、及びメモリセルアレイ１０６を含む。メ
モリ１００は、メモリセルアレイ１０６にデータを書込
み及び読出す。ここで、メモリセルアレイ１０６はメモ
リ電源電圧ＶＤＤ１に応答する。第１送信部１０２及び
第１受信部１０４は各々終端電圧ＶＴＥＲに応答してデ
ータを送受信する。第１送信部１０２はチャンネル線路
１１０及び終端抵抗Ｒ１ＴＥＲを介して終端電圧ＶＴＥ
Ｒに連結し、メモリセルアレイ１０６から出力されるデ
ータをチャンネル線路１１０を通じてメモリ１００外部
の目的地に伝送するように制御する。第１受信部１０４
はメモリ電源電圧ＶＤＤ１に応答し、メモリ１００外部
のソースからチャンネル線路１２０を通じてデータを受
信することを制御する。メモリセルアレイ１０６は多数
のメモリセルを含み、データの貯蔵及び出力を行う。メ
モリ１００は、例えば、メモリ装置の他の例として、Ｄ
ＲＡＭにより具現できる。
受信部１０４、及びメモリセルアレイ１０６を含む。メ
モリ１００は、メモリセルアレイ１０６にデータを書込
み及び読出す。ここで、メモリセルアレイ１０６はメモ
リ電源電圧ＶＤＤ１に応答する。第１送信部１０２及び
第１受信部１０４は各々終端電圧ＶＴＥＲに応答してデ
ータを送受信する。第１送信部１０２はチャンネル線路
１１０及び終端抵抗Ｒ１ＴＥＲを介して終端電圧ＶＴＥ
Ｒに連結し、メモリセルアレイ１０６から出力されるデ
ータをチャンネル線路１１０を通じてメモリ１００外部
の目的地に伝送するように制御する。第１受信部１０４
はメモリ電源電圧ＶＤＤ１に応答し、メモリ１００外部
のソースからチャンネル線路１２０を通じてデータを受
信することを制御する。メモリセルアレイ１０６は多数
のメモリセルを含み、データの貯蔵及び出力を行う。メ
モリ１００は、例えば、メモリ装置の他の例として、Ｄ
ＲＡＭにより具現できる。
【００１４】メモリコントローラ１５０は、メモリ１０
０からのデータの読出し及び書込みを含んで各種の動作
を制御する。メモリコントローラ１５０は、第２送信部
１５４、第２受信部１５２及び内部回路１５６を含む。
第２受信部１５２及び内部回路１５６はメモリコントロ
ーラ電源電圧ＶＤＤ２に応答する。図１において、メモ
リコントローラ電源電圧ＶＤＤ２は、メモリ電源電圧Ｖ
ＤＤ１と異なる電圧に設定される。しかし、他の実施形
態において、メモリ電源電圧ＶＤＤ１及びメモリコント
ローラ電源電圧ＶＤＤ２は、互いに同一に設定できる。
メモリコントローラ１５０には実際には多くの回路が含
まれるが、図面の簡略化のために他の構成要素は示さ
ず、単に内部回路１５６として示す。チャンネル線路１
２０及び終端抵抗Ｒ２ＴＥＲを通じて終端電圧ＶＴＥＲ
に連結される第２送信部１５４は、メモリコントローラ
１５０からチャンネル線路１２０を通じてのメモリ１０
０へのデータ伝送を制御する。第２送信部１５４に供給
されるデータは、メモリ１００に書き込まれるデータと
して見なされうる。第２受信部１５２は、メモリコント
ローラ電源電圧ＶＤＤ２に応答し、メモリ１００からチ
ャンネル線路１１０を通じてのデータの受信を制御す
る。メモリ１００から受信されるデータは、メモリコン
トローラ１５０のキャッシュメモリ（図示せず）または
他のブロックに貯蔵できる。
０からのデータの読出し及び書込みを含んで各種の動作
を制御する。メモリコントローラ１５０は、第２送信部
１５４、第２受信部１５２及び内部回路１５６を含む。
第２受信部１５２及び内部回路１５６はメモリコントロ
ーラ電源電圧ＶＤＤ２に応答する。図１において、メモ
リコントローラ電源電圧ＶＤＤ２は、メモリ電源電圧Ｖ
ＤＤ１と異なる電圧に設定される。しかし、他の実施形
態において、メモリ電源電圧ＶＤＤ１及びメモリコント
ローラ電源電圧ＶＤＤ２は、互いに同一に設定できる。
メモリコントローラ１５０には実際には多くの回路が含
まれるが、図面の簡略化のために他の構成要素は示さ
ず、単に内部回路１５６として示す。チャンネル線路１
２０及び終端抵抗Ｒ２ＴＥＲを通じて終端電圧ＶＴＥＲ
に連結される第２送信部１５４は、メモリコントローラ
１５０からチャンネル線路１２０を通じてのメモリ１０
０へのデータ伝送を制御する。第２送信部１５４に供給
されるデータは、メモリ１００に書き込まれるデータと
して見なされうる。第２受信部１５２は、メモリコント
ローラ電源電圧ＶＤＤ２に応答し、メモリ１００からチ
ャンネル線路１１０を通じてのデータの受信を制御す
る。メモリ１００から受信されるデータは、メモリコン
トローラ１５０のキャッシュメモリ（図示せず）または
他のブロックに貯蔵できる。
【００１５】チャンネル線路１１０は、第１送信部１０
２がメモリ１００からメモリコントローラ１５０の第２
受信部１５２にデータを伝送する経路である。同様に、
チャンネル線路１２０は、メモリコントローラ１５０か
らメモリ１００の第１受信部１０４にデータを伝送する
経路である。チャンネル線路１１０、１２０は各々、終
端抵抗Ｒ１ＴＥＲ、Ｒ２ＴＥＲを通じて終端電圧ＶＴＥ
Ｒと連結される。
２がメモリ１００からメモリコントローラ１５０の第２
受信部１５２にデータを伝送する経路である。同様に、
チャンネル線路１２０は、メモリコントローラ１５０か
らメモリ１００の第１受信部１０４にデータを伝送する
経路である。チャンネル線路１１０、１２０は各々、終
端抵抗Ｒ１ＴＥＲ、Ｒ２ＴＥＲを通じて終端電圧ＶＴＥ
Ｒと連結される。
【００１６】図２は、本発明のメモリインタフェースシ
ステムおよびデータ処理システムの他の実施形態を示し
たものである。図２に示されたように、メモリ１００の
第１送信部１０２は外部チャンネル終端電圧ＶＴＥＲに
終端抵抗Ｒ１ＴＥＲ及びチャンネル線路１１０を通じて
連結され、前記メモリ１００から読み出されるデータに
応答してスイッチングされるスイッチにより具現され
る。一例として、スイッチング素子は、図２のように、
ＮＭＯＳトランジスタＭＮ２１により具現できる。図２
には、第１送信部１０２は一つのトランジスタＭＮ２１
により具現されると示されているが、一つ以上のトラン
ジスタにより具現することも可能である。このとき、Ｎ
ＭＯＳトランジスタＭＮ２１のゲートはメモリセルアレ
イ１０６から出力されるデータと連結され、ソースは接
地基準電位ＶＳＳと連結され、ドレインはチャンネル線
路１１０と連結される。すなわち、本発明において、Ｎ
ＭＯＳトランジスタＭＮ１２はオープン-ドレイン形の
トランジスタにより具現できるため、第１送信部１０２
はメモリ電源電圧ＶＤＤ１から完全に分離されて独立的
に動作できる。
ステムおよびデータ処理システムの他の実施形態を示し
たものである。図２に示されたように、メモリ１００の
第１送信部１０２は外部チャンネル終端電圧ＶＴＥＲに
終端抵抗Ｒ１ＴＥＲ及びチャンネル線路１１０を通じて
連結され、前記メモリ１００から読み出されるデータに
応答してスイッチングされるスイッチにより具現され
る。一例として、スイッチング素子は、図２のように、
ＮＭＯＳトランジスタＭＮ２１により具現できる。図２
には、第１送信部１０２は一つのトランジスタＭＮ２１
により具現されると示されているが、一つ以上のトラン
ジスタにより具現することも可能である。このとき、Ｎ
ＭＯＳトランジスタＭＮ２１のゲートはメモリセルアレ
イ１０６から出力されるデータと連結され、ソースは接
地基準電位ＶＳＳと連結され、ドレインはチャンネル線
路１１０と連結される。すなわち、本発明において、Ｎ
ＭＯＳトランジスタＭＮ１２はオープン-ドレイン形の
トランジスタにより具現できるため、第１送信部１０２
はメモリ電源電圧ＶＤＤ１から完全に分離されて独立的
に動作できる。
【００１７】また、図２の実施形態において、メモリ１
００の第１受信部１０４はチャンネル線路１２０のデー
タ信号と基準信号ＶＲＥＦとの差に基づき、チャンネル
線路１２０に受信されたデータを決める差動増幅器２２
で具現できる。ここで、チャンネル線路１２０のデータ
信号及び基準信号ＶＲＥＦは各々第２及び第１入力端子
ＩＮ２及びＩＮ１に受信される。すなわち、差動増幅器
２２は、メモリ１００の動作電圧であるメモリ電源電圧
ＶＤＤ１に応答して動作する。また、差動増幅器２２
は、基準電圧ＶＲＥＦ及びチャンネル線路１２０の信号
電圧間の差を増幅することにより、チャンネル線路１２
０に伝送される信号が論理的に“０”、または“１”で
あるかを感知する。感知された結果はメモリセルアレイ
１０６に書き込まれるデータとして出力される。本発明
の他の実施形態として、第１受信部１０４は他の構造の
入力バッファにより具現できる。
００の第１受信部１０４はチャンネル線路１２０のデー
タ信号と基準信号ＶＲＥＦとの差に基づき、チャンネル
線路１２０に受信されたデータを決める差動増幅器２２
で具現できる。ここで、チャンネル線路１２０のデータ
信号及び基準信号ＶＲＥＦは各々第２及び第１入力端子
ＩＮ２及びＩＮ１に受信される。すなわち、差動増幅器
２２は、メモリ１００の動作電圧であるメモリ電源電圧
ＶＤＤ１に応答して動作する。また、差動増幅器２２
は、基準電圧ＶＲＥＦ及びチャンネル線路１２０の信号
電圧間の差を増幅することにより、チャンネル線路１２
０に伝送される信号が論理的に“０”、または“１”で
あるかを感知する。感知された結果はメモリセルアレイ
１０６に書き込まれるデータとして出力される。本発明
の他の実施形態として、第１受信部１０４は他の構造の
入力バッファにより具現できる。
【００１８】第２受信部１５２はチャンネル線路１１０
のデータ信号と基準信号ＶＲＥＦとの間の差に基づき、
チャンネル線路１１０に受信されたデータを決める差動
増幅器２４で具現できる。ここで、チャンネル線路１１
０のデータ信号及び基準信号ＶＲＥＦは各々第１、第２
入力端子ＩＮ１、ＩＮ２に受信される。差動増幅器２４
は、メモリコントローラ電源電圧ＶＤＤ２に応答して動
作する。また、差動増幅器２４は、基準電圧ＶＲＥＦ及
びチャンネル線路１１０の信号電圧間の差を増幅するこ
とにより、チャンネル線路１１０に伝送される信号が論
理的に“０”、または“１”であるかを感知する。感知
された結果は内部回路１５６に書き込まれるデータとし
て出力される。他の実施形態として、第２受信部１５２
は他の構造の入力バッファにより具現できる。
のデータ信号と基準信号ＶＲＥＦとの間の差に基づき、
チャンネル線路１１０に受信されたデータを決める差動
増幅器２４で具現できる。ここで、チャンネル線路１１
０のデータ信号及び基準信号ＶＲＥＦは各々第１、第２
入力端子ＩＮ１、ＩＮ２に受信される。差動増幅器２４
は、メモリコントローラ電源電圧ＶＤＤ２に応答して動
作する。また、差動増幅器２４は、基準電圧ＶＲＥＦ及
びチャンネル線路１１０の信号電圧間の差を増幅するこ
とにより、チャンネル線路１１０に伝送される信号が論
理的に“０”、または“１”であるかを感知する。感知
された結果は内部回路１５６に書き込まれるデータとし
て出力される。他の実施形態として、第２受信部１５２
は他の構造の入力バッファにより具現できる。
【００１９】図２を参照すれば、メモリコントローラ１
５０の第２送信部１５４は、メモリコントローラ１５０
により供給されるデータを書き込むように応答するスイ
ッチで具現できる。特に、本発明の実施形態において、
第２送信部１５４はＮＭＯＳトランジスタＭＮ２３によ
り具現できる。第２送信部１５４は一つのＮＭＯＳトラ
ンジスタＭＮ２３として示されているが、実際の回路具
現時に一つまたはそれ以上のトランジスタにより具現で
きる。ＮＭＯＳトランジスタＭＮ２３のゲートはメモリ
１００に書き込まれるデータと連結され、ソースは接地
基準電位ＶＳＳと連結され、ドレインはチャンネル線路
１２０と連結される。トランジスタＭＮ２３はオープン
-ドレイン形のトランジスタにより具現できるため、第
２送信部１５４はメモリコントローラ電源電圧ＶＤＤ２
から完全に分離されて独立的に動作できる。
５０の第２送信部１５４は、メモリコントローラ１５０
により供給されるデータを書き込むように応答するスイ
ッチで具現できる。特に、本発明の実施形態において、
第２送信部１５４はＮＭＯＳトランジスタＭＮ２３によ
り具現できる。第２送信部１５４は一つのＮＭＯＳトラ
ンジスタＭＮ２３として示されているが、実際の回路具
現時に一つまたはそれ以上のトランジスタにより具現で
きる。ＮＭＯＳトランジスタＭＮ２３のゲートはメモリ
１００に書き込まれるデータと連結され、ソースは接地
基準電位ＶＳＳと連結され、ドレインはチャンネル線路
１２０と連結される。トランジスタＭＮ２３はオープン
-ドレイン形のトランジスタにより具現できるため、第
２送信部１５４はメモリコントローラ電源電圧ＶＤＤ２
から完全に分離されて独立的に動作できる。
【００２０】すなわち、図２に示されたように、第１及
び第２送信部１０２、１５４の電源電圧（すなわち、終
端電圧ＶＴＥＲ）はメモリ電源電圧ＶＤＤ１及びメモリ
コントローラ電源電圧ＶＤＤ２から独立的である。この
ため、第１送信部１０２はメモリコントローラ電源電圧
ＶＤＤ２から独立的に動作でき、第２送信部１５４はメ
モリ電源電圧ＶＤＤ１から独立的に動作できる。
び第２送信部１０２、１５４の電源電圧（すなわち、終
端電圧ＶＴＥＲ）はメモリ電源電圧ＶＤＤ１及びメモリ
コントローラ電源電圧ＶＤＤ２から独立的である。この
ため、第１送信部１０２はメモリコントローラ電源電圧
ＶＤＤ２から独立的に動作でき、第２送信部１５４はメ
モリ電源電圧ＶＤＤ１から独立的に動作できる。
【００２１】本発明の実施形態によるメモリ１００及び
メモリコントローラ１５０間のインタフェースシステム
の動作が図２を参照して説明される。先ず、メモリコン
トローラ１５０において、メモリ１００に論理レベル
“１”を持つデータを書き込む場合の動作について述べ
る。このとき、メモリコントローラ１５０の第２送信部
１５４、すなわち、ＮＭＯＳトランジスタＭＮ２３はゲ
ートを“ハイ”レベル（例えば、論理“１”）に駆動す
る入力データＷＲＩＴＥ ＤＡＴＡによりターンオンさ
れて、ドレインの電位はＶＳＳに当たる“ロー”レベル
（例えば、論理レベル“０”）に下がる。従って、チャ
ンネル線路１２０の電圧は論理“０”レベルに駆動され
る。差動増幅器２２は各々入力端子ＩＮ１、ＩＮ２に入
力される基準電圧ＶＲＥＦと接地基準電圧ＶＳＳとの差
を増幅し、その結果をメモリセルアレイ１０６に書き込
まれる論理“１”のデータとして出力する。
メモリコントローラ１５０間のインタフェースシステム
の動作が図２を参照して説明される。先ず、メモリコン
トローラ１５０において、メモリ１００に論理レベル
“１”を持つデータを書き込む場合の動作について述べ
る。このとき、メモリコントローラ１５０の第２送信部
１５４、すなわち、ＮＭＯＳトランジスタＭＮ２３はゲ
ートを“ハイ”レベル（例えば、論理“１”）に駆動す
る入力データＷＲＩＴＥ ＤＡＴＡによりターンオンさ
れて、ドレインの電位はＶＳＳに当たる“ロー”レベル
（例えば、論理レベル“０”）に下がる。従って、チャ
ンネル線路１２０の電圧は論理“０”レベルに駆動され
る。差動増幅器２２は各々入力端子ＩＮ１、ＩＮ２に入
力される基準電圧ＶＲＥＦと接地基準電圧ＶＳＳとの差
を増幅し、その結果をメモリセルアレイ１０６に書き込
まれる論理“１”のデータとして出力する。
【００２２】メモリコントローラ１５０がメモリ１００
に論理“０”のデータを書き込む場合の動作について述
べる。ＮＭＯＳトランジスタＭＮ２３はゲートを“ロ
ー”レベル（例えば、論理“０”）に駆動する入力デー
タＷＲＩＴＥ ＤＡＴＡによりターンオフされて、ドレ
インの電位は終端電圧ＶＴＥＲに当たる“ハイ”レバル
（例えば、論理“１”）に高くなるようにされる。この
ため、チャンネル線路１２０の電圧は論理“１”レベル
に駆動される。差動増幅器２２は各々入力端子ＩＮ１、
ＩＮ２に入力される基準電圧ＶＲＥＦと終端電圧ＶＴＥ
Ｒとの差を増幅し、その結果をメモリセルアレイ１０６
に書き込まれる論理“０”のデータとして出力する。メ
モリ１００から読み出されるデータがメモリコントロー
ラ１５０に伝送される場合においても、前述した過程と
同様の方式により動作する。
に論理“０”のデータを書き込む場合の動作について述
べる。ＮＭＯＳトランジスタＭＮ２３はゲートを“ロ
ー”レベル（例えば、論理“０”）に駆動する入力デー
タＷＲＩＴＥ ＤＡＴＡによりターンオフされて、ドレ
インの電位は終端電圧ＶＴＥＲに当たる“ハイ”レバル
（例えば、論理“１”）に高くなるようにされる。この
ため、チャンネル線路１２０の電圧は論理“１”レベル
に駆動される。差動増幅器２２は各々入力端子ＩＮ１、
ＩＮ２に入力される基準電圧ＶＲＥＦと終端電圧ＶＴＥ
Ｒとの差を増幅し、その結果をメモリセルアレイ１０６
に書き込まれる論理“０”のデータとして出力する。メ
モリ１００から読み出されるデータがメモリコントロー
ラ１５０に伝送される場合においても、前述した過程と
同様の方式により動作する。
【００２３】終端電圧ＶＴＥＲは、メモリ電源電圧ＶＤ
Ｄ１及びメモリコントローラ電源電圧ＶＤＤ２に対して
独立的である。このため、終端電圧ＶＴＥＲは、メモリ
電源電圧ＶＤＤ１及びメモリコントローラ電源電圧ＶＤ
Ｄ２に関係なく適正なレベルに高められる。終端電圧Ｖ
ＴＥＲを電源電圧ＶＤＤ１、ＶＤＤ２よりも高い値に設
定すれば、チャンネル線路１１０、１２０に論理“１”
として伝送されるデータ信号電圧もまた、各メモリ電源
電圧ＶＤＤ１及びメモリコントローラ電源電圧ＶＤＤ２
のそれより高くなる。データ信号電圧が相対的に電源電
圧ＶＤＤ１、ＶＤＤ２よりも高くなるに伴い、チャンネ
ル線路１１０、１２０上での雑音による影響が低減さ
れ、これにより、信号対雑音比が改善できる。すなわ
ち、本発明によるメモリインタフェースシステムは、チ
ャンネル雑音においてより優れた特性を示しうる。
Ｄ１及びメモリコントローラ電源電圧ＶＤＤ２に対して
独立的である。このため、終端電圧ＶＴＥＲは、メモリ
電源電圧ＶＤＤ１及びメモリコントローラ電源電圧ＶＤ
Ｄ２に関係なく適正なレベルに高められる。終端電圧Ｖ
ＴＥＲを電源電圧ＶＤＤ１、ＶＤＤ２よりも高い値に設
定すれば、チャンネル線路１１０、１２０に論理“１”
として伝送されるデータ信号電圧もまた、各メモリ電源
電圧ＶＤＤ１及びメモリコントローラ電源電圧ＶＤＤ２
のそれより高くなる。データ信号電圧が相対的に電源電
圧ＶＤＤ１、ＶＤＤ２よりも高くなるに伴い、チャンネ
ル線路１１０、１２０上での雑音による影響が低減さ
れ、これにより、信号対雑音比が改善できる。すなわ
ち、本発明によるメモリインタフェースシステムは、チ
ャンネル雑音においてより優れた特性を示しうる。
【００２４】図３は、本発明によるインタフェースシス
テムおよびデータ処理システムのさらに他の実施形態を
示す回路図である。図３の構成要素のうち、図１及び図
２と同一の構成要素については同一の参照符号を付して
いる。
テムおよびデータ処理システムのさらに他の実施形態を
示す回路図である。図３の構成要素のうち、図１及び図
２と同一の構成要素については同一の参照符号を付して
いる。
【００２５】図３を参照すれば、メモリ１００の第１受
信部１０４は、レベルシフタ３４及び差動増幅器３２を
含む。すなわち、レベルシフタ３４は、チャンネル線路
１２０のチャンネル信号電圧を所定レベルにシフトし、
シフトされた結果を差動増幅器３２の第２入力端子ＩＮ
２に印加する。レベルシフタ３４は終端電圧ＶＴＥＲに
相応する論理“１”信号がチャンネル線路１２０を通じ
て伝送されるとき、レベルシフタ３４の出力がメモリ電
源電圧ＶＤＤと同じくなるように内部回路が構成され
る。
信部１０４は、レベルシフタ３４及び差動増幅器３２を
含む。すなわち、レベルシフタ３４は、チャンネル線路
１２０のチャンネル信号電圧を所定レベルにシフトし、
シフトされた結果を差動増幅器３２の第２入力端子ＩＮ
２に印加する。レベルシフタ３４は終端電圧ＶＴＥＲに
相応する論理“１”信号がチャンネル線路１２０を通じ
て伝送されるとき、レベルシフタ３４の出力がメモリ電
源電圧ＶＤＤと同じくなるように内部回路が構成され
る。
【００２６】また、メモリコントローラ１５０の第２受
信部１５２は、レベルシフタ３８及び差動増幅器３６を
含む。すなわち、レベルシフタ３８はチャンネル線路１
１０のチャンネル信号電圧を所定レベルにシフトし、シ
フトされた結果を差動増幅器３６の第１入力端子ＩＮ１
に印加する。同じく、レベルシフタ３８は終端電圧ＶＴ
ＥＲに相応する論理“１”信号がチャンネル線路１１０
を通じて伝送されるとき、レベルシフタ３８の出力がメ
モリコントローラ電源電圧ＶＤＤ２と同じくなるように
内部回路が構成される。
信部１５２は、レベルシフタ３８及び差動増幅器３６を
含む。すなわち、レベルシフタ３８はチャンネル線路１
１０のチャンネル信号電圧を所定レベルにシフトし、シ
フトされた結果を差動増幅器３６の第１入力端子ＩＮ１
に印加する。同じく、レベルシフタ３８は終端電圧ＶＴ
ＥＲに相応する論理“１”信号がチャンネル線路１１０
を通じて伝送されるとき、レベルシフタ３８の出力がメ
モリコントローラ電源電圧ＶＤＤ２と同じくなるように
内部回路が構成される。
【００２７】このように、本発明の実施形態によれば、
レベルシフタ３４、３８は実際の電源電圧ＶＤＤ１また
はＶＤＤ２よりもチャンネル終端電圧ＶＴＥＲが大きい
場合に生じうる電圧ストレスを防止するのに使用でき
る。すなわち、終端電圧ＶＴＥＲが各メモリ電源電圧Ｖ
ＤＤ１及び／又はメモリコントローラ電源電圧ＶＤＤ２
よりも高ければ、過度な電気的なストレスが受信部１０
４及び／又は１５２の入力端子で生じる。ここで、受信
部の入力端子は各電源電圧ＶＤＤ１及び／又はＶＤＤ２
を基準として設計される。ほとんどの場合、電源電圧Ｖ
ＤＤ１、ＶＤＤ２及び外部チャンネル終端電圧ＶＴＥＲ
はあまり差がないため、受信部１０４、１５２の動作に
は特別な問題を生じない。しかし、より信頼性を高める
ために、第１受信部１０４にはチャンネル線路１２０に
伝送される論理“１”のデータがメモリ電源電圧ＶＤＤ
１と一致する電圧レベルにシフトされるように、レベル
シフタ３４が付加される。また、第２受信部１５２はチ
ャンネル線路１１０に伝送される論理“１”のデータが
メモリコントローラ電源電圧ＶＤＤ２と一致する電圧レ
ベルにシフトされるようにレベルシフタ３８が付加され
る。レベルシフタ３４、３８は各々の電源電圧ＶＤＤ１
及び／又はＶＤＤ２と終端電圧ＶＴＥＲとの間の差を補
償するように提供される。
レベルシフタ３４、３８は実際の電源電圧ＶＤＤ１また
はＶＤＤ２よりもチャンネル終端電圧ＶＴＥＲが大きい
場合に生じうる電圧ストレスを防止するのに使用でき
る。すなわち、終端電圧ＶＴＥＲが各メモリ電源電圧Ｖ
ＤＤ１及び／又はメモリコントローラ電源電圧ＶＤＤ２
よりも高ければ、過度な電気的なストレスが受信部１０
４及び／又は１５２の入力端子で生じる。ここで、受信
部の入力端子は各電源電圧ＶＤＤ１及び／又はＶＤＤ２
を基準として設計される。ほとんどの場合、電源電圧Ｖ
ＤＤ１、ＶＤＤ２及び外部チャンネル終端電圧ＶＴＥＲ
はあまり差がないため、受信部１０４、１５２の動作に
は特別な問題を生じない。しかし、より信頼性を高める
ために、第１受信部１０４にはチャンネル線路１２０に
伝送される論理“１”のデータがメモリ電源電圧ＶＤＤ
１と一致する電圧レベルにシフトされるように、レベル
シフタ３４が付加される。また、第２受信部１５２はチ
ャンネル線路１１０に伝送される論理“１”のデータが
メモリコントローラ電源電圧ＶＤＤ２と一致する電圧レ
ベルにシフトされるようにレベルシフタ３８が付加され
る。レベルシフタ３４、３８は各々の電源電圧ＶＤＤ１
及び／又はＶＤＤ２と終端電圧ＶＴＥＲとの間の差を補
償するように提供される。
【００２８】図３に示された実施形態を利用してデータ
を送受信する動作は、図２の実施形態と類似してなされ
るため、具体的な説明は省かれる。但し、論理“１”の
データを伝送するに当たって、差動増幅器３２の第２入
力端子ＩＮ２に印加されるデータ信号の大きさと、差動
増幅器３６の第１入力端子ＩＮ１に印加されるデータ信
号の大きさとが終端電圧ＶＴＥＲと一致するのではな
く、各々レベルシフタ３４、３８から出力された、レベ
ルシフトされた電圧という点で違いがある。
を送受信する動作は、図２の実施形態と類似してなされ
るため、具体的な説明は省かれる。但し、論理“１”の
データを伝送するに当たって、差動増幅器３２の第２入
力端子ＩＮ２に印加されるデータ信号の大きさと、差動
増幅器３６の第１入力端子ＩＮ１に印加されるデータ信
号の大きさとが終端電圧ＶＴＥＲと一致するのではな
く、各々レベルシフタ３４、３８から出力された、レベ
ルシフトされた電圧という点で違いがある。
【００２９】以上、最適な実施の形態が開示された。こ
こで、特定の用語が使用されたが、これは単に、本発明
を説明するための目的で使用されたものであり、意味の
限定や特許請求の範囲上に記載された本発明の範囲を制
限するために使用されたものではない。よって、この技
術分野の通常の知識を有した者なら、これより各種の変
形及び均等な他の実施形態が可能であるということは言
うまでもない。よって、本発明の真の技術的な保護範囲
は、特許請求の範囲上の技術的な思想によって定まるべ
きである。
こで、特定の用語が使用されたが、これは単に、本発明
を説明するための目的で使用されたものであり、意味の
限定や特許請求の範囲上に記載された本発明の範囲を制
限するために使用されたものではない。よって、この技
術分野の通常の知識を有した者なら、これより各種の変
形及び均等な他の実施形態が可能であるということは言
うまでもない。よって、本発明の真の技術的な保護範囲
は、特許請求の範囲上の技術的な思想によって定まるべ
きである。
【００３０】
【発明の効果】以上述べたように、本発明によれば、メ
モリインタフェースシステムは、メモリ及びメモリコン
トローラの電源電圧に対して独立的な終端電圧を用いる
ため、インタフェースシステムはメモリ電源電圧及びメ
モリコントローラ電源電圧との間の電圧差に影響されな
くなる。また、メモリ及びメモリコントローラの電源電
圧が互いに電気的に独立的であり、さらに、チャンネル
終端電圧から互いに独立しているので、メモリ及びメモ
リコントローラを含むデータ処理システムすなわちコン
ピュータシステムは、システム構成時に電源電圧に対す
る制約を最小化できるという効果がある。また、メモリ
及びメモリコントローラの送受信部の電源電圧を任意に
同一に調整する必要がないので、メモリまたはメモリコ
ントローラにおける追加工程または追加的な費用を節減
できる効果がある。
モリインタフェースシステムは、メモリ及びメモリコン
トローラの電源電圧に対して独立的な終端電圧を用いる
ため、インタフェースシステムはメモリ電源電圧及びメ
モリコントローラ電源電圧との間の電圧差に影響されな
くなる。また、メモリ及びメモリコントローラの電源電
圧が互いに電気的に独立的であり、さらに、チャンネル
終端電圧から互いに独立しているので、メモリ及びメモ
リコントローラを含むデータ処理システムすなわちコン
ピュータシステムは、システム構成時に電源電圧に対す
る制約を最小化できるという効果がある。また、メモリ
及びメモリコントローラの送受信部の電源電圧を任意に
同一に調整する必要がないので、メモリまたはメモリコ
ントローラにおける追加工程または追加的な費用を節減
できる効果がある。
【図１】本発明によるメモリインタフェースシステムお
よびデータ処理システムの実施の形態を示す回路図であ
る。
よびデータ処理システムの実施の形態を示す回路図であ
る。
【図２】本発明によるメモリインタフェースシステムお
よびデータ処理システムの他の実施の形態を示す回路図
である。
よびデータ処理システムの他の実施の形態を示す回路図
である。
【図３】本発明によるメモリインタフェースシステムお
よびデータ処理システムのさらに他の実施の形態を示す
回路図である。
よびデータ処理システムのさらに他の実施の形態を示す
回路図である。
【符号の説明】 １００ メモリ １５０ メモリコントローラ １０２，１５４ 送信機 １０４，１５２ 受信機 １１０，１２０ チャンネル線路 ＶＤＤ１ メモリ電源電圧 ＶＤＤ２ メモリコントローラ電源電圧 ＶＴＥＲ 終端電圧
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 JJ11 KB32 KB33 KB93 QQ01 5B060 MB00
Claims (24)
- 【請求項１】 メモリインタフェースシステムにおい
て、 メモリをメモリコントローラに連結する少なくとも１本
のチャンネル線路を備え、 前記少なくとも１本のチャンネル線路は、メモリ電源電
圧及びメモリコントローラ電源電圧から独立的な終端電
圧に応答することを特徴とするメモリインタフェースシ
ステム。 - 【請求項２】 前記メモリは第１送信部及び第１受信部
を含み、前記メモリコントローラは第２送信部及び第２
受信部を含み、前記少なくとも１本のチャンネル線路
は、前記第１送信部を前記第２受信部に連結する第１チ
ャンネル線路及び前記第２送信部を前記第１受信部に連
結する第２チャンネル線路を含むことを特徴とする請求
項１に記載のメモリインタフェースシステム。 - 【請求項３】 前記第１及び第２受信部は、 前記メモリ電源電圧及び前記メモリコントローラ電源電
圧により各々電源が供給されることを特徴とする請求項
２に記載のメモリインタフェースシステム。 - 【請求項４】 前記第１及び第２送信部は各々、 前記メモリ電源電圧及び前記メモリコントローラ電源電
圧から独立的に動作可能であることを特徴とする請求項
３に記載のメモリインタフェースシステム。 - 【請求項５】 前記メモリインタフェースシステムは、 前記第２チャンネル線路及び前記第１受信部を連結する
第１レベルシフタ回路と、 前記第１チャンネル線路及び前記第２受信部を連結する
第２レベルシフタ回路とをさらに含むことを特徴とする
請求項２に記載のメモリインタフェースシステム。 - 【請求項６】 前記第１及び第２送信部は各々、 第１及び第２オープン-ドレインＭＯＳトランジスタを
含むことを特徴とする請求項２に記載のメモリインタフ
ェースシステム。 - 【請求項７】 前記第１及び第２受信部は各々、 第１及び第２差動増幅器回路を含むことを特徴とする請
求項２に記載のメモリインタフェースシステム。 - 【請求項８】 前記第１差動増幅器回路は第１基準電圧
及び前記第２チャンネル線路に載せられるデータ信号に
応答し、前記第２差動増幅器回路は第２基準電圧及び前
記第１チャンネル線路に載せられるデータ信号に応答す
ることを特徴とする請求項７に記載のメモリインタフェ
ースシステム。 - 【請求項９】 前記メモリインタフェースシステムは、 前記第２チャンネル線路を前記第１差動増幅器回路に連
結する第１レベルシフタ回路と、 前記第１チャンネル線路を前記第２差動増幅器回路に連
結する第２レベルシフタ回路とをさらに含むことを特徴
とする請求項７に記載のメモリインタフェースシステ
ム。 - 【請求項１０】 前記終端電圧は、前記メモリ電源電圧
及び前記メモリコントローラ電源電圧よりも高いことを
特徴とする請求項１に記載のメモリインタフェースシス
テム。 - 【請求項１１】 データ処理システムにおいて、 メモリ電源電圧に応答するメモリと、 メモリコントローラ電源電圧に応答するメモリコントロ
ーラと、 前記メモリを前記メモリコントローラに連結し、前記メ
モリ電源電圧及び前記メモリコントローラ電源電圧に対
して独立的な終端電圧に応答する少なくとも１本のチャ
ンネル線路とを含むことを特徴とするデータ処理システ
ム。 - 【請求項１２】 前記メモリは第１送信部及び第１受信
部を含み、前記メモリコントローラは第２送信部及び第
２受信部を含み、前記少なくとも１本のチャンネル線路
は、前記第１送信部を前記第２受信部に連結する第１チ
ャンネル線路及び前記第２送信部を前記第１受信部に連
結する第２チャンネル線路を含むことを特徴とする請求
項１１に記載のデータ処理システム。 - 【請求項１３】 前記第１及び第２受信部は、 前記メモリ電源電圧及び前記メモリコントローラ電源電
圧により各々電源が供給されることを特徴とする請求項
１２に記載のデータ処理システム。 - 【請求項１４】 前記第１及び第２送信部は各々、 前記メモリ電源電圧及び前記メモリコントローラ電源電
圧から独立的に動作可能であることを特徴とする請求項
１３に記載のデータ処理システム。 - 【請求項１５】 前記データ処理システムは、 前記第２チャンネル線路及び前記第１受信部を連結する
第１レベルシフタ回路と、 前記第１チャンネル線路及び前記第２受信部を連結する
第２レベルシフタ回路とをさらに含むことを特徴とする
請求項１２に記載のデータ処理システム。 - 【請求項１６】 前記第１及び第２送信部は各々、 第１及び第２オープン-ドレインＭＯＳトランジスタを
含むことを特徴とする請求項１２に記載のデータ処理シ
ステム。 - 【請求項１７】 前記第１及び第２受信部は各々、 第１及び第２差動増幅器回路を含むことを特徴とする請
求項１２に記載のデータ処理システム。 - 【請求項１８】 前記第１差動増幅器回路は第１基準電
圧及び前記第２チャンネル線路に載せられるデータ信号
に応答し、前記第２差動増幅器回路は第２基準電圧及び
前記第１チャンネル線路に載せられるデータ信号に応答
することを特徴とする請求項１７に記載のデータ処理シ
ステム。 - 【請求項１９】 前記データ処理システムは、 前記第２チャンネル線路を前記第１差動増幅器回路に連
結する第１レベルシフタ回路と、 前記第１チャンネル線路を前記第２差動増幅器回路に連
結する第２レベルシフタ回路とをさらに含むことを特徴
とする請求項１７に記載のデータ処理システム。 - 【請求項２０】 前記終端電圧は、前記メモリ電源電圧
及び前記メモリコントローラ電源電圧よりも高いことを
特徴とする請求項１１に記載のデータ処理システム。 - 【請求項２１】 メモリインタフェースシステムにおい
て、 メモリ及びメモリコントローラを連結するチャンネル線
路と、 このチャンネル線路上にデータ信号を伝送するための送
信部と、 前記データ信号及び基準電圧を比較して、受信された信
号を生成するように構成された受信部とを含むことを特
徴とするメモリインタフェースシステム。 - 【請求項２２】 前記メモリインタフェースシステム
は、 前記チャンネル線路及び前記受信部を連結するレベルシ
フタをさらに含むことを特徴とする請求項２１に記載の
メモリインタフェースシステム。 - 【請求項２３】 前記送信部は、オープン-ドレインＭ
ＯＳトランジスタを含むことを特徴とする請求項２１に
記載のメモリインタフェースシステム。 - 【請求項２４】 前記受信部は、差動増幅器回路を含む
ことを特徴とする請求項２１に記載のメモリインタフェ
ースシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000P-24437 | 2000-05-08 | ||
| KR1020000024437A KR100322546B1 (ko) | 2000-05-08 | 2000-05-08 | 독립적인 전원 전압을 사용하는 메모리와 메모리 컨트롤러간의 인터페이스 시스템 |
Publications (1)
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