JP2002064183A

JP2002064183A - 半導体装置およびその製造方法

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Publication number: JP2002064183A
Application number: JP2000247802A
Authority: JP
Inventors: Takayuki Toyama; 隆之遠山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-08-17
Filing date: 2000-08-17
Publication date: 2002-02-28

Abstract

(57)【要約】【課題】単位面積当たりのキャパシタンスが大きなキャ
パシタを形成しつつ、製造工程をＨＥＭＴあるいはＰＨ
ＥＭＴなどの能動素子の製造工程と共通化することによ
り、低コスト化を図る半導体装置およびその製造方法を
提供する。【解決手段】例えば電子が蓄積される第１の半導体層４
と、第１の半導体層４上に形成され、第１の半導体層４
とのヘテロ接合により当該第１の半導体層４に電子を供
給する第１導電型の電荷供給層５ｂを有する第２の半導
体層５と、第２の半導体層５の少なくとも一部に形成さ
れ、正孔が蓄積される第２導電型の第３の半導体層１０
ａとを有し、第１の半導体層４と第３の半導体層１０ａ
との間の電気容量を利用したキャパシタを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に高電子移動度トランジスタの
エピタキシャルウェハを用いたキャパシタを有する半導
体装置およびその製造方法に関する。

【０００２】

【従来の技術】化合物半導体を用いたＭＭＩＣ（モノリ
シックマイクロ波集積回路：Monolithic Microwave Int
egrated Circuit)には、電子が高速で移動するＧａＡｓ
などの半導体基板上にヘテロ接合バイポーラトランジス
タ（ＨＢＴ：Heterojunction Bipolar Transistor ）や
高電子移動度トランジスタ（ＨＥＭＴ：High ElectronM
obility Transistor ）などの能動素子と、インターデ
ィジタルキャパシタ、ＭＩＭ（金属−絶縁体−金属：Me
tal Insulator Metal ）キャパシタ、スパイラルインダ
クタのような受動素子とマイクロストリップ線路などの
伝送線路などが形成されている。

【０００３】図２１に、ＭＭＩＣに用いられるＭＩＭキ
ャパシタの構造を示す。図２１に示すＭＩＭキャパシタ
では、半絶縁性のＧａＡｓからなる半導体基板２１上
に、Ｔｉ／Ｐｔ／Ａｕからなる下部電極２２が形成され
ており、下部電極２２を被覆して酸化シリコンや窒化シ
リコンからなる絶縁膜２３が形成され、絶縁膜２３の上
部および半導体基板２１を被覆してＴｉ／Ｐｔ／Ａｕか
らなる上部電極２４が形成され、上部電極２４上には金
メッキ層２５が形成されている。

【０００４】上記のように、ＭＩＭキャパシタは、絶縁
膜２３を挟んで対向した上部電極２４と下部電極２２と
の間のキャパシタンスＣを利用している。キャパシタン
スＣは、Ｃ＝ε₀ ε_r ＷＬ／ｄ（１）で表される。ここで、ε_r は絶縁膜２３の比誘電率、ε
₀ は真空中の誘電率、ｄは絶縁膜２３の厚さ、Ｗ×Ｌは
絶縁膜２３を挟んだ上部電極２４と下部電極２２による
電極面積を示している。

【０００５】上記の絶縁膜２３として、窒化シリコン
（ＳｉＮ_X ）は、比誘電率が８程度と比較的高いことか
ら、キャパシタ用絶縁膜材料に広く用いられてきた。し
かし、ＭＭＩＣの小型化には、キャパシタ面積を削減す
ることが必要であり、上述の式（１）より、絶縁膜２３
の膜厚を薄くしたり、絶縁膜２３に比誘電率の大きい材
料を用いたりすることで、キャパシタンスＣの増加を図
るための開発がなされている。

【０００６】

【発明が解決しようとする課題】しかしながら、ＭＭＩ
Ｃの半導体基板には、上述したように、能動素子となる
ＨＥＭＴが形成され、所定の回路を構成するために必要
となるキャパシタも一体化されて形成される。具体的に
は、キャパシタを設ける領域をＨＥＭＴのエピタキシャ
ルウェハから絶縁化してから、キャパシタの下部電極２
２、絶縁膜２３、上部電極２４などを形成することによ
り、図２１に示すキャパシタを形成する。

【０００７】従って、キャパシタを作製する際に、ＨＥ
ＭＴの製造工程とは別の工程を必要とするため、製造工
程数が増加し、この点で低コスト化を妨げる要因となっ
ている。

【０００８】また、近年、高誘電体材料として、ＢＳＴ
（Ｂａ_X Ｓｒ_1-X ＴｉＯ₃ ）やＳＴＯ（ＳｒＴｉＯ₃ ）
が開発されているが、これらの高誘電体材料の誘電特性
は、組成比に依存するので、膜厚の制御に加えて、組成
比の制御が重要となってくる。

【０００９】これらの高誘電体材料の作製方法として
は、例えば、ゾルゲル法やスパッタ法などがあり、ゾル
ゲル法では、６００〜８００℃の熱処理が必要であるた
め、ＭＭＩＣにおけるＨＥＭＴやＨＢＴ形成領域のエピ
タキシャル基板におけるヘテロ接合界面の急峻性が損な
われる恐れがあることから、エピタキシャル基板を用い
たＧａＡｓＭＭＩＣプロセスへの適用は困難であるとい
う問題がある。また、スパッタ法では、ゾルゲル法に比
べて低温で成膜可能であるが、組成比制御が困難である
という問題がある。従って、これらについても、絶縁膜
の信頼性や製造工程の複雑化等の問題があり、必ずしも
低コスト化に寄与するものではない。

【００１０】一方、近年、ＭＭＩＣに使用されるＨＥＭ
Ｔとして、ＧａＡｓ系（ＡｌＧａＡｓ／ＧａＡｓ）より
は、歪み格子系ＩｎＧａＡｓ系（ＡｌＧａＡｓ／ＩｎＧ
ａＡｓ）、さらに歪み格子系ＩｎＰ系（ＩｎＡｌＡｓ／
ＩｎＧａＡｓ）などのＰＨＥＭＴ（Pseudomorphic High
Electron Mobility Transistor ）の方が優れた高周波
性能を有していることから、これらのトランジスタの製
造工程を踏まえたうえで、キャパシタンスを増加しつ
つ、製造工程の削減を図ることが可能なキャパシタが望
まれている。

【００１１】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明は、単位面積当たりのキャパ
シタンスが大きなキャパシタを形成しつつ、製造工程を
ＨＥＭＴあるいはＰＨＥＭＴなどの能動素子の製造工程
と共通化することにより、低コスト化を図ることが可能
なキャパシタを有する半導体装置およびその製造方法を
提供することを目的とする。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、第１の電荷が蓄積される第
１の半導体層と、前記第１の半導体層上に形成され、当
該第１の半導体層とのヘテロ接合により当該第１の半導
体層に第１の電荷を供給する第１導電型の電荷供給層を
有する第２の半導体層と、前記第２の半導体層の少なく
とも一部に形成され、第２の電荷が蓄積される第２導電
型の第３の半導体層とを有し、前記第１の半導体層と前
記第３の半導体層との間の電気容量を利用したキャパシ
タを有する。

【００１３】例えば、前記第１の半導体層と前記第２の
半導体層とを構成する材料はその格子定数が一致してお
らず、歪み格子接合を形成している。この場合、例え
ば、前記第１の半導体層はＩｎＧａＡｓにより形成され
ており、前記第２の半導体層はＡｌＧａＡｓにより形成
されている。

【００１４】また、例えば、前記第１の半導体層下に形
成され、当該第１の半導体層とのヘテロ接合により当該
第１の半導体層に第１の電荷を供給する第１導電型の電
荷供給層を有する第４の半導体層をさらに有する。

【００１５】例えば、前記第２の半導体層上に形成さ
れ、当該第２の半導体層を介して前記第１の半導体層に
電気的に接続する第１のオーミック電極と、前記第３の
半導体層上に形成され、当該第３の半導体層に電気的に
接続する第２のオーミック電極とをさらに有する。

【００１６】好適には、少なくとも前記第１および第２
の半導体層を共有し、前記電荷供給層から供給された前
記第１の電荷により、前記第１の半導体層に電流チャネ
ルが形成されるトランジスタをさらに有する。

【００１７】上記の本発明の半導体装置によれば、第１
の半導体層上の第１導電型の電荷供給層を有する第２の
半導体層により、正あるいは負電荷（第１の電荷）が当
該第１の半導体層に蓄積されることになる。一方、第２
の半導体層に形成された第２導電型の第３の半導体層に
より、第１の半導体層とは反対の負あるいは正電荷（第
２の電荷）が蓄積されることになる。これにより、トラ
ンジスタと第１の半導体層、第２の半導体層を共有した
キャパシタを有するため、製造工程を削減することがで
きる。また、キャパシタの構造に起因して、リーク電流
が発生する恐れを第３の半導体層の第２導電型の度合い
を増加させることで抑制することができる。

【００１８】また、上記の目的を達成するため、本発明
の半導体装置は、第１の電荷供給層を有する第１の半導
体層と、前記第１の半導体層上に形成され、電荷が蓄積
される第２の半導体層と、前記第２の半導体層上に形成
され、第２の電荷供給層を有する第３の半導体層と、前
記第３の半導体層上に形成されたショットキー電極とを
有し、前記第１および第２の電荷供給層とのダブルヘテ
ロ接合により前記第２の半導体層に電荷が供給され、前
記ショットキー電極と前記第２の半導体層との間の電気
容量を利用したキャパシタを有する。

【００１９】例えば、前記第１および第３の半導体層
と、前記第２の半導体層とを構成する材料はその格子定
数が一致しておらず、歪み格子接合を形成している。

【００２０】好適には、少なくとも前記第１、第２およ
び第３の半導体層を共有し、前記第１および第３の荷供
給層から供給された前記第１の電荷により、前記第２の
半導体層に電流チャネルが形成されるトランジスタをさ
らに有する。

【００２１】これにより、電流チャネルを有する第２の
半導体層がキャパシタの下部電極を構成し、ショットキ
ー電極がキャパシタの上部電極を構成し、さらに第３の
半導体層はショットキー電極およびヘテロ接合界面から
伸びる空乏層によって空乏化されてキャパシタ絶縁膜と
して作用する。これにより、トランジスタと第１の半導
体層、第２の半導体層、第３の半導体層を共有したキャ
パシタを有するため、製造工程を削減することができ
る。ここで、本発明では、電荷供給層が２つあることか
らキャパシタの抵抗値を下げる効果も有している。

【００２２】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、第１の電荷が蓄積される
第１の半導体層を形成する工程と、前記第１の半導体層
上に、当該第１の半導体層とのヘテロ接合により前記第
１の半導体層に第１の電荷を供給する第１導電型の電荷
供給層を有する第２の半導体層を形成する工程と、前記
第２の半導体層の少なくとも一部に、第２の電荷が蓄積
される第２導電型の第３の半導体層を形成する工程とを
有し、前記第１の半導体層と前記第３の半導体層との間
の電気容量を利用してキャパシタを構成する。

【００２３】例えば、前記第３の半導体層を形成する工
程において、前記第２の半導体層の少なくとも一部に、
第２導電型の不純物をイオン注入あるいは拡散により導
入して前記第３の半導体層を形成する。

【００２４】また、本発明の半導体装置の製造方法は、
活性領域として区分された第１および第２領域を有する
半導体基板の前記第１領域にキャパシタを形成し、前記
第２領域にトランジスタを形成する半導体装置の製造方
法であって、前記第１および第２領域の前記半導体基板
上に、第１の半導体層を形成する工程と、前記第１およ
び第２領域の前記第１の半導体層上に、前記第１の半導
体層とのヘテロ接合により当該第１の半導体層に第１の
電荷を供給する第１導電型の電荷供給層を有する第２の
半導体層を形成する工程と、前記第１領域の前記第２の
半導体層の少なくとも一部に第２導電型の第３の半導体
層を形成する工程と、前記第２領域の前記第２の半導体
層上にゲート電極を形成する工程と、前記第２領域の前
記第２の半導体層上にソース・ドレイン電極を形成する
工程とを有する。

【００２５】ここで好適には、前記ソース・ドレイン電
極を形成する工程において、前記第１領域の前記第２の
半導体層上に、当該第２の半導体層を介して前記第１の
半導体層に電気的に接続する第１のオーミック電極を同
時に形成する。

【００２６】また、好適には、前記ゲート電極を形成す
る工程において、前記第１領域の前記第３の半導体層上
に、当該第３の半導体層に電気的に接続する第２のオー
ミック電極を同時に形成する。

【００２７】上記の本発明の半導体装置の製造方法によ
れば、第１の半導体層上の第１導電型の電荷供給層を有
する第２の半導体層により、正あるいは負電荷（第１の
電荷）が当該第１の半導体層に蓄積されることになる。
一方、第２の半導体層に形成された第２導電型の第３の
半導体層により、第１の半導体層とは反対の負あるいは
正電荷（第２の電荷）が蓄積されることになる。これに
より、トランジスタと第１の半導体層および第２の半導
体層を共有したキャパシタを有するため、製造工程を削
減することができる。また、キャパシタの構造に起因し
て、リーク電流が発生する恐れを第３の半導体層の第２
導電型の不純物濃度を、拡散によって形成する場合には
拡散時間によって、イオン注入によって形成する場合に
は注入エネルギーやドーズ量によって制御することによ
り、抑制することができることから、信頼性のあるキャ
パシタを形成することができる。さらに、第１のオーミ
ック電極をトランジスタのソース・ドレイン電極と同一
工程で形成すると共に、第２のオーミック電極をトラン
ジスタのゲート電極と同一工程で形成することによっ
て、キャパシタを形成する余分な工程が不要になるの
で、製造工程が簡素化し、製造コストを低減させること
ができる。

【００２８】

【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
下記に説明する。なお、本発明は、ＭＭＩＣ（モノリシ
ックマイクロ波集積回路：MonrolithicMicrowave Integ
rated Circuit) においてキャパシタを作製する際に、
能動素子であるＨＥＭＴ（High Electron Mobility Tra
nsistor ）あるいはＰＨＥＭＴ（Pseudomorphic High E
lectron Mobility Transistor ）に使用されるエピタキ
シャル基板を利用するものである。

【００２９】第１実施形態図１は、本発明の実施形態に係るダブルヘテロ構造のＰ
ＨＥＭＴ（Pseudomorphic High Electron Mobility Tra
nsistor ）のエピタキシャル基板を用いたキャパシタの
概略構造を示す断面図である。図１に示すキャパシタに
おいては、例えばＧａＡｓからなる基板１上に、不純物
が添加されていない（ｕｎｄｏｐｅｄ）ＧａＡｓからな
るバッファ層２を介して、第１の障壁層（第４の半導体
層）３、チャネル層（第１の半導体層）４、第２の障壁
層（第２の半導体層）５およびストッパ層６が順次積層
されている。ストッパ層６上には、キャップ層７ａが形
成されており、当該キャップ層７ａを被覆するように、
例えばシリコン窒化膜からなる絶縁膜８が形成され、絶
縁膜８に形成された開口部８ａを介して、キャップ層７
ａ上に、第１オーミック電極９ａが形成されている。ま
た、ストッパ層６上には、第２オーミック電極１１ａが
形成されており、第２オーミック電極１１ａ下部の第２
の障壁層５には第２導電型不純物領域（第３の半導体
層）１０ａが形成されている。上記の第２導電型不純物
領域１０ａと第２の障壁層５とチャネル層４により本発
明のキャパシタが構成されることになる。なお、図示は
していないが、本発明のキャパシタは、主にＭＭＩＣで
使用されるものであるため、素子分離絶縁膜などにより
分離されたＧａＡｓ基板１の活性領域において、ＰＨＥ
ＭＴなどの半導体素子が形成されている。

【００３０】以下に、本実施形態のキャパシタを構成す
る各層について説明する。なお、本実施形態において
は、ダブルヘテロ構造のＰＨＥＭＴのエピタキシャル基
板を利用したものであるため、各層のＰＨＥＭＴにおけ
る役割については説明を省略する。

【００３１】ＧａＡｓ基板１は、不純物をほとんど含ま
ず、抵抗率が１０⁶ 〜１０⁸ Ω・ｃｍ程度である半絶縁
性のＧａＡｓ単結晶からなる。

【００３２】バッファ層２は、不純物が添加されていな
いＧａＡｓよりなり、例えば厚さが３〜５μｍ程度であ
る。

【００３３】第１の障壁層３は、チャネル層４を構成す
る半導体よりも広いバンドギャップを有する半導体、例
えばＡｌ_x Ｇａ_1-x Ａｓ混晶などのＩＩＩ−Ｖ族化合物
半導体からなり、第１導電型不純物を高濃度に含有する
キャリア供給層３ｂが、高抵抗層（３ａ、３ｃ）に挟ま
れた構造となっている。第１の障壁層３としてＡｌ_xＧ
ａ_1-x Ａｓ混晶を用いる場合、通常、Ａｌの組成比ｘは
０．２〜０．３である。

【００３４】高抵抗層３ａは、不純物を添加していない
厚さ２００ｎｍ程度の層であり、主にバッファ層２と同
様の目的で設けられ、高抵抗層３ａを形成することによ
り、ヘテロ接合界面において良好な結晶状態が得られる
こととなる。

【００３５】キャリア供給層３ｂは、第１導電型不純物
として、例えばｎ型不純物のシリコンを１．０×１０¹²
〜２．０×１０¹²ａｔｏｍｓ／ｃｍ² 程度添加した層で
あり、厚さは４ｎｍ程度である。キャリア供給層３ｂか
ら発生した電子が、チャネル層４とのヘテロ接合界面に
移動して電荷蓄積層（電流チャネル）を形成することと
なる。

【００３６】高抵抗層３ｃは、不純物を添加していない
厚さ２ｎｍ程度の層である。高抵抗層３ｃは、キャリア
供給層３ｂとチャネル層４との空間分離をより厳密にす
る目的で設けられる。これは、キャリア供給層３ｂには
高濃度の不純物が含まれるため、隣接する層に不純物の
ポテンシャルの一部が影響するからである。

【００３７】チャネル層４は、第１の障壁層３および第
２の障壁層５を構成する半導体よりも狭いバンドギャッ
プを有する半導体、例えば、不純物を添加していない
（ｕｎｄｏｐｅｄ）Ｉｎ_x Ｇａ_1-x Ａｓ混晶から構成さ
れている。チャネル層４としてＩｎ_x Ｇａ_1-x Ａｓを用
いる場合、通常、Ｉｎの組成比ｘは０．１〜０．２であ
る。

【００３８】チャネル層４には、第１の障壁層３のキャ
リア供給層３ｂおよび第２の障壁層５のキャリア供給層
５ｂからキャリアが供給され、供給されたキャリアが蓄
積する。チャネル層４は厚さ約１０〜１５ｎｍ、原子層
の数として２０〜３０層程度と極めて薄く形成される。
したがって、接合面の垂直方向には電子移動の自由度が
なく、２次元電子ガス（２ＤＥＧ）の性質を示すことと
なる。

【００３９】第２の障壁層５は、チャネル層４を構成す
る半導体よりも広いバンドギャップを有する半導体、例
えばＡｌ_x Ｇａ_1-x Ａｓ混晶などのＩＩＩ−Ｖ族化合物
半導体からなり、第１導電型不純物を高濃度に含有する
キャリア供給層５ｂが、高抵抗層（５ａ，５ｃ）に挟ま
れた構造となっている。第２の障壁層５としてＡｌ_xＧ
ａ_1-x Ａｓ混晶を用いる場合、通常、Ａｌの組成比ｘは
０．２〜０．３である。高抵抗層５ｃは、不純物を添加
していない厚さ２ｎｍ程度の層である。高抵抗層５ｃは
第１の障壁層３の高抵抗層３ｃと同様に、ＰＨＥＭＴに
おいて、キャリア供給層５ｂに含まれる高濃度の不純物
のポテンシャルがチャネル層４に影響して、電子の散乱
が起こるのを防ぐ目的で設けられる。キャリア供給層５
ｂは、第１導電型不純物として、例えばｎ型不純物のシ
リコンを１．０×１０¹²〜２．０×１０¹²ａｔｏｍｓ／
ｃｍ² 程度含有し、厚さは４ｎｍ程度である。高抵抗層
５ａは、不純物を添加していない厚さ７０〜２００ｎｍ
程度の層である。

【００４０】ストッパ層６は、キャップ層７ａを選択的
にエッチングするときに、エッチングを止める役割を有
している。例えば、キャップ層７ａがＧａＡｓのとき、
ストッパ層６は、第１導電型不純物として、例えばｎ型
不純物のシリコンを含有するＡｌ_x Ｇａ_1-x Ａｓ混晶を
用い、Ａｌの組成比ｘは約０．５程度であり、膜厚は５
ｎｍ程度である。

【００４１】キャップ層７ａは、第１オーミック電極９
ａとオーミック接触させるために、第１導電型不純物と
して、例えばｎ型不純物のシリコンが高濃度にドーピン
グされているのが好ましく、例えば、シリコンを６×１
０¹⁸ａｔｏｍｓ／ｃｍ³ 程度含有するＧａＡｓからな
り、厚さは５０〜１００ｎｍ程度である。

【００４２】絶縁膜８は、絶縁膜８１と絶縁膜８２から
なり、各絶縁膜（８１，８２）の厚さは例えば１５０ｎ
ｍ程度である。絶縁膜８に設けられた接続孔８ａに、第
１オーミック電極９ａが形成されている。

【００４３】第１オーミック電極９ａは、キャップ層７
ａとオーミック接触をとれる金属が好ましく、例えば金
−ゲルマニウム（Ａｕ−Ｇｅ）合金が約１６０ｎｍ、ニ
ッケル（Ｎｉ）が約４０ｎｍ、金（Ａｕ）が約１０ｎｍ
程度順次積層され、キャップ層７ａを構成する半導体材
料との界面部分が熱処理により合金化されており、キャ
ップ層７ａとオーミック接触を形成している。

【００４４】第２導電型不純物領域１０ａは、高抵抗層
５ａに埋め込まれた形で形成されている。第２導電型不
純物領域１０ａは、第２導電型不純物として、例えばｐ
型不純物の亜鉛（Ｚｎ）を１．０×１０¹⁹ａｔｏｍｓ／
ｃｍ³ 程度含有する。第２導電型不純物領域１０ａは、
キャップ層７ａとの距離ｘが約０．５μｍ以上、チャネ
ル層４との距離ｙが１０ｎｍ以上あることが好ましい。

【００４５】第２オーミック電極１１ａは、第２導電型
不純物領域１０ａとオーミック接触をとれる金属が好ま
しく、例えば下層からチタン（Ｔｉ）、白金（Ｐｔ）、
金（Ａｕ）が順次積層された構成となっている。

【００４６】次に、本発明のキャパシタの電荷の蓄積機
構について説明する。図２は、図１のＡ−Ｂ断面におけ
るエネルギーバンド図を示したものであり、図２（ａ）
は、キャパシタに電圧が印加されていない初期状態にお
けるエネルギーバンド図である。キャリア供給層（３
ｂ，５ｂ）とチャネル層４では材料に電子親和力差があ
り、かつ、キャリア供給層（３ｂ，５ｂ）にｎ型不純物
（ドナー）が導入されチャネル層４との間に仕事関数差
があることから、熱平衡状態におけるヘテロ接合面での
エネルギー不連続箇所にバンドの曲がりが生じる。これ
は、キャリア供給層（３ｂ，５ｂ）側のドナーから生じ
た電子がチャネル層４内に移動し、キャリア供給層（３
ｂ，５ｂ）内の端部でドナーが空乏化するためである。
この不連続部の一部はフェルミレベルよりエネルギー的
に低い位置にあるので、図２（ａ）に示す電荷蓄積層４
ａに負電荷（電子）が蓄積することになる。なお、この
電荷蓄積層４ａ内の電子は極めて薄い範囲で“２次元的
に”分布し、その発生母体であるドナーと空間的に分離
される結果、不純物散乱等の影響を免れて極めて高速に
移動できる。ＰＨＥＭＴにおいて、このような２次元的
に分布する電子の層は、いわゆる“２次元電子ガス（tw
o dimensional electron gas：２ＤＥＧ) ”と称され、
電流チャネルとして使用されているものである。

【００４７】一方、第２導電型不純物領域１０ａ側で
は、フェルミレベルは一定のまま、価電子帯がフェルミ
レベルに近づいている。これは、第２導電型不純物領域
１０ａは、ｐ型半導体であるため、フェルミレベルが価
電子帯の近傍に存在することになり、反対に伝導帯とフ
ェルミレベルが引き離させることになるからである。そ
の結果、第２導電型不純物領域１０ａでは、不図示のア
クセプター準位から正孔が生じ、当該正孔が第２オーミ
ック電極１１ａへ移動し、正電荷が蓄積することにな
る。このようにして、上記の構造によりキャパシタが形
成されることになる。

【００４８】次に、本発明のキャパシタを有する半導体
装置の使用方法について説明する。図４に、第１オーミ
ック電極９ａに入力されるＲＦ（Radio Frequency)信号
の波形の１例を示す。図４（ａ）に示すＲＦ信号のう
ち、第１オーミック電極９ａに印加される電圧が負電圧
の部分ＲＦ₁ が第１オーミック電極９ａに入力される
と、エネルギーバンド図は、図２（ａ）から図２（ｂ）
のようになる。すなわち、第１オーミック電極９ａには
負電圧が印加され、第２オーミック電極１１ａには正電
圧が印加されることになることから、第１オーミック電
極９ａに接続するチャネル層４の電位が引き上げられ、
第２オーミック電極に接続する第２導電型不純物領域１
０ａの電位が引き下げられることになる。従って、図２
（ｂ）に示すように、電荷蓄積層４ａ中の電子がキャパ
シタの誘電体となる高抵抗層５ａを通過して、第２導電
物不純物領域１０ａおよび第２オーミック電極１１ａへ
リーク電流が発生することが予想される。

【００４９】このため、ＲＦ信号が入力されても、リー
ク電流が流れないように、以下のように使用する。図５
は、本発明に係るキャパシタの使用例を表した等価回路
図である。図５に示すように、キャパシタの第１オーミ
ック電極９ａを電界効果トランジスタのドレイン端に用
いるか、あるいはドレインに電気的に接続するようにす
る。通常、電界効果トランジスタのドレインには、正電
圧が印加されることから、このドレイン電圧Ｖ_DDを図４
（ａ）に示すＲＦ信号の電圧振幅Ｖ_a 以上にすることに
より、図４（ａ）に示すＲＦ信号が入力されても、第１
オーミック電極９ａに実質的に印加される電圧は、図４
（ｂ）のようになる。すなわち、実質的に印加される電
圧がＶ_DDだけ引き上げられることになり、第１オーミッ
ク電極９ａに負電圧が印加されないことになる。

【００５０】図３に、図５に示すようにキャパシタを使
用した場合におけるエネルギーバンド図を示す。ＲＦ信
号が第１オーミック電極９ａに入力される前の、第１オ
ーミック電極９ａに正のドレイン電圧Ｖ_DDのみが印加さ
れている状態では、第２オーミック電極１１ａには負の
電圧が印加されていることになることから、エネルギー
バンド図ＥＢ₀ のようになる。この状態で、図４（ｂ）
に示すＲＦ信号が第１オーミック電極９ａに入力される
と、ＲＦ信号の正の極大値の状態ＲＦ₂ では、エネルギ
ーバンド図は、バンド図ＥＢ₀ からバンド図ＥＢ₂ のよ
うになる。すなわち、第１オーミック電極９ａには正電
圧の極大値ＲＦ₂ が印加され、反対に第２オーミック電
極１１ａには負の極大値の電圧が印加されることにな
り、第２オーミック電極１１ａ側の電位が大きく引き上
げられることになる。

【００５１】次に、ＲＦ信号の正の極小値の状態ＲＦ₁
では、エネルギーバンド図は、バンド図ＥＢ₀ からバン
ド図ＥＢ₁ のようになる。すなわち、第１オーミック電
極９ａには正電圧の極小値ＲＦ₁ が印加され、反対に第
２オーミック電極１１ａには負の極小値の電圧が印加さ
れることになり、第２オーミック電極１１ａ側の電位が
大きく引き下げられることになる。しかしながら、この
状態においても、ドレイン電圧Ｖ_DDがＲＦ信号の電圧振
幅Ｖ_a よりも大きければ、実質的には、第１オーミック
電極９ａには負電圧が印加されることはないため、図２
（ｂ）に示すようなリーク電流の発生を防止することが
でき、信頼性のあるキャパシタとして機能することにな
る。

【００５２】従って上記の本実施形態に係る半導体装置
によれば、２ＤＥＧ上の高抵抗層５ａを主にキャパシタ
の誘電体材料として用いることによって、従来キャパシ
タ絶縁膜として用いられてきた窒化シリコン（ＳｉＮ
_X ）よりも高い誘電率を有するキャパシタを作製するこ
とが可能となる。また、高抵抗層５ａに形成される第２
導電型不純物領域１０ａの不純物濃度を増大させること
により、ＲＦ信号の入力に際してリーク電流を抑止する
ことができる。さらに、電界効果トランジスタのドレイ
ンに本発明の第１オーミック電極９ａを電気的に接続す
ることにより、より大きなＲＦ信号が入力されてもリー
ク電流を抑止することができる。

【００５３】次に、上記の本実施形態のキャパシタの製
造方法について説明する。なお、本発明は上述したよう
に、ＭＭＩＣに使用されるキャパシタを、ＰＨＥＭＴが
形成されるエピタキシャル基板を利用して形成するた
め、エピタキシャル基板の製法としては、ＰＨＥＭＴの
製法に準ずることになる。

【００５４】まず、図６（ａ）に示すように、半絶縁性
のＧａＡｓからなる基板１上に、例えば、ＭＯＣＶＤ
（Metal Organic Chemical Vapor Deposition ）法によ
り、不純物を添加しない（ｕｎｄｏｐｅ）ＧａＡｓを３
〜５μｍほどエピタキシャル成長させ、バッファ層２を
形成する。

【００５５】次に、図６（ｂ）に示すように、バッファ
層２上に、例えば、ＭＯＣＶＤ法により、不純物を添加
しないＡｌ_X Ｇａ_1-X Ａｓ（ｘ＝０．２〜０．３）を２
００ｎｍほどエピタキシャル成長させ、高抵抗層３ａを
形成する。

【００５６】次に、図６（ｃ）に示すように、高抵抗層
３ａ上に、例えば、ＭＯＣＶＤ法により、第１導電型不
純物として、例えばｎ型不純物を含有するＡｌ_X Ｇａ
_1-X Ａｓ（ｘ＝０．２〜０．３）を４ｎｍほどエピタキ
シャル成長させ、キャリア供給層３ｂを形成する。キャ
リア供給層３ｂには、ｎ型不純物として例えばシリコン
（Ｓｉ）を１．０×１０¹²〜２．０×１０¹²ａｔｏｍｓ
／ｃｍ² 程度添加するが、Ｓｉはエピタキシャル成長さ
せる段階で導入する。ＡｌＧａＡｓに対するｎ型不純物
としてはＳｉが多用されるが、Ｓｉ以外にもＳ、Ｓｅ、
Ｓｎ等を用いることも可能である。

【００５７】次に、図７（ｄ）に示すように、キャリア
供給層３ｂ上に、例えば、ＭＯＣＶＤ法により、不純物
を添加しないＡｌ_X Ｇａ_1-X Ａｓ（ｘ＝０．２〜０．
３）を２ｎｍほどエピタキシャル成長させ、高抵抗層３
ｃを形成する。これにより、高抵抗層３ａ、キャリア供
給層３ｂ、高抵抗層３ｃから第１障壁層３が形成される
ことになる。

【００５８】次に、図７（ｅ）に示すように、高抵抗層
３ｃ上に、例えば、ＭＯＣＶＤ法により、不純物を添加
しないＩｎ_X Ｇａ_1-X Ａｓ（ｘ＝０．１〜０．２）を１
０ｎｍほどエピタキシャル成長させ、チャネル層４を形
成する。

【００５９】次に、図７（ｆ）に示すように、チャネル
層４上に、例えば、ＭＯＣＶＤ法により、不純物を添加
しないＡｌ_X Ｇａ_1-X Ａｓ（ｘ＝０．２〜０．３）を２
ｎｍほどエピタキシャル成長させ、高抵抗層５ｃを形成
する。

【００６０】次に、図８（ｇ）に示すように、高抵抗層
５ｃ上に、例えば、ＭＯＣＶＤ法により、第１導電型不
純物としてｎ型不純物を含有するＡｌ_X Ｇａ_1-X Ａｓ
（ｘ＝０．２〜０．３）を４ｎｍほどエピタキシャル成
長させ、キャリア供給層５ｂを形成する。このとき、キ
ャリア供給層５ｂにはｎ型不純物として、例えばシリコ
ンを、エピタキシャル成長による堆積時に１．０×１０
¹²〜２．０×１０¹²ａｔｏｍｓ／ｃｍ² 程度添加する。

【００６１】次に、図８（ｈ）に示すように、キャリア
供給層５ｂ上に、例えば、ＭＯＣＶＤ法により、不純物
を添加しないＡｌ_X Ｇａ_1-X Ａｓ（ｘ＝０．２〜０．
３）を７０〜２００ｎｍほどエピタキシャル成長させ、
高抵抗層５ａを形成する。これにより、高抵抗層５ａ、
キャリア供給層３ｂ、高抵抗層５ｃから第２障壁層５が
形成されることになる。

【００６２】次に、図９（ｉ）に示すように、高抵抗層
５ａ上に、例えば、ＭＯＣＶＤ法により、第１導電型不
純物としてｎ型不純物を含有するＡｌ_X Ｇａ_1-X Ａｓ
（ｘ＝０．５）を５ｎｍほどエピタキシャル成長させ、
ストッパ層６を形成する。このとき、ストッパ層６には
ｎ型不純物として、例えばＳｉを、エピタキシャル成長
による堆積時に１．０×１０¹²〜２．０×１０¹²ａｔｏ
ｍｓ／ｃｍ² 程度添加する。

【００６３】次に、図９（ｊ）に示すように、ストッパ
層６上に、例えば、ＭＯＣＶＤ法により、ｎ型不純物濃
度が比較的に高いｎ⁺ −ＧａＡｓを５０ｎｍほどエピタ
キシャル成長させ、後にキャップ層となる低抵抗層を形
成する。このとき、低抵抗層にはｎ型不純物として、例
えばＳｉを、エピタキシャル成長による堆積時に６．０
×１０¹⁸ａｔｏｍｓ／ｃｍ³ 程度添加する。その後、低
抵抗層上にレジストを塗布し、フォトリソグラフィによ
り、低抵抗層上に、キャップ層のパターンを有するレジ
スト膜Ｒ１を形成する。レジスト膜Ｒ１を形成した状態
でクエン酸などのＧａＡｓエッチング液に浸漬させ、下
地の低抵抗層をエッチングする。これにより、キャップ
層７ａが形成される。その後、プラズマアッシング法な
どでレジスト膜Ｒ１を除去する。

【００６４】次に、図１０（ｋ）に示すように、例え
ば、ＣＶＤ（Chemical Vapor Deposition ）法により、
キャップ層７ａおよびストッパ層６を覆って窒化シリコ
ンを１５０ｎｍほど堆積して、絶縁膜８１を形成する。

【００６５】次に、図１０（ｌ）に示すように、絶縁膜
８１上にレジストを塗布した後、フォトリソグラフィに
より、第２導電型不純物領域の形成箇所に開口を有する
レジスト膜Ｒ２を形成する。レジスト膜Ｒ２を形成した
状態で、例えば、ＣＦ₄ 系のガスを用いたＲＩＥ(React
ive Ion Etching)などの異方性エッチングを行い、絶縁
膜８１をエッチングする。これにより、絶縁膜８１に開
口部８１ａが形成される。なお、この開口部８１ａは、
キャップ層７ａからの距離ｘが少なくとも０．５μｍ離
れたところに形成する。その後、プラズマアッシング法
などでレジスト膜Ｒ２を除去する。

【００６６】次に、図１１（ｍ）に示すように、例え
ば、ジエチルジンク（Ｚｎ（Ｃ₂ Ｈ₅）₂ ）とアルシン
（ＡｓＨ₃ ）を含むガス雰囲気中で６００℃に加熱し、
開口部８１ａから第２導電型として、例えばｐ型不純物
の亜鉛（Ｚｎ）を高抵抗層５ａ中に導入し、第２導電型
不純物領域１０ａを形成する。この第２導電型不純物領
域１０ａは、チャネル層４からの距離ｙが少なくとも１
０ｎｍ程度以上離れたところまで形成することが好まし
い。このとき、亜鉛拡散深さは時間で制御するか、また
は、別パターンを用いて、第２導電型不純物領域１０ａ
−高抵抗層５ａ−チャネル層４間のＣ−Ｖ特性から亜鉛
の拡散深さをモニタし、拡散深さを制御する。なお、第
２導電型不純物領域１０ａの形成をイオン注入により行
うことも可能である。

【００６７】次に、図１１（ｎ）に示すように、絶縁膜
８１およびストッパ層６の表出部分を被覆して全面に、
第２オーミック電極となる金属層１１を形成する。例え
ば、電子ビーム蒸着法により、Ｔｉ／Ｐｔ／Ａｕを３０
ｎｍ／５０ｎｍ／１２０ｎｍ程度形成する。

【００６８】次に、図１２（ｏ）に示すように、金属層
１１に、レジストを塗布した後、フォトリソグラフィに
より、第２オーミック電極のパターンを有するレジスト
膜Ｒ３を形成する。このレジスト膜Ｒ３をマスクとし
て、例えばアルゴン（Ａｒ）ガスを用いたイオンミリン
グ法により、レジスト膜Ｒ３周囲の金属層１１部分を除
去する。これにより、第２オーミック電極１１ａが、第
２導電型不純物領域１０ａ上のキャップ層６上に形成さ
れることになる。

【００６９】次に、図１２（ｐ）に示すように、第２オ
ーミック電極１１ａおよび絶縁膜８１を被覆して全面
に、例えば窒化シリコンを１５０ｎｍほど堆積させ、絶
縁膜８２を形成する。これにより、絶縁膜８１および絶
縁膜８２からなる絶縁膜８が形成されることになる。そ
の後、絶縁膜８上にレジストを塗布し、フォトリソグラ
フィにより、第１オーミック電極形成領域に開口を有す
るレジスト膜Ｒ４を形成する。レジスト膜Ｒ４を形成し
た状態で、例えば、ＣＦ₄ 系のガスを用いたＲＩＥなど
の異方性エッチングを行い、絶縁膜８をエッチングす
る。これにより、絶縁膜８に開口部８ａが形成される。

【００７０】次に、図１３（ｑ）に示すように、レジス
ト膜Ｒ４を残したまま、全面に第１オーミック電極とな
る金属層９を堆積する。例えば、抵抗加熱蒸着により、
金−ゲルマニウム（ＡｕＧｅ）合金を１６０ｎｍ、ニッ
ケル（Ｎｉ）を４０ｎｍ、金（Ａｕ）を１０ｎｍほど順
次堆積する。このとき、金属層９はレジスト膜Ｒ４上と
絶縁膜８の開口部８ａの内部で分離される。その結果、
開口部８ａ内に第１オーミック電極９ａが埋め込まれる
ことになる。

【００７１】次に、図１３（ｒ）に示すように、リフト
オフ法においてレジスト剥離液に基板を浸漬させること
により、レジスト膜Ｒ４とともに不要部分の金属層９が
除去され、第１オーミック電極９ａが残される。

【００７２】その後、例えば、フォーミングガス中で基
板を４５０℃で熱処理し、図１に示すように、第１オー
ミック電極９ａとキャップ層７ａとの界面領域を合金化
し、オーミック接触を達成する。また、必要に応じて、
層間絶縁膜の形成、および電極取り出し層の形成などを
行って、図１に示すキャパシタに至る。

【００７３】上記の本実施形態のキャパシタを有する半
導体装置の製造方法によれば、ＰＨＥＭＴに用いるエピ
タキシャル基板を用いて、キャパシタを形成することが
できることから、何ら工程増、コスト増とならずに、キ
ャパシタを形成することができる。また、２ＤＥＧ上の
例えばＧａＡｓなどの高抵抗層５ａを主にキャパシタの
誘電体材料として用いることによって、従来キャパシタ
絶縁膜として用いられてきた窒化シリコン（ＳｉＮ_X ）
よりも高い誘電率をもつキャパシタを作製することが可
能となる。また、キャリア供給層が、２つあることから
キャパシタの抵抗値を下げることができる。また、第２
導電型不純物領域１０ａの不純物濃度を増大させること
により、ＲＦ信号の入力に際してのリーク電流の発生を
抑止することができる。なお、第２導電型の不純物を拡
散によって形成する場合には拡散時間によって、イオン
注入によって形成する場合には注入エネルギーやドーズ
量によって、第２導電型の不純物濃度を容易に制御する
ことができる。

【００７４】第２実施形態図１４に第２実施形態に係る本発明の半導体装置の断面
図を示す。本発明の半導体装置では、同一のエピタキシ
ャル基板にＰＨＥＭＴおよびキャパシタが形成されてい
るものである。図１４に示すように、第１領域Ａｒ（Ａ
ｒｅａの略）１には第１実施形態と同様の構造を有する
キャパシタが形成されており、第２領域Ａｒ２には、Ｐ
ＨＥＭＴが形成されている。

【００７５】図１４に示す半導体装置においては、第２
領域Ａｒ２において、例えばＧａＡｓからなる基板１の
上に、不純物が添加されていない（ｕｎｄｏｐｅｄ）Ｇ
ａＡｓからなるバッファー層２を介して、第１の障壁層
３、チャネル層４、第２の障壁層５およびストッパ層６
が順次積層されている。ストッパ層６の上層に２つのキ
ャップ層（７ｂ，７ｃ）を介して、ソース電極９ｃおよ
びドレイン電極９ｂがそれぞれ形成されている。

【００７６】ソース電極９ｃとドレイン電極９ｂの間に
ゲート電極１１ｂが形成されており、ゲート電極１１ｂ
の下部の第２の障壁層５には第２導電型低抵抗領域１０
ｂが形成されている。上記の第２領域Ａｒ２に形成され
たＰＨＥＭＴにおいて、チャネル層４はソース電極９ｃ
とドレイン電極９ｂとの間の電流経路となる。なお、第
１領域Ａｒ１のキャパシタの構造については、第１実施
形態の項で説明をしたので、省略する。また、図面中に
付された同一の符号は、同一の材料で構成されている。

【００７７】第２実施形態では、本発明に係るキャパシ
タをＰＨＥＭＴと同時に形成する方法について、説明す
る。まず、第１実施形態において、図９（ｉ）に示すエ
ピタキシャル基板を形成する工程までは、第２実施形態
においても同様である。次に、図９（ｉ）に示すエピタ
キシャル基板にＬＯＣＯＳ法あるいはＳＴＩ（Shallow
Trench Isolation）法などにより形成された、不図示の
素子分離絶縁膜によりエピタキシャル基板を、活性領域
として第１領域Ａｒ１および第２領域Ａｒ２に分離す
る。

【００７８】次に、図１５（ｊ）に示すように、第１領
域Ａｒ１および第２領域Ａｒ２におけるストッパ層６上
に、例えば、ＭＯＣＶＤ法により、ｎ型不純物濃度が比
較的に高いｎ⁺ −ＧａＡｓを５０ｎｍほどエピタキシャ
ル成長させ、後にキャップ層となる低抵抗層を形成す
る。このとき、低抵抗層にはｎ型不純物として、例えば
Ｓｉを、エピタキシャル成長による堆積時に６．０×１
０¹⁸ａｔｏｍｓ／ｃｍ³ 程度添加する。その後、低抵抗
層上にレジストを塗布し、フォトリソグラフィにより、
低抵抗層上に、第１領域Ａｒ１および第２領域Ａｒ２に
形成するキャップ層のパターンを有するレジスト膜Ｒ１
を形成する。レジスト膜Ｒ１を形成した状態でクエン酸
などのＧａＡｓエッチング液に浸漬させ、下地の低抵抗
層をエッチングする。これにより、第１領域Ａｒ１にキ
ャップ層７ａが形成され、第２領域Ａｒ２にキャップ層
（７ｂ，７ｃ）が形成される。その後、プラズマアッシ
ング法などでレジスト膜Ｒ１を除去する。

【００７９】次に、図１５（ｋ）に示すように、例え
ば、ＣＶＤ（Chemical Vapor Deposition ）法により、
第１領域Ａｒ１および第２領域Ａｒ２におけるキャップ
層（７ａ，７ｂ，７ｃ）およびストッパ層６を覆って窒
化シリコンを１５０ｎｍほど堆積させて、絶縁膜８１を
形成する。

【００８０】次に、図１６（ｌ）に示すように、第１領
域Ａｒ１および第２領域Ａｒ２における絶縁膜８１上に
レジストを塗布した後、フォトリソグラフィにより、第
１領域Ａｒ１の第２導電型不純物領域および第２領域Ａ
ｒ２の第２導電型低抵抗領域の形成箇所に開口を有する
レジスト膜Ｒ２を形成する。レジスト膜Ｒ２を形成した
状態で、例えば、ＣＦ₄ 系のガスを用いたＲＩＥ(React
ive Ion Etching)などの異方性エッチングを行い、絶縁
膜８１をエッチングする。これにより、絶縁膜８１にお
いて、第１領域Ａｒ１に開口部８１ａが形成され、第２
領域Ａｒ２に開口部８１ｂが形成されることになる。な
お、この開口部８１ａのキャップ層７ａからの距離につ
いては、第１実施形態で説明したのと同様である。その
後、プラズマアッシング法などでレジスト膜Ｒ２を除去
する。

【００８１】次に、図１６（ｍ）に示すように、例え
ば、ジエチルジンク（Ｚｎ（Ｃ₂ Ｈ₅）₂ ）とアルシン
（ＡｓＨ₃ ）を含むガス雰囲気中で６００℃に加熱し、
第１領域Ａｒ１および第２領域Ａｒ２の開口部（８１
ａ，８１ｂ）から、第２導電型の不純物として、例えば
ｐ型不純物の亜鉛（Ｚｎ）を第２障壁層５中に導入し、
第２導電型不純物領域１０ａおよび第２導電型低抵抗領
域１０ｂを形成する。この第２導電型不純物領域１０ａ
の、チャネル層４からの距離については、第１実施形態
と同様である。このとき、亜鉛拡散深さは、第１実施形
態と同様、時間などにより制御する。なお、第２導電型
不純物領域１０ａおよび第２導電型低抵抗領域１０ｂの
形成をイオン注入により行うことも可能である。

【００８２】次に、図１７（ｎ）に示すように、第１領
域Ａｒ１および第２領域Ａｒ２における絶縁膜８１およ
びストッパ層６の表出部分を被覆して全面に、金属層１
１を形成する。例えば、電子ビーム蒸着法により、Ｔｉ
／Ｐｔ／Ａｕを３０ｎｍ／５０ｎｍ／１２０ｎｍ程度形
成する。

【００８３】次に、図１７（ｏ）に示すように、第１領
域Ａｒ１および第２領域Ａｒ２の金属層１１にレジスト
を塗布した後、フォトリソグラフィにより、第１領域Ａ
ｒ１において第２オーミック電極のパターンを有し、第
２領域Ａｒ２においてゲート電極のパターンを有するレ
ジスト膜Ｒ３を形成する。このレジスト膜Ｒ３をマスク
として、例えばアルゴン（Ａｒ）ガスを用いたイオンミ
リング法により、第１領域Ａｒ１および第２領域Ａｒ２
のレジスト膜Ｒ３周囲の金属層１１部分を除去する。こ
れにより、第２オーミック電極１１ａが、第１領域Ａｒ
１の第２導電型不純物領域１０ａ上のキャップ層６上に
形成され、ゲート電極１１ｂが第２領域Ａｒ２の第２導
電型低抵抗領域１０ｂ上のキャップ層６上に形成される
ことになる。

【００８４】次に、図１８（ｐ）に示すように、第１領
域Ａｒ１および第２領域Ａｒ２を被覆して全面に、例え
ば窒化シリコンを１５０ｎｍほど堆積させ、絶縁膜８２
を形成する。これにより、絶縁膜８１および絶縁膜８２
からなる絶縁膜８が形成されることになる。その後、絶
縁膜８上にレジストを塗布し、フォトリソグラフィによ
り、第１領域Ａｒ１の第１オーミック電極形成領域、お
よび第２領域Ａｒ２のソース・ドレイン電極形成領域に
開口を有するレジスト膜Ｒ４を形成する。レジスト膜Ｒ
４を形成した状態で、例えば、ＣＦ₄ 系のガスを用いた
ＲＩＥなどの異方性エッチングを行い、絶縁膜８をエッ
チングする。これにより、第１領域Ａｒ１の絶縁膜８に
開口部８ａが形成され、第２領域Ａｒ２の絶縁膜８に開
口部（８ｂ，８ｃ）が形成されることになる。

【００８５】次に、図１９（ｑ）に示すように、レジス
ト膜Ｒ４を残したまま、全面に金属層９を堆積する。例
えば、抵抗加熱蒸着により、金−ゲルマニウム（ＡｕＧ
ｅ）合金を１６０ｎｍ、ニッケル（Ｎｉ）を４０ｎｍ、
金（Ａｕ）を１０ｎｍほど順次堆積する。このとき、金
属層９はレジスト膜Ｒ４上と絶縁膜８の開口部（８ａ，
８ｂ，８ｃ）の内部で分離される。その結果、第１領域
Ａｒ１の開口部８ａ内に第１オーミック電極９ａが埋め
込まれ、第２領域Ａｒ２の開口部（８ｂ，８ｃ）内にド
レイン電極９ｂおよびソース電極９ｃが埋め込まれるこ
とになる。

【００８６】次に、図１９（ｒ）に示すように、リフト
オフ法においてレジスト剥離液に基板を浸漬させること
により、レジスト膜Ｒ４とともに不要部分の金属層９が
除去され、第１領域Ａｒ１では第１オーミック電極９ａ
が残され、第２領域Ａｒ２では、ソース・ドレイン電極
（９ｃ，９ｂ）が残されることになる。

【００８７】その後、例えば、フォーミングガス中で基
板を４５０℃で熱処理し、第１領域Ａｒ１において第１
オーミック電極９ａとキャップ層７ａとの界面領域、第
２領域Ａｒ２においてソース・ドレイン電極（９ｃ，９
ｂ）とキャップ層（７ｃ，７ｂ）との界面領域を合金化
し、オーミック接触を達成する。また、必要に応じて、
層間絶縁膜の形成、および電極取り出し層の形成などを
行って、図１に示す半導体装置に至る。

【００８８】上記の本実施形態の半導体装置の製造方法
によれば、ＰＨＥＭＴの形成工程において、第２導電型
不純物領域１０ａを形成することにより、キャパシタを
形成することができることから、何ら工程増、コスト増
とならずに、キャパシタを形成することができる。

【００８９】第３実施形態本実施形態に係る半導体装置におけるキャパシタの構造
を表す断面図を図２０に示す。本実施形態のキャパシタ
は、第１実施形態の半導体装置の構造に比して、第２導
電型不純物領域１０ａを設けておらず、かつ第２オーミ
ック電極の代わりに、ショットキー電極１２ａを設けて
いる。その他の構造は、第１実施形態に係るキャパシタ
と同様であり、そのため、同一の部材には、同一符号を
付してある。

【００９０】図２０に示すキャパシタでは、電流チャネ
ルを有するチャンネル層（第２の半導体層）がキャパシ
タの下部電極を構成し、ショットキー電極１２ａがキャ
パシタの上部電極を構成し、さらに第２の障壁層（第３
の半導体層）５はショットキー電極１２ａおよびヘテロ
接合界面から伸びる空乏層によって空乏化されてキャパ
シタ絶縁膜として作用する。

【００９１】なお、本実施形態のキャパシタでは、ショ
ットキー接合に順方向の電圧を印加した場合には、第１
実施形態と同様にリーク電流が流れる恐れがある。この
場合には、ショットキーバリアダイオードが導通した状
態となり、キャパシタとして機能しなくなってしまう。
従って、本実施形態のキャパシタを使用する場合にも、
第１実施形態と同様に使用することにより上記の問題を
回避することができる。すなわち、図５に示すように、
キャパシタの第１オーミック電極９ａを電界効果トラン
ジスタのドレイン端に用いるか、あるいはドレインに電
気的に接続するようにする。これにより、第１実施形態
のキャパシタと同様に、リーク電流の発生を防止するこ
とができ、信頼性のあるキャパシタとして機能すること
になる。

【００９２】次に、本実施形態に係る半導体装置の製造
方法について、説明する。本実施形態のキャパシタを有
する半導体装置の製造方法は、ショットキー電極１２ａ
を形成する工程までは、第１実施形態と同様である。す
なわち、第１実施形態の説明に使用した図面を用いて説
明すると、図６〜図１０に示す工程を行ったあと、第２
導電型不純物領域を形成せずに、第１実施形態の第２オ
ーミック電極を形成する代わりに、例えば、Ａｌを真空
蒸着によって堆積させパターニングすることにより、シ
ョットキー電極１２ａを形成する。その後、図１２
（ｐ）から図１３に示す工程を経て、第１オーミック電
極９ａを形成することにより、図２０に示すキャパシタ
を有する半導体装置に至る。

【００９３】次に、キャパシタとＰＨＥＭＴを同時に形
成する方法について、第２実施形態の説明に使用した図
面を用いて説明する。まず、図１５から、図１６（ｌ）
に示す工程を第２実施形態と同様に行った後、第１領域
Ａｒ１および第２領域Ａｒ２に、例えばＡｌを真空蒸着
によって堆積させて、パターニングすることにより、第
１領域Ａｒ１にはショットキー電極１２ａを形成し、同
時に第２領域にゲート電極を形成する。その後、第１領
域Ａｒ１に第１オーミック電極９ａを、第２領域Ａｒ２
にソース・ドレイン電極（９ｃ，９ｂ）を第２実施形態
と同様に形成することにより、図２０に示す半導体装置
に至る。

【００９４】本実施形態に係る半導体装置の製造方法に
よれば、第１および第２実施形態と同様の効果を奏する
ことができる。

【００９５】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、シン
グルヘテロ構造を有するＰＨＥＭＴのエピタキシャル基
板を使用することも可能である。また、本発明は、実施
形態で説明したような、ＧａＡｓ基板のみならず、Ｉｎ
Ｐ系基板上にも適応可能である。例えば、半導体基板１
がＩｎＰからなる場合には、バッファ層２は不純物を添
加しないＩｎＰにより形成し、高抵抗層（３ａ，３ｃ，
５ａ，５ｃ）は不純物を添加しないＡｌ_X Ｉｎ_1-X Ａｓ
（ｘ＝０．４〜０．５）により形成し、チャネル層４
は、アンドープのＩｎ_X Ｇａ_1-X Ａｓ（ｘ＝０．５〜
０．６）により形成し、キャリア供給層（３ｂ，５ｂ）
はｎ型のＡｌ_XＩｎ_1-X Ａｓ（ｘ＝０．４〜０．５）に
より形成する。その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。

【００９６】

【発明の効果】本発明の半導体装置によれば、例えば比
誘電率がＳｉＮ_X よりも大きいＡｌＧａＡｓなどを誘電
体層として用いることにより、キャパシタ面積を増加さ
せずに、高容量のキャパシタを有する半導体装置を構成
することが可能となる。

【００９７】本発明の半導体装置の製造方法によれば、
製造工程をトランジスタの製造工程と共通化することに
より、低コスト化を図ることができる。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態に係るダブルヘテロ
構造の高電荷移動度トランジスタ（ＨＥＭＴ）のエピタ
キシャル基板を用いたキャパシタの概略構造を示す断面
図である。

【図２】図２は、図１のＡ−Ｂ断面におけるエネルギー
バンド図を示したものであり、。（ａ）は電圧が印加さ
れる前の初期状態のエネルギーバンド図であり、（ｂ）
はＲＦ信号が入力された場合におけるエネルギーバンド
図である。

【図３】図３は、トランジスタのドレインに第１オーミ
ック電極を接続した場合におけるＲＦ信号入力前とＲＦ
信号入力時におけるエネルギーバンド図を示したもので
ある。

【図４】図４は、ＲＦ信号により第１オーミック電極に
印加される電圧波形を示したものであり、（ａ）は第１
オーミック電極をトランジスタのドレインに接続しない
場合、（ｂ）は第１オーミック電極をトランジスタのド
レインに接続した場合の電圧波形を示す。

【図５】図５は、本発明に係るキャパシタを有する半導
体装置の１使用例の等価回路図である。

【図６】図６は本発明の半導体装置におけるキャパシタ
の製造方法の製造工程を示す断面図であり、（ａ）はバ
ッファ層の形成工程まで、（ｂ）は高抵抗層の形成工程
まで、（ｃ）はキャリア供給層の形成工程までを示す。

【図７】図７は、図６の続きの工程を示し、（ｄ）は第
１障壁層の形成工程まで、（ｅ）はチャネル層の形成工
程まで、（ｆ）は高抵抗層の形成工程までを示す。

【図８】図８は、図７の続きの工程を示し、（ｇ）はキ
ャリア供給層の形成工程まで、（ｈ）は第２障壁層の形
成工程までを示す。

【図９】図９は、図８の続きの工程を示し、（ｉ）はス
トッパ層の形成工程まで、（ｊ）はキャップ層の形成工
程までを示す。

【図１０】図１０は、図９の続きの工程を示し、（ｋ）
は絶縁膜の形成工程まで、（ｌ）は絶縁膜への第２導電
型不純物領域形成用開口部の形成工程までを示す。

【図１１】図１１は、図１０の続きの工程を示し、
（ｍ）は第２導電型不純物領域の形成工程まで、（ｎ）
は第２オーミック電極用金属層の形成工程までを示す。

【図１２】図１２は、図１１の続きの工程を示し、
（ｏ）は第２オーミック電極形成工程まで、（ｐ）は絶
縁膜への第１オーミック電極形成用開口部の形成工程ま
でを示す。

【図１３】図１３は、図１２の続きの工程を示し、
（ｑ）は第１オーミック電極形成のための金属層形成工
程まで、（ｒ）は第１オーミック電極形成工程までを示
す。

【図１４】図１４は、本発明の第２実施形態に係る半導
体装置の構造を示す断面図である。

【図１５】図１５は、本発明の第２実施形態に係る半導
体装置の製造方法の製造工程を示す断面図であり、
（ｊ）はキャップ層の形成工程まで、（ｋ）は絶縁膜の
形成工程までを示す。

【図１６】図１６は、図１５の続きの工程を示し、
（ｌ）は絶縁膜への第２導電型不純物領域および第２導
電型低抵抗領域形成用開口部の形成工程まで、（ｍ）は
第２導電型不純物領域および第２導電型低抵抗領域の形
成工程までを示す。

【図１７】図１７は、図１６の続きの工程を示し、
（ｎ）は第２オーミック電極およびゲート電極形成のた
めの金属層の形成工程まで、（ｏ）は第２オーミック電
極およびゲート電極形成工程までを示す。

【図１８】図１８は、図１７の続きの工程を示し、
（ｐ）は絶縁膜への第１オーミック電極およびソース・
ドレイン電極形成のための開口部の形成工程までを示
す。

【図１９】図１９は、図１８の続きの工程を示し、
（ｑ）は第１オーミック電極およびソース・ドレイン電
極形成のための金属層の形成工程まで、（ｒ）は第１オ
ーミック電極およびソース・ドレイン電極の形成工程ま
でを示す。

【図２０】図２０は、第３実施形態に係る半導体装置の
構造を表す断面図を示したものである。

【図２１】図２１は、ＭＭＩＣに用いられる従来のＭＩ
Ｍキャパシタの構造を示した斜視図である。

【符号の説明】

１，２１…半絶縁性基板（ＧａＡｓ基板）、２…バッフ
ァ層、３…第１の障壁層、３ｂ，５ｂ…キャリア供給
層、３ａ，３ｃ，５ａ，５ｃ…高抵抗層、４…チャネル
層、５…第２の障壁層、６…ストッパ層、７ａ，７ｂ，
７ｃ…キャップ層、８…絶縁膜、８ａ，８ｂ，８ｃ…オ
ーミック電極用接続孔、８１ａ…第２導電型不純物領域
形成用開口部、９ａ…第１オーミック電極、９ｃ，９ｂ
…ソース・ドレイン電極、１０ａ…第２導電型不純物領
域、１１ａ…第２オーミック電極、、１１ｂ…ゲート電
極、１２ａ…ショットキー電極、２２…下部電極、２３
…絶縁膜、２４…上部電極、２５…金メッキ層。

Claims

【特許請求の範囲】

【請求項１】第１の電荷が蓄積される第１の半導体層
と、前記第１の半導体層上に形成され、当該第１の半導体層
とのヘテロ接合により当該第１の半導体層に第１の電荷
を供給する第１導電型の電荷供給層を有する第２の半導
体層と、前記第２の半導体層の少なくとも一部に形成され、第２
の電荷が蓄積される第２導電型の第３の半導体層とを有
し、前記第１の半導体層と前記第３の半導体層との間の電気
容量を利用したキャパシタを有する半導体装置。
【請求項２】前記第１の半導体層と前記第２の半導体層
とを構成する材料はその格子定数が一致しておらず、歪
み格子接合を形成している請求項１記載の半導体装置。
【請求項３】前記第１の半導体層はＩｎＧａＡｓにより
形成されており、前記第２の半導体層はＡｌＧａＡｓに
より形成されている請求項２記載の半導体装置。
【請求項４】前記第１の半導体層下に形成され、当該第
１の半導体層とのヘテロ接合により当該第１の半導体層
に第１の電荷を供給する第１導電型の電荷供給層を有す
る第４の半導体層をさらに有する請求項１記載の半導体
装置。
【請求項５】前記第２の半導体層上に形成され、当該第
２の半導体層を介して前記第１の半導体層に電気的に接
続する第１のオーミック電極と、前記第３の半導体層上に形成され、当該第３の半導体層
に電気的に接続する第２のオーミック電極とをさらに有
する請求項１記載の半導体装置。
【請求項６】少なくとも前記第１および第２の半導体層
を共有し、前記電荷供給層から供給された前記第１の電
荷により、前記第１の半導体層に電流チャネルが形成さ
れるトランジスタをさらに有する請求項１記載の半導体
装置。
【請求項７】前記トランジスタは、ソース・ドレイン電
極をさらに有し、当該ソース・ドレイン電極の少なくと
も一方の電極と前記第１のオーミック電極が電気的に接
続されている請求項６記載の半導体装置。
【請求項８】前記第１導電型がｎ型であり、前記第２導
電型がｐ型である請求項１記載の半導体装置。
【請求項９】第１の電荷供給層を有する第１の半導体層
と、前記第１の半導体層上に形成され、電荷が蓄積される第
２の半導体層と、前記第２の半導体層上に形成され、第２の電荷供給層を
有する第３の半導体層と、前記第３の半導体層上に形成されたショットキー電極と
を有し、前記第１および第２の電荷供給層とのダブルヘテロ接合
により前記第２の半導体層に電荷が供給され、前記ショ
ットキー電極と前記第２の半導体層との間の電気容量を
利用したキャパシタを有する半導体装置。
【請求項１０】前記第１および第３の半導体層と、前記
第２の半導体層とを構成する材料はその格子定数が一致
しておらず、歪み格子接合を形成している請求項９記載
の半導体装置。
【請求項１１】少なくとも前記第１、第２および第３の
半導体層を共有し、前記第１および第３の電荷供給層か
ら供給された前記第１の電荷により、前記第２の半導体
層に電流チャネルが形成されるトランジスタをさらに有
する請求項９記載の半導体装置。
【請求項１２】第１の電荷が蓄積される第１の半導体層
を形成する工程と、前記第１の半導体層上に、当該第１の半導体層とのヘテ
ロ接合により前記第１の半導体層に第１の電荷を供給す
る第１導電型の電荷供給層を有する第２の半導体層を形
成する工程と、前記第２の半導体層の少なくとも一部に、第２の電荷が
蓄積される第２導電型の第３の半導体層を形成する工程
とを有し、前記第１の半導体層と前記第３の半導体層との間の電気
容量を利用してキャパシタを構成する半導体装置の製造
方法。
【請求項１３】前記第２の半導体層を形成する工程にお
いて、第１の半導体層を構成する材料とはその格子定数
が一致せず、歪み格子接合を形成する材料を含む前記第
２の半導体層を形成する請求項１２記載の半導体装置の
製造方法。
【請求項１４】前記第１の半導体層を形成する工程にお
いて、前記第１の半導体層をＩｎＧａＡｓにより形成
し、前記第２の半導体層を形成する工程において、前記第２
の半導体層をＡｌＧａＡｓにより形成する請求項１３記
載の半導体装置の製造方法。
【請求項１５】前記第３の半導体層を形成する工程にお
いて、前記第２の半導体層の少なくとも一部に、第２導
電型の不純物をイオン注入により導入して前記第３の半
導体層を形成する請求項１２記載の半導体装置の製造方
法。
【請求項１６】前記第３の半導体層を形成する工程にお
いて、前記第２の半導体層の少なくとも一部に、第２導
電型の不純物を拡散により導入して前記第３の半導体層
を形成する請求項１２記載の半導体装置の製造方法。
【請求項１７】活性領域として区分された第１および第
２領域を有する半導体基板の前記第１領域にキャパシタ
を形成し、前記第２領域にトランジスタを形成する半導
体装置の製造方法であって、前記第１および第２領域の前記半導体基板上に、第１の
半導体層を形成する工程と、前記第１および第２領域の前記第１の半導体層上に、前
記第１の半導体層とのヘテロ接合により当該第１の半導
体層に第１の電荷を供給する第１導電型の電荷供給層を
有する第２の半導体層を形成する工程と、前記第１領域の前記第２の半導体層の少なくとも一部に
第２導電型の第３の半導体層を形成する工程と、前記第２領域の前記第２の半導体層上にゲート電極を形
成する工程と、前記第２領域の前記第２の半導体層上にソース・ドレイ
ン電極を形成する工程とを有する半導体装置の製造方
法。
【請求項１８】前記第２の半導体層を形成する工程にお
いて、第１の半導体層を構成する材料とはその格子定数
が一致せず、歪み格子接合を形成する材料を含む前記第
２の半導体層を形成する請求項１７記載の半導体装置の
製造方法。
【請求項１９】前記第１の半導体層を形成する工程にお
いて、前記第１の半導体層をＩｎＧａＡｓにより形成
し、前記第２の半導体層を形成する工程において、前記第２
の半導体層をＡｌＧａＡｓにより形成する請求項１８記
載の半導体装置の製造方法。
【請求項２０】前記ソース・ドレイン電極を形成する工
程において、前記第１領域の前記第２の半導体層上に、当該第２の半
導体層を介して前記第１の半導体層に電気的に接続する
第１のオーミック電極を同時に形成する請求項１７記載
の半導体装置の製造方法。
【請求項２１】前記ゲート電極を形成する工程におい
て、前記第１領域の前記第３の半導体層上に、当該第３の半
導体層に電気的に接続する第２のオーミック電極を同時
に形成する請求項１７記載の半導体装置の製造方法。