JP2002124860A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 スイッチング素子がオンオフし、基準電位に
変動が生じた場合にもレベルシフト回路において偽パル
スが発生することを防止し、スイッチング素子ＳＥ１の
誤動作を防ぐことが可能な半導体装置を提供する。 【解決手段】 レベルシフト回路ＣＳ１において抵抗Ｒ
１、Ｒ２に変位電流が流れた場合にも、カレントミラー
回路ＣＭＣ１、ＣＭＣ２に電流が流れる経路が生じてレ
ベルシフト抵抗Ｒ１、Ｒ２に電圧降下を殆ど発生させな
いことにより、レベルシフト回路ＣＳ１からの出力パル
スＰ３、Ｐ４に偽パルスが発生せず、誤動作を防止し上
アームスイッチング素子ＳＥを正常に駆動することがで
きる。
変動が生じた場合にもレベルシフト回路において偽パル
スが発生することを防止し、スイッチング素子ＳＥ１の
誤動作を防ぐことが可能な半導体装置を提供する。 【解決手段】 レベルシフト回路ＣＳ１において抵抗Ｒ
１、Ｒ２に変位電流が流れた場合にも、カレントミラー
回路ＣＭＣ１、ＣＭＣ２に電流が流れる経路が生じてレ
ベルシフト抵抗Ｒ１、Ｒ２に電圧降下を殆ど発生させな
いことにより、レベルシフト回路ＣＳ１からの出力パル
スＰ３、Ｐ４に偽パルスが発生せず、誤動作を防止し上
アームスイッチング素子ＳＥを正常に駆動することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係わ
り、特にスイッチング用半導体素子を上アーム駆動する
高耐圧ドライバＩＣにおけるレベルシフト回路を含むも
のに関する。
り、特にスイッチング用半導体素子を上アーム駆動する
高耐圧ドライバＩＣにおけるレベルシフト回路を含むも
のに関する。
【０００２】
【従来の技術】高耐圧ドライバＩＣでは、低圧回路部か
ら高圧回路部への信号伝達にレベルシフト回路を用い
る。
ら高圧回路部への信号伝達にレベルシフト回路を用い
る。
【０００３】レベルシフト型の高耐圧ドライバＩＣで
は、レベルシフト回路での消費電力を低減するため、入
力信号をそのままレベルシフトするのではなく、入力信
号の立ち上がり及び立ち下がりのエッジを検出してオン
／オフエッジパルスに変換してレベルシフト回路へ入力
し、レベルシフト後に高圧回路部へ伝達する。
は、レベルシフト回路での消費電力を低減するため、入
力信号をそのままレベルシフトするのではなく、入力信
号の立ち上がり及び立ち下がりのエッジを検出してオン
／オフエッジパルスに変換してレベルシフト回路へ入力
し、レベルシフト後に高圧回路部へ伝達する。
【０００４】図７に、従来の高耐圧ドライバＩＣの構成
を示し、図８にこの回路における各信号のタイムチャー
トを示す。本装置は、エッジパルス形成回路ＥＰＦＣ、
レベルシフト回路ＬＳ１１、ラッチ回路ＬＴ、ドライブ
回路ＤＣ、上アームスイッチング素子ＳＥ、負荷Ｌを備
える。
を示し、図８にこの回路における各信号のタイムチャー
トを示す。本装置は、エッジパルス形成回路ＥＰＦＣ、
レベルシフト回路ＬＳ１１、ラッチ回路ＬＴ、ドライブ
回路ＤＣ、上アームスイッチング素子ＳＥ、負荷Ｌを備
える。
【０００５】エッジパルス形成回路ＥＰＦＣは、入力端
子ＩＮから図８に示された上アーム入力信号ＩＮを与え
られ、立ち上がりエッジ及び立ち下がりエッジを検出し
てオンエッジパルスＰ１、オフエッジパルスＰ２を出力
する。
子ＩＮから図８に示された上アーム入力信号ＩＮを与え
られ、立ち上がりエッジ及び立ち下がりエッジを検出し
てオンエッジパルスＰ１、オフエッジパルスＰ２を出力
する。
【０００６】レベルシフト回路ＬＳ１１は、上アーム電
源電圧ＶBSを供給され、オンエッジパルスＰ１及びオフ
エッジパルスＰ２を与えられてレベルシフトしたパルス
Ｐ１３、Ｐ１４を発生する。
源電圧ＶBSを供給され、オンエッジパルスＰ１及びオフ
エッジパルスＰ２を与えられてレベルシフトしたパルス
Ｐ１３、Ｐ１４を発生する。
【０００７】上アーム電源電圧ＶBS端子と接地端子との
間に、レベルシフト抵抗Ｒ１、Ｎチャネルトランジスタ
Ｍ１のドレイン、ソースが直列に接続され、上アーム電
源電圧ＶBS端子と接地端子との間に、レベルシフト抵抗
Ｒ２、ＮチャネルトランジスタＭ２のドレイン、ソース
が直列に接続されている。トランジスタＭ１、Ｍ２のゲ
ートには、オンエッジパルスＰ１、オフエッジパルスＰ
２が入力され、それぞれのドレインからレベルシフト後
のパルスＰ１３、Ｐ１４が出力される。パルスＰ１３、
Ｐ１４は、図８に示されたように、それぞれ時刻ｔ１、
ｔ２で立ち下がる波形を有する。
間に、レベルシフト抵抗Ｒ１、Ｎチャネルトランジスタ
Ｍ１のドレイン、ソースが直列に接続され、上アーム電
源電圧ＶBS端子と接地端子との間に、レベルシフト抵抗
Ｒ２、ＮチャネルトランジスタＭ２のドレイン、ソース
が直列に接続されている。トランジスタＭ１、Ｍ２のゲ
ートには、オンエッジパルスＰ１、オフエッジパルスＰ
２が入力され、それぞれのドレインからレベルシフト後
のパルスＰ１３、Ｐ１４が出力される。パルスＰ１３、
Ｐ１４は、図８に示されたように、それぞれ時刻ｔ１、
ｔ２で立ち下がる波形を有する。
【０００８】また、トランジスタＭ１、Ｍ２のドレイン
と負荷Ｌ１の一方の端子との間にダイオードＤ１、Ｄ２
のカソード、アノードが接続されている。ダイオードＤ
１、Ｄ２のアノードの電位は、上アーム基準電位Ｖssに
相当する。
と負荷Ｌ１の一方の端子との間にダイオードＤ１、Ｄ２
のカソード、アノードが接続されている。ダイオードＤ
１、Ｄ２のアノードの電位は、上アーム基準電位Ｖssに
相当する。
【０００９】ラッチ回路ＬＴ１１には、パルスＰ１３、
Ｐ１４が入力され、図８に示された上アーム出力ＯＵＴ
が出力される。
Ｐ１４が入力され、図８に示された上アーム出力ＯＵＴ
が出力される。
【００１０】ドライブ回路ＤＣは、この上アーム出力Ｏ
ＵＴを与えられ、必要な駆動力が得られるように増幅し
て上アームスイッチング素子ＳＥのゲートに供給する。
ＵＴを与えられ、必要な駆動力が得られるように増幅し
て上アームスイッチング素子ＳＥのゲートに供給する。
【００１１】上アームスイッチング素子ＳＥは、ドライ
ブ回路ＤＣからの出力に基づいて負荷Ｌを駆動する。
ブ回路ＤＣからの出力に基づいて負荷Ｌを駆動する。
【００１２】
【発明が解決しようとする課題】しかし、従来の装置に
は次のような問題があった。上アームスイッチング素子
ＳＥをドライブ回路ＤＣの出力により駆動すると、上ア
ーム基準電位Ｖrefは電源電圧Ｖと接地電圧との間を高
速で変化する。
は次のような問題があった。上アームスイッチング素子
ＳＥをドライブ回路ＤＣの出力により駆動すると、上ア
ーム基準電位Ｖrefは電源電圧Ｖと接地電圧との間を高
速で変化する。
【００１３】レベルシフト回路ＬＳ１１におけるトラン
ジスタＭ１のドレイン、ゲート間には寄生容量ＰＣ１が
存在し、ドレイン、ソース間には寄生容量ＰＣ２が存在
する。同様に、トランジスタＭ２のドレイン、ゲート間
には寄生容量ＰＣ３が存在し、ドレイン、ソース間には
寄生容量ＰＣ４が存在する。従って、上アーム基準電位
Ｖssが変化すると、寄生容量ＰＣ１〜ＰＣ４に変位電流
が流れる。
ジスタＭ１のドレイン、ゲート間には寄生容量ＰＣ１が
存在し、ドレイン、ソース間には寄生容量ＰＣ２が存在
する。同様に、トランジスタＭ２のドレイン、ゲート間
には寄生容量ＰＣ３が存在し、ドレイン、ソース間には
寄生容量ＰＣ４が存在する。従って、上アーム基準電位
Ｖssが変化すると、寄生容量ＰＣ１〜ＰＣ４に変位電流
が流れる。
【００１４】この変位電流は、レベルシフト抵抗Ｒ１、
Ｒ２に電圧降下をもたらす。これにより、レベルシフト
回路ＬＳ１１からの出力パルスＰ１３、Ｐ１４には、図
８に示されたように、時刻ｔ２、ｔ４において偽パルス
ＦＰ１及びＦＰ２、ＦＰ３及びＦＰ４が生じ、後段の高
圧部に伝達することになる。この結果、ラッチ回路ＬＴ
からは、図８にハッチングＨＥで示された部分がローレ
ベルになる誤った上アーム出力信号ＯＵＴが出力され、
上アームスイッチング素子ＳＥを正常に駆動することが
できない場合があった。
Ｒ２に電圧降下をもたらす。これにより、レベルシフト
回路ＬＳ１１からの出力パルスＰ１３、Ｐ１４には、図
８に示されたように、時刻ｔ２、ｔ４において偽パルス
ＦＰ１及びＦＰ２、ＦＰ３及びＦＰ４が生じ、後段の高
圧部に伝達することになる。この結果、ラッチ回路ＬＴ
からは、図８にハッチングＨＥで示された部分がローレ
ベルになる誤った上アーム出力信号ＯＵＴが出力され、
上アームスイッチング素子ＳＥを正常に駆動することが
できない場合があった。
【００１５】本発明は上記事情に鑑み、レベルシフト回
路において基準電位に変動が発生した場合にも、偽パル
スの発生を防止してスイッチング素子の誤動作を防ぐこ
とが可能な半導体装置を提供することを目的とする。
路において基準電位に変動が発生した場合にも、偽パル
スの発生を防止してスイッチング素子の誤動作を防ぐこ
とが可能な半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体装置は、
上アーム駆動用入力信号の立上りエッジ及び立ち下がり
エッジをそれぞれ検出し、第１、第２の検出パルスを出
力するエッジパルス形成回路と、前記第１の検出パルス
をゲートに入力し、ドレイン又はソースの一方が接地さ
れた第１のレベルシフト用トランジスタと、前記第２の
検出パルスをゲートに入力し、ドレイン又はソースの一
方が接地された第２のレベルシフト用トランジスタと、
第１の電源端子と前記第１のレベルシフト用トランジス
タのドレイン又はソースの他方との間に直列に接続され
た第１のカレントミラー回路と、前記第１の電源端子と
前記第２のレベルシフト用トランジスタのドレイン又は
ソースの他方との間に直列に接続された第２のカレント
ミラー回路と、前記第１の電源端子と前記第１のカレン
トミラー回路との間に接続された第１のレベルシフト抵
抗と、前記第１の電源端子と前記第２のカレントミラー
回路との間に接続された第２のレベルシフト抵抗と、前
記第１のレベルシフト用トランジスタのドレイン又はソ
ースの前記他方と、前記第２のレベルシフト用トランジ
スタのドレイン又はソースの前記他方とからそれぞれ出
力された信号をラッチして出力するラッチ回路と、前記
ラッチ回路から出力された信号を与えられ、所定の処理
を行い駆動信号を出力するドライブ回路と、前記駆動信
号に基づいて負荷を上アーム駆動する上アームスイッチ
ング素子とを備え、前記第１、第２のカレントミラー回
路は、前記第１又は第２のレベルシフト用トランジスタ
がオンし、前記第１の電源端子から前記第１又は第２の
レベルシフト用トランジスタのドレイン、ソースを介し
て接地端子に電流が流れる場合、前記第１、第２のレベ
ルシフト抵抗より小さい電圧降下で電流を流すことを特
徴とする。
上アーム駆動用入力信号の立上りエッジ及び立ち下がり
エッジをそれぞれ検出し、第１、第２の検出パルスを出
力するエッジパルス形成回路と、前記第１の検出パルス
をゲートに入力し、ドレイン又はソースの一方が接地さ
れた第１のレベルシフト用トランジスタと、前記第２の
検出パルスをゲートに入力し、ドレイン又はソースの一
方が接地された第２のレベルシフト用トランジスタと、
第１の電源端子と前記第１のレベルシフト用トランジス
タのドレイン又はソースの他方との間に直列に接続され
た第１のカレントミラー回路と、前記第１の電源端子と
前記第２のレベルシフト用トランジスタのドレイン又は
ソースの他方との間に直列に接続された第２のカレント
ミラー回路と、前記第１の電源端子と前記第１のカレン
トミラー回路との間に接続された第１のレベルシフト抵
抗と、前記第１の電源端子と前記第２のカレントミラー
回路との間に接続された第２のレベルシフト抵抗と、前
記第１のレベルシフト用トランジスタのドレイン又はソ
ースの前記他方と、前記第２のレベルシフト用トランジ
スタのドレイン又はソースの前記他方とからそれぞれ出
力された信号をラッチして出力するラッチ回路と、前記
ラッチ回路から出力された信号を与えられ、所定の処理
を行い駆動信号を出力するドライブ回路と、前記駆動信
号に基づいて負荷を上アーム駆動する上アームスイッチ
ング素子とを備え、前記第１、第２のカレントミラー回
路は、前記第１又は第２のレベルシフト用トランジスタ
がオンし、前記第１の電源端子から前記第１又は第２の
レベルシフト用トランジスタのドレイン、ソースを介し
て接地端子に電流が流れる場合、前記第１、第２のレベ
ルシフト抵抗より小さい電圧降下で電流を流すことを特
徴とする。
【００１７】また本発明の半導体装置は、上アーム駆動
用入力信号の立上りエッジ及び立ち下がりエッジをそれ
ぞれ検出し、第１、第２の検出パルスを出力するエッジ
パルス形成回路と、ゲートに所定電圧を供給される第１
のレベルシフト用トランジスタと、ゲートに前記所定電
圧を供給される第２のレベルシフト用トランジスタと、
第１、第２の電流源と、前記第１の検出パルスをゲート
に入力し、前記第１の電流源の出力端子にドレインが接
続され、ソースが接地された第１のＮチャネルトランジ
スタと、前記第１の電流源の出力端子にドレイン及びゲ
ートが接続され、ソースが接地された第２のＮチャネル
トランジスタと、前記第１のレベルシフト用トランジス
タのドレイン又はソースの一方にドレインが接続され、
ゲートが前記第２のＮチャネルトランジスタのドレイン
に接続され、ソースが接地された第３のＮチャネルトラ
ンジスタと、前記第２の検出パルスをゲートに入力し、
前記第２の電流源の出力端子にドレインが接続され、ソ
ースが接地された第４のＮチャネルトランジスタと、前
記第２の電流源の出力端子にドレイン及びゲートが接続
され、ソースが接地された第５のＮチャネルトランジス
タと、前記第２のレベルシフト用トランジスタのドレイ
ン又はソースの一方にドレインが接続され、ゲートが前
記第５のＮチャネルトランジスタのドレインに接続さ
れ、ソースが接地された第６のＮチャネルトランジスタ
と、第１の電源端子と前記第１のレベルシフト用トラン
ジスタのドレイン又はソースの他方との間に直列に接続
された第１のカレントミラー回路と、前記第１の電源端
子と前記第２のレベルシフト用トランジスタのドレイン
又はソースの他方との間に直列に接続された第２のカレ
ントミラー回路と、前記第１の電源端子と前記第１のカ
レントミラー回路との間に接続された第１のレベルシフ
ト抵抗と、前記第１の電源端子と前記第２のカレントミ
ラー回路との間に接続された第２のレベルシフト抵抗
と、前記第１のレベルシフト用トランジスタのドレイン
又はソースの前記他方と、前記第２のレベルシフト用ト
ランジスタのドレイン又はソースの前記他方とからそれ
ぞれ出力された信号をラッチして出力するラッチ回路
と、前記ラッチ回路から出力された信号を与えられ、所
定の処理を行い駆動信号を出力するドライブ回路と、前
記駆動信号に基づいて負荷を上アーム駆動する上アーム
スイッチング素子とを備え、前記第１、第２のカレント
ミラー回路は、前記第１又は第２のレベルシフト用トラ
ンジスタがオンし、前記第１の電源端子から前記第１又
は第２のレベルシフト用トランジスタのドレイン、ソー
ス、前記第３、第６のＮチャネル型ＭＯＳトランジスタ
のドレイン、ソースを介して接地端子に電流が流れる場
合、前記第１、第２のレベルシフト抵抗より小さい電圧
降下で電流を流すことを特徴とする。
用入力信号の立上りエッジ及び立ち下がりエッジをそれ
ぞれ検出し、第１、第２の検出パルスを出力するエッジ
パルス形成回路と、ゲートに所定電圧を供給される第１
のレベルシフト用トランジスタと、ゲートに前記所定電
圧を供給される第２のレベルシフト用トランジスタと、
第１、第２の電流源と、前記第１の検出パルスをゲート
に入力し、前記第１の電流源の出力端子にドレインが接
続され、ソースが接地された第１のＮチャネルトランジ
スタと、前記第１の電流源の出力端子にドレイン及びゲ
ートが接続され、ソースが接地された第２のＮチャネル
トランジスタと、前記第１のレベルシフト用トランジス
タのドレイン又はソースの一方にドレインが接続され、
ゲートが前記第２のＮチャネルトランジスタのドレイン
に接続され、ソースが接地された第３のＮチャネルトラ
ンジスタと、前記第２の検出パルスをゲートに入力し、
前記第２の電流源の出力端子にドレインが接続され、ソ
ースが接地された第４のＮチャネルトランジスタと、前
記第２の電流源の出力端子にドレイン及びゲートが接続
され、ソースが接地された第５のＮチャネルトランジス
タと、前記第２のレベルシフト用トランジスタのドレイ
ン又はソースの一方にドレインが接続され、ゲートが前
記第５のＮチャネルトランジスタのドレインに接続さ
れ、ソースが接地された第６のＮチャネルトランジスタ
と、第１の電源端子と前記第１のレベルシフト用トラン
ジスタのドレイン又はソースの他方との間に直列に接続
された第１のカレントミラー回路と、前記第１の電源端
子と前記第２のレベルシフト用トランジスタのドレイン
又はソースの他方との間に直列に接続された第２のカレ
ントミラー回路と、前記第１の電源端子と前記第１のカ
レントミラー回路との間に接続された第１のレベルシフ
ト抵抗と、前記第１の電源端子と前記第２のカレントミ
ラー回路との間に接続された第２のレベルシフト抵抗
と、前記第１のレベルシフト用トランジスタのドレイン
又はソースの前記他方と、前記第２のレベルシフト用ト
ランジスタのドレイン又はソースの前記他方とからそれ
ぞれ出力された信号をラッチして出力するラッチ回路
と、前記ラッチ回路から出力された信号を与えられ、所
定の処理を行い駆動信号を出力するドライブ回路と、前
記駆動信号に基づいて負荷を上アーム駆動する上アーム
スイッチング素子とを備え、前記第１、第２のカレント
ミラー回路は、前記第１又は第２のレベルシフト用トラ
ンジスタがオンし、前記第１の電源端子から前記第１又
は第２のレベルシフト用トランジスタのドレイン、ソー
ス、前記第３、第６のＮチャネル型ＭＯＳトランジスタ
のドレイン、ソースを介して接地端子に電流が流れる場
合、前記第１、第２のレベルシフト抵抗より小さい電圧
降下で電流を流すことを特徴とする。
【００１８】ここで、前記第１のカレントミラー回路
は、前記第１の電源端子にソースが接続された第１のＰ
チャネルトランジスタと、前記第１の電源端子にソース
が接続され、ゲートが前記第１のＰチャネルトランジス
タのゲートと共に前記第１のＰチャネルトランジスタの
ドレインに接続され、前記第１のレベルシフト抵抗の一
端にドレインが接続された第２のＰチャネルトランジス
タと、前記第１のレベルシフト用トランジスタのドレイ
ン又はソースの前記他方にソースが接続され、前記第２
のＰチャネルトランジスタのドレインにゲートが接続さ
れた第７のＮチャネルトランジスタと、前記第２のＰチ
ャネルトランジスタのドレインにドレイン及びゲートが
接続され、前記第１のレベルシフト用トランジスタのド
レイン又はソースの前記他方にソースが接続された第８
のＮチャネルトランジスタとを有し、前記第２のカレン
トミラー回路は、前記第１の電源端子にソースが接続さ
れ、前記第７のＮチャネルトランジスタのドレインにド
レインが接続された第３のＰチャネルトランジスタと、
前記第１の電源端子にソースが接続され、ゲートが前記
第３のＰチャネルトランジスタのゲートと共に前記第３
のＰチャネルトランジスタのドレインに接続され、前記
第２のレベルシフト抵抗の一端にドレインが接続された
第４のＰチャネルトランジスタと、前記第２のレベルシ
フト用トランジスタのドレイン又はソースの前記他方に
ソースが接続され、前記第４のＰチャネルトランジスタ
のドレインにゲートが接続され、前記第１のＰチャネル
トランジスタのドレインにドレインが接続された第９の
Ｎチャネルトランジスタと、前記第４のＰチャネルトラ
ンジスタのドレインにドレイン及びゲートが接続され、
前記第２のレベルシフト用トランジスタのドレイン又は
ソースの前記他方にソースが接続された第１０のＮチャ
ネルトランジスタとを有するものであってよい。
は、前記第１の電源端子にソースが接続された第１のＰ
チャネルトランジスタと、前記第１の電源端子にソース
が接続され、ゲートが前記第１のＰチャネルトランジス
タのゲートと共に前記第１のＰチャネルトランジスタの
ドレインに接続され、前記第１のレベルシフト抵抗の一
端にドレインが接続された第２のＰチャネルトランジス
タと、前記第１のレベルシフト用トランジスタのドレイ
ン又はソースの前記他方にソースが接続され、前記第２
のＰチャネルトランジスタのドレインにゲートが接続さ
れた第７のＮチャネルトランジスタと、前記第２のＰチ
ャネルトランジスタのドレインにドレイン及びゲートが
接続され、前記第１のレベルシフト用トランジスタのド
レイン又はソースの前記他方にソースが接続された第８
のＮチャネルトランジスタとを有し、前記第２のカレン
トミラー回路は、前記第１の電源端子にソースが接続さ
れ、前記第７のＮチャネルトランジスタのドレインにド
レインが接続された第３のＰチャネルトランジスタと、
前記第１の電源端子にソースが接続され、ゲートが前記
第３のＰチャネルトランジスタのゲートと共に前記第３
のＰチャネルトランジスタのドレインに接続され、前記
第２のレベルシフト抵抗の一端にドレインが接続された
第４のＰチャネルトランジスタと、前記第２のレベルシ
フト用トランジスタのドレイン又はソースの前記他方に
ソースが接続され、前記第４のＰチャネルトランジスタ
のドレインにゲートが接続され、前記第１のＰチャネル
トランジスタのドレインにドレインが接続された第９の
Ｎチャネルトランジスタと、前記第４のＰチャネルトラ
ンジスタのドレインにドレイン及びゲートが接続され、
前記第２のレベルシフト用トランジスタのドレイン又は
ソースの前記他方にソースが接続された第１０のＮチャ
ネルトランジスタとを有するものであってよい。
【００１９】前記エッジパルス形成回路、前記第１、第
２のレベルシフト用トランジスタ、前記第１、第２のカ
レントミラー回路、前記第１、第２のレベルシフト抵
抗、前記ラッチ回路、前記上アームスイッチング素子が
同一チップ内に収められていることが望ましい。
２のレベルシフト用トランジスタ、前記第１、第２のカ
レントミラー回路、前記第１、第２のレベルシフト抵
抗、前記ラッチ回路、前記上アームスイッチング素子が
同一チップ内に収められていることが望ましい。
【００２０】また、本発明の半導体装置は、下アーム駆
動用入力信号を与えられてラッチし、下アーム駆動信号
を出力する下アームラッチ回路と、前記下アーム駆動信
号に基づいて、前記負荷を下アーム駆動する下アームス
イッチング素子とをさらに備えることもできる。
動用入力信号を与えられてラッチし、下アーム駆動信号
を出力する下アームラッチ回路と、前記下アーム駆動信
号に基づいて、前記負荷を下アーム駆動する下アームス
イッチング素子とをさらに備えることもできる。
【００２１】前記エッジパルス形成回路、前記第１、第
２のレベルシフト用トランジスタ、前記第１、第２のカ
レントミラー回路、前記第１、第２のレベルシフト抵
抗、前記ラッチ回路、前記上アームスイッチング素子、
前記ラッチ回路、前記下アームラッチ回路、前記下アー
ムスイッチング素子を同一チップ内に収めることもでき
る。
２のレベルシフト用トランジスタ、前記第１、第２のカ
レントミラー回路、前記第１、第２のレベルシフト抵
抗、前記ラッチ回路、前記上アームスイッチング素子、
前記ラッチ回路、前記下アームラッチ回路、前記下アー
ムスイッチング素子を同一チップ内に収めることもでき
る。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２３】（１）第１の実施の形態 図１に本実施の形態による半導体装置の構成を示し、図
２にこの装置における各信号の波形を示す。
２にこの装置における各信号の波形を示す。
【００２４】本実施の形態は、図７に示された従来の装
置と比較し、レベルシフト回路ＬＣ１の構成が相違し、
また基準電圧Ｖrefはラッチ回路ＬＴと負荷回路Ｌの一
端とを接続した部分の電位に相当する。他のエッジパル
ス形成回路ＥＰＦＣ、ラッチ回路ＬＴ、ドライブ回路Ｄ
Ｃ、上アームスイッチング素子ＳＥ、負荷Ｌは同様であ
り、説明を省略する。
置と比較し、レベルシフト回路ＬＣ１の構成が相違し、
また基準電圧Ｖrefはラッチ回路ＬＴと負荷回路Ｌの一
端とを接続した部分の電位に相当する。他のエッジパル
ス形成回路ＥＰＦＣ、ラッチ回路ＬＴ、ドライブ回路Ｄ
Ｃ、上アームスイッチング素子ＳＥ、負荷Ｌは同様であ
り、説明を省略する。
【００２５】レベルシフト回路ＬＳ１において、上アー
ム電源電圧ＶBS端子と接地端子との間に、カレントミラ
ー回路ＣＭＣ１と、ＮチャネルトランジスタＭ１のドレ
イン、ソースが直列に接続され、同様にカレントミラー
回路ＣＭＣ２と、ＮチャネルトランジスタＭ２のドレイ
ン、ソースが直列に接続されている。トランジスタＭ
１、Ｍ２のゲートには、それぞれエッジパルス形成回路
ＥＰＦＣから出力されたオンエッジパルスＰ１、オフエ
ッジパルスＰ２が入力される。
ム電源電圧ＶBS端子と接地端子との間に、カレントミラ
ー回路ＣＭＣ１と、ＮチャネルトランジスタＭ１のドレ
イン、ソースが直列に接続され、同様にカレントミラー
回路ＣＭＣ２と、ＮチャネルトランジスタＭ２のドレイ
ン、ソースが直列に接続されている。トランジスタＭ
１、Ｍ２のゲートには、それぞれエッジパルス形成回路
ＥＰＦＣから出力されたオンエッジパルスＰ１、オフエ
ッジパルスＰ２が入力される。
【００２６】カレントミラー回路ＣＭＣ１は、上アーム
電源電圧ＶBS端子にＰチャネルトランジスタＰＴ１、Ｐ
Ｔ２のソースが接続され、ゲートが共にトランジスタＰ
Ｔ１のドレインに接続されている。さらに、後述するト
ランジスタＰＴ３のドレインにＮチャネルトランジスタ
ＮＴ１のドレインが接続され、トランジスタＰＴ２のド
レインにＮチャネルトランジスタＮＴ２のドレインが接
続されている。トランジスタＮＴ１、ＮＴ２のゲートは
共にトランジスタＮＴ２のドレインに接続され、ソース
は共にトランジスタＭ１のドレインに接続されている。
電源電圧ＶBS端子にＰチャネルトランジスタＰＴ１、Ｐ
Ｔ２のソースが接続され、ゲートが共にトランジスタＰ
Ｔ１のドレインに接続されている。さらに、後述するト
ランジスタＰＴ３のドレインにＮチャネルトランジスタ
ＮＴ１のドレインが接続され、トランジスタＰＴ２のド
レインにＮチャネルトランジスタＮＴ２のドレインが接
続されている。トランジスタＮＴ１、ＮＴ２のゲートは
共にトランジスタＮＴ２のドレインに接続され、ソース
は共にトランジスタＭ１のドレインに接続されている。
【００２７】カレントミラー回路ＣＭＣ２は、上アーム
電源電圧ＶBS端子にＰチャネルトランジスタＰＴ３、Ｐ
Ｔ４のソースが接続され、ゲートが共にトランジスタＰ
Ｔ３のドレインに接続されている。さらに、トランジス
タＰＴ１のドレインにＮチャネルトランジスタＮＴ３の
ドレインが接続され、トランジスタＰＴ４のドレインに
ＮチャネルトランジスタＮＴ４のドレインが接続されて
いる。トランジスタＮＴ３、ＮＴ４のゲートは共にトラ
ンジスタＮＴ４のドレインに接続され、ソースは共にト
ランジスタＭ２のドレインに接続されている。
電源電圧ＶBS端子にＰチャネルトランジスタＰＴ３、Ｐ
Ｔ４のソースが接続され、ゲートが共にトランジスタＰ
Ｔ３のドレインに接続されている。さらに、トランジス
タＰＴ１のドレインにＮチャネルトランジスタＮＴ３の
ドレインが接続され、トランジスタＰＴ４のドレインに
ＮチャネルトランジスタＮＴ４のドレインが接続されて
いる。トランジスタＮＴ３、ＮＴ４のゲートは共にトラ
ンジスタＮＴ４のドレインに接続され、ソースは共にト
ランジスタＭ２のドレインに接続されている。
【００２８】また、上アーム電源電圧ＶBS端子とトラン
ジスタＰＴ２のドレインとの間に、レベルシフト抵抗Ｒ
１が接続されている。上アーム電源電圧ＶBS端子とトラ
ンジスタＰＴ４のドレインとの間に、レベルシフト抵抗
Ｒ２が接続されている。
ジスタＰＴ２のドレインとの間に、レベルシフト抵抗Ｒ
１が接続されている。上アーム電源電圧ＶBS端子とトラ
ンジスタＰＴ４のドレインとの間に、レベルシフト抵抗
Ｒ２が接続されている。
【００２９】さらに、上アーム電源電圧ＶBS端子とトラ
ンジスタＮＴ１、ＮＴ２のソースとの間に、ツェナーダ
イオードＺＤ１、ＺＤ２のカソード、アノードが直列に
接続されている。同様に、上アーム電源電圧ＶBS端子と
トランジスタＮＴ３、ＮＴ４のソースとの間に、ツェナ
ーダイオードＺＤ３、ＺＤ４のカソード、アノードが直
列に接続されている。
ンジスタＮＴ１、ＮＴ２のソースとの間に、ツェナーダ
イオードＺＤ１、ＺＤ２のカソード、アノードが直列に
接続されている。同様に、上アーム電源電圧ＶBS端子と
トランジスタＮＴ３、ＮＴ４のソースとの間に、ツェナ
ーダイオードＺＤ３、ＺＤ４のカソード、アノードが直
列に接続されている。
【００３０】このような構成を備えた本実施の形態にお
ける動作について、以下に説明する。
ける動作について、以下に説明する。
【００３１】上アーム入力信号ＩＮがエッジパルス形成
回路ＥＰＦＣに入力され、立ち上がり及び立ち下がりが
検出されて、オンエッジパルスＰ１及びオフエッジパル
スＰ２にそれぞれ変換され、レベルシフト回路ＬＳ１に
入力される。
回路ＥＰＦＣに入力され、立ち上がり及び立ち下がりが
検出されて、オンエッジパルスＰ１及びオフエッジパル
スＰ２にそれぞれ変換され、レベルシフト回路ＬＳ１に
入力される。
【００３２】オンエッジパルスＰ１、オフエッジパルス
Ｐ２がそれぞれトランジスタＭ１、Ｍ２のゲートに入力
されるとオンし、上アーム電源電圧ＶBSに応じてレベル
シフトされたパルスＰ３、Ｐ４として出力され、後段に
伝達される。
Ｐ２がそれぞれトランジスタＭ１、Ｍ２のゲートに入力
されるとオンし、上アーム電源電圧ＶBSに応じてレベル
シフトされたパルスＰ３、Ｐ４として出力され、後段に
伝達される。
【００３３】伝達されたパルスＰ３、Ｐ４はラッチ回路
ＬＴによってラッチされ、上アーム出力のオン／オフ状
態が決定されて、上アーム出力信号ＯＵＴとして出力さ
れる。出力された上アーム出力信号ＯＵＴは、ドライブ
回路ＤＣを介して上アームスイッチング素子ＳＥに与え
られ、上アームスイッチング素子ＳＥは上アーム出力信
号ＯＵＴに基づいて負荷Ｌを駆動する。
ＬＴによってラッチされ、上アーム出力のオン／オフ状
態が決定されて、上アーム出力信号ＯＵＴとして出力さ
れる。出力された上アーム出力信号ＯＵＴは、ドライブ
回路ＤＣを介して上アームスイッチング素子ＳＥに与え
られ、上アームスイッチング素子ＳＥは上アーム出力信
号ＯＵＴに基づいて負荷Ｌを駆動する。
【００３４】上述したように、上アームスイッチング素
子ＳＥを駆動すると、上アーム基準電位Ｖrefは、上ア
ーム電源電圧ＶBSと接地電圧との間を高速で変化する。
子ＳＥを駆動すると、上アーム基準電位Ｖrefは、上ア
ーム電源電圧ＶBSと接地電圧との間を高速で変化する。
【００３５】トランジスタＭ１、Ｍ２にはそれぞれ寄生
容量ＰＣ１及びＰＣ２、ＰＣ３及びＰＣ４が存在し、ス
イッチングに伴う上アーム基準電位Ｖrefの変化で容量
ＰＣ１〜ＰＣ４に変位電流ＤＩが流れる。この変位電流
ＤＩは、レベルシフト抵抗Ｒ１及びＲ２を介して流れ、
レベルシフト抵抗Ｒ１、Ｒ２において電圧降下が生じ
る。これが、従来は偽パルスの原因となっていた。
容量ＰＣ１及びＰＣ２、ＰＣ３及びＰＣ４が存在し、ス
イッチングに伴う上アーム基準電位Ｖrefの変化で容量
ＰＣ１〜ＰＣ４に変位電流ＤＩが流れる。この変位電流
ＤＩは、レベルシフト抵抗Ｒ１及びＲ２を介して流れ、
レベルシフト抵抗Ｒ１、Ｒ２において電圧降下が生じ
る。これが、従来は偽パルスの原因となっていた。
【００３６】これに対し、本実施の形態ではカレントミ
ラー回路ＣＭＣ１、ＣＭＣ２が設けられていることによ
り、電圧降下を相殺することができる。
ラー回路ＣＭＣ１、ＣＭＣ２が設けられていることによ
り、電圧降下を相殺することができる。
【００３７】負荷抵抗Ｒ１に電流が流れると、カレント
ミラー回路ＣＭＣ１におけるＮチャネルトランジスタＮ
Ｔ２に電流が流れる。しかし、Ｎチャネルトランジスタ
ＮＴ２とＮチャネルトランジスタＮＴ１とはカレントミ
ラー構成になっており、同一サイズの場合には同一の電
流がＮチャネルトランジスタＮＴ１にも流れる。
ミラー回路ＣＭＣ１におけるＮチャネルトランジスタＮ
Ｔ２に電流が流れる。しかし、Ｎチャネルトランジスタ
ＮＴ２とＮチャネルトランジスタＮＴ１とはカレントミ
ラー構成になっており、同一サイズの場合には同一の電
流がＮチャネルトランジスタＮＴ１にも流れる。
【００３８】ＮチャネルトランジスタＮＴ１に電流が流
れると、カレントミラー回路ＣＭＣ２のＰチャネルトラ
ンジスタＰＴ３にも電流が流れる。Ｐチャネルトランジ
スタＰＴ３とＰチャネルトランジスタＰＴ４とはカレン
トミラー構成になっており、サイズが同一の場合、同一
の電流がＰチャネルトランジスタＰＴ４に流れる。
れると、カレントミラー回路ＣＭＣ２のＰチャネルトラ
ンジスタＰＴ３にも電流が流れる。Ｐチャネルトランジ
スタＰＴ３とＰチャネルトランジスタＰＴ４とはカレン
トミラー構成になっており、サイズが同一の場合、同一
の電流がＰチャネルトランジスタＰＴ４に流れる。
【００３９】同様に、レベルシフト抵抗Ｒ２に電流が流
れると、カレントミラー回路ＣＭＣ２におけるＮチャネ
ルトランジスタＮＴ４に電流が流れる。Ｎチャネルトラ
ンジスタＮＴ４とＮチャネルトランジスタＮＴ３とはカ
レントミラー構成になっており、同一サイズの場合に同
一の電流がＮチャネルトランジスタＮＴ３に流れる。
れると、カレントミラー回路ＣＭＣ２におけるＮチャネ
ルトランジスタＮＴ４に電流が流れる。Ｎチャネルトラ
ンジスタＮＴ４とＮチャネルトランジスタＮＴ３とはカ
レントミラー構成になっており、同一サイズの場合に同
一の電流がＮチャネルトランジスタＮＴ３に流れる。
【００４０】ＮチャネルトランジスタＮＴ３に電流が流
れると、カレントミラー回路ＣＭＣ１のＰチャネルトラ
ンジスタＰＴ１にも電流が流れる。Ｐチャネルトランジ
スタＰＴ１とＰチャネルトランジスタＰＴ２とはカレン
トミラー構成になっており、サイズが同一の場合、同一
の電流がＰチャネルトランジスタＰＴ２に流れる。
れると、カレントミラー回路ＣＭＣ１のＰチャネルトラ
ンジスタＰＴ１にも電流が流れる。Ｐチャネルトランジ
スタＰＴ１とＰチャネルトランジスタＰＴ２とはカレン
トミラー構成になっており、サイズが同一の場合、同一
の電流がＰチャネルトランジスタＰＴ２に流れる。
【００４１】これにより、レベルシフト抵抗Ｒ１、Ｒ２
に変位電流ＤＩが流れると、それぞれ並列に接続された
トランジスタＰＴ２、ＰＴ４に変位電流ＤＩとほぼ同一
の電流が流れる。変位電流ＤＩは一定であり、トランジ
スタＰＴ１、ＰＴ４はオンしているので、ほぼ全ての電
流がトランジスタＰＴ２、ＰＴ４側に流れてレベルシフ
ト抵抗Ｒ１、Ｒには殆ど流れなくなり、トランジスタＰ
Ｔ２、ＰＴ４の飽和電圧分を除いて電圧降下が生じなく
なる。
に変位電流ＤＩが流れると、それぞれ並列に接続された
トランジスタＰＴ２、ＰＴ４に変位電流ＤＩとほぼ同一
の電流が流れる。変位電流ＤＩは一定であり、トランジ
スタＰＴ１、ＰＴ４はオンしているので、ほぼ全ての電
流がトランジスタＰＴ２、ＰＴ４側に流れてレベルシフ
ト抵抗Ｒ１、Ｒには殆ど流れなくなり、トランジスタＰ
Ｔ２、ＰＴ４の飽和電圧分を除いて電圧降下が生じなく
なる。
【００４２】この結果、従来ラッチ回路ＬＴの誤動作を
引き起こしていた偽パルスの発生が防止され、上アーム
スイッチング素子ＳＥを正常に駆動することができる。
引き起こしていた偽パルスの発生が防止され、上アーム
スイッチング素子ＳＥを正常に駆動することができる。
【００４３】このように、本実施の形態によれば、寄生
容量ＰＣ１〜ＰＣ４に流れ込む変位電流ＤＩと、レベル
シフト抵抗Ｒ１、Ｒ２の電圧降下に伴って生じていいた
偽パルスとを互いに打ち消しあうことにより、所望の上
アーム駆動を実現することができる。
容量ＰＣ１〜ＰＣ４に流れ込む変位電流ＤＩと、レベル
シフト抵抗Ｒ１、Ｒ２の電圧降下に伴って生じていいた
偽パルスとを互いに打ち消しあうことにより、所望の上
アーム駆動を実現することができる。
【００４４】また、変位電流ＤＩによって生じていたレ
ベルシフト抵抗Ｒ１、Ｒ２の電圧降下を打ち消すことに
より、レベルシフト抵抗Ｒ１、Ｒ２を高抵抗で構成する
ことができる。これより、従来よりもレベルシフト回路
ＬＳ１における消費電流を低減することができるととも
に、レベルシフト用の高耐圧トランジスタＭ１、Ｍ２の
サイズも縮小することが可能であり、チップ面積の低減
が可能である。
ベルシフト抵抗Ｒ１、Ｒ２の電圧降下を打ち消すことに
より、レベルシフト抵抗Ｒ１、Ｒ２を高抵抗で構成する
ことができる。これより、従来よりもレベルシフト回路
ＬＳ１における消費電流を低減することができるととも
に、レベルシフト用の高耐圧トランジスタＭ１、Ｍ２の
サイズも縮小することが可能であり、チップ面積の低減
が可能である。
【００４５】また、本実施の形態において、エッジパル
ス形成回路ＥＰＦＣ、レベルシフト回路ＬＳ１、ラッチ
回路ＬＴ、ドライブ回路ＤＣに加えて、上アームスイッ
チング素子ＳＥを同一チップ上に集積することもでき
る。これにより、装置全体の部品数を削減し信頼性を向
上させることが可能である。
ス形成回路ＥＰＦＣ、レベルシフト回路ＬＳ１、ラッチ
回路ＬＴ、ドライブ回路ＤＣに加えて、上アームスイッ
チング素子ＳＥを同一チップ上に集積することもでき
る。これにより、装置全体の部品数を削減し信頼性を向
上させることが可能である。
【００４６】（２）第２の実施の形態 本発明の第２の実施の形態について、その構成を示した
図３及び信号波形をタイムチャートとして示した図４を
用いて説明する。
図３及び信号波形をタイムチャートとして示した図４を
用いて説明する。
【００４７】本実施の形態はレベルシフト回路ＬＳ２の
構成が上記第１の実施の形態と異なり、上記第１の実施
の形態におけるレベルシフト回路ＬＳ１への入力エッジ
パルスＰ１、Ｐ２を、定電流パルスに置き換えたものに
相当する。
構成が上記第１の実施の形態と異なり、上記第１の実施
の形態におけるレベルシフト回路ＬＳ１への入力エッジ
パルスＰ１、Ｐ２を、定電流パルスに置き換えたものに
相当する。
【００４８】このレベルシフト回路ＬＳ２では、トラン
ジスタＭ１、Ｍ２のゲートが入力パルスを供給される替
わりに、低圧電源電圧ＶＬ端子に接続されている。オン
エッジパルスＰ１、オフエッジパルスＰ２は、定電流源
ＣＳ１と接地端子との間にドレイン、ソースが接続され
たＮチャネル型ＭＯＳトランジスタＮＴ１１、ＮＴ２１
のそれぞれのゲートに入力される。
ジスタＭ１、Ｍ２のゲートが入力パルスを供給される替
わりに、低圧電源電圧ＶＬ端子に接続されている。オン
エッジパルスＰ１、オフエッジパルスＰ２は、定電流源
ＣＳ１と接地端子との間にドレイン、ソースが接続され
たＮチャネル型ＭＯＳトランジスタＮＴ１１、ＮＴ２１
のそれぞれのゲートに入力される。
【００４９】トランジスタＮＴ１１と並列に、定電流源
ＣＳ１と接地端子との間にＮチャネル型ＭＯＳトランジ
スタＮＴ１２、トランジスタＮＴ２１と並列に、定電流
源ＣＳ２と接地端子との間にＮチャネル型ＭＯＳトラン
ジスタＮＴ２２のドレイン、ソースが接続されている。
ＣＳ１と接地端子との間にＮチャネル型ＭＯＳトランジ
スタＮＴ１２、トランジスタＮＴ２１と並列に、定電流
源ＣＳ２と接地端子との間にＮチャネル型ＭＯＳトラン
ジスタＮＴ２２のドレイン、ソースが接続されている。
【００５０】さらに、トランジスタＮＴ１２とカレント
ミラー回路を構成するように、トランジスタＭ１のソー
スと接地端子との間にＮチャネル型ＭＯＳトランジスタ
ＮＴ１３のドレイン、ソースが接続され、トランジスタ
ＮＴ１２及びＮＴ１３のゲートがトランジスタＮＴ１２
のドレインに共通接続されている。
ミラー回路を構成するように、トランジスタＭ１のソー
スと接地端子との間にＮチャネル型ＭＯＳトランジスタ
ＮＴ１３のドレイン、ソースが接続され、トランジスタ
ＮＴ１２及びＮＴ１３のゲートがトランジスタＮＴ１２
のドレインに共通接続されている。
【００５１】同様に、トランジスタＮＴ２２とカレント
ミラー回路を構成するように、トランジスタＭ２のソー
スと接地端子との間にＮチャネル型ＭＯＳトランジスタ
ＮＴ２３のドレイン、ソースが接続され、トランジスタ
ＮＴ２２及びＮＴ２３のゲートがトランジスタＮＴ２２
のドレインに共通接続されている。
ミラー回路を構成するように、トランジスタＭ２のソー
スと接地端子との間にＮチャネル型ＭＯＳトランジスタ
ＮＴ２３のドレイン、ソースが接続され、トランジスタ
ＮＴ２２及びＮＴ２３のゲートがトランジスタＮＴ２２
のドレインに共通接続されている。
【００５２】上記第１の実施の形態と同一の要素には、
同一の番号を付して説明を省略する。
同一の番号を付して説明を省略する。
【００５３】エッジパルス形成回路ＥＰＦＣからオンエ
ッジパルスＰ１、オフエッジパルスＰ２がそれぞれ出力
され、トランジスタＮＴ１１、ＮＴ２１のゲートに入力
される。パルスＰ１及びＰ２がそれぞれローレベルの
間、トランジスタＮＴ１１、ＮＴ２１は共にオン状態に
ある。この間、トランジスタＮＴ１２及びＮＴ１３、Ｎ
Ｔ２２及びＮＴ２３はいずれもオフ状態にある。
ッジパルスＰ１、オフエッジパルスＰ２がそれぞれ出力
され、トランジスタＮＴ１１、ＮＴ２１のゲートに入力
される。パルスＰ１及びＰ２がそれぞれローレベルの
間、トランジスタＮＴ１１、ＮＴ２１は共にオン状態に
ある。この間、トランジスタＮＴ１２及びＮＴ１３、Ｎ
Ｔ２２及びＮＴ２３はいずれもオフ状態にある。
【００５４】パルスＰ１がローレベルになると、トラン
ジスタＮＴ１１がオフする。これにより、トランジスタ
ＮＴ１２がオンする。トランジスタＮＴ１２とトランジ
スタＮＴ１３とはカレントミラー構成になっているの
で、トランジスタＮＴ１３にサイズ比に応じた電流が流
れる。この結果、トランジスタＭ１がオンする。
ジスタＮＴ１１がオフする。これにより、トランジスタ
ＮＴ１２がオンする。トランジスタＮＴ１２とトランジ
スタＮＴ１３とはカレントミラー構成になっているの
で、トランジスタＮＴ１３にサイズ比に応じた電流が流
れる。この結果、トランジスタＭ１がオンする。
【００５５】同様に、パルスＰ２がローレベルになる
と、トランジスタＮＴ２１がオフする。これにより、ト
ランジスタＮＴ２２がオンする。トランジスタＮＴ２２
とトランジスタＮＴ２３とはカレントミラー構成になっ
ているので、トランジスタＮＴ２３にサイズ比に応じた
電流が流れる。この結果、トランジスタＭ２がオンす
る。
と、トランジスタＮＴ２１がオフする。これにより、ト
ランジスタＮＴ２２がオンする。トランジスタＮＴ２２
とトランジスタＮＴ２３とはカレントミラー構成になっ
ているので、トランジスタＮＴ２３にサイズ比に応じた
電流が流れる。この結果、トランジスタＭ２がオンす
る。
【００５６】このような構成にすることで、レベルシフ
ト用のトランジスタＭ１、Ｍ２の寄生容量ＰＣ１〜ＰＣ
４に流れる変位電流ＤＩを定電流源ＣＳ１、ＣＳ２に吸
収することができるので、レベルシフト用トランジスタ
Ｍ１、Ｍ２を駆動するために必要な駆動能力及び消費電
流を低減することができる。
ト用のトランジスタＭ１、Ｍ２の寄生容量ＰＣ１〜ＰＣ
４に流れる変位電流ＤＩを定電流源ＣＳ１、ＣＳ２に吸
収することができるので、レベルシフト用トランジスタ
Ｍ１、Ｍ２を駆動するために必要な駆動能力及び消費電
流を低減することができる。
【００５７】レベルシフト回路ＬＳ２におけるレベルシ
フト抵抗Ｒ１、Ｒ２に変位電流ＤＩが流れたときは、上
記第１の実施の形態と同様に、カレントミラー回路ＣＭ
Ｃ１、ＣＭＣ２の作用により、レベルシフト抵抗Ｒ１、
Ｒ２において電圧降下が殆ど発生せず、ラッチ回路ＬＴ
へ偽パルスが伝達されないので、所望の上アーム駆動を
実現することができる。
フト抵抗Ｒ１、Ｒ２に変位電流ＤＩが流れたときは、上
記第１の実施の形態と同様に、カレントミラー回路ＣＭ
Ｃ１、ＣＭＣ２の作用により、レベルシフト抵抗Ｒ１、
Ｒ２において電圧降下が殆ど発生せず、ラッチ回路ＬＴ
へ偽パルスが伝達されないので、所望の上アーム駆動を
実現することができる。
【００５８】また、上記第１の実施の形態と同様に、レ
ベルシフト抵抗Ｒ１、Ｒ２を高抵抗で構成することがで
きるので、消費電流を低減できるとともにレベルシフト
用トランジスタＭ１、Ｍ２のサイズも縮小することがで
きる。
ベルシフト抵抗Ｒ１、Ｒ２を高抵抗で構成することがで
きるので、消費電流を低減できるとともにレベルシフト
用トランジスタＭ１、Ｍ２のサイズも縮小することがで
きる。
【００５９】さらに、定電流源ＣＳ１、ＣＳ２に流れる
電流は、トランジスタＮＴ１２とＮＴ１３、ＮＴ２１と
ＮＴ２２とのサイズ比の設定により、十分小さくするこ
とができるので、レベルシフト回路ＬＳ２の消費電流を
抑えることが可能である。
電流は、トランジスタＮＴ１２とＮＴ１３、ＮＴ２１と
ＮＴ２２とのサイズ比の設定により、十分小さくするこ
とができるので、レベルシフト回路ＬＳ２の消費電流を
抑えることが可能である。
【００６０】また本実施の形態において、上記第１の実
施の形態と同様に、エッジパルス形成回路ＥＰＦＣ、レ
ベルシフト回路ＬＳ２、ラッチ回路ＬＴ、ドライブ回路
ＤＣ、上アームスイッチング素子ＳＥを同一チップ上に
集積することもできる。
施の形態と同様に、エッジパルス形成回路ＥＰＦＣ、レ
ベルシフト回路ＬＳ２、ラッチ回路ＬＴ、ドライブ回路
ＤＣ、上アームスイッチング素子ＳＥを同一チップ上に
集積することもできる。
【００６１】（３）第３の実施の形態 本発明の第３の実施の形態による半導体装置の構成を図
５に示し、その信号波形を図６に示して説明する。
５に示し、その信号波形を図６に示して説明する。
【００６２】本実施の形態は、上記第１又は第２の実施
の形態における上アースイッチング素子ＳＥ１の駆動の
みならず、下アームスイッチング素子ＳＥ２を用いて負
荷Ｌを駆動するものである。
の形態における上アースイッチング素子ＳＥ１の駆動の
みならず、下アームスイッチング素子ＳＥ２を用いて負
荷Ｌを駆動するものである。
【００６３】この装置は、上アームスイッチング素子Ｓ
Ｅ１を駆動するために、上アーム駆動側駆動回路１を備
え、下アームスイッチング素子ＳＥ２を駆動するため
に、下アーム駆動側駆動回路として遅延回路ＤＬＣ、ラ
ッチ回路ＬＴ１、ドライブ回路ＤＣ１を備えている。
Ｅ１を駆動するために、上アーム駆動側駆動回路１を備
え、下アームスイッチング素子ＳＥ２を駆動するため
に、下アーム駆動側駆動回路として遅延回路ＤＬＣ、ラ
ッチ回路ＬＴ１、ドライブ回路ＤＣ１を備えている。
【００６４】上アーム駆動側駆動回路１は、上アーム入
力信号ＩＮ１を入力され、出力信号ＯＵＴ１を生成して
上アームスイッチング素子ＳＥ１のゲートに入力するも
ので、上記第１の実施の形態におけるエッジパルス形成
回路ＥＰＦＣ、レベルシフト回路ＬＳ１、ラッチ回路Ｌ
Ｔ、ドライブ回路ＤＣ、あるいは上記第２の実施の形態
におけるエッジパルス形成回路ＥＰＦＣ、レベルシフト
回路ＬＳ２、ラッチ回路ＬＴ、ドライブ回路ＤＣを含ん
でいる。上アーム駆動側駆動回路１における動作は、上
記第１、第２の実施の形態におけるものと同様であり、
説明を省略する。ここで、上アーム駆動側駆動回路１に
おいて、図６に示されるように時刻ｔ１から時刻ｔ３に
おいてローレベルになる上アーム入力信号ＩＮ１が上ア
ーム駆動側駆動回路１に入力され、時刻ｔ２から時刻ｔ
４においてハイレベルとなる上アーム出力信号ＯＵＴ１
が出力される。
力信号ＩＮ１を入力され、出力信号ＯＵＴ１を生成して
上アームスイッチング素子ＳＥ１のゲートに入力するも
ので、上記第１の実施の形態におけるエッジパルス形成
回路ＥＰＦＣ、レベルシフト回路ＬＳ１、ラッチ回路Ｌ
Ｔ、ドライブ回路ＤＣ、あるいは上記第２の実施の形態
におけるエッジパルス形成回路ＥＰＦＣ、レベルシフト
回路ＬＳ２、ラッチ回路ＬＴ、ドライブ回路ＤＣを含ん
でいる。上アーム駆動側駆動回路１における動作は、上
記第１、第２の実施の形態におけるものと同様であり、
説明を省略する。ここで、上アーム駆動側駆動回路１に
おいて、図６に示されるように時刻ｔ１から時刻ｔ３に
おいてローレベルになる上アーム入力信号ＩＮ１が上ア
ーム駆動側駆動回路１に入力され、時刻ｔ２から時刻ｔ
４においてハイレベルとなる上アーム出力信号ＯＵＴ１
が出力される。
【００６５】下アーム駆動側駆動回路において、図６に
示される下アーム入力信号ＩＮ２が遅延回路ＤＬＣに入
力され、所定時間遅延される。遅延された信号ＩＮ２が
ラッチ回路ＬＴ１に入力され、ドライブ回路ＤＣ１を介
して下アーム出力信号ＯＵＴ２として出力され、下アー
ムスイッチング素子ＳＥ２のゲートに与えられ、負荷Ｌ
を駆動する。
示される下アーム入力信号ＩＮ２が遅延回路ＤＬＣに入
力され、所定時間遅延される。遅延された信号ＩＮ２が
ラッチ回路ＬＴ１に入力され、ドライブ回路ＤＣ１を介
して下アーム出力信号ＯＵＴ２として出力され、下アー
ムスイッチング素子ＳＥ２のゲートに与えられ、負荷Ｌ
を駆動する。
【００６６】ここで、下アーム入力信号ＩＮ２は、図６
に示されるように上アーム入力信号ＩＮ１がローレベル
からハイレベルに立ち上がる時刻ｔ３より後の時刻ｔ５
から時刻ｔ７の間、ローレベルになる。下アーム出力信
号ＯＵＴ２は、上アーム出力信号ＯＵＴ１がハイレベル
である期間と重複しないように、信号ＯＵＴ１がハイレ
ベルからローレベルになる時刻ｔ４よりさらに遅延され
た時刻ｔ６から時刻ｔ８までの間ハイレベルになる。
に示されるように上アーム入力信号ＩＮ１がローレベル
からハイレベルに立ち上がる時刻ｔ３より後の時刻ｔ５
から時刻ｔ７の間、ローレベルになる。下アーム出力信
号ＯＵＴ２は、上アーム出力信号ＯＵＴ１がハイレベル
である期間と重複しないように、信号ＯＵＴ１がハイレ
ベルからローレベルになる時刻ｔ４よりさらに遅延され
た時刻ｔ６から時刻ｔ８までの間ハイレベルになる。
【００６７】本実施の形態においても上記第１、第２の
実施の形態と同様に、上アーム駆動側駆動回路１におい
て、レベルシフト抵抗に変位電流が流れたときは、カレ
ントミラー回路の作用によりレベルシフト抵抗において
電圧降下が殆ど発生せず、所望の上アーム駆動を実現す
ることができる。
実施の形態と同様に、上アーム駆動側駆動回路１におい
て、レベルシフト抵抗に変位電流が流れたときは、カレ
ントミラー回路の作用によりレベルシフト抵抗において
電圧降下が殆ど発生せず、所望の上アーム駆動を実現す
ることができる。
【００６８】また、レベルシフト抵抗を高抵抗で構成す
ることができるので、消費電流を低減し、またレベルシ
フト用高耐圧トランジスタのサイズも縮小することがで
きる。
ることができるので、消費電流を低減し、またレベルシ
フト用高耐圧トランジスタのサイズも縮小することがで
きる。
【００６９】さらにまた、本実施の形態においても上記
第１、第２の実施の形態と同様に、上アーム駆動側駆動
回路１、上アームスイッチング素子ＳＥ１を同一チップ
上に集積すると共に、遅延回路ＤＬＣ、ラッチ回路ＬＴ
１、ドライブ回路ＤＣ１及び下アームスイッチング素子
ＳＥ２を上アーム側と同一チップ上に集積してもよい。
第１、第２の実施の形態と同様に、上アーム駆動側駆動
回路１、上アームスイッチング素子ＳＥ１を同一チップ
上に集積すると共に、遅延回路ＤＬＣ、ラッチ回路ＬＴ
１、ドライブ回路ＤＣ１及び下アームスイッチング素子
ＳＥ２を上アーム側と同一チップ上に集積してもよい。
【００７０】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、図１、図３にそれぞ
れ示された回路構成は一例であり、必要に応じて様々に
変形することができる。
を限定するものではない。例えば、図１、図３にそれぞ
れ示された回路構成は一例であり、必要に応じて様々に
変形することができる。
【００７１】
【発明の効果】以上説明したように、本発明の半導体装
置は、レベルシフト用の第１又は第２のレベルシフト用
トランジスタがオンした場合、第１、第２のカレントミ
ラー回路の作用により、第１、第２のレベルシフト抵抗
より小さい電圧降下で電流を流すことにより、偽パルス
の発生を防止し所望の上アーム駆動を実現することが可
能である。
置は、レベルシフト用の第１又は第２のレベルシフト用
トランジスタがオンした場合、第１、第２のカレントミ
ラー回路の作用により、第１、第２のレベルシフト抵抗
より小さい電圧降下で電流を流すことにより、偽パルス
の発生を防止し所望の上アーム駆動を実現することが可
能である。
【図１】本発明の第１の実施の形態によるレベルシフト
回路の構成を示した回路図。
回路の構成を示した回路図。
【図２】同レベルシフト回路における各信号の動作波形
を示したタイムチャート。
を示したタイムチャート。
【図３】本発明の第２の実施の形態によるレベルシフト
回路の構成を示した回路図。
回路の構成を示した回路図。
【図４】同レベルシフト回路における各信号の動作波形
を示したタイムチャート。
を示したタイムチャート。
【図５】本発明の第３の実施の形態によるレベルシフト
回路の構成を示した回路図。
回路の構成を示した回路図。
【図６】同レベルシフト回路における各信号の動作波形
を示したタイムチャート。
を示したタイムチャート。
【図７】従来のレベルシフト回路の構成を示した回路
図。
図。
【図８】同レベルシフト回路における各信号の動作波形
を示したタイムチャート。
を示したタイムチャート。
ＥＰＦＣ エッジパルス形成回路 ＩＮ、ＩＮ１、ＩＮ２ 入力信号 Ｐ１ オンエッジパルス Ｐ２ オフエッジパルス ＯＵＴ、ＯＵＴ１、ＯＵＴ２ 出力信号 Ｖss 上アーム基準電位 ＬＳ１、ＬＳ２ レベルシフタ ＬＴ、ＬＴ１ ラッチ回路 ＤＣ、ＤＣ１ ドライブ回路 ＳＥ、ＳＥ１、ＳＥ２ スイッチング素子 Ｌ 負荷 ＤＩ 変位電流 Ｒ１、Ｒ２ レベルシフト抵抗 ＰＴ１〜ＰＴ４ Ｐチャネルトランジスタ ＮＴ１〜ＮＴ４、ＮＴ１１〜ＮＴ１３、ＮＴ２１〜ＮＴ
２３ Ｎチャネルトランジスタ ＺＤ１〜ＺＤ４ ツェナーダイオード ＰＣ１〜ＰＣ４ 寄生容量 ＣＭＣ１、ＣＭＣ２ カレントミラー回路 ＣＳ１、ＣＳ２ 定電流源 Ｍ１、Ｍ２ レベルシフト用トランジスタ ＤＬＣ 遅延回路
２３ Ｎチャネルトランジスタ ＺＤ１〜ＺＤ４ ツェナーダイオード ＰＣ１〜ＰＣ４ 寄生容量 ＣＭＣ１、ＣＭＣ２ カレントミラー回路 ＣＳ１、ＣＳ２ 定電流源 Ｍ１、Ｍ２ レベルシフト用トランジスタ ＤＬＣ 遅延回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/0185 Ｆターム(参考） 5F038 BE09 BH19 CD08 CD09 DF01 DF14 EZ20 5J055 AX25 AX54 AX66 BX16 CX00 DX04 DX53 EX06 EX12 EY01 EY13 EY17 EY21 EZ00 EZ03 EZ04 EZ20 EZ31 FX12 FX17 FX36 5J056 AA05 AA11 BB24 CC00 CC01 CC02 CC14 CC21 DD02 DD13 DD23 DD28 DD56 EE04 FF09 KK00 KK01
Claims (6)
- 【請求項１】上アーム駆動用入力信号の立上りエッジ及
び立ち下がりエッジをそれぞれ検出し、第１、第２の検
出パルスを出力するエッジパルス形成回路と、 前記第１の検出パルスをゲートに入力し、ドレイン又は
ソースの一方が接地された第１のレベルシフト用トラン
ジスタと、 前記第２の検出パルスをゲートに入力し、ドレイン又は
ソースの一方が接地された第２のレベルシフト用トラン
ジスタと、 第１の電源端子と前記第１のレベルシフト用トランジス
タのドレイン又はソースの他方との間に直列に接続され
た第１のカレントミラー回路と、 前記第１の電源端子と前記第２のレベルシフト用トラン
ジスタのドレイン又はソースの他方との間に直列に接続
された第２のカレントミラー回路と、 前記第１の電源端子と前記第１のカレントミラー回路と
の間に接続された第１のレベルシフト抵抗と、 前記第１の電源端子と前記第２のカレントミラー回路と
の間に接続された第２のレベルシフト抵抗と、 前記第１のレベルシフト用トランジスタのドレイン又は
ソースの前記他方と、前記第２のレベルシフト用トラン
ジスタのドレイン又はソースの前記他方とからそれぞれ
出力された信号をラッチして出力するラッチ回路と、 前記ラッチ回路から出力された信号を与えられ、所定の
処理を行い駆動信号を出力するドライブ回路と、 前記駆動信号に基づいて負荷を上アーム駆動する上アー
ムスイッチング素子と、 を備え、 前記第１、第２のカレントミラー回路は、前記第１又は
第２のレベルシフト用トランジスタがオンし、前記第１
の電源端子から前記第１又は第２のレベルシフト用トラ
ンジスタのドレイン、ソースを介して接地端子に電流が
流れる場合、前記第１、第２のレベルシフト抵抗より小
さい電圧降下で電流を流すことを特徴とする半導体装
置。 - 【請求項２】上アーム駆動用入力信号の立上りエッジ及
び立ち下がりエッジをそれぞれ検出し、第１、第２の検
出パルスを出力するエッジパルス形成回路と、 ゲートに所定電圧を供給される第１のレベルシフト用ト
ランジスタと、 ゲートに前記所定電圧を供給される第２のレベルシフト
用トランジスタと、 第１、第２の電流源と、 前記第１の検出パルスをゲートに入力し、前記第１の電
流源の出力端子にドレインが接続され、ソースが接地さ
れた第１のＮチャネルトランジスタと、 前記第１の電流源の出力端子にドレイン及びゲートが接
続され、ソースが接地された第２のＮチャネルトランジ
スタと、 前記第１のレベルシフト用トランジスタのドレイン又は
ソースの一方にドレインが接続され、ゲートが前記第２
のＮチャネルトランジスタのドレインに接続され、ソー
スが接地された第３のＮチャネルトランジスタと、 前記第２の検出パルスをゲートに入力し、前記第２の電
流源の出力端子にドレインが接続され、ソースが接地さ
れた第４のＮチャネルトランジスタと、 前記第２の電流源の出力端子にドレイン及びゲートが接
続され、ソースが接地された第５のＮチャネルトランジ
スタと、 前記第２のレベルシフト用トランジスタのドレイン又は
ソースの一方にドレインが接続され、ゲートが前記第５
のＮチャネルトランジスタのドレインに接続され、ソー
スが接地された第６のＮチャネルトランジスタと、 第１の電源端子と前記第１のレベルシフト用トランジス
タのドレイン又はソースの他方との間に直列に接続され
た第１のカレントミラー回路と、 前記第１の電源端子と前記第２のレベルシフト用トラン
ジスタのドレイン又はソースの他方との間に直列に接続
された第２のカレントミラー回路と、 前記第１の電源端子と前記第１のカレントミラー回路と
の間に接続された第１のレベルシフト抵抗と、 前記第１の電源端子と前記第２のカレントミラー回路と
の間に接続された第２のレベルシフト抵抗と、 前記第１のレベルシフト用トランジスタのドレイン又は
ソースの前記他方と、前記第２のレベルシフト用トラン
ジスタのドレイン又はソースの前記他方とからそれぞれ
出力された信号をラッチして出力するラッチ回路と、 前記ラッチ回路から出力された信号を与えられ、所定の
処理を行い駆動信号を出力するドライブ回路と、 前記駆動信号に基づいて負荷を上アーム駆動する上アー
ムスイッチング素子と、 を備え、 前記第１、第２のカレントミラー回路は、前記第１又は
第２のレベルシフト用トランジスタがオンし、前記第１
の電源端子から前記第１又は第２のレベルシフト用トラ
ンジスタのドレイン、ソース、前記第３、第６のＮチャ
ネル型ＭＯＳトランジスタのドレイン、ソースを介して
接地端子に電流が流れる場合、前記第１、第２のレベル
シフト抵抗より小さい電圧降下で電流を流すことを特徴
とする半導体装置。 - 【請求項３】前記第１のカレントミラー回路は、 前記第１の電源端子にソースが接続された第１のＰチャ
ネルトランジスタと、前記第１の電源端子にソースが接
続され、ゲートが前記第１のＰチャネルトランジスタの
ゲートと共に前記第１のＰチャネルトランジスタのドレ
インに接続され、前記第１のレベルシフト抵抗の一端に
ドレインが接続された第２のＰチャネルトランジスタ
と、前記第１のレベルシフト用トランジスタのドレイン
又はソースの前記他方にソースが接続され、前記第２の
Ｐチャネルトランジスタのドレインにゲートが接続され
た第７のＮチャネルトランジスタと、前記第２のＰチャ
ネルトランジスタのドレインにドレイン及びゲートが接
続され、前記第１のレベルシフト用トランジスタのドレ
イン又はソースの前記他方にソースが接続された第８の
Ｎチャネルトランジスタとを有し、 前記第２のカレントミラー回路は、 前記第１の電源端子にソースが接続され、前記第７のＮ
チャネルトランジスタのドレインにドレインが接続され
た第３のＰチャネルトランジスタと、前記第１の電源端
子にソースが接続され、ゲートが前記第３のＰチャネル
トランジスタのゲートと共に前記第３のＰチャネルトラ
ンジスタのドレインに接続され、前記第２のレベルシフ
ト抵抗の一端にドレインが接続された第４のＰチャネル
トランジスタと、前記第２のレベルシフト用トランジス
タのドレイン又はソースの前記他方にソースが接続さ
れ、前記第４のＰチャネルトランジスタのドレインにゲ
ートが接続され、前記第１のＰチャネルトランジスタの
ドレインにドレインが接続された第９のＮチャネルトラ
ンジスタと、前記第４のＰチャネルトランジスタのドレ
インにドレイン及びゲートが接続され、前記第２のレベ
ルシフト用トランジスタのドレイン又はソースの前記他
方にソースが接続された第１０のＮチャネルトランジス
タとを有することを特徴とする請求項１又は２記載の半
導体装置。 - 【請求項４】前記エッジパルス形成回路、前記第１、第
２のレベルシフト用トランジスタ、前記第１、第２のカ
レントミラー回路、前記第１、第２のレベルシフト抵
抗、前記ラッチ回路、前記上アームスイッチング素子が
同一チップ内に収められていることを特徴とする請求項
１乃至３のいずれかに記載の半導体装置。 - 【請求項５】下アーム駆動用入力信号を与えられてラッ
チし、下アーム駆動信号を出力する下アームラッチ回路
と、 前記下アーム駆動信号に基づいて、前記負荷を下アーム
駆動する下アームスイッチング素子とをさらに備えるこ
とを特徴とする請求項１乃至３のいずれかに記載の半導
体装置。 - 【請求項６】前記エッジパルス形成回路、前記第１、第
２のレベルシフト用トランジスタ、前記第１、第２のカ
レントミラー回路、前記第１、第２のレベルシフト抵
抗、前記ラッチ回路、前記上アームスイッチング素子、
前記ラッチ回路、前記下アームラッチ回路、前記下アー
ムスイッチング素子が同一チップ内に収められているこ
とを特徴とする請求項５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000317681A JP2002124860A (ja) | 2000-10-18 | 2000-10-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000317681A JP2002124860A (ja) | 2000-10-18 | 2000-10-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002124860A true JP2002124860A (ja) | 2002-04-26 |
Family
ID=18796431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000317681A Pending JP2002124860A (ja) | 2000-10-18 | 2000-10-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002124860A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184770A (ja) * | 2003-11-25 | 2005-07-07 | Toshiba Corp | レベルシフト回路 |
-
2000
- 2000-10-18 JP JP2000317681A patent/JP2002124860A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184770A (ja) * | 2003-11-25 | 2005-07-07 | Toshiba Corp | レベルシフト回路 |
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