JP2002136105A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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Abstract
(57)【要約】
【課題】昇圧効率が良く、応答速度の速いチャージポン
プ回路を提供すること。 【解決手段】高電位電源ＶＤと第１ＰＭＯＳトランジス
タＱ１との間に電流制限回路２１を設けた。そして、第
１インバータ回路１１の出力信号によりコンデンサＣ１
をレベルシフトして該コンデンサＣ１の第１の電極電圧
Ｖ２を高電位電源ＶＤの電圧より昇圧し、そのコンデン
サＣ１の第１及び第２の電極が電源端子に接続された第
２インバータ回路１２から昇圧した電圧Ｖ２を持つ出力
信号ＶＯＵＴを出力する。電流制限回路２１は、コンデ
ンサＣ１のレベルシフト時に、そのコンデンサＣ１から
高電位電源ＶＤへの漏れ電流を制限する。
プ回路を提供すること。 【解決手段】高電位電源ＶＤと第１ＰＭＯＳトランジス
タＱ１との間に電流制限回路２１を設けた。そして、第
１インバータ回路１１の出力信号によりコンデンサＣ１
をレベルシフトして該コンデンサＣ１の第１の電極電圧
Ｖ２を高電位電源ＶＤの電圧より昇圧し、そのコンデン
サＣ１の第１及び第２の電極が電源端子に接続された第
２インバータ回路１２から昇圧した電圧Ｖ２を持つ出力
信号ＶＯＵＴを出力する。電流制限回路２１は、コンデ
ンサＣ１のレベルシフト時に、そのコンデンサＣ１から
高電位電源ＶＤへの漏れ電流を制限する。
Description
【０００１】
【発明の属する技術分野】本発明は入力信号の電圧を昇
圧させて出力するチャージポンプ回路に関するものであ
る。
圧させて出力するチャージポンプ回路に関するものであ
る。
【０００２】近年の半導体集積回路装置においては、高
集積化及び開発期間の短縮が要求され、それらに対応す
るために例えばマクロセルなどの基本データが多く利用
されるようになってきている。それら基本データの動作
電源電圧は、作成された時の仕様によって異なる場合が
ある。また、高速化や低消費電力化のために低い電源電
圧にて使用されることがある。
集積化及び開発期間の短縮が要求され、それらに対応す
るために例えばマクロセルなどの基本データが多く利用
されるようになってきている。それら基本データの動作
電源電圧は、作成された時の仕様によって異なる場合が
ある。また、高速化や低消費電力化のために低い電源電
圧にて使用されることがある。
【０００３】こられのため、半導体集積回路装置には異
なる複数の電源電圧が供給され、あるいは装置内部にて
供給された駆動電源から異なる電圧が生成される。そし
て、低い第１の電源電圧で動作する第１の回路から高い
第２の電源電圧で動作する第２の回路へ信号を受け渡す
ために、その信号の振幅を変更するレベル変換回路が必
要となる。また、第１の電源電圧と第２の電源電圧の電
位差が大きい場合、それらの電源電圧の間の第２の電源
電圧を生成する電圧生成回路が必要となる。
なる複数の電源電圧が供給され、あるいは装置内部にて
供給された駆動電源から異なる電圧が生成される。そし
て、低い第１の電源電圧で動作する第１の回路から高い
第２の電源電圧で動作する第２の回路へ信号を受け渡す
ために、その信号の振幅を変更するレベル変換回路が必
要となる。また、第１の電源電圧と第２の電源電圧の電
位差が大きい場合、それらの電源電圧の間の第２の電源
電圧を生成する電圧生成回路が必要となる。
【０００４】近年、レベル変換回路や電圧変換回路に入
力信号の電圧を昇圧させて出力するチャージポンプ回路
が用いられるようになってきている。チャージポンプ回
路は入力信号によってチャージポンピングコンデンサを
駆動し、入力信号の電圧より高い電圧を持つ出力信号を
得る。このような用途に用いられるチャージポンプ回路
は、入力信号の低電圧化により出力信号の応答速度（レ
ベル変換の速度）が低下するため、その速度低下を防ぐ
ことが求められている。
力信号の電圧を昇圧させて出力するチャージポンプ回路
が用いられるようになってきている。チャージポンプ回
路は入力信号によってチャージポンピングコンデンサを
駆動し、入力信号の電圧より高い電圧を持つ出力信号を
得る。このような用途に用いられるチャージポンプ回路
は、入力信号の低電圧化により出力信号の応答速度（レ
ベル変換の速度）が低下するため、その速度低下を防ぐ
ことが求められている。
【０００５】
【従来の技術】図６は、従来のチャージポンプ回路１０
の回路図である。チャージポンプ回路１０は、第１及び
第２インバータ回路１１，１２、コンデンサＣ１、Ｐチ
ャネルＭＯＳトランジスタＱ１から構成される。
の回路図である。チャージポンプ回路１０は、第１及び
第２インバータ回路１１，１２、コンデンサＣ１、Ｐチ
ャネルＭＯＳトランジスタＱ１から構成される。
【０００６】第１インバータ回路１１は高電位側及び低
電位側電源端子が高電位電源ＶＤ及びグランドＧＮＤに
接続され、入力信号ＶＩＮが入力される。第１インバー
タ回路１１の出力端子は、第２インバータ回路１２の低
電位側電源端子に接続される。
電位側電源端子が高電位電源ＶＤ及びグランドＧＮＤに
接続され、入力信号ＶＩＮが入力される。第１インバー
タ回路１１の出力端子は、第２インバータ回路１２の低
電位側電源端子に接続される。
【０００７】第２インバータ回路１２は、高電位側電源
端子が逆流防止回路としてのＰチャネルＭＯＳトランジ
スタＱ１を介して高電位電源ＶＤに接続され、高電位側
及び低電位側電源端子にはコンデンサＣ１の両端子が接
続される。第２インバータ回路１２の入力端子は高電位
電源ＶＤに接続され、出力端子から出力信号ＶＯＵＴを
出力する。
端子が逆流防止回路としてのＰチャネルＭＯＳトランジ
スタＱ１を介して高電位電源ＶＤに接続され、高電位側
及び低電位側電源端子にはコンデンサＣ１の両端子が接
続される。第２インバータ回路１２の入力端子は高電位
電源ＶＤに接続され、出力端子から出力信号ＶＯＵＴを
出力する。
【０００８】入力信号ＶＩＮの電圧が高電位電源ＶＤの
電圧と等しい時、第１インバータ回路１１の出力信号の
電圧Ｖ１はグランドＧＮＤと等しい電位（ＧＮＤレベ
ル）になる。第２インバータ回路１２の入力端子には高
電位電源ＶＤが供給されその電源電圧（ＶＤレベル）の
ため、出力信号ＶＯＵＴはＧＮＤレベルとなり、ＰＭＯ
ＳトランジスタＱ１はオンとなる。コンデンサＣ１は、
オンしたＰＭＯＳトランジスタＱ１により高電位電源Ｖ
Ｄから充電され、ＰＭＯＳトランジスタＱ１とコンデン
サＣ１との間のノードＮ１の電圧Ｖ２はＶＤレベルまで
上昇する。
電圧と等しい時、第１インバータ回路１１の出力信号の
電圧Ｖ１はグランドＧＮＤと等しい電位（ＧＮＤレベ
ル）になる。第２インバータ回路１２の入力端子には高
電位電源ＶＤが供給されその電源電圧（ＶＤレベル）の
ため、出力信号ＶＯＵＴはＧＮＤレベルとなり、ＰＭＯ
ＳトランジスタＱ１はオンとなる。コンデンサＣ１は、
オンしたＰＭＯＳトランジスタＱ１により高電位電源Ｖ
Ｄから充電され、ＰＭＯＳトランジスタＱ１とコンデン
サＣ１との間のノードＮ１の電圧Ｖ２はＶＤレベルまで
上昇する。
【０００９】入力信号ＶＩＮの電圧がグランドＧＮＤと
の電圧と等しくなると、第１インバータ回路１１の出力
信号の電圧Ｖ１は図７に示すようにＶＤレベルになる。
すると、ノードＮ１の電位はコンデンサＣ１は充電され
た電荷により第１インバータ回路１１の出力信号電圧Ｖ
１よりＶＤレベルだけ持ち上げられ、２倍のＶＤレベル
（Ｖ２＝２×ＶＤ）となる。
の電圧と等しくなると、第１インバータ回路１１の出力
信号の電圧Ｖ１は図７に示すようにＶＤレベルになる。
すると、ノードＮ１の電位はコンデンサＣ１は充電され
た電荷により第１インバータ回路１１の出力信号電圧Ｖ
１よりＶＤレベルだけ持ち上げられ、２倍のＶＤレベル
（Ｖ２＝２×ＶＤ）となる。
【００１０】第２インバータ回路１２は、低電位側電源
端子に供給される電圧Ｖ１（＝ＶＤ）と、高電位側電源
端子に供給される電圧Ｖ２（＝２×ＶＤ）により動作す
る。そして、入力端子の電位が低電位側電源端子に供給
される電圧Ｖ１と等しい（＝ＶＤ）であるため、第２イ
ンバータ回路１２は、高電位側電源端子に供給される電
圧Ｖ２と等しい、即ち高電位電源ＶＤの２倍の電圧（＝
２×ＶＤ）を持つ出力信号ＶＯＵＴを出力する。この
時、ＰＭＯＳトランジスタＱ１は、出力信号ＶＯＵＴが
ゲートに供給されるためオフする。
端子に供給される電圧Ｖ１（＝ＶＤ）と、高電位側電源
端子に供給される電圧Ｖ２（＝２×ＶＤ）により動作す
る。そして、入力端子の電位が低電位側電源端子に供給
される電圧Ｖ１と等しい（＝ＶＤ）であるため、第２イ
ンバータ回路１２は、高電位側電源端子に供給される電
圧Ｖ２と等しい、即ち高電位電源ＶＤの２倍の電圧（＝
２×ＶＤ）を持つ出力信号ＶＯＵＴを出力する。この
時、ＰＭＯＳトランジスタＱ１は、出力信号ＶＯＵＴが
ゲートに供給されるためオフする。
【００１１】
【発明が解決しようとする課題】ところで、入力信号Ｖ
ＩＮの電圧をＶＤレベルからＧＮＤレベル値へと変化さ
せたとき、コンデンサＣ１は第１インバータ回路１１の
出力信号の電圧Ｖ１がＶＤレベルに上昇することにより
ノードＮ１の電位を上昇させる。これに対し、第２イン
バータ回路１２の出力信号の変化は、その第２インバー
タ回路１２の動作分だけ遅れる。従って、ノードＮ１の
電圧Ｖ１が持ち上げられるときにＰＭＯＳトランジスタ
Ｑ１がオンしているため、そのトランジスタＱ１によっ
てコンデンサＣ１から電荷が抜けることによりノードＮ
１の電圧上昇速度が低下する。これにより、第２インバ
ータ回路１２の出力ＶＯＵＴのＬｏ／Ｈｉの切り替り速
度（入力信号ＶＩＮに対応する応答速度）が低下してし
まう。
ＩＮの電圧をＶＤレベルからＧＮＤレベル値へと変化さ
せたとき、コンデンサＣ１は第１インバータ回路１１の
出力信号の電圧Ｖ１がＶＤレベルに上昇することにより
ノードＮ１の電位を上昇させる。これに対し、第２イン
バータ回路１２の出力信号の変化は、その第２インバー
タ回路１２の動作分だけ遅れる。従って、ノードＮ１の
電圧Ｖ１が持ち上げられるときにＰＭＯＳトランジスタ
Ｑ１がオンしているため、そのトランジスタＱ１によっ
てコンデンサＣ１から電荷が抜けることによりノードＮ
１の電圧上昇速度が低下する。これにより、第２インバ
ータ回路１２の出力ＶＯＵＴのＬｏ／Ｈｉの切り替り速
度（入力信号ＶＩＮに対応する応答速度）が低下してし
まう。
【００１２】上記のチャージポンプ回路１０を従来の使
用目的である高電圧駆動に適用した場合には、コンデン
サＣ１の容量値をＰＭＯＳトランジスタＱ１から抜ける
電荷に対して十分なマージンを持たせる（容量値を大き
くする）ことで対応していた。
用目的である高電圧駆動に適用した場合には、コンデン
サＣ１の容量値をＰＭＯＳトランジスタＱ１から抜ける
電荷に対して十分なマージンを持たせる（容量値を大き
くする）ことで対応していた。
【００１３】一方、半導体集積回路装置へ適用する場
合、コンデンサＣ１をチップ上に形成しなければならな
い。しかしながら、十分なマージンを持つように容量値
の大きなコンデンサをチップ上に形成することは困難で
あった。
合、コンデンサＣ１をチップ上に形成しなければならな
い。しかしながら、十分なマージンを持つように容量値
の大きなコンデンサをチップ上に形成することは困難で
あった。
【００１４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は昇圧効率が良く、応答速
度の速いチャージポンプ回路を提供することにある。
れたものであって、その目的は昇圧効率が良く、応答速
度の速いチャージポンプ回路を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、第１の電源電圧が供給さ
れるとともに、コンデンサの第１の電極に接続され該コ
ンデンサの充電を制御する充電制御回路を備えたチャー
ジポンプ回路において、前記充電制御回路よりも先に前
記コンデンサの第１の電極に供給される前記第１の電源
電圧を制限する電流制限回路を備えた。従って、コンデ
ンサから第１の電圧源への漏れ電流を電流制限回路によ
り制限することで、昇圧効率を向上させる。
め、請求項１に記載の発明は、第１の電源電圧が供給さ
れるとともに、コンデンサの第１の電極に接続され該コ
ンデンサの充電を制御する充電制御回路を備えたチャー
ジポンプ回路において、前記充電制御回路よりも先に前
記コンデンサの第１の電極に供給される前記第１の電源
電圧を制限する電流制限回路を備えた。従って、コンデ
ンサから第１の電圧源への漏れ電流を電流制限回路によ
り制限することで、昇圧効率を向上させる。
【００１６】また、請求項２に記載の発明は、第２の電
極に第１の信号が供給されるコンデンサと、第１の電圧
源とコンデンサの第１の電極との間に接続され、前記コ
ンデンサの充電を制御する充電制御回路とを備えたチャ
ージポンプ回路において、前記第１の電圧源と充電制御
回路との間に電流の流れを制限する電流制限回路を設け
た。従って、第１の信号によるコンデンサのレベルシフ
ト時に、そのコンデンサから第１の電圧源への漏れ電流
を電流制限回路により制限することで、昇圧効率を向上
させる。
極に第１の信号が供給されるコンデンサと、第１の電圧
源とコンデンサの第１の電極との間に接続され、前記コ
ンデンサの充電を制御する充電制御回路とを備えたチャ
ージポンプ回路において、前記第１の電圧源と充電制御
回路との間に電流の流れを制限する電流制限回路を設け
た。従って、第１の信号によるコンデンサのレベルシフ
ト時に、そのコンデンサから第１の電圧源への漏れ電流
を電流制限回路により制限することで、昇圧効率を向上
させる。
【００１７】前記電流制限回路の制御は、請求項３記載
の発明のように、前記充電制御回路の制御とは異なるタ
イミングにて実行させる。これにより、漏れ電流を制限
する。
の発明のように、前記充電制御回路の制御とは異なるタ
イミングにて実行させる。これにより、漏れ電流を制限
する。
【００１８】請求項４記載の発明のように、前記充電制
御回路はＰＭＯＳトランジスタであり、そのゲートは前
記ＣＭＯＳインバータの信号出力端子に接続されてい
る。これにより、出力信号により充電を容易に制御す
る。
御回路はＰＭＯＳトランジスタであり、そのゲートは前
記ＣＭＯＳインバータの信号出力端子に接続されてい
る。これにより、出力信号により充電を容易に制御す
る。
【００１９】請求項５記載の発明のように、前記電流制
御回路はＰＭＯＳトランジスタであり、そのゲートには
前記第１の信号が入力されている。第１の信号は出力信
号より早く変化し、電流制御回路が充電制御回路より早
くオフして漏れ電流を制限する。
御回路はＰＭＯＳトランジスタであり、そのゲートには
前記第１の信号が入力されている。第１の信号は出力信
号より早く変化し、電流制御回路が充電制御回路より早
くオフして漏れ電流を制限する。
【００２０】請求項６記載の発明のように、前記第１の
電圧源と第２の電圧源が高電位側及び低電位側電源端子
に接続され、入力信号に応答して前記第１の信号を出力
する第２のインバータ回路を備えた。
電圧源と第２の電圧源が高電位側及び低電位側電源端子
に接続され、入力信号に応答して前記第１の信号を出力
する第２のインバータ回路を備えた。
【００２１】請求項７記載の発明のように、前記電流制
御回路は第２のＰＭＯＳトランジスタと第３のインバー
タ回路から構成され、該第３のインバータ回路には前記
入力信号が入力され、前記第２のＰＭＯＳトランジスタ
のゲートは前記第３のインバータ回路の信号出力端子に
接続されている。第３のインバータ回路は第２のインバ
ータ回路より軽負荷であるため、その第３の出力信号は
第１の信号より早く変化し、電流制御回路が充電制御回
路より早くオフして漏れ電流を制限する。
御回路は第２のＰＭＯＳトランジスタと第３のインバー
タ回路から構成され、該第３のインバータ回路には前記
入力信号が入力され、前記第２のＰＭＯＳトランジスタ
のゲートは前記第３のインバータ回路の信号出力端子に
接続されている。第３のインバータ回路は第２のインバ
ータ回路より軽負荷であるため、その第３の出力信号は
第１の信号より早く変化し、電流制御回路が充電制御回
路より早くオフして漏れ電流を制限する。
【００２２】
【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１〜図４に従って説明す
る。尚、説明の便宜上、従来の技術と同様の構成につい
ては同一の符号を付してその説明を一部省略する。
具体化した第一実施形態を図１〜図４に従って説明す
る。尚、説明の便宜上、従来の技術と同様の構成につい
ては同一の符号を付してその説明を一部省略する。
【００２３】図１は、本実施形態のチャージポンプ回路
２０の回路図である。チャージポンプ回路２０は、第１
及び第２インバータ回路１１，１２、コンデンサＣ１、
ＰチャネルＭＯＳトランジスタＱ１、電流制限回路２１
から構成される。
２０の回路図である。チャージポンプ回路２０は、第１
及び第２インバータ回路１１，１２、コンデンサＣ１、
ＰチャネルＭＯＳトランジスタＱ１、電流制限回路２１
から構成される。
【００２４】第１インバータ回路１１は高電位側及び低
電位側電源端子が高電位電源ＶＤ及びグランドＧＮＤに
接続され、入力信号ＶＩＮが入力される。第１インバー
タ回路１１の出力端子は、第２インバータ回路１２の低
電位側電源端子に接続される。
電位側電源端子が高電位電源ＶＤ及びグランドＧＮＤに
接続され、入力信号ＶＩＮが入力される。第１インバー
タ回路１１の出力端子は、第２インバータ回路１２の低
電位側電源端子に接続される。
【００２５】第２インバータ回路１２は、高電位側電源
端子が充電制御回路としてのＰＭＯＳトランジスタＱ１
の第１の端子に接続され、そのＰＭＯＳトランジスタＱ
１の第２の端子は電流制限回路２１を介して高電位電源
ＶＤに接続されている。第２インバータ回路１２の高電
位側及び低電位側電源端子にはコンデンサＣ１の両端子
が接続される。第２インバータ回路１２の入力端子は高
電位電源ＶＤに接続され、出力端子から出力信号ＶＯＵ
Ｔを出力する。
端子が充電制御回路としてのＰＭＯＳトランジスタＱ１
の第１の端子に接続され、そのＰＭＯＳトランジスタＱ
１の第２の端子は電流制限回路２１を介して高電位電源
ＶＤに接続されている。第２インバータ回路１２の高電
位側及び低電位側電源端子にはコンデンサＣ１の両端子
が接続される。第２インバータ回路１２の入力端子は高
電位電源ＶＤに接続され、出力端子から出力信号ＶＯＵ
Ｔを出力する。
【００２６】電流制限回路２１は、入力される制御信号
Ｓ１に応答してオン・オフする。制御信号Ｓ１は、少な
くとも電流制限回路２１がＰＭＯＳトランジスタＱ１よ
りも早くオフするように生成され供給される。
Ｓ１に応答してオン・オフする。制御信号Ｓ１は、少な
くとも電流制限回路２１がＰＭＯＳトランジスタＱ１よ
りも早くオフするように生成され供給される。
【００２７】入力信号ＶＩＮがＨレベル（高電位電源Ｖ
Ｄレベル）の時、第１インバータ回路１１の出力信号電
圧Ｖ１はグランドＧＮＤレベルとなり、第２インバータ
回路１２の出力信号ＶＯＵＴはＧＮＤレベルとなる。出
力信号ＶＯＵＴによってゲート電圧を制御されるＰＭＯ
ＳトランジスタＱ１はオンとなる。
Ｄレベル）の時、第１インバータ回路１１の出力信号電
圧Ｖ１はグランドＧＮＤレベルとなり、第２インバータ
回路１２の出力信号ＶＯＵＴはＧＮＤレベルとなる。出
力信号ＶＯＵＴによってゲート電圧を制御されるＰＭＯ
ＳトランジスタＱ１はオンとなる。
【００２８】この時、電流制限回路２１を制御信号Ｓ１
により開放状態とすることで、コンデンサＣ１はＰＭＯ
ＳトランジスタＱ１を介して高電位電源ＶＤにより充電
され、ノードＮ１の電圧Ｖ２は高電位電源ＶＤの電圧レ
ベルまで上昇する。
により開放状態とすることで、コンデンサＣ１はＰＭＯ
ＳトランジスタＱ１を介して高電位電源ＶＤにより充電
され、ノードＮ１の電圧Ｖ２は高電位電源ＶＤの電圧レ
ベルまで上昇する。
【００２９】入力信号ＶＩＮをＬレベル（グランドＧＮ
Ｄレベル）へ切り替えると、第１インバータ回路１１の
出力信号電圧Ｖ１は高電位電源ＶＤレベルとなり、コン
デンサＣ１に充電された電荷によりノードＮ１の電位が
持ち上げられ、そのノードＮ１の電圧Ｖ２は２倍の電圧
（＝２×ＶＤ）となる。
Ｄレベル）へ切り替えると、第１インバータ回路１１の
出力信号電圧Ｖ１は高電位電源ＶＤレベルとなり、コン
デンサＣ１に充電された電荷によりノードＮ１の電位が
持ち上げられ、そのノードＮ１の電圧Ｖ２は２倍の電圧
（＝２×ＶＤ）となる。
【００３０】この出力信号ＶＯＵＴの上昇の際に、電流
制限回路２１を制御信号Ｓ１によって閉じることによ
り、コンデンサＣ１から高電位電源ＶＤへの電流の流れ
を遮断する。
制限回路２１を制御信号Ｓ１によって閉じることによ
り、コンデンサＣ１から高電位電源ＶＤへの電流の流れ
を遮断する。
【００３１】これにより、ノードＮ１の電位上昇開始時
にＰＭＯＳトランジスタＱ１はオフとなっていないが、
電流制限回路２１による電流経路遮断によってコンデン
サＣ１に充電された電荷が高電位電源ＶＤに逆流するこ
とがない。このため、ノードＮ１の電位は、第１インバ
ータ回路１１の出力信号電圧Ｖ１よりの出力信号電圧Ｖ
１の電圧上昇分と同一な電圧だけ上昇する。
にＰＭＯＳトランジスタＱ１はオフとなっていないが、
電流制限回路２１による電流経路遮断によってコンデン
サＣ１に充電された電荷が高電位電源ＶＤに逆流するこ
とがない。このため、ノードＮ１の電位は、第１インバ
ータ回路１１の出力信号電圧Ｖ１よりの出力信号電圧Ｖ
１の電圧上昇分と同一な電圧だけ上昇する。
【００３２】このため、本実施形態のチャージポンプ回
路２０では、従来回路に比べ第２インバータ回路１２が
入力端子の電位をＬレベルと認識するのに必要な電圧ま
で高電位側電源端子の電位が上昇するまでの時間が短縮
される。それにより、入力信号ＶＩＮの変化に対する第
２インバータ回路１２の出力信号ＶＯＵＴのＬｏ／Ｈｉ
の切り替り速度が向上する。
路２０では、従来回路に比べ第２インバータ回路１２が
入力端子の電位をＬレベルと認識するのに必要な電圧ま
で高電位側電源端子の電位が上昇するまでの時間が短縮
される。それにより、入力信号ＶＩＮの変化に対する第
２インバータ回路１２の出力信号ＶＯＵＴのＬｏ／Ｈｉ
の切り替り速度が向上する。
【００３３】制御信号Ｓ１は出力信号ＶＯＵＴより早く
変化する信号を用いればよく、例えば、本実施形態で
は、第１インバータ回路１１の出力信号を用いている。
即ち、電流制限回路２１は、図２に示すように、第２Ｐ
ＭＯＳトランジスタＱ２から構成され、そのゲートは第
１インバータ回路１１の出力端子に接続されている。即
ち、第２ＰＭＯＳトランジスタＱ２には、第１インバー
タ回路１１の出力電圧Ｖ１がゲート電圧として印加され
る。従って、第２ＰＭＯＳトランジスタＱ２は、図１の
制御信号Ｓ１として第１インバータ回路１１の出力信号
に応答してオン・オフする。
変化する信号を用いればよく、例えば、本実施形態で
は、第１インバータ回路１１の出力信号を用いている。
即ち、電流制限回路２１は、図２に示すように、第２Ｐ
ＭＯＳトランジスタＱ２から構成され、そのゲートは第
１インバータ回路１１の出力端子に接続されている。即
ち、第２ＰＭＯＳトランジスタＱ２には、第１インバー
タ回路１１の出力電圧Ｖ１がゲート電圧として印加され
る。従って、第２ＰＭＯＳトランジスタＱ２は、図１の
制御信号Ｓ１として第１インバータ回路１１の出力信号
に応答してオン・オフする。
【００３４】この第１インバータ回路１１の出力信号の
電圧Ｖ１の変化は、図３に示すように、出力電圧ＶＯＵ
Ｔの変化に比べて早い。従って、第２ＰＭＯＳトランジ
スタＱ２は、第１ＰＭＯＳトランジスタＱ１より早くオ
フする。
電圧Ｖ１の変化は、図３に示すように、出力電圧ＶＯＵ
Ｔの変化に比べて早い。従って、第２ＰＭＯＳトランジ
スタＱ２は、第１ＰＭＯＳトランジスタＱ１より早くオ
フする。
【００３５】この様に、本実施形態では、電流制限回路
としてＰＭＯＳトランジスタＱ２を挿入したことによ
り、入力信号ＶＩＮがＨレベルからＬレベルへ移行する
際にコンデンサＣ１から高電位電源ＶＤへ漏れる電流を
減少させる。その結果、出力信号ＶＯＵＴの電圧上昇速
度が従来回路に比べて早くなり、出力信号が変化した時
刻ｔ０から出力電圧ＶＯＵＴがノードＮ１の電圧Ｖ２と
ほぼ等しくなる時刻ｔ２までの時間（従来回路において
は図７の時刻ｔ０から時刻ｔ１）が短くなる。即ち、本
実施形態のチャージポンプ回路２０は、従来のチャージ
ポンプ回路１０に比べて、入力信号ＶＩＮに応答して出
力信号ＶＯＵＴを変更するその応答速度を向上させてい
る。
としてＰＭＯＳトランジスタＱ２を挿入したことによ
り、入力信号ＶＩＮがＨレベルからＬレベルへ移行する
際にコンデンサＣ１から高電位電源ＶＤへ漏れる電流を
減少させる。その結果、出力信号ＶＯＵＴの電圧上昇速
度が従来回路に比べて早くなり、出力信号が変化した時
刻ｔ０から出力電圧ＶＯＵＴがノードＮ１の電圧Ｖ２と
ほぼ等しくなる時刻ｔ２までの時間（従来回路において
は図７の時刻ｔ０から時刻ｔ１）が短くなる。即ち、本
実施形態のチャージポンプ回路２０は、従来のチャージ
ポンプ回路１０に比べて、入力信号ＶＩＮに応答して出
力信号ＶＯＵＴを変更するその応答速度を向上させてい
る。
【００３６】尚、電流制限回路２１を構成する第２ＰＭ
ＯＳトランジスタＱ２を完全にオフさせるためには、そ
のトランジスタＱ２のゲートに第１ＰＭＯＳトランジス
タＱ１を介して接続されるノードＮ１と同一な電圧値で
ある２倍のＶＤレベルを印加する必要があるが、第１イ
ンバータ回路１１の出力信号電圧Ｖ１はＶＤレベルまで
しか上昇しない。しかし、図４に示すように、ＭＯＳト
ランジスタのゲートソース間電圧（ＶＧＳ）−ドレイン
電流（ＩＤ）特性は２次曲線を描きく。尚、図４の特性
の縦軸は、ゲート−ソース間電圧（ＶＧＳ）とソース−
ドレイン間電圧（ＶＤＳ）とが等しい時のドレイン電流
（ＩＤ）を１００％として換算したときのドレイン電流
である。また、横軸は、ソース−ドレイン間電圧（ＶＤ
Ｓ）に対するソース−ゲート間電圧（ＶＧＳ）の割合
（％）である。
ＯＳトランジスタＱ２を完全にオフさせるためには、そ
のトランジスタＱ２のゲートに第１ＰＭＯＳトランジス
タＱ１を介して接続されるノードＮ１と同一な電圧値で
ある２倍のＶＤレベルを印加する必要があるが、第１イ
ンバータ回路１１の出力信号電圧Ｖ１はＶＤレベルまで
しか上昇しない。しかし、図４に示すように、ＭＯＳト
ランジスタのゲートソース間電圧（ＶＧＳ）−ドレイン
電流（ＩＤ）特性は２次曲線を描きく。尚、図４の特性
の縦軸は、ゲート−ソース間電圧（ＶＧＳ）とソース−
ドレイン間電圧（ＶＤＳ）とが等しい時のドレイン電流
（ＩＤ）を１００％として換算したときのドレイン電流
である。また、横軸は、ソース−ドレイン間電圧（ＶＤ
Ｓ）に対するソース−ゲート間電圧（ＶＧＳ）の割合
（％）である。
【００３７】この特性のように、ＭＯＳトランジスタ
は、５０％のゲート電圧によりドレイン電流を９０％以
上遮断する。従って、第２ＰＭＯＳトランジスタＱ２
は、従来回路に比べてコンデンサＣ１から高電位電源Ｖ
Ｄへの電流漏れを減少させ、出力電圧ＶＯＵＴの電圧上
昇速度を向上している。
は、５０％のゲート電圧によりドレイン電流を９０％以
上遮断する。従って、第２ＰＭＯＳトランジスタＱ２
は、従来回路に比べてコンデンサＣ１から高電位電源Ｖ
Ｄへの電流漏れを減少させ、出力電圧ＶＯＵＴの電圧上
昇速度を向上している。
【００３８】尚、図２の第１及び第２ＰＭＯＳトランジ
スタＱ１，Ｑ２に代えてダイオードを用いることが考え
られ、そのようなチャージポンプ回路は高電圧駆動には
適している。しかし、ダイオードを用いたチャージポン
プ回路は、本実施形態を適用する半導体集積回路装置の
レベル変換などの用途には使用できない。それは、ダイ
オードの順方向電圧によってノードＮ１の電位が高電位
電源ＶＤより低くなり、昇圧効率が悪くなるからであ
る。
スタＱ１，Ｑ２に代えてダイオードを用いることが考え
られ、そのようなチャージポンプ回路は高電圧駆動には
適している。しかし、ダイオードを用いたチャージポン
プ回路は、本実施形態を適用する半導体集積回路装置の
レベル変換などの用途には使用できない。それは、ダイ
オードの順方向電圧によってノードＮ１の電位が高電位
電源ＶＤより低くなり、昇圧効率が悪くなるからであ
る。
【００３９】以上記述したように、本実施形態によれ
ば、以下の効果を奏する。 （１）高電位電源ＶＤと第１ＰＭＯＳトランジスタＱ１
との間に電流制限回路２１を設けた。そして、第１イン
バータ回路１１の出力信号によりコンデンサＣ１をレベ
ルシフトして該コンデンサＣ１の第１の電極電圧Ｖ２を
高電位電源ＶＤの電圧より昇圧し、そのコンデンサＣ１
の第１及び第２の電極が電源端子に接続された第２イン
バータ回路１２から昇圧した電圧Ｖ２を持つ出力信号Ｖ
ＯＵＴを出力する。その結果、コンデンサＣ１のレベル
シフト時に、そのコンデンサＣ１から高電位電源ＶＤへ
の漏れ電流を電流制限回路２１により制限することで、
昇圧効率を向上させることができる。これにより出力信
号ＶＯＵＴの応答速度が向上する。
ば、以下の効果を奏する。 （１）高電位電源ＶＤと第１ＰＭＯＳトランジスタＱ１
との間に電流制限回路２１を設けた。そして、第１イン
バータ回路１１の出力信号によりコンデンサＣ１をレベ
ルシフトして該コンデンサＣ１の第１の電極電圧Ｖ２を
高電位電源ＶＤの電圧より昇圧し、そのコンデンサＣ１
の第１及び第２の電極が電源端子に接続された第２イン
バータ回路１２から昇圧した電圧Ｖ２を持つ出力信号Ｖ
ＯＵＴを出力する。その結果、コンデンサＣ１のレベル
シフト時に、そのコンデンサＣ１から高電位電源ＶＤへ
の漏れ電流を電流制限回路２１により制限することで、
昇圧効率を向上させることができる。これにより出力信
号ＶＯＵＴの応答速度が向上する。
【００４０】（２）電流制限回路２１を第２ＰＭＯＳト
ランジスタＱ２から構成し、そのゲートに第１インバー
タ回路１１の出力信号を供給した。その結果、第１イン
バータ回路１１の出力信号は第２インバータ回路１２の
出力信号ＶＯＵＴより早く変化するため、第１ＰＭＯＳ
トランジスタＱ１より第２ＰＭＯＳトランジスタＱ２を
先にオフさせ、漏れ電流を少なくすることができる。
ランジスタＱ２から構成し、そのゲートに第１インバー
タ回路１１の出力信号を供給した。その結果、第１イン
バータ回路１１の出力信号は第２インバータ回路１２の
出力信号ＶＯＵＴより早く変化するため、第１ＰＭＯＳ
トランジスタＱ１より第２ＰＭＯＳトランジスタＱ２を
先にオフさせ、漏れ電流を少なくすることができる。
【００４１】（３）チャージポンプ回路２０は、第２イ
ンバータ回路１２の低電位側電源端子に第１インバータ
回路１１の出力信号を供給し、高電位側電源端子にその
出力信号をＶＤレベルだけ上昇させたノードＮ１の電圧
Ｖ２を供給している。従って、第２インバータ回路１２
の高電位側及び低電位側電源端子の電位差を、高電位電
源ＶＤとグランドＧＮＤとの電位差にすることができ
る。また、各ＰＭＯＳトランジスタＱ１，Ｑ２の各端子
間には、高電位電源ＶＤとグランドＧＮＤとの電位差以
上が加わらない。その結果、チャージポンプ回路２０
は、高電位電源ＶＤとグランドＧＮＤとの間の電位差に
対応する素子にて構成されればよく、各素子のサイズの
増加を抑えてチャージポンプ回路２０の面積増加を抑え
ることができる。
ンバータ回路１２の低電位側電源端子に第１インバータ
回路１１の出力信号を供給し、高電位側電源端子にその
出力信号をＶＤレベルだけ上昇させたノードＮ１の電圧
Ｖ２を供給している。従って、第２インバータ回路１２
の高電位側及び低電位側電源端子の電位差を、高電位電
源ＶＤとグランドＧＮＤとの電位差にすることができ
る。また、各ＰＭＯＳトランジスタＱ１，Ｑ２の各端子
間には、高電位電源ＶＤとグランドＧＮＤとの電位差以
上が加わらない。その結果、チャージポンプ回路２０
は、高電位電源ＶＤとグランドＧＮＤとの間の電位差に
対応する素子にて構成されればよく、各素子のサイズの
増加を抑えてチャージポンプ回路２０の面積増加を抑え
ることができる。
【００４２】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図５に従って説明する。尚、説明の便
宜上、図１，図２と同様の構成については同一の符号を
付してその説明を一部省略する。
た第二実施形態を図５に従って説明する。尚、説明の便
宜上、図１，図２と同様の構成については同一の符号を
付してその説明を一部省略する。
【００４３】図５は、本実施形態のチャージポンプ回路
３０の回路図である。チャージポンプ回路３０は、第１
及び第２インバータ回路１１，１２、コンデンサＣ１、
ＰチャネルＭＯＳトランジスタＱ１、電流制限回路３１
から構成される。
３０の回路図である。チャージポンプ回路３０は、第１
及び第２インバータ回路１１，１２、コンデンサＣ１、
ＰチャネルＭＯＳトランジスタＱ１、電流制限回路３１
から構成される。
【００４４】電流制限回路３１は、第３インバータ回路
３２と第２ＰチャネルＭＯＳトランジスタＱ２から構成
される。第３インバータ回路３２には入力信号ＶＩＮが
制御信号Ｓ１として入力され、出力端子は第２ＰＭＯＳ
トランジスタＱ２のゲートに接続されている。従って、
第２ＰＭＯＳトランジスタＱ２のゲートには、入力信号
ＶＩＮを第３インバータ回路３２により反転した制御信
号Ｓ２が入力される。第２ＰＭＯＳトランジスタＱ２は
第１ＰＭＯＳトランジスタＱ１と高電位電源ＶＤの間に
接続されている。このように、電流制限回路３１は、入
力信号ＶＩＮに応答して第２ＰＭＯＳトランジスタＱ２
をオン・オフする。
３２と第２ＰチャネルＭＯＳトランジスタＱ２から構成
される。第３インバータ回路３２には入力信号ＶＩＮが
制御信号Ｓ１として入力され、出力端子は第２ＰＭＯＳ
トランジスタＱ２のゲートに接続されている。従って、
第２ＰＭＯＳトランジスタＱ２のゲートには、入力信号
ＶＩＮを第３インバータ回路３２により反転した制御信
号Ｓ２が入力される。第２ＰＭＯＳトランジスタＱ２は
第１ＰＭＯＳトランジスタＱ１と高電位電源ＶＤの間に
接続されている。このように、電流制限回路３１は、入
力信号ＶＩＮに応答して第２ＰＭＯＳトランジスタＱ２
をオン・オフする。
【００４５】第１インバータ回路１１が第２インバータ
回路１２及びコンデンサＣ１を負荷としているのに対
し、第３インバータ回路３２は第２ＰＭＯＳトランジス
タＱ２のみを負荷としている。従って、第３インバータ
回路３２は、第１インバータ回路１１より軽負荷であ
る。
回路１２及びコンデンサＣ１を負荷としているのに対
し、第３インバータ回路３２は第２ＰＭＯＳトランジス
タＱ２のみを負荷としている。従って、第３インバータ
回路３２は、第１インバータ回路１１より軽負荷であ
る。
【００４６】これにより、第３インバータ回路３２の動
作速度は第１インバータ回路１１に対し高速なものとな
り、第３インバータ回路３２が出力する制御信号Ｓ２の
変化は、第１インバータ回路１１の出力信号の変化に比
べて早い。従って、本実施形態のチャージポンプ回路３
０は、第一実施形態のチャージポンプ回路２０より出力
信号ＶＯＵＴの電圧上昇速度を向上している。
作速度は第１インバータ回路１１に対し高速なものとな
り、第３インバータ回路３２が出力する制御信号Ｓ２の
変化は、第１インバータ回路１１の出力信号の変化に比
べて早い。従って、本実施形態のチャージポンプ回路３
０は、第一実施形態のチャージポンプ回路２０より出力
信号ＶＯＵＴの電圧上昇速度を向上している。
【００４７】以上記述したように、本実施形態によれ
ば、第一実施形態の効果に加えて以下の効果を奏する。 （１）電流制限回路３１を第３インバータ回路３２と第
２ＰＭＯＳトランジスタＱ２から構成し、第３インバー
タ回路３２に入力信号ＶＩＮを入力し、その第３インバ
ータ回路３２の出力信号にて第２ＰＭＯＳトランジスタ
Ｑ２をオン・オフさせるようにした。第３インバータ回
路３２は第１インバータ回路１１より軽負荷であるた
め、その第３インバータ回路３２の出力信号は第１イン
バータ回路１１の出力信号より早く変化する。その結
果、第２ＰＭＯＳトランジスタＱ２が第１ＰＭＯＳトラ
ンジスタＱ１より早くオフして漏れ電流を制限するた
め、昇圧効率が良くなり、出力信号ＶＯＵＴの電圧上昇
速度、即ち応答速度を向上させることができる。
ば、第一実施形態の効果に加えて以下の効果を奏する。 （１）電流制限回路３１を第３インバータ回路３２と第
２ＰＭＯＳトランジスタＱ２から構成し、第３インバー
タ回路３２に入力信号ＶＩＮを入力し、その第３インバ
ータ回路３２の出力信号にて第２ＰＭＯＳトランジスタ
Ｑ２をオン・オフさせるようにした。第３インバータ回
路３２は第１インバータ回路１１より軽負荷であるた
め、その第３インバータ回路３２の出力信号は第１イン
バータ回路１１の出力信号より早く変化する。その結
果、第２ＰＭＯＳトランジスタＱ２が第１ＰＭＯＳトラ
ンジスタＱ１より早くオフして漏れ電流を制限するた
め、昇圧効率が良くなり、出力信号ＶＯＵＴの電圧上昇
速度、即ち応答速度を向上させることができる。
【００４８】尚、前記実施形態は、以下の態様に変更し
てもよい。 ・上記第一実施形態において、第１インバータ回路１１
を省略した構成にて実施してもよい。
てもよい。 ・上記第一実施形態において、第１インバータ回路１１
を省略した構成にて実施してもよい。
【００４９】・上記各実施形態において、充電制御回路
及び電流制限回路としてＰＭＯＳトランジスタを用いた
が、それらの回路構成を適宜変更して実施してもよい。
及び電流制限回路としてＰＭＯＳトランジスタを用いた
が、それらの回路構成を適宜変更して実施してもよい。
【００５０】
【発明の効果】以上詳述したように、本発明によれば、
昇圧効率が良く、応答速度の速いチャージポンプ回路を
提供することができる。
昇圧効率が良く、応答速度の速いチャージポンプ回路を
提供することができる。
【図１】 第一実施形態のチャージポンプ回路の回路図
である。
である。
【図２】 第一実施形態のチャージポンプ回路の回路図
である。
である。
【図３】 チャージポンプ回路の動作波形図である。
【図４】 ＭＯＳトランジスタの特性図である。
【図５】 第二実施形態のチャージポンプ回路の回路図
である。
である。
【図６】 従来のチャージポンプ回路の回路図である。
【図７】 従来例の動作波形図である。
１１ 第２のインバータ回路 １２ 第１のインバータ回路 ２１，３１ 電流制限回路 ３２ 第３のインバータ回路 Ｃ１ コンデンサ Ｑ１ 充電制御回路としてのＰＭＯＳトランジスタ Ｑ２ 第２のＰＭＯＳトランジスタ ＶＩＮ 入力信号 ＶＯＵＴ 出力信号 ＶＤ 第１の電圧源 ＧＮＤ 第２の電圧源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安河内 克之 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5H730 AA10 AA14 BB02 BB57 DD04
Claims (7)
- 【請求項１】 第１の電源電圧が供給されるとともに、
コンデンサの第１の電極に接続され該コンデンサの充電
を制御する充電制御回路を備えたチャージポンプ回路に
おいて、 前記充電制御回路よりも先に前記コンデンサの第１の電
極に供給される前記第１の電源電圧を制限する電流制限
回路を備えたことを特徴とするチャージポンプ回路。 - 【請求項２】 第１の電極と第２の電極とを有し、該第
２の電極に第１の信号が供給されるコンデンサと、 入力端子が第１の電圧源に接続され、高電位側端子と低
電位側端子とが前記第１の電極と前記第２の電極とに接
続される第１のインバータ回路と、前記第１の電圧源と
前記第１の電極との間に接続され、前記コンデンサの充
電を制御する充電制御回路とを備えたチャージポンプ回
路において、 前記第１の電圧源と前記充電制御回路との間に電流の流
れを制限する電流制限回路を設けたことを特徴とするチ
ャージポンプ回路。 - 【請求項３】 前記電流制限回路の制御を、前記充電制
御回路の制御とは異なるタイミングにて実行させたこと
を特徴とする請求項２記載のチャージポンプ回路。 - 【請求項４】 前記充電制御回路はＰＭＯＳトランジス
タであり、そのゲートは前記ＣＭＯＳインバータの信号
出力端子に接続されている請求項１〜３のうちの何れか
一項記記載のチャージポンプ回路。 - 【請求項５】 前記電流制御回路はＰＭＯＳトランジス
タであり、そのゲートには前記第１の信号が入力されて
いることを特徴とする請求項１〜４のうちの何れか一項
記載のチャージポンプ回路。 - 【請求項６】 前記第１の電圧源と第２の電圧源が高電
位側及び低電位側電源端子に接続され、入力信号に応答
して前記第１の信号を出力する第２のインバータ回路を
備えたことを特徴とする請求項１〜４のうちの何れか一
項記載のチャージポンプ回路。 - 【請求項７】 前記電流制御回路は第２のＰＭＯＳトラ
ンジスタと第３のインバータ回路から構成され、該第３
のインバータ回路には前記入力信号が入力され、前記第
２のＰＭＯＳトランジスタのゲートは前記第３のインバ
ータ回路の信号出力端子に接続されていることを特徴と
する請求項６記載のチャージポンプ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000323924A JP4137364B2 (ja) | 2000-10-24 | 2000-10-24 | チャージポンプ回路 |
| US09/816,133 US6917239B2 (en) | 2000-10-24 | 2001-03-26 | Level shift circuit and semiconductor device |
| DE10121500A DE10121500A1 (de) | 2000-10-24 | 2001-05-03 | Pegelumsetzungsschaltung und Halbleitereinrichtung |
| KR1020010025708A KR100716521B1 (ko) | 2000-10-24 | 2001-05-11 | 레벨 시프트 회로 및 반도체 장치 |
| US11/114,093 US7368969B2 (en) | 2000-10-24 | 2005-04-26 | Level shift circuit and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000323924A JP4137364B2 (ja) | 2000-10-24 | 2000-10-24 | チャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002136105A true JP2002136105A (ja) | 2002-05-10 |
| JP4137364B2 JP4137364B2 (ja) | 2008-08-20 |
Family
ID=18801532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000323924A Expired - Fee Related JP4137364B2 (ja) | 2000-10-24 | 2000-10-24 | チャージポンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4137364B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013532458A (ja) * | 2009-12-16 | 2013-08-15 | エスティー‐エリクソン、ソシエテ、アノニム | 高耐圧反転型チャージポンプ |
-
2000
- 2000-10-24 JP JP2000323924A patent/JP4137364B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013532458A (ja) * | 2009-12-16 | 2013-08-15 | エスティー‐エリクソン、ソシエテ、アノニム | 高耐圧反転型チャージポンプ |
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| Publication number | Publication date |
|---|---|
| JP4137364B2 (ja) | 2008-08-20 |
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