JP2002151702A - 半導体装置及びその製造方法並びに電子機器 - Google Patents
半導体装置及びその製造方法並びに電子機器Info
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- Light Receiving Elements (AREA)
- Thin Film Transistor (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【課題】 ＰＩＮフォトダイオ−ドと、ＭＯＳ型トラン
ジスタとを一体化させた素子を、ＳＯＩ基板等に形成す
ることを可能とすることによって、高感度且つ省電力性
に優れた半導体装置及びその製造方法並びに電子機器を
提供することを課題としている。 【解決手段】 ＰＩＮフォトダイオ−ド１ａのｐ形領域
４５と、ｉ領域４２と、ｎ形領域４３とを、シリコン膜
４に対して水平方向に並んで形成したことによって、Ｐ
ＩＮフォトダイオ−ド１ａとＭＯＳ型トランジスタ１ｂ
とを一体化させた素子を、ＳＯＩ基板２０に形成するこ
とを可能とし、さらに、ＰＩＮフォトダイオ−ド１ａの
ｎ形領域４３と、ＭＯＳ型トランジスタ１ｂのソ−スと
を同一のｎ形領域４３を利用して形成し、前記一体化さ
せた素子をマトリックス状に配設する。
ジスタとを一体化させた素子を、ＳＯＩ基板等に形成す
ることを可能とすることによって、高感度且つ省電力性
に優れた半導体装置及びその製造方法並びに電子機器を
提供することを課題としている。 【解決手段】 ＰＩＮフォトダイオ−ド１ａのｐ形領域
４５と、ｉ領域４２と、ｎ形領域４３とを、シリコン膜
４に対して水平方向に並んで形成したことによって、Ｐ
ＩＮフォトダイオ−ド１ａとＭＯＳ型トランジスタ１ｂ
とを一体化させた素子を、ＳＯＩ基板２０に形成するこ
とを可能とし、さらに、ＰＩＮフォトダイオ−ド１ａの
ｎ形領域４３と、ＭＯＳ型トランジスタ１ｂのソ−スと
を同一のｎ形領域４３を利用して形成し、前記一体化さ
せた素子をマトリックス状に配設する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に光を電流に変換するＰＩＮフォ
トダイオ−ドと、光電流を取り出すためのＭＯＳ型トラ
ンジスタとを一体化させた素子を、絶縁膜上に半導体膜
を積層した基板、例えば、絶縁膜上にシリコン膜を積層
したＳＯＩ基板に形成することを可能とするために有効
な技術に関する。
の製造方法に関し、特に光を電流に変換するＰＩＮフォ
トダイオ−ドと、光電流を取り出すためのＭＯＳ型トラ
ンジスタとを一体化させた素子を、絶縁膜上に半導体膜
を積層した基板、例えば、絶縁膜上にシリコン膜を積層
したＳＯＩ基板に形成することを可能とするために有効
な技術に関する。
【０００２】
【従来の技術】光を電流に変換する半導体受光素子とし
てフォトダイオ−ドが周知であるが、該フォトダイオ−
ドに適応しうる光信号の応答周波数は低く、かつ低感度
であるという課題があった。
てフォトダイオ−ドが周知であるが、該フォトダイオ−
ドに適応しうる光信号の応答周波数は低く、かつ低感度
であるという課題があった。
【０００３】この課題を改善するため、ｐｎ接合の間に
適当な厚さのｉ領域（半絶縁層）を挿入して逆バイアス
することで、空乏層の幅を広げたＰＩＮフォトダイオ−
ドが提案されている。ＰＩＮフォトダイオ−ドは、ｎ形
領域上に、ｉ領域を積層し、その上面にｐ形領域を形成
した３層の導電層から構成されている。ここで、ＰＩＮ
フォトダイオ−ドのｐ形領域に電圧を加えた状態で、ｉ
領域に光を受けると、ｉ領域で光の強度に応じた電子−
正孔対を発生させる。これらが空乏層の電界の影響で、
正孔はｐ形領域に、電子はｎ形領域へ移動することによ
って、ＰＩＮフォトダイオ−ドは、積層方向の電流を発
生させる。
適当な厚さのｉ領域（半絶縁層）を挿入して逆バイアス
することで、空乏層の幅を広げたＰＩＮフォトダイオ−
ドが提案されている。ＰＩＮフォトダイオ−ドは、ｎ形
領域上に、ｉ領域を積層し、その上面にｐ形領域を形成
した３層の導電層から構成されている。ここで、ＰＩＮ
フォトダイオ−ドのｐ形領域に電圧を加えた状態で、ｉ
領域に光を受けると、ｉ領域で光の強度に応じた電子−
正孔対を発生させる。これらが空乏層の電界の影響で、
正孔はｐ形領域に、電子はｎ形領域へ移動することによ
って、ＰＩＮフォトダイオ−ドは、積層方向の電流を発
生させる。
【０００４】ＰＩＮフォトダイオ−ドの提案によって、
高い光感度が得られ、また、高周波での使用が可能とな
り、さらに、ｉ領域を挿入したことで、暗電流及び雑音
を減少させる効果も得られた。
高い光感度が得られ、また、高周波での使用が可能とな
り、さらに、ｉ領域を挿入したことで、暗電流及び雑音
を減少させる効果も得られた。
【０００５】ここで、ＰＩＮフォトダイオ−ドで発生さ
せた光電流を効率よく出力するために、該ＰＩＮフォト
ダイオ−ドと、光電流を取り出すためのＭＯＳ型トラン
ジスタとを一体化させた半導体素子が提案されている。
せた光電流を効率よく出力するために、該ＰＩＮフォト
ダイオ−ドと、光電流を取り出すためのＭＯＳ型トラン
ジスタとを一体化させた半導体素子が提案されている。
【０００６】
【発明が解決しようとする課題】しかしながら、前記Ｐ
ＩＮフォトダイオ−ドは、ｎ形領域の上面にｉ領域と、
ｐ形領域とを積層した３層の導電層からなる構成をして
おり、該導電層における垂直方向の厚みは少なくとも２
μｍ必要であるため、絶縁膜上に薄いシリコン膜を積層
したＳＯＩ基板のように、絶縁膜上に薄い半導体膜を積
層した基板に形成することは、構造上困難であった。
ＩＮフォトダイオ−ドは、ｎ形領域の上面にｉ領域と、
ｐ形領域とを積層した３層の導電層からなる構成をして
おり、該導電層における垂直方向の厚みは少なくとも２
μｍ必要であるため、絶縁膜上に薄いシリコン膜を積層
したＳＯＩ基板のように、絶縁膜上に薄い半導体膜を積
層した基板に形成することは、構造上困難であった。
【０００７】よって、ＰＩＮフォトダイオ−ドと、ＭＯ
Ｓ型トランジスタとを一体化させた素子は、いわゆるバ
ルクのシリコン基板上に直接形成されることになるた
め、高エネルギ−の入射光はシリコン膜の深部にまで入
り込んで、電子−正孔対を発生させる。この電荷が隣接
するゲ−トに入り込むと、入射光と電気信号との正確な
相関関係がとれなくなってしまう。
Ｓ型トランジスタとを一体化させた素子は、いわゆるバ
ルクのシリコン基板上に直接形成されることになるた
め、高エネルギ−の入射光はシリコン膜の深部にまで入
り込んで、電子−正孔対を発生させる。この電荷が隣接
するゲ−トに入り込むと、入射光と電気信号との正確な
相関関係がとれなくなってしまう。
【０００８】そこで、本発明は、ＭＯＳ型トランジスタ
と、ＰＩＮフォトダイオ−ドとを一体化させた素子を、
ＳＯＩ基板等に形成することを可能とすることによっ
て、高感度且つ省電力性に優れた半導体装置及びその製
造方法並びに電子機器を提供することを課題としてい
る。
と、ＰＩＮフォトダイオ−ドとを一体化させた素子を、
ＳＯＩ基板等に形成することを可能とすることによっ
て、高感度且つ省電力性に優れた半導体装置及びその製
造方法並びに電子機器を提供することを課題としてい
る。
【０００９】
【課題を解決するための手段】このような課題を解決す
るために、請求項１に係る発明である半導体装置は、光
の強さに応じた光電流を発生するＰＩＮフォトダイオ−
ドと、前記光電流を取り出すためのＭＯＳ型トランジス
タとを一体化させた素子を有する半導体装置であって、
前記素子は、絶縁膜上に半導体膜を積層した基板に形成
されており、前記ＰＩＮフォトダイオ−ドのｐ形領域
と、ｉ領域と、ｎ形領域とが、前記半導体膜に対して水
平方向に並んで形成されていることを特徴とするものと
した。
るために、請求項１に係る発明である半導体装置は、光
の強さに応じた光電流を発生するＰＩＮフォトダイオ−
ドと、前記光電流を取り出すためのＭＯＳ型トランジス
タとを一体化させた素子を有する半導体装置であって、
前記素子は、絶縁膜上に半導体膜を積層した基板に形成
されており、前記ＰＩＮフォトダイオ−ドのｐ形領域
と、ｉ領域と、ｎ形領域とが、前記半導体膜に対して水
平方向に並んで形成されていることを特徴とするものと
した。
【００１０】請求項１に係る発明において、ＰＩＮフォ
トダイオ−ドとＭＯＳ型トランジスタとを一体化させた
素子を、絶縁膜上に半導体膜を積層した基板、例えば、
請求項３記載の発明のようにＳＯＩ基板に形成させたこ
とによって、素子間に流れる無視できない接合リ−ク電
流を減少させ、また、高エネルギ−入射光も、半導体膜
を透過して絶縁膜上で電子−正孔対を発生させるように
なるため、隣接するゲ−トへの電荷の侵入を減少させ
る。このため、入力画像のコントラストを向上させる。
トダイオ−ドとＭＯＳ型トランジスタとを一体化させた
素子を、絶縁膜上に半導体膜を積層した基板、例えば、
請求項３記載の発明のようにＳＯＩ基板に形成させたこ
とによって、素子間に流れる無視できない接合リ−ク電
流を減少させ、また、高エネルギ−入射光も、半導体膜
を透過して絶縁膜上で電子−正孔対を発生させるように
なるため、隣接するゲ−トへの電荷の侵入を減少させ
る。このため、入力画像のコントラストを向上させる。
【００１１】また、ＰＩＮフォトダイオ−ドにおける３
層の導電層を、半導体膜に対して水平方向に並べて形成
させたことによって、絶縁膜上に半導体膜を積層した基
板、例えば、絶縁膜上にシリコン膜を積層したＳＯＩ基
板に形成することが可能となる。
層の導電層を、半導体膜に対して水平方向に並べて形成
させたことによって、絶縁膜上に半導体膜を積層した基
板、例えば、絶縁膜上にシリコン膜を積層したＳＯＩ基
板に形成することが可能となる。
【００１２】また、請求項２に係る発明は、請求項１に
係る発明である半導体装置において、前記ＰＩＮフォト
ダイオ−ドのｎ形領域と、前記ＭＯＳ型トランジスタの
ソ−スとが、同一のｎ形領域を利用して形成されている
ものとした。
係る発明である半導体装置において、前記ＰＩＮフォト
ダイオ−ドのｎ形領域と、前記ＭＯＳ型トランジスタの
ソ−スとが、同一のｎ形領域を利用して形成されている
ものとした。
【００１３】請求項２に係る発明において、ＰＩＮフォ
トダイオ−ドのｎ形領域と、ＭＯＳ型トランジスタのソ
−スとを、同一のｎ形領域を利用して形成させたことに
よって、ＰＩＮフォトダイオ−ドで発生する光電流が、
速やかにＭＯＳ型トランジスタに転送されるため、効率
よく電流を出力することができる。
トダイオ−ドのｎ形領域と、ＭＯＳ型トランジスタのソ
−スとを、同一のｎ形領域を利用して形成させたことに
よって、ＰＩＮフォトダイオ−ドで発生する光電流が、
速やかにＭＯＳ型トランジスタに転送されるため、効率
よく電流を出力することができる。
【００１４】さらに、請求項３に係る発明は、請求項１
又は請求項２に係る発明である半導体装置において、前
記基板は、絶縁膜上にシリコン膜を積層したＳＯＩ基板
であるものとした。
又は請求項２に係る発明である半導体装置において、前
記基板は、絶縁膜上にシリコン膜を積層したＳＯＩ基板
であるものとした。
【００１５】さらに、請求項４に係る発明は、請求項１
ないし請求項３のいずれかに係る発明である半導体装置
において、前記ＰＩＮフォトダイオ−ドを形成している
前記半導体膜の厚さを、前記ＭＯＳ型トランジスタを形
成している前記半導体膜の厚さよりも大としたものとし
た。
ないし請求項３のいずれかに係る発明である半導体装置
において、前記ＰＩＮフォトダイオ−ドを形成している
前記半導体膜の厚さを、前記ＭＯＳ型トランジスタを形
成している前記半導体膜の厚さよりも大としたものとし
た。
【００１６】請求項４に係る発明において、ＰＩＮフォ
トダイオ−ドを形成している半導体膜の厚さを、ＭＯＳ
型トランジスタを形成している半導体膜の厚さよりも大
としたことによって、ＰＩＮフォトダイオ−ド及びＭＯ
Ｓ型トランジスタに利用するためにそれぞれ最適な半導
体膜の厚さを得ることが可能となる。このため、ＰＩＮ
フォトダイオ−ドにおける光変換効率及びＭＯＳ型トラ
ンジスタにおけるスイッチング動作の高速性をともに向
上させるために有効である。
トダイオ−ドを形成している半導体膜の厚さを、ＭＯＳ
型トランジスタを形成している半導体膜の厚さよりも大
としたことによって、ＰＩＮフォトダイオ−ド及びＭＯ
Ｓ型トランジスタに利用するためにそれぞれ最適な半導
体膜の厚さを得ることが可能となる。このため、ＰＩＮ
フォトダイオ−ドにおける光変換効率及びＭＯＳ型トラ
ンジスタにおけるスイッチング動作の高速性をともに向
上させるために有効である。
【００１７】さらに、請求項５に係る発明は、光の強さ
に応じて光電流を発生するＰＩＮフォトダイオ−ドと、
前記光電流を取り出すためのＭＯＳ型トランジスタとを
一体化させた素子を有する半導体装置の製造方法におい
て、絶縁膜上にシリコン膜を積層したＳＯＩ基板を用い
るとともに、少なくとも前記ＰＩＮフォトダイオ−ドの
前記ｐ形領域及び前記ｉ領域の形成領域は覆い、前記Ｍ
ＯＳ型トランジスタの形成領域は露出するようにレジス
トのパタ−ンを形成した状態で、イオンを注入する工程
（第１イオン注入工程）と、前記ＭＯＳ型トランジスタ
におけるゲ−トの形成領域に対応する位置のゲ−ト酸化
膜上に、ゲ−ト電極材料を積層したのち、前記ＰＩＮフ
ォトダイオ−ドのｐ形領域及び前記ｉ領域の形成領域は
覆い、前記ＭＯＳ型トランジスタの前記ソ−ス及び前記
ドレインと、前記ＰＩＮフォトダイオ−ドにおける前記
ｎ形領域の形成領域とは露出するようにレジストのパタ
−ンを形成した状態で、イオンを注入する工程（第２イ
オン注入工程）と、前記ＰＩＮフォトダイオ−ドの前記
ｎ形領域及び前記ｉ領域の形成領域と、前記ＭＯＳ型ト
ランジスタの形成領域とは覆い、前記ＰＩＮフォトダイ
オ−ドにおける前記ｐ形領域の形成領域は露出するよう
にレジストのパタ−ンを形成した状態で、イオンを注入
する工程（第３イオン注入工程）と、を有することを特
徴とする半導体装置の製造方法とした。
に応じて光電流を発生するＰＩＮフォトダイオ−ドと、
前記光電流を取り出すためのＭＯＳ型トランジスタとを
一体化させた素子を有する半導体装置の製造方法におい
て、絶縁膜上にシリコン膜を積層したＳＯＩ基板を用い
るとともに、少なくとも前記ＰＩＮフォトダイオ−ドの
前記ｐ形領域及び前記ｉ領域の形成領域は覆い、前記Ｍ
ＯＳ型トランジスタの形成領域は露出するようにレジス
トのパタ−ンを形成した状態で、イオンを注入する工程
（第１イオン注入工程）と、前記ＭＯＳ型トランジスタ
におけるゲ−トの形成領域に対応する位置のゲ−ト酸化
膜上に、ゲ−ト電極材料を積層したのち、前記ＰＩＮフ
ォトダイオ−ドのｐ形領域及び前記ｉ領域の形成領域は
覆い、前記ＭＯＳ型トランジスタの前記ソ−ス及び前記
ドレインと、前記ＰＩＮフォトダイオ−ドにおける前記
ｎ形領域の形成領域とは露出するようにレジストのパタ
−ンを形成した状態で、イオンを注入する工程（第２イ
オン注入工程）と、前記ＰＩＮフォトダイオ−ドの前記
ｎ形領域及び前記ｉ領域の形成領域と、前記ＭＯＳ型ト
ランジスタの形成領域とは覆い、前記ＰＩＮフォトダイ
オ−ドにおける前記ｐ形領域の形成領域は露出するよう
にレジストのパタ−ンを形成した状態で、イオンを注入
する工程（第３イオン注入工程）と、を有することを特
徴とする半導体装置の製造方法とした。
【００１８】請求項５に係る発明において、第１イオン
注入工程と、第２イオン注入工程と、第３イオン注入工
程と、を有することによって、導電層を半導体膜に対し
て水平方向に並べて形成した横型ＰＩＮフォトダイオ−
ドを製造することができる。よって、絶縁膜上にシリコ
ン膜を積層したＳＯＩ基板のように、絶縁膜上に半導体
膜を積層した基板に形成することが可能となる。
注入工程と、第２イオン注入工程と、第３イオン注入工
程と、を有することによって、導電層を半導体膜に対し
て水平方向に並べて形成した横型ＰＩＮフォトダイオ−
ドを製造することができる。よって、絶縁膜上にシリコ
ン膜を積層したＳＯＩ基板のように、絶縁膜上に半導体
膜を積層した基板に形成することが可能となる。
【００１９】さらに、請求項６に係る発明は、請求項１
ないし請求項３のいずれかに記載された半導体装置をマ
トリックス状に配設したことを特徴とする電子機器とし
た。請求項６に係る発明において、請求項１ないし請求
項３のいずれかに記載された半導体装置を、マトリック
ス状に配設したことによって、平面上に微小な素子を集
積することができるため、二次元の光学像を受光するこ
とが可能となる。
ないし請求項３のいずれかに記載された半導体装置をマ
トリックス状に配設したことを特徴とする電子機器とし
た。請求項６に係る発明において、請求項１ないし請求
項３のいずれかに記載された半導体装置を、マトリック
ス状に配設したことによって、平面上に微小な素子を集
積することができるため、二次元の光学像を受光するこ
とが可能となる。
【００２０】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて、図面を用いて説明する。図１〜図７は、本発明の
実施例にかかる半導体装置の製造工程の一部を示す部分
拡大断面図である。
いて、図面を用いて説明する。図１〜図７は、本発明の
実施例にかかる半導体装置の製造工程の一部を示す部分
拡大断面図である。
【００２１】まず、実施の形態における完成した半導体
装置１について簡単に説明すると、図７に示すように、
半導体装置１は、アクセプタ濃度の極端に低いｐ--拡散
層からなるｐ形シリコン基板２上に、酸化シリコン膜か
らなる絶縁膜３を積層し、その上面にシリコン膜４を成
膜したＳＯＩ基板２０に形成されている。ＳＯＩ基板２
０の上層に形成されているシリコン膜４は、ＰＩＮフォ
トダイオ−ド１ａにも、ＭＯＳ型トランジスタ１ｂにも
利用されている。特に、ＰＩＮフォトダイオ−ド１ａ
と、ＭＯＳ型トランジスタのソ−スには、シリコン膜４
に形成されたｎ+拡散層からなるｎ形領域４３が共通し
て利用されている。
装置１について簡単に説明すると、図７に示すように、
半導体装置１は、アクセプタ濃度の極端に低いｐ--拡散
層からなるｐ形シリコン基板２上に、酸化シリコン膜か
らなる絶縁膜３を積層し、その上面にシリコン膜４を成
膜したＳＯＩ基板２０に形成されている。ＳＯＩ基板２
０の上層に形成されているシリコン膜４は、ＰＩＮフォ
トダイオ−ド１ａにも、ＭＯＳ型トランジスタ１ｂにも
利用されている。特に、ＰＩＮフォトダイオ−ド１ａ
と、ＭＯＳ型トランジスタのソ−スには、シリコン膜４
に形成されたｎ+拡散層からなるｎ形領域４３が共通し
て利用されている。
【００２２】また、ＰＩＮフォトゲ−ト１ａを形成して
いる３層の導電層４６であるｐ+拡散層からなるｐ形領
域４５と、ｐ--拡散層からなるｉ領域４２と、ｎ+拡散
層からなるｎ形領域４３とは、シリコン膜４に対して水
平方向に並んで形成されている。つまり、３層の導電層
４６を水平方向に並べた横型ＰＩＮフォトダイオ−ド１
ａがシリコン膜４に形成されている。
いる３層の導電層４６であるｐ+拡散層からなるｐ形領
域４５と、ｐ--拡散層からなるｉ領域４２と、ｎ+拡散
層からなるｎ形領域４３とは、シリコン膜４に対して水
平方向に並んで形成されている。つまり、３層の導電層
４６を水平方向に並べた横型ＰＩＮフォトダイオ−ド１
ａがシリコン膜４に形成されている。
【００２３】一方、ＭＯＳ型トランジスタ１ｂは、シリ
コン膜４にｐｎ接合を形成しており、ｐ-拡散層からな
るｐ形領域４１をゲ−トとし、ＰＩＮフォトダイオ−ド
に隣接したｎ+拡散層からなるｎ形領域４３をソ−スと
し、他方のｎ形領域４１をドレインとしている。
コン膜４にｐｎ接合を形成しており、ｐ-拡散層からな
るｐ形領域４１をゲ−トとし、ＰＩＮフォトダイオ−ド
に隣接したｎ+拡散層からなるｎ形領域４３をソ−スと
し、他方のｎ形領域４１をドレインとしている。
【００２４】次いで、ＳＯＩ基板２０の上層に形成され
ているシリコン膜４上には、薄い酸化シリコンからなる
ゲ−ト酸化膜７が施されており、この上面のＭＯＳ型ト
ランジスタ１ａのゲ−トとしてのｐ形領域４１には、ゲ
−ト電極９として多結晶シリコンが載置されている。さ
らに、該ゲ−ト電極９上には、酸化シリコンからなる第
１絶縁膜１０が積層され、該第１層絶縁膜１０には、Ｐ
ＩＮフォトダイオ−ド１ａのｐ形領域４５及びＭＯＳ形
トランジスタ１ｂのゲ−トとしてのｐ形領域４１及びド
レインとしてのｎ形領域４４へとつながるコンタクトが
開口されている。該開口部には、配線用金属１１として
アルミニウムが蒸着されている。
ているシリコン膜４上には、薄い酸化シリコンからなる
ゲ−ト酸化膜７が施されており、この上面のＭＯＳ型ト
ランジスタ１ａのゲ−トとしてのｐ形領域４１には、ゲ
−ト電極９として多結晶シリコンが載置されている。さ
らに、該ゲ−ト電極９上には、酸化シリコンからなる第
１絶縁膜１０が積層され、該第１層絶縁膜１０には、Ｐ
ＩＮフォトダイオ−ド１ａのｐ形領域４５及びＭＯＳ形
トランジスタ１ｂのゲ−トとしてのｐ形領域４１及びド
レインとしてのｎ形領域４４へとつながるコンタクトが
開口されている。該開口部には、配線用金属１１として
アルミニウムが蒸着されている。
【００２５】さらに、第１絶縁膜１０上には、酸化シリ
コンからなる第２絶縁膜１２を形成し、該第２層絶縁膜
１２上に配線用金属１１を積層する。さらに、その上面
に、窒化シリコンからなるパッシベ−ション膜１３を積
層している。
コンからなる第２絶縁膜１２を形成し、該第２層絶縁膜
１２上に配線用金属１１を積層する。さらに、その上面
に、窒化シリコンからなるパッシベ−ション膜１３を積
層している。
【００２６】次に半導体装置１の製造方法の一例を説明
する。
する。
【００２７】まず、図１に示すように、アクセプタ濃度
の極端に低いｐ--拡散層からなるｐ形シリコン基板２上
に酸化シリコンからなる絶縁膜３を形成し、その上面に
膜厚が１μｍ程度のシリコン膜４を成膜したＳＯＩ基板
２０を形成する。このとき、市販のＳＯＩ基板を使用し
ても構わない。
の極端に低いｐ--拡散層からなるｐ形シリコン基板２上
に酸化シリコンからなる絶縁膜３を形成し、その上面に
膜厚が１μｍ程度のシリコン膜４を成膜したＳＯＩ基板
２０を形成する。このとき、市販のＳＯＩ基板を使用し
ても構わない。
【００２８】次いで、ＳＯＩ基板２０上の全面に耐酸化
性膜として、膜厚が１４００・程度の窒化シリコン膜を
成膜し、それをパタ−ニングして、素子形成領域１ｃを
覆うように窒化シリコン膜５を成膜した状態で、酸化処
理を行う。
性膜として、膜厚が１４００・程度の窒化シリコン膜を
成膜し、それをパタ−ニングして、素子形成領域１ｃを
覆うように窒化シリコン膜５を成膜した状態で、酸化処
理を行う。
【００２９】すると、図２に示すように、窒化シリコン
５で覆ったシリコン膜４は、酸素の拡散が阻止され、酸
化はほとんど起こらないが、露出していたシリコン膜４
には、厚いシリコン膜からなるＬＯＣＯＳ酸化膜６が形
成される。次いで、ウェットエッチングによって、窒化
シリコン膜５を除去すると、厚い酸化シリコン膜４から
なるＬＯＣＯＳ酸化膜６が残り、該ＬＯＣＯＳ酸化膜６
によって、ＰＩＮフォトダイオ−ト１ａとＭＯＳ型トラ
ンジスタ１ｂとを具備した素子形成領域１ｃを、他の素
子形成領域（図示しない）から分離する。
５で覆ったシリコン膜４は、酸素の拡散が阻止され、酸
化はほとんど起こらないが、露出していたシリコン膜４
には、厚いシリコン膜からなるＬＯＣＯＳ酸化膜６が形
成される。次いで、ウェットエッチングによって、窒化
シリコン膜５を除去すると、厚い酸化シリコン膜４から
なるＬＯＣＯＳ酸化膜６が残り、該ＬＯＣＯＳ酸化膜６
によって、ＰＩＮフォトダイオ−ト１ａとＭＯＳ型トラ
ンジスタ１ｂとを具備した素子形成領域１ｃを、他の素
子形成領域（図示しない）から分離する。
【００３０】次に、図３に示すように、図２で形成した
素子形成領域１ｃを覆うように、膜厚が８０・程度の薄
いゲ−ト酸化膜７を形成する。次いで、公知のフォトリ
ソグラフィ技術を利用して、該ゲ−ト酸化膜７上で、少
なくともＰＩＮフォトダイオ−ド１ａのｐ形領域４５及
びｉ領域４２の形成領域は覆い、ＭＯＳ型トランジスタ
１ｂの形成領域は露出するように、レジスト８のパタ−
ンを形成した状態で、ＭＯＳ型トランジスタにおけるｐ
形領域４１を形成するためのＢイオンを注入する。
素子形成領域１ｃを覆うように、膜厚が８０・程度の薄
いゲ−ト酸化膜７を形成する。次いで、公知のフォトリ
ソグラフィ技術を利用して、該ゲ−ト酸化膜７上で、少
なくともＰＩＮフォトダイオ−ド１ａのｐ形領域４５及
びｉ領域４２の形成領域は覆い、ＭＯＳ型トランジスタ
１ｂの形成領域は露出するように、レジスト８のパタ−
ンを形成した状態で、ＭＯＳ型トランジスタにおけるｐ
形領域４１を形成するためのＢイオンを注入する。
【００３１】ここで、レジスト８を施した少なくともＰ
ＩＮフォトダイオ−ド１ａのｐ形領域４５及びｉ領域４
２の形成領域には、Ｂイオンが入り込まないため、該下
面のシリコン膜４は、ｐ--拡散層からなるｐ形領域のま
まである。
ＩＮフォトダイオ−ド１ａのｐ形領域４５及びｉ領域４
２の形成領域には、Ｂイオンが入り込まないため、該下
面のシリコン膜４は、ｐ--拡散層からなるｐ形領域のま
まである。
【００３２】一方、露出していたＭＯＳ型トランジスタ
１ｂの形成領域におけるシリコン膜４には、ｐ-拡散層
からなるｐ形領域４１が形成され、ＭＯＳ型トランジス
タ１ｂのゲ−トにおけるｎチャネル層として利用され
る。
１ｂの形成領域におけるシリコン膜４には、ｐ-拡散層
からなるｐ形領域４１が形成され、ＭＯＳ型トランジス
タ１ｂのゲ−トにおけるｎチャネル層として利用され
る。
【００３３】次に、図４に示すように、図３におけるレ
ジスト８を除去したのちに、素子形成領域１ｃ上全面を
覆うように、膜厚が３５００・程度のｎ型多結晶シリコ
ン膜を積層する。その後、多結晶シリコン膜上で、ＭＯ
Ｓ型トランジスタ１ｂのゲ−ト形成領域と対応する位置
に、レジスト（図示しない）のパタ−ンを形成する。こ
の状態で、図３と同様の技術を利用して、ＭＯＳ型トラ
ンジスタ１ｂのゲ−ト形成領域には多結晶シリコン膜を
形成し、ＭＯＳ型トランジスタ１ｂのゲ−ト電極９とす
る。
ジスト８を除去したのちに、素子形成領域１ｃ上全面を
覆うように、膜厚が３５００・程度のｎ型多結晶シリコ
ン膜を積層する。その後、多結晶シリコン膜上で、ＭＯ
Ｓ型トランジスタ１ｂのゲ−ト形成領域と対応する位置
に、レジスト（図示しない）のパタ−ンを形成する。こ
の状態で、図３と同様の技術を利用して、ＭＯＳ型トラ
ンジスタ１ｂのゲ−ト形成領域には多結晶シリコン膜を
形成し、ＭＯＳ型トランジスタ１ｂのゲ−ト電極９とす
る。
【００３４】次いで、図３と同様の技術を用いて、図３
で積層したゲ−ト酸化膜７上で、ＰＩＮフォトダイオ−
ド１ａのｐ形領域４５及びｉ領域４２の形成領域は覆
い、ＰＩＮフォトダイオ−ド１ａのｎ形領域４３及びＭ
ＯＳ型トランジスタ１ｂの形成領域は露出するように、
レジスト８のパタ−ンを形成する。その後、この状態
で、ｎ形領域を形成するためのＰイオンを注入する。
で積層したゲ−ト酸化膜７上で、ＰＩＮフォトダイオ−
ド１ａのｐ形領域４５及びｉ領域４２の形成領域は覆
い、ＰＩＮフォトダイオ−ド１ａのｎ形領域４３及びＭ
ＯＳ型トランジスタ１ｂの形成領域は露出するように、
レジスト８のパタ−ンを形成する。その後、この状態
で、ｎ形領域を形成するためのＰイオンを注入する。
【００３５】ここで、ゲ−ト電極９やレジスト８が施さ
れていないシリコン膜４には、ｎ+拡散層が形成され、
このうち、ＰＩＮフォトダイオ−ドに隣接しているｎ形
領域４３をソ−スとし、他方のｎ形領域４４をドレイン
として、いずれも出力回路につながるものとする。ここ
で、ＭＯＳ形トランジスタ１ｂのソ−スとして機能する
ｎ形領域４３は、同時にＰＩＮフォトダイオ−ド１ａの
ｎ+拡散層としても利用される。
れていないシリコン膜４には、ｎ+拡散層が形成され、
このうち、ＰＩＮフォトダイオ−ドに隣接しているｎ形
領域４３をソ−スとし、他方のｎ形領域４４をドレイン
として、いずれも出力回路につながるものとする。ここ
で、ＭＯＳ形トランジスタ１ｂのソ−スとして機能する
ｎ形領域４３は、同時にＰＩＮフォトダイオ−ド１ａの
ｎ+拡散層としても利用される。
【００３６】次に、図４の工程で残ったレジスト８を取
り除いた後、図５に示すように、図３と同様の技術を用
いて、ＭＯＳ型トランジスタ１ｂと、ＰＩＮフォトダイ
オ−ドのｎ形領域４３及びｉ領域４２の形成領域とは覆
い、ＰＩＮフォトダイオ−ド１ａのｐ形領域４５の形成
領域は露出するように、レジスト８のパタ−ンを形成す
る。次いで、この状態で、ｐ形領域を形成するためのＢ
イオンを注入する。
り除いた後、図５に示すように、図３と同様の技術を用
いて、ＭＯＳ型トランジスタ１ｂと、ＰＩＮフォトダイ
オ−ドのｎ形領域４３及びｉ領域４２の形成領域とは覆
い、ＰＩＮフォトダイオ−ド１ａのｐ形領域４５の形成
領域は露出するように、レジスト８のパタ−ンを形成す
る。次いで、この状態で、ｐ形領域を形成するためのＢ
イオンを注入する。
【００３７】ここで、レジスト８を施していないＰＩＮ
フォトダイオ−ド１ａの形成領域におけるシリコン膜４
には、ｐ+拡散層からなるｐ形領域４５が形成され、該
ｐ形領域４５に、活性化ランプアニ−ルを照射すること
で、イオン注入によって破壊されたＳＯＩ基板２０の結
晶性を回復させると同時にＢイオンを活性化させるた
め、自由電子や正孔がキャリアとして働くようになる。
フォトダイオ−ド１ａの形成領域におけるシリコン膜４
には、ｐ+拡散層からなるｐ形領域４５が形成され、該
ｐ形領域４５に、活性化ランプアニ−ルを照射すること
で、イオン注入によって破壊されたＳＯＩ基板２０の結
晶性を回復させると同時にＢイオンを活性化させるた
め、自由電子や正孔がキャリアとして働くようになる。
【００３８】ここまでの工程によって、ＰＩＮフォトダ
イオ−ド１ａを形成しているｐ+拡散層からなるｐ形領
域４５と、ｐ--拡散層からなるｉ領域４２と、ｎ+拡散
層からなるｎ形領域４３とをシリコン膜４に並列して形
成した導電層４６を得ることができる。さらに、ＭＯＳ
型トランジスタ１ｂを形成しているｎ形領域４３からな
るソ−ス及びｎ形領域４４からなるドレインと、ｐ形領
域４１からなるゲ−トとの３つの電極を得ることができ
る。
イオ−ド１ａを形成しているｐ+拡散層からなるｐ形領
域４５と、ｐ--拡散層からなるｉ領域４２と、ｎ+拡散
層からなるｎ形領域４３とをシリコン膜４に並列して形
成した導電層４６を得ることができる。さらに、ＭＯＳ
型トランジスタ１ｂを形成しているｎ形領域４３からな
るソ−ス及びｎ形領域４４からなるドレインと、ｐ形領
域４１からなるゲ−トとの３つの電極を得ることができ
る。
【００３９】次に、図６で示すように、図４の工程で形
成したゲ−ト電極９の上面に、酸化シリコン膜からなる
膜厚８０００・程度の第１層絶縁膜１０を積層する。次
いで、図３と同様の技術を用いて、ＰＩＮフォトダイオ
−ド１ａのｐ形領域４５と、ＭＯＳ型トランジスタ１ｂ
のゲ−ト電極９及びドレインとして機能するｎ形領域４
４とに対応する位置の第１層絶縁膜１０が露出するよう
に、レジスト（図示しない）のパタ−ンを形成する。こ
の状態で、ドライエッチングを施し、ＰＩＮフォトダイ
オ−ド１ａのｐ形領域４５と、ＭＯＳ型トランジスタ１
ｂのゲ−ト電極９及びドレインとして機能するｎ形領域
層４４とに対応する位置の第１絶縁膜１０を除去する。
その後、残ったレジストを除去し、コンタクト開口部に
配線用の金属１１としてアルミニウムを蒸着する。
成したゲ−ト電極９の上面に、酸化シリコン膜からなる
膜厚８０００・程度の第１層絶縁膜１０を積層する。次
いで、図３と同様の技術を用いて、ＰＩＮフォトダイオ
−ド１ａのｐ形領域４５と、ＭＯＳ型トランジスタ１ｂ
のゲ−ト電極９及びドレインとして機能するｎ形領域４
４とに対応する位置の第１層絶縁膜１０が露出するよう
に、レジスト（図示しない）のパタ−ンを形成する。こ
の状態で、ドライエッチングを施し、ＰＩＮフォトダイ
オ−ド１ａのｐ形領域４５と、ＭＯＳ型トランジスタ１
ｂのゲ−ト電極９及びドレインとして機能するｎ形領域
層４４とに対応する位置の第１絶縁膜１０を除去する。
その後、残ったレジストを除去し、コンタクト開口部に
配線用の金属１１としてアルミニウムを蒸着する。
【００４０】次に、図７で示すように、第１層絶縁膜１
０の上層に、第１層絶縁膜１０と同様の膜厚である酸化
シリコンからなる第２層絶縁膜１２を積層し、その上面
に配線用金属１１としてのアルミニウム層を蒸着したの
ち、ドライエッチングによって、アルミニウムを配線部
分のみに形成する。次いで、酸化シリコンからなる第２
層絶縁膜１２の保護するために、窒化シリコンからなる
膜厚が５０００・程度のパッシベ−ション膜１３を最上
層に積層することによって、ＰＩＮフォトダイオ−ド１
ａとＭＯＳ型トランジスタ１ｂとを一体化させた素子
を、ＳＯＩ基板２０に形成した半導体装置１を完成させ
る。
０の上層に、第１層絶縁膜１０と同様の膜厚である酸化
シリコンからなる第２層絶縁膜１２を積層し、その上面
に配線用金属１１としてのアルミニウム層を蒸着したの
ち、ドライエッチングによって、アルミニウムを配線部
分のみに形成する。次いで、酸化シリコンからなる第２
層絶縁膜１２の保護するために、窒化シリコンからなる
膜厚が５０００・程度のパッシベ−ション膜１３を最上
層に積層することによって、ＰＩＮフォトダイオ−ド１
ａとＭＯＳ型トランジスタ１ｂとを一体化させた素子
を、ＳＯＩ基板２０に形成した半導体装置１を完成させ
る。
【００４１】ここで、半導体装置１は、ＰＩＮフォトダ
イオ−ド１ａのｐ形領域４５に電圧を加えた状態で、ｉ
層４２に光を受けると、光の強度に応じた光電流を発生
させる。そして、ＭＯＳ型トランジスタ１ｂのゲ−ト電
極９に電圧を加えることによって、ＰＩＮフォトダイオ
−ド１ａで発生させた光電流をソ−スとして機能するｎ
形領域４３から取り入れ、該光電流をドレインとして機
能するｎ形領域４４から出力させる。
イオ−ド１ａのｐ形領域４５に電圧を加えた状態で、ｉ
層４２に光を受けると、光の強度に応じた光電流を発生
させる。そして、ＭＯＳ型トランジスタ１ｂのゲ−ト電
極９に電圧を加えることによって、ＰＩＮフォトダイオ
−ド１ａで発生させた光電流をソ−スとして機能するｎ
形領域４３から取り入れ、該光電流をドレインとして機
能するｎ形領域４４から出力させる。
【００４２】このような半導体装置１において、ＰＩＮ
フォトダイオ−ド１ａを構成するｐ形領域４５と、ｉ領
域４２と、ｎ形領域４３とを、シリコン膜４に対して水
平方向に並べて形成したことによって、膜厚が１μｍ程
度であるシリコン膜４にも形成することができる。この
ため、３層の導電層４６から構成されるＰＩＮフォトダ
イオ−ド１ａを有する素子をＳＯＩ基板２０に形成する
ことが可能となる。
フォトダイオ−ド１ａを構成するｐ形領域４５と、ｉ領
域４２と、ｎ形領域４３とを、シリコン膜４に対して水
平方向に並べて形成したことによって、膜厚が１μｍ程
度であるシリコン膜４にも形成することができる。この
ため、３層の導電層４６から構成されるＰＩＮフォトダ
イオ−ド１ａを有する素子をＳＯＩ基板２０に形成する
ことが可能となる。
【００４３】よって、半導体素子をバルクのシリコン基
板に形成する際に生じる接合リ−ク電流の発生を減少さ
せることによって、Ｓ／Ｎ比及びダイナミックレンジが
向上するため、雑音を抑制することができる。また、素
子間を近づけて形成することが可能となるため、半導体
素子の集積化にも有効である。
板に形成する際に生じる接合リ−ク電流の発生を減少さ
せることによって、Ｓ／Ｎ比及びダイナミックレンジが
向上するため、雑音を抑制することができる。また、素
子間を近づけて形成することが可能となるため、半導体
素子の集積化にも有効である。
【００４４】また、高エネルギ−の入射光であっても、
シリコン膜４を透過して絶縁膜３で電子−正孔対を発生
させるようになるため、隣接する素子への電荷の侵入を
減少させる。よって、入射光と電気信号との正確な相関
関係がとれるようになる。
シリコン膜４を透過して絶縁膜３で電子−正孔対を発生
させるようになるため、隣接する素子への電荷の侵入を
減少させる。よって、入射光と電気信号との正確な相関
関係がとれるようになる。
【００４５】さらに、ｎ+拡散層からなるｎ形領域４３
は、ＰＩＮフォトダイオ−ド１ａにも、ＭＯＳ型トラン
ジスタのソ−スにも利用できるように形成したことによ
って、ＰＩＮフォトダイオ−ド１ａで形成される光電流
が、速やかにＭＯＳ型トランジスタ１ｂにおけるソ−ス
に転送されるため、効率よく電流を出力することができ
る。
は、ＰＩＮフォトダイオ−ド１ａにも、ＭＯＳ型トラン
ジスタのソ−スにも利用できるように形成したことによ
って、ＰＩＮフォトダイオ−ド１ａで形成される光電流
が、速やかにＭＯＳ型トランジスタ１ｂにおけるソ−ス
に転送されるため、効率よく電流を出力することができ
る。
【００４６】また、ＰＩＮフォトダイオ−ドとＭＯＳ型
トランジスタとを一体化させた素子を、マトリックス状
に配設したことによって、平面上に微小な素子を集積す
ることができるため、二次元の光学像を受光することが
可能となる。よって、コピ−機及びスキャナ等の電子機
器における画像品質を向上させる。
トランジスタとを一体化させた素子を、マトリックス状
に配設したことによって、平面上に微小な素子を集積す
ることができるため、二次元の光学像を受光することが
可能となる。よって、コピ−機及びスキャナ等の電子機
器における画像品質を向上させる。
【００４７】さらに、本発明の半導体装置１は、前述し
たように、光学像を受光する光検出装置以外に、太陽電
池等の光エネルギ−を電気エネルギ−に変換する装置と
しても利用することが可能である。
たように、光学像を受光する光検出装置以外に、太陽電
池等の光エネルギ−を電気エネルギ−に変換する装置と
しても利用することが可能である。
【００４８】さらに、図８に示すように、ＰＩＮフォト
ダイオ−ド１ａは厚いシリコン膜４で形成し、また、Ｍ
ＯＳ型トランジスタ１ｂは薄いシリコン膜４で形成する
とよい。ここで、図８は、本発明の他の実施例にかかる
半導体装置１の部分拡大断面図である。
ダイオ−ド１ａは厚いシリコン膜４で形成し、また、Ｍ
ＯＳ型トランジスタ１ｂは薄いシリコン膜４で形成する
とよい。ここで、図８は、本発明の他の実施例にかかる
半導体装置１の部分拡大断面図である。
【００４９】すると、ＰＩＮフォトダイオ−ド１ａにお
ける光電流を発生させるｉ領域４２の厚さが増大するた
め、さらに光電流を増大させることが可能となる。ま
た、ＭＯＳ型トランジスタ１ｂは、薄いシリコン膜４で
形成することで、スイッチング動作の高速性は保持でき
るため、ＰＩＮフォトダイオ−ド１ａ及びＭＯＳ型トラ
ンジスタ１ｂそれぞれが高い機能効率を有することが可
能となる。よって、光変換効率をさらに向上させたＰＩ
Ｎフォトダイオ−ド１ａ及びスイッチング動作の高速性
に優れたＭＯＳ型トランジスタ１ｂとを具備した半導体
装置１を形成するために有効である。
ける光電流を発生させるｉ領域４２の厚さが増大するた
め、さらに光電流を増大させることが可能となる。ま
た、ＭＯＳ型トランジスタ１ｂは、薄いシリコン膜４で
形成することで、スイッチング動作の高速性は保持でき
るため、ＰＩＮフォトダイオ−ド１ａ及びＭＯＳ型トラ
ンジスタ１ｂそれぞれが高い機能効率を有することが可
能となる。よって、光変換効率をさらに向上させたＰＩ
Ｎフォトダイオ−ド１ａ及びスイッチング動作の高速性
に優れたＭＯＳ型トランジスタ１ｂとを具備した半導体
装置１を形成するために有効である。
【００５０】ここで、ＰＩＮフォトダイオ−ド１ａへの
コンタクト開口部を、図８に示すように、ＰＩＮフォト
ダイオ−ド１ａの頂点ではなく端部に設けることで、Ｍ
ＯＳ型トランジスタ１ｂへのコンタクト開口と同一工程
でのエッチングが許容できる条件となるため、作業効率
を向上させることができる。
コンタクト開口部を、図８に示すように、ＰＩＮフォト
ダイオ−ド１ａの頂点ではなく端部に設けることで、Ｍ
ＯＳ型トランジスタ１ｂへのコンタクト開口と同一工程
でのエッチングが許容できる条件となるため、作業効率
を向上させることができる。
【００５１】なお、絶縁膜３、１０、１２として酸化シ
リコン膜を、また、耐酸化性膜として窒化シリコン膜５
を使用し、さらに、配線用金属１１としてＡｌを、ゲ−
ト電極９として多結晶シリコン膜を、パッシベ−ション
膜１３として窒化シリコン膜をそれぞれ使用した。ここ
で、本実施の形態に用いた材料と同様の機能をもつもの
であれば、本実施の形態に限らず、他の材料を使用して
も構わない。また、それぞれの膜厚も、必ずしも本実施
の形態に限らない。
リコン膜を、また、耐酸化性膜として窒化シリコン膜５
を使用し、さらに、配線用金属１１としてＡｌを、ゲ−
ト電極９として多結晶シリコン膜を、パッシベ−ション
膜１３として窒化シリコン膜をそれぞれ使用した。ここ
で、本実施の形態に用いた材料と同様の機能をもつもの
であれば、本実施の形態に限らず、他の材料を使用して
も構わない。また、それぞれの膜厚も、必ずしも本実施
の形態に限らない。
【００５２】また、本実施の形態において、ｐ形領域４
１、４５を形成するために、Ｂイオンを使用したが、こ
れに限らず、ＡｌやＧａを使用しても構わない。同様
に、ｎ形領域４３、４４を形成するために、Ｐイオンを
使用したが、これに限らず、ＡｓやＳｂを使用しても構
わない。
１、４５を形成するために、Ｂイオンを使用したが、こ
れに限らず、ＡｌやＧａを使用しても構わない。同様
に、ｎ形領域４３、４４を形成するために、Ｐイオンを
使用したが、これに限らず、ＡｓやＳｂを使用しても構
わない。
【００５３】さらに、本実施の形態において、ＰＩＮフ
ォトダイオ−ド１ａと、ｎ形のＭＯＳ型トランジスタ１
ｂとが同一のｎ形領域４３を利用できるように形成した
が、ＰＩＮフォトダイオ−ド１ａの配置を逆にすれば、
ｐ形のＭＯＳ型トランジスタを用いることが可能とな
り、この場合にも同様の効果が期待できる。
ォトダイオ−ド１ａと、ｎ形のＭＯＳ型トランジスタ１
ｂとが同一のｎ形領域４３を利用できるように形成した
が、ＰＩＮフォトダイオ−ド１ａの配置を逆にすれば、
ｐ形のＭＯＳ型トランジスタを用いることが可能とな
り、この場合にも同様の効果が期待できる。
【００５４】さらに、本発明における半導体装置１は、
絶縁膜３上に半導体膜上に積層した基板に素子を作り込
むことにより形成することもできるし、或いは、別の基
板上に設けられた半導体膜内に素子を作り込み、その半
導体膜を基板から剥がして絶縁膜３上に張りつけること
により形成することもできる。
絶縁膜３上に半導体膜上に積層した基板に素子を作り込
むことにより形成することもできるし、或いは、別の基
板上に設けられた半導体膜内に素子を作り込み、その半
導体膜を基板から剥がして絶縁膜３上に張りつけること
により形成することもできる。
【００５５】さらに、本実施の形態において、絶縁膜３
上にシリコン膜４を積層したＳＯＩ基板２０を使用した
が、絶縁膜３上に積層するのはシリコン膜４に限らず、
他の半導体でも構わない。さらに、絶縁体として、酸化
シリコンからなる絶縁膜３を使用したが、これに限ら
ず、サファイア等他の絶縁体を使用しても構わない。
上にシリコン膜４を積層したＳＯＩ基板２０を使用した
が、絶縁膜３上に積層するのはシリコン膜４に限らず、
他の半導体でも構わない。さらに、絶縁体として、酸化
シリコンからなる絶縁膜３を使用したが、これに限ら
ず、サファイア等他の絶縁体を使用しても構わない。
【００５６】
【発明の効果】以上説明したように、請求項１ないし請
求項３に係る発明によると、ＰＩＮフォトダイオ−ドと
ＭＯＳ型トランジスタとを一体化させた素子を、絶縁膜
上に半導体膜を積層した基板、例えば、絶縁膜上にシリ
コン膜を積層したＳＯＩ基板に形成したことによって、
素子間に流れる無視できない接合リ−ク電流を減少させ
る。また、高エネルギ−入射光は、半導体膜を透過して
絶縁膜で電子−正孔対を発生させるようになるため、隣
接するゲ−トへの電荷の侵入を減少させる。
求項３に係る発明によると、ＰＩＮフォトダイオ−ドと
ＭＯＳ型トランジスタとを一体化させた素子を、絶縁膜
上に半導体膜を積層した基板、例えば、絶縁膜上にシリ
コン膜を積層したＳＯＩ基板に形成したことによって、
素子間に流れる無視できない接合リ−ク電流を減少させ
る。また、高エネルギ−入射光は、半導体膜を透過して
絶縁膜で電子−正孔対を発生させるようになるため、隣
接するゲ−トへの電荷の侵入を減少させる。
【００５７】よって、半導体素子の高集積化に有効であ
り、高感度及び省電力性に優れた半導体装置を得ること
ができる。
り、高感度及び省電力性に優れた半導体装置を得ること
ができる。
【００５８】また、ＰＩＮフォトダイオ−ドのｐ形領域
と、ｉ領域と、ｎ形領域とを、半導体膜に対して水平方
向に並べて形成したことによって、例えば、絶縁膜上に
シリコン膜を積層したＳＯＩ基板のように、絶縁膜上に
半導体膜を積層した基板に形成することが可能となる。
と、ｉ領域と、ｎ形領域とを、半導体膜に対して水平方
向に並べて形成したことによって、例えば、絶縁膜上に
シリコン膜を積層したＳＯＩ基板のように、絶縁膜上に
半導体膜を積層した基板に形成することが可能となる。
【００５９】特に、請求項２に係る発明によると、ＰＩ
Ｎフォトダイオ−ドのｎ形領域と、ＭＯＳ型トランジス
タのソ−スとを、同一のｎ形領域を利用して形成させる
ことによって、効率よく光電流を転送することが可能と
なるため、動作の高速性及び省電力性に優れた半導体装
置を得ることができる。
Ｎフォトダイオ−ドのｎ形領域と、ＭＯＳ型トランジス
タのソ−スとを、同一のｎ形領域を利用して形成させる
ことによって、効率よく光電流を転送することが可能と
なるため、動作の高速性及び省電力性に優れた半導体装
置を得ることができる。
【００６０】また、請求項４に係る発明によると、ＰＩ
Ｎフォトダイオ−ドを形成している半導体膜の厚さを、
ＭＯＳ型トランジスタを形成している半導体膜の厚さよ
りも大となるように形成したことによって、ＰＩＮフォ
トダイオ−及びＭＯＳ型トランジスタに利用するために
それぞれ最適な半導体膜の厚さを得ることが可能とな
る。
Ｎフォトダイオ−ドを形成している半導体膜の厚さを、
ＭＯＳ型トランジスタを形成している半導体膜の厚さよ
りも大となるように形成したことによって、ＰＩＮフォ
トダイオ−及びＭＯＳ型トランジスタに利用するために
それぞれ最適な半導体膜の厚さを得ることが可能とな
る。
【００６１】よって、ＰＩＮフォトダイオ−ドにおける
光変換効率及びＭＯＳ型トランジスタにおけるスイッチ
ング動作の高速性をともに向上させることができる半導
体装置を得ることが可能となる。
光変換効率及びＭＯＳ型トランジスタにおけるスイッチ
ング動作の高速性をともに向上させることができる半導
体装置を得ることが可能となる。
【００６２】さらに、請求項５に係る発明によると、本
発明における半導体装置を、第１イオン注入工程と、第
２イオン注入工程と、第３イオン注入工程と、を有する
ことによって製造することによって、導電層を半導体膜
に対して水平方向に並べて形成した横型ＰＩＮフォトダ
イオ−ドを製造することができる。
発明における半導体装置を、第１イオン注入工程と、第
２イオン注入工程と、第３イオン注入工程と、を有する
ことによって製造することによって、導電層を半導体膜
に対して水平方向に並べて形成した横型ＰＩＮフォトダ
イオ−ドを製造することができる。
【００６３】よって、ＰＩＮフォトダイオ−ドと、ＭＯ
Ｓ型トランジスタとを一体化させた素子を、絶縁膜上に
シリコン膜を積層したＳＯＩ基板のように、絶縁膜上に
半導体膜を積層した基板に形成することが可能となる。
Ｓ型トランジスタとを一体化させた素子を、絶縁膜上に
シリコン膜を積層したＳＯＩ基板のように、絶縁膜上に
半導体膜を積層した基板に形成することが可能となる。
【００６４】さらに、請求項６に係る発明によると、本
発明における半導体装置を、マトリックス状に配設した
ことによって、平面上に微小な素子を集積することがで
きるため、二次元の光学像を受光することが可能とな
る。
発明における半導体装置を、マトリックス状に配設した
ことによって、平面上に微小な素子を集積することがで
きるため、二次元の光学像を受光することが可能とな
る。
【００６５】よって、コピ−機やスキャナ等の電子機器
における画像品質を向上させるために有効である。
における画像品質を向上させるために有効である。
【図１】本発明の一実施形態にかかる半導体装置の製造
工程の一部を示す部分拡大断面図である。
工程の一部を示す部分拡大断面図である。
【図２】本発明の一実施形態にかかる半導体装置の製造
工程の一部を示す部分拡大断面図である。
工程の一部を示す部分拡大断面図である。
【図３】本発明の一実施形態にかかる半導体装置の製造
工程の一部を示す部分拡大断面図である。
工程の一部を示す部分拡大断面図である。
【図４】本発明の一実施形態にかかる半導体装置の製造
工程の一部を示す部分拡大断面図である。
工程の一部を示す部分拡大断面図である。
【図５】本発明の一実施形態にかかる半導体装置の製造
工程の一部を示す部分拡大断面図である。
工程の一部を示す部分拡大断面図である。
【図６】本発明の一実施形態にかかる半導体装置の製造
工程の一部を示す部分拡大断面図である。
工程の一部を示す部分拡大断面図である。
【図７】本発明の一実施形態にかかる半導体装置の製造
工程の一部を示す部分拡大断面図である。
工程の一部を示す部分拡大断面図である。
【図８】本発明の他の実施形態にかかる半導体装置の部
分拡大断面図である。
分拡大断面図である。
１ 半導体装置 １ａ ＰＩＮフォトダイオ−ド １ｂ ＭＯＳ型トランジスタ １ｃ 素子形成領域 ２ シリコン基板 ２０ ＳＯＩ基板（絶縁膜上に半導体膜を積層し
た基板） ３ 絶縁膜 ４ シリコン膜 ４１ ｐ形領域（ｐ-拡散層） ４２ ｉ領域（ｐ--拡散層） ４３、４４ ｎ形領域（ｎ+拡散層） ４５ ｐ形領域（ｐ+拡散層） ４６ 導電層 ５ 窒化シリコン膜 ６ ＬＯＣＯＳ酸化膜 ７ ゲ−ト酸化膜 ８ レジスト ９ ゲ−ト電極 １０ 第１層絶縁膜 １１ 配線用金属 １２ 第２層絶縁膜 １３ パッシベ−ション膜
た基板） ３ 絶縁膜 ４ シリコン膜 ４１ ｐ形領域（ｐ-拡散層） ４２ ｉ領域（ｐ--拡散層） ４３、４４ ｎ形領域（ｎ+拡散層） ４５ ｐ形領域（ｐ+拡散層） ４６ 導電層 ５ 窒化シリコン膜 ６ ＬＯＣＯＳ酸化膜 ７ ゲ−ト酸化膜 ８ レジスト ９ ゲ−ト電極 １０ 第１層絶縁膜 １１ 配線用金属 １２ 第２層絶縁膜 １３ パッシベ−ション膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA04 AA10 AB01 BA14 BA30 CA05 CA32 EA14 FA06 FA28 5F049 MA04 MB03 MB12 NA03 NB03 NB05 PA10 RA08 SS03 5F110 AA01 AA06 BB10 CC02 DD04 DD05 DD13 EE09 FF02 GG02 HJ01 HJ13 HJ23 HL03 HL22 NN03 NN04 NN23 NN24 NN62 NN66 NN71 QQ11
Claims (6)
- 【請求項１】 光の強さに応じた光電流を発生するＰＩ
Ｎフォトダイオ−ドと、前記光電流を取り出すためのＭ
ＯＳ型トランジスタとを一体化させた素子を有する半導
体装置であって、 前記素子は、絶縁膜上に半導体膜を積層した基板に形成
されており、 前記ＰＩＮフォトダイオ−ドのｐ形領域と、ｉ領域と、
ｎ形領域とが、前記半導体膜に対して水平方向に並んで
形成されていることを特徴とする半導体装置。 - 【請求項２】 前記ＰＩＮフォトダイオ−ドのｎ形領域
と、前記ＭＯＳ型トランジスタのソ−スとが、同一のｎ
形領域を利用して形成されていることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記基板は、絶縁膜上にシリコン膜を積
層したＳＯＩ基板であることを特徴とする請求項１又は
請求項２記載の半導体装置。 - 【請求項４】 前記ＰＩＮフォトダイオ−ドを形成して
いる前記半導体膜の厚さを、前記ＭＯＳ型トランジスタ
を形成している前記半導体膜の厚さよりも大としたこと
を特徴とする請求項１ないし請求項３のいずれかに記載
の半導体装置。 - 【請求項５】 光の強さに応じて光電流を発生するＰＩ
Ｎフォトダイオ−ドと、前記光電流を取り出すためのＭ
ＯＳ型トランジスタとを一体化させた素子を有する半導
体装置の製造方法において、 絶縁膜上にシリコン膜を積層したＳＯＩ基板を用いると
ともに、少なくとも前記ＰＩＮフォトダイオ−ドの前記
ｐ形領域及び前記ｉ領域の形成領域は覆い、前記ＭＯＳ
型トランジスタの形成領域は露出するようにレジストの
パタ−ンを形成した状態で、イオンを注入する工程（第
１イオン注入工程）と、 前記ＭＯＳ型トランジスタにおけるゲ−トの形成領域に
対応する位置のゲ−ト酸化膜上に、ゲ−ト電極材料を積
層したのち、前記ＰＩＮフォトダイオ−ドのｐ形領域及
び前記ｉ領域の形成領域は覆い、前記ＭＯＳ型トランジ
スタの前記ソ−ス及び前記ドレインと、前記ＰＩＮフォ
トダイオ−ドにおける前記ｎ形領域の形成領域とは露出
するようにレジストのパタ−ンを形成した状態で、イオ
ンを注入する工程（第２イオン注入工程）と、 前記ＰＩＮフォトダイオ−ドの前記ｎ形領域及び前記ｉ
領域の形成領域と、前記ＭＯＳ型トランジスタの形成領
域とは覆い、前記ＰＩＮフォトダイオ−ドにおける前記
ｐ形領域の形成領域は露出するようにレジストのパタ−
ンを形成した状態で、イオンを注入する工程（第３イオ
ン注入工程）と、を有することを特徴とする半導体装置
の製造方法。 - 【請求項６】 請求項１ないし請求項４のいずれかに記
載された半導体装置を、マトリックス状に配設した構成
を有することを特徴とする電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000348502A JP2002151702A (ja) | 2000-11-15 | 2000-11-15 | 半導体装置及びその製造方法並びに電子機器 |
| US09/993,928 US6707126B2 (en) | 2000-11-15 | 2001-11-14 | Semiconductor device including a PIN photodiode integrated with a MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000348502A JP2002151702A (ja) | 2000-11-15 | 2000-11-15 | 半導体装置及びその製造方法並びに電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002151702A true JP2002151702A (ja) | 2002-05-24 |
Family
ID=18822072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000348502A Withdrawn JP2002151702A (ja) | 2000-11-15 | 2000-11-15 | 半導体装置及びその製造方法並びに電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6707126B2 (ja) |
| JP (1) | JP2002151702A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184566A (ja) * | 2005-12-06 | 2007-07-19 | Canon Inc | 半導体ナノワイヤを用いた半導体素子、それを用いた表示装置及び撮像装置 |
| WO2008133016A1 (ja) * | 2007-04-13 | 2008-11-06 | Sharp Kabushiki Kaisha | 光センサ及び表示装置 |
| JP2011071491A (ja) * | 2009-08-25 | 2011-04-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2011243912A (ja) * | 2010-05-21 | 2011-12-01 | Semiconductor Energy Lab Co Ltd | 半導体薄膜基板および半導体薄膜基板を用いた半導体装置の作製方法 |
| US8368787B2 (en) | 2007-03-22 | 2013-02-05 | Kabushiki Kaisha Toshiba | Image sensor, single-plate color image sensor, and electronic device |
| CN110265509A (zh) * | 2019-07-02 | 2019-09-20 | 京东方科技集团股份有限公司 | 一种光电探测器件、及其制备方法、显示面板及显示装置 |
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| DE102005026242B4 (de) * | 2005-06-07 | 2007-05-03 | Austriamicrosystems Ag | Photodiode mit integrierter Halbleiterschaltung und Verfahren zur Herstellung |
| US7525170B2 (en) * | 2006-10-04 | 2009-04-28 | International Business Machines Corporation | Pillar P-i-n semiconductor diodes |
| TWI419347B (zh) * | 2008-07-14 | 2013-12-11 | United Microelectronics Corp | 一種ｐｉｎ光二極體結構及其製法 |
| US9520510B2 (en) | 2013-12-03 | 2016-12-13 | Samsung Display Co., Ltd. | Embedded optical sensors using transverse Fabry-Perot resonator as detectors |
| CN109742176B (zh) * | 2019-02-22 | 2020-08-28 | 京东方科技集团股份有限公司 | 基于雪崩光电二极管的光检测传感器及其制备方法 |
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|---|---|---|---|---|
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-
2000
- 2000-11-15 JP JP2000348502A patent/JP2002151702A/ja not_active Withdrawn
-
2001
- 2001-11-14 US US09/993,928 patent/US6707126B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184566A (ja) * | 2005-12-06 | 2007-07-19 | Canon Inc | 半導体ナノワイヤを用いた半導体素子、それを用いた表示装置及び撮像装置 |
| US8368787B2 (en) | 2007-03-22 | 2013-02-05 | Kabushiki Kaisha Toshiba | Image sensor, single-plate color image sensor, and electronic device |
| WO2008133016A1 (ja) * | 2007-04-13 | 2008-11-06 | Sharp Kabushiki Kaisha | 光センサ及び表示装置 |
| JP2011071491A (ja) * | 2009-08-25 | 2011-04-07 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2011243912A (ja) * | 2010-05-21 | 2011-12-01 | Semiconductor Energy Lab Co Ltd | 半導体薄膜基板および半導体薄膜基板を用いた半導体装置の作製方法 |
| CN110265509A (zh) * | 2019-07-02 | 2019-09-20 | 京东方科技集团股份有限公司 | 一种光电探测器件、及其制备方法、显示面板及显示装置 |
| US11183610B2 (en) | 2019-07-02 | 2021-11-23 | Boe Technology Group Co., Ltd. | Photoelectric detector, preparation method thereof, display panel and display device |
Also Published As
| Publication number | Publication date |
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| US20020081766A1 (en) | 2002-06-27 |
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