JP2002162902A - ハッシュ関数処理装置 - Google Patents
ハッシュ関数処理装置Info
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- 238000000034 method Methods 0.000 claims abstract description 24
- 230000006870 function Effects 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 6
Abstract
(57)【要約】
【課題】 ＨＭＡＣ方式のハッシュ関数の高速処理を図
る。 【解決手段】 キーデータＫと定数値ＡとのＸＯＲ処理
をとるＸＯＲ回路１１と、マルチプレクサ１３を経てＸ
ＯＲ回路１１の出力を記憶するレジスタ１４と、レジス
タ１４の出力をＸＯＲ回路１２の一方の入力端に戻すラ
インと、定数値Ａ、ＢのＸＯＲ処理の結果である第３の
定数値Ｃを予め記憶したメモリから読み出してＸＯＲ回
路１２の入力端に導くようにし、レジスタ１４からの出
力と共に、ＸＯＲ回路１２に戻して、第３の定数値Ｃと
のＸＯＲをとることで、キーデータと定数値ＡとのＸＯ
Ｒ処理と、キーデータと定数値ＢとのＸＯＲ処理とを交
互にレジスタ１４から出力することと同一の処理結果を
得るようにし、ハッシュ処理毎にキーデータのメモリか
らの読み出しを不要とした。
る。 【解決手段】 キーデータＫと定数値ＡとのＸＯＲ処理
をとるＸＯＲ回路１１と、マルチプレクサ１３を経てＸ
ＯＲ回路１１の出力を記憶するレジスタ１４と、レジス
タ１４の出力をＸＯＲ回路１２の一方の入力端に戻すラ
インと、定数値Ａ、ＢのＸＯＲ処理の結果である第３の
定数値Ｃを予め記憶したメモリから読み出してＸＯＲ回
路１２の入力端に導くようにし、レジスタ１４からの出
力と共に、ＸＯＲ回路１２に戻して、第３の定数値Ｃと
のＸＯＲをとることで、キーデータと定数値ＡとのＸＯ
Ｒ処理と、キーデータと定数値ＢとのＸＯＲ処理とを交
互にレジスタ１４から出力することと同一の処理結果を
得るようにし、ハッシュ処理毎にキーデータのメモリか
らの読み出しを不要とした。
Description
【０００１】
【発明の属する技術分野】本発明は情報通信のデータ暗
号化等のコンピュータネットワークにおけるセキュリテ
ィを確保する技術に関し、特にメッセージを逆変換困難
な値であるハッシュ値に変換するハッシュ関数処理装置
に関する。
号化等のコンピュータネットワークにおけるセキュリテ
ィを確保する技術に関し、特にメッセージを逆変換困難
な値であるハッシュ値に変換するハッシュ関数処理装置
に関する。
【０００２】
【従来の技術】従来、ＨＭＡＣ方式のハッシュ関数処理
装置はソフトウエアで処理されている。ＨＭＡＣの方式
自体は、「"HMAC:Keyed-Hashing for Message Authentic
ation"RFC2104(1997)」に開示されている。ＨＭＡＣ方式
は、ＭＤ５やＳＨＡ−１等の反復暗号ハッシュ関数を共
通鍵データと組み合わせて使用するものである。ＭＤ５
は、例えば１２８ビットの初期値と５１２ビットの入力
値とにより１２８ビットの出力値を得るものである。
装置はソフトウエアで処理されている。ＨＭＡＣの方式
自体は、「"HMAC:Keyed-Hashing for Message Authentic
ation"RFC2104(1997)」に開示されている。ＨＭＡＣ方式
は、ＭＤ５やＳＨＡ−１等の反復暗号ハッシュ関数を共
通鍵データと組み合わせて使用するものである。ＭＤ５
は、例えば１２８ビットの初期値と５１２ビットの入力
値とにより１２８ビットの出力値を得るものである。
【０００３】ＨＭＡＣ方式のハッシュ関数は、第１、第
２のＸＯＲ（排他的論理和）回路、及びそれぞれハッシ
ュ関数回路で構成される第１、第２のキー処理回路、第
１、第２のデータ処理回路を備える。そして、予めメモ
リに記憶されているキーデータＫと定数値Ａとを、及び
キーデータＫと定数値Ｂとを第１のＸＯＲ回路、第２の
ＸＯＲ回路に導いて第１、第２の入力値を求め、これら
の値を第１、第２のキー処理回路での処理に用いるよう
にするものである。次いで、第１、第２のキー処理回路
で求められた値と処理対象データとを第１のデータ処理
回路に導き、さらに第２のデータ処理回路に導いて目標
とするハッシュ値を得るものである。
２のＸＯＲ（排他的論理和）回路、及びそれぞれハッシ
ュ関数回路で構成される第１、第２のキー処理回路、第
１、第２のデータ処理回路を備える。そして、予めメモ
リに記憶されているキーデータＫと定数値Ａとを、及び
キーデータＫと定数値Ｂとを第１のＸＯＲ回路、第２の
ＸＯＲ回路に導いて第１、第２の入力値を求め、これら
の値を第１、第２のキー処理回路での処理に用いるよう
にするものである。次いで、第１、第２のキー処理回路
で求められた値と処理対象データとを第１のデータ処理
回路に導き、さらに第２のデータ処理回路に導いて目標
とするハッシュ値を得るものである。
【０００４】
【発明が解決しようとする課題】上記処理において、ハ
ッシュ処理としての第１、第２のキー処理を行う毎に、
キーデータＫと定数値Ａとを、及びキーデータＫと定数
値Ｂとを第１のＸＯＲ処理回路、第２のＸＯＲ処理回路
にそれぞれ導いて排他的論理和処理を施す必要があり、
その都度、キーデータＫをメモリから呼び出さなければ
ならないため、その分、時間を費やしてしまうこととな
る。
ッシュ処理としての第１、第２のキー処理を行う毎に、
キーデータＫと定数値Ａとを、及びキーデータＫと定数
値Ｂとを第１のＸＯＲ処理回路、第２のＸＯＲ処理回路
にそれぞれ導いて排他的論理和処理を施す必要があり、
その都度、キーデータＫをメモリから呼び出さなければ
ならないため、その分、時間を費やしてしまうこととな
る。
【０００５】本発明は上記課題を解決するもので、排他
的論理和の性質を利用してキーデータＫのメモリ等への
アクセス回数を減らすことにより、ハッシュ処理の高速
化を可能にするハッシュ関数処理装置を提供することを
目的とする。
的論理和の性質を利用してキーデータＫのメモリ等への
アクセス回数を減らすことにより、ハッシュ処理の高速
化を可能にするハッシュ関数処理装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明は、キーデータと
第１の定数値との排他的論理和を第１の入力値として第
１のキー処理回路でハッシュ演算処理を行い、この演算
結果を第１の初期値として処理対象データにハッシュ演
算処理を施すと共に、この演算結果に、前記キーデータ
と第２の定数値との排他的論理和を第２の入力値として
第２のキー処理回路で行ったハッシュ演算処理の演算結
果を第２の初期値としてハッシュ演算処理を施すように
したハッシュ関数処理装置において、前記第１の定数値
と第２の定数値との排他的論理和を第３の定数値として
記憶する記憶部と、前記第３の定数値を一方の入力デー
タとする排他的論理和回路と、前記第１の入力値と前記
排他的論理和回路の出力データとを交互に出力するスイ
ッチと、スイッチからの出力データを第１のキー処理回
路及び第２のキー処理回路に交互に導くと共に、この出
力データを前記排他的論理和回路の他方の入力データと
する出力回路部とを備えることを特徴とするハッシュ関
数処理装置である。
第１の定数値との排他的論理和を第１の入力値として第
１のキー処理回路でハッシュ演算処理を行い、この演算
結果を第１の初期値として処理対象データにハッシュ演
算処理を施すと共に、この演算結果に、前記キーデータ
と第２の定数値との排他的論理和を第２の入力値として
第２のキー処理回路で行ったハッシュ演算処理の演算結
果を第２の初期値としてハッシュ演算処理を施すように
したハッシュ関数処理装置において、前記第１の定数値
と第２の定数値との排他的論理和を第３の定数値として
記憶する記憶部と、前記第３の定数値を一方の入力デー
タとする排他的論理和回路と、前記第１の入力値と前記
排他的論理和回路の出力データとを交互に出力するスイ
ッチと、スイッチからの出力データを第１のキー処理回
路及び第２のキー処理回路に交互に導くと共に、この出
力データを前記排他的論理和回路の他方の入力データと
する出力回路部とを備えることを特徴とするハッシュ関
数処理装置である。
【０００７】この構成によれば、第１、第２の定数値と
の排他的論理和である第３の定数値を記憶する記憶部を
備え、この第３の定数値を利用することにより、第１、
第２の入力値を交互に得ることが可能となり、第１、第
２のキー処理の処理毎にキーデータＫをメモリから読み
込むアクセスタイムが不要となることから、その分、ハ
ッシュ処理の高速化を実現できる。
の排他的論理和である第３の定数値を記憶する記憶部を
備え、この第３の定数値を利用することにより、第１、
第２の入力値を交互に得ることが可能となり、第１、第
２のキー処理の処理毎にキーデータＫをメモリから読み
込むアクセスタイムが不要となることから、その分、ハ
ッシュ処理の高速化を実現できる。
【０００８】
【発明の実施の形態】図１は、ＨＭＡＣ方式のハッシュ
関数回路の構成図を示す。Ａ、Ｂは定数値を示す。第
１、第２のキー処理回路１，３、第１、第２のデータ処
理回路２，４はＭＤ５等のハッシュ関数処理を行う回路
から構成されているものである。
関数回路の構成図を示す。Ａ、Ｂは定数値を示す。第
１、第２のキー処理回路１，３、第１、第２のデータ処
理回路２，４はＭＤ５等のハッシュ関数処理を行う回路
から構成されているものである。
【０００９】本回路の動作について説明すると、先ず、
キーデータＫと定数値Ａとで第１のＸＯＲ(排他的論理
和)処理を行って第１の入力値を求め、この第１の入力
値に第１のキー処理回路１でキー処理を施して第１の初
期値Ａoを求める。そして、データ処理回路２で、第１
の初期値Ａoを用いて処理対象データＤに第１のデータ
処理を施し、データ入力値Ｘを求める。
キーデータＫと定数値Ａとで第１のＸＯＲ(排他的論理
和)処理を行って第１の入力値を求め、この第１の入力
値に第１のキー処理回路１でキー処理を施して第１の初
期値Ａoを求める。そして、データ処理回路２で、第１
の初期値Ａoを用いて処理対象データＤに第１のデータ
処理を施し、データ入力値Ｘを求める。
【００１０】次いで、キーデータＫと定数値Ｂとで第２
のＸＯＲ処理を行って第２の入力値を求め、第２のキー
処理回路３で第２の入力値にキー処理を施し、第２の初
期値Ｂoを得る。そして、第２のデータ処理回路４で、
第２の初期値Ｂoを用いてデータ入力値Ｘにデータ処理
を施し、出力値Ｙを得る。出力値Ｙがハッシュ値とな
る。この処理により処理対象データＤの最初の所定ビッ
ト分に対する１サイクル目のハッシュ処理が終了し、さ
らに処理対象データが存在すれば、次の所定ビット分に
対する第２サイクル目が行われるというように、処理対
象データの残り分がなくなるまでハッシュ処理が繰り返
される。なお、本装置には前記第１、第２のＸＯＲ処理
を実行する第１、第２のＸＯＲ回路が設けられている。
のＸＯＲ処理を行って第２の入力値を求め、第２のキー
処理回路３で第２の入力値にキー処理を施し、第２の初
期値Ｂoを得る。そして、第２のデータ処理回路４で、
第２の初期値Ｂoを用いてデータ入力値Ｘにデータ処理
を施し、出力値Ｙを得る。出力値Ｙがハッシュ値とな
る。この処理により処理対象データＤの最初の所定ビッ
ト分に対する１サイクル目のハッシュ処理が終了し、さ
らに処理対象データが存在すれば、次の所定ビット分に
対する第２サイクル目が行われるというように、処理対
象データの残り分がなくなるまでハッシュ処理が繰り返
される。なお、本装置には前記第１、第２のＸＯＲ処理
を実行する第１、第２のＸＯＲ回路が設けられている。
【００１１】ところで、キーデータＫと定数値との関係
は、例えば定数値Ａについて考察すると、数１の論理式
に示すように、排他的論理和の性質から、キーデータＫ
と定数値ＡとのＸＯＲをとった結果に対し、さらに定数
値ＡとのＸＯＲをとれば、元のキーデータＫに戻ること
が判る。
は、例えば定数値Ａについて考察すると、数１の論理式
に示すように、排他的論理和の性質から、キーデータＫ
と定数値ＡとのＸＯＲをとった結果に対し、さらに定数
値ＡとのＸＯＲをとれば、元のキーデータＫに戻ること
が判る。
【００１２】
【数１】
【００１３】従って、定数値Ａと定数値ＢとのＸＯＲ
を、(Ａ)ＸＯＲ(Ｂ)＝（Ｃ）のように第３の定数値Ｃと
するとき、｛（キーデータＫ）ＸＯＲ（Ａ）｝ＸＯＲ
（Ｃ）は、[｛（キーデータＫ）ＸＯＲ（Ａ）｝ＸＯＲ
（Ａ）]ＸＯＲ（Ｂ）と表され、この式は、前記数１の
関係から、（キーデータＫ）ＸＯＲ（Ｂ）に等しいこと
になる。更に、（キーデータＫ）ＸＯＲ（Ｂ）と定数値
ＣとでＸＯＲをとると、(キーデータＫ)ＸＯＲ(Ａ)とな
る。また、更に、(キーデータＫ)ＸＯＲ(Ａ)と定数値Ｃ
とのＸＯＲをとると、(キーデータＫ)ＸＯＲ(Ｂ)が求ま
る。これらの操作を繰り返すことで、第１の入力値（キ
ーデータＫ）ＸＯＲ（Ａ）と第２の入力値（キーデータ
Ｋ）ＸＯＲ（Ｂ）とを交互に求めることができる。
を、(Ａ)ＸＯＲ(Ｂ)＝（Ｃ）のように第３の定数値Ｃと
するとき、｛（キーデータＫ）ＸＯＲ（Ａ）｝ＸＯＲ
（Ｃ）は、[｛（キーデータＫ）ＸＯＲ（Ａ）｝ＸＯＲ
（Ａ）]ＸＯＲ（Ｂ）と表され、この式は、前記数１の
関係から、（キーデータＫ）ＸＯＲ（Ｂ）に等しいこと
になる。更に、（キーデータＫ）ＸＯＲ（Ｂ）と定数値
ＣとでＸＯＲをとると、(キーデータＫ)ＸＯＲ(Ａ)とな
る。また、更に、(キーデータＫ)ＸＯＲ(Ａ)と定数値Ｃ
とのＸＯＲをとると、(キーデータＫ)ＸＯＲ(Ｂ)が求ま
る。これらの操作を繰り返すことで、第１の入力値（キ
ーデータＫ）ＸＯＲ（Ａ）と第２の入力値（キーデータ
Ｋ）ＸＯＲ（Ｂ）とを交互に求めることができる。
【００１４】したがって、定数値Ａと定数値ＢとのＸＯ
Ｒ値である第３の定数値Ｃを使用することによりキーデ
ータＫは、第１、第２のキー処理を行う毎にメモリ等か
ら読み出すことが不要となり、その分、ハッシュ処理の
高速化を実現することができる。
Ｒ値である第３の定数値Ｃを使用することによりキーデ
ータＫは、第１、第２のキー処理を行う毎にメモリ等か
ら読み出すことが不要となり、その分、ハッシュ処理の
高速化を実現することができる。
【００１５】図２は、上記排他的論理和の性質を利用し
て、第１、第２のキー処理回路１，３への入力値を生成
する処理を説明する図である。すなわち、キーデータＫ
と定数値ＡとでＸＯＲ処理を行い、第１の入力値を求
め、この第１の入力値に第１のキー処理回路１でキー処
理を施す。次いで、第１の入力値と第３の定数値Ｃとで
ＸＯＲ処理を行い、第２の入力値を求める。そして、こ
の第２の入力値に第２のキー処理回路３でキー処理を施
す。
て、第１、第２のキー処理回路１，３への入力値を生成
する処理を説明する図である。すなわち、キーデータＫ
と定数値ＡとでＸＯＲ処理を行い、第１の入力値を求
め、この第１の入力値に第１のキー処理回路１でキー処
理を施す。次いで、第１の入力値と第３の定数値Ｃとで
ＸＯＲ処理を行い、第２の入力値を求める。そして、こ
の第２の入力値に第２のキー処理回路３でキー処理を施
す。
【００１６】以下、キーデータＫの変更がなければ、か
かる処理を繰り返し行うことで、第１、第２のキー処理
を行う際に、キーデータＫをメモリから読み出すことな
く、第1、第２の入力値を求めることができ、その分、
処理時間の短縮を図ることが可能となる。
かる処理を繰り返し行うことで、第１、第２のキー処理
を行う際に、キーデータＫをメモリから読み出すことな
く、第1、第２の入力値を求めることができ、その分、
処理時間の短縮を図ることが可能となる。
【００１７】図３は、図２に示す第１、第２の入力値を
生成する回路図を示している。この回路は、ＸＯＲ回路
１１、ＸＯＲ回路１２を有すると共にマルチプレクサ
(スイッチ)１３及びレジスタ１４を備える。
生成する回路図を示している。この回路は、ＸＯＲ回路
１１、ＸＯＲ回路１２を有すると共にマルチプレクサ
(スイッチ)１３及びレジスタ１４を備える。
【００１８】ＸＯＲ回路１１の２個の入力端には図略の
メモリに記憶されているキーデータＫと定数値Ａとが入
力されるようになされており、出力端はマルチプレクサ
１３の一方の入力端に接続されている。ＸＯＲ回路１２
の２個の入力端には図略のメモリに記憶されている第３
の定数値Ｃとマルチプレクサ１３からの出力値とが入力
されるようになされており、出力端はマルチプレクサ１
３の他方の入力端に接続されている。
メモリに記憶されているキーデータＫと定数値Ａとが入
力されるようになされており、出力端はマルチプレクサ
１３の一方の入力端に接続されている。ＸＯＲ回路１２
の２個の入力端には図略のメモリに記憶されている第３
の定数値Ｃとマルチプレクサ１３からの出力値とが入力
されるようになされており、出力端はマルチプレクサ１
３の他方の入力端に接続されている。
【００１９】マルチプレクサ１３は２個の入力端の一方
と出力端側とを交互に接続するためのもので、図略の切
換制御部等からの切り換え信号を受けて交互に切り換え
処理を行うようになされている。レジスタ１４はマルチ
プレクサ１３を通過してきたデータを、所定周期のクロ
ックパルスＣＬＫにより一時的に記憶する処理と出力す
る処理とを繰り返すものである。レジスタ１４の出力は
第１のキー処理回路１、第２のキー処理回路３に交互に
出力されるとともに、ＸＯＲ回路１２の一方の入力端に
導かれるように出力回路が構成されている。なお、第
１、第２のキー処理回路を１つのキー処理回路で兼用し
ている態様も実施可能であり、この場合には、同一のキ
ー処理回路に順次出力される。
と出力端側とを交互に接続するためのもので、図略の切
換制御部等からの切り換え信号を受けて交互に切り換え
処理を行うようになされている。レジスタ１４はマルチ
プレクサ１３を通過してきたデータを、所定周期のクロ
ックパルスＣＬＫにより一時的に記憶する処理と出力す
る処理とを繰り返すものである。レジスタ１４の出力は
第１のキー処理回路１、第２のキー処理回路３に交互に
出力されるとともに、ＸＯＲ回路１２の一方の入力端に
導かれるように出力回路が構成されている。なお、第
１、第２のキー処理回路を１つのキー処理回路で兼用し
ている態様も実施可能であり、この場合には、同一のキ
ー処理回路に順次出力される。
【００２０】次に、動作を説明する。最初の１サイクル
目において、キーデータＫ及び定数値Ａが読み出され、
ＸＯＲ回路１１でＸＯＲ処理が施されて、マルチプレク
サ１３を経てレジスタ１４に、クロックパルスにより一
旦記憶される。そして、次のクロックパルスでレジスタ
１４から第１の入力値が読み出されると共に、ＸＯＲ回
路１２の一方の入力端に戻され、ここで、メモリから読
み出された第３の定数値Ｃとの間でＸＯＲ処理が、すな
わち定数値ＢとキーデータＫとのＸＯＲがとられること
になり、これにより得られた第２の入力値がマルチプレ
クサ１３を経て、レジスタ１４に一時記憶される。次の
クロックパルスで、レジスタ１４から第２の入力値が出
力されると共に、ＸＯＲ回路１２の一方の入力端に戻さ
れ、ここで、メモリから読み出された第３の定数値Ｃと
の間でＸＯＲ処理が、すなわち定数値ＡとキーデータＫ
とのＸＯＲがとられることになり、これにより得られた
第１の入力値がマルチプレクサ１３を経て、レジスタ１
４に一時記憶される。
目において、キーデータＫ及び定数値Ａが読み出され、
ＸＯＲ回路１１でＸＯＲ処理が施されて、マルチプレク
サ１３を経てレジスタ１４に、クロックパルスにより一
旦記憶される。そして、次のクロックパルスでレジスタ
１４から第１の入力値が読み出されると共に、ＸＯＲ回
路１２の一方の入力端に戻され、ここで、メモリから読
み出された第３の定数値Ｃとの間でＸＯＲ処理が、すな
わち定数値ＢとキーデータＫとのＸＯＲがとられること
になり、これにより得られた第２の入力値がマルチプレ
クサ１３を経て、レジスタ１４に一時記憶される。次の
クロックパルスで、レジスタ１４から第２の入力値が出
力されると共に、ＸＯＲ回路１２の一方の入力端に戻さ
れ、ここで、メモリから読み出された第３の定数値Ｃと
の間でＸＯＲ処理が、すなわち定数値ＡとキーデータＫ
とのＸＯＲがとられることになり、これにより得られた
第１の入力値がマルチプレクサ１３を経て、レジスタ１
４に一時記憶される。
【００２１】次サイクルがあれば、次のクロックパルス
でレジスタ１４から第１の入力値が読み出されると共
に、ＸＯＲ回路１２の一方の入力端に戻され、ここで、
メモリから読み出された第３の定数値Ｃとの間でＸＯＲ
処理が、すなわち定数値ＢとキーデータＫとのＸＯＲが
とられることになり、これにより得られた第２の入力値
がマルチプレクサ１３を経て、レジスタ１４に一時記憶
される。さらに次のクロックパルスで、レジスタ１４か
ら第２の入力値が出力されると共に、ＸＯＲ回路１２の
一方の入力端に戻され、ここで、メモリから読み出され
た第３の定数値Ｃとの間でＸＯＲが、すなわち定数値Ａ
とキーデータＫとのＸＯＲがとられることになり、これ
により得られた第１の入力値がマルチプレクサ１３を経
て、レジスタ１４に一時記憶される。
でレジスタ１４から第１の入力値が読み出されると共
に、ＸＯＲ回路１２の一方の入力端に戻され、ここで、
メモリから読み出された第３の定数値Ｃとの間でＸＯＲ
処理が、すなわち定数値ＢとキーデータＫとのＸＯＲが
とられることになり、これにより得られた第２の入力値
がマルチプレクサ１３を経て、レジスタ１４に一時記憶
される。さらに次のクロックパルスで、レジスタ１４か
ら第２の入力値が出力されると共に、ＸＯＲ回路１２の
一方の入力端に戻され、ここで、メモリから読み出され
た第３の定数値Ｃとの間でＸＯＲが、すなわち定数値Ａ
とキーデータＫとのＸＯＲがとられることになり、これ
により得られた第１の入力値がマルチプレクサ１３を経
て、レジスタ１４に一時記憶される。
【００２２】以降、次サイクルがあれば同様の処理が繰
り返される。また、処理対象データＤに対するハッシュ
処理が終了した場合であっても、後に新たな処理対象デ
ータＤに対するハッシュ処理が行われる時は、既にレジ
スタ１４に第１の入力値が格納されているので、新たに
キーデータＫを読み出す必要はない。
り返される。また、処理対象データＤに対するハッシュ
処理が終了した場合であっても、後に新たな処理対象デ
ータＤに対するハッシュ処理が行われる時は、既にレジ
スタ１４に第１の入力値が格納されているので、新たに
キーデータＫを読み出す必要はない。
【００２３】このようにキーデータＫを読み込む回数は
最初の１回のみであるので、ＸＯＲ処理毎に読み込む場
合に比してハッシュ処理の高速化を実現できる。
最初の１回のみであるので、ＸＯＲ処理毎に読み込む場
合に比してハッシュ処理の高速化を実現できる。
【００２４】
【発明の効果】本発明により、キーデータのメモリから
の読み込みが、１回目の第１のキー処理のときの１回で
済み、第１、第２のキー処理毎にメモリからキーデータ
を読み込む必要がなくなり、ハッシュ処理の高速化を実
現することができる。
の読み込みが、１回目の第１のキー処理のときの１回で
済み、第１、第２のキー処理毎にメモリからキーデータ
を読み込む必要がなくなり、ハッシュ処理の高速化を実
現することができる。
【図１】ＨＭＡＣ方式のハッシュ関数回路の構成図であ
る。
る。
【図２】排他的論理和の性質を利用して、第１、第２の
キー処理回路への入力値を生成する処理を説明する図で
ある。
キー処理回路への入力値を生成する処理を説明する図で
ある。
【図３】図２に示す第１、第２の入力値を生成する回路
図である。
図である。
１ 第１のキー処理回路 ２ 第１のデータ処理回路 ３ 第２のキー処理回路 ４ 第２のデータ処理回路 １１、１２ ＸＯＲ回路 １３ マルチプレクサ １４ レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 達男 大阪府門真市大字門真1048番地 松下電工 株式会社内 (72)発明者 上柳 秀樹 大阪府門真市大字門真1048番地 松下電工 株式会社内 (72)発明者 宮崎 靖一 大阪府門真市大字門真1048番地 松下電工 株式会社内 (72)発明者 中谷 浩茂 大阪府門真市大字門真1048番地 松下電工 株式会社内 Ｆターム(参考） 5J104 AA18 NA12
Claims (1)
- 【請求項１】 キーデータと第１の定数値との排他的論
理和を第１の入力値として第１のキー処理回路でハッシ
ュ演算処理を行い、この演算結果を第１の初期値として
処理対象データにハッシュ演算処理を施すと共に、この
演算結果に、前記キーデータと第２の定数値との排他的
論理和を第２の入力値として第２のキー処理回路で行っ
たハッシュ演算処理の演算結果を第２の初期値としてハ
ッシュ演算処理を施すようにしたハッシュ関数処理装置
において、前記第１の定数値と第２の定数値との排他的
論理和を第３の定数値として記憶する記憶部と、前記第
３の定数値を一方の入力データとする排他的論理和回路
と、前記第１の入力値と前記排他的論理和回路の出力デ
ータとを交互に出力するスイッチと、スイッチからの出
力データを第１のキー処理回路及び第２のキー処理回路
に交互に導くと共に、この出力データを前記排他的論理
和回路の他方の入力データとする出力回路部とを備える
ことを特徴とするハッシュ関数処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000360212A JP2002162902A (ja) | 2000-11-27 | 2000-11-27 | ハッシュ関数処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000360212A JP2002162902A (ja) | 2000-11-27 | 2000-11-27 | ハッシュ関数処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002162902A true JP2002162902A (ja) | 2002-06-07 |
Family
ID=18831846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000360212A Withdrawn JP2002162902A (ja) | 2000-11-27 | 2000-11-27 | ハッシュ関数処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002162902A (ja) |
-
2000
- 2000-11-27 JP JP2000360212A patent/JP2002162902A/ja not_active Withdrawn
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Legal Events
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