JP2002190735A

JP2002190735A - 半導体集積回路

Info

Publication number: JP2002190735A
Application number: JP2000387893A
Authority: JP
Inventors: Shinji Yamaura; 新司山浦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-12-20
Filing date: 2000-12-20
Publication date: 2002-07-05

Abstract

(57)【要約】【課題】正確かつ迅速に信号の同期を図る半導体集積
回路を提供する。【解決手段】クロック信号ＣＫとデータ信号Dataの位
相のずれを検出する半導体集積回路であって、供給され
たクロック信号ＣＫの位相をずらすことにより、位相が
異なる複数の判定基準周期信号を生成する遅延回路１，
２と、各々の判定基準周期信号とデータ信号Dataの相互
の論理レベルを比較することにより、クロック信号ＣＫ
とデータ信号Dataとの位相のずれを検出する位相判定回
路３，４と、位相判定回路３，４により検出された位相
のずれに応じて位相状態を示す信号ＬＫ／ＵＬＫを生成
するロック状態判定回路５とを備えたことを特徴とする
半導体集積回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
し、さらに詳しくは、信号の位相を同期させるための方
法を実現する半導体集積回路に関するものである。

【０００２】

【従来の技術】従来の位相同期ループ（ＰＬＬ）回路で
は、データ信号Dataに対する位相差が０となるクロック
信号CKを生成するよう電圧制御発振器（ＶＣＯ）が制御
される。ここで一般的には、データ信号Dataとクロック
信号CKの位相は位相比較器により比較され、該比較の結
果として位相比較器から出力された位相差信号がローパ
スフィルタを介してＶＣＯへフィードバックされる。

【０００３】そして、従来においては、上記クロック信
号CKの周波数をデータ信号Dataの周波数と合わせる過程
や両信号の位相差が大きくなるような場合において、同
期をとるために必要とされる時間を短縮するため、ロッ
ク検出回路とループ利得切り替え回路等を用いてＰＬＬ
回路の時定数を切り替える方式が採用されることがあ
る。

【０００４】また、ＰＬＬ回路は、ＮＲＺ（Non-Return
to Zero）方式のデータ信号からクロック信号を再生す
るいわゆるクロック再生回路（Clock＆Data Recovery−
ＣＤＲ）に適用することが検討されている。ここで、Ｎ
ＲＺ方式のデータ通信は、クロック信号の論理レベルが
ロウレベルからハイレベルへ遷移するタイミングか、あ
るいはハイレベルからロウレベルへ遷移するタイミング
のいずれか一方のみに追随してデータの符号が変化する
通信方式であり、クロック周波数の１／２が基本波とな
る。

【０００５】ここで、従来のロック検出回路を図１に示
す。図１に示されるように、図２（ａ）に示されるデー
タ信号Dataを遅延回路３０により一定時間遅延させるこ
とにより生成された図２（ｃ）に示されたデータ信号D-
Dataと、図２（ｂ）に示されたクロック信号Clockとが
遅延フリップフロップ３１に供給される。そして、遅延
フリップフロップ３１は、クロック信号Clockがハイレ
ベルである期間Ｔ_Ｌ（例えば時刻Ｔ１から時刻Ｔ２の
間）においてデータ信号D-Dataが遷移すれば、ロックし
ていると判定する。

【０００６】この場合、ロックしていると判定するため
のロック範囲を位相の進みと遅れで対称とするために
は、図２（ｃ）に示されるように、データ信号Dataの遅
延量Ｔ _Ｄを丁度クロック信号Clockがハイレベルとなっ
ている期間Ｔ_Ｌ（例えば時刻Ｔ１から時刻Ｔ２の間）の
半分、つまりクロック信号Clockの１／４周期に設定す
る必要がある。そのため、このような従来のロック検出
回路ではデータ信号Dataの遅延量に関する精度が高く要
求される。また、上記ロック範囲は必ずクロック信号Cl
ockの１／２周期である期間Ｔ_Ｌに限られるため、自由
度が少ない。

【０００７】そして、上記ロック検出回路がロック状態
からはずれたことは検出できるが、非ロック状態を検出
した場合には、クロック信号の周波数がデータ信号の周
波数より高いためにロック状態から外れたのか、クロッ
ク信号の周波数がデータ信号の周波数より低いためにロ
ック状態から外れたのかを判別することはできないた
め、別途周波数カウンタ等を設けてデータ信号とクロッ
ク信号の周波数を比較する必要があった。

【０００８】さらに、上記のような周波数カウンタ等を
設ければ、回路規模が増大するばかりでなく、データ信
号とクロック信号の周波数の比較に多大な時間を要し、
該ＰＬＬ回路を素早くロック状態に復帰させることはで
きないという問題があった。

【０００９】

【発明が解決しようとする課題】本発明は、上述の問題
を解消するためになされたもので、正確かつ迅速に信号
の同期を図るための信号同期方法を実現する半導体集積
回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記の目的は、データ信
号とクロック信号の間におけるロック状態又はアンロッ
ク状態を検出する半導体集積回路であって、データ信号
及びクロック信号が供給され、データ信号又はクロック
信号の少なくとも一方の位相をずらすことにより、デー
タ信号に対するクロック信号の位相遅れが第一の範囲内
であるかどうかを示す第一の位相判定信号を生成する第
一の位相判定回路と、データ信号及びクロック信号が供
給され、データ信号又はクロック信号の少なくとも一方
の位相をずらすことにより、データ信号に対するクロッ
ク信号の位相進みが第二の範囲内であるかどうかを示す
第二の位相判定信号を生成する第二の位相判定回路と、
第一の位相判定信号と第二の位相判定信号が供給され、
第一の位相判定信号と第二の位相判定信号に基づいてデ
ータ信号とクロック信号の間におけるロック状態又はア
ンロック状態を示すロック状態判定信号を生成するロッ
ク状態判定回路とを備えたことを特徴とする半導体集積
回路を提供することにより達成される。

【００１１】このような手段によれば、簡易な構成によ
りクロック信号とデータ信号との位相関係、より具体的
にはクロック信号がデータ信号に対してロック状態であ
るかアンロック状態であるか、を正確に判定することが
できる。

【００１２】ここで、第一の位相判定信号と第二の位相
判定信号が供給され、第一の位相判定回路においてデー
タ信号に対するクロック信号の位相遅れが第一の基準範
囲内からはずれたことが検出されるタイミングと、第二
の位相判定回路においてデータ信号に対するクロック信
号の位相進みが第二の基準範囲内からはずれたことが検
出されるタイミングとに基づいて、データ信号の周波数
とクロック信号の周波数との大小関係を示す周波数判定
信号を生成する周波数判定回路をさらに備えた半導体集
積回路とすることができる。

【００１３】また、上記半導体集積回路は、データ信号
の位相とクロック信号の位相を比較して、位相のずれに
応じた比較結果信号を生成する位相比較回路と、ロック
状態判定信号に応じて比較結果信号又は周波数判定信号
を選択的に出力する選択回路とをさらに備えたものとす
ることができ、上記位相比較回路は、Ｂａｎｇ−Ｂａｎ
ｇ型位相比較回路とすることができる。

【００１４】さらに、第一の位相判定回路又は第二の位
相判定回路は、テスト信号と、データ信号又はクロック
信号の少なくとも一方とを入力信号とする論理回路を含
むものとすることができる。

【００１５】

【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一又は相当部分を示す。［実施の形態１］本発明の実施の形態１に係る半導体集
積回路は、データ信号とクロック信号との間における同
期状態（ロック状態）又は非同期状態（アンロック状
態）を検出する回路であり、その構成が図３に示され
る。

【００１６】図３に示されるように、本実施の形態１に
係る半導体集積回路は、遅延回路１，２と、位相判定回
路３，４と、ロック状態判定回路５とを備える。ここ
で、位相判定回路３及び遅延回路２にはクロック信号Ｃ
Ｋが供給され、位相判定回路４及び遅延回路１にはデー
タ信号Dataが供給される。

【００１７】また、位相判定回路３の一方の入力端は遅
延回路１に接続され、位相判定回路４の一方の入力端は
遅延回路２に接続される。そして、ロック状態判定回路
５の二つの入力端はそれぞれ位相判定回路３，４に接続
される。

【００１８】一般に、上記クロック再生回路（ＣＤＲ）
では、データ信号から再生され電圧制御発振器（ＶＣ
Ｏ）から出力されたクロック信号に応じてデータ信号と
クロック信号のタイミングを合わせ直す（「リタイミン
グ」ともいう）ので、データ信号の変化点とクロック信
号が例えばハイレベルからロウレベルへ遷移する変化点
の位相差が一定の範囲内にあるときにロック状態である
と定義される。

【００１９】すなわち、図４に示されるように、図４
（ａ）に示されたデータ信号Dataに対しては、例えば図
４（ｂ）に示されるように、クロック信号のハイレベル
からロウレベルへの遷移点がデータの変化点を含む時刻
Ｔ２から時刻Ｔ３の範囲内に含まれる場合にはロック状
態とされ、時刻Ｔ１から時刻Ｔ２の間及び時刻Ｔ３から
時刻Ｔ４の間に含まれる場合にはアンロック状態とな
る。

【００２０】ここで、上記のようなロック又はアンロッ
ク状態を検出する手段としては、クロック信号と同一周
波数を有しデューティが異なる図４（ｃ）に示された信
号ＳＡを用いることにより、データ信号Dataが遷移した
際に該信号ＳＡが１（論理レベルがハイレベル）であれ
ばロック状態、０（論理レベルがロウレベル）であれば
アンロック状態であると判定する方法も考えられる。こ
のような方法を実現するロック検出回路としては図５に
示される回路も考えられる。

【００２１】図５に示されるように、このロック検出回
路は遅延回路３０，３２と遅延フリップフロップ３１及
びＮＡＮＤ回路３３を備える。このような構成を有する
ロック検出回路は、図６（ｂ）に示されたクロック信号
Clockを二つに分け、図６（ｃ）に示されるように一方
を遅延回路（反転回路）３２で時間Ｔ_Ｄ１だけ遅延させ
てクロック信号D-Clockを生成する。そして、これら二
つのクロック信号Clock，D-ClockをＮＡＮＤ回路３３に
より合成することによって、図６（ｄ）に示される信号
Ｓ_Ｎを生成し、クロック信号Clockのデューティを変化
させている。

【００２２】しかしながら、データ信号Data及びクロッ
ク信号が高い周波数になると、高調波を含む上記信号Ｓ
Ａのようなデューティの異なる波形を作ること及びクロ
ック信号との位相関係を調整することが困難になってく
るので、クロック信号の波形をそのまま利用する方法が
必要である。

【００２３】従って、本実施の形態１に係る半導体集積
回路では、上記信号ＳＡの代わりに図４（ｂ）に示され
たクロック信号ＣＫを異なる位相だけずらすことによ
り、位相のずれを判定する際の基準とされる図４（ｄ）
及び図４（ｅ）に示された信号ＳＢ，ＳＣを生成し、こ
れらの信号とデータ信号Dataの変化点とを比較して該比
較結果を合成することによりロック状態の判定出力信号
を生成する。

【００２４】このとき、上記信号ＳＢは、アンロックと
判定する位相区間（時刻Ｔ１から時刻Ｔ２の間、又は時
刻Ｔ３から時刻Ｔ４の間）の半分に相当する時間τだけ
図４（ｂ）に示されたクロック信号ＣＫを遅延させた信
号とされる。また、上記信号ＳＣはクロック信号ＣＫを
クロック信号ＣＫの半周期に相当する時間遅らせると共
に、上記位相区間の半分に相当する時間τだけ位相を早
めた信号とされる。

【００２５】ここで特に、図４（ｅ）に示された該信号
ＳＣについては、遅延という方法によって生成すること
は難しい。従って、本実施の形態１に係る半導体集積回
路では、クロック信号ＣＫを反転させて図４（ｆ）に示
された信号ＳＣ’を生成すると共に、信号ＳＢを生成す
るときにクロック信号ＣＫを遅延させる時間だけデータ
信号Dataを遅延させることにより、クロック信号ＣＫと
信号ＳＣとの位相関係と等価的な位相関係を得ることと
する。

【００２６】以上より、信号ＳＢを生成するための遅延
回路と信号ＳＣを生成するための遅延回路とを共通化す
ることによって、データ信号Dataの変化点を中心とする
前後対称のロック検出範囲（それらの範囲の和は時刻Ｔ
２から時刻Ｔ３の間となる）が得られ、また位相判定手
段として二つの同一な回路を用いることができる。そし
てさらには、二つの該位相判定手段から出力される信号
を合成する手段としては、単純な論理和あるいは論理積
をとる回路が採用され、最終的にロックあるいはアンロ
ック状態を判定する信号が得られる。

【００２７】ここで、図７は、図３に示された本実施の
形態１に係る半導体集積回路の一具体例を示す回路図で
ある。図７に示されるように、位相判定回路３，４はそ
れぞれ遅延フリップフロップ（Ｄ−ＦＦ）３ａ，４ａに
より構成することができ、ロック状態判定回路５はＮＡ
ＮＤ回路５ａにより構成することができる。

【００２８】また、図７に示された半導体集積回路は、
等価的に図８に示された半導体集積回路として構成する
こともできる。すなわち、図８に示された半導体集積回
路は、図７に示された半導体集積回路に比してクロック
信号ＣＫが供給されるバッファ７と、データ信号Dataが
供給されるバッファ８とをさらに備え、ＮＡＮＤ回路５
ａの代わりにＯＲ回路６が備えられる。

【００２９】これにより、図８に示された半導体集積回
路によれば、予めバッファ７，８によりクロック信号Ｃ
Ｋ及びデータ信号Dataを反転させておくことにより、容
易にロックあるいはアンロック状態を判定する信号を生
成することができる。

【００３０】以下において、図８に示された半導体集積
回路の動作を、図９に示されたタイミングチャートを参
照しつつ説明する。まず、図９（ａ）に示されるクロッ
ク信号ＣＫがバッファ７に供給され、図９（ｂ）に示さ
れるデータ信号Dataがバッファ８に供給される。

【００３１】そして、バッファ７は該クロック信号ＣＫ
を反転させ、図９（ｃ）に示された反転クロック信号／
ＣＫ（信号）を生成して遅延フリップフロップ３ａに
供給する。また、バッファ７は反転クロック信号／ＣＫ
（信号）を遅延回路２に供給する。この遅延回路２は
供給された信号を反転すると共に所定時間遅延させ、
図９（ｆ）に示されたクロック信号ＣＫ’（信号）を
遅延フリップフロップ４ａに供給する。

【００３２】一方、バッファ８は該データ信号Dataを反
転させ、図９（ｇ）に示された反転データ信号／Data
（信号）を生成して遅延フリップフロップ４ａに供給
する。また、バッファ８は反転データ信号／Data（信号
）を遅延回路１に供給する。この遅延回路１は供給さ
れた信号を反転すると共に所定時間遅延させ、図９
（ｄ）に示されたデータ信号Data’（信号）を遅延フ
リップフロップ３ａに供給する。

【００３３】ここで、図９（ｄ）に示されるように、デ
ータ信号Data’が時刻Ｔ３においてロウレベル（Ｌ）か
らハイレベル（Ｈ）に遷移すると、時刻Ｔ３における反
転クロック信号／ＣＫのレベルがロウレベルであること
に応じて図９（ｅ）に示された信号がハイレベルから
ロウレベルへ遷移し、ラッチされる。また、図９（ｄ）
に示されるように、データ信号Data’が時刻Ｔ５におい
てロウレベル（Ｌ）からハイレベル（Ｈ）に遷移する場
合には、時刻Ｔ５における反転クロック信号／ＣＫのレ
ベルがハイレベルであることに応じて図９（ｅ）に示さ
れた信号がロウレベルからハイレベルへ遷移し、ラッ
チされる。

【００３４】ここで、信号がロウレベルである時刻Ｔ
３から時刻Ｔ５の間においては、図４に示された信号Ｓ
Ｃを判断基準としたとき、クロック信号ＣＫがアンロッ
ク状態にあることを意味する。

【００３５】同様に、図９（ｇ）に示されるように、反
転データ信号／Dataが時刻Ｔ４においてロウレベル
（Ｌ）からハイレベル（Ｈ）に遷移すると、時刻Ｔ４に
おけるクロック信号ＣＫ’のレベルがロウレベルである
ことに応じて図９（ｈ）に示された信号がハイレベル
からロウレベルへ遷移し、ラッチされる。また、図９
（ｇ）に示されるように、反転データ信号／Dataが時刻
Ｔ６においてロウレベル（Ｌ）からハイレベル（Ｈ）に
遷移する場合には、時刻Ｔ６におけるクロック信号Ｃ
Ｋ’のレベルがハイレベルであることに応じて図９
（ｈ）に示された信号がロウレベルからハイレベルへ
遷移し、ラッチされる。

【００３６】ここで、信号がロウレベルである時刻Ｔ
４から時刻Ｔ６の間においては、図４に示された信号Ｓ
Ｂを判断基準としたとき、クロック信号ＣＫがアンロッ
ク状態にあることを意味する。

【００３７】そして、図８に示されたＯＲ回路６は、図
９（ｅ）に示された信号と図９（ｈ）に示された信号
との論理和をとり、ロック状態であるかアンロック状
態であるかを示す図９（ｉ）に示された信号ＬＫ／ＵＬ
Ｋ（信号）を生成し出力する。

【００３８】以上より、信号ＬＫ／ＵＬＫがハイレベル
の期間はクロック信号ＣＫがデータ信号Dataに対してロ
ック状態であることを意味し、ロウレベルの期間はアン
ロック状態であることを意味する。

【００３９】なお、図４（ｄ）に示された信号ＳＢは図
９（ｆ）に示されたクロック信号ＣＫ’（信号）に相
当し、図４（ｆ）に示された信号ＳＣ’は図９（ｃ）に
示された反転クロック信号／ＣＫ（信号）に相当する
ことになる。

【００４０】以上より、本発明の実施の形態１に係る半
導体集積回路によれば、簡易な構成によりクロック信号
ＣＫとデータ信号Dataとの位相関係、より具体的にはク
ロック信号ＣＫがデータ信号Dataに対してロック状態で
あるかアンロック状態であるか、を正確に判定すること
ができる。［実施の形態２］図１０は、本発明の実施の形態２に係
る半導体集積回路の構成を示す図である。ここで、本実
施の形態２に係る半導体集積回路は、上記の実施の形態
１に係る半導体集積回路と同様に、クロック信号ＣＫが
データ信号Dataに対してロック状態にあるかアンロック
状態にあるかを判定すると共に、さらにクロック信号Ｃ
Ｋの周波数がデータ信号Dataの周波数に比して高いか低
いかを判定する機能を有するものである。

【００４１】図１０に示されるように、本実施の形態２
に係る半導体集積回路は、図３に示された半導体集積回
路と同様な構成を有するが、位相判定回路３，４に接続
された周波数高低判定回路９をさらに備える点で相違す
るものである。

【００４２】そして、この周波数高低判定回路９は、よ
り具体的には図１１に示されるように、遅延フリップフ
ロップ３ａ，４ａに接続されたセット・リセットフリッ
プフロップ１０により構成することができる。

【００４３】次に、本実施の形態２に係る半導体集積回
路の動作を、図１２に示されたタイミングチャートを参
照しつつ説明する。なお、図１２においてはクロック信
号ＣＫの周波数がデータ信号Dataより低い場合が示され
る。

【００４４】本実施の形態２に係る半導体集積回路は、
上記実施の形態１に係る半導体集積回路と同様に動作す
るが、セット・リセットフリップフロップ１０により図
１２（ｊ）に示された信号ＳＱ（信号）が生成され、
出力される。

【００４５】図１２（ａ）及び図１２（ｂ）に示される
ように、クロック信号ＣＫの位相はデータ信号Dataの位
相に対し時間の経過と共に遅れていくため、図１２
（ｅ）に示されるようにまず時刻Ｔ３において遅延フリ
ップフロップ３ａから出力される信号がハイレベルか
らロウレベルへ遷移する。そして、時刻Ｔ６において
は、遅延フリップフロップ４ａから出力される信号もハ
イレベルからロウレベルへ遷移し、ＯＲ回路６はアンロ
ック状態を示すロウレベルの信号（信号）を出力す
る。

【００４６】さらに、時刻Ｔ７になると、クロック信号
ＣＫの位相が再度データ信号Dataの位相に近づくため、
遅延フリップフロップ３ａから出力される信号がハイレ
ベルとなる。そして、時刻Ｔ８においては、遅延フリッ
プフロップ４ａから出力される信号もロウレベルからハ
イレベルに遷移し初期状態に戻る。

【００４７】ここで、図１２（ｊ）に示されるように、
セット・リセットフリップフロップ１０は、Ｓ端子にハ
イレベル（論理値１）の信号が入力されると共にＲ端子
にロウレベル（論理値０）の信号が入力される時刻Ｔ４
から時刻Ｔ６まではハイレベルの信号ＳＱを出力し、Ｓ
端子及びＲ端子にロウレベル（論理値０）の信号が入力
される時刻Ｔ６から時刻Ｔ７までは信号ＳＱのレベルを
ハイレベルに保持する。そして、Ｓ端子にロウレベルの
信号が入力されると共にＲ端子にハイレベルの信号が入
力される時刻Ｔ７から時刻Ｔ８まではロウレベルの信号
ＳＱを出力する。

【００４８】なお、クロック信号ＣＫの周波数がデータ
信号Dataの周波数より高い場合には、逆に遅延フリップ
フロップ４ａの出力は遅延フリップフロップ３ａより先
に変化する。

【００４９】従って、遅延フリップフロップ３ａ，４ａ
のいずれが先にアンロック状態（ロウレベル）の出力信
号を出力するかによって、セット・リセットフリップフ
ロップ１０から出力される信号ＳＱの論理レベルが決め
られるため、信号ＳＱの論理レベルに応じてクロック信
号ＣＫの周波数がデータ信号Dataの周波数より高いか低
いかを容易に判定することができる。

【００５０】また、本発明の実施の形態２に係る半導体
集積回路によれば、二つの位相判定回路３，４が共に出
力信号を遷移させることにより得られるロック状態の判
定結果よりも、必ず先に周波数の比較結果を得ることが
できるため、周波数高低判定回路９から出力された信号
Ｈ／Ｌをロック状態判定回路５から出力されるアンロッ
ク信号ＵＬＫによりゲートするための遅延回路が不要と
なり、マージンも大きくとれるため、半導体集積回路の
簡素化を図ると共に信頼性の高い動作を実現することが
できる。［実施の形態３］図１３は、本発明の実施の形態３に係
る半導体集積回路の構成を示す図である。ここで、本実
施の形態３に係る半導体集積回路は、上記の実施の形態
２に係る半導体集積回路と同様に、クロック信号ＣＫが
データ信号Dataに対してロック状態にあるかアンロック
状態にあるかを判定すると共に、クロック信号ＣＫの周
波数がデータ信号Dataの周波数に比して高いか低いかを
判定する機能を有するものであるが、さらにロック状態
から外れアンロック状態になった場合には上記判定に基
づいて速やかにロック状態に復帰できる機能を有するも
のである。

【００５１】図１３に示されるように、本実施の形態３
に係る半導体集積回路は、図１０に示された半導体集積
回路からなるロック検出回路１３と、クロック信号ＣＫ
とデータ信号Dataとを入力する位相比較回路１１と、セ
レクタ回路１２とを備える。

【００５２】ここで、位相比較回路１１はクロック信号
ＣＫとデータ信号Dataの位相を比較してその位相差を示
す信号を出力する。また、セレクタ回路１２は位相比較
回路１１と周波数高低判定回路９及びロック状態判定回
路５に接続され、ロック状態判定回路５から供給される
信号ＬＫ／ＵＬＫに応じて、位相比較回路１１から出力
される信号又は周波数高低判定回路９から出力される
信号のいずれか一方を位相周波数比較信号ＣＳとして
選択的に出力する。

【００５３】以下において、本実施の形態３に係る半導
体集積回路の動作を、図１４に示されたタイミングチャ
ートを参照しつつ説明する。本実施の形態３に係る半導
体集積回路は、上記実施の形態２に係る半導体集積回路
と同様に動作するが、位相比較回路１１によりクロック
信号ＣＫとデータ信号Dataとの位相が比較され、その比
較結果として図１４（ｉ）に示された信号がセレクタ
回路１２へ出力される。

【００５４】一方、図１４に示される例においては、図
１４（ａ）に示されたクロック信号ＣＫの周波数が図１
４（ｂ）に示されたデータ信号Dataの周波数より高いた
め、該周波数の関係を示す信号ＳＱが周波数高低判定回
路９からセレクタ回路１２へ供給される。

【００５５】ここで、図１４（ｇ）及び図１４（ｊ）に
示されるように、セレクタ回路１２はロック状態判定回
路５から供給される信号がハイレベルとされるロック状
態においては、位相比較回路１１から出力される信号
を位相周波数比較信号ＣＳとして選択的に出力し、ロッ
ク状態判定回路５から供給される信号がロウレベルとさ
れるアンロック状態においては、周波数高低判定回路９
から出力される信号ＳＱ（信号）を位相周波数比較信
号ＣＳとして選択的に出力する。従って、図１４（ｊ）
に示される時刻Ｔ２から時刻Ｔ４までの斜線部において
は、位相周波数比較信号ＣＳとしてハイレベルの信号Ｓ
Ｑがセレクタ回路１２から出力される。

【００５６】ここで、一般的なＰＬＬ回路では位相比較
回路１１の出力信号がローパスフィルタを通して電圧制
御発振器（ＶＣＯ）にフィードバックされる。そして、
この場合における上記出力信号（信号）の波形は、横
軸をクロック信号ＣＫのデータ信号Dataに対する位相進
みとしたとき、図１５に示されるような鋸波となり、そ
の平均値は該鋸刃の中点（縦目盛0.5）を通る実線ＡＬ
１により示される。

【００５７】一方、本実施の形態３に係るセレクタ回路
１２から出力される位相周波数比較信号ＣＳは、上記の
ようにアンロック状態において周波数高低判定回路９か
ら出力される信号ＳＱとされるため、図１５に示される
ように時刻Ｔ０までと時刻Ｔ２から時刻Ｔ４までの間は
縦目盛１の大きさを有するハイレベルの信号となる。

【００５８】これより、位相周波数比較信号ＣＳの平均
値は、図１５の破線ＡＬ２により示されるため、位相比
較回路１１から出力された鋸波からなる信号の平均値よ
り上昇することが分かる。

【００５９】従って、電圧制御発振器に供給される位相
周波数比較信号ＣＳの平均値が増加するため、クロック
信号ＣＫの周波数がデータ信号Dataの周波数より高い上
記例において、電圧制御発振器により生成するクロック
信号ＣＫの周波数がより効果的に下げられることにな
る。

【００６０】以上より、本発明の実施の形態３に係る半
導体集積回路によれば、電圧制御発振器（ＶＣＯ）によ
り生成されるクロック信号ＣＫをより速く所望の周波数
を持った信号とすることができる。［実施の形態４］図１６は、本発明の実施の形態４に係
る半導体集積回路の構成を示す回路図である。図１６に
示されるように、本実施の形態４に係る半導体集積回路
は、図１３に示された実施の形態３に係る半導体集積回
路と同様な構成を有し、ロック検出回路１４と、ＢＢＤ
（Bang-Bang Type Phase Detector）位相比較回路１５
と、セレクタ回路１６，１７とオペアンプ１８とを備え
る。

【００６１】そして、ロック検出回路１４は、図１１に
示された半導体集積回路と同様な構成を有し、遅延回路
１，２と、遅延フリップフロップ３ｂ，４ｂと、ＯＲ回
路６と、セット・リセットフリップフロップ１９とを含
む。

【００６２】ここで、ＢＢＤ位相比較回路１５にはクロ
ック信号ＣＫとデータ信号Dataとが供給され、セレクタ
回路１６にはＢＢＤ位相比較回路１５からの出力Ｕｐ
と、セット・リセットフリップフロップ１９からの出力
Ｑ（信号ＣＫＬ）とが供給される。また、セレクタ回路
１７にはＢＢＤ位相比較回路１５からの出力Ｄｎと、セ
ット・リセットフリップフロップ１９からの出力／Ｑ
（信号ＣＫＨ）とが供給される。そしてさらに、オペア
ンプ１８は二つのセレクタ回路１６，１７に接続され
る。

【００６３】以上のような構成を有する本実施の形態４
に係る半導体集積回路は、上記実施の形態３に係る半導
体集積回路と同様に動作するが、ＢＢＤ位相比較回路１
５はクロック信号ＣＫのデータ信号Dataに対する位相の
進遅に応じて、図１７（ｌ）に示される出力Ｕｐと図１
７（ｍ）に示される出力Ｄｎの二つの信号を出力する。

【００６４】一方、図１６に示されたセット・リセット
フリップフロップ１９は、クロック信号ＣＫの周波数と
データ信号Dataの周波数との大小関係に応じて、図１７
（ｊ）に示される信号ＣＫＬと図１７（ｋ）に示される
信号ＣＫＨを出力する。これにより、図１７（ｎ）に示
されるように、セレクタ回路１６はＯＲ回路６から供給
された図１７（ｉ）に示される信号に応じて、ロック
状態である時刻Ｔ５まで及び時刻Ｔ６以降は出力Ｕｐを
信号Ｓ１として出力し、アンロック状態である時刻Ｔ５
から時刻Ｔ６までの斜線部においては信号ＣＫＬを信号
Ｓ１として出力する。

【００６５】また同様に、図１７（ｏ）に示されるよう
に、セレクタ回路１７はＯＲ回路６から供給された信号
に応じて、ロック状態である時刻Ｔ５まで及び時刻Ｔ
６以降は出力Ｄｎを信号Ｓ２として出力し、アンロック
状態である時刻Ｔ５から時刻Ｔ６までの斜線部において
は信号ＣＫＨを信号Ｓ２として出力する。

【００６６】これにより、オペアンプ１８は供給された
信号Ｓ１から信号Ｓ２を減算し、図１７（ｐ）に示され
る信号Ｓ３を出力する。

【００６７】また、図１８に示されるように、ＢＢＤ位
相比較回路１５からの出力Ｕｐ及び出力Ｄｎは実線によ
り示される波形を有するが、本実施の形態４に係るセレ
クタ回路１６，１７はアンロック状態においてセット・
リセットフリップフロップ１９から出力された信号を出
力する。

【００６８】これにより、上記実施の形態３に係る半導
体集積回路と同様に信号の平均値を実線ＡＬ１のレベル
から破線ＡＬ２のレベルとすることができるため、結果
的に電圧制御発振器（ＶＣＯ）により生成されるクロッ
ク信号ＣＫをより速く所望の周波数を持った信号とする
ことができる。

【００６９】以上より、本発明の実施の形態４に係る半
導体集積回路によれば、上記実施の形態３に係る半導体
集積回路と同様な効果を奏すると共に、２出力の位相周
波数比較回路を構成して、クロック信号ＣＫがデータ信
号Dataに対してアンロック状態にある場合には無信号あ
るいはエラー状態を示す信号を生成することもできるた
め、より汎用性を高めることができる。［実施の形態５］図１９は、本発明の実施の形態５に係
る半導体集積回路の構成を示す図である。図１９に示さ
れるように、本実施の形態５に係る半導体集積回路は、
図１６に示された実施の形態４に係る半導体集積回路に
含まれたロック検出回路１４と同様な構成を有するが、
入力端の一方にテスト信号Testが供給されるＯＲ回路２
０が遅延回路２の代わりに備えられる点で相違するもの
である。

【００７０】このような構成を有する本実施の形態５に
係る半導体集積回路は、位相判定回路としての遅延フリ
ップフロップ３ａ，４ａの論理試験を容易に実現するも
のである。

【００７１】すなわち、遅延フリップフロップ３ａを試
験する場合においては、上記テスト信号Testを１と固定
することにより、ＯＲ回路２０を不活性化する。そし
て、クロック信号ＣＫの周波数を下げることにより、低
周波数における遅延フリップフロップ３ａの論理試験を
容易に実施することができる。

【００７２】また同様に、遅延フリップフロップ４ａを
試験する場合においては、上記クロック信号ＣＫを０Ｖ
に固定してテスト信号Testを任意に切り替えることによ
り、低周波数における遅延フリップフロップ４ａの論理
試験を容易に実施することができる。

【００７３】以上のように、本発明の実施の形態５に係
る半導体集積回路によれば、外部から供給される信号を
遅延させる回路としてＯＲ回路やＡＮＤ回路、あるいは
ＮＯＲ回路など２つ以上の入力端を持った論理回路を用
いることにより、遅延させる信号（例えばクロック信号
ＣＫ）を他の信号（例えばデータ信号Data）とは独立に
変化させることができるため、所望の回路を対象として
例えば直流試験など任意の試験を容易に実施することが
できる。

【００７４】なお、図１９に示された本実施の形態５に
係る半導体集積回路においては、テスト信号Testをロウ
レベルに固定しておくことにより、支障なく通常動作を
遂行することもできる。

【発明の効果】上述の如く、本発明に係る半導体集積回
路によれば、簡易な構成によりクロック信号とデータ信
号との位相関係、より具体的にはクロック信号がデータ
信号に対してロック状態であるかアンロック状態である
か、を正確に判定することができる。

【図面の簡単な説明】

【図１】従来のロック検出回路の構成を示す回路図であ
る。

【図２】図１に示されたロック検出回路の動作を示すタ
イミングチャートである。

【図３】本発明の実施の形態１に係る半導体集積回路の
構成を示す図である。

【図４】図３に示された半導体集積回路の動作を説明す
る図である。

【図５】従来における他のロック検出回路の構成を示す
回路図である。

【図６】図５に示されたロック検出回路の動作を示すタ
イミングチャートである。

【図７】図３に示された半導体集積回路の第一の具体例
を示す回路図である。

【図８】図３に示された半導体集積回路の第二の具体例
を示す回路図である。

【図９】図７及び図８に示された半導体集積回路の動作
を説明するタイミングチャートである。

【図１０】本発明の実施の形態２に係る半導体集積回路
の構成を示す図である。

【図１１】図１０に示された半導体集積回路の具体例を
示す回路図である。

【図１２】図１１に示された半導体集積回路の動作を説
明するタイミングチャートである。

【図１３】本発明の実施の形態３に係る半導体集積回路
の構成を示す図である。

【図１４】図１３に示された半導体集積回路の動作を示
すタイミングチャートである。

【図１５】図１３に示された半導体集積回路の動作を説
明する波形図である。

【図１６】本発明の実施の形態４に係る半導体集積回路
の構成を示す図である。

【図１７】図１６に示された半導体集積回路の動作を示
すタイミングチャートである。

【図１８】図１６に示された半導体集積回路の動作を説
明する波形図である。

【図１９】本発明の実施の形態５に係る半導体集積回路
の構成を示す図である。

【符号の説明】

１，２，３０，３２遅延回路３，４位相判定回路３ａ，３ｂ，４ａ，４ｂ，３１遅延フリップフロップ
（Ｄ−ＦＦ）５ロック状態判定回路５ａ，３３ＮＡＮＤ回路６，２０ＯＲ回路７，８バッファ９周波数高低判定回路１０，１９セット・リセットフリップフロップ（ＲＳ
−ＦＦ）１１位相比較回路１２，１６，１７セレクタ回路１３，１４ロック検出回路１５ＢＢＤ位相比較回路１８オペアンプ

Claims

【特許請求の範囲】

【請求項１】データ信号とクロック信号の間における
ロック状態又はアンロック状態を検出する半導体集積回
路であって、前記データ信号及び前記クロック信号が供給され、前記
データ信号又は前記クロック信号の少なくとも一方の位
相をずらすことにより、前記データ信号に対する前記ク
ロック信号の位相遅れが第一の範囲内であるかどうかを
示す第一の位相判定信号を生成する第一の位相判定回路
と、前記データ信号及び前記クロック信号が供給され、前記
データ信号又は前記クロック信号の少なくとも一方の位
相をずらすことにより、前記データ信号に対する前記ク
ロック信号の位相進みが第二の範囲内であるかどうかを
示す第二の位相判定信号を生成する第二の位相判定回路
と、前記第一の位相判定信号と前記第二の位相判定信号が供
給され、前記第一の位相判定信号と前記第二の位相判定
信号に基づいて前記データ信号と前記クロック信号の間
における前記ロック状態又は前記アンロック状態を示す
ロック状態判定信号を生成するロック状態判定回路とを
備えたことを特徴とする半導体集積回路。
【請求項２】前記第一の位相判定信号と前記第二の位
相判定信号が供給され、前記第一の位相判定回路におい
て前記データ信号に対する前記クロック信号の位相遅れ
が前記第一の基準範囲内からはずれたことが検出される
タイミングと、前記第二の位相判定回路において前記デ
ータ信号に対する前記クロック信号の位相進みが前記第
二の基準範囲内からはずれたことが検出されるタイミン
グとに基づいて、前記データ信号の周波数と前記クロッ
ク信号の周波数との大小関係を示す周波数判定信号を生
成する周波数判定回路をさらに備えた請求項１に記載の
半導体集積回路。
【請求項３】前記データ信号の位相と前記クロック信
号の位相を比較して、位相のずれに応じた比較結果信号
を生成する位相比較回路と、前記ロック状態判定信号に応じて前記比較結果信号又は
前記周波数判定信号を選択的に出力する選択回路とをさ
らに備えた請求項２に記載の半導体集積回路。
【請求項４】前記位相比較回路は、Ｂａｎｇ−Ｂａｎ
ｇ型位相比較回路である請求項３に記載の半導体集積回
路。
【請求項５】前記第一の位相判定回路又は前記第二の
位相判定回路は、テスト信号と、前記データ信号又は前
記クロック信号の少なくとも一方とを入力信号とする論
理回路を含む請求項１から４のいずれかに記載の半導体
集積回路。