JP2002196697A

JP2002196697A - 表示パネル及び基板結合方法

Info

Publication number: JP2002196697A
Application number: JP2000396131A
Authority: JP
Inventors: Takeshi Toyoshima; 剛豊島; Kazuhiro Sasaki; 和広佐々木; Katsuhiko Morosawa; 克彦両澤
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2000-12-26
Filing date: 2000-12-26
Publication date: 2002-07-12
Anticipated expiration: 2020-12-26
Also published as: JP4396031B2

Abstract

(57)【要約】【課題】素子破壊が発生しない構成を有する表示パネ
ルを提供する。【解決手段】画像表示部１は、ＴＦＴ基板５と対向基
板６との間に封入された液晶５４と、液晶５４に電圧を
印加して画像を表示させるための共通電極１１及び画素
電極１２と、を備える。ゲートドライバ２及びドレイン
ドライバ３は、ＴＦＴ基板５と対向基板６との間に形成
され、画素電極１２に電圧を供給する。シール部４は、
ＴＦＴ基板５と対向基板６との間隔を一定に保つギャッ
プ材４２を含むシール材４１から形成され、ＴＦＴ基板
５と対向基板６とを接着して液晶５４を封入する。ま
た、ゲートドライバ２は、多層構造を有する多層素子が
形成された多層領域と、多層素子以外の素子が形成され
た非多層領域とを有し、シール部４は、少なくとも多層
領域にかからないように、画像表示部１、ゲートドライ
バ２、及び、ドレインドライバ３の周囲に形成されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示パネルに関す
る。また、本発明は、１対の基板を結合する方法に関す
る。

【０００２】

【従来の技術】従来の液晶表示パネルは、図２０に示す
ように、１対の基板間に封入された液晶に所定の電圧を
印加することにより画像を表示する。上記１対の基板は
画像表示領域の周りに充填されたシール材により接着
（結合）され、これにより、液晶が１対の基板間に封入
されている。

【０００３】また、上記シール材は所定サイズのギャッ
プ材を含んでおり、このギャップ材により１対の基板間
の距離が一定に保たれている。このような液晶表示パネ
ルは、未硬化のシール材を塗布した一方の基板に他方の
基板を貼り合わせて押しつけながらシール材を硬化させ
ることにより基板間距離がほぼギャップ材の径にして接
合している。

【０００４】

【発明が解決しようとする課題】しかし、画像表示用の
電圧を液晶に印加するためのＴＦＴ（Thin Film Transi
stor）及びＴＦＴ信号を供給する配線からなる駆動回路
が基板のシール材塗布領域の外側に設置されている場
合、一方の基板が駆動回路及び配線が設けられる領域の
分だけ他方の基板より大きくなり液晶表示パネル自体が
多くなってしまうといった問題があった。また、駆動回
路が外に剥き出しになるため破壊されやすい構造となっ
ていた。

【０００５】これらを解消するために図２１に示すよう
に液晶表示パネルを小型にするために駆動回路をシール
材内部に設けるとシール材中のギャップ材が駆動回路を
破壊してしまう場合がある。

【０００６】上記駆動回路を構成する素子の中には、複
数の層（膜）から形成された多層素子（ＴＦＴや容量
等）群が存在し、多層素子と多層素子に信号を入力また
は出力するための配線が複雑に混在していた。このよう
な多層素子は一般に配線と比べても高く突出しているの
で駆動回路が設けられた基板と対向基板との間では多層
素子と対向基板との距離が最も短いため多層素子上にギ
ャップ材が乗り上げると圧着する際に多層素子が破壊さ
れてしまう場合がある。

【０００７】また、多層素子の頭頂点が配線と同じ程度
の高さに位置したとしても配線は剛性のある金属で形成
されているのでギャップ材の押しつけに対して断線しに
くいが、多層素子は金属の他にシリコン窒化物等の絶縁
膜やアモルファスシリコンやポリシリコン等の半導体膜
により構成しているため、押しつぶされることにより破
壊されやすい。このように、多層素子が破壊されてしま
うと、液晶表示パネルは正常に動作することができな
い。結果として、従来の液晶表示パネルは、高い歩留ま
りを実現することができない。

【０００８】従って、本発明の第１の観点は、小型化可
能な表示パネルを提供することを目的とする。また、本
発明の第２の観点は、素子破壊が発生しない構成を有す
る表示パネルを提供することを目的とする。さらに、本
発明の第３の観点は、高い歩留まりを実現する小型化可
能な基板の結合方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の観点にかかる表示パネルは、１対の
基板間に複数の画素を有する光学的手段と、該光学的手
段に所定の電圧を印加するために該１対の基板の一方の
基板上に形成された信号線と、を備える表示手段と、前
記一方の基板上に形成された複数の層から形成される多
層素子を有し、前記信号線に所定の電圧を供給する駆動
手段と、前記多層素子に所定の電圧を印加するための配
線が設けられる領域の少なくとも一部に重なるように充
填され、前記１対の基板を貼り合わせる結合材と、から
構成されることを特徴とする。この発明によれば、結合
材を配線領域の少なくとも一部と重ねるのでその分基板
面積を縮小できるといった効果をもたらす。

【００１０】前記結合材は、前記表示手段及び前記駆動
手段の全体を囲むように、該表示手段及び該駆動手段の
周囲に充填されていてもよい。

【００１１】前記配線には、クロック信号又は定電圧が
印加されてもよい。

【００１２】前記多層素子は、アクティブ素子であって
もよい。

【００１３】前記結合材は、前記１対の基板間を所定距
離に保持する距離保持材を含んでもよい。

【００１４】本発明の第１の観点にかかる他の表示パネ
ルは、一対の基板と、前記一対の基板間に封入された液
晶と、前記一対の基板の一方に設けられた画素電極と、
前記画素電極に接続された画素用トランジスタと、前記
画素用トランジスタに出力信号を供給する駆動用トラン
ジスタと、前記駆動用トランジスタに電圧を印加するた
めに、前記一対の基板の一方に設けられた配線と、前記
一対の基板を貼り合わせ、前記配線の少なくとも一部の
上方に設けられたシール材と、から構成されることを特
徴とする。

【００１５】前記配線には、クロック信号又は定電圧が
印加されてもよい。

【００１６】前記シール材には、ギャップ材が混在して
いてもよい。

【００１７】前記駆動用トランジスタは、前記画素用ト
ランジスタと同一工程で形成されてもよい。

【００１８】前記駆動用トランジスタは、シフトレジス
タを構成していてもよい。

【００１９】本発明の第２の観点にかかる表示パネル
は、一対の基板と、前記一対の基板間に封入された液晶
と、前記一対の基板の少なくとも一方に設けられた電極
と、前記液晶を囲み、前記一対の基板を貼り合わせたシ
ール材と、前記シール材に囲まれ前記電極に信号を供給
するシフトレジスタを構成するトランジスタと、から構
成されることを特徴とする表示パネル。

【００２０】本発明によればシフトレジスタを構成する
トランジスタは、液晶とともにシール材により囲まれ保
護されているので破壊を防止することができる。

【００２１】前記トランジスタは前記一対の基板間距離
よりも低い高さであってもよい。

【００２２】前記トランジスタに信号を供給する配線
は、前記シール材の下方に配置されてもよい。

【００２３】前記配線から供給される信号は、前記シフ
トレジスタの奇数段又は偶数段を構成するトランジスタ
へのクロック信号を含んでもよい。

【００２４】本発明の第３の観点にかかる基板結合方法
は、液晶に所定の電圧を印加して画像を表示させるため
の信号線が形成された表示領域と、該信号線に所定の電
圧を供給する駆動回路が形成された回路領域と、を有す
る第１基板上の所定領域に結合材を充填する充填工程
と、前記結合材が充填された前記第１基板上に第２基板
を載置し、圧力を加えることにより該第１基板と該第２
基板とを結合する結合工程と、を備え、前記駆動回路
は、複数の層から形成される多層素子と、該多層素子に
接続され外部からの信号を供給するための配線と、から
形成され、前記結合材は、前記第１基板と前記第２基板
との間を所定距離に保持する距離保持材を含み、前記結
合工程は、前記結合材が、少なくとも前記配線の形成領
域の少なくとも一部に重なり且つ前記多層素子に重なら
ないように前記第１基板と前記第２基板とを結合する工
程を備える、ことを特徴とする。

【００２５】本発明によれば、結合工程において、距離
保持材が多層素子に接触することがないので破壊を防止
し高い歩留まりを実現することができるとともに結合材
が配線の形成領域の少なくとも一部に重なるので重なり
分だけ基板面積を縮小できる。

【００２６】

【発明の実施の形態】次に、本発明の第１の実施の形態
にかかる液晶表示パネルについて図面を参照して説明す
る。

【００２７】第１の実施の形態にかかる液晶表示パネル
は、例えばアクティブマトリックス駆動型の表示パネル
であり、１対の基板間に形成された様々な回路等により
構成されている。

【００２８】具体的には、図１（ａ）及び（ｂ）に示す
ように、画像表示部１、ゲートドライバ２、ドレインド
ライバ３、及び、シール部４が、ＴＦＴ基板５とカラー
フィルタが設けられた対向基板６との間に形成されてい
る。なお、図１（ｂ）は、図１（ａ）のＡ−Ａ’断面図
である。

【００２９】画像表示部１は、対向基板６上に形成され
た透明な共通電極１１と、ＴＦＴ基板５上にマトリック
ス状に形成された複数の画素電極１２と、各画素電極１
２に個別に電圧を印加するためのＴＦＴ１３と、ＴＦＴ
基板５と対向基板６との間に封入された液晶（光学的手
段）５４と、から形成されている。

【００３０】また、ＴＦＴ基板５上には、ＴＦＴ１３の
ゲートに所定の電圧を供給するためのゲートライン（信
号線）１４が行方向に形成され、ＴＦＴ１３のソースに
所定の電圧を供給するためのドレインライン（信号線）
１５が列方向に形成されている。

【００３１】ゲートドライバ２は、ＴＦＴ基板５上に形
成され、画像表示部１のゲートライン１４に接続されて
いる。ゲートドライバ２は、例えばシフトレジスタであ
り、トランジスタ（ＴＦＴ）や容量等のように導電膜及
び絶縁膜が積層された多層構造を有する素子（多層素
子）、抵抗のように１つの層から形成された単層素子、
及び、信号や電源の供給路となる配線等から形成され、
ＴＦＴ１３を行毎に順次走査する。具体的には、ゲート
ドライバ２は、図示せぬ制御回路から供給される制御信
号等に従って、ゲートライン１４に所定の電圧を供給
し、マトリックス状に配置されたＴＦＴ１３を行毎に順
次オンする。

【００３２】ドレインドライバ３は、単結晶シリコンか
らなる集積回路チップでありＴＦＴ基板５上に形成さ
れ、画像表示部１のドレインライン１５に接続されてい
る。ドレインドライバ３は、図示せぬ制御回路から供給
される制御信号等に従って、ドレインライン１５に所定
の電圧を供給する。これにより、行毎に順次導通状態と
なる上記画素電極１２のそれぞれに所定の電圧が印加さ
れ、所定の画像が表示される。

【００３３】シール部４は、図１（ａ）に示すように、
画像表示部１及びゲートドライバ２を囲むように形成さ
れている。シール部４は、ＴＦＴ基板５と対向基板６と
を結合（接着）させるシール材４１から形成され、液晶
５４を基板間に封止する。また、シール材４１は、所定
サイズのギャップ材４２を複数含んでおり、ＴＦＴ基板
５と対向基板６との間隔を一定に保つ。なお、ギャップ
材４２のサイズは、ＴＦＴ基板５と対向基板６との間隔
に応じて設定される。

【００３４】上記構成の液晶表示パネルを製造する際、
ＴＦＴ基板５と対向基板６との圧着工程で、シール材４
１に含まれるギャップ材４２がゲートドライバ２の多層
素子に乗り上げないようにしなければならない。

【００３５】ギャップ材４２が多層素子上に乗っている
と、ＴＦＴ基板５と対向基板６とを結合する際の圧力に
より、多層素子が破壊されてしまう場合がある。多層素
子の中でも、ＴＦＴ等のアクティブ素子は、結合時の圧
力により層の間隔が変化し、その特性が大きく変化して
しまう。従って、多層素子、特にアクティブ素子上にギ
ャップ材４２が乗り上げないようにしなければならな
い。

【００３６】例えば、シール材４１が充填されたＴＦＴ
基板５上に対向基板６を載置して圧着する場合、図２
（ａ）及び（ｂ）に示すように、圧着工程によりシール
材４１（シール部４）の領域が広がる。このため、ＴＦ
Ｔ基板５上にシール材４１を充填する際には、図３に示
すように、シール材４１の充填領域とゲートドライバ２
との間にマージン（例えば０．１９（ｍｍ）程度）を設
ける。これにより、上記圧着工程でギャップ材４２がゲ
ートドライバ２の多層素子に乗り上げて破壊してしまう
ことを防止できる。

【００３７】なお、ＴＦＴ基板５上にシール材４１を充
填する際、上記と同様に、シール材４１の充填領域と画
像表示部１及びドレインドライバ３との間にマージンを
設けてもよい。このようにすると、上記圧着工程でギャ
ップ材４２が画像表示部１及びドレインドライバ３の回
路上に乗り上げてしまうことを防止できる。

【００３８】以上のように、シール部４が画像表示部
１、ゲートドライバ２、及び、ドレインドライバ３に重
ならないように形成されているため、ギャップ材４２が
画像表示部１、ゲートドライバ２、及び、ドレインドラ
イバ３の回路上に乗り上げてしまうことがない。即ち、
画像表示部１、ゲートドライバ２、及び、ドレインドラ
イバ３の回路を、上記圧着工程で破損してしまうことを
防止できる。これにより、液晶表示パネルの高い歩留ま
りを実現することができる。

【００３９】次に、本発明の第２の実施の形態にかかる
液晶表示パネルについて図面を参照して説明する。図４
は、この実施の形態にかかる液晶表示パネルを備えたデ
ジタルスチルカメラの外観を示す斜視図である。図示す
るように、このデジタルスチルカメラは、カメラ本体部
１０１とレンズユニット部１０２とから構成されてい
る。

【００４０】カメラ本体部１０１は、その正面に表示部
１１０と、モード設定キー１１２ａとを備える。モード
設定キー１１２ａは、画像を撮影し、後述する画像メモ
リに記録する撮影モードと、記録された画像を再生する
再生モードとの切り換えを行うためのキーである。表示
部１１０は、液晶表示装置によって構成され、撮影モー
ド時には撮影前にレンズで捉えている画像を表示する
（モニタリングモード）ためのビューファインダとして
機能し、再生モード時には記録された画像を表示するた
めのディスプレイとして機能する。表示部１１０の構成
については、詳しく後述する。

【００４１】カメラ本体部１０１は、また、その上面に
電源キー１１１と、シャッターキー１１２ｂと、「＋」
キー１１２ｃと、「−」キー１１２ｄと、シリアル入出
力端子１１３とを備える。電源キー１１１は、スライド
操作することによって、デジタルスチルカメラの電源を
オン／オフするためのキーである。

【００４２】シャッターキー１１２ｂは、撮影モード時
に画像の記録を指示すると共に、再生モード時に選択内
容の決定を指示するためのキーである。「＋」キー１１
２ｃ及び「−」キー１１２ｄは、再生モード時に画像メ
モリに記録されている画像データから表示部１１０に表
示するための画像データを選択したり、記録／再生時の
条件設定のために用いられる。シリアル入出力端子１１
３は、外部の装置（パーソナルコンピュータ、プリンタ
など）との通信を行うためのケーブルを挿入するための
端子である。

【００４３】レンズユニット部１０２は、撮影すべき画
像を結像するレンズを図の背面側に備える。レンズユニ
ット部１０２は、カメラ本体部１０１に結合した軸にを
中心に上下方向に３６０°回動可能に取り付けられてい
る。

【００４４】図５は、図４のデジタルスチルカメラの回
路構成を示すブロック図である。図示するように、この
デジタルスチルカメラの回路は、表示部１１０と、キー
入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄと、マ
トリクス状に複数の撮像画素が配列され、受光した光の
強度によって電荷を蓄積するＣＣＤ（Charge Coupled D
evice）１２１と、サンプルホールド回路１２２と、Ａ
／Ｄ変換器１２３と、垂直ドライバ１２４と、タイミン
グジェネレータ１２５と、カラープロセス回路１２６
と、ＤＭＡコントローラ１２７と、ＤＲＡＭ１２８と、
記録用メモリ１３０と、キー入力部１１２ａ、１１２
ｂ、１１２ｃ、１１２ｄからのコマンドに従ってに格納
されたプログラムを実行し、デジタルスチルカメラの各
回路部を制御するＣＰＵ（Central Processing Unit）
１３１と、画像圧縮伸長回路１３２と、ＶＲＡＭコント
ローラ１３３と、ＶＲＡＭ１３４と、デジタルビデオエ
ンコーダ１３５と、シリアル入出力端子１１３とを備え
る。

【００４５】撮影モードにおける上記回路の動作状態を
説明する。撮影モードには２つの動作モードがあり、撮
影した画像を表示部１１０にて表示するモニタリングモ
ードと、撮影した画像を画像データとして記録する画像
記録モードと、に分けられる。

【００４６】モニタリングモードでは、ＣＰＵ１３１が
予め設定された撮像周期毎にタイミングジェネレータ１
２５及びカラープロセス回路１２６を制御によりＣＣＤ
１２１を駆動し、ＣＣＤ１２１は垂直ドライバ１２４か
ら出力された駆動信号Ｓｐに基づいて撮影した画像の光
量に応じて変換された電気信号Ｓｅをサンプルホールド
回路１２２に順次出力する。

【００４７】サンプルホールド回路１２２は、この電気
信号Ｓｅのうちの実効部分Ｓｅ’をＡ／Ｄ変換器１２３
に出力する。Ａ／Ｄ変換器１２３は、実効部分Ｓｅ’を
デジタルデータＳｄに変換してカラープロセス回路１２
６に出力し、カラープロセス回路１２６は、デジタルデ
ータＳｄから輝度／色差デジタルデータであるＹＵＶデ
ータをＤＭＡコントローラ１２７に出力する。ＤＭＡコ
ントローラ１２７は、ＹＵＶデータをＤＲＡＭ１２８に
記録・更新する。

【００４８】ＣＰＵ１３１は、ＤＭＡコントローラ１２
７から転送された１フレーム分のＹＵＶデータをＤＲＡ
Ｍ１２８から読み出し、ＶＲＡＭコントローラ１３３を
介してＶＲＡＭ１３４に書き込む。また、デジタルビデ
オエンコーダ１３５は、一定周期毎にＶＲＡＭコントロ
ーラ１３３を介してＶＲＡＭ１３４より１フレーム分の
ＹＵＶデータを線順次で読み出してアナログビデオ信号
Ｓａを生成し、表示部１１０に出力する。

【００４９】シリアル入出力端子１１３は、ＣＰＵ１３
１が外部機器とデータのシリアル転送を行うための入出
力端子である。キー入力部１１２ａ、１１２ｂ、１１２
ｃ、１１２ｄは、それぞれカメラ本体部１０１に配され
たモード設定キー１１２ａ、シャッターキー１１２ｂ、
「＋」キー１１２ｃ及び「−」キー１１２ｄから構成さ
れ、これらの各キーからの入力に従ったコマンドをＣＰ
Ｕ１３１に投入する。

【００５０】以下に、画像記録モードを説明する。まず
ＣＣＤ１２１がサンプルホールド回路１２２に電気信号
Ｓｅを出力し続けている状態で操作者がデジタルスチル
カメラのシャッターキー１１２ｂを押すことにより、Ｃ
ＰＵ１３１がタイミングジェネレータ１２５及びカラー
プロセス回路１２６を制御して転送動作が停止される。

【００５１】そして、最後に転送された１フレーム分の
電気信号Ｓｅはモニタリングモードと同様に、サンプル
ホールド回路１２２、Ａ／Ｄ変換器１２３、及びカラ
ープロセス回路１２６を介してＹＵＶデータに変換され
る。ＣＰＵ１３１は、このＹＵＶデータをＤＭＡコント
ローラ１２７を介して所定のフォーマットで読み出し、
画像圧縮伸長回路１３２に入力し圧縮させる。圧縮され
たデータは、記録用メモリ１３０で保存される。この保
存が終了後、ＣＰＵ１３１は、タイミングジェネレータ
１２５及びカラープロセス回路１２６を再び起動し、モ
ニタリングモードに自動的に戻る。

【００５２】再生モードでは、キー入力部１１２ａ、１
１２ｂ、１１２ｃ、１１２ｄでの操作に応じて、記録用
メモリ１３０で保存された圧縮データを画像圧縮伸長回
路１３２で伸長し、この圧縮を解凍された１フレーム分
のＹＵＶデータを画像圧縮伸長回路１３２から読み出
し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３
４に書き込む。

【００５３】ＶＲＡＭ１３４に書き込まれた１フレーム
分のＹＵＶデータは、ビデオエンコーダ１３５で線順次
で読み出して変換され、アナログビデオ信号Ｓａとして
表示部１１０に出力される。また画像記録モードで撮影
が終了直後に再生モードに切り替わり、表示部１１０が
撮影した１フレーム分の画像を表示するように設定して
もよい。

【００５４】図６は、図４、図５の表示部１１０の構成
を示すブロック図である。表示部１１０は、液晶表示装
置によって構成されるもので、クロマ回路２１１と、位
相比較器２１２と、レベルシフタ２１３と、液晶コント
ローラ２０１と、ゲートドライバ２０３及びドレインド
ライバ２０４を有する液晶パネル２０２と、を備える。

【００５５】モニタリングモード及び画像記録モードの
いずれにおいても、クロマ回路２１１はデジタルビデオ
エンコーダ１３５のアナログビデオ信号Ｓａからアナロ
グＲＧＢ信号Ｓ_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１を生成する。この
とき、アナログＲＧＢ信号Ｓ _Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１は、
液晶パネル２０２の視覚特性に合わせてガンマ補正が行
われている。

【００５６】レベルシフタ２１３は、液晶を交流駆動す
るため、及び明るさを調整するためクロマ回路２１１で
生成されたアナログＲＧＢ信号Ｓ_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１
の極性を１ラインまたは１フレーム毎に反転し、且つ振
幅の制御を行い、レベルシフト処理されたアナログＲＧ
Ｂ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２を出力する。

【００５７】液晶コントローラ２０１は、発振回路を内
蔵し、クロマ回路２１１がアナログビデオ信号Ｓａから
同期分離処理により生成した垂直同期信号ＶＤが入力さ
れることにより垂直方向の同期をとり、水平同期信号Ｈ
Ｄと位相比較信号ＣＫＨによる位相比較器出力によりＰ
ＬＬ（Phase Locked Loop）を構成して水平方向の同期
をとる。そして、液晶コントローラ２０１は、極性反転
制御用信号ＣＫＦをレベルシフタ２１３に出力し、ドレ
インドライバ２０４に制御信号群ＤＣＮＴを出力し、ゲ
ートドライバ２０３に制御信号群ＧＣＮＴを出力する。

【００５８】液晶パネル２０２は、ｍ×ｎ個の画素によ
って構成されるアクティブマトリクス駆動のものであ
り、図７に示すように、一対の基板２２１、２４１間に
液晶（光学的手段）２２８を封入することによって構成
されている。

【００５９】液晶パネル２０２の対向基板２２１には、
クロマ回路２１１で生成され、ＡＣレベル増幅及びＤＣ
レベル増幅されたコモン電圧Ｖ_ＣＯＭ（Ｖ_ＣＯＭはその
値を経時的に変位しても可）が印加されている共通電極
２２６が形成され、液晶パネル２０２の基板２４１に
は、画素に対応する画素電極２２９とアモルファスシリ
コンまたはポリシリコンからなる半導体層２４４を有す
る薄膜トランジスタ（ＴＦＴ）２０２ａとがマトリクス
状に配置されており、画素電極の間にはｎ本のゲートラ
インＧＬ１〜ＧＬｎとｍ本のドレインラインＤＬ１〜Ｄ
Ｌｍとがそれぞれ平行に形成されている。そして、ゲー
トラインＧＬ１〜ＧＬｎと平行してキャパシタラインＣ
Ｌ１〜ＣＬｎが設けられている。

【００６０】対向基板２２１には、基板２４１との対向
面側に赤、緑、青色の光をそれぞれ透過するカラーフィ
ルタ２２３が各々画素電極２２９に対応してマトリクス
状に配置され、カラーフィルタ２２３間には、遮光膜２
２４が配置されている。カラーフィルタ２２３上及び遮
光膜２２４上全面には、窒化シリコンからなる絶縁膜２
２５が覆われ、さらに絶縁膜２２６上には、ＩＴＯから
なる１枚の共通電極２２６が設けられ、共通電極２２６
上には、ラビング処理され液晶２２８を所定方向に初期
配向させるポリイミドからなる配向膜２２７が設けられ
ている。

【００６１】透明基板２４１は、ドレインドライバ２０
４が設けられている一辺が対向基板２２１の対応する辺
より突出したガラス等の基板であり、画像表示部２１７
に、マトリクス状に配置された複数の画素電極２２９
と、ソース電極２４８が画素電極２２９に接続された薄
膜トランジスタ２０２ａと、が設けられ、素子領域２１
５（多層素子領域）及び配線領域２１６（非多層素子領
域）には、ゲートドライバ２０３が設けられ、シール材
４１が画像表示部２１７及び素子領域２１５を囲むとと
もに、配線領域２１６上に設けられている。ドレインド
ライバ２０４は、単結晶シリコンからなる集積回路チッ
プであり液晶２２８より厚いためシール材４１の外側の
基板２４１上に設けられている。そして対向基板２２１
と基板２４１の両外面にはそれぞれ偏光板２２２、２３
３が設けられている。

【００６２】液晶パネル２０２のＴＦＴ２０２ａのゲー
トはゲートラインＧＬ１〜ＧＬｎのいずれかに、ドレイ
ンはドレインラインＤＬ１〜ＤＬｍのいずれかに、ソー
スは画素電極２２９にそれぞれ接続され、画素容量２０
２ｂは、画素電極、共通電極間の液晶２２８で構成され
る。ドレインラインＤＬからの表示信号は、選択されて
いるゲートラインＧＬに対応するＴＦＴ２０２ａを介し
て画素容量２０２ｂに書き込まれる。画素容量２０２ｂ
に書き込まれた表示信号に従って液晶の配向状態が制御
され、液晶を透過する光の量が変化することによって画
像が表示される。

【００６３】キャパシタ２０２ｃは、キャパシタライン
ＣＬ１〜ＣＬｎ、それに重なるゲート絶縁膜２４３及び
画素電極２２９から構成され、キャパシタラインＣＬ１
〜ＣＬｎには、キャパシタ電圧Ｖ_ＣＳが常時印加されて
いる。そして全ての共通電極にはライン毎に可変のコモ
ン電圧Ｖ_ＣＯＭが常時印加されている。

【００６４】ゲートドライバ２０３は、ｎ個の段ＲＳ
（１）〜ＲＳ（ｎ）から構成され、各段ＲＳは図８に示
すように６個の薄膜トランジスタで構成され、液晶コン
トローラ２０１から供給される制御信号群ＧＣＮＴ中の
クロック信号ＣＫ１、ＣＫ２及びｓｔａｒｔ信号ＩＮに
従って、ゲートラインＧＬ１〜ＧＬｎのいずれかを順次
選択して、アクティブ（オン状態）にする。ここでコン
トローラからの制御信号ＧＣＮＴとして、奇数番目の段
ＲＳ（１），ＲＳ（３），・・・には、クロック信号Ｃ
Ｋ１が供給されている。偶数番目の段ＲＳ（２），ＲＳ
（４），・・・には、クロック信号ＣＫ２が供給されて
いる。各段共に、コントローラから定電圧Ｖｓｓが供給
されている。信号ＣＫ１、ＣＫ２のハイレベルは＋１５
（Ｖ）、ローレベルは−１５（Ｖ）である。また、定電
圧Ｖｓｓのレベルは−１５（Ｖ）である。

【００６５】まず図９に示すように、１番目の段ＲＳ
（１）には、コントローラからスタート信号ＩＮが供給
される。スタート信号ＩＮのハイレベルは＋１５
（Ｖ）、ローレベルは−１５（Ｖ）である。２番目以降
の段ＲＳ（２）〜ＲＳ（ｎ）には、それぞれの前段ＲＳ
（１）〜ＲＳ（ｎ−１）からの出力信号ＯＵＴ１〜ＯＵ
Ｔｎ−１が供給される。さらに、各段ＲＳ（ｋ）（ｋ：
１〜ｎの整数）には、後ろの段ＲＳ（ｋ＋１）〜の出力
信号ＯＵＴｋ＋１（但し、最終段ＲＳ（ｎ）の場合は１
番目の段ＲＳ（１）の出力信号ＯＵＴ１がリセットパル
スとして供給される。なお、各段ＲＳ（１）〜ＲＳ
（ｎ）の出力信号ＯＵＴ１〜ＯＵＴｎは、ゲートライン
ＧＬ１〜ＧＬｎにそれぞれ出力される。

【００６６】各段ＲＳ（１）〜ＲＳ（ｎ）は、上記した
ように、基本構成として６つのＴＦＴ２１、２２、２
３、２５、２６、２７を有している。ＴＦＴ２１、２
２、２３、２５、２６、２７は、いずれも基板２２１、
２４１間距離よりも高さが低いｎチャネルＭＯＳ型の電
界効果トランジスタで構成され、基板２４１上にゲート
絶縁膜２４３に窒化シリコンを用い、半導体層２４４に
アモルファスシリコンを用いている。

【００６７】各段ＲＳ（ｋ）のＴＦＴ２１のゲート電極
及びドレイン電極は互いに前段ＲＳ（ｋ−１）のＴＦＴ
２５のソース電極に接続され、ＴＦＴ２１のソース電極
は、ＴＦＴ２２のゲート電極、ＴＦＴ２５のゲート電極
及びＴＦＴ２７のドレイン電極に接続されている。ＴＦ
Ｔ２２のドレイン電極は、ＴＦＴ２３のソース電極及び
ＴＦＴ２６のゲート電極に接続され、ＴＦＴ２２のソー
ス電極、ＴＦＴ２７のソース電極及びＴＦＴ２６のソー
ス電極には定電圧Ｖｓｓが供給されている。

【００６８】そして、ＴＦＴ２３のゲート電極及びドレ
イン電極には定電圧Ｖｓｓより高電位の基準電圧Ｖｄｄ
が供給され、奇数段のＴＦＴ２５のドレイン電極にはク
ロック信号ＣＫ１が供給され、偶数段のＴＦＴ２５のド
レイン電極にはクロック信号ＣＫ２が供給され、各段の
ＴＦＴ２５のソース電極はＴＦＴ２６のドレイン電極に
接続されている。ＴＦＴ２７のゲート電極には、次段の
出力信号ＯＵＴｋ＋１が配線２５５を介し入力される。
ここで、１段目以外の奇数番目の段ＲＳ（ｋ）を例とし
て、各段ＲＳ（１）〜ＲＳ（ｎ）の機能を説明する。

【００６９】ＴＦＴ２１のゲート電極とドレイン電極と
には、前の段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−
１が供給される。ＴＦＴ２１は、ハイレベルの出力信号
ＯＵＴｋ−１が供給されたときにオンし、この出力信号
ＯＵＴｋ−１によりドレイン電極とソース電極との間に
電流が流れることによって、ＴＦＴ２１のソース電極と
ＴＦＴ２２、２５のゲート電極との間の配線２６１の電
圧Ｖａを上昇させる。

【００７０】ＴＦＴ２３のゲート電極とドレイン電極と
には、基準電圧Ｖｄｄが供給されているので、ＴＦＴ２
３は、基準電圧Ｖｄｄを分圧する負荷としての機能を有
する。

【００７１】ＴＦＴ２２は、配線２６１の電圧Ｖａがロ
ー電位のときにオフ状態となり、ＴＦＴ２３を介して供
給された基準電圧Ｖｄｄにより配線２６２の電圧Ｖｂは
上昇する。また、ＴＦＴ２２は、配線２６１に電荷がチ
ャージされているときにオン状態となり、ドレイン電極
とソース電極との間に貫通電流を流させる。ここで、Ｔ
ＦＴ２２、２３は、いわゆるＥＥ型の構成となっている
ため、ＴＦＴ２３が完全なオフ抵抗とならないことで配
線２６２に蓄積された電荷が完全にディスチャージされ
ないことがあるが、ＴＦＴ２６の閾値電圧よりも十分に
低い電圧となる。

【００７２】ＴＦＴ２５のドレイン電極には、信号ＣＫ
１が供給される。ＴＦＴ２５は、配線２６１の電圧Ｖａ
がハイのとき（すなわち、ＴＦＴ２６がオフ状態のと
き）にオン状態となり、入力された信号ＣＫ１によりゲ
ート電極とソース電極と並びにそれらの間のゲート絶縁
膜からなる寄生容量へのチャージアップや、ゲート電極
とドレイン電極と並びにそれらの間のゲート絶縁膜によ
る寄生容量がオン電流によりチャージアップされること
により配線２６１の電圧Ｖａが上昇しゲート飽和電圧に
まで達するとソース−ドレイン電流がほぼ飽和するの
で、出力信号ＯＵＴｋは、迅速にクロック信号ＣＫ１と
ほぼ同電位となる。ＴＦＴ２５は、また、配線２６１の
電圧Ｖａがローのとき（すなわち、ＴＦＴ２６がオン状
態のとき）にオフ状態となり、ドレイン電極に供給され
た信号ＣＫ１の出力を遮断する。

【００７３】ＴＦＴ２６のドレイン電極には、定電圧Ｖ
ｓｓが供給される。ＴＦＴ２６は、配線２６２の電圧Ｖ
ｂがローのとき（すなわち、ＴＦＴ２５がオン状態のと
き）にオフ状態となり、ＴＦＴ２５のソース電極から出
力された信号のレベルを当該段の出力信号ＯＵＴｋとし
て出力させる。ＴＦＴ２６は、また、配線２６２の電圧
Ｖｂがハイのとき（すなわち、ＴＦＴ２５がオフ状態の
とき）にオン状態となり、ドレイン電極に供給された定
電圧Ｖｓｓのレベルをソース電極から当該段の出力信号
ＯＵＴｋとして出力させる。

【００７４】ＴＦＴ２７のゲート電極には、後ろの段Ｒ
Ｓ（ｋ＋１）の出力信号ＯＵＴｋ＋１が供給される。Ｔ
ＦＴ２７は、ゲート電極に供給される出力信号ＯＵＴｋ
＋１がハイレベルになったときにオンし、配線２６１に
蓄積された電荷をディスチャージさせる。

【００７５】なお、偶数番目の段ＲＳ（ｋ）において
は、ＴＦＴ２５のドレイン電極にクロック信号ＣＫ２
が、クロック信号ＣＫ１の代わりにコントローラから供
給される。また、１番目の段ＲＳ（１）においては、Ｔ
ＦＴ２１のゲート電極及びドレイン電極にスタート信号
ＩＮが、前の段の出力信号の代わりにコントローラから
供給される。最後の段ＲＳ（ｎ）においては、ＴＦＴ２
７のゲート電極に１番目の段ＲＳ（１）の出力信号ＯＵ
Ｔ１が、供給される。

【００７６】シフトレジスタを構成するＴＦＴ２１、２
２、２３、２５、２６、２７並びに画素ＴＦＴ２０２ａ
は、図１０に示すように、透明基板２４１上に形成され
たアルミ合金又はクロム合金よりなるゲート電極２４２
と、ゲート電極２４２上に形成された窒化シリコンより
なるゲート絶縁膜２４３と、ゲート絶縁膜２４３上にゲ
ート電極２４２と対向して形成されたアモルファスシリ
コン又はポリシリコンからなる半導体層２４４と、半導
体層２４４上に形成された窒化シリコンからなるブロッ
キング層２４５と、ブロッキング層２４５の一端上から
半導体層２４４上に跨って設けられたｎ型不純物がドー
プされたアモルファスシリコンまたはポリシリコンから
なるｎ型半導体層２４６ａと、ブロッキング層２４５の
他端上から半導体層２４４上に跨って設けられたｎ型不
純物がドープされたアモルファスシリコンまたはポリシ
リコンからなるｎ型半導体層２４６ｂと、ｎ型半導体層
２４６ａ、２４６ｂ上からゲート絶縁膜２４３上にわた
って形成されたアルミ合金又はクロム合金よりなるドレ
イン電極２４７、ソース電極２４８と、から構成され、
全てのＴＦＴは同一材料を同一工程で一括してパターニ
ングされて形成される。そしてゲート絶縁膜２４３上及
びソース、ドレイン電極２４７、２４８上を覆うように
窒化シリコンからなる層間絶縁膜２４９が形成され、層
間絶縁膜２４９上及び画素電極２２９上に配向膜２５０
が形成されている。

【００７７】画素ＴＦＴ２０２ａは、ｎ型半導体層２４
６ａ、２４６ｂとソース、ドレイン電極２４７、２４８
との間に画素電極２２９の一端が介在している点のみＴ
ＦＴ２１〜２３、２５〜２７と異なる。

【００７８】ゲートドライバ２０３は、図１１に示すよ
うに、素子領域２１５（多層素子領域）及び配線領域２
１６（非多層素子領域）に跨って形成されており、素子
領域２１５には、ＴＦＴ２１、２２、２３、２５、２
６、２７から構成される段ＲＳ（１）〜ＲＳ（ｎ）が設
けられ、それぞれゲートラインＧＬ１〜ＧＬｎに選択信
号を供給する。段ＲＳ（ｎ）の隣には段ＲＳ（ｎ）のＴ
ＦＴ２７のスイッチ用としてＲＳ（ｎ＋１）が設けら
れ、ＴＦＴ２７がオン状態になると段ＲＳ（ｎ）のＴＦ
Ｔ２１のソースとＴＦＴ２５のゲートとの間の電圧をデ
ィスチャージする。

【００７９】一方、配線領域２１６には、ＴＦＴ２２、
２３、２５、２６、２７に適宜、定電圧Ｖｓｓを供給す
る第１配線２５１、クロック信号ＣＫ１を供給する第２
配線２５２、クロック信号ＣＫ２を供給する第３配線２
５３、基準電圧Ｖｄｄを供給する第４配線２５４が設け
られている。第１配線２５１、第２配線２５２、第３配
線２５３、及び第４配線２５４はいずれもＴＦＴ２１、
２２、２３、２５、２６、２７並びにＴＦＴ２０２ａの
ソース、ドレイン電極２４７、２４８と同一の金属膜を
パターニングすることにより得られており、その上方に
は層間絶縁膜２４９及び配向膜２５０を介してギャップ
材４２が内部に分散されたシール材４１が設けられてい
る。ここで第１配線２５１、第２配線２５２、第３配線
２５３、及び第４配線２５４の頭頂部は、ＴＦＴ２１、
２２、２３、２５、２６、２７並びにＴＦＴ２０２ａの
頭頂部よりも低く且つ薄い半導体層２４４等がないため
に、基板２２１と基板２４１の貼付時に第１配線２５
１、第２配線２５２、第３配線２５３、及び第４配線２
５４に力が加わってもギャップ材４２に押しつぶされて
断線することはなく、ＴＦＴ２１、２２、２３、２５、
２６、２７が素子破壊されることもない。

【００８０】このように第１配線２５１、第２配線２５
２、第３配線２５３、及び第４配線２５４の上方にシー
ル材４１を設けたので基板２４１のシール材４１の外側
の額縁を狭くすることができ、液晶パネル２０２を小型
にすることができる。また、ＴＦＴ２１、２２、２３、
２５、２６、２７は液晶２２８とともにシール材４１と
基板２２１、２４１により囲まれて保護されているので
直接接触することによる素子破壊を防止できる。なお、
図１２に示すように、素子領域２１５を配線領域２１６
の外側、すなわちシール材４１の外側に設けることも可
能であるが、ゲートラインＧＬ１〜ＧＬｎと第１配線２
５１、第２配線２５２、第３配線２５３、及び第４配線
２５４との交差領域で寄生容量が発生してしまうこと
や、直接接触することによる素子破壊の恐れがある。

【００８１】ドレインドライバ２０４は、シフトレジス
タと、レベルシフタと、サンプルホールドバッファと、
マルチプレクサとから構成される。ドレインドライバ２
０４のシフトレジスタは、液晶パネル２０２の水平方向
の画素数に対応するｍ段構成のもので、制御信号群ＤＣ
ＮＴのうちのクロック信号、反転クロック信号及びスタ
ート信号が入力されてアナログＲＧＢ信号のサンプリン
グを行うためのサンプリング信号を生成する。

【００８２】レベルシフタは、サンプリング信号をサン
プルホールドバッファの動作レベルに変換するための回
路である。マルチプレクサは、制御信号群ＤＣＮＴのう
ちの配列信号に基づいてレベルシフタ２１３からのアナ
ログビデオ信号Ｓ_Ｒ２，Ｓ_Ｇ _２，Ｓ_Ｂ２を各ラインの画
素のＲＧＢ配列に応じた順番に整列させて出力する。サ
ンプルホールドバッファは、レベルシフタからのサンプ
リング信号に基づいてアナログビデオ信号Ｓ_Ｒ２，Ｓ
_Ｇ２，Ｓ_Ｂ２をバッファで増幅してドレインラインＤＬ
１〜ＤＬｍに出力する。

【００８３】以下、この実施の形態にかかるデジタルス
チルカメラの動作について、説明する。モード設定キー
１１２ａの操作により、デジタルスチルカメラのモード
が撮影モード（モニタリングモード及び画像記録モー
ド）に設定されている場合には、レンズによって結像さ
れた画像に応じてＣＣＤ１２１の各画素が蓄積した電荷
に対応する電気信号Ｓｅが垂直ドライバ１２４から供給
される駆動信号に従ってサンプルホールド回路１２２に
順次入力され、実効部分のアナログ電気信号Ｓｅ’とし
てＡ／Ｄ変換器１２３に入力される。アナログ電気信号
Ｓｅ’は、Ａ／Ｄ変換器１２３によりデジタルの画像デ
ータＳｄに変換されてカラープロセス回路１２６に供給
される。

【００８４】カラープロセス回路１２６はデジタルデー
タＳｄから輝度／色差デジタルデータであるＹＵＶデー
タをＤＭＡコントローラ１２７に出力し、ＤＭＡコント
ローラ１２７は、ＹＵＶデータをＤＲＡＭ１２８に記
録・更新する。

【００８５】ＣＰＵ１３１は、ＤＭＡコントローラ１２
７から転送された１フレーム毎のＹＵＶデータをＤＲＡ
Ｍ１２８から読み出し、ＶＲＡＭコントローラ１３３を
介してＶＲＡＭ１３４に書き込む。

【００８６】そして、デジタルビデオエンコーダ１３５
は、一定周期毎にＶＲＡＭコントローラ１３３を介して
ＶＲＡＭ１３４より１フレーム分のＹＵＶデータを線順
次で読み出してアナログビデオ信号Ｓａを生成し、表示
部１１０に出力し、表示部１１０で表示される。ここ
で、シャッターキー１１２ｂが操作されると、ＣＰＵ１
３１からの指示に従ってＣＰＵ１３１がタイミングジェ
ネレータ１２５及びカラープロセス回路１２６を制御し
て転送動作が停止される。

【００８７】そして、最後に転送された１フレーム分の
電気信号Ｓｅが、サンプルホールド回路１２２、Ａ／Ｄ
変換器１２３、及びカラープロセス回路１２６を介して
ＹＵＶデータに変換される。ＹＵＶデータは、ＤＭＡコ
ントローラ１２７を介して所定のフォーマットで読み出
し、画像圧縮伸長回路１３２に入力し圧縮され、記録用
メモリ１３０で保存される。

【００８８】一方、モード設定キー１１２ａの操作によ
り、デジタルスチルカメラのモードが再生モードに設定
されている場合には、ＣＰＵ１３１は、「＋」キー１１
２ｃまたは「−」キー１１２ｄの操作によって指示され
た圧縮画像データを記録用メモリ１３０から読み出し、
画像圧縮伸長回路１３２で伸長され、ＶＲＡＭコントロ
ーラ１３３の制御によりＶＲＡＭ１３４に書き込まれ
る。この書き込まれたＹＵＶデータは、デジタルビデオ
エンコーダ１３５によりアナログ化され、アナログビデ
オ信号Ｓａとして表示部１１０に出力される。

【００８９】アナログビデオ信号Ｓａはクロマ回路２１
１に入力され、ガンマ補正されたアナログビデオ信号Ｓ
_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１、垂直同期信号ＶＤ及び水平同期
信号ＨＤに分離される。位相比較器２１２は、クロマ回
路２１１からの水平同期信号ＨＤ及び液晶コントローラ
２０１からの位相比較信号ＣＫＨにより水平方向のタイ
ミングを測り液晶コントローラ２０１に出力する。

【００９０】液晶コントローラ２０１は、これらの信号
に応じて、ドレインドライバ２０４に制御信号群ＤＣＮ
Ｔを出力するとともに、ゲートドライバ２０３に制御信
号群ＧＣＮＴを出力する。液晶コントローラ２０１から
の極性反転制御用信号ＣＫＦに基づき、クロマ回路２１
１から出力されたアナログビデオ信号Ｓ_Ｒ１，Ｓ_Ｇ１，
Ｓ_Ｂ１は、レベルシフタ２１３で１ラインまたは１フレ
ーム毎に極性反転される。この適宜反転されたアナログ
ビデオ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２は、制御信号群ＤＣ
ＮＴに応じてドレインドライバ２０４に入力される。

【００９１】液晶コントローラ２０１が生成した制御信
号群ＧＣＮＴ中のｓｔａｒｔ信号ＩＮがゲートドライバ
２０３に供給されることによって、ゲートドライバ２０
３が動作を開始する。

【００９２】液晶コントローラ２０１からは、クロック
信号が順次供給され、このとき、ゲートラインＧＬ１本
毎に出力されるスタート信号により各段にサンプリング
信号が転送される。転送されたサンプリング信号は、レ
ベルシフタにより動作レベルに変換し、順次出力され
る。

【００９３】アナログビデオ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ
_Ｂ２は、マルチプレクサにパラで入力され、制御信号群
ＤＣＮＴのうちの配列信号に基づいて各ラインの画素の
ＲＧＢ配列に応じた順番に整列させて出力される。マル
チプレクサから出力されたアナログビデオ信号Ｓ_Ｒ２，
Ｓ_Ｇ２，Ｓ_Ｂ２は、レベルシフタからのサンプリング信
号に応じてサンプルホールドバッファ内で順次サンプリ
ングされ、内部のバッファーを介してドレインラインＤ
Ｌ１〜ＤＬｍにパラ出力される。

【００９４】ドレインラインＤＬ１〜ＤＬｍにそれぞれ
供給された表示信号は、ゲートドライバ２０３による選
択に従ってオンされているＴＦＴ２０２ａを介して画素
容量２０２ｂに、１水平期間の間で書き込まれる。表示
部１１０は、以上のような動作を繰り返すことによっ
て、液晶パネル２０２の各画素の画素容量２０２ｂに表
示信号を書き込んでいく。この表示信号に応じて液晶の
配向状態が変化し、「暗」または「明」で各画素が表さ
れている画像が液晶パネル２０２に表示される。

【００９５】上記の実施の形態では、ゲートドライバ２
０３は、各段が基本構成としての６つのＴＦＴ２１〜２
３、２５〜２７から構成されるものとしていた。しかし
ながら、ゲートドライバ２０３は、この構成に限られる
ものではない。ゲートドライバ２０３の他の構成例につ
いて、図１３〜図１９を参照して説明する。

【００９６】図１３に示す構成では、ゲートドライバ２
０３の各段（ｋ：１〜ｎの整数）は、基本構成としての
ＴＦＴ２１〜２３、２５〜２７に加えて、付加構成とし
てのＴＦＴ２４を有している。

【００９７】ＴＦＴ２４は、ドレイン電極がＴＦＴ２５
のソース電極に接続され、ソース電極には定電圧Ｖｓｓ
が供給されている。奇数番目の段ＲＳ（１）、ＲＳ
（３）、……におけるＴＦＴ２４のゲート電極には、信
号ＣＫ１のレベルを反転した信号¬ＣＫ１（¬は、論理
否定を表す。以下、同じ）が第５配線２５６を介して供
給され、偶数番目の段ＲＳ（２）、ＲＳ（４）、……に
おけるＴＦＴ２４のゲート電極には、信号ＣＫ２のレベ
ルを反転した信号¬ＣＫ２が第６配線２５７を介して供
給される。

【００９８】第５配線２５６及び第６配線２５７は、配
線２５１〜２５４と同様にＴＦＴ２１〜２３、２５〜２
７並びにＴＦＴ２０２ａのソース、ドレイン電極２４
７、２４８と同一の金属膜をパターニングすることによ
り得られている。奇数番目の段ＲＳ（１）、ＲＳ
（３）、……におけるＴＦＴ２５のドレイン電極には、
信号ＣＫ１が供給され、偶数番目の段ＲＳ（２）、ＲＳ
（４）、……におけるＴＦＴ２４のドレイン電極には、
信号ＣＫ２が供給される。

【００９９】ＴＦＴ２４は、図１４に示すように、信号
ＣＫ１がハイレベルからローレベルに変化したとき、す
なわち信号¬ＣＫ１がローレベルからハイレベルに変化
するとオンし、ＴＦＴ２５のソース電極と接続されてい
るゲートラインＧＬにチャージされた電荷を強制的に排
出させる。つまり、ＴＦＴ２４は、ＴＦＴ２５からゲー
トラインＧＬに出力されたハイレベルの出力信号ＯＵＴ
ｋを迅速に定電圧Ｖｓｓに下げる機能を有している。こ
のため、出力信号ＯＵＴｋのハイレベルからローレベル
への立ち下がりを鋭敏にすることができる。

【０１００】また図１５に示すように、付加構成として
のＴＦＴ３１を設けてもよい。ＴＦＴ３１は、ゲート電
極に基準電圧Ｖｄｄが印加され、ドレイン電極が配線２
６１に接続され、ソース電極に定電圧Ｖｓｓが供給され
ている。これにより、ＴＦＴ３１は、配線２６２のディ
スチャージとともにオンし、配線２６１に蓄積される電
荷の量を調整して、配線２６１の電位を安定させるもの
である。

【０１０１】図１６に示す構成では、図１５のＴＦＴ３
１の替わりに抵抗素子３２を設けている。抵抗素子３２
は、十分な大きさの抵抗値を有しており、ＴＦＴ３１と
同様に、配線２６１に蓄積される電荷の量を調整して、
配線２６１の電位を安定させる機能を有している。

【０１０２】図１７、図１８に示す構成では、各段ＲＳ
（ｋ）（ｋ：１〜ｎの整数）においてそれぞれ図１５、
図１６に示す構成にＴＦＴ２４が付加されている。この
ため、図１１に示すゲートドライバ２０３の全体構成に
おいて、各段ＲＳ（１）〜ＲＳ（ｎ）に信号ＣＫ１また
は信号ＣＫ２のレベルを反転した信号¬ＣＫ１または¬
ＣＫ２が適宜供給される。

【０１０３】ここで、ＴＦＴ２４がなくても動作可能な
理由について説明する。ＴＦＴ２５のソース電極から出
力される信号ＣＫ１（またはＣＫ２）のレベルがローレ
ベルに変化すると、ハイレベル時にドレイン電極に接続
された配線に蓄積された電荷が強制的にディスチャージ
されることはないものの、出力信号ＯＵＴｋのレベル
は、信号ＣＫ１のローレベルまで変化することができ
る。また上述した各実施の形態では、図１９に示すよう
に、ＴＦＴ２３の替わりに抵抗素子３３を設けてもよ
い。

【０１０４】また、上記各実施の形態では、ｎ＋１番目
の段ＲＳ（ｎ＋１）の出力信号ＯＵＴｎ＋１をｎ番目の
段ＲＳ（ｎ）のＴＦＴ２７のゲート電極に供給し、これ
によってｎ番目の段ＲＳ（ｎ）の配線２６１の電圧Ｖａ
をハイ電位からロー電位にシフトさせていた。しかしな
がら、液晶コントローラ２０１からの制御信号ＧＣＮＴ
にｎ番目の段ＲＳ（ｎ）の配線２６１のディスチャージ
用の信号φを付加し、ハイレベルの出力信号ＯＵＴｎが
出力された後、信号φによりｎ番目の段ＲＳ（ｎ）のＴ
ＦＴ２７のゲートをオンしｎ番目の段ＲＳ（ｎ）の配線
２６１の電極Ｖａをディスチャージしてもよい。これに
より、ｎ＋１番目の段ＲＳ（ｎ＋１）を設けなくても正
常に動作することが可能となる。

【０１０５】また、上記各実施の形態では、図９のタイ
ミングチャートで示したように、１垂直期間が開始する
とコントローラからハイレベルのスタート信号ＩＮをゲ
ートドライバ２０３の１番目の段ＲＳ（１）に供給する
ものとしていた。しかしながら、この場合におけるスタ
ート信号ＩＮは、ｎ番目の段ＲＳ（ｎ）から出力される
出力信号ＯＵＴｎと同じである。

【０１０６】従って、ゲートドライバ２０３を連続駆動
させる場合には、１番最初にイニシャルパルスとしてハ
イレベルのスタート信号ＩＮを供給する以外は、ｎ番目
の段ＲＳ（ｎ）からの出力信号ＯＵＴｎを１番目の段Ｒ
Ｓ（１）のＴＦＴ２１に供給するものとしてもよい。こ
の場合、一番最初のスタート信号ＩＮにより、出力信号
ＯＵＴｎがハイレベルになるが、このタイミングではド
レインラインＤＬにプリチャージ電圧が供給されていな
いので特に問題ない。

【０１０７】上記各実施の形態では、ゲートドライバ２
０３にクロック信号や定電圧等が供給される配線２５１
〜２５７が設けられた配線領域２１６にシール材４１を
設けたのでゲートドライバ２０３のＴＦＴ２１〜２３、
２５〜２７をギャップ材４２により損壊する恐れがな
く、基板面積を小さくすることができる。上記各実施の
形態では、配線２５１〜２５７上全てにシール材４１を
設けたが、配線２５１〜２５７のうちの一本でもシール
材４１と重なっていれば重なった分だけ、小型化するこ
とができる。

【０１０８】上記各実施の形態では、ＴＦＴ２１〜２
３、２５〜２７が画素ＴＦＴ２０２ａと実質的に同じ材
料、同じ構造で形成されているため、頭頂部が十分低い
のでシール材４１内部に配置することができる。

【０１０９】上記単層素子及び配線は、通常、ＴＦＴ基
板５上に形成された導電膜や絶縁膜等を所定の形状にパ
ターニングすることにより形成される。このため、単層
素子や配線上にギャップ材４２が乗り上げた状態でＴＦ
Ｔ基板５と対向基板６とを圧着しても、単層素子や配線
が破損してしまうことはない。

【０１１０】上記構成の液晶表示パネルを製造する際に
は、第１の実施の形態と同様に、ＴＦＴ基板５と対向基
板６との圧着工程で、ギャップ材４２がゲートドライバ
２０３の多層素子（多層素子の中でも特にアクティブ素
子）上に乗り上げないようにする。このため、シール材
４１の充填領域と多層素子領域２１５との間にマージン
（例えば０．１９（ｍｍ）程度）を設ける。これによ
り、上記圧着工程でギャップ材４２がゲートドライバ２
０３の多層素子上に乗り上げて破壊してしまうことを防
止できる。

【０１１１】また、上記と同様に、ドレインドライバ２
０４を多層素子が形成される多層素子領域と、単層素子
及び配線が形成される非多層素子領域とに分け、シール
部４をドレインドライバ２０４の非多層素子領域に重な
るように形成してもよい。即ち、画像表示部１、ゲート
ドライバ２の多層素子領域２１５、及び、ドレインドラ
イバの多層素子領域の周りを囲むようにシール部４を形
成してもよい。このようにしても、上記圧着工程でギャ
ップ材４２がドレインドライバ３の回路を破壊してしま
うことを防止できる。

【０１１２】以上のように、シール部４が画像表示部
１、ゲートドライバ２０３の多層素子領域２１５に重な
らないようにそれらの周囲に形成されているため、画像
表示部１及びゲートドライバ２の回路が、上記圧着工程
でギャップ材４２により破損してしまうことを防止でき
る。これにより、液晶表示パネルの高い歩留まりを実現
することができる。

【０１１３】また、液晶表示パネルは、ＴＦＴの組み合
わせにより構成される駆動装置を有していれば単純マト
リックス駆動型の表示パネルでもよい。この場合も、上
記と同様に、少なくとも多層素子の形成領域を除いた領
域にギャップ材４２を含むシール材４１を充填すること
により、素子破壊を防止することができる。

【０１１４】また、上記シール材４１は、例えば所定の
熱や光を加えることにより固化してＴＦＴ基板５と対向
基板６とを結合するものであってもよい。

【０１１５】また、本発明は、光学的手段として液晶に
限らず、１対の基板間に様々な回路が形成されている表
示パネル（例えばプラズマディスプレイパネル、ＦＥＤ
（Field Emission Display）等）に適用可能である。

【０１１６】

【発明の効果】以上の説明から明らかなように、本発明
によって、表示パネルの高い歩留まりを実現することが
できる。

【図面の簡単な説明】

【図１】第１の実施の形態にかかる液晶表示パネルの構
成図である。

【図２】２枚の基板を接着する際の接着材の広がりを示
す図である。

【図３】図１に示す液晶表示パネルを製造する際の、シ
ール材の充填領域を示す平面図である。

【図４】液晶表示素子を備えたデジタルスチルカメラを
示す斜視図である。

【図５】図４のデジタルスチルカメラの構成を示すブロ
ック図である。

【図６】図５の表示部を示す回路図である。

【図７】第２の実施の形態にかかる液晶表示パネルの構
成を示す断面図である。

【図８】ゲートドライバのシフトレジスタの１段を示す
回路図である。

【図９】図８に示すシフトレジスタの波形チャートを示
す図である。

【図１０】シフトレジスタのＴＦＴ及び画素ＴＦＴを示
す断面図である。

【図１１】図８に示す液晶表示パネルを製造する際の、
シール材の充填領域を示す平面図である。

【図１２】図８に示す液晶表示パネルを製造する際の、
シール材の他の充填領域を示す平面図である。

【図１３】シフトレジスタの他の構成例を示す断面図で
ある。

【図１４】図１３に示すシフトレジスタの波形チャート
を示す図である。

【図１５】シフトレジスタの他の構成例を示す断面図で
ある。

【図１６】シフトレジスタの他の構成例を示す断面図で
ある。

【図１７】シフトレジスタの他の構成例を示す断面図で
ある。

【図１８】シフトレジスタの他の構成例を示す断面図で
ある。

【図１９】シフトレジスタの他の構成例を示す断面図で
ある。

【図２０】従来の液晶表示パネルの構成を示す断面図で
ある。

【図２１】従来の液晶表示パネルの他の構成例を示す断
面図である。

【符号の説明】

１・・・画像表示部、２・・・ゲートドライバ、３・・・ドレイ
ンドライバ、４・・・シール部、５・・・ＴＦＴ基板、６・・・
対向基板、１１・・・共通電極、１２・・・画素電極、１３・・
・ＴＦＴ（Thin Film Transistor ）、１４・・・ゲートラ
イン、１５・・・ドレインライン、４１・・・シール材、４２
・・・ギャップ材、２１５・・・多層素子領域、２１６・・・非
多層素子領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｆ 9/00 ３４８Ｇ０９Ｆ 9/00 ３４８ＣＦターム(参考） 2H089 LA15 NA48 QA02 QA12 TA09 TA12 2H092 GA59 JA24 JB51 JB56 KB24 NA29 PA04 PA06 PA08 5C094 AA15 AA42 AA43 AA47 AA48 BA03 BA43 CA19 DA09 DA12 DA13 DB01 DB04 EA04 EA07 EB02 EC02 FA01 FB12 FB14 FB15 GA10 GB10 5G435 AA17 AA18 BB12 CC09 EE37 KK05

Claims

【特許請求の範囲】

【請求項１】１対の基板間に複数の画素を有する光学的
手段と、該光学的手段に所定の電圧を印加するために該
１対の基板の一方の基板上に形成された信号線と、を備
える表示手段と、前記一方の基板上に形成された複数の層から形成される
多層素子を有し、前記信号線に所定の電圧を供給する駆
動手段と、前記多層素子に所定の電圧を印加するための配線が設け
られる領域の少なくとも一部に重なるように充填され、
前記１対の基板を貼り合わせる結合材と、から構成されることを特徴とする表示パネル。
【請求項２】前記結合材は、前記表示手段及び前記駆動
手段の全体を囲むように、該表示手段及び該駆動手段の
周囲に充填されている、ことを特徴とする請求項１に記
載の表示パネル。
【請求項３】前記配線には、クロック信号又は定電圧が
印加されることを特徴とする請求項１又は請求項２に記
載の表示パネル。
【請求項４】前記多層素子は、アクティブ素子である、
ことを特徴とする請求項１乃至請求項３の何れか１項に
記載の表示パネル。
【請求項５】前記結合材は、前記１対の基板間を所定距
離に保持する距離保持材を含むことを特徴とする請求項
１乃至請求項４の何れか１項に記載の表示パネル。
【請求項６】一対の基板と、前記一対の基板間に封入された液晶と、前記一対の基板の一方に設けられた画素電極と、前記画素電極に接続された画素用トランジスタと、前記画素用トランジスタに出力信号を供給する駆動用ト
ランジスタと、前記駆動用トランジスタに電圧を印加するために、前記
一対の基板の一方に設けられた配線と、前記一対の基板を貼り合わせ、前記配線の少なくとも一
部の上方に設けられたシール材と、から構成されることを特徴とする表示パネル。
【請求項７】前記配線には、クロック信号又は定電圧が
印加されることを特徴とする請求項６に記載の表示パネ
ル。
【請求項８】前記シール材には、ギャップ材が混在して
いることを特徴とする請求項６又は請求項７に記載の表
示パネル。
【請求項９】前記駆動用トランジスタは、前記画素用ト
ランジスタと同一工程で形成されることを特徴とする請
求項６乃至請求項８の何れか１項に記載の表示パネル。
【請求項１０】前記駆動用トランジスタは、シフトレジ
スタを構成していることを特徴とする請求項６乃至請求
項８の何れか１項に記載の表示パネル。
【請求項１１】一対の基板と、前記一対の基板間に封入された液晶と、前記一対の基板の少なくとも一方に設けられた電極と、前記液晶を囲み、前記一対の基板を貼り合わせたシール
材と、前記シール材に囲まれ前記電極に信号を供給するシフト
レジスタを構成するトランジスタと、から構成されることを特徴とする表示パネル。
【請求項１２】前記トランジスタは前記一対の基板間距
離よりも低い高さであることを特徴とする請求項１１に
記載の表示パネル。
【請求項１３】前記トランジスタに信号を供給する配線
は、前記シール材の下方に配置されることを特徴とする
請求項１１又は請求項１２に記載の表示パネル。
【請求項１４】前記配線から供給される信号は、前記シ
フトレジスタの奇数段又は偶数段を構成するトランジス
タへのクロック信号を含むことを特徴とする請求項１１
乃至請求項１３の何れか１項に記載の表示パネル。
【請求項１５】液晶に所定の電圧を印加して画像を表示
させるための信号線が形成された表示領域と、該信号線
に所定の電圧を供給する駆動回路が形成された回路領域
と、を有する第１基板上の所定領域に結合材を充填する
充填工程と、前記結合材が充填された前記第１基板上に第２基板を載
置し、圧力を加えることにより該第１基板と該第２基板
とを結合する結合工程と、を備え、前記駆動回路は、複数の層から形成される多層素子と、
該多層素子に接続され外部からの信号を供給するための
配線と、から形成され、前記結合材は、前記第１基板と前記第２基板との間を所
定距離に保持する距離保持材を含み、前記結合工程は、前記結合材が、少なくとも前記配線の
形成領域の少なくとも一部に重なり且つ前記多層素子に
重ならないように前記第１基板と前記第２基板とを結合
する工程を備える、ことを特徴とする基板結合方法。