JP2002197879A - インターリーブ・リード及びプログラム・ケーパビリティを有する改良された集積回路記憶装置、及びその操作方法 - Google Patents

インターリーブ・リード及びプログラム・ケーパビリティを有する改良された集積回路記憶装置、及びその操作方法

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JP2002197879A
JP2002197879A JP2001323852A JP2001323852A JP2002197879A JP 2002197879 A JP2002197879 A JP 2002197879A JP 2001323852 A JP2001323852 A JP 2001323852A JP 2001323852 A JP2001323852 A JP 2001323852A JP 2002197879 A JP2002197879 A JP 2002197879A
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Cheng-Chung Tsao
シュー ツァオ ツェン
Tien-Ler Lin
レー リン ティエン
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Integrated Memory Technologies Inc
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part

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Abstract

(57)【要約】 （修正有） 【課題】 ギャップなしで、データのページを連続的に
リードまたはプログラムするケーパビリティを有する、
改良された集積記憶回路、及びその操作方法を提供す
る。 【解決手段】 不揮発性半導体メモリは、複数のサブペ
ージにグループ化された複数のページ・バッファを含
む。各ページ・バッファは、第１のカラム・デコーダ回
路を通して対応ビット・ラインに接続されかつ第２のカ
ラム・デコーダ回路を通して一つの対応出力バッファに
接続される。この構成は、第２のサブページのページ・
バッファへビット・ライン・データをラッチすると同時
に、周辺制御回路に出力バッファへ第１のサブページの
ページ・バッファに記憶されたデータをチェック・アウ
トさせる。従って、同時に異なるサブページのページ・
バッファ・データを読み取りかつ更新ができる。プログ
ラミングの間中、開始及び終了アドレス間に配置された
サブページだけが成功裏にプログラムされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ギャップなしで、
データのページを連続的にリードまたはプログラムする
ケーパビリティを有する、改良された集積記憶回路、及
びその操作方法に関する。
【０００２】
【従来の技術】データを記憶するための半導体集積記憶
回路装置は、一般に、一度電源が切られたらデータが失
われるような、揮発性、または電源が切られた後でもデ
ータが維持されるような、不揮発性のいずれかに分類さ
れている。
【０００３】複数の行（ロー）及び列（カラム）（又は
ビット・ライン）に配列された不揮発性メモリ・セルの
アレイを備えている、不揮発性メモリは、不揮発性メモ
リ・セルがアレイに配列される方式を参照して、ＮＡＮ
Ｄ又はＮＯＲタイプのいずれかとして分類することがで
きる。更に、不揮発性メモリ・セルは、データのページ
（一般的に５１２バイト）がメモリ（記憶）回路装置と
統合される複数のラッチ（又は複数のページ・バッフ
ァ）に記憶されるような、ページ・モード方式で動作す
べく配列することができる。集積記憶回路装置の読み取
りは、メモリ・セルのページからのデータを読み取らせ
かつ複数のラッチに記憶させる。その後、復すのラッチ
のコンテンツは、集積記憶回路装置から、シリアル方式
で、一般に、読み取られる。集積記憶回路装置のプログ
ラミングは、外部からのデータを複数のラッチに記憶さ
せる。その後、複数のラッチのコンテンツは、不揮発性
メモリ・セルのページに記憶される。一般に、不揮発性
メモリ・セルのページは、同じ行又はワード・ラインに
存在する。
【０００４】通常のページ・モード読み取り動作では、
ワード・ラインがアドレス指定された場合にはいつで
も、その選択されたワード・ラインのメモリ・セルに記
憶されたデータを感知（センス・アウト）するためにオ
ン−チップ制御回路に対して待機状態が必要である。感
知された後、データは、それらがＩ／Ｏパッドにクロッ
ク・アウトされる前に複数のページ・バッファにラッチ
される。一般的に約数マイクロ秒である、この待機状態
は、平均ページ・モード読み取りアクセス時間のかなり
の部分を占める。特に大量データを読み取るアプリケー
ションにおいて、かなりの連続したワード・ラインがし
ばしば連続的にアドレス指定される。各アドレス指定さ
れたワード・ラインに対する一つの待機状態により、読
み取り性能全体が悪化される。従って、最小数の待機状
態を有する不揮発性メモリは、高性能なページ−モード
読み取り動作を供給することが必要になる。
【０００５】米国特許第５，７６８，２１５号公報にお
いて、待機状態の上記問題に対する提案解決策は、各グ
ループのページ・バッファがページ・メモリ・セルの半
分の大きさであるような、二つのグループのページ・バ
ッファを供給することである。まず最初に、メモリ・セ
ルの第１のページからのデータが二つのグループのペー
ジ・バッファに読み取られる。その後、第１のグループ
のページ・バッファが読み取られかつコンテンツが外部
へ出力される。しかしながら、第２のグループのページ
・バッファのコンテンツの読み取りが実行されるとすぐ
に、メモリ・セルの第２のページの読み取りは、第１の
グループのページ・バッファに記憶されているメモリ・
セルの第２のページの半分から読み取ったデータにより
実行される。第２のグループのページ・バッファのコン
テンツが外部に出力された後、メモリ・セルの第２のペ
ージの半分もまた読み取られかつ第１のグループのペー
ジ・バッファに記憶される。第１のグループのページ・
バッファの読み取りが実行されるように、メモリ・セル
の第２のページの後半の読み取りが実行されかつ第２の
グループのページ・バッファに記憶される。メモリ・セ
ルのページの半分を読み取ること及びページ・バッファ
のグループの一つへのデータを記憶することのこの交替
は、他のグループのページ・バッファのコンテンツが読
み出される間、継続される。
【０００６】
【発明が解決しようとする課題】通常のページ−モード
・プログラム動作では、データは、まず、順次に複数の
ページ・バッファにロードされる。プログラムされるビ
ット数（又は集合的バイト）に係わりなく、複数のペー
ジ・バッファにロードされた全てのデータは、同時に、
選択されたページのメモリ・セルにプログラムされる。
（一般的なプログラミングは、外部から供給される電圧
よりも高い電圧源を必要とするので）チャージ・ポンプ
のような、オン−チップが制限された電流量だけを搬送
することができるので、プログラミングの効率は、ビッ
ト数が増加すると悪化する。オン−ボード・チャージ・
ポンプによって供給することができる電流量における制
限により、一つの解決策は、データのページをプログラ
ムするために多くの時間を必要とすることである。従っ
て、高効率プログラミングを提供する新しい技術が必要
である。
【０００７】そして、ＮＡＤＮアーキテクチャで用いら
れる不揮発性メモリ・セルは、一般的に米国特許第５，
７６８，２１５号公報に開示されているような、スタッ
ク・ゲート・タイプである。更に、ＮＯＲアーキテクチ
ャで用いられる不揮発性メモリ・セルは、スタック・ゲ
ート・タイプ又はその全体の開示を参考文献としてここ
に採り入れる米国特許第５，６６８，７５７号公報に開
示されているようなスプリット・ゲート・タイプの両方
でありうる。
【０００８】
【課題を解決するための手段】本発明では、集積回路記
憶装置は、メモリ・セルの複数のサブページに配列され
たメモリ・セルのページを有する。メモリ・セルは、複
数のワード・ライン、及び複数のビット・ラインに電気
的に接続される。複数のサブページ・バッファは、複数
のビット・ラインに接続されたメモリ・セルから読み取
られたデータを記憶するために複数のビット・ラインに
電気的に接続される。装置は、Ｉ／Ｏデータ・バッファ
を更に有する。各サブページは、サブページの各々のビ
ット・ラインが別のサブページのビット・ラインとイン
ターリーブしているような、それに接続されたメモリ・
セルを有する複数の非隣接ビット・ラインを備えてい
る。リード（読み取り）・コントローラ回路は、第２の
サブページ・バッファからＩ／Ｏデータ・バッファにデ
ータを同時に読み取る間に、メモリ・セルの第１のサブ
ページから関連する第１のサブページ・バッファにデー
タを読み取るべく読み取り動作を起動するために、複数
のサブページ・バッファに接続される。
【０００９】また、本発明は、ＮＡＮＤ集積回路記憶装
置のリード（読み取り）及びプログラミング動作をエミ
ュレートするＮＯＲアーキテクチャを有する集積回路記
憶装置に関する。そして本発明は、読み取り−変更−書
き込み回路に関する。
【００１０】
【発明の実施の形態】本発明の集積回路記憶装置は、対
応する複数のワード・ライン、及び複数のビット・ライ
ンに電気的に接続されたメモリ・セルの複数のサブペー
ジで構成されたメモリ・セルのページと；前記複数のビ
ット・ラインに接続された前記メモリ・セルから読み取
られるデータを記憶するための、該複数のビット・ライ
ンに電気的に接続された複数のサブページ・バッファ
と；Ｉ／Ｏデータ・バッファと；それに接続されたメモ
リ・セルを有する複数の非隣接ビット・ラインを備え、
サブページのそれぞれの該ビット・ラインが別のサブペ
ージのビット・ラインとインターリーブしている、各サ
ブページと；及び第２のサブページ・バッファから前記
Ｉ／Ｏデータ・バッファにデータを同時に読み取る間
に、メモリ・セルの第１のサブページから関連付けられ
た第１のサブページ・バッファにデータに読み取るべく
リード・オペレーションを起動するための、前記複数の
サブページ・バッファに接続されたリード・コントロー
ラ回路とを備えている。
【００１１】本発明の集積回路記憶装置では、各サブペ
ージは、それに接続されたメモリ・セルを有する複数の
非隣接の均等に離間されたビット・ラインを更に備えて
構成してもよい。
【００１２】本発明の集積回路記憶装置では、各サブペ
ージ・バッファは、複数の隣接ビット・ライン；及び前
記複数の隣接ビット・ラインの一つに対してサブページ
・バッファを選択するためのカラム選択回路に関連付け
られるように構成してもよい。
【００１３】本発明の集積回路記憶装置では、各サブペ
ージ・バッファは、二つのビット・ラインに関連付けら
れるように構成してもよい。本発明の集積回路記憶装置
では、各サブページ・バッファは、ラッチ；前記ラッチ
に接続されたリセット回路；及び前記ラッチを前記カラ
ン選択回路に接続するためのスイッチを更に備えて構成
してもよい。本発明の集積回路記憶装置では、前記メモ
リ・セルは、不揮発性メモリ・セルであってもよい。本
発明の集積回路記憶装置では、不揮発性メモリ・セルの
前記ページは、ＮＯＲアーキテクチャで構成されてもよ
い。
【００１４】本発明の方法は、集積回路記憶装置におけ
る対応する複数のワード・ライン、及び複数のビット・
ラインに電気的に接続されたメモリ・セルの複数のサブ
ページで構成されたメモリ・セルのページを読み取る方
法であって：第１のサブページが第１の複数の非隣接ビ
ットラインに接続されたメモリ・セルを備えている、メ
モリ・セルの第１のサブページを読み取る段階と；第１
のサブページ・バッファに前記メモリ・セルの第１のサ
ブページからのデータを記憶する段階と；及び第２のサ
ブページが第２の複数の非隣接ビットラインに接続さ
れ、前記第１の複数の非隣接ビットラインとインターリ
ーブされたメモリ・セルを備え、前記第１のサブページ
・バッファとは異なる第２のサブページ・バッファにそ
れからのデータを記憶する、メモリ・セルの第２のサブ
ページを同時に読み取る間に、前記集積回路記憶装置の
外部へ前記第１のサブページ・バッファにからのデータ
を読み取る段階とを具備する。
【００１５】本発明の方法では、前記第１の複数の非隣
接ビットラインは、互いに均等に離間されるようにして
もよい。本発明の方法では、前記第２の複数の非隣接ビ
ットラインは、互いに均等に離間されるようにしてもよ
い。本発明の方法では、前記第１のサブページ・バッフ
ァは、複数のラッチを備えかつ各ラッチは、複数のビッ
トラインに関連付けられるようにしてもよい。本発明の
方法では、各ラッチは、二つのビットラインに関連付け
られるようにしてもよい。本発明の方法では、前記第２
のサブページ・バッファは、複数のラッチを備えかつ各
ラッチは、複数のビットラインに関連付けられるように
してもよい。
【００１６】本発明の集積回路記憶装置は、ＮＡＮＤ記
憶装置の読み取り動作をエミュレートする集積回路記憶
装置であって：ＮＯＲ構成で構成され、かつ対応する複
数のワード・ライン及び複数のビット・ラインに電気的
に接続されたスプリット・ゲート・タイプの浮遊ゲート
・メモリ・セルのアレイであり、メモリ・セルの複数の
サブページで構成された該アレイと；前記複数のビット
ラインに接続された前記メモリ・セルから読み取ったデ
ータを記憶するために前記複数のビットラインに電気的
に接続された複数のサブページ・バッファと；及びメモ
リ・セルの第２のサブページから第２のサブページ・バ
ッファにデータを読み取るべく読み取り動作を起動する
と同時に、メモリ・セルの第１のサブページから第１の
サブページ・バッファにデータを読み取るべく読み取り
動作を起動し、かつ前記第１のサブページ・バッファか
ら前記集積回路記憶装置の外部へデータを読み取るべく
読み取り動作を起動するために前記複数のサブページ・
バッファに接続された読み取り制御回路とを備えてい
る。
【００１７】本発明の集積回路記憶装置では、前記メモ
リ・セルの複数のサブページのそれぞれは、それに接続
されたメモリ・セルを有する非隣接の均等に離間された
ビットラインを備え、前記メモリ・セルの複数のサブペ
ージは、互いにインターリーブするように構成してもよ
い。本発明の集積回路記憶装置では、各サブページ・バ
ッファは、複数の隣接ビット・ライン；及び前記複数の
隣接ビット・ラインの一つに対してサブページ・バッフ
ァを選択するためのカラム選択回路に関連付けられるよ
うに構成してもよい。本発明の集積回路記憶装置では、
各サブページ・バッファは、二つのビット・ラインに関
連付けられるように構成してもよい。本発明の集積回路
記憶装置では、各サブページ・バッファは、ラッチ；前
記ラッチに接続されたリセット回路；及び前記ラッチを
前記カラム選択回路に接続するスイッチを更に備えて構
成してもよい。
【００１８】本発明の集積回路記憶装置は、対応する複
数のワード・ライン及び複数のビット・ラインに電気的
に接続された複数の不揮発性メモリ・セル；選択された
メモリ・セルにプログラムすべきデータを記憶するため
の前記複数のビット・ラインに電気的に接続されたラッ
チ；前記選択されたメモリ・セルに記憶されたデータを
感知するために前記複数のビット・ラインに電気的に接
続されたセンス・アンプ；前記感知されたデータがプロ
グラムされた状態にあるメモリ・セルのものである場合
にだけ、前記センス・アンプによって感知されたデータ
を受信しかつ前記選択されたメモリ・セルが接続される
ビット・ラインに関連付けられた前記ラッチに前記デー
タを記憶するための変更回路；及び前記ラッチから前記
選択されたメモリ・セルにデータを記憶するためのプロ
グラミング回路を備えている。
【００１９】本発明の方法は、複数のワード・ライン及
び複数のビット・ラインに接続された不揮発性メモリ・
セルの複数のアレイにおける選択された不揮発性メモリ
・セルをプログラムする方法であって：前記選択された
メモリ・セルにプログラムされるべきデータを、該選択
されたメモリ・セルに接続されたラッチに記憶する段階
と；前記選択されたメモリ・セルからデータを読み取る
段階と；及び前記読み取ったデータに基づき前記ラッチ
を変更する段階とを具備する。
【００２０】本発明の集積回路記憶装置は、ＮＡＮＤ記
憶装置の読み取り動作をエミュレートする集積回路記憶
装置であって：ＮＯＲ構成で構成され、かつ対応する複
数のワード・ライン及び複数のビット・ラインに電気的
に接続されたスプリット・ゲート・タイプの浮遊ゲート
・メモリ・セルのアレイであり、メモリ・セルの複数の
サブページで構成された該アレイと；前記装置に外部か
ら供給され、かつ前記複数のビットラインに接続された
前記メモリ・セルにプログラムされるべきデータを記憶
するために前記複数のビットラインに電気的に接続され
た複数のサブページ・バッファと；及び前記複数のサブ
ページ・バッファからのデータが前記複数のサブページ
・メモリ・セルにプログラムされるまで一つのサブペー
ジ・バッファからメモリ・セルの関連サブページに順次
にデータをプログラムすべくプログラミング動作を起動
するために前記複数のサブページ・バッファに接続され
たプログラミング制御回路とを備えている。
【００２１】本発明の集積回路記憶装置では、前記メモ
リ・セルのそれぞれは、ホット・エレクトロン・チャネ
ル注入によってプログラムされるように構成してもよ
い。本発明の集積回路記憶装置は、対応する複数のワー
ド・ライン及び複数のビット・ラインに電気的に接続さ
れた浮遊ゲート・メモリ・セルのアレイであり、メモリ
・セルの複数のサブページで構成された該アレイと；前
記装置に外部から供給され、かつ前記複数のビット・ラ
インに接続された前記メモリ・セルにプログラムされる
べき、データを記憶するための、該複数のビット・ライ
ンに電気的に接続された複数のサブページ・バッファ
と；前記メモリ・セルにプログラムされるべきデータの
開始アドレスを記憶するための開始サブページ・アドレ
ス・バッファと；前記メモリ・セルにプログラムされる
べきデータの終了アドレスを記憶するための終了サブペ
ージ・アドレス・バッファと；及びメモリ・セルの関連
サブページに、前記開始サブページ・アドレス・バッフ
ァに記憶されたアドレスから前記終了サブページ・アド
レス・バッファまで順次にデータをプログラムすべくプ
ログラミング動作を起動するために前記複数のサブペー
ジ・バッファに接続されたプログラミング制御回路とを
備えている。
【００２２】本発明の集積回路不揮発性記憶装置は、対
応する複数のワード・ライン及び複数のビット・ライン
に電気的に接続された浮遊ゲート・メモリ・セルのアレ
イと；前記装置に外部から供給され、かつ前記複数のビ
ット・ラインに接続された前記メモリ・セルにプログラ
ムされるべき、データを記憶するための、該複数のビッ
ト・ラインに電気的に接続された複数のサブページ・バ
ッファと；各サブページ・バッファは、第２の入出力ノ
ードが第１の入出力ノードの逆である、第１の入出力ノ
ード及び第２の入出力ノードを有するラッチ、及び第１
のノード及び第２のノードを備え、かつ該第１のノード
は、第１の電圧に接続され、かつ該第１の入出力ノード
は、関連ビット・ラインに接続され；及び前記第１及び
第２の入出力ノードに沿ってデータが外部から前記ラッ
チに又は当該ラッチから供給される場合に前記第２のノ
ードに前記第１の電圧を供給し、かつデータが前記ビッ
ト・ラインから前記ラッチに読み取られる場合に、前記
第２のノードに前記第１の電圧とは異なる第２の電圧を
供給する制御回路とを備えている。
【００２３】本発明の集積回路不揮発性記憶装置では、
前記ラッチの状態をリセットする、前記第２の入出力ノ
ードに接続されたリセット回路を更に備えて構成しても
よい。本発明の集積回路不揮発性記憶装置は、対応する
複数のワード・ライン及び複数のビット・ラインに電気
的に接続された浮遊ゲート・メモリ・セルのアレイと；
前記装置に外部から供給され、かつ前記複数のビット・
ラインに接続された前記メモリ・セルにプログラムされ
るべき、データを記憶するための、該複数のビット・ラ
インに電気的に接続された複数のサブページ・バッファ
と；各サブページ・バッファは、第２の入出力ノードが
第１の入出力ノードの逆であり、かつ第１の入出力ノー
ドが関連ビット・ラインに接続される、第１の入出力ノ
ード及び第２の入出力ノードを有し、関連ビット・ライ
ンに接続されたメモリ・セルの情報を記憶するラッチを
備え；第１の比較器及び第２の比較器を有し、該第１の
比較器が、前記第１の入出力ノードに沿って供給された
ラッチからの信号及び前記第２の入出力ノードに沿った
信号を受信するための、二つの入力を有し、かつそれら
を比較しかつ該ラッチに記憶された状態を示す第１の出
力信号を発生し、第２の比較器が、ビット・ラインから
の信号、及び基準信号を受信するための、二つの入力を
有し、かつそれらを比較し、かつ前記ビット・ラインに
接続されたメモリ・セルに記憶された情報を示す第２の
出力信号を発生する、センス・アンプ；及び前記第１又
は第２の出力信号を出力するマルチプレクサを備えてい
る。
【００２４】本発明の集積回路不揮発性記憶装置では、
前記センス・アンプは、前記第２の比較器の出力を前記
第１の比較器の前記二つの入力に接続するフィードバッ
ク接続を更に備えて構成してもよい。
【００２５】
【実施例】図１を参照すると、本発明の集積記憶回路装
置１０に対するフロアー・プランの概略レイアウトが示
されている。よく知られているように、装置１０は、シ
リコンから作られかつ集積回路装置又はチップ１０であ
る。好ましい実施例では、装置又はチップ１０は、その
開示が参考文献として採り入れられる米国特許第５，６
６８，７５７号公報に開示されているようなＮＯＲアレ
イ１２に配列されたスプリット・ゲート・タイプの不揮
発性メモリ・セルを用いている、８Ｍ×８Ｍビット・フ
ラッシュＥＥＰＲＯＭである。米国特許第５，６６８，
７５７号公報に開示されているようにメモリ・セルのプ
ログラミングは、ホット・チャネル・エレクトロン・ト
ンネル効果によって発生する。更に、好ましい実施例で
は、装置１０は、ＮＯＲアレイ１２に配列されたその不
揮発性メモリ・セルを有するが、装置１０は、ＮＡＮＤ
タイプ・ページ・モード装置の動作をエミュレートす
る。しかしながら、本発明は、この特定密度（デンシテ
ィ）又は構成又は動作のモードに限定されないというこ
とに注目すべきである。
【００２６】メモリ・セル・アレイ１２は、装置１０の
中央に配置される。アレイ１２の左側には、制御ゲート
・デコーダ１４が配置される。アレイ１２の右側には、
ワード・ライン・デコーダ１６が配置される。複数のペ
ージ・バッファ１８がアレイ１２の上部側に配置され
る。好ましい実施例では、１０２４×８メモリ・セルの
ページに対応する５１２×８ページ・バッファが存在す
る。周辺回路２４は、装置１０の上部側に配置される。
装置１０の左側には、チャージ・ポンプ２２が配置され
る。装置１０の右側には、電流ポンプ２０が配置され
る。装置１０のコーナーの近くには、（Ｉ／Ｏ、電力及
び制御のような）パッドが配置される。
【００２７】メモリ・セル・アレイが８Ｍ×８Ｍとして
構成されるので、メモリ・セル・アレイ１２全体は、８
つの同一サブアレイ（サブアレイ１２−０、サブアレイ
１２−１、・・・サブアレイ１２−７）に分割される。
各サブアレイは、対応するＩ／Ｏを有する。それゆえ
に、サブアレイ１２−０は、Ｉ／Ｏ−０に対応し、・・
・サブアレイ１２−７は、Ｉ／Ｏ−７に対応する。メモ
リ・セル・アレイ１２は、８つの同一サブアレイ１２−
ｎに分割されるが、ワード・ライン・デコーダ１６から
の各ワード・ライン、および制御ゲート・デコーダ１４
からの各制御ゲート・ラインは、８つの同一サブアレイ
１２−ｎの全ての間を“水平に”走る。好ましい実施例
では、ワード・ライン及び制御ラインは、各セルがそれ
ぞれ関連ビット・ラインを有するように、１０２４×８
セルをクリス（交叉）する。それゆえに、各サブアレイ
１２−ｎに１０２４のセルが存在する。各サブアレイ１
２−ｎ内に、５１２のページ・バッファ１８が存在す
る。それゆえに、各ページ・バッファ１８に関連付けら
れた二つのメモリ・セルが存在する。説明を簡単にする
ために、８つのサブアレイ１２−ｎの一つ及びその対応
ページ・バッファ１８−ｎを説明しかつ以下の図面に示
す。
【００２８】図２Ａを参照すると、複数の隣接信号ライ
ンＰＢＬ０〜ＰＢＬ５１１は、ページ・バッファ１８に
接続される。各信号ラインＰＢＬは、一つのページ・バ
ッファ１８に接続される。従って、５１２のページ・バ
ッファ１８が存在する。各信号ラインＰＢＬは、ビット
・ライン・スイッチ４４(図３参照)を通して一対の直隣
接ビット・ラインＢＬｊ及びＢＬ（ｊ＋１）に更に接続
される。それゆえに、５１２ＰＢＬラインは、５１２の
ページ・バッファを１０２４のビット・ラインに接続す
る。各ビット・ラインは、次いで、不揮発性メモリ・セ
ルのカラム（列）に接続される。メモリ・セルの特定の
ロー（行）が選択された場合には５１２のＰＢＬライン
に関連付けられた１０２４のメモリ・セルが存在する。
信号ラインＰＢＬ０〜ＰＢＬ５１１に接続される５１２
（＃１から＃５１１）のページ・バッファ１８は、１６
のインターリーブ・サブページ１８−ｎに更にグループ
化される。それゆえに、各サブページ１８−ｎは、３２
のページ・バッファ１８を備えている。各サブページ１
８−ｎ及びそのメンバーのグループ化（グブーピング）
は、次の通り：サブページｎは、ＰＢＬ［１６ｋ＋ｎ］
を備えている；ここで、ｎ＝0,1,・・・１５； ｋ＝0,
1,・・・３１である；それゆえに、サブページ１８−０
は、ＰＢＬ［０］，［１６］，［３２］，［４８］，・
・・，［４９６］に接続されたページ・バッファ１８を
備えている。サブページ１８−１は、ＰＢＬ［１］，
［１７］，［３３］，［４９］，・・・，［４９７］に
接続されたページ・バッファ１８を備えている。サブペ
ージ１８−２は、ＰＢＬ［２］，［１８］，［３４］，
［５０］，・・・，［４９８］に接続されたページ・バ
ッファ１８を備えている。・・・・・・そして、サブペ
ージ１８−１５は、ＰＢＬ［１５］，［３１］，［４
７］，［６３］，・・・，［５１１］に接続されたペー
ジ・バッファ１８を備えている。
【００２９】上記から理解できるように、各サブページ
１８−ｎは、互いに直隣接して配置されていないページ
・バッファ１８を備えている。代わりに、同じサブペー
ジ１８−ｎのページ・バッファ１８は、互いに等距離
（具体的に１５のページ・バッファ１８の大きさによ
り）で離間される信号ラインＰＢＬに接続されかつサブ
ページを形成すべく一緒にグループ化される。それゆえ
に、１６のサブページ１８−０〜１８−１５は、互いに
インターリーブされる。この構成により、サブページ・
プレ−フェッチの間に選択されたメモリ・セルによって
引き出された電流は、３２の隣接ＰＢＬ信号ラインのピ
ッチのように狭いエリアにわたり詰め込まれるよりもメ
モリ・セル・サブアレイ１２−ｎ全体にわたり均等に分
散されるうる。二つの隣接ＰＢＬｓ間の距離は、メモリ
・セルのソース拡散領域のシート抵抗に基づき注意深く
選択される。
【００３０】図２Ａを参照すると、各メモリ・セルのソ
ース・ラインは、ローカル拡散経路によって互いに接続
される。メタル・ストラッピングは、水平にセル・アレ
イを通って走る。周期（定期）ＶＳＳタップは、ローカ
ル拡散経路をＶＳＳに接続するように形成される。サブ
ページ距離Ｌが図示するように各選択ビット・ラインに
対して１つのＶＳＳタップを収容するのに充分長いなら
ば、ＶＳＳバウンス（又はグラウンド・バウンス）は、
ｌｃｅｌｌ×Ｒｄｉｆｆまで最小化される。ここで、ｌ
ｃｅｌｌは、セル電流であり、Ｒｄｉｆｆは、拡散抵抗
である。サブページ距離がＬ／４に低減されるならば、
１つのＶＳＳタップは、４つの選択ビット・ラインの間
で共有され、ＶＳＳバウンスは、図２Ｂに示すようにそ
れら４つのビット・ラインに対して異なるように増大す
る。従って、Ｌの最適値は、ＶＳＳタップのレイアウト
領域ペナルティとＶＳＳバウンスとの間のトレード・オ
フの結果としてもたらされうる。
【００３１】図３は、ページ・バッファ１８、第１のカ
ラム・デコーダ４６、第２のカラム・デコーダ３８／４
０／４２、センス・アンプ及び出力バッファ４８を示す
概略図である。この図では、データ・ラッチ及び感知回
路３４は、ページ・バッファ１８を構成する。データ・
ラッチ及び感知回路３４は、対応ＰＢＬラインにそれぞ
れ接続されかつ第１のカラム・デコーダ４６を通して、
ＰＢＬラインは、ＭＢＬラインに接続される。各ＭＢＬ
ラインは、２ビット−ライン・スイッチ４４ＢＳＷ０／
ＢＳＷ１を通して一対のビット・ラインに接続される。
また、各データ・ラッチ及び感知回路３４ｘは、第２の
カラム・デコーダ３８／４０／４２を通してデータ・ラ
インＤｘ（以下に示されかつ説明されるように、データ
・ラインＤｘは、一対のデータ・ラインを備えている）
に接続される。
【００３２】図３Ａは、ビット・ライン・プレ−チャー
ジ回路４４Ｐ及びビット・ライン・スイッチ４４を示す
概略回路図である。４４Ｐのプレ−チャージ・トランジ
スタは、ページ−モード読み取り動作を開始する前に選
択ビット・ラインを所定の電圧レベルＢＩＡＳＰにプレ
−チャージするために用いられる。プレ−チャージ・ト
ランジスタは、ｘ＝０，・・・、１５である信号ＹＬＰ
Ｂｘによって起動（始動）される。信号ＹＬＰＢｘは、
特定のサブページ１８−ｎの選択を表す復号された信号
である。特定のＹＬＰＢｘが起動された場合には、それ
は、それらの６４のビット・ラインをプレ−チャージす
るために３２のペアのビット・ラインＢＬを起動する。
例えば、ＹＬＰＢ０が起動されたならば、ビット・ライ
ンＢＬ０，１、ＢＬ１６，１７，ＢＬ３２、３３、ＢＬ
４８，４９，・・・，ＢＬ４９６，４９７は、全て電圧
ソースＢＩＡＳＰに接続される。
【００３３】各ページ・バッファ１８は、出力ラインＤ
ｘに接続される（上述したように、実際には出力ライン
Ｄｘは、一対の出力ラインである）。５１２のページ・
バッファ１８が存在するので、５１２の出力ラインＤｘ
が存在する。１６の隣接ページ・バッファ１８及びそれ
らの関連出力ラインＤ（ｘ，ｘ＋１５）は、グループ３
６を形成すべく一緒にグループ化される。合計で３２の
グループの出力ラインＤが存在する。３２のグループの
出力ラインＤは、図３Ｂに示すように、第２のカラム・
デコーダ３８に供給される。第２のカラム・デコーダ３
８は、選択信号ＹＬ０・・・ＹＬ１５に基づき、各グル
ープ３６から出力ラインＤの一つを選択する。それゆえ
に、第２のカラム・デコーダ３８は、各グループ３６か
ら一つ、３２の出力を選択して、同じ選択サブページ１
８−ｎからのページ・バッファ１８の出力の全てを表
す。
【００３４】第２のカラム・デコーダ３８の３２の出力
は、ノードＤＬＵ０・・・ＤＬＵ１５，ＤＬＵ０・・・
ＤＬＵ１５で３２の信号を出力する、プレ−チャージ回
路３８Ｐに供給される。（再度、各ラインは、一対の出
力ラインを表す。）プレ−チャージ回路３８Ｐのプレ−
チャージ・トランジスタは、第２のカラム・デコーダ３
８をスイッチする（切り替える）前に中間ノードＤＬＵ
ｘをプレ−チャージするために用いられる。
【００３５】プレ−チャージ回路３８Ｐの出力から、信
号ＤＬＵ０・・・ＤＬＵ１５，ＤＬＵ０・・・ＤＬＵ１
５は、第２のカラム・デコーダ４０に供給される。第２
のカラム・デコーダ４０は、選択信号ＹＵ０・・・ＹＵ
１５に基づき、第１のグループの１６のＤＬＵ信号から
出力ラインの一つ、及び第２のグループの１６のＤＬＵ
信号から出力ラインの一つを選択する。それゆえに、第
２のカラム・デコーダ４０は、それぞれが一対のライン
である、２つの出力を選択する。
【００３６】第２のカラム・デコータ４０からの二つの
出力は、ノードＤＬＬ０及びＤＬＬ１で２つの信号を出
力する、プレ−チャージ回路４０Ｐに供給される。プレ
−チャージ回路４０Ｐのプレ−チャージ・トランジスタ
は、第２のカラム・デコーダ４０をスイッチする（切り
替える）前に中間ノードＤＬＬｘをプレ−チャージする
ために用いられる。
【００３７】プレ−チャージ回路４０Ｐから、信号ＤＬ
Ｌ０及びＤＬＬ１は、選択信号Ｚ０及びＺ１に基づき、
出力ＤＬ（一対の出力ライン：ＤＬ及びＤＬＢ）として
信号の一つを選択する、第２のカラム・デコーダ４２に
供給される。第２のカラム・デコーダ４２からの選択信
号ＤＬ（ＤＬ及びＤＬＢ）は、出力バッファ４８に供給
される。
【００３８】それゆえに、第２のカラム・デコーダ３８
／４０／４２のアクションを通して選択サブページ１８
−ｎからページ・バッファ１８に記憶された一つの信号
（信号及びそのコンプリメントの両方）は、装置１０か
ら出力される。プレ−チャージ回路３８Ｐ／４０Ｐは、
第２のカラム・デコーダ３８／４０／４２が起動される
前にある一定のノードをプレ−チャージするためにだけ
サーブする。これらの中間ノードＤＬＵｘ／ＤＬＬｘの
全てが大きな寄生キャパシタンスを伴ってロードされる
ので、第２のカラム・デコーダ３８／４０／４２のあら
ゆるスイッチングは、図４に示したデータ・ラッチ３４
Ｃに妨害（障害）をもたらす。この妨害（障害）を防ぐ
ために、全てのＤＬＵｘ／ＤＬＬｘノードは、スイッチ
ングの前にＶＣＣ−ＶＴＮにプレ−チャージされなけれ
ばならない。
【００３９】図３Ｃは、出力バッファ４８を詳細に示す
概略回路図である。選択ページ・バッファ１８からのラ
ッチの出力からのデータ及びデータ反転信号を表してい
る、一対の出力信号ＤＬ及びＤＬＢは、差動増幅器（差
動アンプ）４８ＳＡに供給される。差動アンプ４８ＳＡ
の出力ＤＯＵＴは、一連のラッチに供給され、次いでマ
ルチプレクサ４８Ｍに供給される。動作のページ・モー
ドにおいて、これは、信号の経路（パス）でありうる。
しかしながら、装置１０は、また、不揮発性メモリ・セ
ルからの信号が直接読み取られるがページ・バッファ１
８に記憶されないような、ノン−ページ・モードで動作
することもできる。その場合には、基準セルからの信号
と一緒に不揮発性メモリ・セルからの信号は、センス・
アンプ４８ＮＡに供給される。センス・アンプ４８ＮＡ
の出力は、一連のラッチ及びマルチプレクサ４８Ｍへの
別の入力に供給される。マルチプレクサ４８Ｍの出力
は、装置１０の出力として供給される。
【００４０】また、センス・アンプ４８ＮＡからの、ラ
ッチ信号ＣＳＡＯＵＴは、出力ラインＤＬ及びＤＬＢに
接続され、かつプログラミング動作中に読み取り−変更
−書き込み・モードで用いられ、その詳細を以下に詳述
する、フィードバック回路４８Ｒにフィードバック方式
で供給される。
【００４１】図４は、ページ・バッファ１８の一つを詳
細に示す回路図である。第２のカラム・デコーダ３８
は、各データ・ラッチ及び感知回路３４に対して３つの
トランジスタｌ２６／ｌ１０／ｌ９を備えているように
示されている；しかしながら、説明の目的のためにだ
け、図３に示す第２のカラム・デコーダ３８は、各デー
タ・ラッチ及び感知回路３４に対して一つのトランジス
タだけを備えているように示されている。第１のカラム
・デコーダ４６は、各データ・ラッチ及び感知回路３４
に対して二つのトランジスタｌ２４／ｌ４２を備えてい
るが、しかし再度説明の目的のためにだけ、一つのトラ
ンジスタだけが図３に示されている。この概略図におい
て、各データ・ラッチ及び感知回路３４は、データ・ラ
ッチ３４Ｃ、ラッチ・リセット回路３４Ｄ，プログラム
／感知選択回路３４Ｂ及びプログラム駆動回路３４Ａを
備えている。このページ・バッファ１８のプログラム／
感知動作は、以下に詳述する。
【００４２】ページ−モード読み取り動作を実行するた
めに、データ・ラッチ３４Ｃは、ラッチ・リセット回路
３４Ｄによってまずリセットされかつ選択ビット・ライ
ンは、図３Ａのビット・ライン・プレ−チャージ回路４
４ＰによってＢＩＡＳＰの電圧レベルにプレ−チャージ
される。選択メモリ・セルに記憶されたデータにより、
ＰＢＬ（又はビット・ライン又はカラム・ライン）は、
二つのバイナリ電圧レベル：ビット・ライン・プレ−チ
ャージング後のハイまたはロー、のいずれか一つに駆動
される。メモリ・セルに記憶されたデータは、二つの状
態：ＯＮ又はＯＦＦ、の一つでありうる。各状態は、バ
イナリー・データ：１又は０の一つを表す。選択メモリ
・セルがＯＮ状態にあるならば、このセルは、ＢＩＡＳ
Ｐのプレ−チャージ・レベルから０Ｖ（ロー・レベル）
にＰＢＬをディスチャージ（放電）すべく電流を引き出
す。選択メモリ・セルがＯＦＦ状態にあるならば、この
セルは、電流を引き出さずＰＢＬは、ＢＩＡＳＰのプレ
−チャージ・レベル（ハイ・レベル）に留まる。プレ−
チャージ・ビット・ラインが電気的に安定した状態に到
達した後、選択メモリ・セルに記憶されたデータは、Ｐ
ＢＬの対応電圧レベルに変換（トランスレート）され
る。
【００４３】プログラム／感知選択回路３４Ｂの信号Ｂ
ＩＡＳＬ及び第１のカラム・デコーダ４６の選択ＹＬＳ
は、ＰＢＬと（ラッチ３４ＣのＤで示されたノードにお
ける）データ・ラッチ３４Ｃとの間の感知経路をオンに
する。データ・ラッチ３４Ｃは、ＰＢＬの電圧レベルに
より状態を記憶する。この動作において、信号ＢＩＡＳ
Ｒは、約１．５ｖに保持される。従って、選択メモリ・
セルのデータは、この読み取り動作の後で転送されかつ
データ・ラッチ３４Ｃにラッチされる。３４Ｃにラッチ
されたデータは、図３Ｃに記号的に示されたような最新
式ＳＲＡＭセンス・アンプ４８ＳＡを用いてクロック・
アウトされうる。図４に示されるデータ（ＤＬＵ）及び
データ・バー（ＤＬＵＢ）信号は、図３Ｃに示される入
力ＤＬ及びＤＬＢに供給される。センス・アンプ４８Ｓ
Ａの出力は、出力バッファに対するデータ保持時間を拡
張するためにマスター−スレーブ構成で接続された二つ
のラッチで更にバッファされる。
【００４４】上記より分かるように、データ・ラッチ３
４Ｃは、単にＳＲＡＭであるが、二つの異なる状態下で
動作可能である。データ・ラッチ３４Ｃが外部にデータ
を供給するか又は外部から供給されたデータを記憶する
ためにサーブする場合には、データは、ＤＬＵ及びＤＬ
ＵＢにそれぞれなる、信号ラインＤ及びＤＢに供給され
る。この状態において、ノードＢＩＡＳＲは、グラウン
ドに接続され、かつデータ・ラッチ３４Ｃは、通常のシ
メトリカルな、ＳＲＡＭラッチとして機能する。しかし
ながら、プレ−フェッチ及び感知動作の間、データ・ラ
ッチ３４Ｃがメモリ・セルの状態を感知しかつ記憶すべ
くサーブする場合には、メモリ・セルは、単一終端(sin
gle-ended)でありかつ単一ビット・ラインに接続され
る。その状態においてＢＩＡＳＲは、１．５ｖに接続さ
れる。ラッチ３４Ｃは、ノードＤＢをグラウンドに引っ
張る（プルする）ラッチ・リセット回路３４Ｄによっ
て、Ｄ出力においてハイ（高）にまず設定される。メモ
リ・セルのコンダクタンスに対するデータ・ラッチ３４
ＣにおけるＰタイプ・トランジスタｌ３４のコンダクタ
ンスの比率は、データ・ラッチ３４ＣのＤ出力を決定す
る。
【００４５】ページ−モード読み取り動作に加えて、本
発明のページ・バッファ３４は、一つの更なるパス−ゲ
ート・トランジスタ３８Ａでランダム−アクセス読み取
り動作を実行することができる。第２のカラム・デコー
ダ３８と一緒に、トランジスタ３８Ａは、ＰＢＬをデー
タ・ラインＣＤＬＵに接続し、かつ図４Ｂに示すように
結果的にＣＤＬＬｘに接続し、そしてＣＤＬに接続す
る。図４Ｂは、第２のカラム・デコーダ３８／４０／４
２の更なる部分を示す概略回路図である。ランダム−ア
クセス読み取り動作の間、選択メモリ・セルに記憶され
たデータは、第１のカラム・デコーダ４６及びデータ・
ラッチ３４を通過しないでＣＤＬへ第２のカラム・デコ
ーダ３８／４０／４２を通って対応するＰＢＬから転送
される。ＣＤＬ信号は、図３Ｃに記号的に示されたよう
なあらゆる最新式不揮発性半導体記憶センス・アンプ４
８ＮＡを用いて読み出すことができる。センス・アンプ
４８ＮＡの出力は、出力バッファに対するデータ保持時
間を拡張すべくマスター−スレーブ構成で接続された二
つのラッチで更にバッファされる。
【００４６】図４Ａは、読み取り動作に対する詳細なタ
イミング図を示す。“センスＹＬＳ＜０＞”として示さ
れる期間において特定のページｘグループが選択され
る。信号ＹＬＰＢ＜０＞がロー（低）になる場合には、
選択ビット・ラインは、プレ−チャージされる。信号Ｙ
ＬＳ＜０＞がまずハイ（高）になる場合には、ラッチ３
４のリセットが、オンである（Ｒｓｔｐｇｂもハイであ
る）回路３４Ｄによって発生し、かつ第１のカラム・デ
コーダ４６のトランジスタは、オンにされる。しかしな
がら、ＢＩＡＳＬがローなので、ＰＢＬからの信号は、
オンになっていない３４Ｂのトランジスタによってラッ
チ３４にパスすることを防げる。ＢＩＡＳＬが初めにハ
イになる場合には、ＰＢＬのメモリ・セル放電が発生す
る。ＢＩＡＳＬがハイでありかつＹＬＳ＜０＞のハイで
ある場合には、ＰＢＬからラッチ３４Ｃまでの経路（パ
ス）は、オンになる。この期間Ｒｓｔｐｇｂは、ローで
ありラッチ３４がリセットすることを防ぐ。次いで、ビ
ット・ラインＰＢＬの値は、ラッチ３４Ｃに記憶され
る。
【００４７】ページ・バッファ３４に対するプログラミ
ング動作は、以下の通りである。ページ−モード・プロ
グラム動作が開始される前に、データ・ラッチ３４Ｃが
ラッチ・リセット回路３４Ｄによってまずセット（設
定）される。次いで、ＩＯパッドからの入力データ（Ｄ
ＬＵ及びＤＬＵＢ）が第２のカラム・デコーダ３８／４
０／４２を通ってデータ・ラッチ３４Ｃにロードされな
ければならない。プログラミング回路が電気的定常状態
に到達した後、データ・ラッチ３４Ｃにロードされたデ
ータは、以下のように選択メモリ・セルにプログラムさ
れる。プログラム／感知選択回路３４Ｂの信号ｐｇｍｄ
及び第１のカラム・デコーダ４６の選択ＹＬＳは、ＰＢ
Ｌとプログラム駆動回路３４Ａとの間のプログラム経路
（パス）をオンにする。データ・ラッチ３４Ｃに記憶さ
れたデータにより、ＰＢＬは、プログラム駆動回路３４
Ａによって二つのバイナリー電圧レベル：ハイ（高）又
はロー（低）のいずれか一つに駆動される。ノードＤ＝
ＶＣＣ（これはプログラム抑止（禁止）状態と呼ばれ
る）であれば、トランジスタｌ１７をオンにする。これ
は、回路３４Ｂのパス・トランジスタｌ１６のノードの
一つをＶＣＣに接続する。トランジスタｌ１６をオンに
することは、ＰＢＬをＶＣＣ−ＶＴＮに接続する。ＰＢ
ＬをＶＣＣ−ＶＴＮに接続するアクション（動作）は、
プログラミング動作無しという結果を生じる。ノードＤ
がロー、即ち、Ｄ＝０Ｖ（これはプログラム状態と呼ば
れる）ならば、ＤＢは、ハイ（高）である。これは、グ
ラウンドであるＰＧＮＤにＰＢＬを接続するトランジス
タｌ１８をオンにする。
【００４８】図４Ｃを参照すると、上記プログラミング
動作に対する詳細なタイミング図が示されている。図５
は、本発明によるプログラム及びリード（読み取り）動
作を実行するための様々な回路を示す概略回路ブロック
図である。
【００４９】図６は、ページ−モード読み取り動作を実
行するためのタイミング・チャートである。本発明のペ
ージ−モード読み取り動作は、その間に２つのサブペー
ジのデータが対応するページ・バッファに連続的にプレ
−フェッチされる初期待機状態[ｔ０−ｔ２]でスタート
（開始）する。これら２つのサブページは、外部アドレ
ス入力によって選択される第１のサブページと第１のサ
ブページにローカル的に後続する第２のサブページとを
備えている。説明の目的のために、サブページ[０]のデ
ータ（Ｓ０[０：３１]）及びサブページ[１]のデータ
（Ｓ１[０：３１]）は、初期待機状態の間にプレ−フェ
ッチされる。この初期待機状態の後、[ｔ３−ｔ４]の間
にサブページ[０]のページ・バッファに記憶されたデー
タＳ０[０：３１]を順次にクロック・アウトすべく制御
信号ＲＥ＿をトグルすることができる。一度時間がｔ４
をクロスすると、サブページ[１]のデータＳ１[０：３
１]クロック・アウトすべくスタート（開始）しかつサ
ブページ[２]のデータ（Ｓ２[０：３１]）は、[ｔ４−
ｔ５]の間に同時にプレ−フェッチされ始める。その
後、あらゆる時間間隔ｔ[Ｎ]−ｔ[Ｎ＋１]内に、同時
に、ＲＥ＿をトグルすることによってサブページ[Ｍ]の
データ（Ｓ（Ｍ）[０：３１]）は、クロック・アウトさ
れかつサブページ[Ｍ＋１]のデータ（Ｓ（Ｍ＋１）
[０：３１]）は、プレ−フェッチされる。ここで、Ｍ＝
０−１５であり、Ｎ＞３である。データ・クロッキング
・アウトがデータ・プレ−フェッチに常に先行するの
で、時間枠（タイム・ビリオド）ｔ３の後には、待機状
態が不要である。従って、初期待機状態を除き、残りの
間隔全体にわたり、待機状態が排除される。
【００５０】図７は、図６に示す、本発明のページ−モ
ード・ギャップレス（空きなし）読み取り動作を実行す
るためのフローチャートである。このフローチャート
は、３つの主要セクションを備えている。セクション
１、２では、サブページは、初期待機状態の間中、連続
的にプレ−フェッチされる。第２及び第３のセクション
は、並列処理である。セクション２では、ページ・バッ
ファ・データは、クロック・アウトされる。一度アドレ
スがサブページ境界を越えてクロックされたならば、第
３のセクションは、新しいサブページをプレ−フェッチ
すべく第２のセクションと並行して送り出される。
【００５１】図８は、上述したページ−モード・プログ
ラム動作を実行するためのフローチャートである。この
フローチャートは、４つの主要ループを備えている。プ
ログラム動作を開始する前に、全てのページ・バッファ
を“プログラム抑止（禁止）”状態にリセットしなけれ
ばならないしかつ開始アドレスをオン−チップ・アドレ
ス・カウンタに入力しなければならない。プログラミン
グに対する開始アドレスは、第１のセットのオン−チッ
プ・アドレス・レジスタによってラッチされる。ループ
１では、データのバイトは、順次にページ・バッファに
ロードされる。アドレス・カウンタが増分すると、第２
のセットのアドレス・レジスタは、プログラミングに対
するエンド・アドレスとして最新のアドレスを記憶す
る。ループ２では、読み取り−変更−書き込みルーチン
が実行される。ルーチンでは、選択ページの各メモリ・
セルが読み出されかつ図４Ｂに示すＰＢＬ−ＣＤＬ経路
（パス）を通してチェックされる。メモリ・セルが既に
プログラム状態にあるならば、対応するページ・バッフ
ァのデータ・ラッチ３４Ｃは、そのオリジナル・コンン
テント（最初の内容）に係わりなくプログラム状態にセ
ット（設定）される。
【００５２】ＮＡＮＤ仕様では、ユーザは、１０のプロ
グラム・コマンド・シーケンス以下で選択ページをプロ
グラムすることができ、かつ先のプログラミング・シー
ケンスでプログラムされた選択サブページに“１”をロ
ードすることはリーガル（合法）である。これは、もっ
とあとの検証段階の間にメモリとラッチ・データとの間
の検証矛盾を結果として生ずる。（メモリ・セルは
“０”であるが、ラッチ・データは、“１”である。）
問題を解決するための一つの方法は、ラッチ・データが
“１”である場合に検証エラーをバイパスすることであ
る。しかしながら、選択ページの非選択サブページのメ
モリ・セルが、プログラミング中に“１”から“０”に
変化した（変更された）場合にプログラム障害（妨害）
エラーを捉えない（キャッチしない）。本発明では、読
み取り−変更−書き込みは、セルが以前にプログラムさ
れている場合に検証中の上記エラーを回避しかつ選択サ
ブページのセルを更にプログラムするためにインプリメ
ントされる。読み取り−変更−書き込みにおける全ての
ケースを以下に示す： ａ）メモリが選択ページの選択サブページにある場合：
ラッチ・データが“１”または“０”のいずれかであり
かつオリジナル・メモリ・セル・データが“０”である
ならば、読み取り−変更−書き込みは、ラッチ・データ
を“０”に変更し、かつこのメモリは、再プログラムさ
れる。検証中に、メモリ・セル・データは、ラッチ・デ
ータ“０”と比較される。
【００５３】新しいデータが“０”でありかつオリジナ
ル・メモリ・セル・データが“１”であるならば、この
メモリは、プログラムされる。検証中に、メモリ・セル
・データは、ラッチ・データ“０”と比較される ラッチ・データが“１”でありかつオリジナル・メモリ
・セル・データが“１”であるならば、このメモリは、
プログラムされない。検証中に、メモリ・セル・データ
は、ラッチ・データ“１”と比較される。
【００５４】ｂ）メモリが選択ページの非選択サブペー
ジにある場合：ラッチ・データは“１”である。オリジ
ナル・メモリ・セル・データが“０”であるならば、読
み取り−変更−書き込みは、ラッチ・データを“０”に
変更し、かつこのメモリは、再プログラムされない。検
証中に、メモリ・セル・データは、ラッチ・データ
“０”と比較される。
【００５５】ラッチ・データは“１”である。オリジナ
ル・メモリ・セル・データが“１”であるならば、読み
取り−変更−書き込みは、ラッチ・データを変更せず、
かつこのメモリは、再プログラムされない。検証中に、
メモリ・セル・データは、ラッチ・データ“１”と比較
される。
【００５６】フラッシュ・メモリの特質により、全ての
メモリ・セルは、消去動作の間だけ消去することができ
る。プレゼント・ケースでは、消去セルは、バイナリー
・データ１を保持する。プログラム動作中、メモリ・セ
ルは、１から０にプログラムされうるだけである。セル
が１に最初に消去されたならば、それは、０にプログラ
ムすることができる。セルが既に０にプログラムされて
いるならば、それはプログラム動作によって１に戻るよ
うにプログラムすることができない（消去動作だけがデ
ータを０から１に戻すことができる）。制御回路がセル
を０から１にプログラムすることを試みるならば、セル
には何も生じない。セルは、そのオリジナル・データを
保持すべきである。従って、読み取り−変更−書き込み
手順では、オリジナル・セル・データがまず読み出され
る。セルが既にプログラムされているならば、ラッチが
示すものに係わりなく、ラッチは、プログラムされたセ
ルがいまだにプログラムされたセルであるということを
確保するためにプログラミング状態にフリップバックさ
れなければならない。セルが消去されたならば、ラッチ
が示すものがセルに記憶される。
【００５７】図３Ｃにおいて、回路４８Ｒは、この読み
取り−変更−書き込みルーチンを実行するための好まし
い実施例を示す。図３Ｃに示すように、選択メモリ・セ
ルが既にプログラム状態にあるならば、ＣＳＡＯＵＴ
は、０Ｖである。パス・ゲートＮ０／Ｎ１は、Ｄｌａｔ
Ｗｂｋがハイ（高）の場合に、オンになる。従って、Ｄ
Ｌは、０Ｖにプルダウンされる。また、対応ページ・バ
ッファ・データも０Ｖにセットされる（プログラム状
態）。ループ３では、連続サブページは、連続的にプロ
グラムされる。３つのレジスタ・セットが存在する： 開始アドレス・レジスタ・セット（ＳＡＲ） 終了アドレス・レジスタ・セット（ＥＡＲ） アドレス・カウンター（ＡＤＣ） ループ１の間中、データのバイトは、ページ・バッファ
にロードされ、かつプログラミングがそれから開始すべ
きアドレスもアドレス・カウンター（ＡＤＣ）にロード
される。ＳＡＲアドレス・レジスタ・セットは、開始ア
ドレスとしてこのアドレスを記憶する。データ・ローデ
ィング手順が停止すると、アドレス・カウンターは、プ
ログラミングが停止すべき最後のアドレスを保持する。
ＥＡＲアドレス・レジスタ・セットは、終了アドレスと
してこのアドレスを記憶する。ループ３の間中、開始ア
ドレスは、アドレス・カウンターに再ロードされる。そ
して、サブページ・プログラミングは、このアドレスか
ら開始する。プログラミングが終了アドレスに進むと、
プログラミングは、停止する。図５は、ＳＡＲ、ＥＡＲ
及びＡＤＣレジスタを示す。従って、このループにおい
て、ループ１においてデータで先にロードされたサブペ
ージだけがプログラムされる。ループ４では、選択ペー
ジの各メモリ・セルは、図４Ｂに示すＰＢＬ−ＣＤＬ経
路（パス）を通して読み出される。また、各データ・ラ
ッチ３４Ｃも図３Ｂに示す経路（パス）を通して読み出
される。各メモリ・セルのデータは、その対応データ・
ラッチ３４Ｃのデータと比較される。メモリ・セル及び
データ・ラッチ３４Ｃの両方からのデータが互いにマッ
チするならば、このメモリは、成功裏にプログラムされ
る。さもなければ、このメモリ・セルは、失敗である。
【図面の簡単な説明】
【図１】本発明の集積記憶回路装置のフロア・プランの
概略レイアウトを示す図である。
【図２Ａ】本発明の装置のおけるページ・バッファへの
ビット・ラインの接続及びサブページへのぺージ・バッ
ファのグループ化（グルーピング）を示す概略図であ
る。
【図２Ｂ】ＶＳＳへのメタル・ストラッピングの接続を
示す概略図である。
【図３】ページ・バッファとビット・ライン間の接続、
及びページ・バッファから本発明の装置の出力バッファ
への接続を示す詳細概略回路図である。
【図３Ａ】本発明の装置のビット・ライン・プレチャー
ジ回路を示す詳細回路図である。
【図３Ｂ】本発明の装置のデータ・ライン・プレチャー
ジ回路を示す詳細回路図である。
【図３Ｃ】センス・アンプ及び本発明の装置の各ページ
・バッファに関連付けられた読み取り−変更−書込み回
路を示す回路図である。
【図４】第１及び第２のカラム・デコーダ回路へのペー
ジ・バッファの接続を示す詳細回路図である。
【図４Ａ】本発明の装置に対するページ・モード読み取
り動作に対するタイミング図である。
【図４Ｂ】ビット・ラインと出力バッファの間の接続を
示す詳細回路図である。
【図４Ｃ】本発明の装置に対するページ・モード・プロ
グラム動作に対するタイミング図である。
【図４Ｄ】図４に示す回路で用いられる信号ＢＩＡＳＲ
の発生を示す回路図である。
【図５】本発明の装置の概略ブロック図である。
【図６】本発明の装置に対するページ・モード読み取り
動作に対するタイミング図である。
【図７】本発明のページ・モード読み取り方法における
サブページ・プレフェッチ動作を示すフローチャートで
ある。
【図８】本発明のページ・モード・プログラム方法にお
けるサブページ・プログラミング動作を示すフローチャ
ートである。
【符号の説明】
１０ 集積記憶回路装置（チップ） １２ メモリ・セル・アレイ（ＮＯＲアレイ） １２−０〜１２−７ サブアレイ １４ 制御ゲート・デコーダ １６ ワード・ライン・デコーダ １８ ページ・バッファ ２０ 電流ポンプ ２２ チャージ・ポンプ ２４ 周辺回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３４Ａ (72)発明者 ティエン レー リン アメリカ合衆国 カリフォルニア州 95070 サラトガ エディンバーグ ドラ イヴ 20234 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD04 AD05 AD06 AD15 AE05

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 対応する複数のワード・ライン、及び複
    数のビット・ラインに電気的に接続されたメモリ・セル
    の複数のサブページで構成されたメモリ・セルのページ
    と；前記複数のビット・ラインに接続された前記メモリ
    ・セルから読み取られるデータを記憶するための、該複
    数のビット・ラインに電気的に接続された複数のサブペ
    ージ・バッファと；Ｉ／Ｏデータ・バッファと；それに
    接続されたメモリ・セルを有する複数の非隣接ビット・
    ラインを備え、サブページのそれぞれの該ビット・ライ
    ンが別のサブページのビット・ラインとインターリーブ
    している、各サブページと；及び第２のサブページ・バ
    ッファから前記Ｉ／Ｏデータ・バッファにデータを同時
    に読み取る間に、メモリ・セルの第１のサブページから
    関連付けられた第１のサブページ・バッファにデータに
    読み取るべくリード・オペレーションを起動するため
    の、前記複数のサブページ・バッファに接続されたリー
    ド・コントローラ回路とを備えていることを特徴とする
    集積回路記憶装置。
  2. 【請求項２】 各サブページは、それに接続されたメモ
    リ・セルを有する複数の非隣接の均等に離間されたビッ
    ト・ラインを更に備えていることを特徴とする請求項１
    に記載の装置。
  3. 【請求項３】 各サブページ・バッファは、複数の隣接
    ビット・ライン；及び前記複数の隣接ビット・ラインの
    一つに対してサブページ・バッファを選択するためのカ
    ラム選択回路に関連付けられることを特徴とする請求項
    ２に記載の装置。
  4. 【請求項４】 各サブページ・バッファは、二つのビッ
    ト・ラインに関連付けられることを特徴とする請求項３
    に記載の装置。
  5. 【請求項５】 各サブページ・バッファは、 ラッチ；前記ラッチに接続されたリセット回路；及び前
    記ラッチを前記カラン選択回路に接続するためのスイッ
    チを更に備えていることを特徴とする請求項４に記載の
    装置。
  6. 【請求項６】 前記メモリ・セルは、不揮発性メモリ・
    セルであることを特徴とする請求項４に記載の装置。
  7. 【請求項７】 不揮発性メモリ・セルの前記ページは、
    ＮＯＲアーキテクチャで構成（配列）されることを特徴
    とする請求項６に記載の装置。
  8. 【請求項８】 集積回路記憶装置における対応する複数
    のワード・ライン、及び複数のビット・ラインに電気的
    に接続されたメモリ・セルの複数のサブページで構成さ
    れたメモリ・セルのページを読み取る方法であって：第
    １のサブページが第１の複数の非隣接ビットラインに接
    続されたメモリ・セルを備えている、メモリ・セルの第
    １のサブページを読み取る段階と；第１のサブページ・
    バッファに前記メモリ・セルの第１のサブページからの
    データを記憶する段階と；及び第２のサブページが第２
    の複数の非隣接ビットラインに接続され、前記第１の複
    数の非隣接ビットラインとインターリーブされたメモリ
    ・セルを備え、前記第１のサブページ・バッファとは異
    なる第２のサブページ・バッファにそれからのデータを
    記憶する、メモリ・セルの第２のサブページを同時に読
    み取る間に、前記集積回路記憶装置の外部へ前記第１の
    サブページ・バッファにからのデータを読み取る段階と
    を具備することを特徴とする方法。
  9. 【請求項９】 前記第１の複数の非隣接ビットライン
    は、互いに均等に離間されることを特徴とする請求項８
    に記載の方法。
  10. 【請求項１０】 前記第２の複数の非隣接ビットライン
    は、互いに均等に離間されることを特徴とする請求項９
    に記載の方法。
  11. 【請求項１１】 前記第１のサブページ・バッファは、
    複数のラッチを備えかつ各ラッチは、複数のビットライ
    ンに関連付けられることを特徴とする請求項８に記載の
    方法。
  12. 【請求項１２】 各ラッチは、二つのビットラインに関
    連付けられることを特徴とする請求項８に記載の方法。
  13. 【請求項１３】 前記第２のサブページ・バッファは、
    複数のラッチを備えかつ各ラッチは、複数のビットライ
    ンに関連付けられることを特徴とする請求項１１に記載
    の方法。
  14. 【請求項１４】 ＮＡＮＤ記憶装置の読み取り動作をエ
    ミュレートする集積回路記憶装置であって：ＮＯＲ構成
    で構成され、かつ対応する複数のワード・ライン及び複
    数のビット・ラインに電気的に接続されたスプリット・
    ゲート・タイプの浮遊ゲート・メモリ・セルのアレイで
    あり、メモリ・セルの複数のサブページで構成された該
    アレイと；前記複数のビットラインに接続された前記メ
    モリ・セルから読み取ったデータを記憶するために前記
    複数のビットラインに電気的に接続された複数のサブペ
    ージ・バッファと；及びメモリ・セルの第２のサブペー
    ジから第２のサブページ・バッファにデータを読み取る
    べく読み取り動作を起動すると同時に、メモリ・セルの
    第１のサブページから第１のサブページ・バッファにデ
    ータを読み取るべく読み取り動作を起動し、かつ前記第
    １のサブページ・バッファから前記集積回路記憶装置の
    外部へデータを読み取るべく読み取り動作を起動するた
    めに前記複数のサブページ・バッファに接続された読み
    取り制御回路とを備えていることを特徴とする集積回路
    記憶装置。
  15. 【請求項１５】 前記メモリ・セルの複数のサブページ
    のそれぞれは、それに接続されたメモリ・セルを有する
    非隣接の均等に離間されたビットラインを備え、前記メ
    モリ・セルの複数のサブページは、互いにインターリー
    ブすることを特徴とする請求項１４に記載の集積回路記
    憶装置。
  16. 【請求項１６】 各サブページ・バッファは、複数の隣
    接ビット・ライン；及び前記複数の隣接ビット・ライン
    の一つに対してサブページ・バッファを選択するための
    カラム選択回路に関連付けられることを特徴とする請求
    項１５に記載の装置。
  17. 【請求項１７】 各サブページ・バッファは、二つのビ
    ット・ラインに関連付けられることを特徴とする請求項
    １６に記載の装置。
  18. 【請求項１８】 各サブページ・バッファは、 ラッチ；前記ラッチに接続されたリセット回路；及び前
    記ラッチを前記カラム選択回路に接続するスイッチを更
    に備えていることを特徴とする請求項１７に記載の装
    置。
  19. 【請求項１９】 対応する複数のワード・ライン及び複
    数のビット・ラインに電気的に接続された複数の不揮発
    性メモリ・セル；選択されたメモリ・セルにプログラム
    すべきデータを記憶するための前記複数のビット・ライ
    ンに電気的に接続されたラッチ；前記選択されたメモリ
    ・セルに記憶されたデータを感知するために前記複数の
    ビット・ラインに電気的に接続されたセンス・アンプ；
    前記感知されたデータがプログラムされた状態にあるメ
    モリ・セルのものである場合にだけ、前記センス・アン
    プによって感知されたデータを受信しかつ前記選択され
    たメモリ・セルが接続されるビット・ラインに関連付け
    られた前記ラッチに前記データを記憶するための変更回
    路；及び前記ラッチから前記選択されたメモリ・セルに
    データを記憶するためのプログラミング回路を備えてい
    ることを特徴とする集積回路記憶装置。
  20. 【請求項２０】 複数のワード・ライン及び複数のビッ
    ト・ラインに接続された不揮発性メモリ・セルの複数の
    アレイにおける選択された不揮発性メモリ・セルをプロ
    グラムする方法であって：前記選択されたメモリ・セル
    にプログラムされるべきデータを、該選択されたメモリ
    ・セルに接続されたラッチに記憶する段階と；前記選択
    されたメモリ・セルからデータを読み取る段階と；及び
    前記読み取ったデータに基づき前記ラッチを変更する段
    階とを具備することを特徴とする方法。
  21. 【請求項２１】 ＮＡＮＤ記憶装置の読み取り動作をエ
    ミュレートする集積回路記憶装置であって：ＮＯＲ構成
    で構成され、かつ対応する複数のワード・ライン及び複
    数のビット・ラインに電気的に接続されたスプリット・
    ゲート・タイプの浮遊ゲート・メモリ・セルのアレイで
    あり、メモリ・セルの複数のサブページで構成された該
    アレイと；前記装置に外部から供給され、かつ前記複数
    のビットラインに接続された前記メモリ・セルにプログ
    ラムされるべきデータを記憶するために前記複数のビッ
    トラインに電気的に接続された複数のサブページ・バッ
    ファと；及び前記複数のサブページ・バッファからのデ
    ータが前記複数のサブページ・メモリ・セルにプログラ
    ムされるまで一つのサブページ・バッファからメモリ・
    セルの関連サブページに順次にデータをプログラムすべ
    くプログラミング動作を起動するために前記複数のサブ
    ページ・バッファに接続されたプログラミング制御回路
    とを備えていることを特徴とする集積回路記憶装置。
  22. 【請求項２２】 前記メモリ・セルのそれぞれは、ホッ
    ト・エレクトロン・チャネル注入によってプログラムさ
    れることを特徴とする請求項２１に記載の集積回路記憶
    装置。
  23. 【請求項２３】 対応する複数のワード・ライン及び複
    数のビット・ラインに電気的に接続された浮遊ゲート・
    メモリ・セルのアレイであり、メモリ・セルの複数のサ
    ブページで構成された該アレイと；前記装置に外部から
    供給され、かつ前記複数のビット・ラインに接続された
    前記メモリ・セルにプログラムされるべき、データを記
    憶するための、該複数のビット・ラインに電気的に接続
    された複数のサブページ・バッファと；前記メモリ・セ
    ルにプログラムされるべきデータの開始アドレスを記憶
    するための開始サブページ・アドレス・バッファと；前
    記メモリ・セルにプログラムされるべきデータの終了ア
    ドレスを記憶するための終了サブページ・アドレス・バ
    ッファと；及びメモリ・セルの関連サブページに、前記
    開始サブページ・アドレス・バッファに記憶されたアド
    レスから前記終了サブページ・アドレス・バッファまで
    順次にデータをプログラムすべくプログラミング動作を
    起動するために前記複数のサブページ・バッファに接続
    されたプログラミング制御回路とを備えていることを特
    徴とする集積回路不揮発性記憶装置。
  24. 【請求項２４】 対応する複数のワード・ライン及び複
    数のビット・ラインに電気的に接続された浮遊ゲート・
    メモリ・セルのアレイと；前記装置に外部から供給さ
    れ、かつ前記複数のビット・ラインに接続された前記メ
    モリ・セルにプログラムされるべき、データを記憶する
    ための、該複数のビット・ラインに電気的に接続された
    複数のサブページ・バッファと；各サブページ・バッフ
    ァは、第２の入出力ノードが第１の入出力ノードの逆で
    ある、第１の入出力ノード及び第２の入出力ノードを有
    するラッチ、及び第１のノード及び第２のノードを備
    え、かつ該第１のノードは、第１の電圧に接続され、か
    つ該第１の入出力ノードは、関連ビット・ラインに接続
    され；及び前記第１及び第２の入出力ノードに沿ってデ
    ータが外部から前記ラッチに又は当該ラッチから供給さ
    れる場合に前記第２のノードに前記第１の電圧を供給
    し、かつデータが前記ビット・ラインから前記ラッチに
    読み取られる場合に、前記第２のノードに前記第１の電
    圧とは異なる第２の電圧を供給する制御回路とを備えて
    いることを特徴とする集積回路不揮発性記憶装置。
  25. 【請求項２５】 前記ラッチの状態をリセットする、前
    記第２の入出力ノードに接続されたリセット回路を更に
    備えていることを特徴とする請求項２４に記載の装置。
  26. 【請求項２６】 対応する複数のワード・ライン及び複
    数のビット・ラインに電気的に接続された浮遊ゲート・
    メモリ・セルのアレイと；前記装置に外部から供給さ
    れ、かつ前記複数のビット・ラインに接続された前記メ
    モリ・セルにプログラムされるべき、データを記憶する
    ための、該複数のビット・ラインに電気的に接続された
    複数のサブページ・バッファと；各サブページ・バッフ
    ァは、第２の入出力ノードが第１の入出力ノードの逆で
    あり、かつ第１の入出力ノードが関連ビット・ラインに
    接続される、第１の入出力ノード及び第２の入出力ノー
    ドを有し、関連ビット・ラインに接続されたメモリ・セ
    ルの情報を記憶するラッチを備え；第１の比較器及び第
    ２の比較器を有し、該第１の比較器が、前記第１の入出
    力ノードに沿って供給されたラッチからの信号及び前記
    第２の入出力ノードに沿った信号を受信するための、二
    つの入力を有し、かつそれらを比較しかつ該ラッチに記
    憶された状態を示す第１の出力信号を発生し、第２の比
    較器が、ビット・ラインからの信号、及び基準信号を受
    信するための、二つの入力を有し、かつそれらを比較
    し、かつ前記ビット・ラインに接続されたメモリ・セル
    に記憶された情報を示す第２の出力信号を発生する、セ
    ンス・アンプ；及び前記第１又は第２の出力信号を出力
    するマルチプレクサを備えていることを特徴とする集積
    回路不揮発性記憶装置。
  27. 【請求項２７】 前記センス・アンプは、前記第２の比
    較器の出力を前記第１の比較器の前記二つの入力に接続
    するフィードバック接続を更に備えていることを特徴と
    する請求項２６に記載の装置。
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