JP2002207708A - 演算装置 - Google Patents

演算装置

Info

Publication number
JP2002207708A
JP2002207708A JP2001004622A JP2001004622A JP2002207708A JP 2002207708 A JP2002207708 A JP 2002207708A JP 2001004622 A JP2001004622 A JP 2001004622A JP 2001004622 A JP2001004622 A JP 2001004622A JP 2002207708 A JP2002207708 A JP 2002207708A
Authority
JP
Japan
Prior art keywords
buffer
data
arithmetic processing
unit
arithmetic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001004622A
Other languages
English (en)
Inventor
Chikako Nakanishi
知嘉子 中西
Hisakazu Sato
尚和 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2001004622A priority Critical patent/JP2002207708A/ja
Priority to US09/972,157 priority patent/US20020095562A1/en
Publication of JP2002207708A publication Critical patent/JP2002207708A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3824—Operand accessing
    • G06F9/3834—Maintaining memory consistency
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a secondary processor, e.g. coprocessor
    • G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a secondary processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Memory System (AREA)
  • Advance Control (AREA)

Abstract

(57)【要約】 【課題】 複数のプロセッサ間で共有可能なメモリを備
えた演算装置において、データ破壊およびアクセス競合
を回避する。 【解決手段】 親プロセッサとコプロセッサコアとの間
で共有される共有メモリ１０は、バッファＢ０およびＢ
１を含む。アクセス制御部１１は、バッファ指定データ
ＢＮに応じて、バッファＢ０およびＢ１の一方ずつを、
親プロセッサおよびコプロセッサコアの一方ずつと排他
的にアクセスさせる。バッファ指定データＢＮは、特定
アドレスに割り付けられた制御レジスタに格納されて、
親プロセッサによってソフトウェア的に書換えられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、演算装置に関
し、より特定的には、互いに独立に処理を実行する複数
のプロセッサを備える演算装置に関する。
【０００２】
【従来の技術】近年、システム全体の処理性能を向上さ
せるため、ＭＣＵ（Microprocessor Unit、以下、単に
親プロセッサとも称する）とＤＳＰとをワンチップ化し
たり、ＭＣＵに高機能なプログラマブル・コプロセッサ
を付加したシステムを構成する技術が多く用いられるよ
うになってきている。
【０００３】これらのシステムにおいては、親プロセッ
サであるＭＣＵが、ＤＳＰもしくは、高機能なプログラ
マブル・コプロセッサを制御して、同期をとりながら処
理を進めていく。これらのプロセッサは、互いに独立し
た命令列を実行し、必要に応じて両者を同期させればよ
いので、並列処理が比較的簡単に実現でき、システム全
体の処理性能向上に大きく貢献することができる。以下
においては、ＤＳＰ（Digital Signal Processor）や、
プログラマブル・コプロセッサを総称して、単にコプロ
セッサとも称する。
【０００４】現在、このような親プロセッサとコプロセ
ッサとが別々の命令列を独立して実行するシステムを備
えた演算装置においては、親プロセッサとコプロセッサ
と間におけるインターフェイス方式は、下記の２通りに
大別される。
【０００５】図１２および図１３は、親プロセッサとコ
プロセッサとを有する従来の演算装置の構成を示す第１
および第２の概略ブロック図である。
【０００６】図１２を参照して、従来の演算装置１００
は、それぞれが独立に演算処理を実行する親プロセッサ
（ＭＣＵ）１０１およびコプロセッサ１０２と、親プロ
セッサ１０１およびコプロセッサ１０２によって共有さ
れる共有メモリ１０３と、これらのユニット間でデータ
授受を可能とするためのバスＢＳとを備える。親プロセ
ッサ１０１およびコプロセッサ１０２の各々は、バスＢ
Ｓを経由して、共有メモリ１０３に対するデータ入出力
を実行することが可能である。
【０００７】このような構成とすることにより、演算装
置１００においては、共有メモリ１０３を介して、親プ
ロセッサ１０１およびコプロセッサ１０２の間でデータ
を共有することができる。
【０００８】図１３を参照して、従来の演算装置１１０
は、それぞれが独立に演算処理を実行する親プロセッサ
（ＭＣＵ）１０１およびコプロセッサ１０２と、親プロ
セッサ１０１から出力されたデータを一時的に格納して
コプロセッサ１０２に伝達するための入力バッファ１０
５と、コプロセッサ１０２から出力されたデータを一時
的に格納して親プロセッサ１０１に伝達するための出力
バッファ１０６とを備える。
【０００９】入力バッファ１０５および出力バッファ１
０６には、たとえば、ＦＩＦＯ（First In First Out）
方式のバッファが用いられる。このように、親プロセッ
サ１０１およびコプロセッサ１０２の間で、データを転
送するための特別なハードウェアを設けることによっ
て、親プロセッサ１０１とコプロセッサ１０２との間で
データを共有することができる。
【００１０】
【発明が解決しようとする課題】しかしながら、図１２
および図１３で説明した演算装置においては、以下のよ
うな問題点が生じる場合がある。
【００１１】第１に、データ破壊の発生の危険性が挙げ
られる。データ破壊は、親プロセッサが使用するデータ
をコプロセッサが書換えてしまったり、逆にコプロセッ
サが使用しているデータを親プロセッサが書換えてしま
ったりすることにより発生する。一方、親プロセッサお
よびコプロセッサは、互いに独立して演算処理を実行す
ることから、タイミングを考慮したメモリ管理が困難で
ある。したがって、データ破壊を回避するために、プロ
グラムの作成に細心の注意が必要となるという問題点が
生じていた。
【００１２】第２に、アクセス競合の発生が挙げられ
る。アクセス競合は、親プロセッサおよびコプロセッサ
が、同時に共有メモリに対するデータ読出要求もしくは
データ書込要求を行なったとき、すなわちアクセス要求
を同時に行なったときなどに発生する。アクセス競合を
回避するためには、回路規模の増大を招く、メモリの２
ポート化などによる対応が必要となるという問題点が生
じていた。
【００１３】このようなデータの破壊およびアクセス競
合の発生を回避するために、個々のプロセッサに対して
独立にメモリを割当てるという方式を採用することもで
きる。
【００１４】しかしながら、このような方式を採用した
場合には、データを共有するために、親プロセッサから
コプロセッサへ、または、コプロセッサから親プロセッ
サに対して、データを転送する必要が生じる。データ転
送には、メモリからのデータ読出処理および他のメモリ
に対するデータ書込処理を繰返し実行する必要が生じる
ため、これらのデータ読出処理およびデータ書込処理に
プロセッサが占有されてしまう。この結果、データ共有
のためにオーバーヘッドが大きくなるという問題点が新
たに生じてしまう。
【００１５】データ転送によるオーバーヘッドは、シス
テム全体の処理性能の低下、すなわち演算装置の性能低
下につながり、大きな問題点となる。したがって、デー
タ共有に起因するオーバーヘッドが生じない共有メモリ
方式を採用した演算装置において、データ破壊やアクセ
ス競合といった共有メモリ方式に起因した問題点を回避
することが重要となる。
【００１６】この発明は、このような課題を解決するた
めのものであって、この発明の目的は、データ破壊やア
クセス競合を回避可能な、共有メモリ方式の演算装置の
構成を提供することである。
【００１７】
【課題を解決するための手段】請求項１記載の演算装置
は、演算処理を実行するための第１の演算処理部と、第
１の演算処理部および第１の演算処理部とは別に演算処
理を実行可能な第２の演算処理部によって共有されるメ
モリ部とを備える。メモリ部は、各々、データの書込お
よび読出が可能な第１および第２のバッファ部と、第２
の演算処理部によって変更可能なバッファ指定に基づい
て決定される、第１および第２のバッファ部の各々と第
１および第２の演算処理部の一方ずつとの組合わせのそ
れぞれにおいて、排他的にアクセスを実行するためのア
クセス制御部とを含む。
【００１８】請求項２記載の演算装置は、請求項１記載
の演算装置であって、特定アドレスに割り付けられた制
御レジスタをさらに備える。制御レジスタは、バッファ
指定を行なうためのデータをセットする。
【００１９】請求項３記載の演算装置は、請求項１記載
の演算装置であって、第１および第２のバッファは、第
１のアドレス領域に共通に割り付けられ、アクセス制御
部は、第１および第２のバッファ部に対応してそれぞれ
設けられる第１および第２のアドレス選択部と、第１お
よび第２の演算処理部に対応してそれぞれ設けられる第
１および第２のデータ選択部とを有する。第１および第
２のアドレス選択部は、バッファ指定に応じて、第１お
よび第２の演算処理部からアクセスが要求されるアドレ
スをそれぞれ示す第１および第２のアドレスを、第１お
よび第２のバッファの一方ずつに伝達し、第１および第
２のデータ選択部は、バッファ指定に応じて、組のそれ
ぞれにおいて、データ授受を実行する。
【００２０】請求項４記載の演算装置は、請求項３記載
の演算装置であって、第１および第２のバッファは、第
１のアドレス領域とは異なる、互いに独立した第２およ
び第３のアドレス領域のそれぞれとさらに割り付けられ
る。
【００２１】請求項５記載の演算装置は、請求項１記載
の演算装置であって、バッファ指定は、データ読出時に
おけるアクセス対象を設定するためのリードバッファ指
定と、データ書込時におけるアクセス対象を設定するた
めのライトバッファ指定とを含む。アクセス制御部は、
データ読出時およびデータ書込時のそれぞれにおいて、
リードバッファ指定およびライトバッファ指定にそれぞ
れ基づいて組合わせを決定する。
【００２２】請求項６記載の演算装置は、請求項１記載
の演算装置であって、バッファ指定は、第１および第２
の演算処理部の両方から変更可能な第１のサブバッファ
指定と、第２の演算処理部によって変更可能な第２のサ
ブバッファ指定とを含む。アクセス制御部は、第１の演
算処理部からアクセス要求があった場合には、第１のサ
ブバッファ指定に基づいて組合わせを決定し、第２の演
算処理部からアクセス要求があった場合には、第２のサ
ブバッファ指定に基づいて組合わせを決定する。
【００２３】請求項７記載の演算装置は、請求項６記載
の演算装置であって、アクセス制御部は、第１および第
２のバッファ部に対応してそれぞれ設けられる第１およ
び第２のアドレス選択部と、第１および第２の演算処理
部に対応してそれぞれ設けられる第１および第２のデー
タ選択部とを有する。第１および第２のアドレス選択部
は、第２のサブバッファ指定に応じて、第１および第２
の演算処理部からアクセスが要求されるアドレスをそれ
ぞれ示す第１および第２のアドレスを、第１および第２
のバッファの一方ずつに伝達し、第１のデータ選択部
は、第１および第２のバッファ部のうちの第１のサブバ
ッファ指定に応じた一方と、第１の演算処理部との間
で、データ授受を実行し、第２のデータ選択部は、第１
および第２のバッファ部のうちの第２のサブバッファ指
定に応じた一方と、第２の演算処理部との間で、データ
授受を実行する。
【００２４】請求項８記載の演算装置は、請求項１記載
の演算装置であって、第１の演算処理部からのバッファ
指定の変更は禁止される。
【００２５】請求項９記載の演算装置は、請求項１記載
の演算装置であって、バッファ指定の変更は、第１の演
算処理部からも可能である。
【００２６】請求項１０記載の演算装置は、演算処理を
実行するための第１の演算処理部と、第１の演算処理部
および第１の演算処理部とは別に演算処理を実行可能な
第２の演算処理部によって共有されるメモリ部とを備え
る。メモリ部は、互いに独立にデータ書込およびデータ
読出が可能な、各々が２つの入出力ポートを有する第１
および第２のバッファ部と、第１および第２の演算処理
部の少なくとも一方からデータ読出要求があった場合に
おいて、第２の演算処理部によって変更可能な第１のリ
ードバッファ指定に応じて指定される、第１および第２
のバッファ部のうちの一方からの読出データを第１の演
算処理部に対して伝達するとともに、第２の演算処理部
によって変更可能な第２のリードバッファ指定に応じて
指定される、第１および第２のバッファ部のうちの一方
からの読出データを第２の演算処理部に対して伝達する
ためのアクセス制御部とを含む。アクセス制御部は、第
１および第２の演算処理部の一方からデータ書込要求が
あった場合において、第２の演算処理部によって変更可
能なライトバッファ指定に基づいて決定される、第１お
よび第２のバッファ部の一方に対して、第１および第２
の演算処理部の一方からの書込データを伝達する。
【００２７】請求項１１記載の演算装置は、請求項１０
記載の演算装置であって、特定アドレスに割り付けられ
た制御レジスタをさらに備る。制御レジスタは、第１お
よび第２のリードバッファ指定と、ライトバッファ指定
とを行なうためのデータ群をセットする。
【００２８】請求項１２記載の演算装置は、請求項１０
記載の演算装置であって、第１および第２のリードバッ
ファ指定とライトバッファ指定との、第１の演算処理部
からの変更は禁止される。
【００２９】請求項１３記載の演算装置は、請求項１０
記載の演算装置であって、第１および第２のリードバッ
ファ指定とライトバッファ指定との変更は、第１の演算
処理部からも可能である。
【００３０】請求項１４記載の演算装置は、演算処理を
実行するための第１の演算処理部と、第１の演算処理部
および第１の演算処理部とは別に演算処理を実行可能な
第２の演算処理部によって共有されるメモリ部とを備え
る。メモリ部は、互いに独立にデータ書込およびデータ
読出が可能な複数のバッファ部と、第２の演算処理部に
よって変更可能な第１のバッファ指定に基づいて決定さ
れる複数のバッファのうちの１つと第１の演算処理部と
の間、および第２の演算処理部によって変更可能な第２
のバッファ指定に基づいて決定される複数のバッファの
うちの１つと第２の演算処理部との間において、アクセ
スを実行するためのアクセス制御部とを含む。
【００３１】請求項１５記載の演算装置は、請求項１４
記載の演算装置であって、特定アドレスにそれぞれ割り
付けられた第１および第２の制御レジスタをさらに備え
る。第１および第２の制御レジスタは、第１および第２
のバッファ指定をそれぞれ行なうための第１および第２
のデータをそれぞれセットする。
【００３２】請求項１６記載の演算装置は、請求項１４
記載の演算装置であって、第１の演算処理部からの第１
および第２のバッファ指定の変更は禁止される。
【００３３】請求項１７記載の演算装置は、請求項１４
記載の演算装置であって、第１のバッファ指定は、第１
の演算処理部によっても変更可能である。
【００３４】請求項１８記載の演算装置は、請求項１０
記載の演算装置であって、アクセス制御部は、複数のバ
ッファ部に対応してそれぞれ設けられる複数のアドレス
選択部と、第１および第２の演算処理部に対応してそれ
ぞれ設けられる第１および第２のデータ選択部とを有
し、複数のアドレス選択部の各々は、第１および第２の
演算処理部からアクセスが要求されるアドレスをそれぞ
れ示す第１および第２のアドレスのうちの第２のバッフ
ァ指定に応じた一方を、対応するバッファ部に伝達し、
第１のデータ選択部は、複数のバッファ部のうちの第１
のバッファ指定に応じた１つと、第１の演算処理部との
間で、データ授受を実行し、第２のデータ選択部は、複
数のバッファ部のうちの第２のバッファ指定に応じた１
つと、第２の演算処理部との間で、データ授受を実行す
る。
【００３５】請求項１９記載の演算装置は、請求項１、
１０または１４に記載の演算装置であって、第１の演算
処理部はコプロセッサに相当し、第２の演算処理部はＭ
ＣＵに相当する。
【００３６】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
における同一符号は、同一または相当部分を示すものと
する。
【００３７】［実施の形態１］図１は、本発明の実施の
形態１に従う演算装置１の構成を示す概略ブロック図で
ある。
【００３８】図１を参照して、演算装置１は、コプロセ
ッサ３と、親プロセッサ（ＭＣＵ）４とを備える。コプ
ロセッサ３は、演算処理を実行するためのコプロセッサ
コア６と、コプロセッサコア６による演算処理に必要な
データを格納するための係数メモリ７および命令メモリ
８と、コプロセッサコア６によって参照される特定デー
タを記憶するための制御レジスタ９と、親プロセッサ４
との間で共有される共有メモリ１０とを含む。
【００３９】なお、演算装置１においては、親プロセッ
サ（ＭＣＵ）４とコプロセッサ３とを同一の半導体チッ
プ上に形成することも、それぞれを別々の半導体チップ
上に形成することも可能である。
【００４０】演算装置１は、さらに、親プロセッサ４と
コプロセッサ３との間でデータ授受を実行するためのバ
スＢＳを備える。バスＢＳは、制御レジスタ９および共
有メモリ１０と、親プロセッサ４との間に配置される。
親プロセッサ４は、共有メモリ１０および制御レジスタ
９に対するアクセスを、バスＢＳを介して実行すること
ができる。
【００４１】コプロセッサコア６は、内部バスによっ
て、係数メモリ７、命令メモリ８、制御レジスタ９およ
び共有メモリ１０と接続される。したがって、コプロセ
ッサコア６は、共有メモリ１０に対するアクセスを実行
することができる。このように、共有メモリ１０に対し
て、親プロセッサ４およびコプロセッサコア６の双方か
らアクセス、すなわちデータ読出およびデータ書込を実
行することができる。
【００４２】制御レジスタ９は、親プロセッサ４の特定
アドレスに割当てられており、当該特定アドレスに親プ
ロセッサ４が値を書込むことでソフトウェア的にセット
される。
【００４３】制御レジスタ９への書込は、親プロセッサ
４のみ可能であり、制御レジスタ９からの読出は、親プ
ロセッサ４およびコプロセッサコア６の両方とも可能で
あるものとする。すなわち、コプロセッサコア６から
は、制御レジスタ９に対して読出のみが可能である。
【００４４】図２は、図１に示される共有メモリ１０の
構成を示す回路図である。図２を参照して、共有メモリ
１０は、２つの領域に分割されており、互いに独立にデ
ータ入出力を実行可能なバッファＢ０およびバッファＢ
１を含む。図示しないが、バッファＢ０およびＢ１の各
々は、親プロセッサ４およびコプロセッサコア６と、専
用のバスによってそれぞれ接続されている。したがっ
て、親プロセッサ４からの、データ読出およびデータ書
込をそれぞれ要求するための制御信号ＲＤｍおよびＷＴ
ｍと、コプロセッサコア６からの、データ読出およびデ
ータ書込をそれぞれ要求するための制御信号ＲＤｃおよ
びＷＴｃとを、バッファＢ０およびＢ１の各々に対して
伝達することができる。これらの制御信号は、データ読
出／書込が要求される場合に、“１”に設定されるもの
とする。
【００４５】制御レジスタ９にセットされたデータに基
づいて、２つのバッファＢ０およびＢ１の各々は、親プ
ロセッサ４およびコプロセッサコア６の一方ずつと組合
される。
【００４６】共有メモリ１０は、さらに、上記組合せの
それぞれにおいて、アクセスを排他的に実行するための
アクセス制御部１１を含む。アクセス制御部１１を設け
ることにより、バッファＢ０およびバッファＢ１は、２
ポートメモリである必要はなく、シングルポートのメモ
リで構成することができる。
【００４７】アクセス制御部１１は、バッファＢ０およ
びＢ１に対応してそれぞれ設けられる、アドレスを選択
的に伝達するためのアドレス選択回路ＡＳ０およびＡＳ
１と、親プロセッサ４およびコプロセッサコア６に対応
してそれぞれ設けられ、バッファＢ０およびバッファＢ
１のいずれか一方ずつをアクセスすなわちデータ入出力
の対象として選択するためのデータ選択回路ＤＳｍおよ
びＤＳｃとを有する。
【００４８】アドレス選択回路ＡＳ０は、制御レジスタ
９にセットされたバッファ指定データＢＮに応じて、親
プロセッサ４からアクセスが要求されるアドレス（以
下、単に親プロセッサアドレスとも称する）ＭＡＤおよ
び、コプロセッサコア６からアクセスが要求されるアド
レス（以下、単にコプロセッサアドレスとも称する）Ｃ
ＡＤの一方をバッファＢ０に伝達する。アドレス選択回
路ＡＳ１は、アドレス選択回路ＡＳ０と相補的な選択を
実行し、親プロセッサアドレスＭＡＤおよびコプロセッ
サアドレスＣＡＤの他方をバッファＢ１に伝達する。
【００４９】データ選択回路ＤＳｍは、バッファ指定デ
ータＢＮに応じて、バッファＢ０およびＢ１の一方との
間で、親プロセッサ４に対して入出力される親プロセッ
サコアデータＭＤＡＴを授受する。データ選択回路ＤＳ
ｃは、データ選択回路ＤＳｍと相補的なバッファ選択を
実行し、バッファ指定データＢＮに応じて、バッファＢ
０およびバッファＢ１の他方との間で、コプロセッサコ
ア６に対して入出力されるコプロセッサコアデータＣＤ
ＡＴを授受する。
【００５０】図３は、図１に示される制御レジスタ９に
セットされるデータの構成を説明する図である。
【００５１】図３を参照して、制御レジスタ９は、親プ
ロセッサ４の特定アドレス（図３においては、アドレス
０ｘ０６０６００８）に割当てられており、その最下位
ビットにおいて、バッファ指定データＢＮがセットされ
る。
【００５２】バッファ指定データＢＮの値が“０”の場
合において、親プロセッサ４はバッファＢ０を、コプロ
セッサコア６はバッファＢ１をアクセス可能となる。反
対に、バッファ指定データＢＮの値が“１”の場合にお
いては、親プロセッサはバッファＢ１を、コプロセッサ
コアはバッファＢ０をアクセス可能な状態となる。
【００５３】次に、データ読出時およびデータ書込時に
おける排他的なバッファのアクセス選択について説明す
る。
【００５４】再び図２を参照して、バッファＢ０に対す
る読出制御信号ＲＤ０は、親プロセッサ４からデータ読
出が要求されて制御信号ＲＤｍが“１”に設定され、か
つバッファ指定データＢＮの値が“０”である場合、も
しくは、コプロセッサコア６からデータ読出が要求され
て制御信号ＲＤｃが“１”に設定され、かつバッファ指
定データＢＮの値が“１”である場合において、
“１”に活性化される。これに応答して、バッファＢ０
においては、アドレス選択回路ＡＳ０によって選択され
たアドレスに基づいたデータ読出が実行される。バッフ
ァＢ０からの読出データは、親プロセッサ４およびコプ
ロセッサコア６のうちのデータ読出を要求した一方に対
して、親プロセッサコアデータＭＤＡＴもしくはコプロ
セッサコアデータＣＤＡＴとして、データ選択回路ＤＳ
ｍおよびＤＳｃの対応する一方によって伝達される。
【００５５】一方、バッファＢ１に対する読出制御信号
ＲＤ１は、親プロセッサ４からデータ読出が要求されて
制御信号ＲＤｍが“１”に設定され、かつバッファ指定
データＢＮの値が“１”である場合、もしくは、コプロ
セッサコア６からデータ読出が要求されて制御信号ＲＤ
ｃが“１”に設定され、かつバッファ指定データＢＮの
値が“０”である場合において、“１”に活性化され
る。これに応答して、バッファＢ１においては、アドレ
ス選択回路ＡＳ１によって選択されたアドレスに基づい
たデータ読出が実行される。バッファＢ１からの読出デ
ータも同様に、親プロセッサ４およびコプロセッサコア
６のうちのデータ読出を要求した一方に対して、親プロ
セッサコアデータＭＤＡＴもしくはコプロセッサコアデ
ータＣＤＡＴとして、データ選択回路ＤＳｍおよびＤＳ
ｃの対応する一方によって伝達される。
【００５６】図２に示されるように、バッファＢ０およ
びＢ１にそれぞれ対応する書込制御信号ＷＴ０およびＷ
Ｔ１も、読出制御信号ＲＤ０およびＲＤ１と同様に、生
成される。書込制御信号ＷＴ０およびＷＴ１の活性化
（“１”設定）にそれぞれ応答して、バッファＢ０およ
びＢ１に対するデータ書込は、アドレス選択回路ＡＳ０
およびＡＳ１によってそれぞれ選択されたアドレスに応
じて実行される。
【００５７】親プロセッサ４およびコプロセッサコア６
のうちのデータ書込を要求した一方から入力される親プ
ロセッサコアデータＭＤＡＴもしくはコプロセッサコア
データＣＤＡＴは、データ選択回路ＤＳｍおよびＤＳｃ
の対応する一方によって、データ書込の対象となるバッ
ファＢ０もしくはＢ１に伝達される。
【００５８】図４は、演算装置１におけるアドレスマッ
ピングの例を示す概念図である。図４を参照して、アド
レス空間ＸＭＥＭ（写像）は、図１における共有メモリ
１０に対応する。アドレス空間ＹＭＥＭおよびＩＭＥＭ
は、係数メモリ７および命令メモリ８にそれぞれ対応す
る。また、アドレス空間ＸＭＥＭ♯０およびＸＭＥＭ♯
１は、バッファＢ０およびＢ１にそれぞれ直接対応す
る。なお、図４に示されるこれらのアドレス空間は、演
算装置１全体のアドレスマップを意味するのではなく、
親プロセッサ（ＭＣＵ）４から見たアドレスマッピング
を示している。
【００５９】図４に示されるように、アドレス空間ＸＭ
ＥＭに相当するアドレス領域０ｘ０６００＿００００〜
０ｘ０６０１＿ｆｆｆｆは、共有メモリ１０を構成する
バッファＢ０およびＢ１の双方に割り当てられる。これ
により、親プロセッサ４からは、同一のアドレスを用い
て、バッファＢ０およびＢ１の双方の内容を参照（デー
タ読出）、または更新（データ書込）することができ
る。この際に、バッファＢ０およびＢ１のどちらにアク
セスしているかは、既に説明した制御レジスタ９にセッ
トされるバッファ指定データＢＮの値によって定められ
る。
【００６０】また、バッファＢ０およびＢ１に対して
は、上述したアドレス空間に加えて、アドレス空間０ｘ
０６０８＿００００〜０ｘ０６０９＿ｆｆｆｆおよび、
アドレス空間０ｘ０６０ａ＿００００から０ｘ０６０ｂ
＿ｆｆｆｆがそれぞれ割り当てられる。これらのアドレ
スは、コプロセッサ３の停止中のみにアクセス可能なア
ドレスとする。この結果、コプロセッサ３の停止中にお
いても、親プロセッサ４からバッファＢ０およびＢ１に
アクセスすることができる。
【００６１】制御レジスタは、０ｘ０６０ａ＿００００
からのアドレスに割当てられ、親プロセッサ４は、この
アドレスに値を書込むことで、制御レジスタ９にバッフ
ァ指定データＢＮをセットすることができる。バッファ
指定データＢＮを適宜書き換て、親プロセッサ４および
コプロセッサコア６のアクセス対象バッファを入れ換え
ることにより、親プロセッサ４とコプロセッサコア６と
の間でデータを共有することができる。
【００６２】このような、実施の形態１に従う演算装置
の構成に従えば、共有メモリ構成によってデータ共有を
可能とした上で、データ破壊やアクセス競合を回避する
ことができる。また、各バッファを形成するメモリを２
ポート化する必要がなく、１ポートメモリによって共有
メモリを構成できる。さらに、データ共有のためのデー
タ転送に起因するオーバーヘッドが生じないという共有
メモリ構成の利点はそのまま維持されている。
【００６３】［実施の形態２］実施の形態２において
は、制御レジスタの機能を追加した構成が示される。
【００６４】図５は、実施の形態２に従う制御レジスタ
にセットされるデータの構成を示す図である。
【００６５】図５を参照して、実施の形態２において
は、制御レジスタの下位２ビットを用いて、データ読出
時とデータ書込時におけるバッファ指定を独立に行なう
ことができる。具体的には、これらの２ビットを用い
て、リードバッファ指定データＲＢＮおよびライトバッ
ファ指定データＷＢＮがセットされる。
【００６６】たとえば、リードバッファ指定データＲＢ
Ｎの値を“０”に設定した場合には、データ読出におい
て、親プロセッサ４はバッファＢ０を、コプロセッサコ
ア６はバッファＢ１をアクセス可能となる。同様に、ラ
イトバッファ指定データＷＢＮの値を“０”に設定した
場合には、データ書込において、親プロセッサ４はバッ
ファＢ１を、コプロセッサコア６はバッファＢ０をアク
セス可能となる。
【００６７】実施の形態１の場合と同様に、制御レジス
タ９への書込は、親プロセッサ４からのみ可能であり、
制御レジスタ９からの読出は、親プロセッサ４およびコ
プロセッサコア６の両方とも可能であるものとする。
【００６８】図６は、実施の形態２に従う共有メモリ２
０の構成を示すブロック図である。図６を参照して、実
施の形態２に従う共有メモリ２０は、図２に示した実施
の形態１に従う共有メモリ１０と比較して、バッファ選
択信号ＢＳＬを生成するバッファ選択回路２２をさらに
含む点で異なる。
【００６９】さらに、アクセス制御部２１に含まれる、
アドレス選択回路ＡＳ０，ＡＳ１およびデータ選択回路
ＤＳｍ，ＤＳｃは、バッファ選択回路２２によって生成
されるバッファ選択信号ＢＳＬに応じた選択を行なう点
が、実施の形態１の構成と異なる。
【００７０】共有メモリ２０においては、アクセスを互
いに排他的に実行する、バッファおよびプロッセサの組
合わせは、データ読出時とデータ書込時とにおいて、独
立に決められる。
【００７１】バッファ選択回路２２は、制御レジスタ９
にセットされるリードバッファ指定データＲＢＮおよび
ライトバッファ指定データＷＢＮと、親プロセッサ読出
書込信号ＭＲＷおよびコプロセッサ読出書込信号ＣＲＷ
に応じてバッファ選択信号ＢＳＬを生成する。
【００７２】親プロセッサ読出書込信号ＭＲＷは、親プ
ロセッサ４によってデータ読出が要求される場合には
“０”に設定され、データ書込が要求される場合には、
“１”に設定される。同様に、コプロセッサコア読出書
込信号ＣＲＷは、コプロセッサによってデータ読出およ
びデータ書込が要求される場合において、それぞれ
“０”および“１”に設定される。
【００７３】ただし、親プロセッサからのデータ読出要
求と、コプロセッサからのデータ書込要求が同時に発生
すること、およびプロセッサからのデータ書込指示およ
びコプロセッサからのデータ読出指示との同時発生とは
生じないものとする。
【００７４】バッファ選択回路２２は、入力されたこれ
らの制御信号に応じて、下記（１）式に基づいた論理演
算を実行して、バッファ選択信号ＢＳＬを生成する。
【００７５】 ＢＳＬ＝（／ＭＲＷ・ＲＢＮ）＋（ＭＲＷ・ＷＢＮ）＋（ＣＲＷ・ＷＢＮ）＋ （／ＣＲＷ・ＲＢＮ） …（１） ただし、（１）式中における記号“／”、“・”および
“＋”は、ＮＯＴ（否定）、ＡＮＤ（論理積）およびＯ
Ｒ（論理和）の論理演算をそれぞれ表わすものとする。
【００７６】また、読出制御信号ＲＤ０，ＲＤ１および
書込制御信号ＷＴ０，ＷＴ１の生成は、図６に示される
ように、実施の形態１の場合と比較して、バッファ指定
データＢＮに代えてリードバッファ指定データＲＢＮも
しくはライトバッファ指定データＷＢＮを用いればよ
い。
【００７７】実施の形態２に従う演算装置において、共
有メモリの構成および制御レジスタにセットされるデー
タ以外は、実施の形態１と同様であるので、詳細な説明
は繰り返さない。
【００７８】このような構成とすることにより、データ
書込およびデータ読出のそれぞれにおいて、アクセス対
象となるバッファを独立に指定することが可能となるの
で、共有メモリ構成を有する実施の形態１に従う演算装
置が奏する効果に加えて、バッファ指定の自由度を向上
させることができる。
【００７９】［実施の形態３］実施の形態３において
は、データ読出時におけるバッファ指定の自由度をさら
に向上させた構成について説明する。
【００８０】図７は、実施の形態３に従う制御レジスタ
にセットされるデータ構成を説明する図である。
【００８１】図７を参照して、実施の形態３において
は、制御レジスタの下位３ビットを用いて、親プロセッ
サ４のデータ読出対象バッファを指定するためのリード
バッファ指定データＭＲＮと、コプロセッサコア６のデ
ータ読出対象バッファを指定するためのリードバッファ
指定データＣＲＮと、データ書込時における対象バッフ
ァの割り当てを示すためのライトバッファ指定データＷ
ＢＮがセットされる。
【００８２】リードバッファ指定データＭＲＮおよびＣ
ＲＮの値は、別々のビットを用いて親プロセッサ４およ
びコプロセッサコア６の間で独立に設定することができ
る。したがって、親プロセッサ４およびコプロセッサコ
ア６によって、共通のバッファを対象としたデータ読出
が可能となる。
【００８３】一方、データ書込の対象となるバッファ
は、データ破壊を回避するために、実施の形態２の場合
と同様に、ライトバッファ指定データＷＢＮによって排
他的に指定される。
【００８４】なお、実施の形態１および２と同様に、制
御レジスタ９への書込は、親プロセッサ４からのみ可能
であり、制御レジスタ９からの読出は、親プロセッサ４
およびコプロセッサコア６の両方とも可能であるものと
する。
【００８５】図８は、本発明の実施の形態３に従う共有
メモリ３０の構成を示すブロック図である。
【００８６】図８においては、共有メモリ３０からのデ
ータ読出に関する構成が示される。図８を参照して、共
有メモリ３０においては、親プロセッサ４とコプロセッ
サコア６との双方からの同一バッファを対象としたデー
タ読出を実現するために、２ポートメモリで形成される
バッファＢＷ０およびＢＷ１が配置される。これによ
り、バッファＢＷ０およびＢＷ１の各々において、２つ
のアドレスを読出可能とすることができる。
【００８７】したがって、バッファＢＷ０およびＢＷ１
の各々に対しては、親プロセッサ４もしくはコプロセッ
サコア６のいずれかからデータ読出が要求されて、制御
信号ＲＤｍもしくはＲＤｃが“１”に設定された場合
に、読出制御信号ＲＤ０およびＲＤ１の各々を“１”に
設定すればよい。
【００８８】データ選択回路ＤＳｍは、バッファＢＷ０
およびＢＷ１の各々から読出データを受けて、リードバ
ッファ指定データＭＲＮに応じた一方を親プロセッサコ
アデータＭＤＡＴとして、親プロセッサ４に伝達する。
【００８９】同様に、データ選択回路ＤＳｍは、バッフ
ァＢＷ０およびＢＷ１の各々から読出データを受けて、
リードバッファ指定データＣＲＮに応じた一方をコプロ
セッサコアデータＣＤＡＴとして、コプロセッサコア６
に伝達する。
【００９０】なお、共有メモリ３０におけるデータ書込
については図示を省略しているが、バッファＢ０，Ｂ１
に対する書込制御信号ＷＴ０，ＷＴ１を実施の形態２と
同様に生成し、かつ、データ選択回路ＤＳｍおよびＤＳ
ｃにおけるバッファ選択を、ライトバッファ指定データ
ＷＢＮおよびその反転信号にそれぞれ応じて実行する構
成とすればよい。
【００９１】実施の形態３に従う演算装置において、共
有メモリおよび制御レジスタ以外の部分の構成は、実施
の形態１と同様であるので、詳細な説明は繰り返さな
い。
【００９２】このような構成とすることにより、共有メ
モリ構成を有する実施の形態２に従う演算装置に加え
て、さらにバッファ指定の自由度が向上し、かつ同一バ
ッファからのデータ読出を可能とすることにより、演算
装置の処理性能を向上させることができる。
【００９３】なお、実施の形態１から３の各々におい
て、制御レジスタ９は、親プロセッサ４からだけでな
く、コプロセッサコア６からもバッファ指定データの書
込が可能であるように構成されてもよい。ただし、この
場合には、データ破壊およびアクセス競合を回避するた
めに、制御レジスタ９に対する書き込み制御を行なう必
要がある。
【００９４】［実施の形態４］実施の形態４において
は、２つのバッファに分割された共有メモリを有する実
施の形態１に従う構成を、３以上の複数個のバッファに
分割された共有メモリにも拡張可能な構成について説明
する。
【００９５】図９は、本発明の実施の形態４に従う演算
装置２の構成を示す概略ブロック図である。
【００９６】図９を参照して、演算装置２は、図１に示
した演算装置１と比較して、２つのバッファ領域に分割
された共有メモリ１０に代えて、（ｎ＋１）個のバッフ
ァ領域（ｎ：自然数）に分割された共有メモリ４０を備
える点で異なる。
【００９７】また、制御レジスタ９は、親プロセッサ４
が使用するバッファを指定するための制御レジスタ９ａ
とコプロセッサコア６が使用するバッファを指定するた
めの制御レジスタ９ｂとに分割される。その他の部分の
構成は、図１に示した演算装置１と同様であるので、詳
細な説明は繰り返さない。演算装置２においても、親プ
ロセッサ（ＭＣＵ）４とコプロセッサ３とを同一の半導
体チップ上に形成することも、それぞれを別々の半導体
チップ上に形成することも可能である。
【００９８】図１０は、実施の形態４に従う制御レジス
タにセットされるデータの構成を示す図である。
【００９９】図１０（ａ）を参照して、制御レジスタ９
ａの下位（ｎ＋１）ビットを用いて、親プロセッサ４か
らのアクセス対象バッファを指定するためのバッファ指
定データＭＢＮ（０）〜ＭＢＮ（ｎ）がセットされる。
親プロセッサ４がアクセス対象に指定するバッファＢｉ
（ｉ：０〜ｎの整数）においては、対応するバッファ指
定データＭＢＮ（ｉ）の値は、“１”に設定される。
【０１００】図１０（ｂ）を参照して、制御レジスタ９
ｂの下位（ｎ＋１）ビットを用いて、コプロセッサコア
６からのアクセス対象バッファを指定するためのバッフ
ァ指定データＣＢＮ（０）〜ＣＢＮ（ｎ）がセットされ
る。コプロセッサコア６がアクセス対象に指定するバッ
ファＢｉ（ｉ：０〜ｎの整数）においては、対応するバ
ッファ指定データＣＢＮ（ｉ）の値は、“１”に設定さ
れる。
【０１０１】実施の形態１から３の場合と同様に、制御
レジスタ９ａおよび９ｂに対する書込は親プロセッサ４
からのみ可能であり、制御レジスタ９ａおよび９ｂから
のデータ読出は、親プロセッサ４およびコプロセッサコ
ア６の両方とも可能である。なお、以下においては、バ
ッファ指定データＭＢＮ（０）〜ＭＢＮ（ｎ）およびＣ
ＢＮ（０）〜ＣＢＮ（ｎ）をそれぞれ総称して、単にバ
ッファ指定データＭＢＮおよびＣＢＮとも称する。
【０１０２】図１１は、実施の形態４に従う共有メモリ
４０の構成を示すブロック図である。
【０１０３】図１１を参照して、共有メモリ４０は、
（ｎ＋１）個の領域に分割されており、互いに独立にデ
ータ入出力が可能なバッファＢ０〜Ｂｎと、アクセス制
御部４１とを含む。
【０１０４】アクセス制御部４１は、バッファＢ０〜Ｂ
ｎに対応してそれぞれ設けられるアドレス選択回路ＡＳ
０〜ＡＳｎと、親プロセッサ４との間で授受される親プ
ロセッサコアデータＭＤＡＴの選択を行なうためのデー
タ選択回路ＤＳｍと、コプロセッサコア６との間で授受
されるコプロセッサコアデータＣＤＡＴの選択を行なう
ためのデータ選択回路ＤＳｃとを有する。
【０１０５】アドレス選択回路ＡＳ０〜ＡＳｎは、制御
レジスタ９ａにセットされた親プロセッサ４に対応する
バッファ指定データＭＢＮ（０）〜ＭＢＮ（ｎ）にそれ
ぞれ応じて、親プロセッサアドレスＡＤＤおよびコプロ
セッサアドレスＣＡＤの一方を選択し、対応するバッフ
ァに伝達する。
【０１０６】すなわち、親プロセッサ４によってアクセ
ス対象に指定されたバッファに対応するアドレス選択回
路は、親プロセッサアドレスＭＡＤを選択して対応する
バッファに伝達する。一方、それ以外の、すなわち対応
するバッファ指定データＭＢＮの値が“０”であるアド
レス選択回路は、コプロセッサアドレスＣＡＤを選択し
て対応するバッファに伝達する。
【０１０７】データ読出時においては、親プロセッサ４
もしくはコプロセッサコア６からデータ読出が要求され
て、制御信号ＲＤｍもしくはＲＤｃが“１”に設定され
ると、バッファＢ０〜ＢＮにそれぞれ対応する読出制御
信号ＲＤ０〜ＲＤｎの各々が活性化（“１”に設定）さ
れる。これに応答して、バッファＢ０〜Ｂｎの各々は、
対応するアドレス選択回路から伝達されたアドレスに応
じてデータ読出を実行する。
【０１０８】データ選択回路ＤＳｍは、各バッファから
受けた読出データから、バッファ指定データＭＢＮに応
じた１つの読出データを親プロセッサコアデータＭＤＡ
Ｔとして選択して、親プロセッサ４に対して伝達する。
データ選択回路ＤＳｃは、各バッファから受けた読出デ
ータから、バッファ指定データＣＢＮに応じた１つの読
出データを親プロセッサコアデータＭＤＡＴとして選択
して、コプロセッサコア６に対して伝達する。
【０１０９】データ書込時においては、バッファＢ０〜
ＢＮにそれぞれ対応する書込制御信号ＷＤ０〜ＷＤｎ
は、対応するバッファ指定データＭＢＮと制御信号ＷＤ
ｍとの間、および対応するバッファ指定データＣＢＮと
制御信号ＷＤｃとの間における論理演算結果に応じて、
生成させる。
【０１１０】具体的には、各バッファにおいて、当該バ
ッファが親プロセッサ４からアクセス対象として指定さ
れており、かつ親プロセッサからデータ書込指示があっ
た場合、もしくは、当該バッファがコプロセッサコア６
からアクセス対象として指定されており、かつコプロセ
ッサコア６からデータ書込指示があった場合において、
対応するデータ書込制御信号が活性化（“１”に設定）
される。
【０１１１】データ書込時における、アドレス選択回路
ＡＳ０〜ＡＳｎによるアドレス選択は、データ読出時と
同様に、バッファ指定データＭＢＮに応じて実行される
ので、詳細な説明は繰り返さない。
【０１１２】親プロセッサ４からのデータＭＤＡＴは、
バッファ指定データＭＢＮに応じたバッファ選択を行な
うデータ選択回路ＤＳｍによって、親プロセッサ４のア
クセス対象に指定されたバッファに伝達されて書込まれ
る。同様に、コプロセッサコア６からのデータＣＤＡＴ
は、バッファ指定データＣＢＮに応じたバッファ選択を
行なうデータ選択回路ＤＳｃによって、コプロセッサコ
ア６のアクセス対象に指定されたバッファに伝達されて
書込まれる。
【０１１３】このような構成とすることにより、３個以
上のバッファを用いて、親プロセッサとコプロセッサと
の間でデータを共有することができるので、処理動作の
汎用性をさらに高めることが可能となる。
【０１１４】さらに、少なくとも制御レジスタ９ｂのデ
ータを、コプロセッサコア６からも書込可能な構成とし
て、より汎用性を高めたメモリの共有を図ることも可能
である。
【０１１５】このような構成としても、制御レジスタ９
ａおよび９ｂが異なる値となるような制御を行なうか、
もしくは、同じ値を有する場合には、親プロセッサ４の
アクセスが優先されるような制御、たとえば、親プロセ
ッサ用の制御レジスタ９ａが優先して親プロセッサ４の
アクセス対象となるバッファを指定する手法を採用する
ことによって、データ破壊およびアクセス競合の発生を
回避することができる。
【０１１６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１１７】
【発明の効果】請求項１、８および１９に記載の演算装
置は、各々が１ポートメモリで構成される２つのバッフ
ァ部に分割されるメモリ部を、コプロセッサに相当する
第１の演算処理部およびＭＣＵに相当する第２の演算処
理部によって共有できる。この結果、オーバヘッドを回
避したデータ共有とともに、データ破壊やアクセス競合
の回避を図ることができる。
【０１１８】請求項２記載の演算装置は、請求項１記載
の演算装置が奏する効果に加えて、バッファ指定をソフ
トウェアによって行なうことができる。
【０１１９】請求項３記載の演算装置は、請求項１記載
の演算装置が奏する効果に加えて、同一アドレスを用い
て第１および第２のバッファ部の各々にアクセスして、
データ読出およびデータ書込を実行可能である。
【０１２０】請求項４記載の演算装置は、請求項３記載
の演算装置が奏する効果に加えて、第２の演算処理部の
停止中においても、バッファ指定を介することなく第１
および第２のバッファ部にアクセスすることが可能であ
る。
【０１２１】請求項５記載の演算装置は、データ読出時
およびデータ書込時のそれぞれにおいてバッファ指定を
独立に設定できるので、請求項１記載の演算装置が奏す
る効果に加えて、バッファ指定の自由度を向上させるこ
とができる。
【０１２２】請求項６および９に記載の演算装置は、た
とえばコプロセッサコアに相当する第１の演算処理部側
からもバッファ指定が可能であるので、請求項１記載の
演算装置が奏する効果に加えて、第１および第２の演算
処理部の間において、より汎用性を高めたメモリの共有
を実現できる。
【０１２３】請求項７記載の演算装置は、アドレス選択
を第２の演算処理部によるバッファ指定に応じて実行す
るので、請求項６記載の演算装置が奏する効果に加え
て、共有メモリに対するアクセス競合および、共有メモ
リにおけるデータ破壊の発生を防止することができる。
【０１２４】請求項１０、１２および１９に記載の演算
装置は、２ポートメモリで構成されるメモリ部を、コプ
ロセッサに相当する第１の演算処理部およびＭＣＵに相
当する第２の演算処理部によって共有するとともに、第
１および第２の演算処理部によって共通のバッファをデ
ータ読出の対象に指定することができる。この結果、オ
ーバヘッドを回避したデータ共有を図るとともに、バッ
ファ指定の自由度を向上させた上で、データ破壊やアク
セス競合の回避を図ることができる。
【０１２５】請求項１１記載の演算装置は、請求項１０
記載の演算装置が奏する効果に加えて、第２の演算処理
部によるバッファ指定をソフトウェアによって行なうこ
とができる。
【０１２６】請求項１３記載の演算装置は、たとえばコ
プロセッサコアに相当する第１の演算処理部側からもバ
ッファ指定が可能であるので、請求項１０記載の演算装
置が奏する効果に加えて、第１および第２の演算処理部
の間において、より汎用性を高めたメモリの共有を実現
できる。
【０１２７】請求項１４、１６および１９記載の演算装
置は、各々が１ポートメモリで構成される複数のバッフ
ァ部に分割されたメモリ部を、コプロセッサに相当する
第１の演算処理部およびＭＣＵに相当する第２の演算処
理部によって共有する。この結果、汎用性を高めたメモ
リの共有を実現した下で、オーバヘッドを回避したデー
タ共有を、データ破壊やアクセス競合の回避とともに図
ることができる。
【０１２８】請求項１５記載の演算装置は、請求項１４
記載の演算装置が奏する効果に加えて、第１の演算処理
部によるバッファ指定をソフトウェアによって行なうこ
とができる。
【０１２９】請求項１７記載の演算装置は、たとえばコ
プロセッサに相当する第２の演算処理部側からもバッフ
ァ指定が可能であるので、請求項１４記載の演算装置が
奏する効果に加えて、第１および第２の演算処理部の間
において、より汎用性を高めたメモリの共有を実現でき
る。
【０１３０】請求項１８記載の演算装置は、アドレス選
択を第１の演算処理部によるバッファ指定に応じて実行
するので、請求項１０記載の演算装置が奏する効果に加
えて、共有メモリに対するアクセス競合および共有メモ
リにおけるデータ破壊の発生を防止することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従う演算装置１の構
成を示す概略ブロック図である。
【図２】 図１に示される共有メモリ１０の構成を示す
回路図である。
【図３】 図１に示される制御レジスタにセットされる
データの構成を説明する図である。
【図４】 演算装置１におけるアドレスマッピングの例
を示す概念図である。
【図５】 実施の形態２に従う制御レジスタにセットさ
れるデータの構成を示す図である。
【図６】 実施の形態２に従う共有メモリ２０の構成を
示すブロック図である。
【図７】 実施の形態３に従う制御レジスタにセットさ
れるデータ構成を説明する図である。
【図８】 本発明の実施の形態３に従う共有メモリ３０
の構成を示すブロック図である。
【図９】 本発明の実施の形態４に従う演算装置２の構
成を示す概略ブロック図である。
【図１０】 実施の形態４に従う制御レジスタにセット
されるデータの構成を示す図である。
【図１１】 実施の形態４に従う共有メモリ４０の構成
を示すブロック図である。
【図１２】 親プロセッサとコプロセッサとを有する従
来の演算装置の構成を示す第１の概略ブロック図であ
る。
【図１３】 親プロセッサとコプロセッサとを有する従
来の演算装置の構成を示す第２の概略ブロック図であ
る。
【符号の説明】
３，５ コプロセッサ、４ 親プロセッサ（ＭＰＵ）、
６ コプロセッサコア、７ 係数メモリ、８ 命令メモ
リ、９，９ａ，９ｂ 制御レジスタ、１０，２０，３
０，４０，５０ 共有メモリ、１１，２１，４１ アク
セス制御部、２２バッファ選択回路、２６ アドレス選
択回路、ＡＳ０，ＡＳ１〜ＡＳｎ アドレス選択回路、
Ｂ０，Ｂ１〜Ｂｎ，ＢＷ０，ＢＷ１ バッファ、ＢＮ，
ＣＮ バッファ指定データ、ＣＲＮ，ＭＲＮ，ＲＢＮ，
ＲＢＮ（Ｍ），ＲＢＮ（Ｃ） リードバッファ指定デー
タ、ＷＢＮ，ＷＢＮ（Ｍ），ＷＢＮ（Ｃ） リードバッ
ファ指定データ。

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 演算処理を実行するための第１の演算処
    理部と、 前記第１の演算処理部および、前記第１の演算処理部と
    は別に演算処理を実行可能な第２の演算処理部によって
    共有されるメモリ部とを備え、 前記メモリ部は、 各々、データの書込および読出が可能な第１および第２
    のバッファ部と、 前記第２の演算処理部によって変更可能なバッファ指定
    に基づいて決定される、前記第１および第２のバッファ
    部の各々と前記第１および第２の演算処理部の一方ずつ
    との組合わせのそれぞれにおいて、排他的にアクセスを
    実行するためのアクセス制御部とを含む、演算装置。
  2. 【請求項２】 特定アドレスに割り付けられた制御レジ
    スタをさらに備え、 前記制御レジスタは、前記バッファ指定を行なうための
    データをセットする、請求項１記載の演算装置。
  3. 【請求項３】 前記第１および第２のバッファは、第１
    のアドレス領域に共通に割り付けられ、 前記アクセス制御部は、 前記第１および第２のバッファ部に対応してそれぞれ設
    けられる第１および第２のアドレス選択部と、 前記第１および第２の演算処理部に対応してそれぞれ設
    けられる第１および第２のデータ選択部とを有し、 前記第１および第２のアドレス選択部は、前記バッファ
    指定に応じて、前記第１および第２の演算処理部からア
    クセスが要求されるアドレスをそれぞれ示す第１および
    第２のアドレスを、前記第１および第２のバッファの一
    方ずつに伝達し、 前記第１および第２のデータ選択部は、前記バッファ指
    定に応じて、前記組のそれぞれにおいて、データ授受を
    実行する、請求項１記載の演算装置。
  4. 【請求項４】 前記第１および第２のバッファは、前記
    第１のアドレス領域とは異なる、互いに独立した第２お
    よび第３のアドレス領域のそれぞれとさらに割り付けら
    れる、請求項３記載の演算装置。
  5. 【請求項５】 前記バッファ指定は、データ読出時にお
    けるアクセス対象を設定するためのリードバッファ指定
    と、データ書込時におけるアクセス対象を設定するため
    のライトバッファ指定とを含み、 前記アクセス制御部は、前記データ読出時および前記デ
    ータ書込時のそれぞれにおいて、前記リードバッファ指
    定および前記ライトバッファ指定にそれぞれ基づいて前
    記組合わせを決定する、請求項１記載の演算装置。
  6. 【請求項６】 前記バッファ指定は、前記第１および第
    ２の演算処理部の両方から変更可能な第１のサブバッフ
    ァ指定と、前記第２の演算処理部によって変更可能な第
    ２のサブバッファ指定とを含み、 前記アクセス制御部は、前記第１の演算処理部からアク
    セス要求があった場合には、前記第１のサブバッファ指
    定に基づいて前記組合わせを決定し、前記第２の演算処
    理部からアクセス要求があった場合には、前記第２のサ
    ブバッファ指定に基づいて前記組合わせを決定する、請
    求項１記載の演算装置。
  7. 【請求項７】 前記アクセス制御部は、 前記第１および第２のバッファ部に対応してそれぞれ設
    けられる第１および第２のアドレス選択部と、 前記第１および第２の演算処理部に対応してそれぞれ設
    けられる第１および第２のデータ選択部とを有し、 前記第１および第２のアドレス選択部は、前記第２のサ
    ブバッファ指定に応じて、前記第１および第２の演算処
    理部からアクセスが要求されるアドレスをそれぞれ示す
    第１および第２のアドレスを、前記第１および第２のバ
    ッファの一方ずつに伝達し、 前記第１のデータ選択部は、前記第１および第２のバッ
    ファ部のうちの前記第１のサブバッファ指定に応じた一
    方と、前記第１の演算処理部との間で、データ授受を実
    行し、 前記第２のデータ選択部は、前記第１および第２のバッ
    ファ部のうちの前記第２のサブバッファ指定に応じた一
    方と、前記第２の演算処理部との間で、データ授受を実
    行する、請求項６記載の演算装置。
  8. 【請求項８】 前記第１の演算処理部からの前記バッフ
    ァ指定の変更は禁止される、請求項１記載の演算装置。
  9. 【請求項９】 前記バッファ指定の変更は、前記第１の
    演算処理部からも可能である、請求項１記載の演算装
    置。
  10. 【請求項１０】 演算処理を実行するための第１の演算
    処理部と、 前記第１の演算処理部および、前記第１の演算処理部と
    は別に演算処理を実行可能な第２の演算処理部によって
    共有されるメモリ部とを備え、 前記メモリ部は、 互いに独立にデータ書込およびデータ読出が可能な、各
    々が２つの入出力ポートを有する第１および第２のバッ
    ファ部と、 前記第１および第２の演算処理部の少なくとも一方から
    データ読出要求があった場合において、前記第２の演算
    処理部によって変更可能な第１のリードバッファ指定に
    応じて指定される、前記第１および第２のバッファ部の
    うちの一方からの読出データを前記第１の演算処理部に
    対して伝達するとともに、前記第２の演算処理部によっ
    て変更可能な第２のリードバッファ指定に応じて指定さ
    れる、前記第１および第２のバッファ部のうちの一方か
    らの読出データを前記第２の演算処理部に対して伝達す
    るためのアクセス制御部とを含み、 前記アクセス制御部は、前記第１および第２の演算処理
    部の一方からデータ書込要求があった場合において、前
    記第２の演算処理部によって変更可能なライトバッファ
    指定に基づいて決定される、前記第１および第２のバッ
    ファ部の一方に対して、前記第１および第２の演算処理
    部の前記一方からの書込データを伝達する、演算装置。
  11. 【請求項１１】 特定アドレスに割り付けられた制御レ
    ジスタをさらに備え、 前記制御レジスタは、前記第１および第２のリードバッ
    ファ指定と、前記ライトバッファ指定とを行なうための
    データ群をセットする、請求項１０記載の演算装置。
  12. 【請求項１２】 前記第１および第２のリードバッファ
    指定と前記ライトバッファ指定との、前記第１の演算処
    理部からの変更は禁止される、請求項１０記載の演算装
    置。
  13. 【請求項１３】 前記第１および第２のリードバッファ
    指定と前記ライトバッファ指定との変更は、前記第１の
    演算処理部からも可能である、請求項１０記載の演算装
    置。
  14. 【請求項１４】 演算処理を実行するための第１の演算
    処理部と、 前記第１の演算処理部および、前記第１の演算処理部と
    は別に演算処理を実行可能な第２の演算処理部によって
    共有されるメモリ部とを備え、 前記メモリ部は、 各々がデータ書込およびデータ読出を実行可能な複数の
    バッファ部と、 前記第２の演算処理部によって変更可能な第１のバッフ
    ァ指定に基づいて決定される前記複数のバッファのうち
    の１つと前記第１の演算処理部との間、および前記第２
    の演算処理部によって変更可能な第２のバッファ指定に
    基づいて決定される前記複数のバッファのうちの１つと
    前記第２の演算処理部との間において、アクセスを実行
    するためのアクセス制御部とを含む、演算装置。
  15. 【請求項１５】 特定アドレスにそれぞれ割り付けられ
    た第１および第２の制御レジスタをさらに備え、 前記第１および第２の制御レジスタは、前記第１および
    第２のバッファ指定をそれぞれ行なうための第１および
    第２のデータをそれぞれセットする、請求項１４記載の
    演算装置。
  16. 【請求項１６】 前記第１の演算処理部からの、前記第
    １および第２のバッファ指定の変更は禁止される、請求
    項１４記載の演算装置。
  17. 【請求項１７】 前記第１のバッファ指定は、前記第１
    の演算処理部によっても変更可能である、請求項１４記
    載の演算装置。
  18. 【請求項１８】 前記アクセス制御部は、 前記複数のバッファ部に対応してそれぞれ設けられる複
    数のアドレス選択部と、 前記第１および第２の演算処理部に対応してそれぞれ設
    けられる第１および第２のデータ選択部とを有し、 前記複数のアドレス選択部の各々は、前記第１および第
    ２の演算処理部からアクセスが要求されるアドレスをそ
    れぞれ示す第１および第２のアドレスのうちの前記第２
    のバッファ指定に応じた一方を、対応する前記バッファ
    部に伝達し、 前記第１のデータ選択部は、前記複数のバッファ部のう
    ちの前記第１のバッファ指定に応じた１つと前記第１の
    演算処理部との間で、データ授受を実行し、 前記第２のデータ選択部は、前記複数のバッファ部のう
    ちの前記第２のバッファ指定に応じた１つと前記第２の
    演算処理部との間で、データ授受を実行する、請求項１
    ０記載の演算装置。
  19. 【請求項１９】 前記第１の演算処理部はコプロセッサ
    に相当し、 前記第２の演算処理部はＭＣＵに相当する、請求項１、
    １０または１４に記載の演算装置。
JP2001004622A 2001-01-12 2001-01-12 演算装置 Withdrawn JP2002207708A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001004622A JP2002207708A (ja) 2001-01-12 2001-01-12 演算装置
US09/972,157 US20020095562A1 (en) 2001-01-12 2001-10-09 Arithmetic unit comprising a memory shared by a plurality of processors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001004622A JP2002207708A (ja) 2001-01-12 2001-01-12 演算装置

Publications (1)

Publication Number Publication Date
JP2002207708A true JP2002207708A (ja) 2002-07-26

Family

ID=18872781

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001004622A Withdrawn JP2002207708A (ja) 2001-01-12 2001-01-12 演算装置

Country Status (2)

Country Link
US (1) US20020095562A1 (ja)
JP (1) JP2002207708A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013257939A (ja) * 2013-09-30 2013-12-26 Hitachi Ltd 半導体装置、情報処理システム、および記憶装置

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1391821A3 (en) * 2002-07-31 2007-06-06 Texas Instruments Inc. A multi processor computing system having a java stack machine and a risc based processor
US8176298B2 (en) 2002-10-08 2012-05-08 Netlogic Microsystems, Inc. Multi-core multi-threaded processing systems with instruction reordering in an in-order pipeline
US8037224B2 (en) 2002-10-08 2011-10-11 Netlogic Microsystems, Inc. Delegating network processor operations to star topology serial bus interfaces
US7627721B2 (en) 2002-10-08 2009-12-01 Rmi Corporation Advanced processor with cache coherency
US9088474B2 (en) 2002-10-08 2015-07-21 Broadcom Corporation Advanced processor with interfacing messaging network to a CPU
US7346757B2 (en) * 2002-10-08 2008-03-18 Rmi Corporation Advanced processor translation lookaside buffer management in a multithreaded system
US7461213B2 (en) * 2002-10-08 2008-12-02 Rmi Corporation Advanced processor system using request, data, snoop, and response rings
US8478811B2 (en) 2002-10-08 2013-07-02 Netlogic Microsystems, Inc. Advanced processor with credit based scheme for optimal packet flow in a multi-processor system on a chip
US7984268B2 (en) 2002-10-08 2011-07-19 Netlogic Microsystems, Inc. Advanced processor scheduling in a multithreaded system
US20050044324A1 (en) * 2002-10-08 2005-02-24 Abbas Rashid Advanced processor with mechanism for maximizing resource usage in an in-order pipeline with multiple threads
US7924828B2 (en) 2002-10-08 2011-04-12 Netlogic Microsystems, Inc. Advanced processor with mechanism for fast packet queuing operations
US7334086B2 (en) * 2002-10-08 2008-02-19 Rmi Corporation Advanced processor with system on a chip interconnect technology
US7961723B2 (en) 2002-10-08 2011-06-14 Netlogic Microsystems, Inc. Advanced processor with mechanism for enforcing ordering between information sent on two independent networks
US8015567B2 (en) 2002-10-08 2011-09-06 Netlogic Microsystems, Inc. Advanced processor with mechanism for packet distribution at high line rate
EP1544820B1 (en) * 2003-12-11 2013-07-31 Atos Worldline S.A. Electronic data processing device
US7840703B2 (en) * 2007-08-27 2010-11-23 International Business Machines Corporation System and method for dynamically supporting indirect routing within a multi-tiered full-graph interconnect architecture
US7904590B2 (en) * 2007-08-27 2011-03-08 International Business Machines Corporation Routing information through a data processing system implementing a multi-tiered full-graph interconnect architecture
US8108545B2 (en) 2007-08-27 2012-01-31 International Business Machines Corporation Packet coalescing in virtual channels of a data processing system in a multi-tiered full-graph interconnect architecture
US8140731B2 (en) * 2007-08-27 2012-03-20 International Business Machines Corporation System for data processing using a multi-tiered full-graph interconnect architecture
US7958183B2 (en) 2007-08-27 2011-06-07 International Business Machines Corporation Performing collective operations using software setup and partial software execution at leaf nodes in a multi-tiered full-graph interconnect architecture
US7958182B2 (en) * 2007-08-27 2011-06-07 International Business Machines Corporation Providing full hardware support of collective operations in a multi-tiered full-graph interconnect architecture
US7793158B2 (en) * 2007-08-27 2010-09-07 International Business Machines Corporation Providing reliability of communication between supernodes of a multi-tiered full-graph interconnect architecture
US7822889B2 (en) * 2007-08-27 2010-10-26 International Business Machines Corporation Direct/indirect transmission of information using a multi-tiered full-graph interconnect architecture
US7769891B2 (en) * 2007-08-27 2010-08-03 International Business Machines Corporation System and method for providing multiple redundant direct routes between supernodes of a multi-tiered full-graph interconnect architecture
US7769892B2 (en) * 2007-08-27 2010-08-03 International Business Machines Corporation System and method for handling indirect routing of information between supernodes of a multi-tiered full-graph interconnect architecture
US7809970B2 (en) * 2007-08-27 2010-10-05 International Business Machines Corporation System and method for providing a high-speed message passing interface for barrier operations in a multi-tiered full-graph interconnect architecture
US8185896B2 (en) * 2007-08-27 2012-05-22 International Business Machines Corporation Method for data processing using a multi-tiered full-graph interconnect architecture
US8014387B2 (en) 2007-08-27 2011-09-06 International Business Machines Corporation Providing a fully non-blocking switch in a supernode of a multi-tiered full-graph interconnect architecture
US7827428B2 (en) 2007-08-31 2010-11-02 International Business Machines Corporation System for providing a cluster-wide system clock in a multi-tiered full-graph interconnect architecture
US7921316B2 (en) * 2007-09-11 2011-04-05 International Business Machines Corporation Cluster-wide system clock in a multi-tiered full-graph interconnect architecture
US7779148B2 (en) * 2008-02-01 2010-08-17 International Business Machines Corporation Dynamic routing based on information of not responded active source requests quantity received in broadcast heartbeat signal and stored in local data structure for other processor chips
US20090198956A1 (en) * 2008-02-01 2009-08-06 Arimilli Lakshminarayana B System and Method for Data Processing Using a Low-Cost Two-Tier Full-Graph Interconnect Architecture
US8077602B2 (en) 2008-02-01 2011-12-13 International Business Machines Corporation Performing dynamic request routing based on broadcast queue depths
US9596324B2 (en) 2008-02-08 2017-03-14 Broadcom Corporation System and method for parsing and allocating a plurality of packets to processor core threads
EP2141652A1 (en) * 2008-07-03 2010-01-06 Telefonaktiebolaget LM Ericsson (PUBL) Method and device for processing digital images
KR101566899B1 (ko) * 2009-02-26 2015-11-06 삼성전자주식회사 동작 특성들을 변경할 수 있는 반도체 장치와 그 방법, 및 상기 반도체 장치를 포함하는 반도체 시스템
US8417778B2 (en) 2009-12-17 2013-04-09 International Business Machines Corporation Collective acceleration unit tree flow control and retransmit
US8751655B2 (en) 2010-03-29 2014-06-10 International Business Machines Corporation Collective acceleration unit tree structure
US10534606B2 (en) 2011-12-08 2020-01-14 Oracle International Corporation Run-length encoding decompression
CN102906726B (zh) 2011-12-09 2015-11-25 华为技术有限公司 协处理加速方法、装置及系统
US20140331014A1 (en) * 2013-05-01 2014-11-06 Silicon Graphics International Corp. Scalable Matrix Multiplication in a Shared Memory System
US11113054B2 (en) 2013-09-10 2021-09-07 Oracle International Corporation Efficient hardware instructions for single instruction multiple data processors: fast fixed-length value compression
US10599488B2 (en) 2016-06-29 2020-03-24 Oracle International Corporation Multi-purpose events for notification and sequence control in multi-core processor systems
US10380058B2 (en) 2016-09-06 2019-08-13 Oracle International Corporation Processor core to coprocessor interface with FIFO semantics
US10783102B2 (en) 2016-10-11 2020-09-22 Oracle International Corporation Dynamically configurable high performance database-aware hash engine
US10459859B2 (en) 2016-11-28 2019-10-29 Oracle International Corporation Multicast copy ring for database direct memory access filtering engine
US10176114B2 (en) 2016-11-28 2019-01-08 Oracle International Corporation Row identification number generation in database direct memory access engine
US10725947B2 (en) 2016-11-29 2020-07-28 Oracle International Corporation Bit vector gather row count calculation and handling in direct memory access engine
CA3196122A1 (en) * 2020-10-19 2022-04-28 Jarrod Ryan MCCLEAN Quantum computing with kernel methods for machine learning

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5179665A (en) * 1987-06-24 1993-01-12 Westinghouse Electric Corp. Microprocessor information exchange with updating of messages by asynchronous processors using assigned and/or available buffers in dual port memory
JP3203701B2 (ja) * 1990-11-01 2001-08-27 インターナショナル・ビジネス・マシーンズ・コーポレーション コードセグメントのリンク方法とそのシステム及びコードセグメントのダイナミックリンク方法
US5530908A (en) * 1992-06-26 1996-06-25 Motorola, Inc. Apparatus for providing fault tolerance in a radio communication system
US5671445A (en) * 1993-07-19 1997-09-23 Oki America, Inc. Interface for transmitting graphics data to a printer from a host computer system in rasterized form
US6073190A (en) * 1997-07-18 2000-06-06 Micron Electronics, Inc. System for dynamic buffer allocation comprising control logic for controlling a first address buffer and a first data buffer as a matched pair
JPH11120156A (ja) * 1997-10-17 1999-04-30 Nec Corp マルチプロセッサシステムにおけるデータ通信方式
JP2001094989A (ja) * 1999-09-20 2001-04-06 Toshiba Corp 動画像送信装置及び動画像通信装置
US6851026B1 (en) * 2000-07-28 2005-02-01 Micron Technology, Inc. Synchronous flash memory with concurrent write and read operation
US6883044B1 (en) * 2000-07-28 2005-04-19 Micron Technology, Inc. Synchronous flash memory with simultaneous access to one or more banks

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013257939A (ja) * 2013-09-30 2013-12-26 Hitachi Ltd 半導体装置、情報処理システム、および記憶装置

Also Published As

Publication number Publication date
US20020095562A1 (en) 2002-07-18

Similar Documents

Publication Publication Date Title
JP2002207708A (ja) 演算装置
CN103218208B (zh) 用于实施成形的存储器访问操作的系统和方法
CN102640127B (zh) 在一级高速缓存内分配单独的存储器空间的方法
US9262174B2 (en) Dynamic bank mode addressing for memory access
JP4672305B2 (ja) デジタル・メディア・ストリームを処理するための方法及び装置
US8335892B1 (en) Cache arbitration between multiple clients
JP4034738B2 (ja) データマスクマッピング情報取得方法
JP2002510079A (ja) メモリ・インタフェース間で読み書きの順序付けられた実行を強制する方法と装置
JPH02310664A (ja) 共有メモリを用いた通信方式
JP3523286B2 (ja) 順次データ転送型メモリ及び順次データ転送型メモリを用いたコンピュータシステム
US20030028702A1 (en) Data reordering mechanism for data transfer in computer systems
US8266382B1 (en) Cache interface protocol including arbitration and hints
JP2006507555A (ja) コントローラプログラミングによるハードウェアへのデータマスクマッピング
US5440708A (en) Microprocessor and storage management system having said microprocessor
US11475287B2 (en) Managing control data
JP2007157146A (ja) メモリ転送処理サイズが異なるプロセッサに関してアトミックな処理を実行するための技術
US6349370B1 (en) Multiple bus shared memory parallel processor and processing method
CN100422978C (zh) 具有多个互相通信的数字信号处理器的集成电路
JP2003087338A (ja) データ伝送装置
JPH0351012B2 (ja)
US20040064662A1 (en) Methods and apparatus for bus control in digital signal processors
JP4214521B2 (ja) 情報処理システム及びマルチプロセッサ・システム
JP4774099B2 (ja) 演算処理装置、情報処理装置及び演算処理装置の制御方法
WO2011030498A1 (ja) データ処理装置及びデータ処理方法
JPH07182299A (ja) 並列計算機システムにおける記憶装置アクセス方式

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080401