JP2002208917A - オーバーサンプリングクロックリカバリ方法及び回路 - Google Patents
オーバーサンプリングクロックリカバリ方法及び回路Info
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】データの速度変化に十分に追従する高い追従性
を、比較的少ない相数のクロックで実現すること。バッ
ファ又はインバータの伝搬遅延時間の最小限界の如何に
拘わらず、クロックの相間隔をさらに狭く生成するこ
と。多相クロックを、その相間隔を精度良く保持したま
ま全体として高分解能かつサイクリックにシフトを有
し、かつ、良質なクロックを生成すること。 【解決手段】入力データｉの１ビットに対して３相の間
隔が不均等なクロックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃを
生成し、そのうち比較的狭い５７ｐｓの間隔を有する２
相のクロックＣＬＫａ，ＣＬＫｂのエッジ間のいずれか
の位相が入力データｉの変化点の位相に同期するように
クロックの位相を制御することとした。また、３つのＤ
ＬＬ間において同期させるクロックを切り換えて、５７
ｐｓの相間隔を形成した。
を、比較的少ない相数のクロックで実現すること。バッ
ファ又はインバータの伝搬遅延時間の最小限界の如何に
拘わらず、クロックの相間隔をさらに狭く生成するこ
と。多相クロックを、その相間隔を精度良く保持したま
ま全体として高分解能かつサイクリックにシフトを有
し、かつ、良質なクロックを生成すること。 【解決手段】入力データｉの１ビットに対して３相の間
隔が不均等なクロックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃを
生成し、そのうち比較的狭い５７ｐｓの間隔を有する２
相のクロックＣＬＫａ，ＣＬＫｂのエッジ間のいずれか
の位相が入力データｉの変化点の位相に同期するように
クロックの位相を制御することとした。また、３つのＤ
ＬＬ間において同期させるクロックを切り換えて、５７
ｐｓの相間隔を形成した。
Description
【０００１】
【発明の属する技術分野】本発明は、オーバーサンプリ
ングクロックリカバリに関するものである。
ングクロックリカバリに関するものである。
【０００２】
【従来の技術】近年、データ伝送は高速なプロトコルが
提案されており、そのために高速な伝送において送られ
てきたデータからクロックの抽出を行うクロックリカバ
リ回路、又は送られたクロックに対して回路内部で使用
されるクロックの周波数同期をとる位相ロックループ
（Phase Locked Loop：ＰＬＬ）においても高速化が要
請されている。従来のアナログ方式のクロックリカバリ
回路に、１相のクロックを用い、クロックの１本の立ち
上がりを１ビットのデータに対応させて位相比較を行う
ものがあった。この方式では、データレートとクロック
周波数を等しくする必要があるので、データレートがＧ
ｂｐｓレベルになるとクロック周波数をＧＨｚレベルの
高周波にしなければならず、クロックリカバリ回路や位
相ロックループ（ＰＬＬ）への高速化の要請に応えるこ
とが難しかった。例えば、位相ロックループ（ＰＬＬ）
に含まれる電圧制御発振器（Voltage Controlled Oscil
lator：ＶＣＯ）の発振周波数をＧＨｚレベルの高周波
にすることは簡単ではない。このような要請に応えるた
めに、伝送されたデータを位相の異なる複数のクロック
（多相クロック）でサンプリングするオーバーサンプリ
ング型のクロックリカバリ方法及び回路が提案されてい
る。オーバーサンプリング型クロックリカバリでは、ク
ロックの複数本の立ち上がりを１ビットのデータに対応
させて位相比較を行っている。オーバーサンプリング型
クロックリカバリ回路によれば、データレートより低い
周波数のクロックを用いることができるため、データ伝
送の高速化の要請に応えることができる。クロックのｎ
本の立ち上がりエッジを１ビットのデータに対応させて
位相比較を行うクロックリカバリを、ｎ倍のオーバーサ
ンプリングと呼ぶ。以下に、８倍のオーバーサンプリン
グ及び２倍のオーバーサンプリングの従来例につき説明
する。なお、８倍のオーバーサンプリングは特開平９−
２３３０６１号公報においても採用されている。２倍の
オーバーサンプリングは特開平１０−１３３９７号公報
においても採用されている。
提案されており、そのために高速な伝送において送られ
てきたデータからクロックの抽出を行うクロックリカバ
リ回路、又は送られたクロックに対して回路内部で使用
されるクロックの周波数同期をとる位相ロックループ
（Phase Locked Loop：ＰＬＬ）においても高速化が要
請されている。従来のアナログ方式のクロックリカバリ
回路に、１相のクロックを用い、クロックの１本の立ち
上がりを１ビットのデータに対応させて位相比較を行う
ものがあった。この方式では、データレートとクロック
周波数を等しくする必要があるので、データレートがＧ
ｂｐｓレベルになるとクロック周波数をＧＨｚレベルの
高周波にしなければならず、クロックリカバリ回路や位
相ロックループ（ＰＬＬ）への高速化の要請に応えるこ
とが難しかった。例えば、位相ロックループ（ＰＬＬ）
に含まれる電圧制御発振器（Voltage Controlled Oscil
lator：ＶＣＯ）の発振周波数をＧＨｚレベルの高周波
にすることは簡単ではない。このような要請に応えるた
めに、伝送されたデータを位相の異なる複数のクロック
（多相クロック）でサンプリングするオーバーサンプリ
ング型のクロックリカバリ方法及び回路が提案されてい
る。オーバーサンプリング型クロックリカバリでは、ク
ロックの複数本の立ち上がりを１ビットのデータに対応
させて位相比較を行っている。オーバーサンプリング型
クロックリカバリ回路によれば、データレートより低い
周波数のクロックを用いることができるため、データ伝
送の高速化の要請に応えることができる。クロックのｎ
本の立ち上がりエッジを１ビットのデータに対応させて
位相比較を行うクロックリカバリを、ｎ倍のオーバーサ
ンプリングと呼ぶ。以下に、８倍のオーバーサンプリン
グ及び２倍のオーバーサンプリングの従来例につき説明
する。なお、８倍のオーバーサンプリングは特開平９−
２３３０６１号公報においても採用されている。２倍の
オーバーサンプリングは特開平１０−１３３９７号公報
においても採用されている。
【０００３】
【発明が解決しようとする課題】従来のオーバーサンプ
リング法は、以下に説明するようにさらなるデータ伝送
の高速化への対応を困難とする問題点があった。
リング法は、以下に説明するようにさらなるデータ伝送
の高速化への対応を困難とする問題点があった。
【０００４】まず、８倍のオーバーサンプリングにつき
図１３（ａ）を参照して説明する。図１３（ａ）は、従
来の８倍のオーバーサンプリングにおけるデータ波形と
クロックエッジの模式的波形図である。
図１３（ａ）を参照して説明する。図１３（ａ）は、従
来の８倍のオーバーサンプリングにおけるデータ波形と
クロックエッジの模式的波形図である。
【０００５】８倍のオーバーサンプリングでは、シリア
ル入力データｉの１ビットの中を８本のクロックエッジ
１が打ち抜く。シリアル入力データｉの変化点がその８
本のクロックエッジ１のうちどのクロックエッジの間に
位置するかを判断することにより、シリアル入力データ
ｉの位相とクロックの位相の位置関係すなわちクロック
に対する入力データｉの進み又は遅れの程度を検出す
る。その検出結果に基づきクロックの位相をシフトし、
シリアル入力データｉとクロックとの間で位相同期を行
い、クロックリカバリを行う。なお、特開平９−２３３
０６１公報に開示された８倍のオーバーサンプリング法
では、位相をシフトせずに、データの変化点の位相とほ
ぼ１８０°の位相差を有するクロックを選択することに
よりシリアル入力データｉとクロックとの間で位相同期
を行い、クロックリカバリを行う。したがって、入力デ
ータｉの１ビット内に８本ものクロックエッジ１を通す
には、２つのクロックの位相差、すなわち、クロックの
相間隔を１ビットの長さの８分の１に狭める必要があ
る。例えば、データレートが６２２Ｍｂｐｓの場合は、
１ビット長が１６００ｐｓであるので、１６００ｐｓ／
８＝２００ｐｓに相間隔を狭める必要がある。データレ
ートが２．５Ｇｂｐｓの場合は、１ビット長が４００ｐ
ｓであるので、４００ｐｓ／８＝５０ｐｓに相間隔を狭
める必要がある。
ル入力データｉの１ビットの中を８本のクロックエッジ
１が打ち抜く。シリアル入力データｉの変化点がその８
本のクロックエッジ１のうちどのクロックエッジの間に
位置するかを判断することにより、シリアル入力データ
ｉの位相とクロックの位相の位置関係すなわちクロック
に対する入力データｉの進み又は遅れの程度を検出す
る。その検出結果に基づきクロックの位相をシフトし、
シリアル入力データｉとクロックとの間で位相同期を行
い、クロックリカバリを行う。なお、特開平９−２３３
０６１公報に開示された８倍のオーバーサンプリング法
では、位相をシフトせずに、データの変化点の位相とほ
ぼ１８０°の位相差を有するクロックを選択することに
よりシリアル入力データｉとクロックとの間で位相同期
を行い、クロックリカバリを行う。したがって、入力デ
ータｉの１ビット内に８本ものクロックエッジ１を通す
には、２つのクロックの位相差、すなわち、クロックの
相間隔を１ビットの長さの８分の１に狭める必要があ
る。例えば、データレートが６２２Ｍｂｐｓの場合は、
１ビット長が１６００ｐｓであるので、１６００ｐｓ／
８＝２００ｐｓに相間隔を狭める必要がある。データレ
ートが２．５Ｇｂｐｓの場合は、１ビット長が４００ｐ
ｓであるので、４００ｐｓ／８＝５０ｐｓに相間隔を狭
める必要がある。
【０００６】このように、データ伝送の高速化が進むに
連れて１ビットの長さが短くなるので、データ伝送の高
速化に従って８倍のオーバーサンプリングの適用は困難
になる。現在の技術では、８倍のオーバーサンプリング
は、数百Ｍｂｐｓのデータレートであれば、適用可能で
あるが、データレートが数Ｇｂｐｓ程度以上になると困
難となる。すなわち、データレートが数Ｇｂｐｓ程度以
上になると、相間隔が１ビットの長さの８分の１にされ
た多相クロックを生成することは困難となる。具体的に
は、データレートが２．５Ｇｂｐｓの場合にあっては、
５０ｐｓで応答するバッファ又はインバータ、すなわ
ち、２０ＧＨｚ（１／５０ｐｓ）の動作周波数を持つバ
ッファ又はインバータが必要になるが、そのようなバッ
ファ又はインバータを現在のＣＭＯＳプロセスで実現す
ることは不可能である。また、多相クロックを生成する
ことができたとしても、８相もの多相クロックの位相を
相間隔や波形を保ったままシフトすることは困難であ
る。さらに、入力データｉの１ビット内に８本のクロッ
クエッジ１を通すために、ＤＬＬ（Delay Locked Loo
p：遅延ロックループ）によって８相のクロックを生成
する場合、ＤＬＬに８段の遅延バッファ（単相の場合）
を構成する必要がある。データレートより低い周波数の
クロックを用いて入力データの連続する数ビットをオー
バーサンプリングする場合、さらに、多数の遅延バッフ
ァが必要となる。例えば、データレートの８分の１の周
波数のクロックを用いて入力データの連続する８ビット
をオーバーサンプリングする場合、８×８＝６４個の遅
延バッファが必要となり回路が大規模となる。Yongsam
Moon and Deog-Kyoon Jeong(Seoul National Universit
y,Seoul 151-742,Korea)による論文「A 1Gbps Transcei
ver with Receiver-End Deskewing Capability using N
on-Uniform Tracked Oversampling and a 250-750MHz F
our-Phase DLL(1999 Symposium on VLSI Circuite Dige
st of Technical Papers)」には、不均等な４相のクロ
ックによってオーバーサンプリングする技術（従来技術
イとする。）が開示されている（当該文献のＦｉｇ４参
照）。従来技術イによれば、データ１ビットに対して８
本ものクロックエッジを通す必要はない。しかし、従来
技術イによれば、不均等な４相のクロックを生成するた
めに、１０段の遅延バッファを連接したＤＬＬを用いて
いる（当該文献のＦｉｇ５（ａ）参照）。すなわち、不
均等な４相のクロックを生成するために、均等な１０相
のクロックを生成する能力を有するＤＬＬを用いてい
る。そのうち、中央の２段の遅延バッファによって不均
等な４相のクロックの中央の狭められた２相の相間隔を
形成している。したがって、従来技術イによっても、Ｄ
ＬＬを構成する遅延バッファの伝搬遅延時間よりも小さ
い相間隔のクロックを生成することができない。また、
従来技術イによれば、例えば、データレート２．５Ｇｂ
ｐｓの１０ビットの入力データを２５０ＭＨｚのクロッ
クでオーバーサンプリングする場合、１０×１０＝１０
０個の遅延バッファが必要となる。したがって、従来技
術イによっても、多数の遅延バッファが必要となり、回
路の大規模化という問題を解決することができない。上
述のように、データレートが２．５Ｇｂｐｓの場合にあ
っては、５０ｐｓで応答するバッファ又はインバータが
必要になり、そのようなバッファ又はインバータを現在
のＣＭＯＳプロセスで実現することは不可能であるた
め、実際には、従来技術イによって、データレート２．
５Ｇｂｐｓの１０ビットの入力データを２５０ＭＨｚの
クロックでオーバーサンプリングすることはできない。
連れて１ビットの長さが短くなるので、データ伝送の高
速化に従って８倍のオーバーサンプリングの適用は困難
になる。現在の技術では、８倍のオーバーサンプリング
は、数百Ｍｂｐｓのデータレートであれば、適用可能で
あるが、データレートが数Ｇｂｐｓ程度以上になると困
難となる。すなわち、データレートが数Ｇｂｐｓ程度以
上になると、相間隔が１ビットの長さの８分の１にされ
た多相クロックを生成することは困難となる。具体的に
は、データレートが２．５Ｇｂｐｓの場合にあっては、
５０ｐｓで応答するバッファ又はインバータ、すなわ
ち、２０ＧＨｚ（１／５０ｐｓ）の動作周波数を持つバ
ッファ又はインバータが必要になるが、そのようなバッ
ファ又はインバータを現在のＣＭＯＳプロセスで実現す
ることは不可能である。また、多相クロックを生成する
ことができたとしても、８相もの多相クロックの位相を
相間隔や波形を保ったままシフトすることは困難であ
る。さらに、入力データｉの１ビット内に８本のクロッ
クエッジ１を通すために、ＤＬＬ（Delay Locked Loo
p：遅延ロックループ）によって８相のクロックを生成
する場合、ＤＬＬに８段の遅延バッファ（単相の場合）
を構成する必要がある。データレートより低い周波数の
クロックを用いて入力データの連続する数ビットをオー
バーサンプリングする場合、さらに、多数の遅延バッフ
ァが必要となる。例えば、データレートの８分の１の周
波数のクロックを用いて入力データの連続する８ビット
をオーバーサンプリングする場合、８×８＝６４個の遅
延バッファが必要となり回路が大規模となる。Yongsam
Moon and Deog-Kyoon Jeong(Seoul National Universit
y,Seoul 151-742,Korea)による論文「A 1Gbps Transcei
ver with Receiver-End Deskewing Capability using N
on-Uniform Tracked Oversampling and a 250-750MHz F
our-Phase DLL(1999 Symposium on VLSI Circuite Dige
st of Technical Papers)」には、不均等な４相のクロ
ックによってオーバーサンプリングする技術（従来技術
イとする。）が開示されている（当該文献のＦｉｇ４参
照）。従来技術イによれば、データ１ビットに対して８
本ものクロックエッジを通す必要はない。しかし、従来
技術イによれば、不均等な４相のクロックを生成するた
めに、１０段の遅延バッファを連接したＤＬＬを用いて
いる（当該文献のＦｉｇ５（ａ）参照）。すなわち、不
均等な４相のクロックを生成するために、均等な１０相
のクロックを生成する能力を有するＤＬＬを用いてい
る。そのうち、中央の２段の遅延バッファによって不均
等な４相のクロックの中央の狭められた２相の相間隔を
形成している。したがって、従来技術イによっても、Ｄ
ＬＬを構成する遅延バッファの伝搬遅延時間よりも小さ
い相間隔のクロックを生成することができない。また、
従来技術イによれば、例えば、データレート２．５Ｇｂ
ｐｓの１０ビットの入力データを２５０ＭＨｚのクロッ
クでオーバーサンプリングする場合、１０×１０＝１０
０個の遅延バッファが必要となる。したがって、従来技
術イによっても、多数の遅延バッファが必要となり、回
路の大規模化という問題を解決することができない。上
述のように、データレートが２．５Ｇｂｐｓの場合にあ
っては、５０ｐｓで応答するバッファ又はインバータが
必要になり、そのようなバッファ又はインバータを現在
のＣＭＯＳプロセスで実現することは不可能であるた
め、実際には、従来技術イによって、データレート２．
５Ｇｂｐｓの１０ビットの入力データを２５０ＭＨｚの
クロックでオーバーサンプリングすることはできない。
【０００７】次に、２倍のオーバーサンプリングにつき
図１３（ｂ）を参照して説明する。図１３（ｂ）は、従
来の２倍のオーバーサンプリングにおけるデータ波形と
クロックエッジの模式的波形図である。
図１３（ｂ）を参照して説明する。図１３（ｂ）は、従
来の２倍のオーバーサンプリングにおけるデータ波形と
クロックエッジの模式的波形図である。
【０００８】２倍のオーバーサンプリングでは、シリア
ル入力データｉの１ビットの中を２本のクロックエッジ
２で打ち抜く。すなわち２倍のオーバーサンプリングで
は、クロックの相間隔を１ビットの長さの２分の１に設
定すればよい。例えば、データレートが２．５Ｇｂｐｓ
の場合は、１ビット長が４００ｐｓであるので、４００
ｐｓ／２＝２００ｐｓに相間隔を設定する。２００ｐｓ
の相間隔でれば、十分実現可能である。２倍のオーバー
サンプリングであれば、数百Ｍｂｐｓはもちろん数Ｇｂ
ｐｓ程度のデータレートの入力データｉに対しても現在
の技術水準で実施可能である。しかし、２倍のオーバー
サンプリングは、８倍のオーバーサンプリングとは異な
り、データ１ビットの範囲内にクロックエッジが２本し
か存在しないので、データの変化点はこの２本のクロッ
クエッジ２の間に位置する。したがって、８倍のオーバ
ーサンプリングとは異なり、入力データｉの変化点がど
のクロックエッジの間に位置するかを判断しても、入力
データｉの位相とクロックの位相の位置関係すなわちク
ロックに対する入力データｉの進み又は遅れの程度を検
出することはできない。そこで、２倍のオーバーサンプ
リングでは、８倍のオーバーサンプリングとは全く異な
った次のような機構によりデータの位相とクロックの位
相の位置関係を検出する。
ル入力データｉの１ビットの中を２本のクロックエッジ
２で打ち抜く。すなわち２倍のオーバーサンプリングで
は、クロックの相間隔を１ビットの長さの２分の１に設
定すればよい。例えば、データレートが２．５Ｇｂｐｓ
の場合は、１ビット長が４００ｐｓであるので、４００
ｐｓ／２＝２００ｐｓに相間隔を設定する。２００ｐｓ
の相間隔でれば、十分実現可能である。２倍のオーバー
サンプリングであれば、数百Ｍｂｐｓはもちろん数Ｇｂ
ｐｓ程度のデータレートの入力データｉに対しても現在
の技術水準で実施可能である。しかし、２倍のオーバー
サンプリングは、８倍のオーバーサンプリングとは異な
り、データ１ビットの範囲内にクロックエッジが２本し
か存在しないので、データの変化点はこの２本のクロッ
クエッジ２の間に位置する。したがって、８倍のオーバ
ーサンプリングとは異なり、入力データｉの変化点がど
のクロックエッジの間に位置するかを判断しても、入力
データｉの位相とクロックの位相の位置関係すなわちク
ロックに対する入力データｉの進み又は遅れの程度を検
出することはできない。そこで、２倍のオーバーサンプ
リングでは、８倍のオーバーサンプリングとは全く異な
った次のような機構によりデータの位相とクロックの位
相の位置関係を検出する。
【０００９】２倍のオーバーサンプリングでは、入力デ
ータｉの変化点がクロックより進む又は遅れる方向にク
ロックエッジを通過することにより、位相の進み始め又
は遅れ始めのタイミングを検出することができるが、ど
の程度進んでいるか又は遅れているかを検出することは
できない。 そのため、２倍のオーバーサンプリングで
は、入力データｉの変化点がクロックより進む方向に動
いてクロックエッジを通過し、その後、入力データｉの
変化点がクロックより進んだ位置に存在する状態でサン
プリングされた回数をカウントすることにより入力デー
タｉの進みの程度を推測的に検知している。同様に、入
力データｉの変化点がクロックより遅れる方向に動いて
クロックエッジを通過し、その後、入力データｉの変化
点がクロックより遅れた位置に存在する状態でサンプリ
ングされた回数をカウントすることにより入力データｉ
の遅れの程度を推測的に検知している。
ータｉの変化点がクロックより進む又は遅れる方向にク
ロックエッジを通過することにより、位相の進み始め又
は遅れ始めのタイミングを検出することができるが、ど
の程度進んでいるか又は遅れているかを検出することは
できない。 そのため、２倍のオーバーサンプリングで
は、入力データｉの変化点がクロックより進む方向に動
いてクロックエッジを通過し、その後、入力データｉの
変化点がクロックより進んだ位置に存在する状態でサン
プリングされた回数をカウントすることにより入力デー
タｉの進みの程度を推測的に検知している。同様に、入
力データｉの変化点がクロックより遅れる方向に動いて
クロックエッジを通過し、その後、入力データｉの変化
点がクロックより遅れた位置に存在する状態でサンプリ
ングされた回数をカウントすることにより入力データｉ
の遅れの程度を推測的に検知している。
【００１０】入力データｉの変化点がクロックより進ん
だ位置に存在する状態でサンプリングされた回数が連続
して予め設定された回数カウントされるとクロックの位
相を進め、反対に、入力データｉの変化点がクロックよ
り遅れた位置に存在する状態でサンプリングされた回数
が連続して予め設定された回数カウントされるとクロッ
クの位相を遅らせるように位相制御し入力データｉとク
ロックの位相同期を図る。
だ位置に存在する状態でサンプリングされた回数が連続
して予め設定された回数カウントされるとクロックの位
相を進め、反対に、入力データｉの変化点がクロックよ
り遅れた位置に存在する状態でサンプリングされた回数
が連続して予め設定された回数カウントされるとクロッ
クの位相を遅らせるように位相制御し入力データｉとク
ロックの位相同期を図る。
【００１１】しかし、以上のような２倍のオーバーサン
プリングでは、単位時間にクロックエッジを通過する入
力データｉの変化点の数が少ない場合（０００・・や１
１１・・など、データ列に長い同符号連続がある場
合）、設定回数に達するまでに通過するデータ数が多く
なる（＝応答時間が長くなる）ので、設定回数に達する
前にクロックに対して入力データｉが進み又は遅れ過ぎ
てしまい、設定回数に達して初めて位相をシフトしても
入力データｉにクロックを十分追従させることができな
いおそれがある。また、単位時間にクロックエッジを通
過する入力データｉの変化点の数が多い場合（０１０１
０１・・・のようにデータ列に異符号が交互に配列する
場合等）であっても、入力データｉの変化点のクロック
に対する進み又は遅れの動きが速い（＝入力データｉの
変化速度が大きい）場合には、設定回数に達するまでの
入力データｉの変化量が大きいので、設定回数に達する
前にクロックに対して入力データｉが進み又は遅れ過ぎ
てしまい、設定回数に達して初めて位相をシフトしても
入力データｉにクロックを十分追従させることができな
いおそれがある。以上のように入力データｉにクロック
を十分追従させることができない、すなわち、クロック
リカバリが優れない結果、クロックが所望の位相に同期
せずデータの読み取りエラー等を発生させる。
プリングでは、単位時間にクロックエッジを通過する入
力データｉの変化点の数が少ない場合（０００・・や１
１１・・など、データ列に長い同符号連続がある場
合）、設定回数に達するまでに通過するデータ数が多く
なる（＝応答時間が長くなる）ので、設定回数に達する
前にクロックに対して入力データｉが進み又は遅れ過ぎ
てしまい、設定回数に達して初めて位相をシフトしても
入力データｉにクロックを十分追従させることができな
いおそれがある。また、単位時間にクロックエッジを通
過する入力データｉの変化点の数が多い場合（０１０１
０１・・・のようにデータ列に異符号が交互に配列する
場合等）であっても、入力データｉの変化点のクロック
に対する進み又は遅れの動きが速い（＝入力データｉの
変化速度が大きい）場合には、設定回数に達するまでの
入力データｉの変化量が大きいので、設定回数に達する
前にクロックに対して入力データｉが進み又は遅れ過ぎ
てしまい、設定回数に達して初めて位相をシフトしても
入力データｉにクロックを十分追従させることができな
いおそれがある。以上のように入力データｉにクロック
を十分追従させることができない、すなわち、クロック
リカバリが優れない結果、クロックが所望の位相に同期
せずデータの読み取りエラー等を発生させる。
【００１２】本発明は以上の従来技術における問題に鑑
みてなされたものであって、高速データ通信に対応する
オーバーサンプリングクロックリカバリの分野におい
て、さらなるデータ伝送の高速化への対応を可能にする
ことを課題とする。具体的には、データの速度変化に十
分に追従する高い追従性を、比較的少ない相数のクロッ
クで実現することのできるオーバーサンプリングクロッ
クリカバリ方法及びその回路を提供することを課題とす
る。また、バッファ又はインバータの伝搬遅延時間の最
小限界の如何に拘わらず、クロックの相間隔をさらに狭
く生成することのできるオーバーサンプリングクロック
リカバリ方法及びその回路を提供することを課題とす
る。さらに、サンプリングに用いる多相クロックを、そ
の相間隔を精度良く保持したまま全体として高分解能か
つサイクリックにシフトし、かつ、良質なクロックを生
成することができるオーバーサンプリングクロックリカ
バリ回路を提供することを課題とする。
みてなされたものであって、高速データ通信に対応する
オーバーサンプリングクロックリカバリの分野におい
て、さらなるデータ伝送の高速化への対応を可能にする
ことを課題とする。具体的には、データの速度変化に十
分に追従する高い追従性を、比較的少ない相数のクロッ
クで実現することのできるオーバーサンプリングクロッ
クリカバリ方法及びその回路を提供することを課題とす
る。また、バッファ又はインバータの伝搬遅延時間の最
小限界の如何に拘わらず、クロックの相間隔をさらに狭
く生成することのできるオーバーサンプリングクロック
リカバリ方法及びその回路を提供することを課題とす
る。さらに、サンプリングに用いる多相クロックを、そ
の相間隔を精度良く保持したまま全体として高分解能か
つサイクリックにシフトし、かつ、良質なクロックを生
成することができるオーバーサンプリングクロックリカ
バリ回路を提供することを課題とする。
【００１３】
【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、入力データの１ビットに対して３相以
上の間隔が不均等な多相クロックを生成し、そのうち比
較的狭い間隔を有する２相のクロックのエッジ間のいず
れかの位相が前記入力データの変化点の位相に同期する
ように前記不均等な多相クロックの位相を制御するオー
バーサンプリングクロックリカバリ方法において、遅延
ロックループ及び選択回路を用いて２組以上の均等な多
相クロックの位相を前記遅延ロックループを構成する１
の遅延バッファの伝搬遅延時間より小さい分解能でそれ
ぞれデジタル制御し、前記デジタル制御によって、一組
の均等な多相クロックと他の一組の均等な多相クロック
との位相差を、前記伝搬遅延時間より短い位相差に保持
し、前記２組以上の均等な多相クロックを併せて前記不
均等な多相クロックとして用いることを特徴とするオー
バーサンプリングクロックリカバリ方法である。
願第１の発明は、入力データの１ビットに対して３相以
上の間隔が不均等な多相クロックを生成し、そのうち比
較的狭い間隔を有する２相のクロックのエッジ間のいず
れかの位相が前記入力データの変化点の位相に同期する
ように前記不均等な多相クロックの位相を制御するオー
バーサンプリングクロックリカバリ方法において、遅延
ロックループ及び選択回路を用いて２組以上の均等な多
相クロックの位相を前記遅延ロックループを構成する１
の遅延バッファの伝搬遅延時間より小さい分解能でそれ
ぞれデジタル制御し、前記デジタル制御によって、一組
の均等な多相クロックと他の一組の均等な多相クロック
との位相差を、前記伝搬遅延時間より短い位相差に保持
し、前記２組以上の均等な多相クロックを併せて前記不
均等な多相クロックとして用いることを特徴とするオー
バーサンプリングクロックリカバリ方法である。
【００１４】遅延ロックループ及び選択回路を用いて均
等な多相クロックの位相を前記遅延ロックループを構成
する１の遅延バッファの伝搬遅延時間より小さい分解能
でデジタル制御するデジタル位相制御回路は、いくつか
提案されており、本出願の出願人によっても、先に出願
されている（特願２０００−２３７４５８，特願２００
０−９５６０４）。特願２０００−２３７４５８に係る
発明のデジタル位相制御回路は、本出願発明者による発
明であり、特願２０００−２３７４５８には、２２８．
６ｐｓの遅延時間を奏する遅延バッファが連接されたＤ
ＬＬと２００ｐｓの遅延時間を奏する遅延バッファが連
接されたＤＬＬと選択回路とを用いて、１６相の多相ク
ロックをその相間隔を２００ｐｓに保持したまま全体と
して２８．６ｐｓの分解能で、進み方向にも遅れ方向に
も無限に（サイクリックに）位相シフト（位相制御）す
る技術が開示される。特願２０００−９５６０４には、
２００ｐｓの遅延時間を奏する遅延バッファが連接され
たＤＬＬと１６０ｐｓの遅延時間を奏する遅延バッファ
が連接されたＤＬＬと選択回路とを用いて、１６相の多
相クロックをその相間隔を２００ｐｓに保持したまま全
体として４０ｐｓの分解能で、進み方向にも遅れ方向に
も無限に（サイクリックに）位相シフト（位相制御）す
る技術が開示される（特願２０００−９５６０４の図
２、図３参照）。
等な多相クロックの位相を前記遅延ロックループを構成
する１の遅延バッファの伝搬遅延時間より小さい分解能
でデジタル制御するデジタル位相制御回路は、いくつか
提案されており、本出願の出願人によっても、先に出願
されている（特願２０００−２３７４５８，特願２００
０−９５６０４）。特願２０００−２３７４５８に係る
発明のデジタル位相制御回路は、本出願発明者による発
明であり、特願２０００−２３７４５８には、２２８．
６ｐｓの遅延時間を奏する遅延バッファが連接されたＤ
ＬＬと２００ｐｓの遅延時間を奏する遅延バッファが連
接されたＤＬＬと選択回路とを用いて、１６相の多相ク
ロックをその相間隔を２００ｐｓに保持したまま全体と
して２８．６ｐｓの分解能で、進み方向にも遅れ方向に
も無限に（サイクリックに）位相シフト（位相制御）す
る技術が開示される。特願２０００−９５６０４には、
２００ｐｓの遅延時間を奏する遅延バッファが連接され
たＤＬＬと１６０ｐｓの遅延時間を奏する遅延バッファ
が連接されたＤＬＬと選択回路とを用いて、１６相の多
相クロックをその相間隔を２００ｐｓに保持したまま全
体として４０ｐｓの分解能で、進み方向にも遅れ方向に
も無限に（サイクリックに）位相シフト（位相制御）す
る技術が開示される（特願２０００−９５６０４の図
２、図３参照）。
【００１５】本出願第１の発明のオーバーサンプリング
クロックリカバリ方法によれば、入力データの１ビット
に対して３相以上の間隔が不均等な多相クロックを生成
する。すなわち、１ビット長の範囲内に、少なくとも第
１のクロック、第２のクロック及び第３のクロックが生
成され、第１のクロックと、第２のクロックとが比較的
狭い相間隔を形成し、第３のクロックが第１のクロック
及び第２のクロックから第１のクロックと第２のクロッ
クとの間隔より長い距離（位相）離れて位置する。その
上で、比較的狭い間隔を有する２相のクロックのエッジ
間のいずれかの位相が入力データの変化点の位相に同期
するように前記多相クロックの位相を制御する。すなわ
ち、第１のクロックのエッジと第２のクロックのエッジ
との間に入力データの変化点が位置するように第１、第
２、第３のクロックを含めた前記多相クロックの位相を
制御する。したがって、第１、第２のクロックのエッジ
がビット端部に同期し、第３のクロックのエッジをビッ
ト中央部に同期させることができる。第１のクロックと
第２のクロックとの間隔を狭くするほど入力データの位
相変化を検出する能力、すなわち、検出能が向上し、入
力データの変化速度に追従する能力、すなわち、追従性
が向上する。追従性が向上する結果、第３のクロックが
ビット中央に確実に同期するので、第３のクロックによ
り正確なデータの読み取りを行わせることができる。
クロックリカバリ方法によれば、入力データの１ビット
に対して３相以上の間隔が不均等な多相クロックを生成
する。すなわち、１ビット長の範囲内に、少なくとも第
１のクロック、第２のクロック及び第３のクロックが生
成され、第１のクロックと、第２のクロックとが比較的
狭い相間隔を形成し、第３のクロックが第１のクロック
及び第２のクロックから第１のクロックと第２のクロッ
クとの間隔より長い距離（位相）離れて位置する。その
上で、比較的狭い間隔を有する２相のクロックのエッジ
間のいずれかの位相が入力データの変化点の位相に同期
するように前記多相クロックの位相を制御する。すなわ
ち、第１のクロックのエッジと第２のクロックのエッジ
との間に入力データの変化点が位置するように第１、第
２、第３のクロックを含めた前記多相クロックの位相を
制御する。したがって、第１、第２のクロックのエッジ
がビット端部に同期し、第３のクロックのエッジをビッ
ト中央部に同期させることができる。第１のクロックと
第２のクロックとの間隔を狭くするほど入力データの位
相変化を検出する能力、すなわち、検出能が向上し、入
力データの変化速度に追従する能力、すなわち、追従性
が向上する。追従性が向上する結果、第３のクロックが
ビット中央に確実に同期するので、第３のクロックによ
り正確なデータの読み取りを行わせることができる。
【００１６】また、本出願第１の発明のオーバーサンプ
リングクロックリカバリ方法によれば、遅延ロックルー
プ及び選択回路を用いて２組以上の均等な多相クロック
の位相を前記遅延ロックループを構成する１の遅延バッ
ファの伝搬遅延時間より小さい分解能でそれぞれデジタ
ル制御し、前記デジタル制御によって、一組の均等な多
相クロックと他の一組の均等な多相クロックとの位相差
を、前記伝搬遅延時間より短い位相差に保持し、前記２
組以上の均等な多相クロックを併せて前記不均等な多相
クロックとして用いるので、比較的狭い間隔を有する２
相のクロックの間隔が、遅延バッファの伝搬遅延時間よ
り短い間隔に保持され、遅延ロックループを構成する遅
延バッファの伝搬遅延時間よりも小さい相間隔のクロッ
クを生成することができるという利点がある。また、例
えば、均等な多相クロックを２組用い、データレート
２．５Ｇｂｐｓの１０ビットの入力データを２５０ＭＨ
ｚのクロックでオーバーサンプリングする場合、４０個
の遅延バッファ（単相の場合）があれば足りる。したが
って、比較的少ない遅延バッファにより実現できるた
め、回路の小規模化という利点がある。これは、上述の
従来技術イが、不均等な４相のクロックを生成するため
に、均等な１０相のクロックを生成する能力を有するＤ
ＬＬを用いているのに対し、本発明が不均等な４相のク
ロックを生成するために、均等な２相のクロックを生成
する能力を有するＤＬＬを２組（計４相のクロックを生
成する能力を有するＤＬＬ構成）用いて実施可能だから
である。したがって本出願第１の発明のオーバーサンプ
リングクロックリカバリ方法によれば、バッファ又はイ
ンバータの伝搬遅延時間の最小限界の如何に拘わらず、
クロックの相間隔をさらに狭く生成し、データの速度変
化に十分に追従する高い追従性を、比較的少ない相数の
クロックで、かつ、小回路規模で実現することができ、
その結果、さらなるデータ伝送の高速化への対応を可能
にするという利点がある。データの読み取りに使用する
第３のクロックは、次のような位相に設定することが望
ましい。クロックは第１−１、第２−１、第３−１、第
１−２、第２−２、第３−２、第１−３、・・・という
ように周期的に現れる。第３−１のクロックは第１−２
のクロックからも、第２−１のクロックからも第１のク
ロックと第２のクロックとの間隔より長い距離（位相）
離れて位置するような位相に設定する。さらに、好まし
くは第３−１のクロックは第１−２のクロックからも、
第２−１のクロックからも等しい距離（位相）離れて位
置するような位相に設定する。そのように設定すること
で、第１、第２のクロックのエッジがビット端部に同期
する場合に、第３のクロックのエッジがビット中央に同
期するからである。
リングクロックリカバリ方法によれば、遅延ロックルー
プ及び選択回路を用いて２組以上の均等な多相クロック
の位相を前記遅延ロックループを構成する１の遅延バッ
ファの伝搬遅延時間より小さい分解能でそれぞれデジタ
ル制御し、前記デジタル制御によって、一組の均等な多
相クロックと他の一組の均等な多相クロックとの位相差
を、前記伝搬遅延時間より短い位相差に保持し、前記２
組以上の均等な多相クロックを併せて前記不均等な多相
クロックとして用いるので、比較的狭い間隔を有する２
相のクロックの間隔が、遅延バッファの伝搬遅延時間よ
り短い間隔に保持され、遅延ロックループを構成する遅
延バッファの伝搬遅延時間よりも小さい相間隔のクロッ
クを生成することができるという利点がある。また、例
えば、均等な多相クロックを２組用い、データレート
２．５Ｇｂｐｓの１０ビットの入力データを２５０ＭＨ
ｚのクロックでオーバーサンプリングする場合、４０個
の遅延バッファ（単相の場合）があれば足りる。したが
って、比較的少ない遅延バッファにより実現できるた
め、回路の小規模化という利点がある。これは、上述の
従来技術イが、不均等な４相のクロックを生成するため
に、均等な１０相のクロックを生成する能力を有するＤ
ＬＬを用いているのに対し、本発明が不均等な４相のク
ロックを生成するために、均等な２相のクロックを生成
する能力を有するＤＬＬを２組（計４相のクロックを生
成する能力を有するＤＬＬ構成）用いて実施可能だから
である。したがって本出願第１の発明のオーバーサンプ
リングクロックリカバリ方法によれば、バッファ又はイ
ンバータの伝搬遅延時間の最小限界の如何に拘わらず、
クロックの相間隔をさらに狭く生成し、データの速度変
化に十分に追従する高い追従性を、比較的少ない相数の
クロックで、かつ、小回路規模で実現することができ、
その結果、さらなるデータ伝送の高速化への対応を可能
にするという利点がある。データの読み取りに使用する
第３のクロックは、次のような位相に設定することが望
ましい。クロックは第１−１、第２−１、第３−１、第
１−２、第２−２、第３−２、第１−３、・・・という
ように周期的に現れる。第３−１のクロックは第１−２
のクロックからも、第２−１のクロックからも第１のク
ロックと第２のクロックとの間隔より長い距離（位相）
離れて位置するような位相に設定する。さらに、好まし
くは第３−１のクロックは第１−２のクロックからも、
第２−１のクロックからも等しい距離（位相）離れて位
置するような位相に設定する。そのように設定すること
で、第１、第２のクロックのエッジがビット端部に同期
する場合に、第３のクロックのエッジがビット中央に同
期するからである。
【００１７】また本出願第２の発明は、入力データの１
ビットに対して３相以上のクロックからなり、配列に粗
密を有し、その粗密の周期が前記入力データの１ビット
長に等しい粗密多相クロックを生成し、密な部分のクロ
ックエッジ間のいずれかの位相が前記入力データの変化
点の位相に同期するように前記粗密多相クロックの位相
を制御するオーバーサンプリングクロックリカバリ方法
において、遅延ロックループ及び選択回路を用いて２組
以上の均等な多相クロックの位相を前記遅延ロックルー
プを構成する１の遅延バッファの伝搬遅延時間より小さ
い分解能でそれぞれデジタル制御し、前記デジタル制御
によって、一組の均等な多相クロックと他の一組の均等
な多相クロックとの位相差を、前記伝搬遅延時間より短
い位相差に保持し、前記２組以上の均等な多相クロック
を併せて前記粗密多相クロックとして用いることを特徴
とするオーバーサンプリングクロックリカバリ方法であ
る。
ビットに対して３相以上のクロックからなり、配列に粗
密を有し、その粗密の周期が前記入力データの１ビット
長に等しい粗密多相クロックを生成し、密な部分のクロ
ックエッジ間のいずれかの位相が前記入力データの変化
点の位相に同期するように前記粗密多相クロックの位相
を制御するオーバーサンプリングクロックリカバリ方法
において、遅延ロックループ及び選択回路を用いて２組
以上の均等な多相クロックの位相を前記遅延ロックルー
プを構成する１の遅延バッファの伝搬遅延時間より小さ
い分解能でそれぞれデジタル制御し、前記デジタル制御
によって、一組の均等な多相クロックと他の一組の均等
な多相クロックとの位相差を、前記伝搬遅延時間より短
い位相差に保持し、前記２組以上の均等な多相クロック
を併せて前記粗密多相クロックとして用いることを特徴
とするオーバーサンプリングクロックリカバリ方法であ
る。
【００１８】本出願第２の発明のオーバーサンプリング
クロックリカバリ方法によれば、入力データの１ビット
に対して３相以上のクロックからなり、配列に粗密を有
し、その粗密の周期が前記入力データの１ビット長に等
しい粗密多相クロックを生成する。したがって、１ビッ
ト長の範囲内に、少なくとも第１のクロック、第２のク
ロック及び第３のクロックが生成される。第１のクロッ
クと、第２のクロックとが密な部分を構成し、第３のク
ロックが祖な部分を構成するとする。その上で、密な部
分のクロックエッジ間のいずれかの位相が入力データの
変化点の位相に同期するように前記粗密多相クロックの
位相を制御する。すなわち、第１のクロックのエッジと
第２のクロックのエッジとの間に入力データの変化点が
位置するように第１、第２、第３のクロックを含めた粗
密多相クロックの位相を制御する。したがって、第１、
第２のクロックのエッジがビット端部に同期し、第３の
クロックのエッジをビット中央部に同期させることがで
きる。第１のクロックと第２のクロックとの間隔を狭く
するほど入力データの位相変化を検出する能力、すなわ
ち、検出能が向上し、入力データの変化速度に追従する
能力、すなわち、追従性が向上する。追従性が向上する
結果、第３のクロックがビット中央に確実に同期するの
で、第３のクロックにより正確なデータの読み取りを行
わせることができる。
クロックリカバリ方法によれば、入力データの１ビット
に対して３相以上のクロックからなり、配列に粗密を有
し、その粗密の周期が前記入力データの１ビット長に等
しい粗密多相クロックを生成する。したがって、１ビッ
ト長の範囲内に、少なくとも第１のクロック、第２のク
ロック及び第３のクロックが生成される。第１のクロッ
クと、第２のクロックとが密な部分を構成し、第３のク
ロックが祖な部分を構成するとする。その上で、密な部
分のクロックエッジ間のいずれかの位相が入力データの
変化点の位相に同期するように前記粗密多相クロックの
位相を制御する。すなわち、第１のクロックのエッジと
第２のクロックのエッジとの間に入力データの変化点が
位置するように第１、第２、第３のクロックを含めた粗
密多相クロックの位相を制御する。したがって、第１、
第２のクロックのエッジがビット端部に同期し、第３の
クロックのエッジをビット中央部に同期させることがで
きる。第１のクロックと第２のクロックとの間隔を狭く
するほど入力データの位相変化を検出する能力、すなわ
ち、検出能が向上し、入力データの変化速度に追従する
能力、すなわち、追従性が向上する。追従性が向上する
結果、第３のクロックがビット中央に確実に同期するの
で、第３のクロックにより正確なデータの読み取りを行
わせることができる。
【００１９】また、本出願第２の発明のオーバーサンプ
リングクロックリカバリ方法によれば、遅延ロックルー
プ及び選択回路を用いて２組以上の均等な多相クロック
の位相を前記遅延ロックループを構成する１の遅延バッ
ファの伝搬遅延時間より小さい分解能でそれぞれデジタ
ル制御し、前記デジタル制御によって、一組の均等な多
相クロックと他の一組の均等な多相クロックとの位相差
を、前記伝搬遅延時間より短い位相差に保持し、前記２
組以上の均等な多相クロックを併せて前記粗密多相クロ
ックとして用いるので、本出願第１の発明と同様に、比
較的狭い間隔を有する２相のクロックの間隔が、遅延バ
ッファの伝搬遅延時間より短い間隔に保持され、遅延ロ
ックループを構成する遅延バッファの伝搬遅延時間より
も小さい相間隔のクロックを生成することができるとい
う利点がある。したがって本出願第２の発明のオーバー
サンプリングクロックリカバリ方法によれば、本出願第
１の発明と同様に、バッファ又はインバータの伝搬遅延
時間の最小限界の如何に拘わらず、クロックの相間隔を
さらに狭く生成し、データの速度変化に十分に追従する
高い追従性を、比較的少ない相数のクロックで、かつ、
小回路規模で実現することができ、その結果、さらなる
データ伝送の高速化への対応を可能にするという利点が
ある。第１、第２のクロックは最も密な部分に、第３の
クロックは最も粗な部分に設定することが好ましい。そ
のように設定することで、第１、第２のクロックのエッ
ジがビット端部に同期する場合に、第３のクロックのエ
ッジがビット中央に同期するからである。
リングクロックリカバリ方法によれば、遅延ロックルー
プ及び選択回路を用いて２組以上の均等な多相クロック
の位相を前記遅延ロックループを構成する１の遅延バッ
ファの伝搬遅延時間より小さい分解能でそれぞれデジタ
ル制御し、前記デジタル制御によって、一組の均等な多
相クロックと他の一組の均等な多相クロックとの位相差
を、前記伝搬遅延時間より短い位相差に保持し、前記２
組以上の均等な多相クロックを併せて前記粗密多相クロ
ックとして用いるので、本出願第１の発明と同様に、比
較的狭い間隔を有する２相のクロックの間隔が、遅延バ
ッファの伝搬遅延時間より短い間隔に保持され、遅延ロ
ックループを構成する遅延バッファの伝搬遅延時間より
も小さい相間隔のクロックを生成することができるとい
う利点がある。したがって本出願第２の発明のオーバー
サンプリングクロックリカバリ方法によれば、本出願第
１の発明と同様に、バッファ又はインバータの伝搬遅延
時間の最小限界の如何に拘わらず、クロックの相間隔を
さらに狭く生成し、データの速度変化に十分に追従する
高い追従性を、比較的少ない相数のクロックで、かつ、
小回路規模で実現することができ、その結果、さらなる
データ伝送の高速化への対応を可能にするという利点が
ある。第１、第２のクロックは最も密な部分に、第３の
クロックは最も粗な部分に設定することが好ましい。そ
のように設定することで、第１、第２のクロックのエッ
ジがビット端部に同期する場合に、第３のクロックのエ
ッジがビット中央に同期するからである。
【００２０】また本出願第３の発明は、本出願第１の発
明又は本出願第２の発明のオーバーサンプリングクロッ
クリカバリ方法において、前記クロックを前記入力デー
タの１ビットに対して３相とすることを特徴とする。
明又は本出願第２の発明のオーバーサンプリングクロッ
クリカバリ方法において、前記クロックを前記入力デー
タの１ビットに対して３相とすることを特徴とする。
【００２１】したがって本出願第３の発明のオーバーサ
ンプリングクロックリカバリ方法によれば、データ１ビ
ットに対して３相という少ない相数で高い追従性を実現
することができるという利点がある。
ンプリングクロックリカバリ方法によれば、データ１ビ
ットに対して３相という少ない相数で高い追従性を実現
することができるという利点がある。
【００２２】また本出願第４の発明は、入力データの１
ビットに対して４相以上の間隔が不均等な多相クロック
を生成し、そのうち比較的狭い間隔を有する１組のクロ
ックのエッジ間のいずれかの位相が前記入力データの変
化点の位相に同期するように前記不均等な多相クロック
の位相を制御するとともに、前記１組のクロックから比
較的広い相間隔を介してほぼ２分の１ビット長離れた他
の１組の比較的狭い間隔を有するクロックのエッジ間の
いずれかの位相が前記入力データの変化点の位相に同期
することを回避するように前記不均等な多相クロックの
位相を制御することを特徴とするオーバーサンプリング
クロックリカバリ方法である。
ビットに対して４相以上の間隔が不均等な多相クロック
を生成し、そのうち比較的狭い間隔を有する１組のクロ
ックのエッジ間のいずれかの位相が前記入力データの変
化点の位相に同期するように前記不均等な多相クロック
の位相を制御するとともに、前記１組のクロックから比
較的広い相間隔を介してほぼ２分の１ビット長離れた他
の１組の比較的狭い間隔を有するクロックのエッジ間の
いずれかの位相が前記入力データの変化点の位相に同期
することを回避するように前記不均等な多相クロックの
位相を制御することを特徴とするオーバーサンプリング
クロックリカバリ方法である。
【００２３】本出願第４の発明のオーバーサンプリング
クロックリカバリ方法によれば、１ビット長の範囲内
に、少なくとも第１のクロック、第２のクロック、第３
のクロック及び第４のクロックが生成される。第１のク
ロックと、第２のクロックとが比較的狭い間隔を有する
１組のクロックを構成し、第３のクロックと第４のクロ
ックが前記１組のクロックから比較的広い相間隔を介し
てほぼ２分の１ビット長離れた他の１組の比較的狭い間
隔を有するクロックを構成するとする。その上で、比較
的狭い間隔を有する１組のクロックのエッジ間のいずれ
かの位相が入力データの変化点の位相に同期するように
多相クロックの位相を制御する。ここでは、第１のクロ
ックのエッジと第２のクロックのエッジとの間に入力デ
ータの変化点が位置するように第１、第２、第３のクロ
ックを含めた多相クロックの位相を制御するとする。そ
の場合、第１、第２のクロックのエッジがビット端部に
同期し、第３、第４のクロックのエッジをビット中央部
に同期させることができる。第１のクロックと第２のク
ロックとの間隔を狭くするほど入力データの位相変化を
検出する能力、すなわち、検出能が向上し、入力データ
の変化速度に追従する能力、すなわち、追従性が向上す
る。追従性が向上する結果、第３のクロック及び第４の
クロックがビット中央に確実に同期するので、第３のク
ロック又は第４のクロックにより正確なデータの読み取
りを行わせることができる。
クロックリカバリ方法によれば、１ビット長の範囲内
に、少なくとも第１のクロック、第２のクロック、第３
のクロック及び第４のクロックが生成される。第１のク
ロックと、第２のクロックとが比較的狭い間隔を有する
１組のクロックを構成し、第３のクロックと第４のクロ
ックが前記１組のクロックから比較的広い相間隔を介し
てほぼ２分の１ビット長離れた他の１組の比較的狭い間
隔を有するクロックを構成するとする。その上で、比較
的狭い間隔を有する１組のクロックのエッジ間のいずれ
かの位相が入力データの変化点の位相に同期するように
多相クロックの位相を制御する。ここでは、第１のクロ
ックのエッジと第２のクロックのエッジとの間に入力デ
ータの変化点が位置するように第１、第２、第３のクロ
ックを含めた多相クロックの位相を制御するとする。そ
の場合、第１、第２のクロックのエッジがビット端部に
同期し、第３、第４のクロックのエッジをビット中央部
に同期させることができる。第１のクロックと第２のク
ロックとの間隔を狭くするほど入力データの位相変化を
検出する能力、すなわち、検出能が向上し、入力データ
の変化速度に追従する能力、すなわち、追従性が向上す
る。追従性が向上する結果、第３のクロック及び第４の
クロックがビット中央に確実に同期するので、第３のク
ロック又は第４のクロックにより正確なデータの読み取
りを行わせることができる。
【００２４】一方、前記１組のクロックから比較的広い
相間隔を介してほぼ２分の１ビット長離れた他の１組の
比較的狭い間隔を有するクロックのエッジ間のいずれか
の位相が入力データの変化点の位相に同期することを回
避するように多相クロックの位相を制御する。すなわ
ち、第３のクロックのエッジと第４のクロックのエッジ
との間に入力データの変化点が位置すると検出された場
合には、第１、第２、第３、第４のクロックを含めた多
相クロックの位相をシフトして、その状態を回避する。
したがって、データの読み取りに使用する第３のクロッ
ク又は第４のクロックがビット端部に同期する不都合な
状態を積極的に回避することができるという利点があ
る。したがって本出願第４の発明のオーバーサンプリン
グクロックリカバリ方法によれば、データの速度変化に
十分に追従する高い追従性を、比較的少ない相数のクロ
ックで実現することができ、その結果、さらなるデータ
伝送の高速化への対応を可能にするという利点があり、
データ読み取りエラーを発生させるようなクロックエッ
ジとビット中央とがずれた不都合な状態を積極的に回避
することができるという利点がある。
相間隔を介してほぼ２分の１ビット長離れた他の１組の
比較的狭い間隔を有するクロックのエッジ間のいずれか
の位相が入力データの変化点の位相に同期することを回
避するように多相クロックの位相を制御する。すなわ
ち、第３のクロックのエッジと第４のクロックのエッジ
との間に入力データの変化点が位置すると検出された場
合には、第１、第２、第３、第４のクロックを含めた多
相クロックの位相をシフトして、その状態を回避する。
したがって、データの読み取りに使用する第３のクロッ
ク又は第４のクロックがビット端部に同期する不都合な
状態を積極的に回避することができるという利点があ
る。したがって本出願第４の発明のオーバーサンプリン
グクロックリカバリ方法によれば、データの速度変化に
十分に追従する高い追従性を、比較的少ない相数のクロ
ックで実現することができ、その結果、さらなるデータ
伝送の高速化への対応を可能にするという利点があり、
データ読み取りエラーを発生させるようなクロックエッ
ジとビット中央とがずれた不都合な状態を積極的に回避
することができるという利点がある。
【００２５】また本出願第５の発明は、入力データの１
ビットに対して４相以上のクロックからなり、配列に粗
密を有し、その粗密の周期が前記入力データの１ビット
長の２分の１に等しい粗密多相クロックを生成し、密な
部分のクロックエッジ間のいずれかの位相が前記入力デ
ータの変化点の位相に同期するように前記粗密多相クロ
ックの位相を制御するとともに、前記密な部分に粗な部
分を介して隣接する他の密な部分のクロックエッジ間の
いずれかの位相が前記入力データの変化点の位相に同期
することを回避するように前記粗密多相クロックの位相
を制御することを特徴とするオーバーサンプリングクロ
ックリカバリ方法である。
ビットに対して４相以上のクロックからなり、配列に粗
密を有し、その粗密の周期が前記入力データの１ビット
長の２分の１に等しい粗密多相クロックを生成し、密な
部分のクロックエッジ間のいずれかの位相が前記入力デ
ータの変化点の位相に同期するように前記粗密多相クロ
ックの位相を制御するとともに、前記密な部分に粗な部
分を介して隣接する他の密な部分のクロックエッジ間の
いずれかの位相が前記入力データの変化点の位相に同期
することを回避するように前記粗密多相クロックの位相
を制御することを特徴とするオーバーサンプリングクロ
ックリカバリ方法である。
【００２６】本出願第５の発明のオーバーサンプリング
クロックリカバリ方法によれば、１ビット長の範囲内
に、少なくとも第１のクロック、第２のクロック、第３
のクロック及び第４のクロックが生成される。第１のク
ロックと、第２のクロックとが密な部分を構成し、第３
のクロックと第４のクロックが他の密な部分を構成する
とする。その上で、密な部分のクロックエッジ間のいず
れかの位相が入力データの変化点の位相に同期するよう
に前記粗密多相クロックの位相を制御する。ここでは、
第１のクロックのエッジと第２のクロックのエッジとの
間に入力データの変化点が位置するように第１、第２、
第３のクロックを含めた前記粗密多相クロックの位相を
制御するとする。その場合、第１、第２のクロックのエ
ッジがビット端部に同期し、第３、第４のクロックのエ
ッジをビット中央部に同期させることができる。第１の
クロックと第２のクロックとの間隔を狭くするほど入力
データの位相変化を検出する能力、すなわち、検出能が
向上し、入力データの変化速度に追従する能力、すなわ
ち、追従性が向上する。追従性が向上する結果、第３の
クロック及び第４のクロックがビット中央に確実に同期
するので、第３のクロック又は第４のクロックにより正
確なデータの読み取りを行わせることができる。
クロックリカバリ方法によれば、１ビット長の範囲内
に、少なくとも第１のクロック、第２のクロック、第３
のクロック及び第４のクロックが生成される。第１のク
ロックと、第２のクロックとが密な部分を構成し、第３
のクロックと第４のクロックが他の密な部分を構成する
とする。その上で、密な部分のクロックエッジ間のいず
れかの位相が入力データの変化点の位相に同期するよう
に前記粗密多相クロックの位相を制御する。ここでは、
第１のクロックのエッジと第２のクロックのエッジとの
間に入力データの変化点が位置するように第１、第２、
第３のクロックを含めた前記粗密多相クロックの位相を
制御するとする。その場合、第１、第２のクロックのエ
ッジがビット端部に同期し、第３、第４のクロックのエ
ッジをビット中央部に同期させることができる。第１の
クロックと第２のクロックとの間隔を狭くするほど入力
データの位相変化を検出する能力、すなわち、検出能が
向上し、入力データの変化速度に追従する能力、すなわ
ち、追従性が向上する。追従性が向上する結果、第３の
クロック及び第４のクロックがビット中央に確実に同期
するので、第３のクロック又は第４のクロックにより正
確なデータの読み取りを行わせることができる。
【００２７】一方、前記密な部分に粗な部分を介して隣
接する他の密な部分のクロックエッジ間のいずれかの位
相が入力データの変化点の位相に同期することを回避す
るように多相クロックの位相を制御する。すなわち、第
３のクロックのエッジと第４のクロックのエッジとの間
に入力データの変化点が位置すると検出された場合に
は、第１、第２、第３、第４のクロックを含めた多相ク
ロックの位相をシフトして、その状態を回避する。した
がって、データの読み取りに使用する第３のクロック又
は第４のクロックがビット端部に同期する不都合な状態
を積極的に回避することができるという利点がある。し
たがって本出願第５の発明のオーバーサンプリングクロ
ックリカバリ方法によれば、データの速度変化に十分に
追従する高い追従性を、比較的少ない相数のクロックで
実現することができ、その結果、さらなるデータ伝送の
高速化への対応を可能にするという利点があり、データ
読み取りエラーを発生させるようなクロックエッジとビ
ット中央とがずれた不都合な状態を積極的に回避するこ
とができるという利点がある。
接する他の密な部分のクロックエッジ間のいずれかの位
相が入力データの変化点の位相に同期することを回避す
るように多相クロックの位相を制御する。すなわち、第
３のクロックのエッジと第４のクロックのエッジとの間
に入力データの変化点が位置すると検出された場合に
は、第１、第２、第３、第４のクロックを含めた多相ク
ロックの位相をシフトして、その状態を回避する。した
がって、データの読み取りに使用する第３のクロック又
は第４のクロックがビット端部に同期する不都合な状態
を積極的に回避することができるという利点がある。し
たがって本出願第５の発明のオーバーサンプリングクロ
ックリカバリ方法によれば、データの速度変化に十分に
追従する高い追従性を、比較的少ない相数のクロックで
実現することができ、その結果、さらなるデータ伝送の
高速化への対応を可能にするという利点があり、データ
読み取りエラーを発生させるようなクロックエッジとビ
ット中央とがずれた不都合な状態を積極的に回避するこ
とができるという利点がある。
【００２８】また本出願第６の発明は、本出願第４の発
明のオーバーサンプリングクロックリカバリ方法におい
て、遅延ロックループ及び選択回路を用いて２組以上の
均等な多相クロックの位相を前記遅延ロックループを構
成する１の遅延バッファの伝搬遅延時間より小さい分解
能でそれぞれデジタル制御し、前記デジタル制御によっ
て、一組の均等な多相クロックと他の一組の均等な多相
クロックとの位相差を、前記伝搬遅延時間より短い位相
差に保持し、前記２組以上の均等な多相クロックを併せ
て前記不均等な多相クロックとして用いることを特徴と
する。また本出願第７の発明は、本出願第５の発明のオ
ーバーサンプリングクロックリカバリ方法において、遅
延ロックループ及び選択回路を用いて２組以上の均等な
多相クロックの位相を前記遅延ロックループを構成する
１の遅延バッファの伝搬遅延時間より小さい分解能でそ
れぞれデジタル制御し、前記デジタル制御によって、一
組の均等な多相クロックと他の一組の均等な多相クロッ
クとの位相差を、前記伝搬遅延時間より短い位相差に保
持し、前記２組以上の均等な多相クロックを併せて前記
粗密多相クロックとして用いることを特徴とする。
明のオーバーサンプリングクロックリカバリ方法におい
て、遅延ロックループ及び選択回路を用いて２組以上の
均等な多相クロックの位相を前記遅延ロックループを構
成する１の遅延バッファの伝搬遅延時間より小さい分解
能でそれぞれデジタル制御し、前記デジタル制御によっ
て、一組の均等な多相クロックと他の一組の均等な多相
クロックとの位相差を、前記伝搬遅延時間より短い位相
差に保持し、前記２組以上の均等な多相クロックを併せ
て前記不均等な多相クロックとして用いることを特徴と
する。また本出願第７の発明は、本出願第５の発明のオ
ーバーサンプリングクロックリカバリ方法において、遅
延ロックループ及び選択回路を用いて２組以上の均等な
多相クロックの位相を前記遅延ロックループを構成する
１の遅延バッファの伝搬遅延時間より小さい分解能でそ
れぞれデジタル制御し、前記デジタル制御によって、一
組の均等な多相クロックと他の一組の均等な多相クロッ
クとの位相差を、前記伝搬遅延時間より短い位相差に保
持し、前記２組以上の均等な多相クロックを併せて前記
粗密多相クロックとして用いることを特徴とする。
【００２９】したがって本出願第６の発明又は本出願第
７の発明のオーバーサンプリングクロックリカバリ方法
によれば、本出願第４の発明又は本出願第５の発明と同
様の利点があるとともに、本出願第１の発明又は本出願
第２の発明と同様に、バッファ又はインバータの伝搬遅
延時間の最小限界の如何に拘わらず、クロックの相間隔
をさらに狭く生成し、データの速度変化に十分に追従す
る高い追従性を、比較的少ない相数のクロックで、か
つ、小回路規模で実現することができ、その結果、さら
なるデータ伝送の高速化への対応を可能にするという利
点がある。また本出願第６の発明又は本出願第７の発明
は、本出願第１の発明又は本出願第２の発明とは異な
り、前記他の１組の比較的狭い間隔を有するクロックの
エッジ間のいずれかの位相が前記入力データの変化点の
位相に同期することを回避するように前記不均等な多相
クロック（前記粗密多相クロック）の位相を制御するの
で、同一間隔の２組以上の均等な多相クロック組み合わ
せる場合に、それらすべてクロックを有効に利用するこ
とができるという利点がある。
７の発明のオーバーサンプリングクロックリカバリ方法
によれば、本出願第４の発明又は本出願第５の発明と同
様の利点があるとともに、本出願第１の発明又は本出願
第２の発明と同様に、バッファ又はインバータの伝搬遅
延時間の最小限界の如何に拘わらず、クロックの相間隔
をさらに狭く生成し、データの速度変化に十分に追従す
る高い追従性を、比較的少ない相数のクロックで、か
つ、小回路規模で実現することができ、その結果、さら
なるデータ伝送の高速化への対応を可能にするという利
点がある。また本出願第６の発明又は本出願第７の発明
は、本出願第１の発明又は本出願第２の発明とは異な
り、前記他の１組の比較的狭い間隔を有するクロックの
エッジ間のいずれかの位相が前記入力データの変化点の
位相に同期することを回避するように前記不均等な多相
クロック（前記粗密多相クロック）の位相を制御するの
で、同一間隔の２組以上の均等な多相クロック組み合わ
せる場合に、それらすべてクロックを有効に利用するこ
とができるという利点がある。
【００３０】また本出願第８の発明は、本出願第４の発
明から本出願第７の発明のうちいずれか一の発明のオー
バーサンプリングクロックリカバリ方法において、前記
クロックを前記入力データの１ビットに対して４相とす
ることを特徴とする。
明から本出願第７の発明のうちいずれか一の発明のオー
バーサンプリングクロックリカバリ方法において、前記
クロックを前記入力データの１ビットに対して４相とす
ることを特徴とする。
【００３１】したがって本出願第８の発明のオーバーサ
ンプリングクロックリカバリ方法によれば、データ１ビ
ットに対して４相という少ない相数で高い追従性を実現
し、データ読み取りエラーを発生させるようなクロック
エッジとビット中央とがずれた不都合な状態を積極的に
回避することができるという利点がある。
ンプリングクロックリカバリ方法によれば、データ１ビ
ットに対して４相という少ない相数で高い追従性を実現
し、データ読み取りエラーを発生させるようなクロック
エッジとビット中央とがずれた不都合な状態を積極的に
回避することができるという利点がある。
【００３２】また本出願第９の発明は、本出願第１の発
明から本出願第８の発明のうちいずれか一の発明のオー
バーサンプリングクロックリカバリ方法において、位相
が固定され均等な相間隔を有する第一の多相クロック
と、前記第一の多相クロックの相間隔と異なる均等な相
間隔を有する第二の多相クロックとを用い、前記第一の
多相クロックを構成する一のクロックと、前記第二の多
相クロックを構成する一のクロックとを位相同期させ、
その位相同期させるクロックの組み合わせを切り換える
ことにより、前記第二の多相クロックの位相をシフトす
るデジタル位相制御方法を用いて、多相クロックの位相
を制御することを特徴とする。
明から本出願第８の発明のうちいずれか一の発明のオー
バーサンプリングクロックリカバリ方法において、位相
が固定され均等な相間隔を有する第一の多相クロック
と、前記第一の多相クロックの相間隔と異なる均等な相
間隔を有する第二の多相クロックとを用い、前記第一の
多相クロックを構成する一のクロックと、前記第二の多
相クロックを構成する一のクロックとを位相同期させ、
その位相同期させるクロックの組み合わせを切り換える
ことにより、前記第二の多相クロックの位相をシフトす
るデジタル位相制御方法を用いて、多相クロックの位相
を制御することを特徴とする。
【００３３】したがって本出願第９の発明のオーバーサ
ンプリングクロックリカバリ方法によれば、第一の多相
クロックを構成する一のクロック信号（クロック１−１
とする。）と、第二の多相クロックを構成する一のクロ
ック信号（クロック２−１とする。）とを位相同期させ
た場合に、第一の多相クロックと第二の多相クロックの
相間隔が異なるので、第一の多相クロックを構成する他
のクロック１−２と、第二の多相クロックを構成する他
のクロック２−２とは、第一の多相クロックの相間隔と
第二の多相クロックの相間隔との差分又は差分よりさら
に短い長さ（位相）だけ、位相が異なることになる。か
かる状態から、クロック１−２とクロック２−２とを位
相同期させれば、第二の多相クロックが全体として前記
差分又は差分よりさらに短い長さ（位相）だけ位相シフ
トする。したがって、位相同期させるクロックの組み合
わせを切り換えることにより、第一の多相クロックの相
間隔と第二の多相クロックの相間隔との差分又は差分よ
りさらに短い長さ（位相）を分解能として第二の多相ク
ロックの位相をシフトすることができる。かかる差分又
は差分よりさらに短い長さ（位相）が分解能となるので
高分解能に位相制御することができる。「相間隔」と
は、一の多相クロックを構成する一のクロック信号と隣
接する他のクロック信号すなわち位相が近接する他のク
ロック信号との位相差をいう。均等な相間隔を有する多
相クロックは、例えば、アナログＤＬＬ（Delay Locked
Loop：遅延ロックループ）により生成することができ
る。また、「多相クロック」とは、同一周波数で位相の
異なる所定数のクロック信号をいう。なお、上述の差分
又は差分よりさらに短い長さ（位相）が、第一の多相ク
ロックの相間隔と第二の多相クロックの相間隔の双方よ
り小さくなるような、第一の多相クロックと第二の多相
クロックを組み合わせることが好ましい。高分解能を実
現するためである。
ンプリングクロックリカバリ方法によれば、第一の多相
クロックを構成する一のクロック信号（クロック１−１
とする。）と、第二の多相クロックを構成する一のクロ
ック信号（クロック２−１とする。）とを位相同期させ
た場合に、第一の多相クロックと第二の多相クロックの
相間隔が異なるので、第一の多相クロックを構成する他
のクロック１−２と、第二の多相クロックを構成する他
のクロック２−２とは、第一の多相クロックの相間隔と
第二の多相クロックの相間隔との差分又は差分よりさら
に短い長さ（位相）だけ、位相が異なることになる。か
かる状態から、クロック１−２とクロック２−２とを位
相同期させれば、第二の多相クロックが全体として前記
差分又は差分よりさらに短い長さ（位相）だけ位相シフ
トする。したがって、位相同期させるクロックの組み合
わせを切り換えることにより、第一の多相クロックの相
間隔と第二の多相クロックの相間隔との差分又は差分よ
りさらに短い長さ（位相）を分解能として第二の多相ク
ロックの位相をシフトすることができる。かかる差分又
は差分よりさらに短い長さ（位相）が分解能となるので
高分解能に位相制御することができる。「相間隔」と
は、一の多相クロックを構成する一のクロック信号と隣
接する他のクロック信号すなわち位相が近接する他のク
ロック信号との位相差をいう。均等な相間隔を有する多
相クロックは、例えば、アナログＤＬＬ（Delay Locked
Loop：遅延ロックループ）により生成することができ
る。また、「多相クロック」とは、同一周波数で位相の
異なる所定数のクロック信号をいう。なお、上述の差分
又は差分よりさらに短い長さ（位相）が、第一の多相ク
ロックの相間隔と第二の多相クロックの相間隔の双方よ
り小さくなるような、第一の多相クロックと第二の多相
クロックを組み合わせることが好ましい。高分解能を実
現するためである。
【００３４】また本出願第１０の発明は、本出願第１の
発明から本出願第８の発明のうちいずれか一の発明のオ
ーバーサンプリングクロックリカバリ方法において、位
相が固定され均等な相間隔を有する第一の多相クロック
と、前記第一の多相クロックの相間隔と異なる均等な相
間隔を有する第二の多相クロック及び第三の多相クロッ
クとを用い、前記第一の多相クロックを構成する一のク
ロックと、前記第二の多相クロックを構成する一のクロ
ック信号、前記第一の多相クロックを構成する一のクロ
ックと、前記第三の多相クロックを構成する一のクロッ
ク信号、とをそれぞれ位相同期させ、その位相同期させ
るクロックの組み合わせを切り換えることにより、前記
第二の多相クロックと前記第三の多相クロックとの位相
差を保持しつつ、前記入力データのサンプリングに用い
る第二及び第三の多相クロックの位相を制御することを
特徴とする。
発明から本出願第８の発明のうちいずれか一の発明のオ
ーバーサンプリングクロックリカバリ方法において、位
相が固定され均等な相間隔を有する第一の多相クロック
と、前記第一の多相クロックの相間隔と異なる均等な相
間隔を有する第二の多相クロック及び第三の多相クロッ
クとを用い、前記第一の多相クロックを構成する一のク
ロックと、前記第二の多相クロックを構成する一のクロ
ック信号、前記第一の多相クロックを構成する一のクロ
ックと、前記第三の多相クロックを構成する一のクロッ
ク信号、とをそれぞれ位相同期させ、その位相同期させ
るクロックの組み合わせを切り換えることにより、前記
第二の多相クロックと前記第三の多相クロックとの位相
差を保持しつつ、前記入力データのサンプリングに用い
る第二及び第三の多相クロックの位相を制御することを
特徴とする。
【００３５】したがって本出願第１０の発明のオーバー
サンプリングクロックリカバリ方法によれば、第二の多
相クロックと第三の多相クロックとを位相差を保持して
高分解能に位相制御し、これらのクロックを前記入力デ
ータのサンプリングに用いるので、本出願第１の発明に
いう入力データの１ビットに対して３相以上の間隔が不
均等な多相クロック、又は、本出願第２の発明にいう入
力データの１ビットに対して３相以上のクロックからな
り、配列に粗密を有し、その粗密の周期が前記入力デー
タの１ビット長に等しい粗密多相クロック、又は、本出
願第４の発明にいう入力データの１ビットに対して４相
以上の間隔が不均等な多相クロック、又は、本出願第５
の発明にいう入力データの１ビットに対して４相以上の
クロックからなり、配列に粗密を有し、その粗密の周期
が前記入力データの１ビット長の２分の１に等しい粗密
多相クロックを生成することができる。また、多相クロ
ックを遅延ロックループにより生成する場合に、バッフ
ァ又はインバータの伝搬遅延時間よりも小さい相間隔の
クロック配列を実現することができるという利点があ
り、高い追従性を実現することができるという利点があ
る。
サンプリングクロックリカバリ方法によれば、第二の多
相クロックと第三の多相クロックとを位相差を保持して
高分解能に位相制御し、これらのクロックを前記入力デ
ータのサンプリングに用いるので、本出願第１の発明に
いう入力データの１ビットに対して３相以上の間隔が不
均等な多相クロック、又は、本出願第２の発明にいう入
力データの１ビットに対して３相以上のクロックからな
り、配列に粗密を有し、その粗密の周期が前記入力デー
タの１ビット長に等しい粗密多相クロック、又は、本出
願第４の発明にいう入力データの１ビットに対して４相
以上の間隔が不均等な多相クロック、又は、本出願第５
の発明にいう入力データの１ビットに対して４相以上の
クロックからなり、配列に粗密を有し、その粗密の周期
が前記入力データの１ビット長の２分の１に等しい粗密
多相クロックを生成することができる。また、多相クロ
ックを遅延ロックループにより生成する場合に、バッフ
ァ又はインバータの伝搬遅延時間よりも小さい相間隔の
クロック配列を実現することができるという利点があ
り、高い追従性を実現することができるという利点があ
る。
【００３６】また本出願第１１の発明は、本出願第１０
の発明のオーバーサンプリングクロックリカバリ方法に
おいて、前記第二及び第三の多相クロックの位相を制御
する分解能と、前記第二の多相クロックと前記第三の多
相クロックとの位相差とを等しくすることを特徴とす
る。
の発明のオーバーサンプリングクロックリカバリ方法に
おいて、前記第二及び第三の多相クロックの位相を制御
する分解能と、前記第二の多相クロックと前記第三の多
相クロックとの位相差とを等しくすることを特徴とす
る。
【００３７】したがって本出願第１１の発明のオーバー
サンプリングクロックリカバリ方法によれば、位相制御
の分解能と前記第二の多相クロックと前記第三の多相ク
ロックとの位相差とを等しくするので、極めて狭い相間
隔のクロックを生成することができるという利点があ
り、高い追従性を実現することができるという利点があ
る。
サンプリングクロックリカバリ方法によれば、位相制御
の分解能と前記第二の多相クロックと前記第三の多相ク
ロックとの位相差とを等しくするので、極めて狭い相間
隔のクロックを生成することができるという利点があ
り、高い追従性を実現することができるという利点があ
る。
【００３８】また本出願第１２の発明は、ｍ段の遅延バ
ッファが構成された第一の遅延ロックループと、ｎ段
（ｎ≠ｍ）の遅延バッファが構成された第二の遅延ロッ
クループと、前記ｍ段の遅延バッファから一の遅延バッ
ファを選択してクロックを取り出す第一の選択回路と、
前記第二の遅延ロックループのｎ段の遅延バッファから
一の遅延バッファを選択してその遅延バッファに前記第
一の選択回路が取り出したクロックを入力する第二の選
択回路と、ｎ段の遅延バッファが構成された第三の遅延
ロックループと、前記ｍ段の遅延バッファから一の遅延
バッファを選択してクロックを取り出す第三の選択回路
と、前記第三の遅延ロックループのｎ段の遅延バッファ
から一の遅延バッファを選択してその遅延バッファに前
記第三の選択回路が取り出したクロックを入力する第四
の選択回路と、前記第二の遅延ロックループから出力さ
れるクロック及び前記第三の遅延ロックループから出力
されるクロックの双方により入力データをサンプリング
して、前記入力データに対するクロックの遅れ・進みを
検出する位相比較部と、前記位相比較部の検出結果に基
づき前記第一、第二、第三、及び第四の選択回路を制御
する制御回路とを備えることを特徴とするオーバーサン
プリングクロックリカバリ回路である。但し、ｎ，ｍは
正の整数である。
ッファが構成された第一の遅延ロックループと、ｎ段
（ｎ≠ｍ）の遅延バッファが構成された第二の遅延ロッ
クループと、前記ｍ段の遅延バッファから一の遅延バッ
ファを選択してクロックを取り出す第一の選択回路と、
前記第二の遅延ロックループのｎ段の遅延バッファから
一の遅延バッファを選択してその遅延バッファに前記第
一の選択回路が取り出したクロックを入力する第二の選
択回路と、ｎ段の遅延バッファが構成された第三の遅延
ロックループと、前記ｍ段の遅延バッファから一の遅延
バッファを選択してクロックを取り出す第三の選択回路
と、前記第三の遅延ロックループのｎ段の遅延バッファ
から一の遅延バッファを選択してその遅延バッファに前
記第三の選択回路が取り出したクロックを入力する第四
の選択回路と、前記第二の遅延ロックループから出力さ
れるクロック及び前記第三の遅延ロックループから出力
されるクロックの双方により入力データをサンプリング
して、前記入力データに対するクロックの遅れ・進みを
検出する位相比較部と、前記位相比較部の検出結果に基
づき前記第一、第二、第三、及び第四の選択回路を制御
する制御回路とを備えることを特徴とするオーバーサン
プリングクロックリカバリ回路である。但し、ｎ，ｍは
正の整数である。
【００３９】本出願第１２の発明のオーバーサンプリン
グクロックリカバリ回路によれば、ｍ段の遅延バッファ
が構成された第一の遅延ロックループにより、位相が固
定され均等な相間隔を有する第一の多相クロックが生成
され、ｎ段の遅延バッファが構成された第二の遅延ロッ
クループにより前記第一の多相クロックの相間隔と異な
る均等な相間隔を有する第二の多相クロックが生成さ
れ、ｎ段の遅延バッファが構成された第三の遅延ロック
ループにより前記第一の多相クロックの相間隔と異なる
均等な相間隔を有する第三の多相クロックが生成され、
第一の選択回路及び第二の選択回路により前記第一の多
相クロックを構成する一のクロックと、前記第二の多相
クロックを構成する一のクロック信号とを位相同期させ
その位相同期させるクロックの組み合わせを切り換える
ことができ、第三の選択回路及び第四の選択回路により
前記第一の多相クロックを構成する一のクロックと、前
記第三の多相クロックを構成する一のクロック信号とを
位相同期させその位相同期させるクロックの組み合わせ
を切り換えることができ、制御回路により、前記第二の
多相クロックと前記第三の多相クロックとの位相差を保
持しつつ、位相比較部の検出結果に基づきクロックリカ
バリを行うことができる。
グクロックリカバリ回路によれば、ｍ段の遅延バッファ
が構成された第一の遅延ロックループにより、位相が固
定され均等な相間隔を有する第一の多相クロックが生成
され、ｎ段の遅延バッファが構成された第二の遅延ロッ
クループにより前記第一の多相クロックの相間隔と異な
る均等な相間隔を有する第二の多相クロックが生成さ
れ、ｎ段の遅延バッファが構成された第三の遅延ロック
ループにより前記第一の多相クロックの相間隔と異なる
均等な相間隔を有する第三の多相クロックが生成され、
第一の選択回路及び第二の選択回路により前記第一の多
相クロックを構成する一のクロックと、前記第二の多相
クロックを構成する一のクロック信号とを位相同期させ
その位相同期させるクロックの組み合わせを切り換える
ことができ、第三の選択回路及び第四の選択回路により
前記第一の多相クロックを構成する一のクロックと、前
記第三の多相クロックを構成する一のクロック信号とを
位相同期させその位相同期させるクロックの組み合わせ
を切り換えることができ、制御回路により、前記第二の
多相クロックと前記第三の多相クロックとの位相差を保
持しつつ、位相比較部の検出結果に基づきクロックリカ
バリを行うことができる。
【００４０】また本出願第１３の発明は、本出願第１２
の発明のオーバーサンプリングクロックリカバリ回路に
おいて、位相制御の分解能が前記遅延バッファの伝搬遅
延時間より小さく設定され、前記制御回路は、前記第一
及び第二の選択回路と、前記第三及び第四の選択回路と
で１分解能異なる位相制御を行うことを特徴とする。
の発明のオーバーサンプリングクロックリカバリ回路に
おいて、位相制御の分解能が前記遅延バッファの伝搬遅
延時間より小さく設定され、前記制御回路は、前記第一
及び第二の選択回路と、前記第三及び第四の選択回路と
で１分解能異なる位相制御を行うことを特徴とする。
【００４１】したがって本出願第１３の発明のオーバー
サンプリングクロックリカバリ回路によれば、高分解能
で多相クロックを位相制御することができるとともに、
前記制御回路は、前記第一及び第二の選択回路と、前記
第三及び第四の選択回路とで１分解能異なる位相制御を
行うので、その分解能に等しい相間隔のクロックが生成
され、そのような狭い相間隔を有するクロックにより入
力データをサンプリングしクロックリカバリすることに
より、高い追従性を実現することができる。
サンプリングクロックリカバリ回路によれば、高分解能
で多相クロックを位相制御することができるとともに、
前記制御回路は、前記第一及び第二の選択回路と、前記
第三及び第四の選択回路とで１分解能異なる位相制御を
行うので、その分解能に等しい相間隔のクロックが生成
され、そのような狭い相間隔を有するクロックにより入
力データをサンプリングしクロックリカバリすることに
より、高い追従性を実現することができる。
【００４２】また本出願第１４の発明は、本出願第１２
の発明又は本出願第１３の発明のオーバーサンプリング
クロックリカバリ回路において、前記第二及び第三の遅
延ロックループは、環状に連接されたｎ段の遅延バッフ
ァをそれぞれ有し、前記第二の遅延ロックループにあっ
ては前記第二の選択回路により、前記第三の遅延ロック
ループにあっては第四の選択回路により入力された遅延
バッファを初段をするｎ段の遅延線の入出力信号の位相
を比較するように切り換わることを特徴とする。
の発明又は本出願第１３の発明のオーバーサンプリング
クロックリカバリ回路において、前記第二及び第三の遅
延ロックループは、環状に連接されたｎ段の遅延バッフ
ァをそれぞれ有し、前記第二の遅延ロックループにあっ
ては前記第二の選択回路により、前記第三の遅延ロック
ループにあっては第四の選択回路により入力された遅延
バッファを初段をするｎ段の遅延線の入出力信号の位相
を比較するように切り換わることを特徴とする。
【００４３】したがって本出願第１４の発明のオーバー
サンプリングクロックリカバリ回路によれば、環状に連
接されたｎ段の遅延バッファにより配置が変動するｎ段
の遅延線を構成するので回路規模を小規模に押さえるこ
とができるとともに、第二、第四の選択回路の選択状態
により配置が変動する（＝初段及び最終段の遅延バッフ
ァが変更される。）遅延線の入出力信号の位相を比較す
るように切り換わるので、サンプリングに用いる多相ク
ロックを、その相間隔を精度良く保持したまま全体とし
て高分解能かつサイクリックにシフトし、かつ、ＤＬＬ
により良質なクロックを位相比較部に供給することがで
きるという利点がある。
サンプリングクロックリカバリ回路によれば、環状に連
接されたｎ段の遅延バッファにより配置が変動するｎ段
の遅延線を構成するので回路規模を小規模に押さえるこ
とができるとともに、第二、第四の選択回路の選択状態
により配置が変動する（＝初段及び最終段の遅延バッフ
ァが変更される。）遅延線の入出力信号の位相を比較す
るように切り換わるので、サンプリングに用いる多相ク
ロックを、その相間隔を精度良く保持したまま全体とし
て高分解能かつサイクリックにシフトし、かつ、ＤＬＬ
により良質なクロックを位相比較部に供給することがで
きるという利点がある。
【００４４】
【発明の実施の形態】以下に本発明の一実施の形態につ
き図面を参照して説明する。以下は本発明の一実施形態
であって本発明を限定するものではない。
き図面を参照して説明する。以下は本発明の一実施形態
であって本発明を限定するものではない。
【００４５】実施の形態１ まず、本発明の実施の形態１のオーバーサンプリングク
ロックリカバリ方法につき、図１を参照して説明する。
図１は本発明の実施の形態１のオーバーサンプリングク
ロックリカバリ法を説明するための模式的波形図であ
る。
ロックリカバリ方法につき、図１を参照して説明する。
図１は本発明の実施の形態１のオーバーサンプリングク
ロックリカバリ法を説明するための模式的波形図であ
る。
【００４６】本実施形態の方法では入力データｉの１ビ
ットに対して３相の間隔が不均等なクロックＣＬＫａ，
ＣＬＫｂ，ＣＬＫｃを生成する。また、クロックＣＬＫ
ｂ，ＣＬＫｃ，ＣＬＫｄも入力データｉの１ビットに対
して３相の間隔が不均等なクロックである。４相のクロ
ックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ，ＣＬＫｄによって
入力データをサンプリングし、そのサンプリング結果に
よって入力データｉとの位相差を検出し、比較的狭い間
隔を有する２相のクロックＣＬＫｂ，ＣＬＫｃのエッジ
間のいずれかの位相が入力データｉの変化点の位相に同
期するようにクロックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ，
ＣＬＫｄの位相を制御する。図１に示すように本方法に
おいては、入力データｉの１ビットに対し３本の立ち上
がりクロックエッジが対応する４相のクロックＣＬＫ
ａ，ＣＬＫｂ，ＣＬＫｃ，ＣＬＫｄによりサンプリング
を行い、入力データｉに対するクロックのおくれ・進み
を検出する。クロックＣＬＫａとクロックＣＬＫｄとの
間隔は入力データｉの１ビットの長さに等しい。クロッ
クＣＬＫｂとクロックＣＬＫｃとの間隔は、クロックＣ
ＬＫａとクロックＣＬＫｂとの間隔及びクロックＣＬＫ
ｃとクロックＣＬＫｄとの間隔より狭くする。クロック
ＣＬＫａとクロックＣＬＫｂとの間隔と、クロックＣＬ
ＫｃとクロックＣＬＫｄとの間隔は、ほぼ等しくする。
言い換えると、クロックＣＬＫｂ及びクロックＣＬＫｃ
をクロックＣＬＫａとクロックＣＬＫｄとの間のほぼ中
央に配置し、その相間隔を比較的狭くする。クロックＣ
ＬＫｂとクロックＣＬＫｃとの間隔は、ビット長の４分
の１よりも狭される。ここでは、ビット長の８分の１程
度にされているとする。実際のデータの取り込みに用い
るクロックはクロックＣＬＫａ及びクロックＣＬＫｄで
ある。
ットに対して３相の間隔が不均等なクロックＣＬＫａ，
ＣＬＫｂ，ＣＬＫｃを生成する。また、クロックＣＬＫ
ｂ，ＣＬＫｃ，ＣＬＫｄも入力データｉの１ビットに対
して３相の間隔が不均等なクロックである。４相のクロ
ックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ，ＣＬＫｄによって
入力データをサンプリングし、そのサンプリング結果に
よって入力データｉとの位相差を検出し、比較的狭い間
隔を有する２相のクロックＣＬＫｂ，ＣＬＫｃのエッジ
間のいずれかの位相が入力データｉの変化点の位相に同
期するようにクロックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃ，
ＣＬＫｄの位相を制御する。図１に示すように本方法に
おいては、入力データｉの１ビットに対し３本の立ち上
がりクロックエッジが対応する４相のクロックＣＬＫ
ａ，ＣＬＫｂ，ＣＬＫｃ，ＣＬＫｄによりサンプリング
を行い、入力データｉに対するクロックのおくれ・進み
を検出する。クロックＣＬＫａとクロックＣＬＫｄとの
間隔は入力データｉの１ビットの長さに等しい。クロッ
クＣＬＫｂとクロックＣＬＫｃとの間隔は、クロックＣ
ＬＫａとクロックＣＬＫｂとの間隔及びクロックＣＬＫ
ｃとクロックＣＬＫｄとの間隔より狭くする。クロック
ＣＬＫａとクロックＣＬＫｂとの間隔と、クロックＣＬ
ＫｃとクロックＣＬＫｄとの間隔は、ほぼ等しくする。
言い換えると、クロックＣＬＫｂ及びクロックＣＬＫｃ
をクロックＣＬＫａとクロックＣＬＫｄとの間のほぼ中
央に配置し、その相間隔を比較的狭くする。クロックＣ
ＬＫｂとクロックＣＬＫｃとの間隔は、ビット長の４分
の１よりも狭される。ここでは、ビット長の８分の１程
度にされているとする。実際のデータの取り込みに用い
るクロックはクロックＣＬＫａ及びクロックＣＬＫｄで
ある。
【００４７】以上のような間隔で４相クロックＣＬＫａ
〜ＣＬＫｄを配置した上で入力データｉのサンプリング
を行う。そのサンプルデータに基づきクロックのデータ
に対する遅れ・進みを検出（判定）し、クロックがデー
タに追従するように制御することによりクロックリカバ
リを行う。本方法においては、クロックＣＬＫｂの立ち
上がりエッジとクロックＣＬＫｃの立ち上がりエッジと
の間に入力データｉの変化点が位置するようにクロック
ＣＬＫａ〜ＣＬＫｄを制御すれば、自ずとクロックＣＬ
Ｋａ及びクロックＣＬＫｄの立ち上がりエッジが入力デ
ータｉのビットの中央に同期する。クロックＣＬＫａ〜
ＣＬＫｄの位相を制御する際には、クロックＣＬＫａ〜
ＣＬＫｄの位相をその相間隔を保持したままクロックＣ
ＬＫｂとクロックＣＬＫｃとの間隔に等しい長さを１分
解能（１単位）としてシフトする。
〜ＣＬＫｄを配置した上で入力データｉのサンプリング
を行う。そのサンプルデータに基づきクロックのデータ
に対する遅れ・進みを検出（判定）し、クロックがデー
タに追従するように制御することによりクロックリカバ
リを行う。本方法においては、クロックＣＬＫｂの立ち
上がりエッジとクロックＣＬＫｃの立ち上がりエッジと
の間に入力データｉの変化点が位置するようにクロック
ＣＬＫａ〜ＣＬＫｄを制御すれば、自ずとクロックＣＬ
Ｋａ及びクロックＣＬＫｄの立ち上がりエッジが入力デ
ータｉのビットの中央に同期する。クロックＣＬＫａ〜
ＣＬＫｄの位相を制御する際には、クロックＣＬＫａ〜
ＣＬＫｄの位相をその相間隔を保持したままクロックＣ
ＬＫｂとクロックＣＬＫｃとの間隔に等しい長さを１分
解能（１単位）としてシフトする。
【００４８】図１（ａ１），（ａ２）に示すように、ク
ロックＣＬＫａ〜ＣＬＫｄによって抽出したサンプルデ
ータが〈０１１１〉，〈１０００〉である場合には、ク
ロックＣＬＫａ〜ＣＬＫｄの位相を「進ませるべきであ
る（ＵＰ）」と判定する。この場合、入力データｉの変
化点がクロックＣＬＫａとクロックＣＬＫｂの間にあ
り、入力データｉに対しクロックＣＬＫａ〜ＣＬＫｄが
遅れているためである。その判定に基づきクロックＣＬ
Ｋａ〜ＣＬＫｄの位相を１分解能進ませる。
ロックＣＬＫａ〜ＣＬＫｄによって抽出したサンプルデ
ータが〈０１１１〉，〈１０００〉である場合には、ク
ロックＣＬＫａ〜ＣＬＫｄの位相を「進ませるべきであ
る（ＵＰ）」と判定する。この場合、入力データｉの変
化点がクロックＣＬＫａとクロックＣＬＫｂの間にあ
り、入力データｉに対しクロックＣＬＫａ〜ＣＬＫｄが
遅れているためである。その判定に基づきクロックＣＬ
Ｋａ〜ＣＬＫｄの位相を１分解能進ませる。
【００４９】図１（ｂ１），（ｂ２）に示すように、ク
ロックＣＬＫａ〜ＣＬＫｄによって抽出したサンプルデ
ータが〈００１１〉，〈１１００〉である場合には、ク
ロックＣＬＫａ〜ＣＬＫｄと入力データｉの位相は「同
期している（同期）」と判定する。この場合、入力デー
タｉの変化点がクロックＣＬＫｂとクロックＣＬＫｃの
間にあり、クロックＣＬＫａ及びクロックＣＬＫｄの立
ち上がりエッジが入力データｉのビットの中央に同期し
ているためである。
ロックＣＬＫａ〜ＣＬＫｄによって抽出したサンプルデ
ータが〈００１１〉，〈１１００〉である場合には、ク
ロックＣＬＫａ〜ＣＬＫｄと入力データｉの位相は「同
期している（同期）」と判定する。この場合、入力デー
タｉの変化点がクロックＣＬＫｂとクロックＣＬＫｃの
間にあり、クロックＣＬＫａ及びクロックＣＬＫｄの立
ち上がりエッジが入力データｉのビットの中央に同期し
ているためである。
【００５０】図１（ｃ１），（ｃ２）に示すように、ク
ロックＣＬＫａ〜ＣＬＫｄによって抽出したサンプルデ
ータが〈０００１〉，〈１１１０〉である場合には、ク
ロックＣＬＫａ〜ＣＬＫｄの位相を「遅らせるべきであ
る（ＤＯＷＮ）」と判定する。この場合、入力データｉ
の変化点がクロックＣＬＫｃとクロックＣＬＫｄの間に
あり、入力データｉに対しクロックＣＬＫａ〜ＣＬＫｄ
が進んでいるためである。その判定に基づきクロックＣ
ＬＫａ〜ＣＬＫｄ位相を１分解能遅らせる。
ロックＣＬＫａ〜ＣＬＫｄによって抽出したサンプルデ
ータが〈０００１〉，〈１１１０〉である場合には、ク
ロックＣＬＫａ〜ＣＬＫｄの位相を「遅らせるべきであ
る（ＤＯＷＮ）」と判定する。この場合、入力データｉ
の変化点がクロックＣＬＫｃとクロックＣＬＫｄの間に
あり、入力データｉに対しクロックＣＬＫａ〜ＣＬＫｄ
が進んでいるためである。その判定に基づきクロックＣ
ＬＫａ〜ＣＬＫｄ位相を１分解能遅らせる。
【００５１】
【表１】
【００５２】表１は、サンプルデータ列と判定の対応表
である。上述のように〈０１１１〉，〈１０００〉はＵ
Ｐ，〈００１１〉，〈１１００〉は同期、〈０００
１〉，〈１１１０〉はＤＯＷＮと判定し、それ以外は無
効として取り扱う。
である。上述のように〈０１１１〉，〈１０００〉はＵ
Ｐ，〈００１１〉，〈１１００〉は同期、〈０００
１〉，〈１１１０〉はＤＯＷＮと判定し、それ以外は無
効として取り扱う。
【００５３】以上のようにクロックＣＬＫａ〜ＣＬＫｄ
を制御することにより、実際のデータの取り込みに用い
るクロックＣＬＫａ及びクロックＣＬＫｄを入力データ
ｉの値の安定したビットの中央に同期させることができ
る。本方法によれば、８倍のオーバーサンプリングのよ
うに入力データの１ビット内に８本ものクロックエッジ
を通す必要はなく３本でよい。それにもかかわらず、ク
ロックＣＬＫｂとクロックＣＬＫｃとの間隔は比較的狭
くされているので、高い追従性を実現することができ
る。クロックＣＬＫｂとクロックＣＬＫｃとの間隔を１
ビットの長さの８分の１に狭めれば、８倍のオーバーサ
ンプリングと同等の追従性を得ることができる。同様に
１６分の１に狭めれば、１６倍のオーバーサンプリング
と同等の追従性を得ることができる。８倍、１６倍等の
高倍率オーバーサンプリングの追従性が１ビット当たり
３相のクロックで得られる。そのような高倍率のオーバ
ーサンプリングの追従性を実現しつつも、位相制御する
クロックの相数が１ビット当たり３相と少ないため、比
較的容易にクロックを位相制御することができる。
を制御することにより、実際のデータの取り込みに用い
るクロックＣＬＫａ及びクロックＣＬＫｄを入力データ
ｉの値の安定したビットの中央に同期させることができ
る。本方法によれば、８倍のオーバーサンプリングのよ
うに入力データの１ビット内に８本ものクロックエッジ
を通す必要はなく３本でよい。それにもかかわらず、ク
ロックＣＬＫｂとクロックＣＬＫｃとの間隔は比較的狭
くされているので、高い追従性を実現することができ
る。クロックＣＬＫｂとクロックＣＬＫｃとの間隔を１
ビットの長さの８分の１に狭めれば、８倍のオーバーサ
ンプリングと同等の追従性を得ることができる。同様に
１６分の１に狭めれば、１６倍のオーバーサンプリング
と同等の追従性を得ることができる。８倍、１６倍等の
高倍率オーバーサンプリングの追従性が１ビット当たり
３相のクロックで得られる。そのような高倍率のオーバ
ーサンプリングの追従性を実現しつつも、位相制御する
クロックの相数が１ビット当たり３相と少ないため、比
較的容易にクロックを位相制御することができる。
【００５４】実施の形態２ 次ぎに本発明の実施の形態２のオーバーサンプリングク
ロックデータリカバリ回路につき図２〜９を参照して説
明する。図２は本発明の実施の形態２のオーバーサンプ
リングクロックデータリカバリ回路の全体構成を示すブ
ロック回路図である。
ロックデータリカバリ回路につき図２〜９を参照して説
明する。図２は本発明の実施の形態２のオーバーサンプ
リングクロックデータリカバリ回路の全体構成を示すブ
ロック回路図である。
【００５５】実施の形態１においては、どのような回路
構成により実現するのかについて説明しなかった。本実
施形態のオーバーサンプリングクロックデータリカバリ
回路（以下、「ＣＤＲ」と略す。）は実施の形態１のオ
ーバーサンプリングクロックリカバリ方法を実施する回
路の一実施形態である。なお、本実施形態においてはデ
ータレート２．５Ｇｂｐｓの８ビットのシリアル入力デ
ータと、周波数３１２．５ＭＨｚ（周期３２００ｐｓ）
の差動クロックを扱う場合を例にして説明する。実施の
形態２においては、第一の多相クロックとして１４相の
多相クロックＣＫ１〜ＣＫ１４を、第二の多相クロック
として１６相の多相クロックＣＬＫ１〜ＣＬＫ１６を、
第三の多相クロックとして１６相の多相クロックＣＬＫ
１Ｄ〜ＣＬＫ１６Ｄを生成する。また、第一の遅延ロッ
クループとして７段ＤＬＬ２０を、第二の遅延ロックル
ープとして８段ＤＬＬ４０ａを、第三の遅延ロックルー
プとして８段ＤＬＬ４０ｂを、第一の選択回路としてセ
レクタ３１ａを、第二の選択回路としてセレクタ４１
ａ，４２ａ，４３ａ，４４ａを、第三の選択回路として
セレクタ３１ｂを、第四の選択回路としてセレクタ４１
ｂ，４２ｂ，４３ｂ，４４ｂを用いる。
構成により実現するのかについて説明しなかった。本実
施形態のオーバーサンプリングクロックデータリカバリ
回路（以下、「ＣＤＲ」と略す。）は実施の形態１のオ
ーバーサンプリングクロックリカバリ方法を実施する回
路の一実施形態である。なお、本実施形態においてはデ
ータレート２．５Ｇｂｐｓの８ビットのシリアル入力デ
ータと、周波数３１２．５ＭＨｚ（周期３２００ｐｓ）
の差動クロックを扱う場合を例にして説明する。実施の
形態２においては、第一の多相クロックとして１４相の
多相クロックＣＫ１〜ＣＫ１４を、第二の多相クロック
として１６相の多相クロックＣＬＫ１〜ＣＬＫ１６を、
第三の多相クロックとして１６相の多相クロックＣＬＫ
１Ｄ〜ＣＬＫ１６Ｄを生成する。また、第一の遅延ロッ
クループとして７段ＤＬＬ２０を、第二の遅延ロックル
ープとして８段ＤＬＬ４０ａを、第三の遅延ロックルー
プとして８段ＤＬＬ４０ｂを、第一の選択回路としてセ
レクタ３１ａを、第二の選択回路としてセレクタ４１
ａ，４２ａ，４３ａ，４４ａを、第三の選択回路として
セレクタ３１ｂを、第四の選択回路としてセレクタ４１
ｂ，４２ｂ，４３ｂ，４４ｂを用いる。
【００５６】〔１．全体的構成〕図２に示すように本実
施形態のＣＤＲ８は、位相制御部９と、位相比較部５０
と、多数決回路５１と、累積カウンタ５２と、セレクタ
制御回路５３とからなり、外部のＰＬＬ（位相ロックル
ープ（Phase Locked Loop））１０からクロックの供給
を受ける。位相制御部９は、７段ＤＬＬ（遅延ロックル
ープ（Delay Locked Loop））２０と、セレクタ３１
と、反転切換回路３２と、８段ＤＬＬ４０とからなる。
セレクタ３１、反転切換回路３２及び８段ＤＬＬ４０は
面Ａ、面Ｂに同一の回路を構成した二面構成になってお
り、面Ａにはセレクタ３１ａ、反転切換回路３２ａ、８
段ＤＬＬ４０ａが構成され、面Ｂにはセレクタ３１ｂ、
反転切換回路３２ｂ、８段ＤＬＬ４０ｂが構成される。
施形態のＣＤＲ８は、位相制御部９と、位相比較部５０
と、多数決回路５１と、累積カウンタ５２と、セレクタ
制御回路５３とからなり、外部のＰＬＬ（位相ロックル
ープ（Phase Locked Loop））１０からクロックの供給
を受ける。位相制御部９は、７段ＤＬＬ（遅延ロックル
ープ（Delay Locked Loop））２０と、セレクタ３１
と、反転切換回路３２と、８段ＤＬＬ４０とからなる。
セレクタ３１、反転切換回路３２及び８段ＤＬＬ４０は
面Ａ、面Ｂに同一の回路を構成した二面構成になってお
り、面Ａにはセレクタ３１ａ、反転切換回路３２ａ、８
段ＤＬＬ４０ａが構成され、面Ｂにはセレクタ３１ｂ、
反転切換回路３２ｂ、８段ＤＬＬ４０ｂが構成される。
【００５７】〔２．全体的処理の流れ〕次に、ＰＬＬ１
０及びＣＤＲ８の処理の概要について説明する。ＰＬＬ
１０は周波数３１２．５ＭＨｚの差動クロックＣＫａ−
ＣＫｂを生成し、７段ＤＬＬに供給する。クロックＣＫ
ａ及びクロックＣＫｂはそれぞれ３２００ｐｓの周期を
有し、互いに半周期、すなわち１６００ｐｓ位相が異な
る。すなわち反転した関係にある。７段ＤＬＬ２０は差
動クロックＣＫａ−ＣＫｂを均等な相間隔（３２００ｐ
ｓ／１４≒２２８．６ｐｓ）の１４相の多相クロック
（７対の差動クロック）ＣＫ１〜ＣＫ１４に展開し、そ
の１４相の多相クロックＣＫ１〜ＣＫ１４を面Ａ及び面
Ｂに構成されたセレクタ３１ａ，３１ｂへそれぞれ出力
する。セレクタ３１ａ，３１ｂはそれぞれ制御信号Ｓ１
−６，Ｓ２−６に基づきクロックＣＫ１〜ＣＫ１４の中
からいずれか一対の差動クロックを選択し、反転切換回
路３２ａ，３２ｂへ出力する。反転切換回路３２ａ，３
２ｂはそれぞれ制御信号Ｓ１−５，Ｓ２−５に基づきそ
の受信した一対の差動クロックの反転と非反転とを切り
換えて８段ＤＬＬ４０ａ，４０ｂへ出力する。すなわ
ち、反転の場合はその一対の差動クロックを反転して通
過させ、非反転の場合はその一対の差動クロックをその
まま通過させる。８段ＤＬＬ４０ａ，４０ｂはそれぞれ
受信したその一対の差動クロックを均等な相間隔（３２
０００ｐｓ／１６＝２００ｐｓ）の１６相の多相クロッ
ク（８対の差動クロック）ＣＬＫ１〜ＣＬＫ１６，ＣＬ
Ｋ１Ｄ〜ＣＬＫ１６Ｄに展開し、位相比較部５０へ出力
する。その際、８段ＤＬＬ４０ａ，４０ｂはそれぞれ制
御信号Ｓ１−１〜Ｓ１−４，Ｓ２−１〜Ｓ２−４に基づ
き、受信したその一対の差動クロックと位相同期させる
クロックを切り換える。
０及びＣＤＲ８の処理の概要について説明する。ＰＬＬ
１０は周波数３１２．５ＭＨｚの差動クロックＣＫａ−
ＣＫｂを生成し、７段ＤＬＬに供給する。クロックＣＫ
ａ及びクロックＣＫｂはそれぞれ３２００ｐｓの周期を
有し、互いに半周期、すなわち１６００ｐｓ位相が異な
る。すなわち反転した関係にある。７段ＤＬＬ２０は差
動クロックＣＫａ−ＣＫｂを均等な相間隔（３２００ｐ
ｓ／１４≒２２８．６ｐｓ）の１４相の多相クロック
（７対の差動クロック）ＣＫ１〜ＣＫ１４に展開し、そ
の１４相の多相クロックＣＫ１〜ＣＫ１４を面Ａ及び面
Ｂに構成されたセレクタ３１ａ，３１ｂへそれぞれ出力
する。セレクタ３１ａ，３１ｂはそれぞれ制御信号Ｓ１
−６，Ｓ２−６に基づきクロックＣＫ１〜ＣＫ１４の中
からいずれか一対の差動クロックを選択し、反転切換回
路３２ａ，３２ｂへ出力する。反転切換回路３２ａ，３
２ｂはそれぞれ制御信号Ｓ１−５，Ｓ２−５に基づきそ
の受信した一対の差動クロックの反転と非反転とを切り
換えて８段ＤＬＬ４０ａ，４０ｂへ出力する。すなわ
ち、反転の場合はその一対の差動クロックを反転して通
過させ、非反転の場合はその一対の差動クロックをその
まま通過させる。８段ＤＬＬ４０ａ，４０ｂはそれぞれ
受信したその一対の差動クロックを均等な相間隔（３２
０００ｐｓ／１６＝２００ｐｓ）の１６相の多相クロッ
ク（８対の差動クロック）ＣＬＫ１〜ＣＬＫ１６，ＣＬ
Ｋ１Ｄ〜ＣＬＫ１６Ｄに展開し、位相比較部５０へ出力
する。その際、８段ＤＬＬ４０ａ，４０ｂはそれぞれ制
御信号Ｓ１−１〜Ｓ１−４，Ｓ２−１〜Ｓ２−４に基づ
き、受信したその一対の差動クロックと位相同期させる
クロックを切り換える。
【００５８】以上のような制御信号Ｓ１−１〜Ｓ１−６
に基づくセレクタ３１ａ、反転切換回路３２ａ及び８段
ＤＬＬ４０ａの動作により１４相の多相クロックＣＫ１
〜ＣＫ１４を構成する一対の差動クロックと、１６相の
多相クロックＣＬＫ１〜ＣＬＫ１６を構成する一対の差
動クロックとを位相同期させ、その位相同期させるクロ
ックの組合せを切り換える。同様に制御信号Ｓ２−１〜
Ｓ２−６に基づくセレクタ３１ｂ、反転切換回路３２ｂ
及び８段ＤＬＬ４０ｂの動作により１４相の多相クロッ
クＣＫ１〜ＣＫ１４を構成する一対の差動クロックと１
６相の多相クロックＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを構成す
る一対の差動クロックとを位相同期させ、その位相同期
させるクロックの組合せを切り換える。この切換動作に
より位相制御部９は、１６相の多相クロックＣＬＫ１〜
ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄをそれぞれ相間
隔を保持したまま全体としてシフトする。本実施形態に
おいては、５７ＰＳの分解能で位相シフトを行う。言い
換えれば、３２００ｐｓの周期を５７ＰＳの分解能で５
６分割した位相制御を行う。また、多相クロックＣＬＫ
１Ｄ〜ＣＬＫ１６Ｄが多相クロックＣＬＫ１〜ＣＬＫ１
６に対し、１分解能５７ｐｓ進んだ状態になるように制
御する。すなわち、面Ｂの回路は面Ａの回路に対して常
に１分解能５７ｐｓ進んだ状態の制御を行う。
に基づくセレクタ３１ａ、反転切換回路３２ａ及び８段
ＤＬＬ４０ａの動作により１４相の多相クロックＣＫ１
〜ＣＫ１４を構成する一対の差動クロックと、１６相の
多相クロックＣＬＫ１〜ＣＬＫ１６を構成する一対の差
動クロックとを位相同期させ、その位相同期させるクロ
ックの組合せを切り換える。同様に制御信号Ｓ２−１〜
Ｓ２−６に基づくセレクタ３１ｂ、反転切換回路３２ｂ
及び８段ＤＬＬ４０ｂの動作により１４相の多相クロッ
クＣＫ１〜ＣＫ１４を構成する一対の差動クロックと１
６相の多相クロックＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを構成す
る一対の差動クロックとを位相同期させ、その位相同期
させるクロックの組合せを切り換える。この切換動作に
より位相制御部９は、１６相の多相クロックＣＬＫ１〜
ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄをそれぞれ相間
隔を保持したまま全体としてシフトする。本実施形態に
おいては、５７ＰＳの分解能で位相シフトを行う。言い
換えれば、３２００ｐｓの周期を５７ＰＳの分解能で５
６分割した位相制御を行う。また、多相クロックＣＬＫ
１Ｄ〜ＣＬＫ１６Ｄが多相クロックＣＬＫ１〜ＣＬＫ１
６に対し、１分解能５７ｐｓ進んだ状態になるように制
御する。すなわち、面Ｂの回路は面Ａの回路に対して常
に１分解能５７ｐｓ進んだ状態の制御を行う。
【００５９】計３２相のクロックＣＬＫ１〜ＣＬＫ１
６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを受けた位相比較部５０
は、データレート２．５Ｇｂｐｓの８ビットのシリアル
入力データｉをサンプリングし、入力データｉとクロッ
クとの位相比較を行い、各ビット毎にクロックの入力デ
ータｉに対する遅れ・進みを判定し、ＵＰ信号，同期信
号又はＤＯＷＮ信号（ＵＰ１，ＳＹ１，ＤＮ１〜ＵＰ
８，ＳＹ８，ＤＮ８）を多数決回路５１へ出力する。す
なわち、位相比較部５０は８つの位相比較器（図示せ
ず）をパラレルに配列した構成を有し、各位相比較器が
それぞれＵＰ信号，同期信号及びＤＯＷＮ信号のうちい
ずれか一を出力する。但し、データの変化点が無い場合
などは、クロックの入力データｉに対する遅れ・進みを
判定できないので、その場合はＵＰ信号，同期信号及び
ＤＯＷＮ信号のいずれも出力しない。ここで、ＵＰ信号
は、入力データｉに対してクロックが遅れていると判定
しクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ
１６Ｄの位相を進ませる（アップさせる）べきことを指
示する信号である。同期信号は、入力データｉとクロッ
クが同期していると判定した結果を指示する信号であ
る。ＤＯＷＮ信号は、入力データｉに対してクロックが
進んでいると判定しクロックＣＬＫ１〜ＣＬＫ１６，Ｃ
ＬＫ１Ｄ〜ＣＬＫ１６Ｄの位相を遅らせる（ダウンさせ
る）べきことを指示する信号である。
６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを受けた位相比較部５０
は、データレート２．５Ｇｂｐｓの８ビットのシリアル
入力データｉをサンプリングし、入力データｉとクロッ
クとの位相比較を行い、各ビット毎にクロックの入力デ
ータｉに対する遅れ・進みを判定し、ＵＰ信号，同期信
号又はＤＯＷＮ信号（ＵＰ１，ＳＹ１，ＤＮ１〜ＵＰ
８，ＳＹ８，ＤＮ８）を多数決回路５１へ出力する。す
なわち、位相比較部５０は８つの位相比較器（図示せ
ず）をパラレルに配列した構成を有し、各位相比較器が
それぞれＵＰ信号，同期信号及びＤＯＷＮ信号のうちい
ずれか一を出力する。但し、データの変化点が無い場合
などは、クロックの入力データｉに対する遅れ・進みを
判定できないので、その場合はＵＰ信号，同期信号及び
ＤＯＷＮ信号のいずれも出力しない。ここで、ＵＰ信号
は、入力データｉに対してクロックが遅れていると判定
しクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ
１６Ｄの位相を進ませる（アップさせる）べきことを指
示する信号である。同期信号は、入力データｉとクロッ
クが同期していると判定した結果を指示する信号であ
る。ＤＯＷＮ信号は、入力データｉに対してクロックが
進んでいると判定しクロックＣＬＫ１〜ＣＬＫ１６，Ｃ
ＬＫ１Ｄ〜ＣＬＫ１６Ｄの位相を遅らせる（ダウンさせ
る）べきことを指示する信号である。
【００６０】多数決回路５１は、位相比較部が出力した
８つのＵＰ／同期／ＤＯＷＮ信号の多数決をとり、その
多数決の結果としてＵＰ信号ＵＰ２０又はＤＯＷＮ信号
ＤＮ２０を累積カウンタ５２へ出力する。但し、その多
数決の結果が同期である場合にＵＰ信号ＵＰ２０及びＤ
ＯＷＮ信号ＤＮ２０のいずれも出力しない。すなわち、
ＵＰ２０＝０，ＤＮ２０＝０とする。
８つのＵＰ／同期／ＤＯＷＮ信号の多数決をとり、その
多数決の結果としてＵＰ信号ＵＰ２０又はＤＯＷＮ信号
ＤＮ２０を累積カウンタ５２へ出力する。但し、その多
数決の結果が同期である場合にＵＰ信号ＵＰ２０及びＤ
ＯＷＮ信号ＤＮ２０のいずれも出力しない。すなわち、
ＵＰ２０＝０，ＤＮ２０＝０とする。
【００６１】累積カウンタ５２は、多数決回路５１が出
力したＵＰ信号ＵＰ２０及びＤＯＷＮ信号ＤＮ２０を次
のようにカウントし、ＵＰ信号ＵＰ３０又はＤＯＷＮ信
号ＤＮ３０をセレクタ制御回路５３へ出力する。すなわ
ち、累積カウンタ５２は、初期累積値を０とし、ＵＰ信
号ＵＰ２０を１回受ける度に累積値に１加算（カウント
アップ）し、ＤＯＷＮ信号ＤＮ２０を１回受ける度に累
積値から１減算（カウントダウン）する。また、累積カ
ウンタ５２は、累積値が４になる場合には累積値をリセ
ットして０に戻すとともにＵＰ信号ＵＰ３０をセレクタ
制御回路５３へ出力する。一方、累積値が−４になる場
合には、累積カウンタ５２は累積値をリセットして０に
戻すとともにＤＯＷＮ信号ＤＮ３０をセレクタ制御回路
５３へ出力する。このように累積カウンタ５２は、ＵＰ
信号ＵＰ２０、ＤＯＷＮ信号ＤＮ２０に０．２５の重み
付けをした処理を行う。これは、クロックを追従させる
必要のない高周波数の入力データｉの小さい揺れには反
応させず、低周波数の入力データｉの大きい揺れに反応
させるためである。１回の重みの値を０．２５にするの
は最適なクロックリカバリを行うための一例であり、最
適な重みの値はデータレートやジッタ周波数により異な
る。
力したＵＰ信号ＵＰ２０及びＤＯＷＮ信号ＤＮ２０を次
のようにカウントし、ＵＰ信号ＵＰ３０又はＤＯＷＮ信
号ＤＮ３０をセレクタ制御回路５３へ出力する。すなわ
ち、累積カウンタ５２は、初期累積値を０とし、ＵＰ信
号ＵＰ２０を１回受ける度に累積値に１加算（カウント
アップ）し、ＤＯＷＮ信号ＤＮ２０を１回受ける度に累
積値から１減算（カウントダウン）する。また、累積カ
ウンタ５２は、累積値が４になる場合には累積値をリセ
ットして０に戻すとともにＵＰ信号ＵＰ３０をセレクタ
制御回路５３へ出力する。一方、累積値が−４になる場
合には、累積カウンタ５２は累積値をリセットして０に
戻すとともにＤＯＷＮ信号ＤＮ３０をセレクタ制御回路
５３へ出力する。このように累積カウンタ５２は、ＵＰ
信号ＵＰ２０、ＤＯＷＮ信号ＤＮ２０に０．２５の重み
付けをした処理を行う。これは、クロックを追従させる
必要のない高周波数の入力データｉの小さい揺れには反
応させず、低周波数の入力データｉの大きい揺れに反応
させるためである。１回の重みの値を０．２５にするの
は最適なクロックリカバリを行うための一例であり、最
適な重みの値はデータレートやジッタ周波数により異な
る。
【００６２】セレクタ制御回路５３はＵＰ信号ＵＰ３０
を受けると、計３２相のクロックＣＬＫ１〜ＣＬＫ１
６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを１分解能５７ｐｓ進ま
せるための制御信号Ｓ１−１〜Ｓ１−４，Ｓ２−１〜Ｓ
２−４を選択し位相制御部９へ出力する。セレクタ制御
回路５３はＤＯＷＮ信号ＤＮ３０を受けると、計３２相
のクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ
１６Ｄを１分解能５７ｐｓ遅らせるための制御信号Ｓ１
−１〜Ｓ１−４，Ｓ２−１〜Ｓ２−４を選択し位相制御
部９へ出力する。
を受けると、計３２相のクロックＣＬＫ１〜ＣＬＫ１
６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを１分解能５７ｐｓ進ま
せるための制御信号Ｓ１−１〜Ｓ１−４，Ｓ２−１〜Ｓ
２−４を選択し位相制御部９へ出力する。セレクタ制御
回路５３はＤＯＷＮ信号ＤＮ３０を受けると、計３２相
のクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ
１６Ｄを１分解能５７ｐｓ遅らせるための制御信号Ｓ１
−１〜Ｓ１−４，Ｓ２−１〜Ｓ２−４を選択し位相制御
部９へ出力する。
【００６３】上述のように位相制御部９は、制御信号Ｓ
１−１〜Ｓ１−６，Ｓ２−１〜Ｓ２−６に基づき位相同
期させる１４相の多相クロックＣＫ１〜ＣＫ１４を構成
する一対の差動クロックと、１６相の多相クロックＣＬ
Ｋ１〜ＣＬＫ１６（ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄ）を構成
する一対の差動クロックとの組合せを切り換える。それ
により、クロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜
ＣＬＫ１６Ｄを１分解能シフトする。
１−１〜Ｓ１−６，Ｓ２−１〜Ｓ２−６に基づき位相同
期させる１４相の多相クロックＣＫ１〜ＣＫ１４を構成
する一対の差動クロックと、１６相の多相クロックＣＬ
Ｋ１〜ＣＬＫ１６（ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄ）を構成
する一対の差動クロックとの組合せを切り換える。それ
により、クロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜
ＣＬＫ１６Ｄを１分解能シフトする。
【００６４】〔３．波形図及び位相チャートからみたデ
ジタル位相制御〕次に図３及び表２を参照して説明す
る。図３は本発明の実施の形態２におけるクロックエッ
ジの位置関係を示す模式的波形図であり、（ａ）は３１
２．５ＭＨｚのクロックの波形図、（ｂ）は１４相の多
相クロックＣＫ１〜ＣＫ１４の立ち上がりエッジを描い
た波形図、（ｃ）は１６相の多相クロックＣＬＫ１〜Ｃ
ＬＫ１６の立ち上がりエッジを描いた波形図である。上
述のように図３（ｂ）に示す１４相の多相クロックＣＫ
１〜ＣＫ１４は、７段ＤＬＬ２０によって生成されるク
ロックであり、その相間隔は３２００ｐｓ／１４≒２２
８．６ｐｓである。図３（ｃ）に示す１６相の多相クロ
ックＣＬＫ１〜ＣＬＫ１６は、８段ＤＬＬ４０によって
生成されるクロックであり、その相間隔は３２００ｐｓ
／１６＝２００ｐｓである。例えば、クロックＣＫ１と
クロックＣＫ８とは半周期１６００ｐｓの位相差があ
る。すなわちクロックＣＫ１とクロックＣＫ８とで１対
の差動クロックを構成する。この差動クロックを差動ク
ロックＣＫ１−ＣＫ８と記述する。同様に、７段ＤＬＬ
２０により差動クロックＣＫ２−ＣＫ９，ＣＫ３−ＣＫ
１０，ＣＫ４−ＣＫ１１，ＣＫ５−ＣＫ１２，ＣＫ６−
ＣＫ１３，ＣＫ７−ＣＫ１４が生成される。また８段Ｄ
ＬＬ４０により差動クロックＣＬＫ１−ＣＬＫ９，ＣＬ
Ｋ２−ＣＬＫ１０，ＣＬＫ３−ＣＬＫ１１，ＣＬＫ４−
ＣＬＫ１２，ＣＬＫ５−ＣＬＫ１３，ＣＬＫ６−ＣＬＫ
１４，ＣＬＫ７−ＣＬＫ１５，ＣＬＫ８−ＣＬＫ１６が
生成される。なお表記上、差動クロックＡ−Ｂと、差動
クロックＢ−Ａとは反転した関係にあるとする。
ジタル位相制御〕次に図３及び表２を参照して説明す
る。図３は本発明の実施の形態２におけるクロックエッ
ジの位置関係を示す模式的波形図であり、（ａ）は３１
２．５ＭＨｚのクロックの波形図、（ｂ）は１４相の多
相クロックＣＫ１〜ＣＫ１４の立ち上がりエッジを描い
た波形図、（ｃ）は１６相の多相クロックＣＬＫ１〜Ｃ
ＬＫ１６の立ち上がりエッジを描いた波形図である。上
述のように図３（ｂ）に示す１４相の多相クロックＣＫ
１〜ＣＫ１４は、７段ＤＬＬ２０によって生成されるク
ロックであり、その相間隔は３２００ｐｓ／１４≒２２
８．６ｐｓである。図３（ｃ）に示す１６相の多相クロ
ックＣＬＫ１〜ＣＬＫ１６は、８段ＤＬＬ４０によって
生成されるクロックであり、その相間隔は３２００ｐｓ
／１６＝２００ｐｓである。例えば、クロックＣＫ１と
クロックＣＫ８とは半周期１６００ｐｓの位相差があ
る。すなわちクロックＣＫ１とクロックＣＫ８とで１対
の差動クロックを構成する。この差動クロックを差動ク
ロックＣＫ１−ＣＫ８と記述する。同様に、７段ＤＬＬ
２０により差動クロックＣＫ２−ＣＫ９，ＣＫ３−ＣＫ
１０，ＣＫ４−ＣＫ１１，ＣＫ５−ＣＫ１２，ＣＫ６−
ＣＫ１３，ＣＫ７−ＣＫ１４が生成される。また８段Ｄ
ＬＬ４０により差動クロックＣＬＫ１−ＣＬＫ９，ＣＬ
Ｋ２−ＣＬＫ１０，ＣＬＫ３−ＣＬＫ１１，ＣＬＫ４−
ＣＬＫ１２，ＣＬＫ５−ＣＬＫ１３，ＣＬＫ６−ＣＬＫ
１４，ＣＬＫ７−ＣＬＫ１５，ＣＬＫ８−ＣＬＫ１６が
生成される。なお表記上、差動クロックＡ−Ｂと、差動
クロックＢ−Ａとは反転した関係にあるとする。
【００６５】位相制御部９は、１４相の多相クロックＣ
Ｋ１〜ＣＫ１４については差動クロックＣＫ１−ＣＫ８
→ＣＫ３−ＣＫ１０→ＣＫ５−ＣＫ１２→ＣＫ７−ＣＫ
１４→ＣＫ９−ＣＫ２→ＣＫ１１−ＣＫ４→ＣＫ１３−
ＣＫ６のサイクルで、１６相の多相クロックＣＬＫ１〜
ＣＬＫ１６については差動クロックＣＬＫ１−ＣＬＫ９
→ＣＬＫ３−ＣＬＫ１１→ＣＬＫ５−ＣＬＫ１３→ＣＬ
Ｋ７−ＣＬＫ１５→ＣＬＫ９−ＣＬＫ１→ＣＬＫ１１−
ＣＬＫ３→ＣＬＫ１３−ＣＬＫ５→ＣＬＫ１５−ＣＬＫ
７のサイクルで位相同期させるクロック信号の組み合わ
せを切り換える。このように切り換えることにより、５
７ｐｓずつ連続的に１６相の多相クロックＣＬＫ１〜Ｃ
ＬＫ１６の位相を相間隔を２００ｐｓに保持したままシ
フトすることができる。このようなサイクルにより組み
合わされる５６通りの同期状態に、順に〈１〉から〈５
６〉の番号を付与して説明する。同期状態番号とクロッ
クの組み合わせの一覧を表２に示した。
Ｋ１〜ＣＫ１４については差動クロックＣＫ１−ＣＫ８
→ＣＫ３−ＣＫ１０→ＣＫ５−ＣＫ１２→ＣＫ７−ＣＫ
１４→ＣＫ９−ＣＫ２→ＣＫ１１−ＣＫ４→ＣＫ１３−
ＣＫ６のサイクルで、１６相の多相クロックＣＬＫ１〜
ＣＬＫ１６については差動クロックＣＬＫ１−ＣＬＫ９
→ＣＬＫ３−ＣＬＫ１１→ＣＬＫ５−ＣＬＫ１３→ＣＬ
Ｋ７−ＣＬＫ１５→ＣＬＫ９−ＣＬＫ１→ＣＬＫ１１−
ＣＬＫ３→ＣＬＫ１３−ＣＬＫ５→ＣＬＫ１５−ＣＬＫ
７のサイクルで位相同期させるクロック信号の組み合わ
せを切り換える。このように切り換えることにより、５
７ｐｓずつ連続的に１６相の多相クロックＣＬＫ１〜Ｃ
ＬＫ１６の位相を相間隔を２００ｐｓに保持したままシ
フトすることができる。このようなサイクルにより組み
合わされる５６通りの同期状態に、順に〈１〉から〈５
６〉の番号を付与して説明する。同期状態番号とクロッ
クの組み合わせの一覧を表２に示した。
【００６６】
【表２】
【００６７】表２において、項目Ａは同期状態番号、項
目Ｂは１４相の多相クロックＣＫ１〜ＣＫ１４のうち同
期させる差動クロックの参照符号、項目Ｃはその差動ク
ロックのうち先（左）に記述されるクロックの位相であ
る。項目Ｄは１６相の多相クロックＣＬＫ１〜ＣＬＫ１
６のうち同期させるクロックの参照符号、項目Ｅはその
差動クロックのうち先（左）に記述されるクロックとク
ロックＣＬＫ１との位相差、項目ＦはクロックＣＬＫ１
の位相である。基準クロックはクロックＣＫ１とする。
目Ｂは１４相の多相クロックＣＫ１〜ＣＫ１４のうち同
期させる差動クロックの参照符号、項目Ｃはその差動ク
ロックのうち先（左）に記述されるクロックの位相であ
る。項目Ｄは１６相の多相クロックＣＬＫ１〜ＣＬＫ１
６のうち同期させるクロックの参照符号、項目Ｅはその
差動クロックのうち先（左）に記述されるクロックとク
ロックＣＬＫ１との位相差、項目ＦはクロックＣＬＫ１
の位相である。基準クロックはクロックＣＫ１とする。
【００６８】次に、各同期状態における１６相の多相ク
ロックＣＬＫ１〜ＣＬＫ１６の位相を調べる。１６相の
多相クロックＣＬＫ１〜ＣＬＫ１６は２００ｐｓの相間
隔を持っているのでクロックＣＬＫ１を代表としてその
位相を調べる。クロックＣＬＫ１の位相が特定された場
合、クロックＣＬＫ２〜ＣＬＫ１６の位相は順に２００
ｐｓずつ加えた値である。１４相の多相クロックＣＫ１
〜ＣＫ１４は２２８．６の相間隔を持って位相が固定さ
れている。クロックＣＫ１の位相を基準とすると、表２
にも示すように各クロックの位相は、ＣＫ１：０ｐｓ、
ＣＫ３：４５７．２ｐｓ、ＣＫ５：９１４．４ｐｓ、Ｃ
Ｋ７：１３７１．６ｐｓ、ＣＫ９：１８２８．８ｐｓ、
ＣＫ１１：２２８６ｐｓ、ＣＫ１３：２７４３．２ｐ
ｓ、である。同期状態〈１〉においては、クロックＣＫ
１とクロックＣＬＫ１が同期しているのでクロックＣＬ
Ｋ１の位相は０ｐｓである。同期状態〈００２〉におい
ては、クロックＣＫ３とクロックＣＬＫ３が同期してい
るので、クロックＣＫ３の位相４５７．２ｐｓからクロ
ックＣＬＫ３とクロックＣＬＫ１との位相差４００ｐｓ
を差し引いて、クロックＣＬＫ１の位相は５７．２ｐｓ
である。同様にして、表２項目Ｆに示すように同期状態
〈３〉〜〈５６〉までクロックＣＬＫ１の位相が求ま
る。なお、例えば同期状態〈８〉においては、クロック
ＣＫ１とクロックＣＬＫ１５が同期しているので、クロ
ックＣＫ１の位相０ｐｓからクロックＣＬＫ１５とクロ
ックＣＬＫ１との位相差２８００ｐｓを差し引いて、−
２８００ｐｓとなる。このように一周期内の数値範囲外
の場合は、一周期内の数値範囲（０≦ｘ＜３２００）に
換算し、クロックＣＬＫ１の位相は４００ｐｓである。
表２項目Ｆを参照するとわかるようにクロックＣＬＫ１
が５７ｐｓの分解能で位相シフトされている。このこと
は、１６相の多相クロックＣＬＫ１〜ＣＬＫ１６が相間
隔を２００ｐｓに保持したまま５７ｐｓの分解能で位相
シフトされることを示す。同期状態を〈１〉→〈２〉→
・・→〈５５〉→〈５６〉→〈１〉→・・の方向で順次
切り換えることにより１６相のクロックＣＬＫ１〜ＣＬ
Ｋ１６の位相を５７ｐｓの分解能で遅らせることができ
る。反対に、同期状態を〈１〉→〈５６〉→〈５５〉→
・・・→〈２〉→〈１〉→・・の方向で順次切り換える
ことにより１６相のクロックＣＬＫ１〜ＣＬＫ１６の位
相を５７ｐｓの分解能で進ませることができる。
ロックＣＬＫ１〜ＣＬＫ１６の位相を調べる。１６相の
多相クロックＣＬＫ１〜ＣＬＫ１６は２００ｐｓの相間
隔を持っているのでクロックＣＬＫ１を代表としてその
位相を調べる。クロックＣＬＫ１の位相が特定された場
合、クロックＣＬＫ２〜ＣＬＫ１６の位相は順に２００
ｐｓずつ加えた値である。１４相の多相クロックＣＫ１
〜ＣＫ１４は２２８．６の相間隔を持って位相が固定さ
れている。クロックＣＫ１の位相を基準とすると、表２
にも示すように各クロックの位相は、ＣＫ１：０ｐｓ、
ＣＫ３：４５７．２ｐｓ、ＣＫ５：９１４．４ｐｓ、Ｃ
Ｋ７：１３７１．６ｐｓ、ＣＫ９：１８２８．８ｐｓ、
ＣＫ１１：２２８６ｐｓ、ＣＫ１３：２７４３．２ｐ
ｓ、である。同期状態〈１〉においては、クロックＣＫ
１とクロックＣＬＫ１が同期しているのでクロックＣＬ
Ｋ１の位相は０ｐｓである。同期状態〈００２〉におい
ては、クロックＣＫ３とクロックＣＬＫ３が同期してい
るので、クロックＣＫ３の位相４５７．２ｐｓからクロ
ックＣＬＫ３とクロックＣＬＫ１との位相差４００ｐｓ
を差し引いて、クロックＣＬＫ１の位相は５７．２ｐｓ
である。同様にして、表２項目Ｆに示すように同期状態
〈３〉〜〈５６〉までクロックＣＬＫ１の位相が求ま
る。なお、例えば同期状態〈８〉においては、クロック
ＣＫ１とクロックＣＬＫ１５が同期しているので、クロ
ックＣＫ１の位相０ｐｓからクロックＣＬＫ１５とクロ
ックＣＬＫ１との位相差２８００ｐｓを差し引いて、−
２８００ｐｓとなる。このように一周期内の数値範囲外
の場合は、一周期内の数値範囲（０≦ｘ＜３２００）に
換算し、クロックＣＬＫ１の位相は４００ｐｓである。
表２項目Ｆを参照するとわかるようにクロックＣＬＫ１
が５７ｐｓの分解能で位相シフトされている。このこと
は、１６相の多相クロックＣＬＫ１〜ＣＬＫ１６が相間
隔を２００ｐｓに保持したまま５７ｐｓの分解能で位相
シフトされることを示す。同期状態を〈１〉→〈２〉→
・・→〈５５〉→〈５６〉→〈１〉→・・の方向で順次
切り換えることにより１６相のクロックＣＬＫ１〜ＣＬ
Ｋ１６の位相を５７ｐｓの分解能で遅らせることができ
る。反対に、同期状態を〈１〉→〈５６〉→〈５５〉→
・・・→〈２〉→〈１〉→・・の方向で順次切り換える
ことにより１６相のクロックＣＬＫ１〜ＣＬＫ１６の位
相を５７ｐｓの分解能で進ませることができる。
【００６９】図３（ｃ）には、同期状態〈５６〉及び
〈１〉から〈１０〉までを描いた。図３（ｃ）の各同期
状態において同期しているクロックの符号に枠囲みを付
した。図３に示すように同期状態〈１〉においては、差
動クロックＣＫ１−ＣＫ８と差動クロックＣＬＫ１−Ｃ
ＬＫ９とが位相同期している。すなわち、クロックＣＫ
１とクロックＣＬＫ１、クロックＣＫ８とクロックＣＬ
Ｋ９がそれぞれ位相同期している。この同期状態〈１〉
において、差動クロックＣＬＫ３−ＣＬＫ１１に着目す
る。差動クロックＣＬＫ３−ＣＬＫ１１の位相は、差動
クロックＣＫ３−ＣＫ１０の位相より５７ＰＳ進んでい
る。したがって、差動クロックＣＫ３−ＣＫ１０と差動
クロックＣＬＫ３−ＣＬＫ１１を同期させる（同期状態
〈２〉にする）ことにより、同期状態〈１〉に対して１
６相の多相クロックＣＬＫ１〜ＣＬＫ１６の位相を５７
ｐｓ遅らせることができる。また、同期状態〈１〉にお
いて、差動クロックＣＬＫ７−ＣＬＫ１５の位相は、差
動クロックＣＫ６−ＣＫ１３の位相より５７ＰＳ遅れて
いる。したがって、差動クロックＣＫ６−ＣＫ１３と差
動クロックＣＬＫ７−ＣＬＫ１５を同期させる（同期状
態〈５６〉にする）ことにより、同期状態〈１〉に対し
て１６相の多相クロックＣＬＫ１〜ＣＬＫ１６の位相を
５７ｐｓ進ませることができる。その他のすべての同期
状態においても以上のような位相シフトの原理が成り立
つ。
〈１〉から〈１０〉までを描いた。図３（ｃ）の各同期
状態において同期しているクロックの符号に枠囲みを付
した。図３に示すように同期状態〈１〉においては、差
動クロックＣＫ１−ＣＫ８と差動クロックＣＬＫ１−Ｃ
ＬＫ９とが位相同期している。すなわち、クロックＣＫ
１とクロックＣＬＫ１、クロックＣＫ８とクロックＣＬ
Ｋ９がそれぞれ位相同期している。この同期状態〈１〉
において、差動クロックＣＬＫ３−ＣＬＫ１１に着目す
る。差動クロックＣＬＫ３−ＣＬＫ１１の位相は、差動
クロックＣＫ３−ＣＫ１０の位相より５７ＰＳ進んでい
る。したがって、差動クロックＣＫ３−ＣＫ１０と差動
クロックＣＬＫ３−ＣＬＫ１１を同期させる（同期状態
〈２〉にする）ことにより、同期状態〈１〉に対して１
６相の多相クロックＣＬＫ１〜ＣＬＫ１６の位相を５７
ｐｓ遅らせることができる。また、同期状態〈１〉にお
いて、差動クロックＣＬＫ７−ＣＬＫ１５の位相は、差
動クロックＣＫ６−ＣＫ１３の位相より５７ＰＳ遅れて
いる。したがって、差動クロックＣＫ６−ＣＫ１３と差
動クロックＣＬＫ７−ＣＬＫ１５を同期させる（同期状
態〈５６〉にする）ことにより、同期状態〈１〉に対し
て１６相の多相クロックＣＬＫ１〜ＣＬＫ１６の位相を
５７ｐｓ進ませることができる。その他のすべての同期
状態においても以上のような位相シフトの原理が成り立
つ。
【００７０】以上のようなデジタル位相制御方法によれ
ば、１６相の多相クロックＣＬＫ１〜ＣＬＫ１６をその
相間隔を２００ｐｓに保持したまま全体として５７ｐｓ
の分解能で、進み方向にも遅れ方向にも無限に（サイク
リックに）位相シフト（位相制御）することができる。
ば、１６相の多相クロックＣＬＫ１〜ＣＬＫ１６をその
相間隔を２００ｐｓに保持したまま全体として５７ｐｓ
の分解能で、進み方向にも遅れ方向にも無限に（サイク
リックに）位相シフト（位相制御）することができる。
【００７１】〔４．ＰＬＬ１０及び位相制御部９の詳細
な説明〕次にＰＬＬ１０及び位相制御部９の詳細につき
図面を参照して説明する。まず、ＰＬＬ１０及び７段Ｄ
ＬＬ２０につき図４を参照して説明する。図４は、本発
明の実施の形態２におけるＰＬＬ１０及び７段ＤＬＬ２
０を示す回路図である。
な説明〕次にＰＬＬ１０及び位相制御部９の詳細につき
図面を参照して説明する。まず、ＰＬＬ１０及び７段Ｄ
ＬＬ２０につき図４を参照して説明する。図４は、本発
明の実施の形態２におけるＰＬＬ１０及び７段ＤＬＬ２
０を示す回路図である。
【００７２】〔４−１．ＰＬＬ１０〕本実施形態におい
ては、差動クロックＣＫａ−ＣＫｂをＰＬＬ１０により
生成し供給している。ＰＬＬ１０は、電圧制御発振器
（ＶＣＯ）１５と、これに接続される周波数分周器（Ｄ
ＩＶ）１１と、位相周波数比較器（ＰＦＤ）１２と、チ
ャージポンプ（ＣＰ）１３と、ローパスフィルタ（ＬＰ
Ｆ）１４とにより構成される。電圧制御発振器１５は、
４段の差動遅延バッファａ１〜ａ４を連接してなる電圧
制御遅延線を含んで構成される。このＰＬＬ１０におい
て、位相周波数比較器１２は、周波数分周器１１により
分周されたクロックを受けるとともに、リファレンスク
ロックref.CLKを受け、これらを位相比較し、ＵＰ／Ｄ
ＯＷＮ信号をチャージポンプ１３に出力する。チャージ
ポンプ１３、ローパスフィルター１４により制御電圧Ｖ
１を生成し、これを各差動バッファａ１〜ａ４に帰還さ
せて制御し、電圧制御発振器１５に３１２．５ＭＨｚの
周波数（周期３２００ｐｓ）のクロックを補償してい
る。電圧制御発振器１５から上述の差動クロックＣＫａ
−ＣＫｂが取り出され、これをオーバーサンプリング型
ＣＤＲ８内の７段ＤＬＬ２０へ供給する。ＰＬＬ１０を
使用することにより安定した周波数のクロックを供給す
ることができる。
ては、差動クロックＣＫａ−ＣＫｂをＰＬＬ１０により
生成し供給している。ＰＬＬ１０は、電圧制御発振器
（ＶＣＯ）１５と、これに接続される周波数分周器（Ｄ
ＩＶ）１１と、位相周波数比較器（ＰＦＤ）１２と、チ
ャージポンプ（ＣＰ）１３と、ローパスフィルタ（ＬＰ
Ｆ）１４とにより構成される。電圧制御発振器１５は、
４段の差動遅延バッファａ１〜ａ４を連接してなる電圧
制御遅延線を含んで構成される。このＰＬＬ１０におい
て、位相周波数比較器１２は、周波数分周器１１により
分周されたクロックを受けるとともに、リファレンスク
ロックref.CLKを受け、これらを位相比較し、ＵＰ／Ｄ
ＯＷＮ信号をチャージポンプ１３に出力する。チャージ
ポンプ１３、ローパスフィルター１４により制御電圧Ｖ
１を生成し、これを各差動バッファａ１〜ａ４に帰還さ
せて制御し、電圧制御発振器１５に３１２．５ＭＨｚの
周波数（周期３２００ｐｓ）のクロックを補償してい
る。電圧制御発振器１５から上述の差動クロックＣＫａ
−ＣＫｂが取り出され、これをオーバーサンプリング型
ＣＤＲ８内の７段ＤＬＬ２０へ供給する。ＰＬＬ１０を
使用することにより安定した周波数のクロックを供給す
ることができる。
【００７３】次に、位相制御部９につき説明する。位相
制御部９は、７段ＤＬＬ２０と、面Ａと、面Ｂとに分け
られ、面Ａ及び面Ｂにはそれぞれセレクタ３１と、反転
切換回路３２と、８段ＤＬＬ４０とが構成される。 〔４−２．７段ＤＬＬ２０〕図４に示すように７段ＤＬ
Ｌ２０は、７段の特性の等しい差動遅延バッファｂ１〜
ｂ７を連接してなる電圧制御遅延線と、位相比較器２１
と、チャージポンプ＋ローパスフィルタ２２とを有す
る。位相比較器２１は、遅延バッファｂ１へ入力される
クロックＣＫａと遅延バッファｂ７から出力されるクロ
ックＣＫ７とを位相比較して位相差を検出する。また位
相比較器２１は、遅延バッファｂ１へ入力されるクロッ
クＣＫｂと遅延バッファｂ７から出力されるクロックＣ
Ｋ１４とを位相比較して位相差を検出する。チャージポ
ンプ＋ローパスフィルタ２２は、それらの位相差に基づ
き制御電圧Ｖ２を生成し、それを各遅延バッファｂ１〜
ｂ７に印加して遅延バッファｂ１〜ｂ７からなる遅延線
の総合遅延時間がクロックの半周期（１６００ｐｓ）に
なるように帰還制御する。これにより、各遅延バッファ
ｂ１〜ｂ７の伝搬遅延時間が１６００／７（ｐｓ）≒２
２８．６ｐｓに保たれ、１４相の多相クロックＣＫ１〜
ＣＫ１４の相間隔が１６００／７（ｐｓ）≒２２８．６
ｐｓに保たれる。
制御部９は、７段ＤＬＬ２０と、面Ａと、面Ｂとに分け
られ、面Ａ及び面Ｂにはそれぞれセレクタ３１と、反転
切換回路３２と、８段ＤＬＬ４０とが構成される。 〔４−２．７段ＤＬＬ２０〕図４に示すように７段ＤＬ
Ｌ２０は、７段の特性の等しい差動遅延バッファｂ１〜
ｂ７を連接してなる電圧制御遅延線と、位相比較器２１
と、チャージポンプ＋ローパスフィルタ２２とを有す
る。位相比較器２１は、遅延バッファｂ１へ入力される
クロックＣＫａと遅延バッファｂ７から出力されるクロ
ックＣＫ７とを位相比較して位相差を検出する。また位
相比較器２１は、遅延バッファｂ１へ入力されるクロッ
クＣＫｂと遅延バッファｂ７から出力されるクロックＣ
Ｋ１４とを位相比較して位相差を検出する。チャージポ
ンプ＋ローパスフィルタ２２は、それらの位相差に基づ
き制御電圧Ｖ２を生成し、それを各遅延バッファｂ１〜
ｂ７に印加して遅延バッファｂ１〜ｂ７からなる遅延線
の総合遅延時間がクロックの半周期（１６００ｐｓ）に
なるように帰還制御する。これにより、各遅延バッファ
ｂ１〜ｂ７の伝搬遅延時間が１６００／７（ｐｓ）≒２
２８．６ｐｓに保たれ、１４相の多相クロックＣＫ１〜
ＣＫ１４の相間隔が１６００／７（ｐｓ）≒２２８．６
ｐｓに保たれる。
【００７４】〔４−３．面Ａ及び面Ｂの回路〕次に、面
Ａ及び面Ｂにそれぞれ構成されるセレクタ３１、反転切
換回路３２及び８段ＤＬＬ４０につき図５及び図６を参
照して説明する。図５は、図２における面Ａに構成され
るセレクタ３１ａ、反転切換回路３２ａ及び８段ＤＬＬ
４０ａを示す回路図であり、図６は、図２における面Ｂ
に構成されるセレクタ３１ｂ、反転切換回路３２ｂ及び
８段ＤＬＬ４０ｂを示す回路図である。上述のように面
Ａの回路と面Ｂの回路は、異なる制御信号に基づき多相
クロックＣＬＫ１Ｄ〜ＣＬＫ１６Ｄの位相が多相クロッ
クＣＬＫ１〜ＣＬＫ１６の位相に対し、全体として１分
解能５７ｐｓ進んだ状態になるように制御される点で異
なるが、その回路構成は同一である。
Ａ及び面Ｂにそれぞれ構成されるセレクタ３１、反転切
換回路３２及び８段ＤＬＬ４０につき図５及び図６を参
照して説明する。図５は、図２における面Ａに構成され
るセレクタ３１ａ、反転切換回路３２ａ及び８段ＤＬＬ
４０ａを示す回路図であり、図６は、図２における面Ｂ
に構成されるセレクタ３１ｂ、反転切換回路３２ｂ及び
８段ＤＬＬ４０ｂを示す回路図である。上述のように面
Ａの回路と面Ｂの回路は、異なる制御信号に基づき多相
クロックＣＬＫ１Ｄ〜ＣＬＫ１６Ｄの位相が多相クロッ
クＣＬＫ１〜ＣＬＫ１６の位相に対し、全体として１分
解能５７ｐｓ進んだ状態になるように制御される点で異
なるが、その回路構成は同一である。
【００７５】〔４−３−１．セレクタ３１、反転切換回
路３２〕上述のように、セレクタ３１ａ，３１ｂはそれ
ぞれ制御信号Ｓ１−６，Ｓ２−６に基づき、差動クロッ
クＣＫ１−ＣＫ８、ＣＫ２−ＣＫ９、ＣＫ３−ＣＫ１
０、ＣＫ４−ＣＫ１１、ＣＫ５−ＣＫ１２、ＣＫ６−Ｃ
Ｋ１３、ＣＫ７−ＣＫ１４の中からいずれか一対の差動
クロックを選択し、反転切換回路３２ａ，３２ｂへ出力
する。反転切換回路３２ａ，３２ｂはそれぞれ制御信号
Ｓ１−５，Ｓ２−５に基づきセレクタ３１によって選択
された一対の差動クロックの反転と非反転とを切り換え
て８段ＤＬＬ４０ａ，４０ｂへ出力する。すなわち、反
転の場合はその一対の差動クロックを反転して通過さ
せ、非反転の場合はその一対の差動クロックをそのまま
通過させる。
路３２〕上述のように、セレクタ３１ａ，３１ｂはそれ
ぞれ制御信号Ｓ１−６，Ｓ２−６に基づき、差動クロッ
クＣＫ１−ＣＫ８、ＣＫ２−ＣＫ９、ＣＫ３−ＣＫ１
０、ＣＫ４−ＣＫ１１、ＣＫ５−ＣＫ１２、ＣＫ６−Ｃ
Ｋ１３、ＣＫ７−ＣＫ１４の中からいずれか一対の差動
クロックを選択し、反転切換回路３２ａ，３２ｂへ出力
する。反転切換回路３２ａ，３２ｂはそれぞれ制御信号
Ｓ１−５，Ｓ２−５に基づきセレクタ３１によって選択
された一対の差動クロックの反転と非反転とを切り換え
て８段ＤＬＬ４０ａ，４０ｂへ出力する。すなわち、反
転の場合はその一対の差動クロックを反転して通過さ
せ、非反転の場合はその一対の差動クロックをそのまま
通過させる。
【００７６】〔４−３−２．８段ＤＬＬ４０〕図５及び
図６に示すように８段ＤＬＬ４０は、遅延バッファ列４
７と、セレクタ４１，４２，４３，４４と、位相比較器
４５と、チャージポンプ＋ローパスフィルタ４６とから
構成される。遅延バッファ列４７は、８段の特性の等し
い差動遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）を環状
に連接してなる。図示するように遅延バッファｃ８（ｄ
８）の図上上段の出力は遅延バッファｃ１（ｄ１）の図
上下段の入力へ、遅延バッファｃ８（ｄ８）の図上下段
の出力は遅延バッファｃ１（ｄ１）の図上上段の入力へ
接続される。
図６に示すように８段ＤＬＬ４０は、遅延バッファ列４
７と、セレクタ４１，４２，４３，４４と、位相比較器
４５と、チャージポンプ＋ローパスフィルタ４６とから
構成される。遅延バッファ列４７は、８段の特性の等し
い差動遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）を環状
に連接してなる。図示するように遅延バッファｃ８（ｄ
８）の図上上段の出力は遅延バッファｃ１（ｄ１）の図
上下段の入力へ、遅延バッファｃ８（ｄ８）の図上下段
の出力は遅延バッファｃ１（ｄ１）の図上上段の入力へ
接続される。
【００７７】セレクタ４１は、遅延バッファｃ１（ｄ
１）−ｃ２（ｄ２）間に挿入配置される。セレクタ４
２，４３，４４もそれぞれ順に、遅延バッファｃ３（ｄ
３）−ｃ４（ｄ４）間、遅延バッファｃ５（ｄ５）−ｃ
６（ｄ６）間、遅延バッファｃ７（ｄ７）−ｃ８（ｄ
８）間に挿入配置される。セレクタ４１は、制御信号Ｓ
１−１（Ｓ２−１）の指示により動作し、反転切換回路
３２を通過した差動クロックを遅延バッファｃ２（ｄ
２）に入力するとともに、遅延バッファｃ１（ｄ１）か
ら遅延バッファｃ２（ｄ２）へのクロックの伝搬を遮断
する。これにより遅延バッファｃ２（ｄ２）を初段とし
遅延バッファｃ１（ｄ１）を最終段とする遅延線が（電
気的に）構成される。この遅延線の入出力信号を位相比
較器４５が位相比較する。図示するように位相比較器４
５は制御信号Ｓ１−１（Ｓ２−１），Ｓ１−２（Ｓ２−
２），Ｓ１−３（Ｓ２−３），Ｓ１−４（Ｓ２−４）を
受けている。位相比較器４５は制御信号Ｓ１−１（Ｓ２
−１）に基づきセレクタ４１の動作と同時に、初段の遅
延バッファｃ２（ｄ２）の図上上段側に入力されるクロ
ックと、最終段の遅延バッファＣ１（ｄ１）図上上段側
から出力されるクロックとの位相を比較して位相差を検
出する。
１）−ｃ２（ｄ２）間に挿入配置される。セレクタ４
２，４３，４４もそれぞれ順に、遅延バッファｃ３（ｄ
３）−ｃ４（ｄ４）間、遅延バッファｃ５（ｄ５）−ｃ
６（ｄ６）間、遅延バッファｃ７（ｄ７）−ｃ８（ｄ
８）間に挿入配置される。セレクタ４１は、制御信号Ｓ
１−１（Ｓ２−１）の指示により動作し、反転切換回路
３２を通過した差動クロックを遅延バッファｃ２（ｄ
２）に入力するとともに、遅延バッファｃ１（ｄ１）か
ら遅延バッファｃ２（ｄ２）へのクロックの伝搬を遮断
する。これにより遅延バッファｃ２（ｄ２）を初段とし
遅延バッファｃ１（ｄ１）を最終段とする遅延線が（電
気的に）構成される。この遅延線の入出力信号を位相比
較器４５が位相比較する。図示するように位相比較器４
５は制御信号Ｓ１−１（Ｓ２−１），Ｓ１−２（Ｓ２−
２），Ｓ１−３（Ｓ２−３），Ｓ１−４（Ｓ２−４）を
受けている。位相比較器４５は制御信号Ｓ１−１（Ｓ２
−１）に基づきセレクタ４１の動作と同時に、初段の遅
延バッファｃ２（ｄ２）の図上上段側に入力されるクロ
ックと、最終段の遅延バッファＣ１（ｄ１）図上上段側
から出力されるクロックとの位相を比較して位相差を検
出する。
【００７８】同様にして、制御信号Ｓ１−２（Ｓ２−
２），Ｓ１−３（Ｓ２−３），Ｓ１−４（Ｓ２−４）に
基づき、セレクタ４２，４３，４４はクロックの入力と
クロックの伝搬の遮断を行う（但し、セレクタ４１，４
２，４３，４４のうち同時に動作するのは１つだけであ
る。）。それにより遅延バッファｃ４（ｄ４）を初段と
し遅延バッファｃ３（ｄ３）を最終段とする遅延線、遅
延バッファｃ６（ｄ６）を初段とし遅延バッファｃ５
（ｄ５）を最終段とする遅延線、又は遅延バッファｃ８
（ｄ８）を初段とし遅延バッファｃ７（ｄ７）を最終段
とする遅延線が構成される。それらの遅延線の入出力信
号を位相比較器４５が位相比較し位相差を検出する。
２），Ｓ１−３（Ｓ２−３），Ｓ１−４（Ｓ２−４）に
基づき、セレクタ４２，４３，４４はクロックの入力と
クロックの伝搬の遮断を行う（但し、セレクタ４１，４
２，４３，４４のうち同時に動作するのは１つだけであ
る。）。それにより遅延バッファｃ４（ｄ４）を初段と
し遅延バッファｃ３（ｄ３）を最終段とする遅延線、遅
延バッファｃ６（ｄ６）を初段とし遅延バッファｃ５
（ｄ５）を最終段とする遅延線、又は遅延バッファｃ８
（ｄ８）を初段とし遅延バッファｃ７（ｄ７）を最終段
とする遅延線が構成される。それらの遅延線の入出力信
号を位相比較器４５が位相比較し位相差を検出する。
【００７９】チャージポンプ＋ローパスフィルタ４６
は、位相比較器４５の検出した位相差に基づき制御電圧
Ｖ３（Ｖ４）を生成し、それを各遅延バッファｃ１（ｄ
１）〜ｃ８（ｄ８）に印加して遅延線の総合遅延時間が
クロックの半周期（１６００ｐｓ）になるように帰還制
御する。これにより、各遅延バッファｃ１（ｄ１）〜ｃ
８（ｄ８）の伝搬遅延時間が１６００／８（ｐｓ）＝２
００ｐｓに保たれ、１６相の多相クロックＣＬＫ１〜Ｃ
ＬＫ１６の相間隔が１６００／７（ｐｓ）＝２００ｐｓ
に保たれる。
は、位相比較器４５の検出した位相差に基づき制御電圧
Ｖ３（Ｖ４）を生成し、それを各遅延バッファｃ１（ｄ
１）〜ｃ８（ｄ８）に印加して遅延線の総合遅延時間が
クロックの半周期（１６００ｐｓ）になるように帰還制
御する。これにより、各遅延バッファｃ１（ｄ１）〜ｃ
８（ｄ８）の伝搬遅延時間が１６００／８（ｐｓ）＝２
００ｐｓに保たれ、１６相の多相クロックＣＬＫ１〜Ｃ
ＬＫ１６の相間隔が１６００／７（ｐｓ）＝２００ｐｓ
に保たれる。
【００８０】〔５．セレクタ制御〕次に、セレクタ制御
回路５３による制御につき表３、表４及び表５を参照し
て説明する。 〔５−１．セレクタ制御規約〕セレクタ制御回路５３は
上述した同期状態〈１〉〜〈５６〉を表３、表４及び表
５に示す規約により切り換える。
回路５３による制御につき表３、表４及び表５を参照し
て説明する。 〔５−１．セレクタ制御規約〕セレクタ制御回路５３は
上述した同期状態〈１〉〜〈５６〉を表３、表４及び表
５に示す規約により切り換える。
【００８１】
【表３】
【００８２】表３は制御信号Ｓ１−６，Ｓ２−６による
選択状態と選択名称Ａの対応表である。制御信号Ｓ１−
６，Ｓ２−６はそれぞれ３ビットのデジタル信号で構成
され、差動クロックＣＫ１−ＣＫ８，ＣＫ３−ＣＫ１
０，ＣＫ５−ＣＫ１２，ＣＫ７−ＣＫ１４，ＣＫ９−Ｃ
Ｋ２，ＣＫ１１−ＣＫ４，ＣＫ１３−ＣＫ６の選択を指
示する。表３に示すように各選択状態に選択名称Ａとし
て１〜７の名称を付与する。
選択状態と選択名称Ａの対応表である。制御信号Ｓ１−
６，Ｓ２−６はそれぞれ３ビットのデジタル信号で構成
され、差動クロックＣＫ１−ＣＫ８，ＣＫ３−ＣＫ１
０，ＣＫ５−ＣＫ１２，ＣＫ７−ＣＫ１４，ＣＫ９−Ｃ
Ｋ２，ＣＫ１１−ＣＫ４，ＣＫ１３−ＣＫ６の選択を指
示する。表３に示すように各選択状態に選択名称Ａとし
て１〜７の名称を付与する。
【００８３】
【表４】
【００８４】表４は制御信号Ｓ１−１〜Ｓ１−５，Ｓ２
−１〜Ｓ２−５による選択状態と選択名称Ｂの対応表で
ある。制御信号Ｓ１−１〜Ｓ１−５，Ｓ２−１〜Ｓ２−
５はそれぞれ１ビットのデジタル信号で構成され、制御
信号Ｓ１−１〜Ｓ１−４，Ｓ２−１〜Ｓ２−４はそれぞ
れセレクタ４１，４２，４３，４４のＯＮ／ＯＦＦの選
択を、制御信号Ｓ１−５，Ｓ２−５は反転切換回路３２
の反転／非反転の選択を指示する。表４に示すように各
選択状態に選択名称Ｂとして１〜８の名称を付与する。
−１〜Ｓ２−５による選択状態と選択名称Ｂの対応表で
ある。制御信号Ｓ１−１〜Ｓ１−５，Ｓ２−１〜Ｓ２−
５はそれぞれ１ビットのデジタル信号で構成され、制御
信号Ｓ１−１〜Ｓ１−４，Ｓ２−１〜Ｓ２−４はそれぞ
れセレクタ４１，４２，４３，４４のＯＮ／ＯＦＦの選
択を、制御信号Ｓ１−５，Ｓ２−５は反転切換回路３２
の反転／非反転の選択を指示する。表４に示すように各
選択状態に選択名称Ｂとして１〜８の名称を付与する。
【００８５】
【表５】
【００８６】表５は選択名称Ａ、Ｂの組合せと総合選択
名称の対応表である。表５に示すように選択名称Ａと選
択名称Ｂの各組合せに総合選択名称１〜５６を付与す
る。この総合選択名称は上述の同期状態〈１〉〜〈５
６〉に対応させて付けられている。すなわち、総合選択
がｎの時に同期状態〈ｎ〉が確立する（この文において
ｎ＝１〜５６の整数である。）。
名称の対応表である。表５に示すように選択名称Ａと選
択名称Ｂの各組合せに総合選択名称１〜５６を付与す
る。この総合選択名称は上述の同期状態〈１〉〜〈５
６〉に対応させて付けられている。すなわち、総合選択
がｎの時に同期状態〈ｎ〉が確立する（この文において
ｎ＝１〜５６の整数である。）。
【００８７】さらに、制御信号Ｓ１−１〜Ｓ１−６によ
る面Ａの回路の総合選択が１の時は、制御信号Ｓ２−１
〜Ｓ２−６による面Ｂの回路の総合選択を５６とし、制
御信号Ｓ１−１〜Ｓ１−６による面Ａの回路の総合選択
がｎの時は、制御信号Ｓ２−１〜Ｓ２−６による面Ｂの
回路の総合選択を（ｎ−１）とする（この文においてｂ
＝２〜５６の整数である。）。
る面Ａの回路の総合選択が１の時は、制御信号Ｓ２−１
〜Ｓ２−６による面Ｂの回路の総合選択を５６とし、制
御信号Ｓ１−１〜Ｓ１−６による面Ａの回路の総合選択
がｎの時は、制御信号Ｓ２−１〜Ｓ２−６による面Ｂの
回路の総合選択を（ｎ−１）とする（この文においてｂ
＝２〜５６の整数である。）。
【００８８】〔５−２．セレクタ制御例〕次に、表２〜
表５、図３及び図５（図６）を参照してセレクタ制御回
路５３による制御につき確認する。なお、図５のセレク
タ４１ａ，４２ａ，４３ａ，４４ａ，及び図６のセレク
タ４１ｂ，４２ｂ，４３ｂ，４４ｂの遅延時間は無視で
きるものとして扱った。総合選択名称＝１の場合は、選
択名称Ａ＝１、選択名称Ｂ＝１である。表３を参照する
と選択名称Ａ＝１のときは、制御信号Ｓ１−６（Ｓ２−
６）によって差動クロックＣＫ１−ＣＫ８を選択するよ
うにセレクタ３１が制御され、セレクタ３２により差動
クロックＣＫ１−ＣＫ８が選択される。表４を参照する
と選択名称Ｂ＝１のときは、制御信号Ｓ１−５（Ｓ２−
５）によって差動クロックＣＫ１−ＣＫ８を非反転で通
過させるように反転切換回路３２が制御され、差動クロ
ックＣＫ１−ＣＫ８がそのまま反転せずに反転切換回路
３２を通過する。また、制御信号Ｓ１−１（Ｓ２−１）
によりセレクタ４１がＯＮにされ動作する。制御信号Ｓ
１−２，Ｓ１−３，Ｓ１−４（Ｓ２−２，Ｓ２−３，Ｓ
２−４）によりセレクタ４２，４３，４４がＯＦＦにさ
れる。この場合セレクタ４２，４３，４４はクロックの
入力とクロックの伝搬の遮断は行わない。一方、セレク
タ４１は動作し、差動クロックＣＫ１−ＣＫ８を遅延バ
ッファｃ２（ｄ２）に入力する。この場合、遅延バッフ
ァｃ２（ｄ２）の図上下段側にクロックＣＫ１が入力さ
れ、図上上段側にクロックＣＫ８が入力される。したが
って、クロックＣＫ１とクロックＣＬＫ１とが位相同期
し、クロックＣＫ８とクロックＣＬＫ９とが同期する。
すなわち、差動クロックＣＫ１−ＣＫ８と差動クロック
ＣＬＫ１−ＣＬＫ９とが位相同期する。したがって、表
２又は図３を参照すれば分かるように、総合選択が１の
時に同期状態〈１〉が確立する。位相比較器４５はクロ
ックＣＫ８とクロックＣＬＫ９との位相差を検出する。
チャージポンプ＋ローパスフィルタ４６は、その位相差
に基づき制御電圧Ｖ３（Ｖ４）を生成し、各遅延バッフ
ァｃ１（ｄ１）〜ｃ８（ｄ８）に印加する。これにより
遅延バッファｃ２（ｄ２）を初段とし遅延バッファｃ１
（ｄ１）を最終段とする遅延線が帰還制御され、各遅延
バッファｃ１（ｄ１）〜ｃ８（ｄ８）が均等な伝搬遅延
時間に保たれる。
表５、図３及び図５（図６）を参照してセレクタ制御回
路５３による制御につき確認する。なお、図５のセレク
タ４１ａ，４２ａ，４３ａ，４４ａ，及び図６のセレク
タ４１ｂ，４２ｂ，４３ｂ，４４ｂの遅延時間は無視で
きるものとして扱った。総合選択名称＝１の場合は、選
択名称Ａ＝１、選択名称Ｂ＝１である。表３を参照する
と選択名称Ａ＝１のときは、制御信号Ｓ１−６（Ｓ２−
６）によって差動クロックＣＫ１−ＣＫ８を選択するよ
うにセレクタ３１が制御され、セレクタ３２により差動
クロックＣＫ１−ＣＫ８が選択される。表４を参照する
と選択名称Ｂ＝１のときは、制御信号Ｓ１−５（Ｓ２−
５）によって差動クロックＣＫ１−ＣＫ８を非反転で通
過させるように反転切換回路３２が制御され、差動クロ
ックＣＫ１−ＣＫ８がそのまま反転せずに反転切換回路
３２を通過する。また、制御信号Ｓ１−１（Ｓ２−１）
によりセレクタ４１がＯＮにされ動作する。制御信号Ｓ
１−２，Ｓ１−３，Ｓ１−４（Ｓ２−２，Ｓ２−３，Ｓ
２−４）によりセレクタ４２，４３，４４がＯＦＦにさ
れる。この場合セレクタ４２，４３，４４はクロックの
入力とクロックの伝搬の遮断は行わない。一方、セレク
タ４１は動作し、差動クロックＣＫ１−ＣＫ８を遅延バ
ッファｃ２（ｄ２）に入力する。この場合、遅延バッフ
ァｃ２（ｄ２）の図上下段側にクロックＣＫ１が入力さ
れ、図上上段側にクロックＣＫ８が入力される。したが
って、クロックＣＫ１とクロックＣＬＫ１とが位相同期
し、クロックＣＫ８とクロックＣＬＫ９とが同期する。
すなわち、差動クロックＣＫ１−ＣＫ８と差動クロック
ＣＬＫ１−ＣＬＫ９とが位相同期する。したがって、表
２又は図３を参照すれば分かるように、総合選択が１の
時に同期状態〈１〉が確立する。位相比較器４５はクロ
ックＣＫ８とクロックＣＬＫ９との位相差を検出する。
チャージポンプ＋ローパスフィルタ４６は、その位相差
に基づき制御電圧Ｖ３（Ｖ４）を生成し、各遅延バッフ
ァｃ１（ｄ１）〜ｃ８（ｄ８）に印加する。これにより
遅延バッファｃ２（ｄ２）を初段とし遅延バッファｃ１
（ｄ１）を最終段とする遅延線が帰還制御され、各遅延
バッファｃ１（ｄ１）〜ｃ８（ｄ８）が均等な伝搬遅延
時間に保たれる。
【００８９】総合選択名称＝２の場合は、選択名称Ａ＝
２、選択名称Ｂ＝２である。表３を参照すると選択名称
Ａ＝２のときは、制御信号Ｓ１−６（Ｓ２−６）によっ
て差動クロックＣＫ３−ＣＫ１０を選択するようにセレ
クタ３１が制御され、セレクタ３２により差動クロック
ＣＫ３−ＣＫ１０が選択される。表４を参照すると選択
名称Ｂ＝２のときは、制御信号Ｓ１−５（Ｓ２−５）に
よって差動クロックＣＫ３−ＣＫ１０を非反転で通過さ
せるように反転切換回路３２が制御され、差動クロック
ＣＫ３−ＣＫ１０がそのまま反転せずに反転切換回路３
２を通過する。また、制御信号Ｓ１−２（Ｓ２−２）に
よりセレクタ４２がＯＮにされ動作する。制御信号Ｓ１
−１，Ｓ１−３，Ｓ１−４（Ｓ２−１，Ｓ２−３，Ｓ２
−４）によりセレクタ４１，４３，４４がＯＦＦにされ
る。この場合セレクタ４１，４３，４４はクロックの入
力とクロックの伝搬の遮断は行わない。一方、セレクタ
４２は動作し、差動クロックＣＫ３−ＣＫ１０を遅延バ
ッファｃ４（ｄ４）に入力する。この場合、遅延バッフ
ァｃ４（ｄ４）の図上下段側にクロックＣＫ３が入力さ
れ、図上上段側にクロックＣＫ１０が入力される。した
がって、クロックＣＫ３とクロックＣＬＫ３とが位相同
期し、クロックＣＫ１０とクロックＣＬＫ１１とが同期
する。すなわち、差動クロックＣＫ３−ＣＫ１０と差動
クロックＣＬＫ３−ＣＬＫ１１とが位相同期する。した
がって、表２又は図３を参照すれば分かるように、総合
選択が２の時に同期状態〈２〉が確立する。位相比較器
４５はクロックＣＫ１０とクロックＣＬＫ１１との位相
差を検出する。チャージポンプ＋ローパスフィルタ４６
は、その位相差に基づき制御電圧Ｖ３（Ｖ４）を生成
し、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に印加
する。これにより遅延バッファｃ４（ｄ４）を初段とし
遅延バッファｃ３（ｄ３）を最終段とする遅延線が帰還
制御され、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）
が均等な伝搬遅延時間に保たれる。
２、選択名称Ｂ＝２である。表３を参照すると選択名称
Ａ＝２のときは、制御信号Ｓ１−６（Ｓ２−６）によっ
て差動クロックＣＫ３−ＣＫ１０を選択するようにセレ
クタ３１が制御され、セレクタ３２により差動クロック
ＣＫ３−ＣＫ１０が選択される。表４を参照すると選択
名称Ｂ＝２のときは、制御信号Ｓ１−５（Ｓ２−５）に
よって差動クロックＣＫ３−ＣＫ１０を非反転で通過さ
せるように反転切換回路３２が制御され、差動クロック
ＣＫ３−ＣＫ１０がそのまま反転せずに反転切換回路３
２を通過する。また、制御信号Ｓ１−２（Ｓ２−２）に
よりセレクタ４２がＯＮにされ動作する。制御信号Ｓ１
−１，Ｓ１−３，Ｓ１−４（Ｓ２−１，Ｓ２−３，Ｓ２
−４）によりセレクタ４１，４３，４４がＯＦＦにされ
る。この場合セレクタ４１，４３，４４はクロックの入
力とクロックの伝搬の遮断は行わない。一方、セレクタ
４２は動作し、差動クロックＣＫ３−ＣＫ１０を遅延バ
ッファｃ４（ｄ４）に入力する。この場合、遅延バッフ
ァｃ４（ｄ４）の図上下段側にクロックＣＫ３が入力さ
れ、図上上段側にクロックＣＫ１０が入力される。した
がって、クロックＣＫ３とクロックＣＬＫ３とが位相同
期し、クロックＣＫ１０とクロックＣＬＫ１１とが同期
する。すなわち、差動クロックＣＫ３−ＣＫ１０と差動
クロックＣＬＫ３−ＣＬＫ１１とが位相同期する。した
がって、表２又は図３を参照すれば分かるように、総合
選択が２の時に同期状態〈２〉が確立する。位相比較器
４５はクロックＣＫ１０とクロックＣＬＫ１１との位相
差を検出する。チャージポンプ＋ローパスフィルタ４６
は、その位相差に基づき制御電圧Ｖ３（Ｖ４）を生成
し、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に印加
する。これにより遅延バッファｃ４（ｄ４）を初段とし
遅延バッファｃ３（ｄ３）を最終段とする遅延線が帰還
制御され、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）
が均等な伝搬遅延時間に保たれる。
【００９０】総合選択名称＝３の場合は、選択名称Ａ＝
３、選択名称Ｂ＝３である。表３を参照すると選択名称
Ａ＝３のときは、制御信号Ｓ１−６（Ｓ２−６）によっ
て差動クロックＣＫ５−ＣＫ１２を選択するようにセレ
クタ３１が制御され、セレクタ３２により差動クロック
ＣＫ５−ＣＫ１２が選択される。表４を参照すると選択
名称Ｂ＝３のときは、制御信号Ｓ１−５（Ｓ２−５）に
よって差動クロックＣＫ５−ＣＫ１２を非反転で通過さ
せるように反転切換回路３２が制御され、差動クロック
ＣＫ５−ＣＫ１２がそのまま反転せずに反転切換回路３
２を通過する。また、制御信号Ｓ１−３（Ｓ２−３）に
よりセレクタ４３がＯＮにされ動作する。制御信号Ｓ１
−１，Ｓ１−２，Ｓ１−４（Ｓ２−１，Ｓ１−２，Ｓ１
−４）によりセレクタ４１，４２，４４がＯＦＦにされ
る。この場合セレクタ４１，４２，４４はクロックの入
力とクロックの伝搬の遮断は行わない。一方、セレクタ
４３は動作し、差動クロックＣＫ５−ＣＫ１２を遅延バ
ッファｃ６（ｄ６）に入力する。この場合、遅延バッフ
ァｃ６（ｄ６）の図上下段側にクロックＣＫ５が入力さ
れ、図上上段側にクロックＣＫ１２が入力される。した
がって、クロックＣＫ５とクロックＣＬＫ５とが位相同
期し、クロックＣＫ１２とクロックＣＬＫ１３とが同期
する。すなわち、差動クロックＣＫ５−ＣＫ１２と差動
クロックＣＬＫ５−ＣＬＫ１３とが位相同期する。した
がって、表２又は図３を参照すれば分かるように、総合
選択が３の時に同期状態〈３〉が確立する。位相比較器
４５はクロックＣＫ１２とクロックＣＬＫ１３との位相
差を検出する。チャージポンプ＋ローパスフィルタ４６
は、その位相差に基づき制御電圧Ｖ３（Ｖ４）を生成
し、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に印加
する。これにより遅延バッファｃ６（ｄ６）を初段とし
遅延バッファｃ５（ｄ５）を最終段とする遅延線が帰還
制御され、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）
が均等な伝搬遅延時間に保たれる。
３、選択名称Ｂ＝３である。表３を参照すると選択名称
Ａ＝３のときは、制御信号Ｓ１−６（Ｓ２−６）によっ
て差動クロックＣＫ５−ＣＫ１２を選択するようにセレ
クタ３１が制御され、セレクタ３２により差動クロック
ＣＫ５−ＣＫ１２が選択される。表４を参照すると選択
名称Ｂ＝３のときは、制御信号Ｓ１−５（Ｓ２−５）に
よって差動クロックＣＫ５−ＣＫ１２を非反転で通過さ
せるように反転切換回路３２が制御され、差動クロック
ＣＫ５−ＣＫ１２がそのまま反転せずに反転切換回路３
２を通過する。また、制御信号Ｓ１−３（Ｓ２−３）に
よりセレクタ４３がＯＮにされ動作する。制御信号Ｓ１
−１，Ｓ１−２，Ｓ１−４（Ｓ２−１，Ｓ１−２，Ｓ１
−４）によりセレクタ４１，４２，４４がＯＦＦにされ
る。この場合セレクタ４１，４２，４４はクロックの入
力とクロックの伝搬の遮断は行わない。一方、セレクタ
４３は動作し、差動クロックＣＫ５−ＣＫ１２を遅延バ
ッファｃ６（ｄ６）に入力する。この場合、遅延バッフ
ァｃ６（ｄ６）の図上下段側にクロックＣＫ５が入力さ
れ、図上上段側にクロックＣＫ１２が入力される。した
がって、クロックＣＫ５とクロックＣＬＫ５とが位相同
期し、クロックＣＫ１２とクロックＣＬＫ１３とが同期
する。すなわち、差動クロックＣＫ５−ＣＫ１２と差動
クロックＣＬＫ５−ＣＬＫ１３とが位相同期する。した
がって、表２又は図３を参照すれば分かるように、総合
選択が３の時に同期状態〈３〉が確立する。位相比較器
４５はクロックＣＫ１２とクロックＣＬＫ１３との位相
差を検出する。チャージポンプ＋ローパスフィルタ４６
は、その位相差に基づき制御電圧Ｖ３（Ｖ４）を生成
し、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に印加
する。これにより遅延バッファｃ６（ｄ６）を初段とし
遅延バッファｃ５（ｄ５）を最終段とする遅延線が帰還
制御され、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）
が均等な伝搬遅延時間に保たれる。
【００９１】総合選択名称＝４の場合は、選択名称Ａ＝
４、選択名称Ｂ＝４である。表３を参照すると選択名称
Ａ＝４のときは、制御信号Ｓ１−６（Ｓ２−６）によっ
て差動クロックＣＫ７−ＣＫ１４を選択するようにセレ
クタ３１が制御され、セレクタ３２により差動クロック
ＣＫ７−ＣＫ１４が選択される。表４を参照すると選択
名称Ｂ＝４のときは、制御信号Ｓ１−５（Ｓ２−５）に
よって差動クロックＣＫ７−ＣＫ１４を非反転で通過さ
せるように反転切換回路３２が制御され、差動クロック
ＣＫ７−ＣＫ１４がそのまま反転せずに反転切換回路３
２を通過する。また、制御信号Ｓ１−４（Ｓ２−４）に
よりセレクタ４４がＯＮにされ動作する。制御信号Ｓ１
−１，Ｓ１−２，Ｓ１−３（Ｓ２−１，Ｓ１−２，Ｓ１
−３）によりセレクタ４１，４２，４３がＯＦＦにされ
る。この場合セレクタ４１，４２，４３はクロックの入
力とクロックの伝搬の遮断は行わない。一方、セレクタ
４４は動作し、差動クロックＣＫ７−ＣＫ１４を遅延バ
ッファｃ８（ｄ８）に入力する。この場合、遅延バッフ
ァｃ８（ｄ８）の図上下段側にクロックＣＫ７が入力さ
れ、図上上段側にクロックＣＫ１４が入力される。した
がって、クロックＣＫ７とクロックＣＬＫ７とが位相同
期し、クロックＣＫ１４とクロックＣＬＫ１５とが同期
する。すなわち、差動クロックＣＫ７−ＣＫ１４と差動
クロックＣＬＫ７−ＣＬＫ１５とが位相同期する。した
がって、表２又は図３を参照すれば分かるように、総合
選択が４の時に同期状態〈４〉が確立する。位相比較器
４５はクロックＣＫ１４とクロックＣＬＫ１５との位相
差を検出する。チャージポンプ＋ローパスフィルタ４６
は、その位相差に基づき制御電圧Ｖ３（Ｖ４）を生成
し、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に印加
する。これにより遅延バッファｃ８（ｄ８）を初段とし
遅延バッファｃ７（ｄ７）を最終段とする遅延線が帰還
制御され、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）
が均等な伝搬遅延時間に保たれる。
４、選択名称Ｂ＝４である。表３を参照すると選択名称
Ａ＝４のときは、制御信号Ｓ１−６（Ｓ２−６）によっ
て差動クロックＣＫ７−ＣＫ１４を選択するようにセレ
クタ３１が制御され、セレクタ３２により差動クロック
ＣＫ７−ＣＫ１４が選択される。表４を参照すると選択
名称Ｂ＝４のときは、制御信号Ｓ１−５（Ｓ２−５）に
よって差動クロックＣＫ７−ＣＫ１４を非反転で通過さ
せるように反転切換回路３２が制御され、差動クロック
ＣＫ７−ＣＫ１４がそのまま反転せずに反転切換回路３
２を通過する。また、制御信号Ｓ１−４（Ｓ２−４）に
よりセレクタ４４がＯＮにされ動作する。制御信号Ｓ１
−１，Ｓ１−２，Ｓ１−３（Ｓ２−１，Ｓ１−２，Ｓ１
−３）によりセレクタ４１，４２，４３がＯＦＦにされ
る。この場合セレクタ４１，４２，４３はクロックの入
力とクロックの伝搬の遮断は行わない。一方、セレクタ
４４は動作し、差動クロックＣＫ７−ＣＫ１４を遅延バ
ッファｃ８（ｄ８）に入力する。この場合、遅延バッフ
ァｃ８（ｄ８）の図上下段側にクロックＣＫ７が入力さ
れ、図上上段側にクロックＣＫ１４が入力される。した
がって、クロックＣＫ７とクロックＣＬＫ７とが位相同
期し、クロックＣＫ１４とクロックＣＬＫ１５とが同期
する。すなわち、差動クロックＣＫ７−ＣＫ１４と差動
クロックＣＬＫ７−ＣＬＫ１５とが位相同期する。した
がって、表２又は図３を参照すれば分かるように、総合
選択が４の時に同期状態〈４〉が確立する。位相比較器
４５はクロックＣＫ１４とクロックＣＬＫ１５との位相
差を検出する。チャージポンプ＋ローパスフィルタ４６
は、その位相差に基づき制御電圧Ｖ３（Ｖ４）を生成
し、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に印加
する。これにより遅延バッファｃ８（ｄ８）を初段とし
遅延バッファｃ７（ｄ７）を最終段とする遅延線が帰還
制御され、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）
が均等な伝搬遅延時間に保たれる。
【００９２】総合選択名称＝５の場合は、選択名称Ａ＝
５、選択名称Ｂ＝５である。表３を参照すると選択名称
Ａ＝５のときは、制御信号Ｓ１−６（Ｓ２−６）によっ
て差動クロックＣＫ９−ＣＫ２を選択するようにセレク
タ３１が制御され、セレクタ３２により差動クロックＣ
Ｋ９−ＣＫ２が選択される。表４を参照すると選択名称
Ｂ＝５のときは、制御信号Ｓ１−５（Ｓ２−５）によっ
て差動クロックＣＫ９−ＣＫ２を反転で通過させるよう
に反転切換回路３２が制御され、差動クロックＣＫ９−
ＣＫ２が反転切換回路３２により反転され、差動クロッ
クＣＫ２−ＣＫ９となって通過する。また、制御信号Ｓ
１−１（Ｓ２−１）によりセレクタ４１がＯＮにされ動
作する。制御信号Ｓ１−２，Ｓ１−３，Ｓ１−４（Ｓ２
−２，Ｓ１−３，Ｓ１−４）によりセレクタ４２，４
３，４４がＯＦＦにされる。この場合セレクタ４２，４
３，４４はクロックの入力とクロックの伝搬の遮断は行
わない。一方、セレクタ４１は動作し、差動クロックＣ
Ｋ２−ＣＫ９を遅延バッファｃ２（ｄ２）に入力する。
この場合、遅延バッファｃ２（ｄ２）の図上下段側にク
ロックＣＫ２が入力され、図上上段側にクロックＣＫ９
が入力される。したがって、クロックＣＫ２とクロック
ＣＬＫ１とが位相同期し、クロックＣＫ９とクロックＣ
ＬＫ９とが同期する。すなわち、差動クロックＣＫ９−
ＣＫ２と差動クロックＣＬＫ９−ＣＬＫ１とが位相同期
する。したがって、表２又は図３を参照すれば分かるよ
うに、総合選択が５の時に同期状態〈５〉が確立する。
位相比較器４５はクロックＣＫ９とクロックＣＬＫ９と
の位相差を検出する。チャージポンプ＋ローパスフィル
タ４６は、その位相差に基づき制御電圧Ｖ３（Ｖ４）を
生成し、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に
印加する。これにより遅延バッファｃ２（ｄ２）を初段
とし遅延バッファｃ１（ｄ１）を最終段とする遅延線が
帰還制御され、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ
８）が均等な伝搬遅延時間に保たれる。
５、選択名称Ｂ＝５である。表３を参照すると選択名称
Ａ＝５のときは、制御信号Ｓ１−６（Ｓ２−６）によっ
て差動クロックＣＫ９−ＣＫ２を選択するようにセレク
タ３１が制御され、セレクタ３２により差動クロックＣ
Ｋ９−ＣＫ２が選択される。表４を参照すると選択名称
Ｂ＝５のときは、制御信号Ｓ１−５（Ｓ２−５）によっ
て差動クロックＣＫ９−ＣＫ２を反転で通過させるよう
に反転切換回路３２が制御され、差動クロックＣＫ９−
ＣＫ２が反転切換回路３２により反転され、差動クロッ
クＣＫ２−ＣＫ９となって通過する。また、制御信号Ｓ
１−１（Ｓ２−１）によりセレクタ４１がＯＮにされ動
作する。制御信号Ｓ１−２，Ｓ１−３，Ｓ１−４（Ｓ２
−２，Ｓ１−３，Ｓ１−４）によりセレクタ４２，４
３，４４がＯＦＦにされる。この場合セレクタ４２，４
３，４４はクロックの入力とクロックの伝搬の遮断は行
わない。一方、セレクタ４１は動作し、差動クロックＣ
Ｋ２−ＣＫ９を遅延バッファｃ２（ｄ２）に入力する。
この場合、遅延バッファｃ２（ｄ２）の図上下段側にク
ロックＣＫ２が入力され、図上上段側にクロックＣＫ９
が入力される。したがって、クロックＣＫ２とクロック
ＣＬＫ１とが位相同期し、クロックＣＫ９とクロックＣ
ＬＫ９とが同期する。すなわち、差動クロックＣＫ９−
ＣＫ２と差動クロックＣＬＫ９−ＣＬＫ１とが位相同期
する。したがって、表２又は図３を参照すれば分かるよ
うに、総合選択が５の時に同期状態〈５〉が確立する。
位相比較器４５はクロックＣＫ９とクロックＣＬＫ９と
の位相差を検出する。チャージポンプ＋ローパスフィル
タ４６は、その位相差に基づき制御電圧Ｖ３（Ｖ４）を
生成し、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ８）に
印加する。これにより遅延バッファｃ２（ｄ２）を初段
とし遅延バッファｃ１（ｄ１）を最終段とする遅延線が
帰還制御され、各遅延バッファｃ１（ｄ１）〜ｃ８（ｄ
８）が均等な伝搬遅延時間に保たれる。
【００９３】総合選択名称＝６の場合は、選択名称Ａ＝
６、選択名称Ｂ＝６である。表３を参照すると選択名称
Ａ＝６のときは、制御信号Ｓ１−６（Ｓ２−６）によっ
て差動クロックＣＫ１１−ＣＫ４を選択するようにセレ
クタ３１が制御され、セレクタ３２により差動クロック
ＣＫ１１−ＣＫ４が選択される。表４を参照すると選択
名称Ｂ＝６のときは、制御信号Ｓ１−５（Ｓ２−５）に
よって差動クロックＣＫ１１−ＣＫ４を反転で通過させ
るように反転切換回路３２が制御され、差動クロックＣ
Ｋ１１−ＣＫ４が反転切換回路３２により反転され、差
動クロックＣＫ４−ＣＫ１１となって通過する。また、
制御信号Ｓ１−２（Ｓ２−２）によりセレクタ４２がＯ
Ｎにされ動作する。制御信号Ｓ１−１，Ｓ１−３，Ｓ１
−４（Ｓ２−１，Ｓ１−３，Ｓ１−４）によりセレクタ
４１，４３，４４がＯＦＦにされる。この場合セレクタ
４１，４３，４４はクロックの入力とクロックの伝搬の
遮断は行わない。一方、セレクタ４２は動作し、差動ク
ロックＣＫ４−ＣＫ１１を遅延バッファｃ４（ｄ４）に
入力する。この場合、遅延バッファｃ４（ｄ４）の図上
下段側にクロックＣＫ４が入力され、図上上段側にクロ
ックＣＫ１１が入力される。したがって、クロックＣＫ
４とクロックＣＬＫ３とが位相同期し、クロックＣＫ１
１とクロックＣＬＫ１１とが同期する。すなわち、差動
クロックＣＫ１１−ＣＫ４と差動クロックＣＬＫ１１−
ＣＬＫ３とが位相同期する。したがって、表２又は図３
を参照すれば分かるように、総合選択が６の時に同期状
態〈６〉が確立する。位相比較器４５はクロックＣＫ１
１とクロックＣＬＫ１１との位相差を検出する。チャー
ジポンプ＋ローパスフィルタ４６は、その位相差に基づ
き制御電圧Ｖ３（Ｖ４）を生成し、各遅延バッファｃ１
（ｄ１）〜ｃ８（ｄ８）に印加する。これにより遅延バ
ッファｃ４（ｄ４）を初段とし遅延バッファｃ３（ｄ
３）を最終段とする遅延線が帰還制御され、各遅延バッ
ファｃ１（ｄ１）〜ｃ８（ｄ８）が均等な伝搬遅延時間
に保たれる。
６、選択名称Ｂ＝６である。表３を参照すると選択名称
Ａ＝６のときは、制御信号Ｓ１−６（Ｓ２−６）によっ
て差動クロックＣＫ１１−ＣＫ４を選択するようにセレ
クタ３１が制御され、セレクタ３２により差動クロック
ＣＫ１１−ＣＫ４が選択される。表４を参照すると選択
名称Ｂ＝６のときは、制御信号Ｓ１−５（Ｓ２−５）に
よって差動クロックＣＫ１１−ＣＫ４を反転で通過させ
るように反転切換回路３２が制御され、差動クロックＣ
Ｋ１１−ＣＫ４が反転切換回路３２により反転され、差
動クロックＣＫ４−ＣＫ１１となって通過する。また、
制御信号Ｓ１−２（Ｓ２−２）によりセレクタ４２がＯ
Ｎにされ動作する。制御信号Ｓ１−１，Ｓ１−３，Ｓ１
−４（Ｓ２−１，Ｓ１−３，Ｓ１−４）によりセレクタ
４１，４３，４４がＯＦＦにされる。この場合セレクタ
４１，４３，４４はクロックの入力とクロックの伝搬の
遮断は行わない。一方、セレクタ４２は動作し、差動ク
ロックＣＫ４−ＣＫ１１を遅延バッファｃ４（ｄ４）に
入力する。この場合、遅延バッファｃ４（ｄ４）の図上
下段側にクロックＣＫ４が入力され、図上上段側にクロ
ックＣＫ１１が入力される。したがって、クロックＣＫ
４とクロックＣＬＫ３とが位相同期し、クロックＣＫ１
１とクロックＣＬＫ１１とが同期する。すなわち、差動
クロックＣＫ１１−ＣＫ４と差動クロックＣＬＫ１１−
ＣＬＫ３とが位相同期する。したがって、表２又は図３
を参照すれば分かるように、総合選択が６の時に同期状
態〈６〉が確立する。位相比較器４５はクロックＣＫ１
１とクロックＣＬＫ１１との位相差を検出する。チャー
ジポンプ＋ローパスフィルタ４６は、その位相差に基づ
き制御電圧Ｖ３（Ｖ４）を生成し、各遅延バッファｃ１
（ｄ１）〜ｃ８（ｄ８）に印加する。これにより遅延バ
ッファｃ４（ｄ４）を初段とし遅延バッファｃ３（ｄ
３）を最終段とする遅延線が帰還制御され、各遅延バッ
ファｃ１（ｄ１）〜ｃ８（ｄ８）が均等な伝搬遅延時間
に保たれる。
【００９４】同様にして、表２〜表５、図３及び図５
（図６）を参照することにより総合選択７〜１０及び５
６によりそれぞれ同期状態〈７〉〜〈１０〉及び〈５
６〉が確立することを確認することができる。また、図
３に波形図を描いていないが、表２〜表５及び図５（図
６）を参照することにより総合選択１１〜５５によりそ
れぞれ同期状態〈１１〉〜〈５５〉が確立することを確
認することができる。なお、表２において、位相比較器
４５により位相比較されるクロックをアンダーラインに
より示した。図５を参照して回路の接続を確認すれば分
かるように、クロックＣＬＫ９、ＣＬＫ１１，ＣＬＫ１
３，ＣＬＫ１５は位相比較されるクロックとして固定さ
れている。
（図６）を参照することにより総合選択７〜１０及び５
６によりそれぞれ同期状態〈７〉〜〈１０〉及び〈５
６〉が確立することを確認することができる。また、図
３に波形図を描いていないが、表２〜表５及び図５（図
６）を参照することにより総合選択１１〜５５によりそ
れぞれ同期状態〈１１〉〜〈５５〉が確立することを確
認することができる。なお、表２において、位相比較器
４５により位相比較されるクロックをアンダーラインに
より示した。図５を参照して回路の接続を確認すれば分
かるように、クロックＣＬＫ９、ＣＬＫ１１，ＣＬＫ１
３，ＣＬＫ１５は位相比較されるクロックとして固定さ
れている。
【００９５】〔６．オーバーサンプリングと位相比較〕
次に、本発明の実施の形態２のオーバーサンプリングと
位相比較につき図７，図８，図９及び表６を参照して説
明する。
次に、本発明の実施の形態２のオーバーサンプリングと
位相比較につき図７，図８，図９及び表６を参照して説
明する。
【００９６】〔６−１．オーバーサンプリング〕図７
は、入力データｉと立ち上がりクロックエッジの位置関
係を示す模式的波形図である。入力データｉはシリアル
データであり、データレートは２．５Ｇｂｐｓである。
したがって、１ビットの長さは４００ｐｓである。１６
相の多相クロックＣＬＫ１〜ＣＬＫ１６及びＣＬＫ１Ｄ
〜ＣＬＫ１６Ｄの周波数は３１２．５ＭＨｚである。し
たがって、そのそれぞれの相間隔は２００ｐｓである。
そのため、図７（ａ）又は（ｂ）に示すようにデータの
１ビットに対して、立ち上がりクロックエッジが２本ず
つ重なるイメージとなる。図７（ａ）に示すように１６
相の多相クロックＣＬＫ１〜ＣＬＫ１６が入力データｉ
に対し図７（ａ）に示すような位置である場合、１６相
の多相クロックＣＬＫ１Ｄ〜ＣＬＫ１６Ｄは１分解能５
７ｐｓ進んだ位相であるから、図７（ｂ）に示すような
位置になる。これら図７（ａ）と（ｂ）とを重ねたイメ
ージが図７（ｃ）である。図７（ｃ）には計３２相のク
ロックの立ち上がりエッジが示される。図７（ｃ）に示
すようにクロックＣＬＫｊとクロックＣＬＫｊＤとの相
間隔は非常に狭まった５７ｐｓとなる（但し、ｊ＝１〜
１６の整数）。
は、入力データｉと立ち上がりクロックエッジの位置関
係を示す模式的波形図である。入力データｉはシリアル
データであり、データレートは２．５Ｇｂｐｓである。
したがって、１ビットの長さは４００ｐｓである。１６
相の多相クロックＣＬＫ１〜ＣＬＫ１６及びＣＬＫ１Ｄ
〜ＣＬＫ１６Ｄの周波数は３１２．５ＭＨｚである。し
たがって、そのそれぞれの相間隔は２００ｐｓである。
そのため、図７（ａ）又は（ｂ）に示すようにデータの
１ビットに対して、立ち上がりクロックエッジが２本ず
つ重なるイメージとなる。図７（ａ）に示すように１６
相の多相クロックＣＬＫ１〜ＣＬＫ１６が入力データｉ
に対し図７（ａ）に示すような位置である場合、１６相
の多相クロックＣＬＫ１Ｄ〜ＣＬＫ１６Ｄは１分解能５
７ｐｓ進んだ位相であるから、図７（ｂ）に示すような
位置になる。これら図７（ａ）と（ｂ）とを重ねたイメ
ージが図７（ｃ）である。図７（ｃ）には計３２相のク
ロックの立ち上がりエッジが示される。図７（ｃ）に示
すようにクロックＣＬＫｊとクロックＣＬＫｊＤとの相
間隔は非常に狭まった５７ｐｓとなる（但し、ｊ＝１〜
１６の整数）。
【００９７】本実施形態では、実施の形態１のオーバー
サンプリングクロックリカバリ方法を実施するため、こ
れら３２相のクロックＣＬＫ１〜ＣＬＫ１６、ＣＬＫ１
Ｄ〜ＣＬＫ１６Ｄすべてを用いない。クロックＣＬＫ１
Ｄ，ＣＬＫ３Ｄ，ＣＬＫ５Ｄ，ＣＬＫ７Ｄ，ＣＬＫ９
Ｄ，ＣＬＫ１１Ｄ，ＣＬＫ１３Ｄ，ＣＬＫ１５Ｄは用い
ず、図７（ｄ）に示すクロックＣＬＫ２Ｄ，ＣＬＫ４
Ｄ，ＣＬＫ６Ｄ，ＣＬＫ８Ｄ，ＣＬＫ１０Ｄ，ＣＬＫ１
２Ｄ，ＣＬＫ１４Ｄ，ＣＬＫ１６Ｄ及び１６相の多相ク
ロックＣＬＫ１〜ＣＬＫ１６を用いる。したがって、８
＋１６＝２４相のクロックを用いる。すなわち、入力デ
ータｉの１ビットに対して３相のクロックからなり、配
列に粗密を有し、その粗密の周期が入力データｉの１ビ
ット長に等しい多相クロックを用いる。クロックＣＬＫ
１を図１を参照して説明した実施の形態１のＣＬＫａ
に、クロックＣＬＫ２Ｄを同じくＣＬＫｂに、クロック
ＣＬＫ２を同じくＣＬＫｃに、クロックＣＬＫ３を同じ
くＣＬＫｄに対応させる。このように、連続する４相の
クロックＣＬＫ１−ＣＬＫ２Ｄ・ＣＬＫ２−ＣＬＫ３が
図１を参照して説明した実施の形態１のＣＬＫａ−ＣＬ
Ｋｂ・ＣＬＫｃ−ＣＬＫｄに相当する態様で、同様に連
続する各４相のクロックＣＬＫ３−ＣＬＫ４Ｄ・ＣＬＫ
４−ＣＬＫ５，ＣＬＫ５−ＣＬＫ６Ｄ・ＣＬＫ６−ＣＬ
Ｋ７，ＣＬＫ７−ＣＬＫ８Ｄ・ＣＬＫ８−ＣＬＫ９，Ｃ
ＬＫ９−ＣＬＫ１０Ｄ・ＣＬＫ１０−ＣＬＫ１１，ＣＬ
Ｋ１１−ＣＬＫ１２Ｄ・ＣＬＫ１２−ＣＬＫ１３，ＣＬ
Ｋ１３−ＣＬＫ１４Ｄ・ＣＬＫ１４−ＣＬＫ１５，ＣＬ
Ｋ１５−ＣＬＫ１６Ｄ・ＣＬＫ１６−ＣＬＫ１がそれぞ
れ実施の形態１のＣＬＫａ−ＣＬＫｂ・ＣＬＫｃ−ＣＬ
Ｋｄに相当する態様で用いて、実施の形態１のオーバー
サンプリングクロックリカバリ方法を実施する。
サンプリングクロックリカバリ方法を実施するため、こ
れら３２相のクロックＣＬＫ１〜ＣＬＫ１６、ＣＬＫ１
Ｄ〜ＣＬＫ１６Ｄすべてを用いない。クロックＣＬＫ１
Ｄ，ＣＬＫ３Ｄ，ＣＬＫ５Ｄ，ＣＬＫ７Ｄ，ＣＬＫ９
Ｄ，ＣＬＫ１１Ｄ，ＣＬＫ１３Ｄ，ＣＬＫ１５Ｄは用い
ず、図７（ｄ）に示すクロックＣＬＫ２Ｄ，ＣＬＫ４
Ｄ，ＣＬＫ６Ｄ，ＣＬＫ８Ｄ，ＣＬＫ１０Ｄ，ＣＬＫ１
２Ｄ，ＣＬＫ１４Ｄ，ＣＬＫ１６Ｄ及び１６相の多相ク
ロックＣＬＫ１〜ＣＬＫ１６を用いる。したがって、８
＋１６＝２４相のクロックを用いる。すなわち、入力デ
ータｉの１ビットに対して３相のクロックからなり、配
列に粗密を有し、その粗密の周期が入力データｉの１ビ
ット長に等しい多相クロックを用いる。クロックＣＬＫ
１を図１を参照して説明した実施の形態１のＣＬＫａ
に、クロックＣＬＫ２Ｄを同じくＣＬＫｂに、クロック
ＣＬＫ２を同じくＣＬＫｃに、クロックＣＬＫ３を同じ
くＣＬＫｄに対応させる。このように、連続する４相の
クロックＣＬＫ１−ＣＬＫ２Ｄ・ＣＬＫ２−ＣＬＫ３が
図１を参照して説明した実施の形態１のＣＬＫａ−ＣＬ
Ｋｂ・ＣＬＫｃ−ＣＬＫｄに相当する態様で、同様に連
続する各４相のクロックＣＬＫ３−ＣＬＫ４Ｄ・ＣＬＫ
４−ＣＬＫ５，ＣＬＫ５−ＣＬＫ６Ｄ・ＣＬＫ６−ＣＬ
Ｋ７，ＣＬＫ７−ＣＬＫ８Ｄ・ＣＬＫ８−ＣＬＫ９，Ｃ
ＬＫ９−ＣＬＫ１０Ｄ・ＣＬＫ１０−ＣＬＫ１１，ＣＬ
Ｋ１１−ＣＬＫ１２Ｄ・ＣＬＫ１２−ＣＬＫ１３，ＣＬ
Ｋ１３−ＣＬＫ１４Ｄ・ＣＬＫ１４−ＣＬＫ１５，ＣＬ
Ｋ１５−ＣＬＫ１６Ｄ・ＣＬＫ１６−ＣＬＫ１がそれぞ
れ実施の形態１のＣＬＫａ−ＣＬＫｂ・ＣＬＫｃ−ＣＬ
Ｋｄに相当する態様で用いて、実施の形態１のオーバー
サンプリングクロックリカバリ方法を実施する。
【００９８】次に、位相比較部５０につき図８及び図９
を参照して説明する。図８は位相比較部５０の内部構成
を示すブロック図であり、図９は位相比較器内部の回路
を示す回路図である。図８に示すように位相比較部５０
は、入力ラッチ回路５０１と、８つの位相比較器ｅ１〜
ｅ８とからなる。入力ラッチ回路５０１に２４相のクロ
ックが入力する。入力ラッチ回路５０１はそれら２４相
のクロックにより入力データｉをサンプリングし、４つ
ずつのサンプルデータをパラレルに配置された各位相比
較器ｅ１〜ｅ８それぞれを出力する。図９を参照する。
クロックＣＬＫ１によりサンプリングしたサンプルデー
タｓｐ１、クロックＣＬＫ２Ｄによりサンプリングした
サンプルデータｓｐ２Ｄ、クロックＣＬＫ２によりサン
プリングしたサンプルデータｓｐ２、クロックＣＬＫ３
よりサンプリングしたサンプルデータｓｐ３が位相比較
器ｅ１に入力する。このように、連続する４相のクロッ
クＣＬＫ１−ＣＬＫ２Ｄ・ＣＬＫ２−ＣＬＫ３によりサ
ンプリングしたサンプルデータｓｐ１−ｓｐ２Ｄ・ｓｐ
２−ｓｐ３が位相比較器ｅ１に入力する。同様に、同様
に連続する各４相のクロックＣＬＫ３−ＣＬＫ４Ｄ・Ｃ
ＬＫ４−ＣＬＫ５／ＣＬＫ５−ＣＬＫ６Ｄ・ＣＬＫ６−
ＣＬＫ７／ＣＬＫ７−ＣＬＫ８Ｄ・ＣＬＫ８−ＣＬＫ９
／ＣＬＫ９−ＣＬＫ１０Ｄ・ＣＬＫ１０−ＣＬＫ１１／
ＣＬＫ１１−ＣＬＫ１２Ｄ・ＣＬＫ１２−ＣＬＫ１３／
ＣＬＫ１３−ＣＬＫ１４Ｄ・ＣＬＫ１４−ＣＬＫ１５／
ＣＬＫ１５−ＣＬＫ１６Ｄ・ＣＬＫ１６−ＣＬＫ１によ
りサンプリングしたサンプリングしたサンプルデータｓ
ｐ３−ｓｐ４Ｄ・ｓｐ４−ｓｐ５／ｓｐ５−ｓｐ６Ｄ・
ｓｐ６−ｓｐ７／ｓｐ７−ｓｐ８Ｄ・ｓｐ８−ｓｐ９／
ｓｐ９−ｓｐ１０Ｄ・ｓｐ１０−ｓｐ１１／ｓｐ１１−
ｓｐ１２Ｄ・ｓｐ１２−ｓｐ１３／ｓｐ１３−ｓｐ１４
Ｄ・ｓｐ１４−ｓｐ１５／ｓｐ１５−ｓｐ１６Ｄ・ｓｐ
１６−ｓｐ１がそれぞれ位相比較器ｅ２〜ｅ８に入力す
る。
を参照して説明する。図８は位相比較部５０の内部構成
を示すブロック図であり、図９は位相比較器内部の回路
を示す回路図である。図８に示すように位相比較部５０
は、入力ラッチ回路５０１と、８つの位相比較器ｅ１〜
ｅ８とからなる。入力ラッチ回路５０１に２４相のクロ
ックが入力する。入力ラッチ回路５０１はそれら２４相
のクロックにより入力データｉをサンプリングし、４つ
ずつのサンプルデータをパラレルに配置された各位相比
較器ｅ１〜ｅ８それぞれを出力する。図９を参照する。
クロックＣＬＫ１によりサンプリングしたサンプルデー
タｓｐ１、クロックＣＬＫ２Ｄによりサンプリングした
サンプルデータｓｐ２Ｄ、クロックＣＬＫ２によりサン
プリングしたサンプルデータｓｐ２、クロックＣＬＫ３
よりサンプリングしたサンプルデータｓｐ３が位相比較
器ｅ１に入力する。このように、連続する４相のクロッ
クＣＬＫ１−ＣＬＫ２Ｄ・ＣＬＫ２−ＣＬＫ３によりサ
ンプリングしたサンプルデータｓｐ１−ｓｐ２Ｄ・ｓｐ
２−ｓｐ３が位相比較器ｅ１に入力する。同様に、同様
に連続する各４相のクロックＣＬＫ３−ＣＬＫ４Ｄ・Ｃ
ＬＫ４−ＣＬＫ５／ＣＬＫ５−ＣＬＫ６Ｄ・ＣＬＫ６−
ＣＬＫ７／ＣＬＫ７−ＣＬＫ８Ｄ・ＣＬＫ８−ＣＬＫ９
／ＣＬＫ９−ＣＬＫ１０Ｄ・ＣＬＫ１０−ＣＬＫ１１／
ＣＬＫ１１−ＣＬＫ１２Ｄ・ＣＬＫ１２−ＣＬＫ１３／
ＣＬＫ１３−ＣＬＫ１４Ｄ・ＣＬＫ１４−ＣＬＫ１５／
ＣＬＫ１５−ＣＬＫ１６Ｄ・ＣＬＫ１６−ＣＬＫ１によ
りサンプリングしたサンプリングしたサンプルデータｓ
ｐ３−ｓｐ４Ｄ・ｓｐ４−ｓｐ５／ｓｐ５−ｓｐ６Ｄ・
ｓｐ６−ｓｐ７／ｓｐ７−ｓｐ８Ｄ・ｓｐ８−ｓｐ９／
ｓｐ９−ｓｐ１０Ｄ・ｓｐ１０−ｓｐ１１／ｓｐ１１−
ｓｐ１２Ｄ・ｓｐ１２−ｓｐ１３／ｓｐ１３−ｓｐ１４
Ｄ・ｓｐ１４−ｓｐ１５／ｓｐ１５−ｓｐ１６Ｄ・ｓｐ
１６−ｓｐ１がそれぞれ位相比較器ｅ２〜ｅ８に入力す
る。
【００９９】〔６−２．位相比較の論理〕各位相比較器
ｅ１〜ｅ８は、それぞれこれら４つのサンプルデータを
入力とし、ＵＰ信号ＵＰ１〜８／同期信号ＳＹ１〜８／
ＤＯＷＮ信号ＤＮ１〜８を出力とする。
ｅ１〜ｅ８は、それぞれこれら４つのサンプルデータを
入力とし、ＵＰ信号ＵＰ１〜８／同期信号ＳＹ１〜８／
ＤＯＷＮ信号ＤＮ１〜８を出力とする。
【０１００】位相比較器ｅ１〜ｅ８は同一の構成である
ため、位相比較器ｅ１を代表として説明する。図９に示
すように、位相比較器ｅ１の回路構成は、５つのＥｘ−
ＯＲゲートｅ１−ｘ１，ｅ１−ｙ１，ｅ１−ｚ１，ｅ１
−ｘ２，ｅ１−ｙ２と、それらの出力を受ける４つのＡ
ＮＤゲートｅ１−ｍ１，ｅ１−ｎ１，ｅ１−ｍ２，ｅ１
−ｎ２と、さらにそれらの出力を受ける３つのＡＮＤゲ
ートｅ１−ｐ，ｅ１−ｑ，ｅ１−ｒとからなり、その接
続は図９に開示するとおりとなる。最終段のＡＮＤゲー
トｅ１−ｐがＵＰ信号ＵＰ１を、ＡＮＤゲートｅ１−ｑ
が同期信号ＳＹ１を、ＡＮＤゲートｅ１−ｒがＤＯＷＮ
信号ＤＮ１をそれぞれ出力する。
ため、位相比較器ｅ１を代表として説明する。図９に示
すように、位相比較器ｅ１の回路構成は、５つのＥｘ−
ＯＲゲートｅ１−ｘ１，ｅ１−ｙ１，ｅ１−ｚ１，ｅ１
−ｘ２，ｅ１−ｙ２と、それらの出力を受ける４つのＡ
ＮＤゲートｅ１−ｍ１，ｅ１−ｎ１，ｅ１−ｍ２，ｅ１
−ｎ２と、さらにそれらの出力を受ける３つのＡＮＤゲ
ートｅ１−ｐ，ｅ１−ｑ，ｅ１−ｒとからなり、その接
続は図９に開示するとおりとなる。最終段のＡＮＤゲー
トｅ１−ｐがＵＰ信号ＵＰ１を、ＡＮＤゲートｅ１−ｑ
が同期信号ＳＹ１を、ＡＮＤゲートｅ１−ｒがＤＯＷＮ
信号ＤＮ１をそれぞれ出力する。
【０１０１】
【表６】
【０１０２】実施の形態１のオーバーサンプリングクロ
ックリカバリ方法を実施するには、位相比較器ｅ１が表
６に示す真理表に従った論理演算を行えばよい。表６の
真理表に対応する論理式は以下の通りである。
ックリカバリ方法を実施するには、位相比較器ｅ１が表
６に示す真理表に従った論理演算を行えばよい。表６の
真理表に対応する論理式は以下の通りである。
【０１０３】
【式１】
【０１０４】一方、図９に示す位相比較回路ｅ１の回路
構成から以下に示すように論理式が導かれる。
構成から以下に示すように論理式が導かれる。
【０１０５】
【式２】
【０１０６】
【式３】
【０１０７】
【式４】
【０１０８】したがって、図９に示す位相比較器ｅ１〜
ｅ８により、実施の形態１のオーバーサンプリングクロ
ックリカバリ方法に基づいたＵＰ信号ＵＰ１〜８／同期
信号ＳＹ１〜８／ＤＯＷＮ信号ＤＮ１〜８を出力するこ
とができ、入力データｉに対するクロックの遅れ・進み
を判定することができる。この８つのＵＰ信号ＵＰ１／
同期信号ＳＹ１／ＤＯＷＮ信号ＤＮ１〜ＵＰ信号ＵＰ８
／同期信号ＳＹ８／ＤＯＷＮ信号ＤＮ８は、上述のよう
に多数決回路５１により多数決をとられ、ＵＰ信号ＵＰ
２０又はＤＯＷＮ信号ＤＮ２０として出力される。続い
て上述のように累積カウンタ５２、セレクタ制御回路５
３による処理が成される。
ｅ８により、実施の形態１のオーバーサンプリングクロ
ックリカバリ方法に基づいたＵＰ信号ＵＰ１〜８／同期
信号ＳＹ１〜８／ＤＯＷＮ信号ＤＮ１〜８を出力するこ
とができ、入力データｉに対するクロックの遅れ・進み
を判定することができる。この８つのＵＰ信号ＵＰ１／
同期信号ＳＹ１／ＤＯＷＮ信号ＤＮ１〜ＵＰ信号ＵＰ８
／同期信号ＳＹ８／ＤＯＷＮ信号ＤＮ８は、上述のよう
に多数決回路５１により多数決をとられ、ＵＰ信号ＵＰ
２０又はＤＯＷＮ信号ＤＮ２０として出力される。続い
て上述のように累積カウンタ５２、セレクタ制御回路５
３による処理が成される。
【０１０９】〔７．ＣＤＲ８の動作例〕次に、以上説明
した本発明の実施の形態２のオーバーサンプリングクロ
ックデータリカバリ回路（ＣＤＲ８）の動作例につき表
７、表８を参照して説明する。
した本発明の実施の形態２のオーバーサンプリングクロ
ックデータリカバリ回路（ＣＤＲ８）の動作例につき表
７、表８を参照して説明する。
【０１１０】
【表７】
【０１１１】表７は、連続する４回のサンプリングにお
ける処理の一例を示したもので、各回にサンプリング番
号を付した。表７において、縦項目１は位相比較器の参
照符号であり、縦項目２は各位相比較器の出力の種類で
あり、縦項目３は多数決回路５１の出力の種類であり、
項目４は累積カウンタ５２が保持する累積値であり、縦
項目５は制御信号Ｓ１−１〜Ｓ１−６による面Ａの回路
の総合選択の総合選択名称であり、縦項目６は制御信号
Ｓ２−１〜Ｓ２−６による面Ｂの回路の総合選択の総合
選択名称である。項目２に「ＵＰ」と記載されているの
は、該当する位相比較器の出力が「ＵＰ信号＝１，同期
信号＝０，ＤＯＷＮ信号＝０」であることを、「同」と
記載されているのは、該当する位相比較器の出力が「Ｕ
Ｐ信号＝０，同期信号＝１，ＤＯＷＮ信号＝０」である
ことを、「ＤＮ」と記載されているのは、該当する位相
比較器の出力が「ＵＰ信号＝０，同期信号＝０，ＤＯＷ
Ｎ信号＝１」であることを、「無」と記載されているの
は、該当する位相比較器の出力が「ＵＰ信号＝０，同期
信号＝０，ＤＯＷＮ信号＝０」であることを示す。項目
３に「ＵＰ」と記載されているのは、該当するサンプリ
ング番号において多数決回路５１の出力が「ＵＰ信号Ｕ
Ｐ２０＝１，ＤＯＷＮ信号ＤＮ＝０」であることを、
「同期」と記載されているのは、該当するサンプリング
番号において多数決回路５１の出力が「ＵＰ信号ＵＰ２
０＝０，ＤＯＷＮ信号ＤＮ＝０」であることを、「Ｄ
Ｎ」と記載されているのは、該当するサンプリング番号
において多数決回路５１の出力が「ＵＰ信号ＵＰ２０＝
０，ＤＯＷＮ信号ＤＮ＝１」であることを示す。
ける処理の一例を示したもので、各回にサンプリング番
号を付した。表７において、縦項目１は位相比較器の参
照符号であり、縦項目２は各位相比較器の出力の種類で
あり、縦項目３は多数決回路５１の出力の種類であり、
項目４は累積カウンタ５２が保持する累積値であり、縦
項目５は制御信号Ｓ１−１〜Ｓ１−６による面Ａの回路
の総合選択の総合選択名称であり、縦項目６は制御信号
Ｓ２−１〜Ｓ２−６による面Ｂの回路の総合選択の総合
選択名称である。項目２に「ＵＰ」と記載されているの
は、該当する位相比較器の出力が「ＵＰ信号＝１，同期
信号＝０，ＤＯＷＮ信号＝０」であることを、「同」と
記載されているのは、該当する位相比較器の出力が「Ｕ
Ｐ信号＝０，同期信号＝１，ＤＯＷＮ信号＝０」である
ことを、「ＤＮ」と記載されているのは、該当する位相
比較器の出力が「ＵＰ信号＝０，同期信号＝０，ＤＯＷ
Ｎ信号＝１」であることを、「無」と記載されているの
は、該当する位相比較器の出力が「ＵＰ信号＝０，同期
信号＝０，ＤＯＷＮ信号＝０」であることを示す。項目
３に「ＵＰ」と記載されているのは、該当するサンプリ
ング番号において多数決回路５１の出力が「ＵＰ信号Ｕ
Ｐ２０＝１，ＤＯＷＮ信号ＤＮ＝０」であることを、
「同期」と記載されているのは、該当するサンプリング
番号において多数決回路５１の出力が「ＵＰ信号ＵＰ２
０＝０，ＤＯＷＮ信号ＤＮ＝０」であることを、「Ｄ
Ｎ」と記載されているのは、該当するサンプリング番号
において多数決回路５１の出力が「ＵＰ信号ＵＰ２０＝
０，ＤＯＷＮ信号ＤＮ＝１」であることを示す。
【０１１２】表７に示すようにサンプリング番号１の処
理が行われた時点で、累積値は１、面Ａの回路の総合選
択は３、面Ｂの回路の総合選択は２とされている。この
場合、面Ａにおける同期状態は〈３〉、面Ｂにおける同
期状態は〈２〉である。サンプリング番号２において
は、位相比較器ｅ１〜ｅ８の出力として「ＵＰ」が３
つ、「同」が０、「ＤＮ」が１つ、「無」が４つである
ため、多数決回路５１は「ＵＰ信号ＵＰ２０＝１，ＤＯ
ＷＮ信号ＤＮ＝０」を出力する。これを受け累積カウン
タ５２は累積値を１から２へとカウントアップする。次
に、サンプリング番号３においては、位相比較器ｅ１〜
ｅ８の出力として「ＵＰ」が１つ、「同」が３つ、「Ｄ
Ｎ」が１つ、「無」が３つであるため、多数決回路５１
は「ＵＰ信号ＵＰ２０＝０，ＤＯＷＮ信号ＤＮ＝０」を
出力する。累積カウンタ５２は累積値２を維持する。次
に、サンプリング番号４においては、位相比較器ｅ１〜
ｅ８の出力として「ＵＰ」が３つ、「同」が０、「Ｄ
Ｎ」が１つ、「無」が４つであるため、多数決回路５１
は「ＵＰ信号ＵＰ２０＝１，ＤＯＷＮ信号ＤＮ＝０」を
出力する。これを受け累積カウンタ５２は累積値を２か
ら３へとカウントアップする。次に、サンプリング番号
５においては、位相比較器ｅ１〜ｅ８の出力として「Ｕ
Ｐ」が２つ、「同」が１つ、「ＤＮ」が１つ、「無」が
４つであるため、多数決回路５１は「ＵＰ信号ＵＰ２０
＝１，ＤＯＷＮ信号ＤＮ＝０」を出力する。これを受け
累積カウンタ５２は累積値を３から４へとカウントアッ
プし０にリセットするとともに、ＵＰ信号ＵＰ３０をセ
レクタ制御回路５３へ出力する。セレクタ制御回路５３
は、面Ａの回路の総合選択を３から２、面Ｂの回路の総
合選択を２から１として、該当する制御信号Ｓ１−１〜
Ｓ１−６，Ｓ２−１〜Ｓ２−６をセレクタ３１、反転切
換回路３２及び８段ＤＬＬへ出力する。これにより面Ａ
における同期状態が〈３〉から〈２〉へ、面Ｂにおける
同期状態が〈２〉から〈１〉へ切り換わり、計３２相の
クロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１
６Ｄの位相が全体として１分解能５７ｐｓ進み方向にシ
フトされる。
理が行われた時点で、累積値は１、面Ａの回路の総合選
択は３、面Ｂの回路の総合選択は２とされている。この
場合、面Ａにおける同期状態は〈３〉、面Ｂにおける同
期状態は〈２〉である。サンプリング番号２において
は、位相比較器ｅ１〜ｅ８の出力として「ＵＰ」が３
つ、「同」が０、「ＤＮ」が１つ、「無」が４つである
ため、多数決回路５１は「ＵＰ信号ＵＰ２０＝１，ＤＯ
ＷＮ信号ＤＮ＝０」を出力する。これを受け累積カウン
タ５２は累積値を１から２へとカウントアップする。次
に、サンプリング番号３においては、位相比較器ｅ１〜
ｅ８の出力として「ＵＰ」が１つ、「同」が３つ、「Ｄ
Ｎ」が１つ、「無」が３つであるため、多数決回路５１
は「ＵＰ信号ＵＰ２０＝０，ＤＯＷＮ信号ＤＮ＝０」を
出力する。累積カウンタ５２は累積値２を維持する。次
に、サンプリング番号４においては、位相比較器ｅ１〜
ｅ８の出力として「ＵＰ」が３つ、「同」が０、「Ｄ
Ｎ」が１つ、「無」が４つであるため、多数決回路５１
は「ＵＰ信号ＵＰ２０＝１，ＤＯＷＮ信号ＤＮ＝０」を
出力する。これを受け累積カウンタ５２は累積値を２か
ら３へとカウントアップする。次に、サンプリング番号
５においては、位相比較器ｅ１〜ｅ８の出力として「Ｕ
Ｐ」が２つ、「同」が１つ、「ＤＮ」が１つ、「無」が
４つであるため、多数決回路５１は「ＵＰ信号ＵＰ２０
＝１，ＤＯＷＮ信号ＤＮ＝０」を出力する。これを受け
累積カウンタ５２は累積値を３から４へとカウントアッ
プし０にリセットするとともに、ＵＰ信号ＵＰ３０をセ
レクタ制御回路５３へ出力する。セレクタ制御回路５３
は、面Ａの回路の総合選択を３から２、面Ｂの回路の総
合選択を２から１として、該当する制御信号Ｓ１−１〜
Ｓ１−６，Ｓ２−１〜Ｓ２−６をセレクタ３１、反転切
換回路３２及び８段ＤＬＬへ出力する。これにより面Ａ
における同期状態が〈３〉から〈２〉へ、面Ｂにおける
同期状態が〈２〉から〈１〉へ切り換わり、計３２相の
クロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１
６Ｄの位相が全体として１分解能５７ｐｓ進み方向にシ
フトされる。
【０１１３】同様にして表７に示されるようにサンプリ
ング番号６〜８まで処理が成される。位相比較器ｅ１〜
ｅ８の出力を省略してサンプリング番号１〜２５までの
処理を表８に示す。表８において縦項目３〜６は表７の
縦項目３〜６に対応するものである。
ング番号６〜８まで処理が成される。位相比較器ｅ１〜
ｅ８の出力を省略してサンプリング番号１〜２５までの
処理を表８に示す。表８において縦項目３〜６は表７の
縦項目３〜６に対応するものである。
【０１１４】
【表８】
【０１１５】表８に示すように、サンプリング番号６〜
１１にかけて累積値は１，０，１，２，２，３と変動
し、サンプリング番号１２において４までカウントアッ
プされて０にリセットされ、ＵＰ信号ＵＰ３０がセレク
タ制御回路５３へ出力され、面Ａの回路の総合選択が２
から１、面Ｂの回路の総合選択が１から５６とされる。
これにより面Ａにおける同期状態が〈２〉から〈１〉
へ、面Ｂにおける同期状態が〈１〉から〈５６〉へ切り
換わり、計３２相のクロックＣＬＫ１〜ＣＬＫ１６，Ｃ
ＬＫ１Ｄ〜ＣＬＫ１６Ｄの位相が全体として１分解能５
７ｐｓ進み方向にシフトされる。さらに、サンプリング
番号１３〜１９にかけて累積値は０，−１，−２，−
１，−１，−２，−３と変動し、サンプリング番号２０
において−４までカウントダウンされて０にリセットさ
れ、ＵＰ信号ＵＰ３０がセレクタ制御回路５３へ出力さ
れ、面Ａの回路の総合選択が１から２、面Ｂの回路の総
合選択が５６から１とされる。これにより面Ａにおける
同期状態が〈２〉から〈１〉へ、面Ｂにおける同期状態
が〈１〉から〈５６〉へ切り換わり、計３２相のクロッ
クＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄの
位相が全体として１分解能５７ｐｓ遅れ方向にシフトさ
れる。同期の場合にＳ１，Ｓ２の値を変えず、累積値を
「０」に戻し、状態をリセットするなど、処理の仕方は
他にもあり、これに限定されるものではない。
１１にかけて累積値は１，０，１，２，２，３と変動
し、サンプリング番号１２において４までカウントアッ
プされて０にリセットされ、ＵＰ信号ＵＰ３０がセレク
タ制御回路５３へ出力され、面Ａの回路の総合選択が２
から１、面Ｂの回路の総合選択が１から５６とされる。
これにより面Ａにおける同期状態が〈２〉から〈１〉
へ、面Ｂにおける同期状態が〈１〉から〈５６〉へ切り
換わり、計３２相のクロックＣＬＫ１〜ＣＬＫ１６，Ｃ
ＬＫ１Ｄ〜ＣＬＫ１６Ｄの位相が全体として１分解能５
７ｐｓ進み方向にシフトされる。さらに、サンプリング
番号１３〜１９にかけて累積値は０，−１，−２，−
１，−１，−２，−３と変動し、サンプリング番号２０
において−４までカウントダウンされて０にリセットさ
れ、ＵＰ信号ＵＰ３０がセレクタ制御回路５３へ出力さ
れ、面Ａの回路の総合選択が１から２、面Ｂの回路の総
合選択が５６から１とされる。これにより面Ａにおける
同期状態が〈２〉から〈１〉へ、面Ｂにおける同期状態
が〈１〉から〈５６〉へ切り換わり、計３２相のクロッ
クＣＬＫ１〜ＣＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄの
位相が全体として１分解能５７ｐｓ遅れ方向にシフトさ
れる。同期の場合にＳ１，Ｓ２の値を変えず、累積値を
「０」に戻し、状態をリセットするなど、処理の仕方は
他にもあり、これに限定されるものではない。
【０１１６】〔８．ＣＤＲ８の効果〕以上説明した本発
明の実施の形態２のオーバーサンプリングクロックデー
タリカバリ回路（ＣＤＲ８）によれば、５７ｐｓの相間
隔の隣接する２相のクロックＣＬＫｓＤとクロックＣＬ
Ｋｓ（ここでｓは２〜１６の偶数）のクロックエッジに
より入力データの変化点を挟み込む態様でクロックの位
相の遅れ・進みを検出する。そのため、８倍のオーバー
サンプリングクロックリカバリと同等の追従特性を実現
することができ、それにより入力データｉの変化速度に
よらず優れた追従性を有するクロックリカバリを実現す
ることができる。また、８倍のオーバーサンプリングク
ロックリカバリがデータ１ビットに対して８本のクロッ
クエッジを用いるのに対し、データ１ビットに対し３本
のクロックエッジを用いて、８倍のオーバーサンプリン
グクロックリカバリと同等の追従特性を実現することが
できる。さらに、伝搬遅延時間が５７ｐｓのバッファ又
はインバータを現在のＣＭＯＳプロセスで実現すること
は不可能であるため、従来のＣＤＲの回路構成では５７
ｐｓという狭い相間隔を有する多相クロックを生成する
ことは不可能であったが、本実施形態によれば、５７ｐ
ｓという狭い相間隔を有する多相クロックＣＬＫ１〜Ｃ
ＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを、伝搬遅延時間
が２００ｐｓのバッファｃ１〜ｃ８，ｄ１〜ｄ８を用い
て生成することができる。また、上述のように多相クロ
ックの相間隔を精度良く保持したまま全体として高分解
能かつサイクリックにシフトし、波形の歪み等の劣化を
生じさせることなくＤＬＬにより等間隔で良質なクロッ
クを生成することができる。
明の実施の形態２のオーバーサンプリングクロックデー
タリカバリ回路（ＣＤＲ８）によれば、５７ｐｓの相間
隔の隣接する２相のクロックＣＬＫｓＤとクロックＣＬ
Ｋｓ（ここでｓは２〜１６の偶数）のクロックエッジに
より入力データの変化点を挟み込む態様でクロックの位
相の遅れ・進みを検出する。そのため、８倍のオーバー
サンプリングクロックリカバリと同等の追従特性を実現
することができ、それにより入力データｉの変化速度に
よらず優れた追従性を有するクロックリカバリを実現す
ることができる。また、８倍のオーバーサンプリングク
ロックリカバリがデータ１ビットに対して８本のクロッ
クエッジを用いるのに対し、データ１ビットに対し３本
のクロックエッジを用いて、８倍のオーバーサンプリン
グクロックリカバリと同等の追従特性を実現することが
できる。さらに、伝搬遅延時間が５７ｐｓのバッファ又
はインバータを現在のＣＭＯＳプロセスで実現すること
は不可能であるため、従来のＣＤＲの回路構成では５７
ｐｓという狭い相間隔を有する多相クロックを生成する
ことは不可能であったが、本実施形態によれば、５７ｐ
ｓという狭い相間隔を有する多相クロックＣＬＫ１〜Ｃ
ＬＫ１６，ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄを、伝搬遅延時間
が２００ｐｓのバッファｃ１〜ｃ８，ｄ１〜ｄ８を用い
て生成することができる。また、上述のように多相クロ
ックの相間隔を精度良く保持したまま全体として高分解
能かつサイクリックにシフトし、波形の歪み等の劣化を
生じさせることなくＤＬＬにより等間隔で良質なクロッ
クを生成することができる。
【０１１７】実施の形態２のオーバーサンプリングクロ
ックデータリカバリ回路は、本出願発明の一実施形態に
過ぎない。例えば、バッファ（ａ１〜ａ４，ｂ１〜ｂ
７，ｃ１〜ｃ８，ｄ１〜ｄ８）を単相構成としても良
い。
ックデータリカバリ回路は、本出願発明の一実施形態に
過ぎない。例えば、バッファ（ａ１〜ａ４，ｂ１〜ｂ
７，ｃ１〜ｃ８，ｄ１〜ｄ８）を単相構成としても良
い。
【０１１８】実施の形態３ 次に、本発明の実施の形態３のオーバーサンプリングク
ロックリカバリ方法につき、図１０を参照して説明す
る。図１０は本発明の実施の形態３のオーバーサンプリ
ングクロックリカバリ方法を説明するための模式的波形
図である。
ロックリカバリ方法につき、図１０を参照して説明す
る。図１０は本発明の実施の形態３のオーバーサンプリ
ングクロックリカバリ方法を説明するための模式的波形
図である。
【０１１９】本実施形態のオーバーサンプリングクロッ
クリカバリ方法は、実施の形態１のオーバーサンプリン
グクロックリカバリ方法とは異なり、入力データｉの１
ビットに対し４本の立ち上がりクロックエッジが対応す
る６相のクロックＣＬＫｅ，ＣＬＫｆ，ＣＬＫｇ，ＣＬ
Ｋｈ，ＣＬＫｉ，ＣＬＫｊによりサンプリングを行い、
入力データｉに対するクロックのおくれ・進みを検出す
る。クロックＣＬＫｅとクロックＣＬＫｉとの間隔は入
力データｉの１ビットの長さに等しい。クロックＣＬＫ
ｅ、クロックＣＬＫｇ、クロックＣＬＫｉはほぼ等間隔
に配列する。同じくクロックＣＬＫｆ、クロックＣＬＫ
ｈ、クロックＣＬＫｊはほぼ等間隔に配列する。クロッ
クＣＬＫｅとクロックＣＬＫｆとの間隔、クロックＣＬ
ＫｇとクロックＣＬＫｈの間隔及びクロックＣＬＫｉと
クロックＣＬＫｊとの間隔は、クロックＣＬＫｆとクロ
ックＣＬＫｇとの間隔及びクロックＣＬＫｈとクロック
ＣＬＫｉとの間隔より狭くする。したがって、言い換え
ると、図示するように比較的狭間隔の２相クロックＣＬ
Ｋｅ，ＣＬＫｆ、クロックＣＬＫｇ，ＣＬＫｈ及びクロ
ックＣＬＫｉ，ＣＬＫｊを１組として、それら３組の２
相クロックをほぼ等間隔、かつ、比較的広間隔に配列す
る。クロックＣＬＫｅとクロックＣＬＫｆとの間隔、ク
ロックＣＬＫｇとクロックＣＬＫｈの間隔及びクロック
ＣＬＫｉとクロックＣＬＫｊとの間隔は、ビット長の４
分の１よりも狭される。ここでは、ビット長の８分の１
程度にされているとする。実際のデータの取り込みに用
いるクロックはクロックＣＬＫｅ及びクロックＣＬＫｉ
又はクロックＣＬＫｆ及びクロックＣＬＫｊである。
クリカバリ方法は、実施の形態１のオーバーサンプリン
グクロックリカバリ方法とは異なり、入力データｉの１
ビットに対し４本の立ち上がりクロックエッジが対応す
る６相のクロックＣＬＫｅ，ＣＬＫｆ，ＣＬＫｇ，ＣＬ
Ｋｈ，ＣＬＫｉ，ＣＬＫｊによりサンプリングを行い、
入力データｉに対するクロックのおくれ・進みを検出す
る。クロックＣＬＫｅとクロックＣＬＫｉとの間隔は入
力データｉの１ビットの長さに等しい。クロックＣＬＫ
ｅ、クロックＣＬＫｇ、クロックＣＬＫｉはほぼ等間隔
に配列する。同じくクロックＣＬＫｆ、クロックＣＬＫ
ｈ、クロックＣＬＫｊはほぼ等間隔に配列する。クロッ
クＣＬＫｅとクロックＣＬＫｆとの間隔、クロックＣＬ
ＫｇとクロックＣＬＫｈの間隔及びクロックＣＬＫｉと
クロックＣＬＫｊとの間隔は、クロックＣＬＫｆとクロ
ックＣＬＫｇとの間隔及びクロックＣＬＫｈとクロック
ＣＬＫｉとの間隔より狭くする。したがって、言い換え
ると、図示するように比較的狭間隔の２相クロックＣＬ
Ｋｅ，ＣＬＫｆ、クロックＣＬＫｇ，ＣＬＫｈ及びクロ
ックＣＬＫｉ，ＣＬＫｊを１組として、それら３組の２
相クロックをほぼ等間隔、かつ、比較的広間隔に配列す
る。クロックＣＬＫｅとクロックＣＬＫｆとの間隔、ク
ロックＣＬＫｇとクロックＣＬＫｈの間隔及びクロック
ＣＬＫｉとクロックＣＬＫｊとの間隔は、ビット長の４
分の１よりも狭される。ここでは、ビット長の８分の１
程度にされているとする。実際のデータの取り込みに用
いるクロックはクロックＣＬＫｅ及びクロックＣＬＫｉ
又はクロックＣＬＫｆ及びクロックＣＬＫｊである。
【０１２０】以上のような間隔で６相のクロックＣＬＫ
ｅ〜ＣＬＫｊを配置した上で入力データｉのサンプリン
グを行う。そのサンプルデータに基づきクロックのデー
タに対する遅れ・進みを検出（判定）し、クロックがデ
ータに追従するように制御することによりクロックリカ
バリを行う。本方法においては、クロックＣＬＫｇの立
ち上がりエッジとクロックＣＬＫｈの立ち上がりエッジ
との間に入力データｉの変化点が位置するようにクロッ
クＣＬＫｅ〜ＣＬＫｊを制御すれば、自ずとクロックＣ
ＬＫｅ、クロックＣＬＫｆ、クロックＣＬＫｉ及びクロ
ックＣＬＫｊの立ち上がりエッジが入力データｉのビッ
トの中央付近に同期する。クロックＣＬＫｅ〜ＣＬＫｊ
の位相を制御する際には、クロックＣＬＫｅ〜ＣＬＫｊ
の位相をその相間隔を保持したままクロックＣＬＫｇと
クロックＣＬＫｈとの間隔に等しい長さを１分解能（１
単位）としてシフトする。
ｅ〜ＣＬＫｊを配置した上で入力データｉのサンプリン
グを行う。そのサンプルデータに基づきクロックのデー
タに対する遅れ・進みを検出（判定）し、クロックがデ
ータに追従するように制御することによりクロックリカ
バリを行う。本方法においては、クロックＣＬＫｇの立
ち上がりエッジとクロックＣＬＫｈの立ち上がりエッジ
との間に入力データｉの変化点が位置するようにクロッ
クＣＬＫｅ〜ＣＬＫｊを制御すれば、自ずとクロックＣ
ＬＫｅ、クロックＣＬＫｆ、クロックＣＬＫｉ及びクロ
ックＣＬＫｊの立ち上がりエッジが入力データｉのビッ
トの中央付近に同期する。クロックＣＬＫｅ〜ＣＬＫｊ
の位相を制御する際には、クロックＣＬＫｅ〜ＣＬＫｊ
の位相をその相間隔を保持したままクロックＣＬＫｇと
クロックＣＬＫｈとの間隔に等しい長さを１分解能（１
単位）としてシフトする。
【０１２１】図１０（ａ１），（ａ２）に示すように、
クロックＣＬＫｅ〜ＣＬＫｊによって抽出したサンプル
データが〈００１１１１〉，〈１１００００〉である場
合には、クロックＣＬＫｅ〜ＣＬＫｊの位相を「進ませ
るべきである（ＵＰ）」と判定する。この場合、入力デ
ータｉの変化点がクロックＣＬＫｆとクロックＣＬＫｇ
の間にあり、入力データｉに対しクロックＣＬＫｅ〜Ｃ
ＬＫｊが遅れているためである。その判定に基づきクロ
ックＣＬＫｅ〜ＣＬＫｊの位相を１分解能進ませる。
クロックＣＬＫｅ〜ＣＬＫｊによって抽出したサンプル
データが〈００１１１１〉，〈１１００００〉である場
合には、クロックＣＬＫｅ〜ＣＬＫｊの位相を「進ませ
るべきである（ＵＰ）」と判定する。この場合、入力デ
ータｉの変化点がクロックＣＬＫｆとクロックＣＬＫｇ
の間にあり、入力データｉに対しクロックＣＬＫｅ〜Ｃ
ＬＫｊが遅れているためである。その判定に基づきクロ
ックＣＬＫｅ〜ＣＬＫｊの位相を１分解能進ませる。
【０１２２】図１０（ｂ１），（ｂ２）に示すように、
クロックＣＬＫｅ〜ＣＬＫｊによって抽出したサンプル
データが〈０００１１１〉，〈１１１０００〉である場
合には、クロックＣＬＫｅ〜ＣＬＫｊと入力データｉの
位相は「同期している（同期）」と判定する。この場
合、入力データｉの変化点がクロックＣＬＫｇとクロッ
クＣＬＫｈの間にあり、クロックＣＬＫｅ、クロックＣ
ＬＫｆ、クロックＣＬＫｉ及びクロックＣＬＫｊの立ち
上がりエッジが入力データｉのビットの中央に同期して
いるためである。
クロックＣＬＫｅ〜ＣＬＫｊによって抽出したサンプル
データが〈０００１１１〉，〈１１１０００〉である場
合には、クロックＣＬＫｅ〜ＣＬＫｊと入力データｉの
位相は「同期している（同期）」と判定する。この場
合、入力データｉの変化点がクロックＣＬＫｇとクロッ
クＣＬＫｈの間にあり、クロックＣＬＫｅ、クロックＣ
ＬＫｆ、クロックＣＬＫｉ及びクロックＣＬＫｊの立ち
上がりエッジが入力データｉのビットの中央に同期して
いるためである。
【０１２３】図１０（ｃ１），（ｃ２）に示すように、
クロックＣＬＫｅ〜ＣＬＫｊによって抽出したサンプル
データが〈００００１１〉，〈１１１１００〉である場
合には、クロックＣＬＫｅ〜ＣＬＫｊの位相を「遅らせ
るべきである（ＤＯＷＮ）」と判定する。この場合、入
力データｉの変化点がクロックＣＬＫｈとクロックＣＬ
Ｋｉの間にあり、入力データｉに対しクロックＣＬＫｅ
〜ＣＬＫｊが進んでいるためである。その判定に基づき
クロックＣＬＫｅ〜ＣＬＫｊの位相を１分解能遅らせ
る。
クロックＣＬＫｅ〜ＣＬＫｊによって抽出したサンプル
データが〈００００１１〉，〈１１１１００〉である場
合には、クロックＣＬＫｅ〜ＣＬＫｊの位相を「遅らせ
るべきである（ＤＯＷＮ）」と判定する。この場合、入
力データｉの変化点がクロックＣＬＫｈとクロックＣＬ
Ｋｉの間にあり、入力データｉに対しクロックＣＬＫｅ
〜ＣＬＫｊが進んでいるためである。その判定に基づき
クロックＣＬＫｅ〜ＣＬＫｊの位相を１分解能遅らせ
る。
【０１２４】図１０（ｄ１），（ｄ２）に示すように、
クロックＣＬＫｅ〜ＣＬＫｊによって抽出したサンプル
データが〈１００００１〉，〈０１１１１０〉である場
合には、クロックＣＬＫｅ〜ＣＬＫｊの位相を「進ませ
るべきである（ＵＰ）」と判定する。この場合、入力デ
ータｉの変化点がクロックＣＬＫｅとクロックＣＬＫｆ
の間、及びクロックＣＬＫｉとクロックＣＬＫｊの間に
ある。すなわち、データの取り込みに用いるクロックＣ
ＬＫｅ及びクロックＣＬＫｉ又はクロックＣＬＫｆ及び
クロックＣＬＫｊがビット端部の値の不安定な位置にあ
り、クロックの位相をシフトしてこの最も不都合な状態
を早急に回避する必要があるからである。その判定に基
づきクロックＣＬＫｅ〜ＣＬＫｊの位相を１分解能進ま
せる。ここでは、「進ませるべきである（ＵＰ）」と判
定しクロックＣＬＫｅ〜ＣＬＫｊの位相を１分解能進ま
せることとしたが、同期状態を回復するための位相シフ
ト量は進み方向でも遅れ方向でも変わらないので、「遅
らせるべきである（ＤＯＷＮ）」と判定しクロックＣＬ
Ｋｅ〜ＣＬＫｊの位相を１分解能遅らせることとしても
よい。いずれにしてもＵＰとするか、ＤＯＷＮとする
か、予め設定しておくことが好ましい。
クロックＣＬＫｅ〜ＣＬＫｊによって抽出したサンプル
データが〈１００００１〉，〈０１１１１０〉である場
合には、クロックＣＬＫｅ〜ＣＬＫｊの位相を「進ませ
るべきである（ＵＰ）」と判定する。この場合、入力デ
ータｉの変化点がクロックＣＬＫｅとクロックＣＬＫｆ
の間、及びクロックＣＬＫｉとクロックＣＬＫｊの間に
ある。すなわち、データの取り込みに用いるクロックＣ
ＬＫｅ及びクロックＣＬＫｉ又はクロックＣＬＫｆ及び
クロックＣＬＫｊがビット端部の値の不安定な位置にあ
り、クロックの位相をシフトしてこの最も不都合な状態
を早急に回避する必要があるからである。その判定に基
づきクロックＣＬＫｅ〜ＣＬＫｊの位相を１分解能進ま
せる。ここでは、「進ませるべきである（ＵＰ）」と判
定しクロックＣＬＫｅ〜ＣＬＫｊの位相を１分解能進ま
せることとしたが、同期状態を回復するための位相シフ
ト量は進み方向でも遅れ方向でも変わらないので、「遅
らせるべきである（ＤＯＷＮ）」と判定しクロックＣＬ
Ｋｅ〜ＣＬＫｊの位相を１分解能遅らせることとしても
よい。いずれにしてもＵＰとするか、ＤＯＷＮとする
か、予め設定しておくことが好ましい。
【０１２５】以上のようにクロックＣＬＫｅ〜ＣＬＫｊ
を制御することにより、実際のデータの取り込みに用い
るクロックＣＬＫｅ及びクロックＣＬＫｉ又はクロック
ＣＬＫｆ及びクロックＣＬＫｊを入力データｉの値の安
定したビットの中央付近に同期させることができる。本
方法によれば、８倍のオーバーサンプリングのように入
力データの１ビット内に８本ものクロックエッジを通す
必要はなく４本でよい。それにもかかわらず、クロック
ＣＬＫｇとクロックＣＬＫｈとの間隔は比較的狭くされ
ているので、高い追従性を実現することができる。クロ
ックＣＬＫｇとクロックＣＬＫｈとの間隔を１ビットの
長さの８分の１に狭めれば、８倍のオーバーサンプリン
グと同等の追従性を得ることができる。同様に１６分の
１に狭めれば、１６倍のオーバーサンプリングと同等の
追従性を得ることができる。８倍、１６倍等の高倍率オ
ーバーサンプリングの追従性が１ビット当たり４相のク
ロックで得られる。そのような高倍率のオーバーサンプ
リングの追従性を実現しつつも、位相制御するクロック
の相数が１ビット当たり４相と少ないため、比較的容易
にクロックを位相制御することができる。さらに、本実
施形態の方法は、実施の形態１の方法とは異なり、図１
０（ｄ１）及び（ｄ２）に示したようなデータに対する
遅れとも進みともとれない中間的な不都合な状態を検出
することができ、かかる不都合な状態を迅速に回避する
ことができる。例えば、この図１０（ｄ１）及び（ｄ
２）示す検出結果を他の図１０（ａ１）〜（ｃ２）に示
す検出結果に対して偏重した重み付け処理を行うことに
より、かかる不都合な状態を迅速に回避することができ
る。
を制御することにより、実際のデータの取り込みに用い
るクロックＣＬＫｅ及びクロックＣＬＫｉ又はクロック
ＣＬＫｆ及びクロックＣＬＫｊを入力データｉの値の安
定したビットの中央付近に同期させることができる。本
方法によれば、８倍のオーバーサンプリングのように入
力データの１ビット内に８本ものクロックエッジを通す
必要はなく４本でよい。それにもかかわらず、クロック
ＣＬＫｇとクロックＣＬＫｈとの間隔は比較的狭くされ
ているので、高い追従性を実現することができる。クロ
ックＣＬＫｇとクロックＣＬＫｈとの間隔を１ビットの
長さの８分の１に狭めれば、８倍のオーバーサンプリン
グと同等の追従性を得ることができる。同様に１６分の
１に狭めれば、１６倍のオーバーサンプリングと同等の
追従性を得ることができる。８倍、１６倍等の高倍率オ
ーバーサンプリングの追従性が１ビット当たり４相のク
ロックで得られる。そのような高倍率のオーバーサンプ
リングの追従性を実現しつつも、位相制御するクロック
の相数が１ビット当たり４相と少ないため、比較的容易
にクロックを位相制御することができる。さらに、本実
施形態の方法は、実施の形態１の方法とは異なり、図１
０（ｄ１）及び（ｄ２）に示したようなデータに対する
遅れとも進みともとれない中間的な不都合な状態を検出
することができ、かかる不都合な状態を迅速に回避する
ことができる。例えば、この図１０（ｄ１）及び（ｄ
２）示す検出結果を他の図１０（ａ１）〜（ｃ２）に示
す検出結果に対して偏重した重み付け処理を行うことに
より、かかる不都合な状態を迅速に回避することができ
る。
【０１２６】実施の形態４ 次に、本発明の実施の形態４のオーバーサンプリングク
ロックデータリカバリ回路（ＣＤＲ）につき、図２、図
７、図１１、図１２及び表９を参照して説明する。
ロックデータリカバリ回路（ＣＤＲ）につき、図２、図
７、図１１、図１２及び表９を参照して説明する。
【０１２７】実施の形態３においては、どのような回路
構成により実現するのかについて説明しなかった。本実
施形態のオーバーサンプリングクロックデータリカバリ
回路（ＣＤＲ）は実施の形態３のオーバーサンプリング
クロックリカバリ方法を実施する回路の一実施形態であ
る。また、本実施形態は上述の実施の形態２と同様の条
件下での実施形態として説明する。
構成により実現するのかについて説明しなかった。本実
施形態のオーバーサンプリングクロックデータリカバリ
回路（ＣＤＲ）は実施の形態３のオーバーサンプリング
クロックリカバリ方法を実施する回路の一実施形態であ
る。また、本実施形態は上述の実施の形態２と同様の条
件下での実施形態として説明する。
【０１２８】本実施形態のＣＤＲは、実施の形態２のＣ
ＤＲと同様に図２に示す位相制御部９と、多数決回路５
１と、累積カウンタ５２と、セレクタ制御回路５３とか
らなり、外部のＰＬＬ１０からクロックの供給を受け
る。また、位相制御部９は、７段ＤＬＬ２０と、セレク
タ３１と、反転切換回路３２と、８段ＤＬＬ４０とから
なる。セレクタ３１、反転切換回路３２及び８段ＤＬＬ
４０は面Ａ、面Ｂに同一の回路を構成した二面構成にな
っており、面Ａにはセレクタ３１ａ、反転切換回路３２
ａ、８段ＤＬＬ４０ａが構成され、面Ｂにはセレクタ３
１ｂ、反転切換回路３２ｂ、８段ＤＬＬ４０ｂが構成さ
れる。しかし、本実施形態のＣＤＲは実施の形態２のＣ
ＤＲとは位相比較部が異なり、図１１に示す位相比較部
５４を用いる。また、本実施形態における全体的処理の
流れ、デジタル位相制御、セレクタ制御規約は実施の形
態２におけるそれらと同様であが、本実施形態は実施の
形態２とは異なり、３２相のクロックＣＬＫ１〜ＣＬＫ
１６、ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄのすべてを用いてサン
プリングする。また、本実施形態は実施の形態２とは位
相比較の論理が異なり、実施の形態３のオーバーサンプ
リングクロックリカバリ方法に基づく論理演算が実行さ
れる。
ＤＲと同様に図２に示す位相制御部９と、多数決回路５
１と、累積カウンタ５２と、セレクタ制御回路５３とか
らなり、外部のＰＬＬ１０からクロックの供給を受け
る。また、位相制御部９は、７段ＤＬＬ２０と、セレク
タ３１と、反転切換回路３２と、８段ＤＬＬ４０とから
なる。セレクタ３１、反転切換回路３２及び８段ＤＬＬ
４０は面Ａ、面Ｂに同一の回路を構成した二面構成にな
っており、面Ａにはセレクタ３１ａ、反転切換回路３２
ａ、８段ＤＬＬ４０ａが構成され、面Ｂにはセレクタ３
１ｂ、反転切換回路３２ｂ、８段ＤＬＬ４０ｂが構成さ
れる。しかし、本実施形態のＣＤＲは実施の形態２のＣ
ＤＲとは位相比較部が異なり、図１１に示す位相比較部
５４を用いる。また、本実施形態における全体的処理の
流れ、デジタル位相制御、セレクタ制御規約は実施の形
態２におけるそれらと同様であが、本実施形態は実施の
形態２とは異なり、３２相のクロックＣＬＫ１〜ＣＬＫ
１６、ＣＬＫ１Ｄ〜ＣＬＫ１６Ｄのすべてを用いてサン
プリングする。また、本実施形態は実施の形態２とは位
相比較の論理が異なり、実施の形態３のオーバーサンプ
リングクロックリカバリ方法に基づく論理演算が実行さ
れる。
【０１２９】図７（ｃ）等に示すクロックＣＬＫ１Ｄを
図１０を参照して説明した実施の形態３のＣＬＫｅに、
同じくクロックＣＬＫ１をＣＬＫｆに、同じくクロック
ＣＬＫ２ＤをＣＬＫｇに、同じくクロックＣＬＫ２をＣ
ＬＫｈに、同じくクロックＣＬＫ３ＤをＣＬＫｉに、同
じくクロックＣＬＫ３をＣＬＫｊに対応させる。このよ
うに、連続する６相のクロックＣＬＫ１Ｄ・ＣＬＫ１−
ＣＬＫ２Ｄ・ＣＬＫ２−ＣＬＫ３Ｄ・ＣＬＫ３が図１０
を参照して説明した実施の形態３のＣＬＫｅ・ＣＬＫｆ
−ＣＬＫｇ・ＣＬＫｈ−ＣＬＫｉ・ＣＬＫｊに相当する
態様で、同様に連続する各６相のクロッククロックＣＬ
Ｋ３Ｄ・ＣＬＫ３−ＣＬＫ４Ｄ・ＣＬＫ４−ＣＬＫ５Ｄ
・ＣＬＫ５／ＣＬＫ５Ｄ・ＣＬＫ５−ＣＬＫ６Ｄ・ＣＬ
Ｋ６−ＣＬＫ７Ｄ・ＣＬＫ７／ＣＬＫ７Ｄ・ＣＬＫ７−
ＣＬＫ８Ｄ・ＣＬＫ８−ＣＬＫ９Ｄ・ＣＬＫ９／ＣＬＫ
９Ｄ・ＣＬＫ９−ＣＬＫ１０Ｄ・ＣＬＫ１０−ＣＬＫ１
１Ｄ・ＣＬＫ１１／ＣＬＫ１１Ｄ・ＣＬＫ１１−ＣＬＫ
１２Ｄ・ＣＬＫ１２−ＣＬＫ１３Ｄ・ＣＬＫ１３／ＣＬ
Ｋ１３Ｄ・ＣＬＫ１３−ＣＬＫ１４Ｄ・ＣＬＫ１４−Ｃ
ＬＫ１５Ｄ・ＣＬＫ１５／ＣＬＫ１５Ｄ・ＣＬＫ１５−
ＣＬＫ１６Ｄ・ＣＬＫ１６−ＣＬＫ１Ｄ・ＣＬＫ１がそ
れぞれ実施の形態３のＣＬＫｅ・ＣＬＫｆ−ＣＬＫｇ・
ＣＬＫｈ−ＣＬＫｉ・ＣＬＫｊに相当する態様で用い
て、実施の形態３のオーバーサンプリングクロックリカ
バリ方法を実施する。すなわち、入力データの１ビット
に対して４相のクロックからなり、配列に粗密を有し、
その粗密の周期が入力データｉの１ビット長の２分の１
に等しい多相クロックを用いる。
図１０を参照して説明した実施の形態３のＣＬＫｅに、
同じくクロックＣＬＫ１をＣＬＫｆに、同じくクロック
ＣＬＫ２ＤをＣＬＫｇに、同じくクロックＣＬＫ２をＣ
ＬＫｈに、同じくクロックＣＬＫ３ＤをＣＬＫｉに、同
じくクロックＣＬＫ３をＣＬＫｊに対応させる。このよ
うに、連続する６相のクロックＣＬＫ１Ｄ・ＣＬＫ１−
ＣＬＫ２Ｄ・ＣＬＫ２−ＣＬＫ３Ｄ・ＣＬＫ３が図１０
を参照して説明した実施の形態３のＣＬＫｅ・ＣＬＫｆ
−ＣＬＫｇ・ＣＬＫｈ−ＣＬＫｉ・ＣＬＫｊに相当する
態様で、同様に連続する各６相のクロッククロックＣＬ
Ｋ３Ｄ・ＣＬＫ３−ＣＬＫ４Ｄ・ＣＬＫ４−ＣＬＫ５Ｄ
・ＣＬＫ５／ＣＬＫ５Ｄ・ＣＬＫ５−ＣＬＫ６Ｄ・ＣＬ
Ｋ６−ＣＬＫ７Ｄ・ＣＬＫ７／ＣＬＫ７Ｄ・ＣＬＫ７−
ＣＬＫ８Ｄ・ＣＬＫ８−ＣＬＫ９Ｄ・ＣＬＫ９／ＣＬＫ
９Ｄ・ＣＬＫ９−ＣＬＫ１０Ｄ・ＣＬＫ１０−ＣＬＫ１
１Ｄ・ＣＬＫ１１／ＣＬＫ１１Ｄ・ＣＬＫ１１−ＣＬＫ
１２Ｄ・ＣＬＫ１２−ＣＬＫ１３Ｄ・ＣＬＫ１３／ＣＬ
Ｋ１３Ｄ・ＣＬＫ１３−ＣＬＫ１４Ｄ・ＣＬＫ１４−Ｃ
ＬＫ１５Ｄ・ＣＬＫ１５／ＣＬＫ１５Ｄ・ＣＬＫ１５−
ＣＬＫ１６Ｄ・ＣＬＫ１６−ＣＬＫ１Ｄ・ＣＬＫ１がそ
れぞれ実施の形態３のＣＬＫｅ・ＣＬＫｆ−ＣＬＫｇ・
ＣＬＫｈ−ＣＬＫｉ・ＣＬＫｊに相当する態様で用い
て、実施の形態３のオーバーサンプリングクロックリカ
バリ方法を実施する。すなわち、入力データの１ビット
に対して４相のクロックからなり、配列に粗密を有し、
その粗密の周期が入力データｉの１ビット長の２分の１
に等しい多相クロックを用いる。
【０１３０】〔位相比較部５４〕図１１は位相比較部５
４の内部構成を示すブロック図である。図１１に示すよ
うに位相比較部５４は、入力ラッチ回路５４１と、８つ
の位相比較器ｆ１〜ｆ８とからなる。入力ラッチ回路５
４１に３２相のクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ
１Ｄ〜ＣＬＫ１６Ｄが入力する。入力ラッチ回路５４１
はそれら３２相のクロックにより入力データｉをサンプ
リングし、６つずつのサンプルデータをパラレルの配置
された各位相比較器ｆ１〜ｆ８それぞれ出力する。図１
２は位相比較器内部の回路を示す回路図である。図１２
に示すようにクロックＣＬＫ１Ｄによりサンプリングし
たサンプルデータｓｐ１Ｄ、クロックＣＬＫ１によりサ
ンプリングしたサンプルデータｓｐ１、クロックＣＬＫ
２Ｄによりサンプリングしたサンプルデータｓｐ２Ｄ、
クロックＣＬＫ２によりサンプリングしたサンプルデー
タｓｐ２、クロックＣＬＫ３Ｄよりサンプリングしたサ
ンプルデータｓｐ３Ｄが、クロックＣＬＫ３よりサンプ
リングしたサンプルデータｓｐ３が位相比較器ｆ１に入
力する。このように、連続する６相のクロックＣＬＫ１
Ｄ・ＣＬＫ１−ＣＬＫ２Ｄ・ＣＬＫ２−ＣＬＫ３Ｄ・Ｃ
ＬＫ３によりサンプリングしたサンプルデータｓｐ１Ｄ
・ｓｐ１−ｓｐ２Ｄ・ｓｐ２−ｓｐ３Ｄ・ｓｐ３が位相
比較器ｆ１に入力する。同様に、同様に連続する各６相
のクロックＣＬＫ３Ｄ・ＣＬＫ３−ＣＬＫ４Ｄ・ＣＬＫ
４−ＣＬＫ５Ｄ・ＣＬＫ５／ＣＬＫ５Ｄ・ＣＬＫ５−Ｃ
ＬＫ６Ｄ・ＣＬＫ６−ＣＬＫ７Ｄ・ＣＬＫ７／ＣＬＫ７
Ｄ・ＣＬＫ７−ＣＬＫ８Ｄ・ＣＬＫ８−ＣＬＫ９Ｄ・Ｃ
ＬＫ９／ＣＬＫ９Ｄ・ＣＬＫ９−ＣＬＫ１０Ｄ・ＣＬＫ
１０−ＣＬＫ１１Ｄ・ＣＬＫ１１／ＣＬＫ１１Ｄ・ＣＬ
Ｋ１１−ＣＬＫ１２Ｄ・ＣＬＫ１２−ＣＬＫ１３Ｄ・Ｃ
ＬＫ１３／ＣＬＫ１３Ｄ・ＣＬＫ１３−ＣＬＫ１４Ｄ・
ＣＬＫ１４−ＣＬＫ１５Ｄ・ＣＬＫ１５／ＣＬＫ１５Ｄ
・ＣＬＫ１５−ＣＬＫ１６Ｄ・ＣＬＫ１６−ＣＬＫ１Ｄ
・ＣＬＫ１によりサンプリングしたサンプリングしたサ
ンプルデータｓｐ３Ｄ・ｓｐ３−ｓｐ４Ｄ・ｓｐ４−ｓ
ｐ５Ｄ・ｓｐ５／ｓｐ５Ｄ・ｓｐ５−ｓｐ６Ｄ・ｓｐ６
−ｓｐ７Ｄ・ｓｐ７／ｓｐ７Ｄ・ｓｐ７−ｓｐ８Ｄ・ｓ
ｐ８−ｓｐ９Ｄ・ｓｐ９／ｓｐ９Ｄ・ｓｐ９−ｓｐ１０
Ｄ・ｓｐ１０−ｓｐ１１Ｄ・ｓｐ１１／ｓｐ１１Ｄ・ｓ
ｐ１１−ｓｐ１２Ｄ・ｓｐ１２−ｓｐ１３Ｄ・ｓｐ１３
／ｓｐ１３Ｄ・ｓｐ１３−ｓｐ１４Ｄ・ｓｐ１４−ｓｐ
１５Ｄ・ｓｐ１５／ｓｐ１５Ｄ・ｓｐ１５−ｓｐ１６Ｄ
・ｓｐ１６−ｓｐ１Ｄ・ｓｐ１がそれぞれ位相比較器ｆ
２〜ｆ８に入力する。
４の内部構成を示すブロック図である。図１１に示すよ
うに位相比較部５４は、入力ラッチ回路５４１と、８つ
の位相比較器ｆ１〜ｆ８とからなる。入力ラッチ回路５
４１に３２相のクロックＣＬＫ１〜ＣＬＫ１６，ＣＬＫ
１Ｄ〜ＣＬＫ１６Ｄが入力する。入力ラッチ回路５４１
はそれら３２相のクロックにより入力データｉをサンプ
リングし、６つずつのサンプルデータをパラレルの配置
された各位相比較器ｆ１〜ｆ８それぞれ出力する。図１
２は位相比較器内部の回路を示す回路図である。図１２
に示すようにクロックＣＬＫ１Ｄによりサンプリングし
たサンプルデータｓｐ１Ｄ、クロックＣＬＫ１によりサ
ンプリングしたサンプルデータｓｐ１、クロックＣＬＫ
２Ｄによりサンプリングしたサンプルデータｓｐ２Ｄ、
クロックＣＬＫ２によりサンプリングしたサンプルデー
タｓｐ２、クロックＣＬＫ３Ｄよりサンプリングしたサ
ンプルデータｓｐ３Ｄが、クロックＣＬＫ３よりサンプ
リングしたサンプルデータｓｐ３が位相比較器ｆ１に入
力する。このように、連続する６相のクロックＣＬＫ１
Ｄ・ＣＬＫ１−ＣＬＫ２Ｄ・ＣＬＫ２−ＣＬＫ３Ｄ・Ｃ
ＬＫ３によりサンプリングしたサンプルデータｓｐ１Ｄ
・ｓｐ１−ｓｐ２Ｄ・ｓｐ２−ｓｐ３Ｄ・ｓｐ３が位相
比較器ｆ１に入力する。同様に、同様に連続する各６相
のクロックＣＬＫ３Ｄ・ＣＬＫ３−ＣＬＫ４Ｄ・ＣＬＫ
４−ＣＬＫ５Ｄ・ＣＬＫ５／ＣＬＫ５Ｄ・ＣＬＫ５−Ｃ
ＬＫ６Ｄ・ＣＬＫ６−ＣＬＫ７Ｄ・ＣＬＫ７／ＣＬＫ７
Ｄ・ＣＬＫ７−ＣＬＫ８Ｄ・ＣＬＫ８−ＣＬＫ９Ｄ・Ｃ
ＬＫ９／ＣＬＫ９Ｄ・ＣＬＫ９−ＣＬＫ１０Ｄ・ＣＬＫ
１０−ＣＬＫ１１Ｄ・ＣＬＫ１１／ＣＬＫ１１Ｄ・ＣＬ
Ｋ１１−ＣＬＫ１２Ｄ・ＣＬＫ１２−ＣＬＫ１３Ｄ・Ｃ
ＬＫ１３／ＣＬＫ１３Ｄ・ＣＬＫ１３−ＣＬＫ１４Ｄ・
ＣＬＫ１４−ＣＬＫ１５Ｄ・ＣＬＫ１５／ＣＬＫ１５Ｄ
・ＣＬＫ１５−ＣＬＫ１６Ｄ・ＣＬＫ１６−ＣＬＫ１Ｄ
・ＣＬＫ１によりサンプリングしたサンプリングしたサ
ンプルデータｓｐ３Ｄ・ｓｐ３−ｓｐ４Ｄ・ｓｐ４−ｓ
ｐ５Ｄ・ｓｐ５／ｓｐ５Ｄ・ｓｐ５−ｓｐ６Ｄ・ｓｐ６
−ｓｐ７Ｄ・ｓｐ７／ｓｐ７Ｄ・ｓｐ７−ｓｐ８Ｄ・ｓ
ｐ８−ｓｐ９Ｄ・ｓｐ９／ｓｐ９Ｄ・ｓｐ９−ｓｐ１０
Ｄ・ｓｐ１０−ｓｐ１１Ｄ・ｓｐ１１／ｓｐ１１Ｄ・ｓ
ｐ１１−ｓｐ１２Ｄ・ｓｐ１２−ｓｐ１３Ｄ・ｓｐ１３
／ｓｐ１３Ｄ・ｓｐ１３−ｓｐ１４Ｄ・ｓｐ１４−ｓｐ
１５Ｄ・ｓｐ１５／ｓｐ１５Ｄ・ｓｐ１５−ｓｐ１６Ｄ
・ｓｐ１６−ｓｐ１Ｄ・ｓｐ１がそれぞれ位相比較器ｆ
２〜ｆ８に入力する。
【０１３１】〔位相比較の論理〕各位相比較器ｆ１〜ｆ
８は、それぞれこれら４つのサンプルデータを入力と
し、ＵＰ信号ＵＰ１〜８／同期信号ＳＹ１〜８／ＤＯＷ
Ｎ信号ＤＮ１〜８を出力とする。
８は、それぞれこれら４つのサンプルデータを入力と
し、ＵＰ信号ＵＰ１〜８／同期信号ＳＹ１〜８／ＤＯＷ
Ｎ信号ＤＮ１〜８を出力とする。
【０１３２】位相比較器ｆ１〜ｆ８は同一の構成である
ため、位相比較器ｆ１を代表として説明する。図９に示
すように、位相比較器ｆ１の回路構成は、６つのＥｘ−
ＯＲゲートｆ１−ｘ１，ｆ１−ｙ１，ｆ１−ｚ１，ｆ１
−ｘ２，ｆ１−ｙ２，ｆ１−ｚ２と、それらの出力を受
ける４つのＡＮＤゲートｆ１−ｍ１，ｆ１−ｎ１，ｆ１
−ｍ２，ｆ１−ｎ２と、さらにそれらの出力を受ける４
つのＡＮＤゲートｆ１−ｐ，ｆ１−ｑ，ｆ１−ｒ，ｆ１
−ｓと、ＯＲゲートｆ１−ｔとからなり、その接続は図
１２に開示するとおりとなる。最終段のＯＲゲートｆ１
−ｔがＵＰ信号ＵＰ１を、３段目のＡＮＤゲートｆ１−
ｑが同期信号ＳＹ１を、ＡＮＤゲートｆ１−ｒがＤＯＷ
Ｎ信号ＤＮ１をそれぞれ出力する。
ため、位相比較器ｆ１を代表として説明する。図９に示
すように、位相比較器ｆ１の回路構成は、６つのＥｘ−
ＯＲゲートｆ１−ｘ１，ｆ１−ｙ１，ｆ１−ｚ１，ｆ１
−ｘ２，ｆ１−ｙ２，ｆ１−ｚ２と、それらの出力を受
ける４つのＡＮＤゲートｆ１−ｍ１，ｆ１−ｎ１，ｆ１
−ｍ２，ｆ１−ｎ２と、さらにそれらの出力を受ける４
つのＡＮＤゲートｆ１−ｐ，ｆ１−ｑ，ｆ１−ｒ，ｆ１
−ｓと、ＯＲゲートｆ１−ｔとからなり、その接続は図
１２に開示するとおりとなる。最終段のＯＲゲートｆ１
−ｔがＵＰ信号ＵＰ１を、３段目のＡＮＤゲートｆ１−
ｑが同期信号ＳＹ１を、ＡＮＤゲートｆ１−ｒがＤＯＷ
Ｎ信号ＤＮ１をそれぞれ出力する。
【０１３３】
【表９】
【０１３４】実施の形態３のオーバーサンプリングクロ
ックリカバリ方法を実施するには、図１０を参照して説
明したことからも分かるように位相比較器ｆ１が表９に
示す真理表に従った論理演算を行えばよい。表９の真理
表に対応する論理式は以下の通りである。
ックリカバリ方法を実施するには、図１０を参照して説
明したことからも分かるように位相比較器ｆ１が表９に
示す真理表に従った論理演算を行えばよい。表９の真理
表に対応する論理式は以下の通りである。
【０１３５】
【式５】
【００１３６】一方、図９に示す位相比較器ｆ１の回路
構成から以下に示すように論理式が導かれる。
構成から以下に示すように論理式が導かれる。
【０１３７】
【式６】
【０１３８】
【式７】
【０１３９】
【式８】
【０１４０】式６、式７、式８の解のうち式５と共通し
ない項のような入力信号パターンは、データ信号の性質
上生じ得ないので、工学的には問題とならない。したが
って、図１２に示す位相比較器ｆ１〜ｆ８により、実施
の形態３のオーバーサンプリングクロックリカバリ方法
に基づいたＵＰ信号ＵＰ１〜８／同期信号ＳＹ１〜８／
ＤＯＷＮ信号ＤＮ１〜８を出力することができ、入力デ
ータｉに対するクロックの遅れ・進みを判定することが
できる。この８つのＵＰ信号ＵＰ１／同期信号ＳＹ１／
ＤＯＷＮ信号ＤＮ１〜ＵＰ信号ＵＰ８／同期信号ＳＹ８
／ＤＯＷＮ信号ＤＮ８は、上述のように多数決回路５１
により多数決をとられ、ＵＰ信号ＵＰ２０又はＤＯＷＮ
信号ＤＮ２０として出力される。続いて上述のように累
積カウンタ５２、セレクタ制御回路５３による処理が成
される。
ない項のような入力信号パターンは、データ信号の性質
上生じ得ないので、工学的には問題とならない。したが
って、図１２に示す位相比較器ｆ１〜ｆ８により、実施
の形態３のオーバーサンプリングクロックリカバリ方法
に基づいたＵＰ信号ＵＰ１〜８／同期信号ＳＹ１〜８／
ＤＯＷＮ信号ＤＮ１〜８を出力することができ、入力デ
ータｉに対するクロックの遅れ・進みを判定することが
できる。この８つのＵＰ信号ＵＰ１／同期信号ＳＹ１／
ＤＯＷＮ信号ＤＮ１〜ＵＰ信号ＵＰ８／同期信号ＳＹ８
／ＤＯＷＮ信号ＤＮ８は、上述のように多数決回路５１
により多数決をとられ、ＵＰ信号ＵＰ２０又はＤＯＷＮ
信号ＤＮ２０として出力される。続いて上述のように累
積カウンタ５２、セレクタ制御回路５３による処理が成
される。
【０１４１】以上の実施の形態に対して、入力データの
１ビットに対して４相以上又は５相以上のクロックとす
るには、以上の実施の形態における面Ａ、面Ｂ以外に、
それらと同一の回路構成を増設し、１分解能ずつずらし
た制御を行う必要がある。
１ビットに対して４相以上又は５相以上のクロックとす
るには、以上の実施の形態における面Ａ、面Ｂ以外に、
それらと同一の回路構成を増設し、１分解能ずつずらし
た制御を行う必要がある。
【０１４２】
【発明の効果】上述のように本発明は、データの速度変
化に十分に追従する高い追従性を、比較的少ない相数の
クロックで実現することができ、その結果、さらなるデ
ータ伝送の高速化への対応を可能にするという効果があ
る。また本発明は、入力データの１ビットに対して４相
以上のクロックを用いて、データ読み取りエラーを発生
させるようなクロックエッジとビット中央とがずれた不
都合な状態を積極的に回避することができるという効果
がある。また本発明は、３つのＤＬＬにより多相クロッ
クを生成し位相制御することとしたので、ＤＬＬを構成
するバッファ（又はインバータ）の伝搬遅延時間よりも
狭い相間隔を一部に有する不均等の多相クロックを生成
することができるという利点がある。さらに本発明は、
サンプリングに用いる多相クロックを、その相間隔を精
度良く保持したまま全体として高分解能かつサイクリッ
クにシフトし、かつ、ＤＬＬにより良質なクロックを位
相比較部に供給することができるという効果がある。
化に十分に追従する高い追従性を、比較的少ない相数の
クロックで実現することができ、その結果、さらなるデ
ータ伝送の高速化への対応を可能にするという効果があ
る。また本発明は、入力データの１ビットに対して４相
以上のクロックを用いて、データ読み取りエラーを発生
させるようなクロックエッジとビット中央とがずれた不
都合な状態を積極的に回避することができるという効果
がある。また本発明は、３つのＤＬＬにより多相クロッ
クを生成し位相制御することとしたので、ＤＬＬを構成
するバッファ（又はインバータ）の伝搬遅延時間よりも
狭い相間隔を一部に有する不均等の多相クロックを生成
することができるという利点がある。さらに本発明は、
サンプリングに用いる多相クロックを、その相間隔を精
度良く保持したまま全体として高分解能かつサイクリッ
クにシフトし、かつ、ＤＬＬにより良質なクロックを位
相比較部に供給することができるという効果がある。
【０１４３】以下に従来の方法及び本発明の方法につい
て、入力データの変化速度と追従速度とを比較し、その
結果に沿って従来技術に比較した本発明の有利な効果に
つき説明する。
て、入力データの変化速度と追従速度とを比較し、その
結果に沿って従来技術に比較した本発明の有利な効果に
つき説明する。
【０１４４】〔１．変化速度及び追従速度の算出〕以下
は、ジッタののった入力データの最大の変化速度と、２
倍、３倍、４倍、８倍の従来のオーバーサンプリングク
ロックリカバリ、及び本発明のオーバーサンプリングク
ロックリカバリの追従速度とを比較することにより各方
法の追従性を見積もろうとするものである。対象とする
入力データのデータ速度は２．５〔Ｇｂｐｓ〕とする。 〔１−１．入力データの変化速度〕まず、入力データの
変化速度を求める。データ速度の周波数が２００〔ｐｐ
ｍ〕のオフセットを持ってずれており、さらに、以下の
ように入力データにジッタによる周波数変調がかかった
場合につき考察する。
は、ジッタののった入力データの最大の変化速度と、２
倍、３倍、４倍、８倍の従来のオーバーサンプリングク
ロックリカバリ、及び本発明のオーバーサンプリングク
ロックリカバリの追従速度とを比較することにより各方
法の追従性を見積もろうとするものである。対象とする
入力データのデータ速度は２．５〔Ｇｂｐｓ〕とする。 〔１−１．入力データの変化速度〕まず、入力データの
変化速度を求める。データ速度の周波数が２００〔ｐｐ
ｍ〕のオフセットを持ってずれており、さらに、以下の
ように入力データにジッタによる周波数変調がかかった
場合につき考察する。
【０１４５】入力データとして「０１０１０１０１・・
・」とデータ列に異符号が交互に配列する変化点の最密
なパターンを想定する。その場合、入力データは正弦波
に近似でき、入力データの周波数をｆｃとすると、入力
データの時刻ｔにおける位相θ１（ｔ）は、 θ１（ｔ）＝２π・ｆｃ・ｔ〔ｒａｄ〕・・・・・・・・・・・・・・・（１） と表される。一方、ジッタののった入力データは周波数
変調波として取り扱うことができる。そこで、ジッタ周
波数ｆｓ、変調指数ｍｄｉの周波数変調がかかった入力
データの時刻ｔにおける位相θ２（ｔ）は、 θ２（ｔ）＝２π・ｆｃ・ｔ＋ｍｄｉ・ｓｉｎ（２π・ｆｓ・ｔ）〔ｒａｄ〕・ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（２） と表される。このとき、 θ３（ｔ）＝ｍｄｉ・ｓｉｎ（２π・ｆｓ・ｔ）〔ｒａｄ〕・・・・・・（３） は、ジッタに原因する変調成分である。
・」とデータ列に異符号が交互に配列する変化点の最密
なパターンを想定する。その場合、入力データは正弦波
に近似でき、入力データの周波数をｆｃとすると、入力
データの時刻ｔにおける位相θ１（ｔ）は、 θ１（ｔ）＝２π・ｆｃ・ｔ〔ｒａｄ〕・・・・・・・・・・・・・・・（１） と表される。一方、ジッタののった入力データは周波数
変調波として取り扱うことができる。そこで、ジッタ周
波数ｆｓ、変調指数ｍｄｉの周波数変調がかかった入力
データの時刻ｔにおける位相θ２（ｔ）は、 θ２（ｔ）＝２π・ｆｃ・ｔ＋ｍｄｉ・ｓｉｎ（２π・ｆｓ・ｔ）〔ｒａｄ〕・ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（２） と表される。このとき、 θ３（ｔ）＝ｍｄｉ・ｓｉｎ（２π・ｆｓ・ｔ）〔ｒａｄ〕・・・・・・（３） は、ジッタに原因する変調成分である。
【０１４６】
【表１０】
【０１４７】表１０に、式（１）、式（２）、式（３）
のグラフを示した。縦軸が位相の回転角度（ｒａｄ）、
横軸が時間ｔである。ジッタののった入力データ（式
（２））の、本来のジッタののっていない入力データ
（式（１））に対する位相の遅れ・進みは、同一位相に
到達する時間の差によって評価することができる。ジッ
タののった入力データ（式（２））とジッタののってい
ない入力データ（式（１））との同一位相に到達する時
間の差は、表１０のグラフに示すように振動し、この時
間差の最大値と最小値との差は、ジッタの大きさ、すな
わち、ジッタによるデータ到達時間（データ速度）の振
幅に相当する。このジッタによるデータ到達時間の振幅
をαとすると、データ到達時間の時間差の最大及び最小
の絶対値はα／２となる。表１０にこれを書き加えた。
データ到達時間の時間差が最大、すなわち、α／２とな
る位相におけるジッタののっていない入力データ（式
（１））の時間をｔ１、ジッタののった入力データ（式
（２））の時間をｔ２とすると、次式が成り立つ。 ２（ｔ１ーｔ２）＝α・・・・・・・・・・・・・・・・・・・・・・・（４） また、表１０のグラフを参照して、時間ｔ２における曲
線θ２（ｔ）の傾きは、直線θ１（ｔ）の傾き、すなわ
ち、２π・ｆｃに等しい。なぜなら、表１０に示すよう
な直角三角形６１の斜辺が最大であるときその高さは最
大であり、その高さとは曲線θ２（ｔ）上の点と直線θ
１（ｔ）との距離にほかならない。曲線θ２（ｔ）上の
点と直線θ１（ｔ）との距離が最大となるとき、その点
における曲線θ２（ｔ）の接線６２と、直線θ１（ｔ）
とは平行になるからである。したがって、時間ｔ２にお
けるθ２（ｔ）の変化率と、時間ｔ１におけるθ１
（ｔ）の変化率は等しいから、式（１）（２）より、 ２π・ｆｃ＋ｍｄｉ・２π・ｆｓ・ｓｉｎ（２π・ｆｓ・ｔ２）＝２π・ｆｃ・ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（５） 式（５）を解いて、 ｔ２＝１／４ｆｓ・・・・・・・・・・・・・・・・・・・・・・・・・（６） データ到達時間の時間差が最大となる位相は式（２）に式（６）を代入して、 θ２（ｔ２）＝（πｆｃ／２ｆｓ）＋ｍｄｉ・・・・・・・・・・・・・（７） となる。θ１（ｔ１）＝θ２（ｔ２）であるから、式（１）、式（７）より、 ２π・ｆｃ・ｔ１＝（πｆｃ／２ｆｓ）＋ｍｄｉ・・・・・・・・・・・（８） 式（８）を解いて、 ｔ１＝（１／４ｆｓ）＋（ｍｄｉ／２πｆｃ）・・・・・・・・・・・・（９） となる。 式（４）に式（６）、式（９）を代入すると、 （ｍｄｉ／πｆｃ）＝α・・・・・・・・・・・・・・・・・・・・・（１０）
のグラフを示した。縦軸が位相の回転角度（ｒａｄ）、
横軸が時間ｔである。ジッタののった入力データ（式
（２））の、本来のジッタののっていない入力データ
（式（１））に対する位相の遅れ・進みは、同一位相に
到達する時間の差によって評価することができる。ジッ
タののった入力データ（式（２））とジッタののってい
ない入力データ（式（１））との同一位相に到達する時
間の差は、表１０のグラフに示すように振動し、この時
間差の最大値と最小値との差は、ジッタの大きさ、すな
わち、ジッタによるデータ到達時間（データ速度）の振
幅に相当する。このジッタによるデータ到達時間の振幅
をαとすると、データ到達時間の時間差の最大及び最小
の絶対値はα／２となる。表１０にこれを書き加えた。
データ到達時間の時間差が最大、すなわち、α／２とな
る位相におけるジッタののっていない入力データ（式
（１））の時間をｔ１、ジッタののった入力データ（式
（２））の時間をｔ２とすると、次式が成り立つ。 ２（ｔ１ーｔ２）＝α・・・・・・・・・・・・・・・・・・・・・・・（４） また、表１０のグラフを参照して、時間ｔ２における曲
線θ２（ｔ）の傾きは、直線θ１（ｔ）の傾き、すなわ
ち、２π・ｆｃに等しい。なぜなら、表１０に示すよう
な直角三角形６１の斜辺が最大であるときその高さは最
大であり、その高さとは曲線θ２（ｔ）上の点と直線θ
１（ｔ）との距離にほかならない。曲線θ２（ｔ）上の
点と直線θ１（ｔ）との距離が最大となるとき、その点
における曲線θ２（ｔ）の接線６２と、直線θ１（ｔ）
とは平行になるからである。したがって、時間ｔ２にお
けるθ２（ｔ）の変化率と、時間ｔ１におけるθ１
（ｔ）の変化率は等しいから、式（１）（２）より、 ２π・ｆｃ＋ｍｄｉ・２π・ｆｓ・ｓｉｎ（２π・ｆｓ・ｔ２）＝２π・ｆｃ・ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（５） 式（５）を解いて、 ｔ２＝１／４ｆｓ・・・・・・・・・・・・・・・・・・・・・・・・・（６） データ到達時間の時間差が最大となる位相は式（２）に式（６）を代入して、 θ２（ｔ２）＝（πｆｃ／２ｆｓ）＋ｍｄｉ・・・・・・・・・・・・・（７） となる。θ１（ｔ１）＝θ２（ｔ２）であるから、式（１）、式（７）より、 ２π・ｆｃ・ｔ１＝（πｆｃ／２ｆｓ）＋ｍｄｉ・・・・・・・・・・・（８） 式（８）を解いて、 ｔ１＝（１／４ｆｓ）＋（ｍｄｉ／２πｆｃ）・・・・・・・・・・・・（９） となる。 式（４）に式（６）、式（９）を代入すると、 （ｍｄｉ／πｆｃ）＝α・・・・・・・・・・・・・・・・・・・・・（１０）
【０１４８】ここで、単位を導入する。時間ｔの単位は
〔ｓｅｃ〕、αの単位は〔ＵＩ〕とする。〔ＵＩ（Unit
Interval）〕は、データ１ビットの長さ（時間）を一
単位とするものである。データ１ビットの長さ（時間）
は周期１／ｆｃの２分の１すなわち、半周期に等しいの
で、 １〔ＵＩ〕＝１／２ｆｃ〔ｓｅｃ〕・・・・・・・・・・・・・・・・（１１） 式（１０）に単位を与えると、 （ｍｄｉ／πｆｃ）〔ｓｅｃ〕＝α〔ＵＩ〕・・・・・・・・・・・・（１２） 式（１１）より、 （ｍｄｉ／πｆｃ）〔ｓｅｃ〕＝α／２ｆｃ〔ｓｅｃ〕・・・・・・・（１３） となる。式（１３）を変調指数ｍｄｉについて解くと、 ｍｄｉ＝απ／２〔ｒａｄ〕・・・・・・・・・・・・・・・・・・・（１４） となる。 式（１４）を式（２）に代入すると、 θ２（ｔ）＝２π・ｆｃ・ｔ＋（απ／２）・ｓｉｎ（２π・ｆｓ・ｔ）〔ｒａ ｄ〕・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（１５） ここで、１〔ＵＩ〕＝Ｔ〔ｓｅｃ〕・・・・・・・・・・・・・・・（１６） とすると、π〔ｒａｄ〕＝Ｔ〔ｓｅｃ〕・・・・・・・・・・・・・・（１７） ここで、Ｔはデータ１ビットの長さ（時間）であり、１／２ｆｃに等しい。 式（１５）、式（１７）より、 θ２（ｔ）＝２ｆｃ・ｔ・Ｔ＋（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ）〔ｓｅ ｃ〕・・・・・・・・・・・・・・・・・・・・・・・・・・・（１８） 同様にして式（１）、式（１７）より、 θ１（ｔ）＝２Ｔ・ｆｃ・ｔ〔ｓｅｃ〕・・・・・・・・・・・・・・（１９） 式（１８）、式（１９）より θ２（ｔ）−θ１（ｔ）＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ）〔ｓｅｃ〕 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（２０） 式（２０）をｔで微分して、 ｄ｛θ２（ｔ）−θ１（ｔ）｝／ｄｔ＝（αＴ／２）・２π・ｆｓ・ｃｏｓ（２ π・ｆｓ・ｔ）〔ｓｅｃ／ｓｅｃ〕・・・・・・・・・・・・・・・・（２１） となる。式（２１）はジッタののった入力データθ２
（ｔ）のジッタののっていない入力データθ１（ｔ）に
対する相対速度を表す。この相対速度はジッタによる入
力データの変化速度を表す。表１０のグラフを参照する
と、ｔ＝０のとき、ジッタによる入力データのエッジ変
化速度は最大であり、この最大値をｒ１とすると、式
（２１）にｔ＝０を代入して、 ｒ１＝αＴπｆｓ〔ｓｅｃ／ｓｅｃ〕・・・・・・・・・・・・・・・（２２） となる。
〔ｓｅｃ〕、αの単位は〔ＵＩ〕とする。〔ＵＩ（Unit
Interval）〕は、データ１ビットの長さ（時間）を一
単位とするものである。データ１ビットの長さ（時間）
は周期１／ｆｃの２分の１すなわち、半周期に等しいの
で、 １〔ＵＩ〕＝１／２ｆｃ〔ｓｅｃ〕・・・・・・・・・・・・・・・・（１１） 式（１０）に単位を与えると、 （ｍｄｉ／πｆｃ）〔ｓｅｃ〕＝α〔ＵＩ〕・・・・・・・・・・・・（１２） 式（１１）より、 （ｍｄｉ／πｆｃ）〔ｓｅｃ〕＝α／２ｆｃ〔ｓｅｃ〕・・・・・・・（１３） となる。式（１３）を変調指数ｍｄｉについて解くと、 ｍｄｉ＝απ／２〔ｒａｄ〕・・・・・・・・・・・・・・・・・・・（１４） となる。 式（１４）を式（２）に代入すると、 θ２（ｔ）＝２π・ｆｃ・ｔ＋（απ／２）・ｓｉｎ（２π・ｆｓ・ｔ）〔ｒａ ｄ〕・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（１５） ここで、１〔ＵＩ〕＝Ｔ〔ｓｅｃ〕・・・・・・・・・・・・・・・（１６） とすると、π〔ｒａｄ〕＝Ｔ〔ｓｅｃ〕・・・・・・・・・・・・・・（１７） ここで、Ｔはデータ１ビットの長さ（時間）であり、１／２ｆｃに等しい。 式（１５）、式（１７）より、 θ２（ｔ）＝２ｆｃ・ｔ・Ｔ＋（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ）〔ｓｅ ｃ〕・・・・・・・・・・・・・・・・・・・・・・・・・・・（１８） 同様にして式（１）、式（１７）より、 θ１（ｔ）＝２Ｔ・ｆｃ・ｔ〔ｓｅｃ〕・・・・・・・・・・・・・・（１９） 式（１８）、式（１９）より θ２（ｔ）−θ１（ｔ）＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ）〔ｓｅｃ〕 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（２０） 式（２０）をｔで微分して、 ｄ｛θ２（ｔ）−θ１（ｔ）｝／ｄｔ＝（αＴ／２）・２π・ｆｓ・ｃｏｓ（２ π・ｆｓ・ｔ）〔ｓｅｃ／ｓｅｃ〕・・・・・・・・・・・・・・・・（２１） となる。式（２１）はジッタののった入力データθ２
（ｔ）のジッタののっていない入力データθ１（ｔ）に
対する相対速度を表す。この相対速度はジッタによる入
力データの変化速度を表す。表１０のグラフを参照する
と、ｔ＝０のとき、ジッタによる入力データのエッジ変
化速度は最大であり、この最大値をｒ１とすると、式
（２１）にｔ＝０を代入して、 ｒ１＝αＴπｆｓ〔ｓｅｃ／ｓｅｃ〕・・・・・・・・・・・・・・・（２２） となる。
【０１４９】次に、データ速度２．５〔Ｇｂｐｓ〕、ジ
ッタ周波数ｆｓ＝１００〔ｋＨｚ〕、ジッタによる振幅
α＝１．５〔ＵＩ〕の条件における、ジッタによる入力
データの変化速度の最大値ｒ１を求める。データ速度が
２．５〔Ｇｂｐｓ〕の場合、ｆｃ＝１．２５〔ＧＨｚ〕
であり、式（１１）、式（１６）よりＴ＝１／２ｆｃ
〔ｓｅｃ〕であるから、 Ｔ＝１／２．５＝４００〔ｐｓｅｃ〕 したがって、式（２２）にα＝１．５〔ＵＩ〕、Ｔ＝４
００〔ｐｓｅｃ〕、ｆｓ＝１００〔ｋＨｚ〕を代入して
計算すると、ジッタによる入力データの変化速度の最大
値ｒ１は、 ｒ１＝１．５×４００×１０−１２×１００×１０３×３．１４１５９２ ∴ｒ１＝０．０００１９〔ｓｅｃ／ｓｅｃ〕・・・・・・・・・・・・（２３） 次に、データ速度の周波数オフセットによる入力データ
の変化速度値ｒ２を求める。入力データが、＋２００
〔ｐｐｍ〕のオフセットを持っているとすると、 ｒ２＝１×２００×１０−６＝０．０００２〔ｓｅｃ／ｓｅｃ〕・・・・（２４ ） となる。入力データの変化速度（の最大値）ｒｍａｘ
は、式（２３）、式（２４）より、 ｒｍａｘ＝ｒ１＋ｒ２＝０．０００３９〔ｓｅｃ／ｓｅｃ〕・・・・・（２５） となる。同様にして、α＝５〔ＵＩ〕、α＝１０〔Ｕ
Ｉ〕、α＝５０〔ＵＩ〕、α＝１００〔ＵＩ〕とする場
合の入力データの変化速度ｒｍａｘを求め、これをまと
めた表を表１１（ａ）に示す。
ッタ周波数ｆｓ＝１００〔ｋＨｚ〕、ジッタによる振幅
α＝１．５〔ＵＩ〕の条件における、ジッタによる入力
データの変化速度の最大値ｒ１を求める。データ速度が
２．５〔Ｇｂｐｓ〕の場合、ｆｃ＝１．２５〔ＧＨｚ〕
であり、式（１１）、式（１６）よりＴ＝１／２ｆｃ
〔ｓｅｃ〕であるから、 Ｔ＝１／２．５＝４００〔ｐｓｅｃ〕 したがって、式（２２）にα＝１．５〔ＵＩ〕、Ｔ＝４
００〔ｐｓｅｃ〕、ｆｓ＝１００〔ｋＨｚ〕を代入して
計算すると、ジッタによる入力データの変化速度の最大
値ｒ１は、 ｒ１＝１．５×４００×１０−１２×１００×１０３×３．１４１５９２ ∴ｒ１＝０．０００１９〔ｓｅｃ／ｓｅｃ〕・・・・・・・・・・・・（２３） 次に、データ速度の周波数オフセットによる入力データ
の変化速度値ｒ２を求める。入力データが、＋２００
〔ｐｐｍ〕のオフセットを持っているとすると、 ｒ２＝１×２００×１０−６＝０．０００２〔ｓｅｃ／ｓｅｃ〕・・・・（２４ ） となる。入力データの変化速度（の最大値）ｒｍａｘ
は、式（２３）、式（２４）より、 ｒｍａｘ＝ｒ１＋ｒ２＝０．０００３９〔ｓｅｃ／ｓｅｃ〕・・・・・（２５） となる。同様にして、α＝５〔ＵＩ〕、α＝１０〔Ｕ
Ｉ〕、α＝５０〔ＵＩ〕、α＝１００〔ＵＩ〕とする場
合の入力データの変化速度ｒｍａｘを求め、これをまと
めた表を表１１（ａ）に示す。
【０１５０】
【表１１】
【０１５１】〔１−２．オーバーサンプリングクロック
リカバリの追従速度〕オーバーサンプリングクロックリ
カバリの追従速度は、位相制御の分解能を、応答時間で
除した値である。すなわち、 （追従速度）＝（分解能）／（応答時間）・・・・・・・・・・・・・（２６） である。ここで、分解能はクロックを１回にシフトする
量であり、応答時間は、１回シフトされた直後から入力
データに対する遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信
号）のいずれか一方が連続して検出される場合にクロッ
クをシフトすべきと判定するまでにかかる時間である。
リカバリの追従速度〕オーバーサンプリングクロックリ
カバリの追従速度は、位相制御の分解能を、応答時間で
除した値である。すなわち、 （追従速度）＝（分解能）／（応答時間）・・・・・・・・・・・・・（２６） である。ここで、分解能はクロックを１回にシフトする
量であり、応答時間は、１回シフトされた直後から入力
データに対する遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信
号）のいずれか一方が連続して検出される場合にクロッ
クをシフトすべきと判定するまでにかかる時間である。
【０１５２】〔１−３．２倍のデジタル型オーバーサン
プリングクロックリカバリの追従速度〕次に、２倍のデ
ジタル型オーバーサンプリングクロックリカバリの追従
速度を求める。２倍のデジタル型オーバーサンプリング
クロックリカバリの場合、分解能を２５〔ｐｓｅｃ〕、
５０〔ｐｓｅｃ〕のそれぞれにつき、ＡＣＲフィルタの
応答時間を２０〔ｎｓｅｃ〕、４０〔ｎｓｅｃ〕とする
４パターンについて、式（２６）より計算し、計算結果
を表１１（ｃ）にまとめた。
プリングクロックリカバリの追従速度〕次に、２倍のデ
ジタル型オーバーサンプリングクロックリカバリの追従
速度を求める。２倍のデジタル型オーバーサンプリング
クロックリカバリの場合、分解能を２５〔ｐｓｅｃ〕、
５０〔ｐｓｅｃ〕のそれぞれにつき、ＡＣＲフィルタの
応答時間を２０〔ｎｓｅｃ〕、４０〔ｎｓｅｃ〕とする
４パターンについて、式（２６）より計算し、計算結果
を表１１（ｃ）にまとめた。
【０１５３】〔１−４．８倍のオーバーサンプリングク
ロックリカバリの追従速度〕次に８倍のオーバーサンプ
リングクロックリカバリの追従速度を求める。８倍のオ
ーバーサンプリングクロックリカバリの場合、データ１
ビット（４００〔ｐｓｅｃ〕）の範囲内に８相のクロッ
クエッジが配列するので、その分解能は、 ４００〔ｐｓｅｃ〕／８＝５０〔ｐｓｅｃ〕・・・・・・・・・・（２７−１） である。一方、１回の遅れ（ＵＰ信号）又は進み（ＤＯ
ＷＮ信号）の検出に対する重み付けを０．２５とする。
したがって、４回の遅れ（ＵＰ信号）又は進み（ＤＯＷ
Ｎ信号）の検出で応答することとなり、時間にして、 ４００〔ｐｓｅｃ〕×４＝１６００〔ｐｓｅｃ〕・・・・・・・・（２８−１） となる。また、遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信
号）が検出し始める前に、入力データが遅れ方向に又は
進み方向に移動し、その変化点が、あるクロックエッジ
を通過してから、さらに隣のクロックエッジを通過する
までに時間がかかる。この時間はジッタによる入力デー
タの変化速度によって１相間隔（Ｔ／８＝５０〔ｐｓｅ
ｃ〕）を移動するのにかかる時間に相当する。したがっ
て、この１相間隔の移動時間をｔ３とすると、式（２
０）より、 Ｔ／８＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ３）・・・・・・（２９−１） となる。式（２９−１）にＴ＝４００〔ｐｓｅｃ〕を代入して変形すると、 ｔ３＝｛ｓｉｎ−１（１／４α）｝／２πｆｓ・・・・・・・・・・（３０−１ ） となる。式（３０−１）にｆｓ＝１００〔ｋＨｚ〕、α＝１．５〔ＵＩ〕を代入 して、 ｔ３＝０．２６７〔μｓｅｃ〕・・・・・・・・・・・・・・・・（３１−１） となる。 ８倍のオーバーサンプリングクロックリカバリの応答時間は、値（２８−１） 、値（３１−１）より、 １６００〔ｐｓｅｃ〕＋０．２６７〔μｓｅｃ〕＝０．２６８６〔μｓｅｃ〕・ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（３２−１） となる。したがって、式（２６）、値（２７−１）、値
（３２−１）より、８倍のオーバーサンプリングクロッ
クリカバリの追従速度は、５０〔ｐｓｅｃ〕／０．２６
８６〔μｓｅｃ〕＝０．０００１８６〔ｓｅｃ／ｓｅ
ｃ〕となる。同様にして、α＝５〔ＵＩ〕，α＝１０
〔ＵＩ〕，α＝５０〔ＵＩ〕，α＝１００〔ＵＩ〕の各
場合について応答時間を求め、さらに、追従速度を、式
（２６）より求め、計算結果を表１１（ｂ１）にまとめ
た。
ロックリカバリの追従速度〕次に８倍のオーバーサンプ
リングクロックリカバリの追従速度を求める。８倍のオ
ーバーサンプリングクロックリカバリの場合、データ１
ビット（４００〔ｐｓｅｃ〕）の範囲内に８相のクロッ
クエッジが配列するので、その分解能は、 ４００〔ｐｓｅｃ〕／８＝５０〔ｐｓｅｃ〕・・・・・・・・・・（２７−１） である。一方、１回の遅れ（ＵＰ信号）又は進み（ＤＯ
ＷＮ信号）の検出に対する重み付けを０．２５とする。
したがって、４回の遅れ（ＵＰ信号）又は進み（ＤＯＷ
Ｎ信号）の検出で応答することとなり、時間にして、 ４００〔ｐｓｅｃ〕×４＝１６００〔ｐｓｅｃ〕・・・・・・・・（２８−１） となる。また、遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信
号）が検出し始める前に、入力データが遅れ方向に又は
進み方向に移動し、その変化点が、あるクロックエッジ
を通過してから、さらに隣のクロックエッジを通過する
までに時間がかかる。この時間はジッタによる入力デー
タの変化速度によって１相間隔（Ｔ／８＝５０〔ｐｓｅ
ｃ〕）を移動するのにかかる時間に相当する。したがっ
て、この１相間隔の移動時間をｔ３とすると、式（２
０）より、 Ｔ／８＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ３）・・・・・・（２９−１） となる。式（２９−１）にＴ＝４００〔ｐｓｅｃ〕を代入して変形すると、 ｔ３＝｛ｓｉｎ−１（１／４α）｝／２πｆｓ・・・・・・・・・・（３０−１ ） となる。式（３０−１）にｆｓ＝１００〔ｋＨｚ〕、α＝１．５〔ＵＩ〕を代入 して、 ｔ３＝０．２６７〔μｓｅｃ〕・・・・・・・・・・・・・・・・（３１−１） となる。 ８倍のオーバーサンプリングクロックリカバリの応答時間は、値（２８−１） 、値（３１−１）より、 １６００〔ｐｓｅｃ〕＋０．２６７〔μｓｅｃ〕＝０．２６８６〔μｓｅｃ〕・ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（３２−１） となる。したがって、式（２６）、値（２７−１）、値
（３２−１）より、８倍のオーバーサンプリングクロッ
クリカバリの追従速度は、５０〔ｐｓｅｃ〕／０．２６
８６〔μｓｅｃ〕＝０．０００１８６〔ｓｅｃ／ｓｅ
ｃ〕となる。同様にして、α＝５〔ＵＩ〕，α＝１０
〔ＵＩ〕，α＝５０〔ＵＩ〕，α＝１００〔ＵＩ〕の各
場合について応答時間を求め、さらに、追従速度を、式
（２６）より求め、計算結果を表１１（ｂ１）にまとめ
た。
【０１５４】〔１−５．４倍のオーバーサンプリングク
ロックリカバリの追従速度〕次に、４倍のオーバーサン
プリングクロックリカバリの追従速度を求める。４倍の
オーバーサンプリングクロックリカバリについても分解
能を、 ５０〔ｐｓｅｃ〕・・・・・・・・・・・・・・・・・・・・・・（２７−２） とする。一方、１回の遅れ（ＵＰ信号）又は進み（ＤＯ
ＷＮ信号）の検出に対する重み付けを０．２５とする。
したがって、４回の遅れ（ＵＰ信号）又は進み（ＤＯＷ
Ｎ信号）の検出で応答することとなり、時間にして、 ４００〔ｐｓｅｃ〕×４＝１６００〔ｐｓｅｃ〕・・・・・・・・（２８−２） となる。また、遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信
号）が検出し始める前に、入力データが遅れ方向に又は
進み方向に移動し、その変化点が、あるクロックエッジ
を通過してから、さらに隣のクロックエッジを通過する
までに時間がかかる。この時間はジッタによる入力デー
タの変化速度によって１相間隔（Ｔ／４＝１００〔ｐｓ
ｅｃ〕）を移動するのにかかる時間に相当する。したが
って、この１相間隔の移動時間をｔ４とすると、式（２
０）より、 Ｔ／４＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ４）・・・・・・（２９−２） となる。式（２９−２）にＴ＝４００〔ｐｓｅｃ〕を代入して変形すると、 ｔ４＝｛ｓｉｎ−１（１／２α）｝／２πｆｓ・・・・・・・・・・（３０−２ ） となる。式（３０−２）にｆｓ＝１００〔ｋＨｚ〕、α＝１．５〔ＵＩ〕を代入 して、 ｔ４＝０．５４１〔μｓｅｃ〕・・・・・・・・・・・・・・・・（３１−２） となる。 ４倍のオーバーサンプリングクロックリカバリの応答時間は、値（２８−２） 、値（３１−２）より、 １６００〔ｐｓｅｃ〕＋０．５４１〔μｓｅｃ〕＝０．５４２６〔μｓｅｃ〕・ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（３２−２） となる。したがって、式（２６）、値（２７−２）、値
（３２−２）より、４倍のオーバーサンプリングクロッ
クリカバリの追従速度は、５０〔ｐｓｅｃ〕／０．５４
２６〔μｓｅｃ〕＝０．００００９２〔ｓｅｃ／ｓｅ
ｃ〕となる。同様にして、α＝５〔ＵＩ〕，α＝１０
〔ＵＩ〕，α＝５０〔ＵＩ〕，α＝１００〔ＵＩ〕の各
場合について応答時間を求め、さらに、追従速度を、式
（２６）より求め、計算結果を表１１（ｂ２）にまとめ
た。
ロックリカバリの追従速度〕次に、４倍のオーバーサン
プリングクロックリカバリの追従速度を求める。４倍の
オーバーサンプリングクロックリカバリについても分解
能を、 ５０〔ｐｓｅｃ〕・・・・・・・・・・・・・・・・・・・・・・（２７−２） とする。一方、１回の遅れ（ＵＰ信号）又は進み（ＤＯ
ＷＮ信号）の検出に対する重み付けを０．２５とする。
したがって、４回の遅れ（ＵＰ信号）又は進み（ＤＯＷ
Ｎ信号）の検出で応答することとなり、時間にして、 ４００〔ｐｓｅｃ〕×４＝１６００〔ｐｓｅｃ〕・・・・・・・・（２８−２） となる。また、遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信
号）が検出し始める前に、入力データが遅れ方向に又は
進み方向に移動し、その変化点が、あるクロックエッジ
を通過してから、さらに隣のクロックエッジを通過する
までに時間がかかる。この時間はジッタによる入力デー
タの変化速度によって１相間隔（Ｔ／４＝１００〔ｐｓ
ｅｃ〕）を移動するのにかかる時間に相当する。したが
って、この１相間隔の移動時間をｔ４とすると、式（２
０）より、 Ｔ／４＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ４）・・・・・・（２９−２） となる。式（２９−２）にＴ＝４００〔ｐｓｅｃ〕を代入して変形すると、 ｔ４＝｛ｓｉｎ−１（１／２α）｝／２πｆｓ・・・・・・・・・・（３０−２ ） となる。式（３０−２）にｆｓ＝１００〔ｋＨｚ〕、α＝１．５〔ＵＩ〕を代入 して、 ｔ４＝０．５４１〔μｓｅｃ〕・・・・・・・・・・・・・・・・（３１−２） となる。 ４倍のオーバーサンプリングクロックリカバリの応答時間は、値（２８−２） 、値（３１−２）より、 １６００〔ｐｓｅｃ〕＋０．５４１〔μｓｅｃ〕＝０．５４２６〔μｓｅｃ〕・ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（３２−２） となる。したがって、式（２６）、値（２７−２）、値
（３２−２）より、４倍のオーバーサンプリングクロッ
クリカバリの追従速度は、５０〔ｐｓｅｃ〕／０．５４
２６〔μｓｅｃ〕＝０．００００９２〔ｓｅｃ／ｓｅ
ｃ〕となる。同様にして、α＝５〔ＵＩ〕，α＝１０
〔ＵＩ〕，α＝５０〔ＵＩ〕，α＝１００〔ＵＩ〕の各
場合について応答時間を求め、さらに、追従速度を、式
（２６）より求め、計算結果を表１１（ｂ２）にまとめ
た。
【０１５５】〔１−６．３倍のオーバーサンプリングク
ロックリカバリの追従速度〕次に、３倍のオーバーサン
プリングクロックリカバリの追従速度を求める。 ３倍のオーバーサンプリングクロックリカバリについても分解能を、 ５０〔ｐｓｅｃ〕・・・・・・・・・・・・・・・・・・・・・・（２７−３） とする。一方、１回の遅れ（ＵＰ信号）又は進み（ＤＯ
ＷＮ信号）の検出に対する重み付けを０．２５とする。
したがって、４回の遅れ（ＵＰ信号）又は進み（ＤＯＷ
Ｎ信号）の検出で応答することとなり、時間にして、 ４００〔ｐｓｅｃ〕×４＝１６００〔ｐｓｅｃ〕・・・・・・・・（２８−３） となる。また、遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信
号）が検出し始める前に、入力データが遅れ方向に又は
進み方向に移動し、その変化点が、あるクロックエッジ
を通過してから、さらに隣のクロックエッジを通過する
までに時間がかかる。この時間はジッタによる入力デー
タの変化速度によって１相間隔（Ｔ／３≒１３３．３３
〔ｐｓｅｃ〕）を移動するのにかかる時間に相当する。
したがって、この１相間隔の移動時間をｔ５とすると、
式（２０）より、 Ｔ／３＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ５）・・・・・・（２９−３） となる。式（２９−３）にＴ＝４００〔ｐｓｅｃ〕を代入して変形すると、 ｔ５＝｛ｓｉｎ−１（２／３α）｝／２πｆｓ・・・・・・・・・・（３０−３ ） となる。式（３０−３）にｆｓ＝１００〔ｋＨｚ〕、α＝１．５〔ＵＩ〕を代入 して、 ｔ５＝０．７３〔μｓｅｃ〕・・・・・・・・・・・・・・・・・（３１−３） となる。 ３倍のオーバーサンプリングクロックリカバリの応答時間は、値（２８−３） 、値（３１−３）より、 １６００〔ｐｓｅｃ〕＋０．７３〔μｓｅｃ〕＝０．７３１６〔μｓｅｃ〕・・ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（３２−３） となる。したがって、式（２６）、値（２７−３）、値
（３２−３）より、３倍のオーバーサンプリングクロッ
クリカバリの追従速度は、５０〔ｐｓｅｃ〕／０．７３
１６〔μｓｅｃ〕＝０．００００６８〔ｓｅｃ／ｓｅ
ｃ〕となる。同様にして、α＝５〔ＵＩ〕，α＝１０
〔ＵＩ〕，α＝５０〔ＵＩ〕，α＝１００〔ＵＩ〕の各
場合について応答時間を求め、さらに、追従速度を、式
（２６）より求め、計算結果を表１１（ｂ３）にまとめ
た。
ロックリカバリの追従速度〕次に、３倍のオーバーサン
プリングクロックリカバリの追従速度を求める。 ３倍のオーバーサンプリングクロックリカバリについても分解能を、 ５０〔ｐｓｅｃ〕・・・・・・・・・・・・・・・・・・・・・・（２７−３） とする。一方、１回の遅れ（ＵＰ信号）又は進み（ＤＯ
ＷＮ信号）の検出に対する重み付けを０．２５とする。
したがって、４回の遅れ（ＵＰ信号）又は進み（ＤＯＷ
Ｎ信号）の検出で応答することとなり、時間にして、 ４００〔ｐｓｅｃ〕×４＝１６００〔ｐｓｅｃ〕・・・・・・・・（２８−３） となる。また、遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信
号）が検出し始める前に、入力データが遅れ方向に又は
進み方向に移動し、その変化点が、あるクロックエッジ
を通過してから、さらに隣のクロックエッジを通過する
までに時間がかかる。この時間はジッタによる入力デー
タの変化速度によって１相間隔（Ｔ／３≒１３３．３３
〔ｐｓｅｃ〕）を移動するのにかかる時間に相当する。
したがって、この１相間隔の移動時間をｔ５とすると、
式（２０）より、 Ｔ／３＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ５）・・・・・・（２９−３） となる。式（２９−３）にＴ＝４００〔ｐｓｅｃ〕を代入して変形すると、 ｔ５＝｛ｓｉｎ−１（２／３α）｝／２πｆｓ・・・・・・・・・・（３０−３ ） となる。式（３０−３）にｆｓ＝１００〔ｋＨｚ〕、α＝１．５〔ＵＩ〕を代入 して、 ｔ５＝０．７３〔μｓｅｃ〕・・・・・・・・・・・・・・・・・（３１−３） となる。 ３倍のオーバーサンプリングクロックリカバリの応答時間は、値（２８−３） 、値（３１−３）より、 １６００〔ｐｓｅｃ〕＋０．７３〔μｓｅｃ〕＝０．７３１６〔μｓｅｃ〕・・ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（３２−３） となる。したがって、式（２６）、値（２７−３）、値
（３２−３）より、３倍のオーバーサンプリングクロッ
クリカバリの追従速度は、５０〔ｐｓｅｃ〕／０．７３
１６〔μｓｅｃ〕＝０．００００６８〔ｓｅｃ／ｓｅ
ｃ〕となる。同様にして、α＝５〔ＵＩ〕，α＝１０
〔ＵＩ〕，α＝５０〔ＵＩ〕，α＝１００〔ＵＩ〕の各
場合について応答時間を求め、さらに、追従速度を、式
（２６）より求め、計算結果を表１１（ｂ３）にまとめ
た。
【０１５６】〔１−７．本発明の実施の形態のオーバー
サンプリングクロックリカバリの追従速度〕次に、本発
明の実施の形態のオーバーサンプリングクロックリカバ
リの追従速度を求める。本発明上記実施形態のオーバー
サンプリングクロックリカバリの場合、データ１ビット
（４００〔ｐｓｅｃ〕）の範囲内に３相又は４相のクロ
ックエッジが配列し、少なくともそのうち２相が狭まっ
た相間隔を形成する。分解能（１相間隔）は以下のよう
に計算できる。 （４００〔ｐｓｅｃ〕×８／７）−（４００〔ｐｓｅｃ〕×８／７）＝４００／ ７≒５７．１〔ｐｓｅｃ〕・・・・・・・・・・・・・・・・・・（２７−４） 一方、１回の遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信
号）の検出に対する重み付けを０．２５とする。したが
って、４回の遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信
号）の検出で応答することとなり、時間にして、 ４００〔ｐｓｅｃ〕×４＝１６００〔ｐｓｅｃ〕・・・・・・・・（２８−４） となる。また、遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信
号）が検出し始める前に、入力データが遅れ方向に又は
進み方向に移動し、その変化点が、あるクロックエッジ
を通過してから、さらに隣のクロックエッジを通過する
までに時間がかかる。この時間はジッタによる入力デー
タの変化速度によって１相間隔（４００／７〔ｐｓｅ
ｃ〕）を移動するのにかかる時間に相当する。したがっ
て、この１相間隔の移動時間をｔ６とすると、式（２
０）より、 Ｔ／７＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ６）・・・・・・（２９−４） となる。式（２９−４）にＴ＝４００〔ｐｓｅｃ〕を代入して変形すると、 ｔ６＝｛ｓｉｎ−１（２／７α）｝／２πｆｓ・・・・・・・・・・（３０−４ ） となる。式（３０−４）にｆｓ＝１００〔ｋＨｚ〕、α＝１．５〔ＵＩ〕を代入 して、 ｔ６＝０．３０３〔μｓｅｃ〕・・・・・・・・・・・・・・・・（３１−４） となる。本発明上記実施形態のオーバーサンプリングク
ロックリカバリの応答時間は、値（２８−４）、値（３
１−４）より、 １６００〔ｐｓｅｃ〕＋０．３０３〔μｓｅｃ〕＝０．３０４６〔μｓｅｃ〕・ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（３２−４ ） となる。したがって、式（２６）、値（２７−４）、値
（３２−４）より、本発明上記実施形態のオーバーサン
プリングクロックリカバリの追従速度は、５７．１〔ｐ
ｓｅｃ〕／０．３０４６〔μｓｅｃ〕＝０．０００１９
〔ｓｅｃ／ｓｅｃ〕となる。同様にして、α＝５〔Ｕ
Ｉ〕，α＝１０〔ＵＩ〕，α＝５０〔ＵＩ〕，α＝１０
０〔ＵＩ〕の各場合について応答時間を求め、さらに、
追従速度を、式（２６）より求め、計算結果を表１１
（ｂ４）にまとめた。
サンプリングクロックリカバリの追従速度〕次に、本発
明の実施の形態のオーバーサンプリングクロックリカバ
リの追従速度を求める。本発明上記実施形態のオーバー
サンプリングクロックリカバリの場合、データ１ビット
（４００〔ｐｓｅｃ〕）の範囲内に３相又は４相のクロ
ックエッジが配列し、少なくともそのうち２相が狭まっ
た相間隔を形成する。分解能（１相間隔）は以下のよう
に計算できる。 （４００〔ｐｓｅｃ〕×８／７）−（４００〔ｐｓｅｃ〕×８／７）＝４００／ ７≒５７．１〔ｐｓｅｃ〕・・・・・・・・・・・・・・・・・・（２７−４） 一方、１回の遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信
号）の検出に対する重み付けを０．２５とする。したが
って、４回の遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信
号）の検出で応答することとなり、時間にして、 ４００〔ｐｓｅｃ〕×４＝１６００〔ｐｓｅｃ〕・・・・・・・・（２８−４） となる。また、遅れ（ＵＰ信号）又は進み（ＤＯＷＮ信
号）が検出し始める前に、入力データが遅れ方向に又は
進み方向に移動し、その変化点が、あるクロックエッジ
を通過してから、さらに隣のクロックエッジを通過する
までに時間がかかる。この時間はジッタによる入力デー
タの変化速度によって１相間隔（４００／７〔ｐｓｅ
ｃ〕）を移動するのにかかる時間に相当する。したがっ
て、この１相間隔の移動時間をｔ６とすると、式（２
０）より、 Ｔ／７＝（αＴ／２）・ｓｉｎ（２π・ｆｓ・ｔ６）・・・・・・（２９−４） となる。式（２９−４）にＴ＝４００〔ｐｓｅｃ〕を代入して変形すると、 ｔ６＝｛ｓｉｎ−１（２／７α）｝／２πｆｓ・・・・・・・・・・（３０−４ ） となる。式（３０−４）にｆｓ＝１００〔ｋＨｚ〕、α＝１．５〔ＵＩ〕を代入 して、 ｔ６＝０．３０３〔μｓｅｃ〕・・・・・・・・・・・・・・・・（３１−４） となる。本発明上記実施形態のオーバーサンプリングク
ロックリカバリの応答時間は、値（２８−４）、値（３
１−４）より、 １６００〔ｐｓｅｃ〕＋０．３０３〔μｓｅｃ〕＝０．３０４６〔μｓｅｃ〕・ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（３２−４ ） となる。したがって、式（２６）、値（２７−４）、値
（３２−４）より、本発明上記実施形態のオーバーサン
プリングクロックリカバリの追従速度は、５７．１〔ｐ
ｓｅｃ〕／０．３０４６〔μｓｅｃ〕＝０．０００１９
〔ｓｅｃ／ｓｅｃ〕となる。同様にして、α＝５〔Ｕ
Ｉ〕，α＝１０〔ＵＩ〕，α＝５０〔ＵＩ〕，α＝１０
０〔ＵＩ〕の各場合について応答時間を求め、さらに、
追従速度を、式（２６）より求め、計算結果を表１１
（ｂ４）にまとめた。
【０１５７】
【表１２】
【０１５８】
【表１３】
【０１５９】〔２．従来技術に比較した有利な効果〕表
１１に示したジッタの大きさαと、入力データの変化速
度又は各クロックリカバリの追従速度との関係を示すグ
ラフを表１２に示した。また、表１１に示したジッタの
大きさαと、各クロックリカバリの応答時間との関係を
示すグラフを表１３に示した。
１１に示したジッタの大きさαと、入力データの変化速
度又は各クロックリカバリの追従速度との関係を示すグ
ラフを表１２に示した。また、表１１に示したジッタの
大きさαと、各クロックリカバリの応答時間との関係を
示すグラフを表１３に示した。
【０１６０】表１２のグラフに示すように、ジッタの大
きさαのが大きくなるほど、入力データの変化速度は速
くなる。表１２のグラフにおいて、入力データの変化速
度にクロックの追従速度が下回る場合には、その落差が
大きくなるほどクロックは入力データに追従できない傾
向となり、追従性が低下する。一方、入力データの変化
速度にクロックの追従速度が上回る場合には、その落差
が大きくなるほどクロックは入力データの変化に対して
過剰にシフトされ、却って入力データに追従することは
できない傾向が強まり、追従性が低下する。すなわち、
常に入力データの変化速度と同等の追従速度で追従する
ことが最も追従性が良いこととなる。グラフで言えば、
入力データの変化速度のグラフに近接して沿うような追
従速度のグラフを呈するオーバーサンプリングクロック
リカバリが最適である。
きさαのが大きくなるほど、入力データの変化速度は速
くなる。表１２のグラフにおいて、入力データの変化速
度にクロックの追従速度が下回る場合には、その落差が
大きくなるほどクロックは入力データに追従できない傾
向となり、追従性が低下する。一方、入力データの変化
速度にクロックの追従速度が上回る場合には、その落差
が大きくなるほどクロックは入力データの変化に対して
過剰にシフトされ、却って入力データに追従することは
できない傾向が強まり、追従性が低下する。すなわち、
常に入力データの変化速度と同等の追従速度で追従する
ことが最も追従性が良いこととなる。グラフで言えば、
入力データの変化速度のグラフに近接して沿うような追
従速度のグラフを呈するオーバーサンプリングクロック
リカバリが最適である。
【０１６１】２倍のデジタル型オーバーサンプリングク
ロックリカバリでは、クロックの追従速度は、ジッタの
大小、入力データの変化速度の大小によらず一定であ
る。したがって、表１２のグラフに示すようにジッタの
比較的大きい領域（１０〜１００〔ＵＩ〕程度）若しく
は比較的小さい領域（１．５〜１０〔ＵＩ〕程度）又は
その双方において、追従性が著しく低下するおそれがあ
る。３倍、４倍のオーバーサンプリングクロックリカバ
リでは、クロックの追従速度は、ジッタの大小、入力デ
ータの変化速度の大小によって変化するが、表１２のグ
ラフに示すようにジッタの比較的大きい領域（１０〜１
００〔ＵＩ〕程度）において、十分な追従速度が得られ
ず追従性が著しく低下するおそれがある。８倍及び本発
明上記実施形態のオーバーサンプリングクロックリカバ
リでは、クロックの追従速度は、ジッタの大小、入力デ
ータの変化速度の大小によって変化し、最も入力データ
の変化速度のグラフに近接して沿うような追従速度のグ
ラフを呈する。したがって、ジッタの大小によらず必要
十分な追従速度が得られ高い追従性を有する。なお、３
倍、４倍、８倍及び本発明上記実施形態のオーバーサン
プリングクロックリカバリがジッタが大きくなるに従っ
て追従速度が速くなるのは、表１３のグラフに示すよう
にジッタが大きくなるに従って応答時間が短くなるから
である。
ロックリカバリでは、クロックの追従速度は、ジッタの
大小、入力データの変化速度の大小によらず一定であ
る。したがって、表１２のグラフに示すようにジッタの
比較的大きい領域（１０〜１００〔ＵＩ〕程度）若しく
は比較的小さい領域（１．５〜１０〔ＵＩ〕程度）又は
その双方において、追従性が著しく低下するおそれがあ
る。３倍、４倍のオーバーサンプリングクロックリカバ
リでは、クロックの追従速度は、ジッタの大小、入力デ
ータの変化速度の大小によって変化するが、表１２のグ
ラフに示すようにジッタの比較的大きい領域（１０〜１
００〔ＵＩ〕程度）において、十分な追従速度が得られ
ず追従性が著しく低下するおそれがある。８倍及び本発
明上記実施形態のオーバーサンプリングクロックリカバ
リでは、クロックの追従速度は、ジッタの大小、入力デ
ータの変化速度の大小によって変化し、最も入力データ
の変化速度のグラフに近接して沿うような追従速度のグ
ラフを呈する。したがって、ジッタの大小によらず必要
十分な追従速度が得られ高い追従性を有する。なお、３
倍、４倍、８倍及び本発明上記実施形態のオーバーサン
プリングクロックリカバリがジッタが大きくなるに従っ
て追従速度が速くなるのは、表１３のグラフに示すよう
にジッタが大きくなるに従って応答時間が短くなるから
である。
【０１６２】したがって、本発明上記実施形態のオーバ
ーサンプリングクロックリカバリによれば、データ１ビ
ット当たり８相のクロックによってサンプリングする８
倍のオーバーサンプリングクロックリカバリと同等の高
い追従性を、データ１ビット当たり３相又は４相という
少ない相数で実現することができるという従来技術に比
較した有利な効果を有する。すなわち本発明は、データ
の速度変化に十分に追従する高い追従性を、比較的少な
い相数のクロックで実現することができるという従来技
術に比較した有利な効果を有する。
ーサンプリングクロックリカバリによれば、データ１ビ
ット当たり８相のクロックによってサンプリングする８
倍のオーバーサンプリングクロックリカバリと同等の高
い追従性を、データ１ビット当たり３相又は４相という
少ない相数で実現することができるという従来技術に比
較した有利な効果を有する。すなわち本発明は、データ
の速度変化に十分に追従する高い追従性を、比較的少な
い相数のクロックで実現することができるという従来技
術に比較した有利な効果を有する。
【図１】 本発明の実施の形態１のオーバーサンプリン
グクロックリカバリ法を説明するための模式的波形図で
ある。
グクロックリカバリ法を説明するための模式的波形図で
ある。
【図２】 本発明の実施の形態２のオーバーサンプリン
グクロックリカバリ回路の全体構成を示すブロック回路
図である。
グクロックリカバリ回路の全体構成を示すブロック回路
図である。
【図３】 本発明の実施の形態２におけるクロックエッ
ジの位置関係を示す模式的波形図であり、（ａ）は３１
２．５ＭＨｚのクロックの波形図、（ｂ）は１４相の多
相クロックＣＫ１〜ＣＫ１４の立ち上がりエッジを描い
た波形図、（ｃ）は１６相の多相クロックＣＬＫ１〜Ｃ
ＬＫ１６の立ち上がりエッジを描いた波形図である。
ジの位置関係を示す模式的波形図であり、（ａ）は３１
２．５ＭＨｚのクロックの波形図、（ｂ）は１４相の多
相クロックＣＫ１〜ＣＫ１４の立ち上がりエッジを描い
た波形図、（ｃ）は１６相の多相クロックＣＬＫ１〜Ｃ
ＬＫ１６の立ち上がりエッジを描いた波形図である。
【図４】 本発明の実施の形態２におけるＰＬＬ１０及
び７段ＤＬＬ２０を示す回路図である。
び７段ＤＬＬ２０を示す回路図である。
【図５】 図２における面Ａに構成されるセレクタ３１
ａ、反転切換回路３２ａ及び８段ＤＬＬ４０ａを示す回
路図である。
ａ、反転切換回路３２ａ及び８段ＤＬＬ４０ａを示す回
路図である。
【図６】 図２における面Ｂに構成されるセレクタ３１
ｂ、反転切換回路３２ｂ及び８段ＤＬＬ４０ｂを示す回
路図である。
ｂ、反転切換回路３２ｂ及び８段ＤＬＬ４０ｂを示す回
路図である。
【図７】 本発明の実施形態における入力データｉと立
ち上がりクロックエッジの位置関係を示す模式的波形図
である。
ち上がりクロックエッジの位置関係を示す模式的波形図
である。
【図８】 本発明の実施の形態２における位相比較部５
０の内部構成を示すブロック図である。
０の内部構成を示すブロック図である。
【図９】 本発明の実施の形態２における位相比較器内
部の回路を示す回路図である。
部の回路を示す回路図である。
【図１０】本発明の実施の形態３のオーバーサンプリン
グクロックリカバリ方法を説明するための模式的波形図
である。
グクロックリカバリ方法を説明するための模式的波形図
である。
【図１１】本発明の実施の形態４における位相比較部５
４の内部構成を示すブロック図である。
４の内部構成を示すブロック図である。
【図１２】本発明の実施の形態４における位相比較器内
部の回路を示す回路図である。
部の回路を示す回路図である。
【図１３】（ａ）は、従来の８倍のオーバーサンプリン
グにおけるデータ波形とクロックエッジの模式的波形図
である。（ｂ）は、従来の２倍のオーバーサンプリング
におけるデータ波形とクロックエッジの模式的波形図で
ある。
グにおけるデータ波形とクロックエッジの模式的波形図
である。（ｂ）は、従来の２倍のオーバーサンプリング
におけるデータ波形とクロックエッジの模式的波形図で
ある。
Claims (14)
- 【請求項１】 入力データの１ビットに対して３相以上
の間隔が不均等な多相クロックを生成し、そのうち比較
的狭い間隔を有する２相のクロックのエッジ間のいずれ
かの位相が前記入力データの変化点の位相に同期するよ
うに前記不均等な多相クロックの位相を制御するオーバ
ーサンプリングクロックリカバリ方法において、遅延ロ
ックループ及び選択回路を用いて２組以上の均等な多相
クロックの位相を前記遅延ロックループを構成する１の
遅延バッファの伝搬遅延時間より小さい分解能でそれぞ
れデジタル制御し、前記デジタル制御によって、一組の
均等な多相クロックと他の一組の均等な多相クロックと
の位相差を、前記伝搬遅延時間より短い位相差に保持
し、前記２組以上の均等な多相クロックを併せて前記不
均等な多相クロックとして用いることを特徴とするオー
バーサンプリングクロックリカバリ方法。 - 【請求項２】 入力データの１ビットに対して３相以上
のクロックからなり、配列に粗密を有し、その粗密の周
期が前記入力データの１ビット長に等しい粗密多相クロ
ックを生成し、密な部分のクロックエッジ間のいずれか
の位相が前記入力データの変化点の位相に同期するよう
に前記粗密多相クロックの位相を制御するオーバーサン
プリングクロックリカバリ方法において、遅延ロックル
ープ及び選択回路を用いて２組以上の均等な多相クロッ
クの位相を前記遅延ロックループを構成する１の遅延バ
ッファの伝搬遅延時間より小さい分解能でそれぞれデジ
タル制御し、前記デジタル制御によって、一組の均等な
多相クロックと他の一組の均等な多相クロックとの位相
差を、前記伝搬遅延時間より短い位相差に保持し、前記
２組以上の均等な多相クロックを併せて前記粗密多相ク
ロックとして用いることを特徴とするオーバーサンプリ
ングクロックリカバリ方法。 - 【請求項３】 前記クロックを前記入力データの１ビッ
トに対して３相とすることを特徴とする請求項１又は請
求項２に記載のオーバーサンプリングクロックリカバリ
方法。 - 【請求項４】 入力データの１ビットに対して４相以上
の間隔が不均等な多相クロックを生成し、そのうち比較
的狭い間隔を有する１組のクロックのエッジ間のいずれ
かの位相が前記入力データの変化点の位相に同期するよ
うに前記不均等な多相クロックの位相を制御するととも
に、前記１組のクロックから比較的広い相間隔を介して
ほぼ２分の１ビット長離れた他の１組の比較的狭い間隔
を有するクロックのエッジ間のいずれかの位相が前記入
力データの変化点の位相に同期することを回避するよう
に前記不均等な多相クロックの位相を制御することを特
徴とするオーバーサンプリングクロックリカバリ方法。 - 【請求項５】 入力データの１ビットに対して４相以上
のクロックからなり、配列に粗密を有し、その粗密の周
期が前記入力データの１ビット長の２分の１に等しい粗
密多相クロックを生成し、密な部分のクロックエッジ間
のいずれかの位相が前記入力データの変化点の位相に同
期するように前記粗密多相クロックの位相を制御すると
ともに、前記密な部分に粗な部分を介して隣接する他の
密な部分のクロックエッジ間のいずれかの位相が前記入
力データの変化点の位相に同期することを回避するよう
に前記粗密多相クロックの位相を制御することを特徴と
するオーバーサンプリングクロックリカバリ方法。 - 【請求項６】遅延ロックループ及び選択回路を用いて２
組以上の均等な多相クロックの位相を前記遅延ロックル
ープを構成する１の遅延バッファの伝搬遅延時間より小
さい分解能でそれぞれデジタル制御し、前記デジタル制
御によって、一組の均等な多相クロックと他の一組の均
等な多相クロックとの位相差を、前記伝搬遅延時間より
短い位相差に保持し、前記２組以上の均等な多相クロッ
クを併せて前記不均等な多相クロックとして用いること
を特徴とする請求項４に記載のオーバーサンプリングク
ロックリカバリ方法。 - 【請求項７】遅延ロックループ及び選択回路を用いて２
組以上の均等な多相クロックの位相を前記遅延ロックル
ープを構成する１の遅延バッファの伝搬遅延時間より小
さい分解能でそれぞれデジタル制御し、前記デジタル制
御によって、一組の均等な多相クロックと他の一組の均
等な多相クロックとの位相差を、前記伝搬遅延時間より
短い位相差に保持し、前記２組以上の均等な多相クロッ
クを併せて前記粗密多相クロックとして用いることを特
徴とする請求項５に記載のオーバーサンプリングクロッ
クリカバリ方法。 - 【請求項８】 前記クロックを前記入力データの１ビッ
トに対して４相とすることを特徴とする請求項４から請
求項７のうちいずれか一に記載のオーバーサンプリング
クロックリカバリ方法。 - 【請求項９】 位相が固定され均等な相間隔を有する第
一の多相クロックと、前記第一の多相クロックの相間隔
と異なる均等な相間隔を有する第二の多相クロックとを
用い、前記第一の多相クロックを構成する一のクロック
と、前記第二の多相クロックを構成する一のクロックと
を位相同期させ、その位相同期させるクロックの組み合
わせを切り換えることにより、前記第二の多相クロック
の位相をシフトするデジタル位相制御方法を用いて、多
相クロックの位相を制御することを特徴とする請求項１
から請求項８のうちいずれか一に記載のオーバーサンプ
リングクロックリカバリ方法。 - 【請求項１０】 位相が固定され均等な相間隔を有する
第一の多相クロックと、前記第一の多相クロックの相間
隔と異なる均等な相間隔を有する第二の多相クロック及
び第三の多相クロックとを用い、前記第一の多相クロッ
クを構成する一のクロックと、前記第二の多相クロック
を構成する一のクロック信号、前記第一の多相クロック
を構成する一のクロックと、前記第三の多相クロックを
構成する一のクロック信号、とをそれぞれ位相同期さ
せ、その位相同期させるクロックの組み合わせを切り換
えることにより、前記第二の多相クロックと前記第三の
多相クロックとの位相差を保持しつつ、前記入力データ
のサンプリングに用いる第二及び第三の多相クロックの
位相を制御することを特徴とする請求項１から請求項８
のうちいずれか一に記載のオーバーサンプリングクロッ
クリカバリ方法。 - 【請求項１１】 前記第二及び第三の多相クロックの位
相を制御する分解能と、前記第二の多相クロックと前記
第三の多相クロックとの位相差とを等しくすることを特
徴とする請求項１０に記載のオーバーサンプリングクロ
ックリカバリ方法。 - 【請求項１２】 ｍ段の遅延バッファが構成された第一
の遅延ロックループと、ｎ段（ｎ≠ｍ）の遅延バッファ
が構成された第二の遅延ロックループと、前記ｍ段の遅
延バッファから一の遅延バッファを選択してクロックを
取り出す第一の選択回路と、前記第二の遅延ロックルー
プのｎ段の遅延バッファから一の遅延バッファを選択し
てその遅延バッファに前記第一の選択回路が取り出した
クロックを入力する第二の選択回路と、ｎ段の遅延バッ
ファが構成された第三の遅延ロックループと、前記ｍ段
の遅延バッファから一の遅延バッファを選択してクロッ
クを取り出す第三の選択回路と、前記第三の遅延ロック
ループのｎ段の遅延バッファから一の遅延バッファを選
択してその遅延バッファに前記第三の選択回路が取り出
したクロックを入力する第四の選択回路と、前記第二の
遅延ロックループから出力されるクロック及び前記第三
の遅延ロックループから出力されるクロックの双方によ
り入力データをサンプリングして、前記入力データに対
するクロックの遅れ・進みを検出する位相比較部と、前
記位相比較部の検出結果に基づき前記第一、第二、第
三、及び第四の選択回路を制御する制御回路とを備える
ことを特徴とするオーバーサンプリングクロックリカバ
リ回路。 - 【請求項１３】 位相制御の分解能が前記遅延バッファ
の伝搬遅延時間より小さく設定され、前記制御回路は、
前記第一及び第二の選択回路と、前記第三及び第四の選
択回路とで１分解能異なる位相制御を行うことを特徴と
する請求項１２に記載のオーバーサンプリングクロック
リカバリ回路。 - 【請求項１４】 前記第二及び第三の遅延ロックループ
は、環状に連接されたｎ段の遅延バッファをそれぞれ有
し、前記第二の遅延ロックループにあっては前記第二の
選択回路により、前記第三の遅延ロックループにあって
は第四の選択回路により入力された遅延バッファを初段
をするｎ段の遅延線の入出力信号の位相を比較するよう
に切り換わることを特徴とする請求項１２又は請求項１
３に記載のオーバーサンプリングクロックリカバリ回
路。
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