JP2002305437A5 - - Google Patents

Claims (12)

1. アクセスアドレス信号に基づいて複数のバンクを備えた同期型ＤＲＡＭをアクセスする同期型ＤＲＡＭのアクセス方法において、
   前記同期型ＤＲＡＭの各バンクの最終アドレス又は前記最終アドレス近辺のアドレスを比較アドレスとしてレジスタに記憶し、
   前記アクセスアドレス信号に含まれるコラムアドレスと前記比較アドレスとを比較し、該比較結果に基づいて、前記コラムアドレスが前記比較アドレスと一致する場合に、当該コラムアドレスにてアクセスするバンクの次のバンクに対するアクティブコマンドを発行するようにした同期型ＤＲＡＭのアクセス方法。
2. 請求項１に記載の同期型ＤＲＡＭのアクセス方法において、
   前記同期型ＤＲＡＭが所定回数以上連続してアクセスされた連続アクセスを確認した後、前記コラムアドレスが前記比較アドレスと一致した場合に次のバンクに対するアクティブコマンドを発行するようにした同期型ＤＲＡＭのアクセス方法。
3. 請求項２に記載の同期型ＤＲＡＭのアクセス方法において、
   前記同期型ＤＲＡＭを連続してアクセスした回数をカウントし、該カウント結果に基づいて前記連続アクセスを確認するようにした同期型ＤＲＡＭのアクセス方法。
4. アドレス信号に基づいて複数のバンクを備えた同期型ＤＲＡＭをアクセスする同期型ＤＲＡＭのアクセス方法において、
   アクセスに対応して入力される第１命令と、第２の命令とを記憶すると共に、前記第１命令及び第２命令におけるアドレス信号を第１アドレス及び第２アドレスとして記憶し、選択信号に基づいて前記第１命令又は前記第２命令を選択命令として出力し、前記選択信号に基づいて前記第１アドレス又は前記第２アドレスを選択アドレスとして出力し、前記選択アドレスのバンクアドレス，ローアドレスと前記第１アドレス及び第２アドレスのバンクアドレス及びローアドレスを比較し、前記第１命令及び第２命令がリード命令又はライト命令か否かを比較し、該比較結果に基づいて所定の場合に前記第１命令に対するコマンドを前記第２命令に対するコマンドよりも先に出力するようにした同期型ＤＲＡＭのアクセス方法。
5. 請求項４に記載の同期型ＤＲＡＭのアクセス方法において、
   前記選択アドレスに対して前記第１アドレスのローアドレス及びバンクアドレスが一致する場合に、第１命令に対するコマンドを前記第２命令に対するコマンドよりも先に同期型ＤＲＡＭに出力するようにした同期型ＤＲＡＭのアクセス方法。
6. アドレス信号に基づいて複数のバンクを備えた同期型ＤＲＡＭをアクセスする同期型ＤＲＡＭのアクセス方法において、
   バンク切り替えを伴うリード又はライトコマンドを発行する時に、アクティブコマンド，プリチャージコマンド，リード又はライトコマンドの順番でコマンドを発行するようにした同期型ＤＲＡＭのアクセス方法。
7. 請求項１乃至６のうちの何れか１項に記載の同期型ＤＲＡＭのアクセス方法において、
   前記同期型ＤＲＡＭが動作するためのクロック信号の供給／停止を前記同期型ＤＲＡＭの動作状態に基づいて制御するようにした同期型ＤＲＡＭのアクセス方法。
8. アクセスアドレス信号に基づいて複数のバンクを備えた同期型ＤＲＡＭをアクセスするインタフェース回路において、
   前記同期型ＤＲＡＭの各バンクの最終アドレス又は最終アドレス近辺のアドレスが比較アドレスとして記憶されたレジスタと、
   前記アクセスアドレス信号に含まれるコラムアドレスと前記レジスタに記憶された比較アドレスを比較するコラムアドレス比較回路と、
   前記コラムアドレス比較回路の比較結果に基づいて、入力されるコラムアドレスが比較アドレスと一致する場合に、当該コラムアドレスにてアクセスするバンクの次のバンクに対するアクティブコマンドを発行するコマンド生成部と
   を備えたインタフェース回路。
9. 請求項８に記載のインタフェース回路において、
   前記アクセスアドレス信号が入力され、該アクセスアドレスが連続しているか否かを検出するアドレス連続検出回路と、
   前記アドレス連続検出回路の検出結果に基づいて前記同期型ＤＲＡＭを連続してアクセスした回数をカウントする連続アクセスカウンタとを備え、
   前記コマンド生成部は、前記連続アクセスカウンタのカウント結果に基づいて前記同期型ＤＲＡＭが所定回数以上連続してアクセスした連続アクセスを確認した後、前記コラムアドレス比較回路の比較結果に基づいて次のバンクに対するアクティブコマンドを発行するようにしたインタフェース回路。
10. アクセスアドレス信号に基づいて複数のバンクを備えた同期型ＤＲＡＭをアクセスするインタフェース回路において、
    アクセスに対応して入力される命令を第１命令として記憶する第１命令バッファと、
    前記第１命令バッファの出力信号を第２命令として記憶する第２命令バッファと、
    前記第１命令及び第２命令におけるアドレス信号をそれぞれ第１アドレス及び第２アドレスとして記憶する第１アドレスバッファ及び第２アドレスバッファと、
    選択信号に基づいて前記
    第１命令バッファの出力信号又は前記第２命令バッファの出力信号を選択命令として出力する第１セレクタと、
    前記選択信号に基づいて前記第１アドレスバッファの出力信号又は前記第２アドレスバッファの出力信号を選択アドレスとして出力する第２セレクタと、
    前記第１アドレスバッファ及び第２アドレスバッファの出力信号と前記選択アドレスが入力され、前記選択アドレスのバンクアドレス，ローアドレスと前記第１第１アドレス及び第２アドレスのバンクアドレス，ローアドレスを比較し、該比較結果に基づいて第１判定信号を出力するアドレス比較器と、
    前記第１命令及び第２命令がリード命令又はライト命令か否かを比較し、該比較結果に基づいて第２判定信号を出力する命令比較器と、
    前記第１判定信号と前記第２判定信号とに基づいて、所定の場合に前記第１命令を前記第２命令よりも先に出力するべく選択信号を出力する選択信号生成回路と、
    を備えたインタフェース回路。
11. 請求項１０に記載のインタフェース回路において、
    前記選択信号生成回路は、
    前記選択アドレスに対して前記第１アドレスがローアドレス及びバンクアドレスが一致する場合に、第１命令を前記第２命令よりも先に出力するべく選択信号を出力するようにしたインタフェース回路。
12. 請求項８乃至１１のうちの何れか１項に記載のインタフェース回路と、
    同期型ＤＲＡＭが動作するためのクロック信号の供給／停止を前記同期型ＤＲＡＭの動作状態に基づいて制御するクロック制御回路とを備えた半導体集積回路装置。