JP2003017366A - 薄膜キャパシタ素子およびその製造方法 - Google Patents
薄膜キャパシタ素子およびその製造方法Info
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- 239000010409 thin film Substances 0.000 title claims abstract description 52
- 239000003990 capacitor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 239000012212 insulator Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims description 24
- 238000007747 plating Methods 0.000 claims description 15
- 239000007769 metal material Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 abstract description 27
- 239000000463 material Substances 0.000 abstract description 23
- 239000011810 insulating material Substances 0.000 abstract description 20
- 238000009713 electroplating Methods 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 32
- 229910052802 copper Inorganic materials 0.000 description 15
- 238000004544 sputter deposition Methods 0.000 description 13
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 11
- 229910052737 gold Inorganic materials 0.000 description 8
- 238000000059 patterning Methods 0.000 description 8
- 229910017121 AlSiO Inorganic materials 0.000 description 5
- 229910018104 Ni-P Inorganic materials 0.000 description 5
- 229910018536 Ni—P Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000001659 ion-beam spectroscopy Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910017083 AlN Inorganic materials 0.000 description 1
- 102100032047 Alsin Human genes 0.000 description 1
- 101710187109 Alsin Proteins 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】
【課題】 電極の短絡を確実に防止できると共に高Ｑ値
化を実現でき、かつ、使用可能な基板の制限が少ない薄
膜キャパシタ素子を提供すること。 【解決手段】 基板１の表面に成膜した下地材料９上に
レジストパターン１０を形成し、この下地材料９の表面
に導体材料１１を電解めっきした後、レジストパターン
１０を剥離して不要な下地材料９を除去することによ
り、基板１上に所望形状の下地層８と導体材料１１の積
層体を形成する。次いで、この積層体を覆うように基板
１上に絶縁材料１２を成膜した後、導体材料１１と絶縁
材料１２を研磨することにより、基板１上に上面が平坦
化された第１および第２の電極部２，３と絶縁体層４を
形成する。しかる後、第１の電極部２と絶縁体層４の上
面に誘電体層５をパターン形成し、最後に第１の電極部
２の上面に接続する第１の上部電極６と、誘電体層５の
表面を通って第２の電極部３の上面に接続する第２の上
部電極７とを形成することにより、誘電体層５を介して
第１の電極部２と第２の上部電極７が対向する薄膜キャ
パシタ素子を得る。
化を実現でき、かつ、使用可能な基板の制限が少ない薄
膜キャパシタ素子を提供すること。 【解決手段】 基板１の表面に成膜した下地材料９上に
レジストパターン１０を形成し、この下地材料９の表面
に導体材料１１を電解めっきした後、レジストパターン
１０を剥離して不要な下地材料９を除去することによ
り、基板１上に所望形状の下地層８と導体材料１１の積
層体を形成する。次いで、この積層体を覆うように基板
１上に絶縁材料１２を成膜した後、導体材料１１と絶縁
材料１２を研磨することにより、基板１上に上面が平坦
化された第１および第２の電極部２，３と絶縁体層４を
形成する。しかる後、第１の電極部２と絶縁体層４の上
面に誘電体層５をパターン形成し、最後に第１の電極部
２の上面に接続する第１の上部電極６と、誘電体層５の
表面を通って第２の電極部３の上面に接続する第２の上
部電極７とを形成することにより、誘電体層５を介して
第１の電極部２と第２の上部電極７が対向する薄膜キャ
パシタ素子を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、各種の小型電子回
路に用いられる薄膜キャパシタ素子およびその製造方法
に関する。
路に用いられる薄膜キャパシタ素子およびその製造方法
に関する。
【０００２】
【従来の技術】図５は従来より知られている薄膜キャパ
シタ素子の断面図であり、この薄膜キャパシタ素子は基
板１００上に順次形成された下部電極１０１と誘電体層
１０２および上部電極１０３の積層構造となっている。
シタ素子の断面図であり、この薄膜キャパシタ素子は基
板１００上に順次形成された下部電極１０１と誘電体層
１０２および上部電極１０３の積層構造となっている。
【０００３】基板１００はアルミナ１００ａの表面全体
にガラス膜１００ｂをコーティングしたグレーズドアル
ミナ基板で、その表面はガラス膜１００ｂによって平滑
化されている。下部電極１０１は基板１００上にスパッ
タ法やめっき法を用いて形成したＣｕ等を所望のパター
ン形状にエッチングしたものであり、この下部電極１０
１の端部にはテーパが形成されている。誘電体層１０２
は基板１００と下部電極１０１上にスパッタ法やＣＶＤ
法を用いて形成したＳｉＯ２を所望のパターン形状にエ
ッチングしたものであり、パターニング後の誘電体層１
０２は下部電極１０１の表面と端部のテーパ面を通って
基板１００上まで延びている。上部電極１０３は基板１
００と誘電体層１０２上にスパッタ法やめっき法を用い
て形成したＣｕ等を所望のパターン形状にエッチングし
たものであり、パターニング後の上部電極１０３は誘電
体層１０２の表面と端部のテーパ面を通って基板１００
上まで延びている。
にガラス膜１００ｂをコーティングしたグレーズドアル
ミナ基板で、その表面はガラス膜１００ｂによって平滑
化されている。下部電極１０１は基板１００上にスパッ
タ法やめっき法を用いて形成したＣｕ等を所望のパター
ン形状にエッチングしたものであり、この下部電極１０
１の端部にはテーパが形成されている。誘電体層１０２
は基板１００と下部電極１０１上にスパッタ法やＣＶＤ
法を用いて形成したＳｉＯ２を所望のパターン形状にエ
ッチングしたものであり、パターニング後の誘電体層１
０２は下部電極１０１の表面と端部のテーパ面を通って
基板１００上まで延びている。上部電極１０３は基板１
００と誘電体層１０２上にスパッタ法やめっき法を用い
て形成したＣｕ等を所望のパターン形状にエッチングし
たものであり、パターニング後の上部電極１０３は誘電
体層１０２の表面と端部のテーパ面を通って基板１００
上まで延びている。
【０００４】このように構成された薄膜キャパシタ素子
にあっては、下部電極１０１の端部がテーパ面となって
いるため、誘電体層１０２を下部電極１０１の表面から
基板１００上にかけて均一膜厚に形成することができ、
下部電極１０１と上部電極１０３の短絡を防止すること
ができる。
にあっては、下部電極１０１の端部がテーパ面となって
いるため、誘電体層１０２を下部電極１０１の表面から
基板１００上にかけて均一膜厚に形成することができ、
下部電極１０１と上部電極１０３の短絡を防止すること
ができる。
【０００５】
【発明が解決しようとする課題】前述の如く構成された
従来の薄膜キャパシタ素子では、下部電極１０１の端部
がテーパ面となっているため、誘電体層１０２を下部電
極１０１の表面から基板１００上にかけて均一膜厚に形
成することができ、下部電極１０１と上部電極１０３の
短絡を防止することができる。しかしながら、誘電体層
１０２の膜厚を均一化するためには、下部電極１０１の
テーパ角度をできるだけ緩やかにする必要があり、かか
るテーパ処理は製造工程の困難性を伴うという問題があ
った。また、このように傾斜角度の緩やかなテーパを形
成するためには、下部電極１０１の膜厚を薄く設定しな
ければならず、その結果、キャパシタのＱ値が低下する
という問題があった。さらに、下部電極１０１の膜厚を
薄くしなければならないため、基板１００として表面が
平滑化されたグレーズドアルミナ基板を使用する必要が
あり、安価なアルミナ基板を使用できないという制約も
あった。
従来の薄膜キャパシタ素子では、下部電極１０１の端部
がテーパ面となっているため、誘電体層１０２を下部電
極１０１の表面から基板１００上にかけて均一膜厚に形
成することができ、下部電極１０１と上部電極１０３の
短絡を防止することができる。しかしながら、誘電体層
１０２の膜厚を均一化するためには、下部電極１０１の
テーパ角度をできるだけ緩やかにする必要があり、かか
るテーパ処理は製造工程の困難性を伴うという問題があ
った。また、このように傾斜角度の緩やかなテーパを形
成するためには、下部電極１０１の膜厚を薄く設定しな
ければならず、その結果、キャパシタのＱ値が低下する
という問題があった。さらに、下部電極１０１の膜厚を
薄くしなければならないため、基板１００として表面が
平滑化されたグレーズドアルミナ基板を使用する必要が
あり、安価なアルミナ基板を使用できないという制約も
あった。
【０００６】本発明は、このような従来技術の実情に鑑
みてなされたもので、その目的は、電極の短絡を確実に
防止できると共に高Ｑ値化を実現でき、かつ、使用可能
な基板の制限が少ない薄膜キャパシタ素子を提供するこ
とにある。
みてなされたもので、その目的は、電極の短絡を確実に
防止できると共に高Ｑ値化を実現でき、かつ、使用可能
な基板の制限が少ない薄膜キャパシタ素子を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明による薄膜キャパシタ素子では、基板上に絶
縁体層によって分離された第１および第２の下部電極を
形成すると共に、これら絶縁体層と第１および第２の下
部電極の上面を平坦面となし、前記第１の下部電極上に
形成した誘電体層の端部を少なくとも前記絶縁体層まで
延出し、この誘電体層上に形成した上部電極を前記第２
の下部電極の上面に積層したことを特徴としている。
に、本発明による薄膜キャパシタ素子では、基板上に絶
縁体層によって分離された第１および第２の下部電極を
形成すると共に、これら絶縁体層と第１および第２の下
部電極の上面を平坦面となし、前記第１の下部電極上に
形成した誘電体層の端部を少なくとも前記絶縁体層まで
延出し、この誘電体層上に形成した上部電極を前記第２
の下部電極の上面に積層したことを特徴としている。
【０００８】このように構成された薄膜キャパシタ素子
にあっては、絶縁体層と第１および第２の下部電極の上
面が同一平面に平坦化処理されており、この平坦面に誘
電体層と上部電極が順次積層されているため、下部電極
の厚膜化を実現できると共に電極間の短絡を確実に防止
することができ、安価なアルミナ基板の使用も可能とな
る。
にあっては、絶縁体層と第１および第２の下部電極の上
面が同一平面に平坦化処理されており、この平坦面に誘
電体層と上部電極が順次積層されているため、下部電極
の厚膜化を実現できると共に電極間の短絡を確実に防止
することができ、安価なアルミナ基板の使用も可能とな
る。
【０００９】上記の構成において、薄膜キャパシタ素子
の容量値は誘電体層を介して対向する第１の下部電極と
上部電極の重なる範囲によって決定されが、この上部電
極とは別に第１の下部電極にも上部電極を接続すること
が好ましい。
の容量値は誘電体層を介して対向する第１の下部電極と
上部電極の重なる範囲によって決定されが、この上部電
極とは別に第１の下部電極にも上部電極を接続すること
が好ましい。
【００１０】また、上記目的を達成するために、本発明
による薄膜キャパシタ素子の製造方法では、基板上にギ
ャップによって分離された一対の下部電極をめっき形成
する下部電極形成工程と、前記ギャップの内部に絶縁体
層を成膜する絶縁体層形成工程と、前記両下部電極およ
び前記絶縁体層の上面を同一平面にする平坦化処理工程
と、前記一方の下部電極の上面から少なくとも前記絶縁
体層の上面にかけて誘電体層を形成する誘電体層形成工
程と、前記誘電体層の上面から前記他方の下部電極の上
面にかけて上部電極をめっき形成する上部電極形成工程
とを具備することを特徴としている。
による薄膜キャパシタ素子の製造方法では、基板上にギ
ャップによって分離された一対の下部電極をめっき形成
する下部電極形成工程と、前記ギャップの内部に絶縁体
層を成膜する絶縁体層形成工程と、前記両下部電極およ
び前記絶縁体層の上面を同一平面にする平坦化処理工程
と、前記一方の下部電極の上面から少なくとも前記絶縁
体層の上面にかけて誘電体層を形成する誘電体層形成工
程と、前記誘電体層の上面から前記他方の下部電極の上
面にかけて上部電極をめっき形成する上部電極形成工程
とを具備することを特徴としている。
【００１１】このような構成によれば、めっきを用いて
厚膜の下部電極を形成することにより、電極の低抵抗化
や高Ｑ値化を実現することができ、しかも、一対の下部
電極と絶縁体層の上面が同一平面に平坦化処理され、こ
の平坦面に誘電体層と上部電極が順次積層されると共
に、この上部電極に接続する下部電極と誘電体層の真下
に位置する下部電極とが絶縁体層を介して絶縁されてい
るため、電極間の短絡を確実に防止することができる。
厚膜の下部電極を形成することにより、電極の低抵抗化
や高Ｑ値化を実現することができ、しかも、一対の下部
電極と絶縁体層の上面が同一平面に平坦化処理され、こ
の平坦面に誘電体層と上部電極が順次積層されると共
に、この上部電極に接続する下部電極と誘電体層の真下
に位置する下部電極とが絶縁体層を介して絶縁されてい
るため、電極間の短絡を確実に防止することができる。
【００１２】上記の構成において、上部電極形成工程と
して、誘電体層上に積層される上部電極とは別に誘電体
層の真下の下部電極上にも別の上部電極を同時にめっき
形成することが好ましい。
して、誘電体層上に積層される上部電極とは別に誘電体
層の真下の下部電極上にも別の上部電極を同時にめっき
形成することが好ましい。
【００１３】また、上記の構成において、下部電極形成
工程として、基板上に下地層を形成した後、この下地層
の表面にレジストパターンを形成して金属材料をめっき
し、しかる後、レジストパターンを剥離して露出した下
地層を除去する工程を採用すると、所望形状の下部電極
と絶縁体層を簡単に形成することができるので好まし
い。
工程として、基板上に下地層を形成した後、この下地層
の表面にレジストパターンを形成して金属材料をめっき
し、しかる後、レジストパターンを剥離して露出した下
地層を除去する工程を採用すると、所望形状の下部電極
と絶縁体層を簡単に形成することができるので好まし
い。
【００１４】
【発明の実施の形態】以下、発明の実施の形態について
図面を参照して説明すると、図１は本発明の実施形態例
に係る薄膜キャパシタ素子の断面図、図２と図３は該薄
膜キャパシタ素子の製造工程を示す説明図である。
図面を参照して説明すると、図１は本発明の実施形態例
に係る薄膜キャパシタ素子の断面図、図２と図３は該薄
膜キャパシタ素子の製造工程を示す説明図である。
【００１５】図１に示すように、本実施形態例に係る薄
膜キャパシタ素子は、基板１上に形成された第１の電極
部２と第２の電極部３および絶縁体層４と、これらの平
坦な上面に形成された誘電体層５と第１の上部電極６お
よび第２の上部電極７とで構成されており、第１および
第２の電極部２，３は下地層８を介して基板１上に形成
されている。第１の電極部２と第２の電極部３とは絶縁
体層４によって分離されており、第１の上部電極６は第
１の電極部２からその左隣の絶縁体層４の上面にかけて
形成されている。誘電体層５は第１の電極部２からその
右隣の絶縁体層４の上面にかけて形成されており、第２
の上部電極７は誘電体層５から第２の電極部３の上面に
かけて形成されている。第１の電極部２と第１の上部電
極６は薄膜キャパシタ素子の下部電極として機能し、第
２の電極部３と第２の上部電極７は薄膜キャパシタ素子
の上部電極として機能するものであり、この薄膜キャパ
シタ素子の容量値は誘電体層５を介して対向する第１の
電極部２と第２の上部電極７の重なり部分で規定され
る。
膜キャパシタ素子は、基板１上に形成された第１の電極
部２と第２の電極部３および絶縁体層４と、これらの平
坦な上面に形成された誘電体層５と第１の上部電極６お
よび第２の上部電極７とで構成されており、第１および
第２の電極部２，３は下地層８を介して基板１上に形成
されている。第１の電極部２と第２の電極部３とは絶縁
体層４によって分離されており、第１の上部電極６は第
１の電極部２からその左隣の絶縁体層４の上面にかけて
形成されている。誘電体層５は第１の電極部２からその
右隣の絶縁体層４の上面にかけて形成されており、第２
の上部電極７は誘電体層５から第２の電極部３の上面に
かけて形成されている。第１の電極部２と第１の上部電
極６は薄膜キャパシタ素子の下部電極として機能し、第
２の電極部３と第２の上部電極７は薄膜キャパシタ素子
の上部電極として機能するものであり、この薄膜キャパ
シタ素子の容量値は誘電体層５を介して対向する第１の
電極部２と第２の上部電極７の重なり部分で規定され
る。
【００１６】基板１にはグレーズドアルミナ基板やグレ
ーズの無いアルミナ基板が用いられ、本実施形態例では
純度９９．５％のアルミナ基板を使用しているため、基
板１の表面の面粗度（Ｒａ）は３０〜１００ｎｍ程度の
凹凸面となっている。下地層８としてはＣｒ／Ｃｕ、Ｔ
ｉ／Ｃｕ、Ｃｒ／Ａｕ、Ｔｉ／Ａｕ等が用いられ、これ
らの材料を基板１の表面にスパッタ法や蒸着法あるいは
イオンビームスパッタ等を用いて成膜することによって
形成される。この場合、基板１への密着層となる下層の
ＣｒやＴｉの厚みは５〜５０ｎｍ、上層のＣｕやＡｕの
厚みは５０〜２００ｎｍ程度が好ましい。
ーズの無いアルミナ基板が用いられ、本実施形態例では
純度９９．５％のアルミナ基板を使用しているため、基
板１の表面の面粗度（Ｒａ）は３０〜１００ｎｍ程度の
凹凸面となっている。下地層８としてはＣｒ／Ｃｕ、Ｔ
ｉ／Ｃｕ、Ｃｒ／Ａｕ、Ｔｉ／Ａｕ等が用いられ、これ
らの材料を基板１の表面にスパッタ法や蒸着法あるいは
イオンビームスパッタ等を用いて成膜することによって
形成される。この場合、基板１への密着層となる下層の
ＣｒやＴｉの厚みは５〜５０ｎｍ、上層のＣｕやＡｕの
厚みは５０〜２００ｎｍ程度が好ましい。
【００１７】第１および第２の電極部２，３にはＣｕ、
Ａｕ、Ｃｕ／Ｎｉ、Ｃｕ／Ｎｉ−Ｐ等の導体材料が用い
られ、これらの導体材料を下地層８の表面に電解めっき
することによって形成される。下地層８と第１および第
２の電極部２，３は同一形状に形成されており、この場
合、基板１上に成膜した下地層８の表面に所望形状のレ
ジストパターンを形成した後、上記した導体材料を下地
層８の表面に電解めっきし、その後にレジストを剥離す
れば所望形状の第１および第２の電極部２，３が形成さ
れる。そして、かかるレジスト剥離後、レジストパター
ンによって覆われていた下地層８をイオンミリング法を
用いて除去すれば、第１および第２の電極部２，３と同
一形状の下地層８が形成される。絶縁体層４にはＡｌ２
Ｏ３等の絶縁材料が用いられ、この絶縁材料をスパッタ
法やＣＶＤ法により第１および第２の電極部２，３を覆
うように基板１上に成膜した後、第１および第２の電極
部２，３と絶縁材料の表面をＣＭＰ（Chemical Mechani
cal Polish）法を用いて平坦化することによって形成さ
れる。
Ａｕ、Ｃｕ／Ｎｉ、Ｃｕ／Ｎｉ−Ｐ等の導体材料が用い
られ、これらの導体材料を下地層８の表面に電解めっき
することによって形成される。下地層８と第１および第
２の電極部２，３は同一形状に形成されており、この場
合、基板１上に成膜した下地層８の表面に所望形状のレ
ジストパターンを形成した後、上記した導体材料を下地
層８の表面に電解めっきし、その後にレジストを剥離す
れば所望形状の第１および第２の電極部２，３が形成さ
れる。そして、かかるレジスト剥離後、レジストパター
ンによって覆われていた下地層８をイオンミリング法を
用いて除去すれば、第１および第２の電極部２，３と同
一形状の下地層８が形成される。絶縁体層４にはＡｌ２
Ｏ３等の絶縁材料が用いられ、この絶縁材料をスパッタ
法やＣＶＤ法により第１および第２の電極部２，３を覆
うように基板１上に成膜した後、第１および第２の電極
部２，３と絶縁材料の表面をＣＭＰ（Chemical Mechani
cal Polish）法を用いて平坦化することによって形成さ
れる。
【００１８】誘電体層５にはＳｉＯ２、Ｔａ２Ｏ５、Ａ
ｌＳｉＯ２等の絶縁材料が用いられ、これらの絶縁材料
をスパッタ法やＣＶＤ法により成膜した後、これを所望
形状にパターニングすることによって形成される。より
具体的には、まず、第１および第２の電極部２，３と絶
縁体層４の表面にＳｉＯ２、Ｔａ２Ｏ５、ＡｌＳｉＯ ２
等の絶縁材料を成膜した後、この絶縁材料上にレジスト
を塗布し、このレジストを露光／現像することにより所
望形状のレジストパターンを形成する。しかる後、この
レジストパターンをマスクとして、ＲＩＥ法においては
ＣＦ４ガスまたはＣ３Ｆ８あるいはそれらにＯ２を添加
したガスを用いて絶縁材料をエッチングし、ＲＩＥ法以
外ではＡｒガスを用いたイオンミリング法にて絶縁材料
をエッチングし、その後にレジストパターンを剥離すれ
ば所望形状の誘電体層５が形成される。
ｌＳｉＯ２等の絶縁材料が用いられ、これらの絶縁材料
をスパッタ法やＣＶＤ法により成膜した後、これを所望
形状にパターニングすることによって形成される。より
具体的には、まず、第１および第２の電極部２，３と絶
縁体層４の表面にＳｉＯ２、Ｔａ２Ｏ５、ＡｌＳｉＯ ２
等の絶縁材料を成膜した後、この絶縁材料上にレジスト
を塗布し、このレジストを露光／現像することにより所
望形状のレジストパターンを形成する。しかる後、この
レジストパターンをマスクとして、ＲＩＥ法においては
ＣＦ４ガスまたはＣ３Ｆ８あるいはそれらにＯ２を添加
したガスを用いて絶縁材料をエッチングし、ＲＩＥ法以
外ではＡｒガスを用いたイオンミリング法にて絶縁材料
をエッチングし、その後にレジストパターンを剥離すれ
ば所望形状の誘電体層５が形成される。
【００１９】第１および第２の上部電極６，７は第１お
よび第２の電極部２，３と同様の手法によって形成され
る。すなわち、誘電体層５を含む第１および第２の電極
部２，３と絶縁体層４の表面に下地層を形成し、この下
地層の表面に両上部電極６，７に対応した形状のレジス
トパターンを形成した後、Ｃｕ、Ａｕ、Ｃｕ／Ｎｉ、Ｃ
ｕ／Ｎｉ−Ｐ等の導体材料を下地層の表面に電解めっき
し、その後にレジストを剥離して不要な下地層をイオン
ミリング法にて除去すれば、所望形状の第１および第２
の上部電極６，７が形成される。
よび第２の電極部２，３と同様の手法によって形成され
る。すなわち、誘電体層５を含む第１および第２の電極
部２，３と絶縁体層４の表面に下地層を形成し、この下
地層の表面に両上部電極６，７に対応した形状のレジス
トパターンを形成した後、Ｃｕ、Ａｕ、Ｃｕ／Ｎｉ、Ｃ
ｕ／Ｎｉ−Ｐ等の導体材料を下地層の表面に電解めっき
し、その後にレジストを剥離して不要な下地層をイオン
ミリング法にて除去すれば、所望形状の第１および第２
の上部電極６，７が形成される。
【００２０】次に、このように構成された薄膜キャパシ
タ素子の製造工程について主として図２と図３を用いて
説明する。
タ素子の製造工程について主として図２と図３を用いて
説明する。
【００２１】まず、下部電極形成工程として、図２
（ａ）に示すように、基板（アルミナ基板またはグレー
ズドアルミナ基板）１の表面にＣｒ／Ｃｕ、Ｔｉ／Ｃ
ｕ、Ｃｒ／Ａｕ、Ｔｉ／Ａｕ等の下地材料９をスパッタ
法や蒸着法あるいはイオンビームスパッタ等により成膜
した後、図２（ｂ）に示すように、この下地材料９上に
塗布したフォトレジストを所望のパターン形状に露光・
現像してレジストパターン１０を形成する。次に、図２
（ｃ）に示すように、レジストパターン１０が形成され
た下地材料９の表面にＣｕ、Ａｕ、Ｃｕ／Ｎｉ、Ｃｕ／
Ｎｉ−Ｐ等の導体材料１１を電解めっきする。この導体
材料１１は第１および第２の電極部２，３を形成するも
ので、その膜厚は回路設計によって決定されるが、１．
５〜５．０μｍ程度の膜厚が好ましい。次に、図２
（ｄ）に示すように、レジストパターン１０を剥離した
後、図２（ｅ）に示すように、イオンミリング法にてＡ
ｒイオンを０〜３０度の角度で入射し、レジストパター
ン１０の剥離によって露出した下地材料９を除去する
と、第１および第２の電極部２，３と同一形状の下地層
８が形成される。
（ａ）に示すように、基板（アルミナ基板またはグレー
ズドアルミナ基板）１の表面にＣｒ／Ｃｕ、Ｔｉ／Ｃ
ｕ、Ｃｒ／Ａｕ、Ｔｉ／Ａｕ等の下地材料９をスパッタ
法や蒸着法あるいはイオンビームスパッタ等により成膜
した後、図２（ｂ）に示すように、この下地材料９上に
塗布したフォトレジストを所望のパターン形状に露光・
現像してレジストパターン１０を形成する。次に、図２
（ｃ）に示すように、レジストパターン１０が形成され
た下地材料９の表面にＣｕ、Ａｕ、Ｃｕ／Ｎｉ、Ｃｕ／
Ｎｉ−Ｐ等の導体材料１１を電解めっきする。この導体
材料１１は第１および第２の電極部２，３を形成するも
ので、その膜厚は回路設計によって決定されるが、１．
５〜５．０μｍ程度の膜厚が好ましい。次に、図２
（ｄ）に示すように、レジストパターン１０を剥離した
後、図２（ｅ）に示すように、イオンミリング法にてＡ
ｒイオンを０〜３０度の角度で入射し、レジストパター
ン１０の剥離によって露出した下地材料９を除去する
と、第１および第２の電極部２，３と同一形状の下地層
８が形成される。
【００２２】次に、絶縁体層形成工程として、図３
（ａ）に示すように、Ａｌ２Ｏ３等の絶縁材料１２をス
パッタ法やＣＶＤ法により基板１上に成膜し、この絶縁
材料１２によって導体材料１１を完全に覆った後、平坦
化処理工程として、導体材料１１と絶縁材料１２をＣＭ
Ｐ法により同図の破線位置まで研磨する。その結果、導
体材料１１と絶縁材料１２の上面が同一平面に平坦化さ
れ、図３（ｂ）に示すように、基板１上に上面が平坦化
された第１および第２の電極部２，３と絶縁体層４が形
成される。
（ａ）に示すように、Ａｌ２Ｏ３等の絶縁材料１２をス
パッタ法やＣＶＤ法により基板１上に成膜し、この絶縁
材料１２によって導体材料１１を完全に覆った後、平坦
化処理工程として、導体材料１１と絶縁材料１２をＣＭ
Ｐ法により同図の破線位置まで研磨する。その結果、導
体材料１１と絶縁材料１２の上面が同一平面に平坦化さ
れ、図３（ｂ）に示すように、基板１上に上面が平坦化
された第１および第２の電極部２，３と絶縁体層４が形
成される。
【００２３】次に、誘電体層形成工程として、平坦化さ
れた第１および第２の電極部２，３と絶縁体層４の表面
にＳｉＯ２、Ｔａ２Ｏ５、ＡｌＳｉＯ２等の絶縁材料を
スパッタ法等により成膜した後、これをフォトリソ技術
を用いて所望形状にパターニングすることにより、図３
（ｃ）に示すように、第１の電極部２と絶縁体層４の上
面に誘電体層５を形成する。なお、この誘電体層５は少
なくとも第１の電極部２の上面から絶縁体層４の上面に
かけて形成する必要があるが、絶縁体層４を越えて第２
の電極部３の上面まで延ばしても良い。
れた第１および第２の電極部２，３と絶縁体層４の表面
にＳｉＯ２、Ｔａ２Ｏ５、ＡｌＳｉＯ２等の絶縁材料を
スパッタ法等により成膜した後、これをフォトリソ技術
を用いて所望形状にパターニングすることにより、図３
（ｃ）に示すように、第１の電極部２と絶縁体層４の上
面に誘電体層５を形成する。なお、この誘電体層５は少
なくとも第１の電極部２の上面から絶縁体層４の上面に
かけて形成する必要があるが、絶縁体層４を越えて第２
の電極部３の上面まで延ばしても良い。
【００２４】次に、上部電極形成工程として、図３
（ｄ）に示すように、第１の電極部２の上面に接続する
第１の上部電極６と、誘電体層５の表面を通って第２の
電極部３の上面に接続する第２の上部電極７とを形成す
る。かかる上部電極形成工程は、前述した下部電極形成
工程と同じプロセスであるため、ここでは詳細な説明を
省略する。
（ｄ）に示すように、第１の電極部２の上面に接続する
第１の上部電極６と、誘電体層５の表面を通って第２の
電極部３の上面に接続する第２の上部電極７とを形成す
る。かかる上部電極形成工程は、前述した下部電極形成
工程と同じプロセスであるため、ここでは詳細な説明を
省略する。
【００２５】このように本実施形態例に係る薄膜キャパ
シタ素子では、めっきを用いて厚膜の第１の電極部２と
第２の電極部３を形成すると共に、薄膜キャパシタ素子
の下部電極が第１の電極部２と第１の上部電極６の２層
構造で、薄膜キャパシタ素子の上部電極も第２の電極部
３と第２の上部電極７の２層構造であるため、電極の低
抵抗化や高Ｑ値化を実現することができる。また、第１
および第２の電極部２，３と絶縁体層４の上面が同一平
面に平坦化処理され、この平坦面に誘電体層５と第２の
上部電極７が順次積層されると共に、誘電体層５の真下
に位置する第１の電極部２と第２の上部電極７に接続す
る第２の電極部３とが絶縁体層４を介して絶縁されてい
るため、薄膜キャパシタ素子の上部電極と下部電極間の
短絡を確実に防止することができる。
シタ素子では、めっきを用いて厚膜の第１の電極部２と
第２の電極部３を形成すると共に、薄膜キャパシタ素子
の下部電極が第１の電極部２と第１の上部電極６の２層
構造で、薄膜キャパシタ素子の上部電極も第２の電極部
３と第２の上部電極７の２層構造であるため、電極の低
抵抗化や高Ｑ値化を実現することができる。また、第１
および第２の電極部２，３と絶縁体層４の上面が同一平
面に平坦化処理され、この平坦面に誘電体層５と第２の
上部電極７が順次積層されると共に、誘電体層５の真下
に位置する第１の電極部２と第２の上部電極７に接続す
る第２の電極部３とが絶縁体層４を介して絶縁されてい
るため、薄膜キャパシタ素子の上部電極と下部電極間の
短絡を確実に防止することができる。
【００２６】なお、上記実施形態例では、第１の上部電
極６が第１の電極部２の引き出し部分に部分的にオーバ
ーラップするように形成されているが、第２の電極部３
と第２の上部電極７の接続構造と同様に、第１の上部電
極６を第１の電極部２に完全にオーバーラップするよう
に形成しても良く、このように構成すると、電極の低抵
抗化や高Ｑ値化をさらに推進することができる。
極６が第１の電極部２の引き出し部分に部分的にオーバ
ーラップするように形成されているが、第２の電極部３
と第２の上部電極７の接続構造と同様に、第１の上部電
極６を第１の電極部２に完全にオーバーラップするよう
に形成しても良く、このように構成すると、電極の低抵
抗化や高Ｑ値化をさらに推進することができる。
【００２７】図４は電子回路基板への適用例を示す断面
図であり、この電子回路基板は各種の高周波デバイスと
して使用されるものである。同図に示すように、この電
子回路基板の基板１上には、薄膜キャパシタ素子２０と
薄膜抵抗素子３０および薄膜インダクタ素子４０等の薄
膜回路素子が形成されており、これらの薄膜回路素子２
０，３０，４０は必要とされる回路構成に応じて基板１
上の有効エリア内に多数形成されている。なお、薄膜キ
ャパシタ素子２０は前述した実施形態例と同様に構成さ
れているため、ここでは重複する説明を省略することと
する。
図であり、この電子回路基板は各種の高周波デバイスと
して使用されるものである。同図に示すように、この電
子回路基板の基板１上には、薄膜キャパシタ素子２０と
薄膜抵抗素子３０および薄膜インダクタ素子４０等の薄
膜回路素子が形成されており、これらの薄膜回路素子２
０，３０，４０は必要とされる回路構成に応じて基板１
上の有効エリア内に多数形成されている。なお、薄膜キ
ャパシタ素子２０は前述した実施形態例と同様に構成さ
れているため、ここでは重複する説明を省略することと
する。
【００２８】薄膜抵抗素子３０は、基板１上に形成され
たヒートシンク部３１と一対の電極部３２および絶縁体
層３３、これらの平坦な上面に順次積層された絶縁膜３
４と抵抗膜３５および保護膜３６とで構成されており、
ヒートシンク部３１と一対の電極部３２は絶縁体層３３
によって分離されている。ヒートシンク部３１と一対の
電極部３２は薄膜キャパシタ素子２０の第１および第２
の電極部２，３と同一材料からなり、これらは同一工程
で形成される。また、絶縁体層３３は薄膜キャパシタ素
子２０の絶縁体層４と同一材料からなり、これらも同一
工程で形成される。絶縁膜３４はヒートシンク部３１の
上面を覆ってその両側の絶縁体層３３まで延びており、
この絶縁膜３４はＡｌＳｉＯ，ＡｌＳｉＮ，ＡｌＳｉＯ
Ｎ，ＡｌＮ，Ａｌ２Ｏ３，ＳｉＯ２等の絶縁材料をスパ
ッタ法やＣＶＤ法等により成膜した後、これを所望形状
にパターニングすることによって形成される。抵抗膜３
５は絶縁膜３４を覆って一対の電極部３２の上面まで延
びており、この抵抗膜３５はＴａＮやＴａＳｉＯ等の抵
抗材料をスパッタ法等により成膜した後、これを所望形
状にパターニングすることによって形成される。保護膜
３６は抵抗膜３５を覆っており、この保護膜３６はポリ
イミドやレジスト等の有機系絶縁材料またはＳｉＯ２，
Ａｌ２Ｏ３等の無機系絶縁材料をスパッタ法等により成
膜した後、これを所望形状にパターニングすることによ
って形成される。
たヒートシンク部３１と一対の電極部３２および絶縁体
層３３、これらの平坦な上面に順次積層された絶縁膜３
４と抵抗膜３５および保護膜３６とで構成されており、
ヒートシンク部３１と一対の電極部３２は絶縁体層３３
によって分離されている。ヒートシンク部３１と一対の
電極部３２は薄膜キャパシタ素子２０の第１および第２
の電極部２，３と同一材料からなり、これらは同一工程
で形成される。また、絶縁体層３３は薄膜キャパシタ素
子２０の絶縁体層４と同一材料からなり、これらも同一
工程で形成される。絶縁膜３４はヒートシンク部３１の
上面を覆ってその両側の絶縁体層３３まで延びており、
この絶縁膜３４はＡｌＳｉＯ，ＡｌＳｉＮ，ＡｌＳｉＯ
Ｎ，ＡｌＮ，Ａｌ２Ｏ３，ＳｉＯ２等の絶縁材料をスパ
ッタ法やＣＶＤ法等により成膜した後、これを所望形状
にパターニングすることによって形成される。抵抗膜３
５は絶縁膜３４を覆って一対の電極部３２の上面まで延
びており、この抵抗膜３５はＴａＮやＴａＳｉＯ等の抵
抗材料をスパッタ法等により成膜した後、これを所望形
状にパターニングすることによって形成される。保護膜
３６は抵抗膜３５を覆っており、この保護膜３６はポリ
イミドやレジスト等の有機系絶縁材料またはＳｉＯ２，
Ａｌ２Ｏ３等の無機系絶縁材料をスパッタ法等により成
膜した後、これを所望形状にパターニングすることによ
って形成される。
【００２９】薄膜インダクタ素子４０は、基板１上に形
成された導体層４１および絶縁体層４２と、これらの導
体層４１と絶縁体層４２の平坦な上面に形成された絶縁
層４３と、導体層４１の内端部上面から絶縁層４３上を
通って外側へ導出する内側電極４４、および導体層４１
の外端部上面から絶縁層４３上を通って引き回された外
側電極４５とで構成されており、導体層４１は平面視渦
巻き状に形成されている。導体層４１は薄膜キャパシタ
素子２０の両電極部２，３や薄膜抵抗素子３０のヒート
シンク部３１および両電極部３２と同一材料からなり、
これらは同一工程で形成される。絶縁体層４２は薄膜キ
ャパシタ素子２０の絶縁体層４や薄膜抵抗素子３０の絶
縁体層３３と同一材料からなり、これらも同一工程で形
成される。絶縁層４３は、ＡｌＳｉＯ２、ＳｉＯ２、Ｔ
ａ２Ｏ５等の無機系絶縁材料を導体層４１と絶縁体層４
２上にスパッタ法等により成膜した後、これを所望形状
にパターニングしたもの、またはレジスト等の有機系絶
縁材料をフォトリソ技術により形成して高温で硬化させ
たもので、パターニング後の絶縁層４３は導体層４１の
内端部上面と外端部上面を露出する形状となっている。
内側電極４４と外側電極４５はＣｕ、Ｃｕ／Ｎｉ、Ｃｕ
／Ｎｉ−Ｐ、Ｃｕ／Ｎｉ／Ａｕ、Ｃｕ／Ｎｉ−Ｐ／Ａ
ｕ、Ａｕ等の導体材料からなり、これらの導体材料を導
体層４１と同一プロセスで絶縁層４３の表面に電解めっ
きすることによって形成される。
成された導体層４１および絶縁体層４２と、これらの導
体層４１と絶縁体層４２の平坦な上面に形成された絶縁
層４３と、導体層４１の内端部上面から絶縁層４３上を
通って外側へ導出する内側電極４４、および導体層４１
の外端部上面から絶縁層４３上を通って引き回された外
側電極４５とで構成されており、導体層４１は平面視渦
巻き状に形成されている。導体層４１は薄膜キャパシタ
素子２０の両電極部２，３や薄膜抵抗素子３０のヒート
シンク部３１および両電極部３２と同一材料からなり、
これらは同一工程で形成される。絶縁体層４２は薄膜キ
ャパシタ素子２０の絶縁体層４や薄膜抵抗素子３０の絶
縁体層３３と同一材料からなり、これらも同一工程で形
成される。絶縁層４３は、ＡｌＳｉＯ２、ＳｉＯ２、Ｔ
ａ２Ｏ５等の無機系絶縁材料を導体層４１と絶縁体層４
２上にスパッタ法等により成膜した後、これを所望形状
にパターニングしたもの、またはレジスト等の有機系絶
縁材料をフォトリソ技術により形成して高温で硬化させ
たもので、パターニング後の絶縁層４３は導体層４１の
内端部上面と外端部上面を露出する形状となっている。
内側電極４４と外側電極４５はＣｕ、Ｃｕ／Ｎｉ、Ｃｕ
／Ｎｉ−Ｐ、Ｃｕ／Ｎｉ／Ａｕ、Ｃｕ／Ｎｉ−Ｐ／Ａ
ｕ、Ａｕ等の導体材料からなり、これらの導体材料を導
体層４１と同一プロセスで絶縁層４３の表面に電解めっ
きすることによって形成される。
【００３０】このように構成された電子回路基板におい
ては、薄膜キャパシタ素子２０の第１および第２の電極
部２，３と、薄膜抵抗素子３０のヒートシンク部３１と
両電極部３２および絶縁体層３３と、薄膜インダクタ素
子４０の導体層４１および絶縁体層４２とを、前述した
図２（ａ）〜図２（ｅ）に示す下部電極形成工程と図３
（ａ）に示す絶縁体層形成工程および図３（ｂ）に示す
平坦化処理工程によって同一プロセスで形成できるた
め、電子回路基板の製造工程を簡略化することができ
る。また、薄膜抵抗素子３０の抵抗膜３５がヒートシン
ク部３１と両電極部３２および絶縁体層３３の平坦面に
絶縁膜３４を介して形成されているため、めっきを用い
て厚膜のヒートシンク部３１と両電極部３２を形成する
ことにより電極の低抵抗化を実現することができると共
に、抵抗膜形成面の凹凸に起因する抵抗値のばらつきを
低減でき、しかも、抵抗膜３５からの発熱をその真下の
ヒートシンク部３１によって効率良く放熱できる。さら
に、薄膜インダクタ素子４０の絶縁層４３と内側電極４
４は、平坦化処理された導体層４１と絶縁体層４２の上
面に積層形成されているため、めっきを用いて厚膜の導
体層４１を形成することにより高Ｑ値化を実現すること
ができると共に、絶縁層４３と内側電極４４および外側
電極４５の製造工程を簡略化することができる。
ては、薄膜キャパシタ素子２０の第１および第２の電極
部２，３と、薄膜抵抗素子３０のヒートシンク部３１と
両電極部３２および絶縁体層３３と、薄膜インダクタ素
子４０の導体層４１および絶縁体層４２とを、前述した
図２（ａ）〜図２（ｅ）に示す下部電極形成工程と図３
（ａ）に示す絶縁体層形成工程および図３（ｂ）に示す
平坦化処理工程によって同一プロセスで形成できるた
め、電子回路基板の製造工程を簡略化することができ
る。また、薄膜抵抗素子３０の抵抗膜３５がヒートシン
ク部３１と両電極部３２および絶縁体層３３の平坦面に
絶縁膜３４を介して形成されているため、めっきを用い
て厚膜のヒートシンク部３１と両電極部３２を形成する
ことにより電極の低抵抗化を実現することができると共
に、抵抗膜形成面の凹凸に起因する抵抗値のばらつきを
低減でき、しかも、抵抗膜３５からの発熱をその真下の
ヒートシンク部３１によって効率良く放熱できる。さら
に、薄膜インダクタ素子４０の絶縁層４３と内側電極４
４は、平坦化処理された導体層４１と絶縁体層４２の上
面に積層形成されているため、めっきを用いて厚膜の導
体層４１を形成することにより高Ｑ値化を実現すること
ができると共に、絶縁層４３と内側電極４４および外側
電極４５の製造工程を簡略化することができる。
【００３１】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
施され、以下に記載されるような効果を奏する。
【００３２】基板上にめっきを用いて厚膜の下部電極を
形成することにより、電極の低抵抗化や高Ｑ値化を実現
することができ、しかも、一対の下部電極と絶縁体層の
上面が同一平面に平坦化処理され、これらの平坦面に誘
電体層と上部電極が順次積層されているため、電極間の
短絡を確実に防止することができるばかりでなく、安価
なアルミナ基板の使用も可能となる。
形成することにより、電極の低抵抗化や高Ｑ値化を実現
することができ、しかも、一対の下部電極と絶縁体層の
上面が同一平面に平坦化処理され、これらの平坦面に誘
電体層と上部電極が順次積層されているため、電極間の
短絡を確実に防止することができるばかりでなく、安価
なアルミナ基板の使用も可能となる。
【図１】本発明の実施形態例に係る薄膜キャパシタ素子
の断面図である。
の断面図である。
【図２】該薄膜キャパシタ素子の製造工程を示す説明図
である。
である。
【図３】該薄膜キャパシタ素子の製造工程を示す説明図
である。
である。
【図４】本発明を適用した電子回路基板の断面図であ
る。
る。
【図５】従来例に係る薄膜キャパシタ素子の断面図であ
る。
る。
１ 基板
２ 第１の電極部
３ 第２の電極部３
４ 絶縁体層
５ 誘電体層
６ 第１の上部電極
７ 第２の上部電極
８ 下地層
９ 下地材料
１０ レジストパターン
１１ 導体材料
１２ 絶縁材料
２０ 薄膜キャパシタ素子
３０ 薄膜抵抗素子
４０ 薄膜インダクタ素子
Claims (5)
- 【請求項１】 基板上に絶縁体層によって分離された第
１および第２の下部電極を形成すると共に、これら絶縁
体層と第１および第２の下部電極の上面を平坦面とな
し、前記第１の下部電極上に形成した誘電体層の端部を
少なくとも前記絶縁体層まで延出し、この誘電体層上に
形成した上部電極を前記第２の下部電極の上面に積層し
たことを特徴とする薄膜キャパシタ素子。 - 【請求項２】 請求項１の記載において、前記第１の下
部電極の上面に別の上部電極を積層したことを特徴とす
る薄膜キャパシタ素子。 - 【請求項３】 基板上にギャップによって分離された一
対の下部電極をめっき形成する下部電極形成工程と、前
記ギャップの内部に絶縁体層を成膜する絶縁体層形成工
程と、前記両下部電極および前記絶縁体層の上面を同一
平面にする平坦化処理工程と、前記一方の下部電極の上
面から少なくとも前記絶縁体層の上面にかけて誘電体層
を形成する誘電体層形成工程と、前記誘電体層の上面か
ら前記他方の下部電極の上面にかけて上部電極をめっき
形成する上部電極形成工程とを具備することを特徴とす
る薄膜キャパシタ素子の製造方法。 - 【請求項４】 請求項３の記載において、前記上部電極
形成工程が、前記上部電極と前記一方の下部電極の上面
に積層された別の上部電極とを同時にめっき形成する工
程を含むことを特徴とする薄膜キャパシタ素子の製造方
法。 - 【請求項５】 請求項３または４の記載において、前記
下部電極形成工程が、前記基板上に下地層を形成した
後、この下地層の表面にレジストパターンを形成して金
属材料をめっきし、しかる後、前記レジストパターンを
剥離して露出した前記下地層を除去する工程を含むこと
を特徴とする薄膜キャパシタ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001201036A JP3934366B2 (ja) | 2001-07-02 | 2001-07-02 | 薄膜キャパシタ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001201036A JP3934366B2 (ja) | 2001-07-02 | 2001-07-02 | 薄膜キャパシタ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003017366A true JP2003017366A (ja) | 2003-01-17 |
| JP3934366B2 JP3934366B2 (ja) | 2007-06-20 |
Family
ID=19038064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001201036A Expired - Fee Related JP3934366B2 (ja) | 2001-07-02 | 2001-07-02 | 薄膜キャパシタ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3934366B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007010553A (ja) * | 2005-07-01 | 2007-01-18 | Alps Electric Co Ltd | 静電容量型圧力センサ素子 |
| JP2007024578A (ja) * | 2005-07-13 | 2007-02-01 | Alps Electric Co Ltd | 静電容量型圧力センサ素子及びその製造方法 |
| JP2007165581A (ja) * | 2005-12-14 | 2007-06-28 | Tdk Corp | 電子部品 |
| US7473981B2 (en) | 2005-11-08 | 2009-01-06 | Fujitsu Limited | Electronic component |
| US7608881B2 (en) | 2005-11-28 | 2009-10-27 | Tdk Corporation | Thin-film device and method of manufacturing same |
| US7652349B2 (en) | 2005-11-11 | 2010-01-26 | Tdk Corporation | Thin-film device and method of manufacturing same |
| US7667951B2 (en) | 2005-11-17 | 2010-02-23 | Tdk Corporation | Electronic component |
| US7875956B2 (en) | 2003-11-28 | 2011-01-25 | Paratek Microwave, Inc. | Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same |
| US7973246B2 (en) | 2006-05-01 | 2011-07-05 | Tdk Corporation | Electronic component |
| US8569142B2 (en) | 2003-11-28 | 2013-10-29 | Blackberry Limited | Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same |
| TWI427653B (zh) * | 2005-10-31 | 2014-02-21 | Tdk股份有限公司 | 薄膜元件及其製造方法 |
| CN113851326A (zh) * | 2020-06-25 | 2021-12-28 | Tdk株式会社 | 电子部件及其制造方法 |
-
2001
- 2001-07-02 JP JP2001201036A patent/JP3934366B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7652349B2 (en) | 2005-11-11 | 2010-01-26 | Tdk Corporation | Thin-film device and method of manufacturing same |
| US7667951B2 (en) | 2005-11-17 | 2010-02-23 | Tdk Corporation | Electronic component |
| US7608881B2 (en) | 2005-11-28 | 2009-10-27 | Tdk Corporation | Thin-film device and method of manufacturing same |
| US7859080B2 (en) | 2005-12-14 | 2010-12-28 | Tdk Corporation | Electronic component comprising a coil conductor and a capacity element |
| JP2007165581A (ja) * | 2005-12-14 | 2007-06-28 | Tdk Corp | 電子部品 |
| US7973246B2 (en) | 2006-05-01 | 2011-07-05 | Tdk Corporation | Electronic component |
| CN113851326A (zh) * | 2020-06-25 | 2021-12-28 | Tdk株式会社 | 电子部件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3934366B2 (ja) | 2007-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040524 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060908 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070227 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |