JP2003018821A - ゲート駆動回路 - Google Patents
ゲート駆動回路Info
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Abstract
(57)【要約】
【課題】 ブートストラップ回路をゲート駆動回路用電
源として用いる場合の、上アーム側ゲート駆動回路用電
源の電圧値低下現象を防止する。 【解決手段】 下アーム側ゲート駆動回路用電源６に対
し、これと並列に昇圧チョッパ回路を構成するインダク
タ９とスイッチング素子１０との直列回路を接続し、ブ
ロック用ダイオード８をそのカソード側が上アーム側電
源（コンデンサ４Ａ）の正側となるように接続すること
により、電圧不足分の補償ができるようにして上記現象
が発生しないようにする。
源として用いる場合の、上アーム側ゲート駆動回路用電
源の電圧値低下現象を防止する。 【解決手段】 下アーム側ゲート駆動回路用電源６に対
し、これと並列に昇圧チョッパ回路を構成するインダク
タ９とスイッチング素子１０との直列回路を接続し、ブ
ロック用ダイオード８をそのカソード側が上アーム側電
源（コンデンサ４Ａ）の正側となるように接続すること
により、電圧不足分の補償ができるようにして上記現象
が発生しないようにする。
Description
【０００１】
【発明の属する技術分野】この発明は、インバータなど
の電力変換装置に適用するゲート駆動回路、特にその電
源回路の改良に関する。
の電力変換装置に適用するゲート駆動回路、特にその電
源回路の改良に関する。
【０００２】
【従来の技術】図６に電力用半導体素子としてＩＧＢＴ
（絶縁ゲート形バイポーラトランジスタ）を用いた、イ
ンバータ１相分の回路図を示す。同図において、１Ａは
上アーム側（１Ｂは下アーム側）のＩＧＢＴ、２Ａは上
アーム側（２Ｂは下アーム側）のＩＧＢＴに逆並列に接
続されるダイオード、３Ａは上アーム側（３Ｂは下アー
ム側）のＩＧＢＴのゲート駆動回路、４Ａは上アーム側
（４Ｂは下アーム側）の電源平滑用コンデンサ、５はブ
ートストラップ用ダイオード、６は下アームのゲート駆
動回路用電源である。また、７は上位の制御回路で、上
下アームＩＧＢＴのゲート駆動信号ＳＡ，ＳＢを生成す
る。下アーム側ゲート駆動回路３Ｂは電源６によって駆
動されるが、上アーム側駆動回路用電源は、下アーム側
ＩＧＢＴ１Ｂがオン状態時において、電源６よりダイオ
ード５，コンデンサ４Ａ，ＩＧＢＴ１Ｂを介してコンデ
ンサ４Ａに充電することで確立される。このように、下
アーム側素子ＩＧＢＴ１Ｂをオンさせることで上アーム
側駆動回路用電源を確立する回路を、ここではブートス
トラップ回路と呼ぶ。アーム素子によらず上アーム側駆
動回路用電源を確立する、従来のチャージポンプ方式に
比べて電源の簡素化が可能となる。
（絶縁ゲート形バイポーラトランジスタ）を用いた、イ
ンバータ１相分の回路図を示す。同図において、１Ａは
上アーム側（１Ｂは下アーム側）のＩＧＢＴ、２Ａは上
アーム側（２Ｂは下アーム側）のＩＧＢＴに逆並列に接
続されるダイオード、３Ａは上アーム側（３Ｂは下アー
ム側）のＩＧＢＴのゲート駆動回路、４Ａは上アーム側
（４Ｂは下アーム側）の電源平滑用コンデンサ、５はブ
ートストラップ用ダイオード、６は下アームのゲート駆
動回路用電源である。また、７は上位の制御回路で、上
下アームＩＧＢＴのゲート駆動信号ＳＡ，ＳＢを生成す
る。下アーム側ゲート駆動回路３Ｂは電源６によって駆
動されるが、上アーム側駆動回路用電源は、下アーム側
ＩＧＢＴ１Ｂがオン状態時において、電源６よりダイオ
ード５，コンデンサ４Ａ，ＩＧＢＴ１Ｂを介してコンデ
ンサ４Ａに充電することで確立される。このように、下
アーム側素子ＩＧＢＴ１Ｂをオンさせることで上アーム
側駆動回路用電源を確立する回路を、ここではブートス
トラップ回路と呼ぶ。アーム素子によらず上アーム側駆
動回路用電源を確立する、従来のチャージポンプ方式に
比べて電源の簡素化が可能となる。
【０００３】
【発明が解決しようとする課題】上アーム側ゲート駆動
回路の電源電圧値Ｖｇｕは、下記（１）式で示すように
下アーム側ＩＧＢＴ１Ｂがオンしているときの値で決ま
る。 Ｖｇｕ＝Ｖｇｄ−ＶＦＢ−ＶＣＥ （１） 概ね、ＶＦＢ＝１Ｖ，ＶＣＥ＝２Ｖ程度であるので、上
アーム側ゲート駆動回路の電源電圧値は、下アーム側の
それ（Ｖｇｄ）に対して３Ｖ程度低い値となる。一方、
下アーム側のダイオードがオンしている場合、ＶＣＥ＝
−１．５Ｖ程度となるので、上アーム側ゲート駆動回路
の電源電圧値は、下アーム側のそれ（Ｖｇｄ）に比べて
０．５Ｖ程度高い値となる。
回路の電源電圧値Ｖｇｕは、下記（１）式で示すように
下アーム側ＩＧＢＴ１Ｂがオンしているときの値で決ま
る。 Ｖｇｕ＝Ｖｇｄ−ＶＦＢ−ＶＣＥ （１） 概ね、ＶＦＢ＝１Ｖ，ＶＣＥ＝２Ｖ程度であるので、上
アーム側ゲート駆動回路の電源電圧値は、下アーム側の
それ（Ｖｇｄ）に対して３Ｖ程度低い値となる。一方、
下アーム側のダイオードがオンしている場合、ＶＣＥ＝
−１．５Ｖ程度となるので、上アーム側ゲート駆動回路
の電源電圧値は、下アーム側のそれ（Ｖｇｄ）に比べて
０．５Ｖ程度高い値となる。
【０００４】以上のように、ブートストラップ電源を使
用した場合は、上アーム側と下アーム側でゲート駆動回
路の電源電圧値が異なるため、上アーム側ＩＧＢＴの損
失増大や、上下アームＩＧＢＴのスイッチング波形がア
ンバランスになると言う問題がある。したがって、この
発明の課題は、上アーム側ＩＧＢＴの損失増大や、上下
アームＩＧＢＴのスイッチング波形のアンバランスを解
消することにある。
用した場合は、上アーム側と下アーム側でゲート駆動回
路の電源電圧値が異なるため、上アーム側ＩＧＢＴの損
失増大や、上下アームＩＧＢＴのスイッチング波形がア
ンバランスになると言う問題がある。したがって、この
発明の課題は、上アーム側ＩＧＢＴの損失増大や、上下
アームＩＧＢＴのスイッチング波形のアンバランスを解
消することにある。
【０００５】
【課題を解決するための手段】このような課題を解決す
るため、請求項１の発明では、電力変換器を構成する電
力用半導体素子のゲート駆動用電源としてブートストラ
ップ回路を用いたゲート駆動回路において、下アーム側
ゲート駆動用電源と並列に昇圧チョッパ回路用のインダ
クタとスイッチ素子との直列回路を接続し、このインダ
クタとスイッチ素子との接続点と、上アーム側ゲート駆
動用電源との間に、カソード側が上アーム側ゲート駆動
用電源の正側となるようにブロック用ダイオードを挿入
したことを特徴とする。上記請求項１の発明では、前記
昇圧チョッパ回路用のスイッチ素子は、前記電力用半導
体素子のうちの下アーム側素子にゲート信号が与えられ
ているときにオン，オフさせることができる（請求項２
の発明）。
るため、請求項１の発明では、電力変換器を構成する電
力用半導体素子のゲート駆動用電源としてブートストラ
ップ回路を用いたゲート駆動回路において、下アーム側
ゲート駆動用電源と並列に昇圧チョッパ回路用のインダ
クタとスイッチ素子との直列回路を接続し、このインダ
クタとスイッチ素子との接続点と、上アーム側ゲート駆
動用電源との間に、カソード側が上アーム側ゲート駆動
用電源の正側となるようにブロック用ダイオードを挿入
したことを特徴とする。上記請求項１の発明では、前記
昇圧チョッパ回路用のスイッチ素子は、前記電力用半導
体素子のうちの下アーム側素子にゲート信号が与えられ
ているときにオン，オフさせることができる（請求項２
の発明）。
【０００６】上記請求項２の発明においては、前記電力
用半導体素子のうちの下アーム側素子に電流が流れてい
るか、この下アーム側素子と逆並列に接続されたダイオ
ードに電流が流れているかを検出する電流極性検出手段
を付加し、前記下アーム側素子に電流が流れているとき
前記昇圧チョッパ回路用のスイッチ素子をオン，オフさ
せることができ（請求項３の発明）、または、前記上ア
ーム側ゲート駆動回路の電源電圧を検出する電圧検出手
段を付加し、その検出手段からの出力が所定値以下のと
き前記昇圧チョッパ回路用のスイッチ素子をオン，オフ
させることことができ（請求項４の発明）、もしくは、
前記上アーム側ゲート駆動回路の電源電圧を検出する電
圧検出手段と、その検出電圧を所定値と一致させるよう
に制御するフィードバック制御回路とを付加し、この制
御回路からの出力を加味して昇圧チョッパ回路用のスイ
ッチ素子をオン，オフ制御することができる（請求項５
の発明）。すなわち、昇圧チョッパ回路をブートストラ
ップ回路と並列に動作させることで、不足電圧の補償を
可能とするものである。
用半導体素子のうちの下アーム側素子に電流が流れてい
るか、この下アーム側素子と逆並列に接続されたダイオ
ードに電流が流れているかを検出する電流極性検出手段
を付加し、前記下アーム側素子に電流が流れているとき
前記昇圧チョッパ回路用のスイッチ素子をオン，オフさ
せることができ（請求項３の発明）、または、前記上ア
ーム側ゲート駆動回路の電源電圧を検出する電圧検出手
段を付加し、その検出手段からの出力が所定値以下のと
き前記昇圧チョッパ回路用のスイッチ素子をオン，オフ
させることことができ（請求項４の発明）、もしくは、
前記上アーム側ゲート駆動回路の電源電圧を検出する電
圧検出手段と、その検出電圧を所定値と一致させるよう
に制御するフィードバック制御回路とを付加し、この制
御回路からの出力を加味して昇圧チョッパ回路用のスイ
ッチ素子をオン，オフ制御することができる（請求項５
の発明）。すなわち、昇圧チョッパ回路をブートストラ
ップ回路と並列に動作させることで、不足電圧の補償を
可能とするものである。
【０００７】
【発明の実施の形態】図１はこの発明の第１の実施の形
態を示す構成図である。これは、図６に示す従来例に対
し、昇圧チョッパ回路としてのインダクタ９，金属酸化
膜型電界効果トランジスタ（ＭＯＳＦＥＴ）１０および
ブロック用のダイオード８等を接続して構成される。こ
の昇圧チョッパ回路の電源としては、ゲート駆動回路用
電源６を流用する。こうすれば、ＭＯＳＦＥＴ１０のオ
ン，オフにより、インダクタ９の蓄積エネルギーをコン
デンサ４Ａのエネルギーに転換できるので、コンデンサ
４Ａの電圧Ｖｇｕを図６の場合よりも高くすることがで
きる。
態を示す構成図である。これは、図６に示す従来例に対
し、昇圧チョッパ回路としてのインダクタ９，金属酸化
膜型電界効果トランジスタ（ＭＯＳＦＥＴ）１０および
ブロック用のダイオード８等を接続して構成される。こ
の昇圧チョッパ回路の電源としては、ゲート駆動回路用
電源６を流用する。こうすれば、ＭＯＳＦＥＴ１０のオ
ン，オフにより、インダクタ９の蓄積エネルギーをコン
デンサ４Ａのエネルギーに転換できるので、コンデンサ
４Ａの電圧Ｖｇｕを図６の場合よりも高くすることがで
きる。
【０００８】図２にこの発明の第２の実施の形態を示
す。この回路は、ＭＯＳＦＥＴ１０のオンデューティ
（オン，オフ比）を、発振器１１からの信号と制御回路
７からのゲート信号ＳＢとをアンドゲート１２に導き、
その論理積出力で決めるようにした点が特徴である。な
お、図示は省略したが、ゲート信号ＳＢがゲート駆動回
路３Ｂに入力されてから、ＩＧＢＴ１Ｂがオンするまで
に若干の時間差があるので、この時間差相当分はＭＯＳ
ＦＥＴ１０をオン，オフさせない回路が実際には必要と
なる。
す。この回路は、ＭＯＳＦＥＴ１０のオンデューティ
（オン，オフ比）を、発振器１１からの信号と制御回路
７からのゲート信号ＳＢとをアンドゲート１２に導き、
その論理積出力で決めるようにした点が特徴である。な
お、図示は省略したが、ゲート信号ＳＢがゲート駆動回
路３Ｂに入力されてから、ＩＧＢＴ１Ｂがオンするまで
に若干の時間差があるので、この時間差相当分はＭＯＳ
ＦＥＴ１０をオン，オフさせない回路が実際には必要と
なる。
【０００９】図３にこの発明の第３の実施の形態を示
す。この回路は、図２に示すものに対し、ダイオード１
３，電流源回路１４およびコンパレータ１５を付加して
構成される。これにより、ＩＧＢＴ１Ｂ側に電流が流れ
ている場合（ＶＣＥ＞０）は点Ｐは正側となり、ダイオ
ード２Ｂ側に電流が流れている場合（ＶＣＥ＜０）は点
Ｐは負側となるので、コンパレータ１５により極性判別
が可能となる。その結果をアンドゲート１２に入力する
ことで、ＩＧＢＴ１Ｂ側に電流が流れているときのみＭ
ＯＳＦＥＴ１０をオン，オフさせるようにしている。
す。この回路は、図２に示すものに対し、ダイオード１
３，電流源回路１４およびコンパレータ１５を付加して
構成される。これにより、ＩＧＢＴ１Ｂ側に電流が流れ
ている場合（ＶＣＥ＞０）は点Ｐは正側となり、ダイオ
ード２Ｂ側に電流が流れている場合（ＶＣＥ＜０）は点
Ｐは負側となるので、コンパレータ１５により極性判別
が可能となる。その結果をアンドゲート１２に入力する
ことで、ＩＧＢＴ１Ｂ側に電流が流れているときのみＭ
ＯＳＦＥＴ１０をオン，オフさせるようにしている。
【００１０】図４にこの発明の第４の実施の形態を示
す。この回路も図２に示すものに対し、さらにコンパレ
ータ１６を付加し、これにより上アーム側の電源電圧値
が或る設定値以上か以下かを判断する。そして、フォト
カプラやレベル変換回路等から構成される伝達回路１７
により、下アーム側にコンパレータ１６の出力結果を伝
達し、電源電圧値が設定値以下のときのみＭＯＳＦＥＴ
１０をオン，オフさせるようにしている。
す。この回路も図２に示すものに対し、さらにコンパレ
ータ１６を付加し、これにより上アーム側の電源電圧値
が或る設定値以上か以下かを判断する。そして、フォト
カプラやレベル変換回路等から構成される伝達回路１７
により、下アーム側にコンパレータ１６の出力結果を伝
達し、電源電圧値が設定値以下のときのみＭＯＳＦＥＴ
１０をオン，オフさせるようにしている。
【００１１】図５にこの発明の第５の実施の形態を示
す。この回路も図２に示すものに対し、上アーム側の電
源電圧値Ｖｇｕのアナログ情報を下アーム側に伝達する
伝達回路１８、自動電圧調整器（ＡＶＲ）構成の減算器
１９，比例，積分（ＰＩ）調節器２０，ＰＷＭ信号発生
回路２１および比較器２２等を付加してＭＯＳＦＥＴ１
０をオン，オフさせ、Ｖｇｕを或る設定値Ｖｇｕｒｅｆ
に一致させるように制御するものである。
す。この回路も図２に示すものに対し、上アーム側の電
源電圧値Ｖｇｕのアナログ情報を下アーム側に伝達する
伝達回路１８、自動電圧調整器（ＡＶＲ）構成の減算器
１９，比例，積分（ＰＩ）調節器２０，ＰＷＭ信号発生
回路２１および比較器２２等を付加してＭＯＳＦＥＴ１
０をオン，オフさせ、Ｖｇｕを或る設定値Ｖｇｕｒｅｆ
に一致させるように制御するものである。
【００１２】
【発明の効果】請求項１の発明によれば、上アーム側の
電源電圧値を従来方式よりも高くでき、その結果、上ア
ームＩＧＢＴのスイッチング損失や定常損失の増加を防
止することができる。請求項２の発明によれば、ＭＯＳ
ＦＥＴ１０のスイッチング期間を下アーム側ＩＧＢＴま
たはこれと逆並列に接続されたダイオードがオンしてい
るときに限定することで、ＭＯＳＦＥＴ１０を低耐圧の
もので実現できる。請求項３または４の発明によれば、
下アーム側のダイオードに電流が流れている場合、また
は上アーム側の電源電圧値が所定値より高い場合は昇圧
回路による充電は行なわないため、上アーム側の電源電
圧値を従来回路の場合とほぼ等しくすることができる。
請求項５の発明によれば、上アーム側の電源電圧値をフ
ィードバック制御により管理することで、上下アームの
電源電圧値をほぼ等しくすることができる。これによ
り、上下アームでの発生損失やスイッチング波形のアン
バランス現象が解消できる。
電源電圧値を従来方式よりも高くでき、その結果、上ア
ームＩＧＢＴのスイッチング損失や定常損失の増加を防
止することができる。請求項２の発明によれば、ＭＯＳ
ＦＥＴ１０のスイッチング期間を下アーム側ＩＧＢＴま
たはこれと逆並列に接続されたダイオードがオンしてい
るときに限定することで、ＭＯＳＦＥＴ１０を低耐圧の
もので実現できる。請求項３または４の発明によれば、
下アーム側のダイオードに電流が流れている場合、また
は上アーム側の電源電圧値が所定値より高い場合は昇圧
回路による充電は行なわないため、上アーム側の電源電
圧値を従来回路の場合とほぼ等しくすることができる。
請求項５の発明によれば、上アーム側の電源電圧値をフ
ィードバック制御により管理することで、上下アームの
電源電圧値をほぼ等しくすることができる。これによ
り、上下アームでの発生損失やスイッチング波形のアン
バランス現象が解消できる。
【図１】この発明の第１の実施の形態を示す構成図であ
る。
る。
【図２】この発明の第２の実施の形態を示す構成図であ
る。
る。
【図３】この発明の第３の実施の形態を示す構成図であ
る。
る。
【図４】この発明の第４の実施の形態を示す構成図であ
る。
る。
【図５】この発明の第５の実施の形態を示す構成図であ
る。
る。
【図６】従来例を示す構成図である。
１Ａ，１Ｂ…ＩＧＢＴ（絶縁ゲート形バイポーラトラン
ジスタ）、２Ａ，２Ｂ，５，８，１３…ダイオード、３
Ａ，３Ｂ…ゲート駆動回路、４Ａ，４Ｂ…コンデンサ、
６…下アームゲート駆動回路用電源、７…制御回路、９
…インダクタ、１０…ＭＯＳＦＥＴ、１１…発振器、１
２…アンドゲート、１４…電流源回路、１５，１６，２
２…コンパレータ、１７，１８…伝達回路、１９…減算
器、２０…調節器、２１…ＰＷＭ発生回路、ＳＡ，ＳＢ
…ゲート駆動信号。
ジスタ）、２Ａ，２Ｂ，５，８，１３…ダイオード、３
Ａ，３Ｂ…ゲート駆動回路、４Ａ，４Ｂ…コンデンサ、
６…下アームゲート駆動回路用電源、７…制御回路、９
…インダクタ、１０…ＭＯＳＦＥＴ、１１…発振器、１
２…アンドゲート、１４…電流源回路、１５，１６，２
２…コンパレータ、１７，１８…伝達回路、１９…減算
器、２０…調節器、２１…ＰＷＭ発生回路、ＳＡ，ＳＢ
…ゲート駆動信号。
Claims (5)
- 【請求項１】 電力変換器を構成する電力用半導体素子
のゲート駆動用電源としてブートストラップ回路を用い
たゲート駆動回路において、 下アーム側ゲート駆動用電源と並列に昇圧チョッパ回路
用のインダクタとスイッチ素子との直列回路を接続し、
このインダクタとスイッチ素子との接続点と、上アーム
側ゲート駆動用電源との間に、カソード側が上アーム側
ゲート駆動用電源の正側となるようにブロック用ダイオ
ードを挿入したことを特徴とするゲート駆動回路。 - 【請求項２】 前記昇圧チョッパ回路用のスイッチ素子
は、前記電力用半導体素子のうちの下アーム側素子にゲ
ート信号が与えられているときにオン，オフさせること
を特徴とする請求項１に記載のゲート駆動回路。 - 【請求項３】 前記電力用半導体素子のうちの下アーム
側素子に電流が流れているか、この下アーム側素子と逆
並列に接続されたダイオードに電流が流れているかを検
出する電流極性検出手段を付加し、前記下アーム側素子
に電流が流れているとき前記昇圧チョッパ回路用のスイ
ッチ素子をオン，オフさせることを特徴とする請求項２
に記載のゲート駆動回路。 - 【請求項４】 前記上アーム側ゲート駆動回路の電源電
圧を検出する電圧検出手段を付加し、その検出手段から
の出力が所定値以下のとき前記昇圧チョッパ回路用のス
イッチ素子をオン，オフさせることを特徴とする請求項
２に記載のゲート駆動回路。 - 【請求項５】 前記上アーム側ゲート駆動回路の電源電
圧を検出する電圧検出手段と、その検出電圧を所定値と
一致させるように制御するフィードバック制御回路とを
付加し、この制御回路からの出力を加味して昇圧チョッ
パ回路用のスイッチ素子をオン，オフ制御することを特
徴とする請求項２に記載のゲート駆動回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001197132A JP4765093B2 (ja) | 2001-06-28 | 2001-06-28 | ゲート駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001197132A JP4765093B2 (ja) | 2001-06-28 | 2001-06-28 | ゲート駆動回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2003018821A true JP2003018821A (ja) | 2003-01-17 |
| JP4765093B2 JP4765093B2 (ja) | 2011-09-07 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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-
2001
- 2001-06-28 JP JP2001197132A patent/JP4765093B2/ja not_active Expired - Fee Related
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