JP2003100100A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 混載メモリのセットアップ時間／ホールド時
間およびアクセス時間を正確に測定する。 【解決手段】 混載メモリへ与えられるテスト信号をテ
ストクロック信号に同期して変化させかつこのテストク
ロック信号と非同期の制御信号で無効状態を設定し、メ
モリ（３）へ与える。メモリにおいては、メモリクロッ
ク信号に同期して与えられた信号を取込む。無効データ
発生回路（６）において、テスト信号（ＳＧＴ）を非同
期制御信号（ＰＴＸ）で修飾してテスト信号（ＴＥＯＵ
Ｔ）を生成してメモリへ与える。この修飾テスト信号の
無効状態の期間を調整することができ、応じてこの非同
期制御信号ＰＴＸの変化タイミングを外部のテスタでモ
ニタすることにより、メモリに対する信号のセットアッ
プ時間／ホールド時間を測定することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に、ロジックと半導体記憶装置とが同一
半導体基板上に集積化されたシステムＬＳＩの半導体記
憶装置のテストを行なうための構成に関する。

【０００２】

【従来の技術】図３６は、従来の半導体集積回路装置の
全体の構成を概略的に示す図である。図３６において、
半導体集積回路装置９００は、所定の論理処理を行なう
ロジック９０２と、このロジック９０２の処理に必要な
データを格納するメモリ９０４とを含む。ロジック９０
２およびメモリ９０４は、同一半導体基板上に集積化さ
れており、これらのロジック９０２およびメモリ９０４
は、チップ上配線９０６を介して相互接続される。

【０００３】メモリ９０４は、ロジック９０２と同一半
導体チップに集積化されており、混載メモリと呼ばれ
る。この図３６に示す半導体集積回路装置９００は、メ
モリ９０４とロジック９０２に加えて、通常、さらに、
アナログ回路および別の種類のメモリなどが集積化さ
れ、１チップで１つのシステムを実現するシステムＬＳ
Ｉを構成する。

【０００４】この半導体集積回路装置９００において
は、ロジック９０２とメモリ９０４とを相互接続するチ
ップ上配線９０６は、ボード上配線などに比べてその負
荷が小さく、高速で、ロジック９０２とメモリ９０４の
間で信号／データを転送することができる。また、ロジ
ック９０２とメモリ９０４とが同一半導体基板上に集積
化されており、チップ上配線９０６は、メモリ９０４の
入出力ノードに結合される。したがって、このチップ上
配線９０６は、ピン端子のピッチの制約を受けることは
なく、データバス幅を広くすることができ、高速でデー
タを転送することができる。

【０００５】このようなロジック９０２とメモリ９０４
が同一半導体基板上に集積化される半導体集積回路装置
９００は、システムＬＳＩとして、携帯機器などの用途
において広く用いられている。

【０００６】

【発明が解決しようとする課題】このような半導体集積
回路装置においては、製品の信頼性を確保するために、
製造後にテストを行なう必要がある。ロジック９０２
は、ピン端子を介して外部装置に結合され、外部の装置
から直接アクセスすることができる。しかしながら、メ
モリ９０４は、ロジック９０２を介して外部からアクセ
スすることができるだけである。

【０００７】そこで、このメモリ９０４に対し、外部の
テスト装置が直接アクセスしてテストを行なうことがで
きるようにするために、一般に、メモリ９０４に対して
外部から直接アクセスするためのテストインターフェイ
ス回路が設けられる。

【０００８】図３７は、従来の半導体集積回路装置のテ
ストインターフェイス回路の構成を概略的に示す図であ
る。図３７において、テストインターフェイス回路は、
テストモード指示信号ＴＳＴに従って、入力信号パッド
群ＰＤＧＩおよび出力パッド群ＰＤＧＯを、ロジック９
０２およびメモリ９０４の一方に結合する信号切換回路
９１０と、テストモード指示信号ＴＳＴに従って、この
信号切換回路９１０から転送された信号とロジック９０
２から出力された信号の一方を選択してメモリ９０４へ
与える選択回路（ＭＵＸ）９１２を含む。通常、メモリ
９０４から読出されたデータは、選択回路９１２をバイ
パスして、ロジック９０２および信号切換回路９１０へ
転送される。データ読出時の、この選択回路９１２にお
ける信号伝搬遅延を防止するためである。

【０００９】この図３７に示すように信号切換回路９１
０および選択回路９１２を設けることにより、外部のテ
スト装置は、パッド群ＰＤＧＩおよびＰＤＧＯ、信号切
換回路９１０および選択回路９１２を介してメモリ９０
４へ直接アクセスすることができる。したがって、ロジ
ック９０２を介してメモリ９０４をテストする必要がな
く、メモリ９０４が、正確にデータを記憶するかなどの
特性をテストすることができる。

【００１０】しかしながら、この信号切換回路９１０お
よび選択回路９１２を介してメモリ９０４へアクセスす
るため、たとえばメモリ９０４のセットアップ／ホール
ド時間およびアクセス時間などを正確に測定することが
できなくなるという問題が生じる。すなわち、この内部
の転送経路における配線遅延およびスキューなどによ
り、正確に、セットアップ／ホールド時間を測定するこ
とができない。また、この信号切換回路９１０を介して
外部でメモリ９０４から読出されるデータを外部テスト
装置で検出するため、たとえばロジック９０２がメモリ
９０４へアクセスする場合のデータ読出時のアクセス時
間を正確に測定することができなくなるという問題が生
じる。

【００１１】また、内部のデータバス幅とピン端子との
数が異なるため、データの書込／読出時において、メモ
リ９０４の全データビットを並列に外部のピン端子に読
み出すことができない。従って、データの読出時におい
てはデータビットを順次選択して外部へ転送する必要が
あり正確にアクセス時間を測定することができない。

【００１２】同様にして、データ書込時においてデータ
のセットアップホールド時間を測定することができな
い。このセットアップ時間およびホールド時間の問題
は、データのみならずアドレス信号および動作モードを
指示する制御信号についても同様に生じる。

【００１３】一般に、メモリ９０４は、クロック信号に
同期して動作する同期型メモリであり、このセットアッ
プ／ホールド時間を保証することができない場合、正確
なコマンドの取込およびデータの書込を行なうことがで
きなくなるおそれがある。また、アクセス時間について
も、高速のクロック信号に同期してデータを転送する場
合、メモリ９０４からロジック９０２へのデータ転送時
のアクセス時間を正確に測定することができない場合、
このロジック９０２の高速動作を保証することができな
くなるおそれがある。

【００１４】それゆえ、この発明の目的は、内蔵メモリ
のセットアップ時間／ホールド時間およびアクセス時間
などのタイミング条件を正確に、外部のテスト装置を用
いて測定することのできる半導体集積回路装置を提供す
ることである。

【００１５】この発明の他の目的は、メモリのアクセス
に関連する信号のタイミング条件を正確にテスト装置に
より測定することのできるロジック混載メモリを提供す
ることである。

【００１６】この発明のさらに他の目的は、テスト回路
規模を増大させることなく、正確に内蔵メモリの所望の
信号／データのセットアップ／ホールド時間およびアク
セス時間を高精度で測定することのできるメモリ内蔵半
導体集積回路装置を提供することである。

【００１７】

【課題を解決するための手段】この発明の第１の観点に
係る半導体集積回路装置は、半導体装置外部から印加さ
れるテスト信号を受けて保持する保持回路と、外部から
印加される制御信号に従って、この保持回路に保持され
たテスト信号の論理レベルを選択的に変更して半導体記
憶装置へ伝達するための変更回路を含む。

【００１８】好ましくは、半導体記憶装置はクロック信
号に同期して変更回路から与えられるテスト信号を取込
む。制御信号は、このクロック信号と非同期で与えられ
る。

【００１９】また、好ましくは、変更回路は、制御信号
とテスト信号とを受け、この制御信号が第１の論理レベ
ルのときにはテスト信号を反転して出力しかつ制御信号
が第２の論理レベルのときにはテスト信号を論理レベル
を維持して出力する。

【００２０】また、好ましくは、半導体記憶装置はクロ
ック信号に同期して、与えられた信号を取込む同期型半
導体記憶装置である。この構成において、好ましくは、
さらに、制御信号とクロック信号との位相差を較正する
ための位相較正回路が設けられる。

【００２１】好ましくは、変更回路は、半導体記憶装置
の入力ノードに個々に対応して配置される。

【００２２】また、好ましくは、さらに、変更回路は、
制御信号を無効状態に設定するための回路を含む。

【００２３】好ましくは、変更回路は、所定の論理レベ
ルの信号を格納するレジスタ回路と、制御信号とこのレ
ジスタ回路に格納された信号を受け、レジスタ回路の出
力信号に従って制御信号を無効化する論理回路と、この
論理回路の出力信号とテスト信号とを受け、テスト信号
を論理回路の出力信号により修飾して半導体記憶装置に
転送する回路とを含む。

【００２４】また、好ましくは、変更回路は、半導体記
憶装置の入力ノードに個々に対応して配置され、さらに
シリアルに接続される複数のレジスタ回路を有するスキ
ャン回路が設けられる。この変更回路は、スキャン回路
からのデータ信号を格納する無効化用レジスタ回路と、
この無効化用レジスタ回路の出力信号に応答して制御信
号を無効化するゲート回路とを含む。

【００２５】好ましくは、外部からの信号を転送信号に
同期して順次転送するための複数のシリアルに接続され
る複数のレジスタ回路を有するスキャン回路が設けられ
る。このスキャン回路は、制御信号を転送信号に同期し
て取込むレジスタ回路を含む。

【００２６】好ましくは、半導体記憶装置はクロック信
号に同期して信号を入出力し、スキャン回路のレジスタ
回路は、このクロック信号を転送信号に同期して取り込
み転送するための選択回路を含む。

【００２７】また、これに代えて、好ましくは、変更回
路は、テスト信号をクロック信号の半周期遅延して生成
される遅延テスト信号を制御信号に従って修飾して半導
体記憶装置へ転送する遅延変更回路を含む。

【００２８】好ましくは、この遅延変更回路は、クロッ
ク信号の反転信号に同期してテスト信号を転送するラッ
チ回路と、モード指示信号に従ってテスト信号とラッチ
回路の出力信号の一方を選択する選択回路と、この選択
回路の出力信号を、少なくとも制御信号に従って修飾し
て半導体記憶装置へ転送する回路を含む。

【００２９】この発明の第２の観点に係る半導体記憶装
置は、外部からのテスト制御信号をシリアルに転送する
ための複数のレジスタ回路を有するスキャン回路と、半
導体記憶装置から出力された信号とシリアルに転送すべ
きテスト制御信号の一方を選択してスキャン回路のレジ
スタ回路に転送する選択回路とを含む。

【００３０】好ましくは、スキャン回路の特定のレジス
タ回路の出力信号を選択的に格納するテスト制御レジス
タ回路と、このテスト制御レジスタ回路の格納信号と外
部からの制御信号に従ってテスト信号を修飾して半導体
記憶装置へ転送する転送回路とが設けられる。

【００３１】好ましくは、テストレジスタ回路は、半導
体記憶装置の入力ノードにそれぞれ対応して配置され
る。

【００３２】また、好ましくは、スキャン回路は、規格
が標準化されたバウンダリスキャン回路である。

【００３３】また、好ましくは、さらに、テスト制御レ
ジスタ回路は、スキャン回路の特定のレジスタ回路に対
応して複数個配置される。この特定のレジスタ回路の出
力信号を選択信号に従って選択的にこれら複数のテスト
制御レジスタ回路へ転送して格納する選択回路が設けら
れる。複数のテスト制御レジスタ回路は、この半導体記
憶装置の入力ノードの異なるノードに対応して配置され
る。

【００３４】また、好ましくは、複数のテスト制御レジ
スタ回路それぞれに対応して配置され、各々外部からの
制御信号と対応のテスト制御レジスタ回路の格納するテ
スト制御信号とに従って外部からのテスト信号を修飾し
て半導体記憶装置へ転送する回路が設けられる。

【００３５】好ましくは、バウンダリスキャン回路は、
ロジックのテストを行なうための信号を転送するスキャ
ンパスレジスタを含む。

【００３６】この発明の第３の他の観点に係る半導体記
憶装置は、ロジック回路と、このロジック回路と同一半
導体基板上に形成され、少なくともロジック回路の処理
するデータを格納する半導体記憶装置と、外部からのテ
スト信号をテストクロック信号に同期して転送するテス
ト回路と、外部からテストクロック信号と非同期で与え
られる制御信号に従って、このテスト回路の出力する信
号を修飾して出力するテスト信号修飾回路と、テストモ
ード指示信号に従ってロジック回路の出力信号とテスト
信号修飾回路の出力信号の一方を選択して半導体記憶装
置に転送する選択回路とを含む。選択回路は、少なくと
も半導体記憶装置の入力ノードに対応して配置され、テ
スト修飾信号は、この半導体記憶装置の入力ノードにそ
れぞれ対応して生成される。

【００３７】この発明の第４の観点に係る半導体集積回
路装置は、ロジック回路と、このロジック回路と同一半
導体基板上に形成され、少なくともこのロジック回路の
処理するデータを格納するメモリ回路と、外部からのテ
スト信号をテストクロック信号に従って転送するテスト
回路と、外部からテストクロック信号と非同期で与えら
れる非同期制御信号に従ってテスト回路の出力する信号
を修飾して出力するテスト信号修飾回路とを含む。この
テスト信号修飾回路は、テスト信号の修飾動作を有効化
するためのデータを格納する第１のレジスタ回路と、少
なくともこのレジスタ回路の格納データと非同期制御信
号とに従ってテスト回路からのテスト信号を修飾する修
飾ゲート回路とを含む。

【００３８】この発明の第４の観点に係る半導体集積回
路装置は、さらに、テストデータをテストクロック信号
に従って転送するテストデータ転送回路と、テストモー
ド切換信号に従って非同期制御信号を選択的に有効また
は無効状態に設定するための修飾制御回路と、メモリ回
路のデータ入力ノードに対応して配置される複数のテス
トデータ修飾回路とを含む。各テストデータ修飾回路
は、データレジスタと、レジスタ回路の格納データと修
飾制御回路の出力信号とに従ってテストデータ転送回路
の出力するテストデータを選択的に修飾して出力するテ
ストデータ修飾ゲート回路とを含む。

【００３９】この発明の第４の観点に係る半導体集積回
路装置は、さらに、テストモード指示信号に従って、ロ
ジック回路の出力信号とテスト修飾回路およびテストデ
ータ修飾回路の出力信号の一方を選択してメモリ回路へ
転送する選択回路を含む。

【００４０】好ましくは、複数のテストデータ修飾回路
のデータレジスタは、シリアルにデータを転送するシリ
アル転送パスを構成し、外部から与えられる１ビットの
データをシリアルに転送して対応のデータをそれぞれ格
納する。

【００４１】また、好ましくは、テストデータ転送回路
は、外部からのテストデータを複数のテストデータ修飾
回路に共通に転送する。

【００４２】また、好ましくは、テストモード切換信号
と非同期制御信号とに従って修飾ゲート回路へ制御信号
を与える制御ゲート回路が設けられる。この修飾ゲート
回路は、この制御ゲート回路からの制御信号と第１のレ
ジスタ回路の格納データとに従ってテスト回路からのテ
スト信号を修飾する。

【００４３】また好ましくは、修飾制御回路は、複数の
テストデータ修飾回路に共通に配置される。

【００４４】また、好ましくは、テスト信号は、メモリ
回路のアドレスを指定するアドレス信号と、動作モード
を指示するコマンドとを含む。この構成において、さら
に、テストモード切換信号と非同期制御信号とに従って
アドレス信号およびコマンドに対し共通に修飾動作の有
効／無効を制御する信号を修飾ゲート回路へ伝達する信
号修飾切換回路がさらに設けられる。

【００４５】好ましくは、修飾制御回路および信号修飾
切換回路は、テストモード切換信号が第１の論理レベル
のときには、それぞれ、非同期制御信号を無効状態に設
定し、またテストモード切換信号が第２の論理レベルの
ときには、非同期制御信号を有効状態に設定する。

【００４６】また、好ましくは、テストデータ修飾回路
は、非同期制御信号が無効状態のとき、テストデータレ
ジスタに格納されたデータに従ってテストデータ転送回
路から転送されたデータを修飾する。

【００４７】好ましくは、データレジスタは、シリアル
にデータを転送するシリアルスキャンパスを構成する。
各データレジスタの格納データが、このシリアルスキャ
ンパスを介して転送されて対応のデータレジスタに格納
される。この構成において、テストクロック信号と非同
期制御信号との位相を比較し、該比較結果をシリアルス
キャンパスを介して転送する位相比較回路が設けられ
る。

【００４８】半導体記憶装置の入力ノードそれぞれに対
応して、テスト信号を制御信号に従って修飾して出力す
る回路を配置することにより、半導体記憶装置の各入力
ノードに対して有効信号および無効信号を制御信号に従
って生成して伝達することができる。これにより、制御
信号とクロック信号との位相差を外部テスト装置におい
てモニタすることにより、この半導体記憶装置の入力ノ
ードそれぞれについて信号のセットアップ時間およびホ
ールド時間を測定することができる。

【００４９】また、メモリからの出力信号を、レジスタ
回路内に取込むことにより、メモリからのデータが出力
された時間を検出することができ、したがって、アクセ
ス時間を容易に測定することができる（取込む期間を、
データ出力コマンド印加後の時間を測定することによ
り、アクセス時間が測定される）。

【００５０】テスト信号とテストデータとを別々の端子
から転送し、非同期制御信号とテストモード切換信号に
よりテスト信号およびテストデータに対して個々に修飾
動作を制御することにより、信号のセットアップ／ホー
ルド時間をさまざまなデータパターンに対して個別に測
定することができ、正確に不良の有無および不良原因の
特定を行なうことができる。また、アドレス／コマンド
などの信号に従ってメモリ回路へアクセスするときに、
データを非同期制御信号により選択的に無効化／有効化
することにより、データのセットアップ／ホールド時間
を測定することができる。

【００５１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体集積回路装置の全体の構
成を概略的に示す図である。図１において、半導体集積
回路装置１は、所定の処理を行なうロジック回路２と、
ロジック回路２に必要なデータを記憶するメモリ（ＲＡ
Ｍ）３と、テストモード時、装置外部のテスト装置とテ
スト信号／データの授受を行なうテスト回路５と、テス
ト回路５からのテスト信号を非同期制御信号ＰＴＸに従
って選択的に無効状態に設定する無効データ発生回路６
と、テストモード指示信号ＭＴＥＳＴに従ってロジック
回路２およびテスト回路５を、外部のパッドに選択的に
結合する信号切換回路４と、テストモード指示信号ＭＴ
ＥＳＴに従ってロジック回路２および無効データ発生回
路６の出力信号を選択的にメモリ３へ結合する選択回路
７を含む。

【００５２】メモリ３から読出されたデータは、選択回
路７をバイパスして、直接ロジック回路２およびテスト
回路５へ与えられる（この経路は示さず）。

【００５３】テスト回路５はテストモード時においてテ
ストクロック信号ＴＣＬＫに同期して外部から信号切替
え回路４を介して与えられるテスト信号を転送する。

【００５４】ロジック回路２は、動作時においてクロッ
ク信号ＣＬＫに同期して信号／データの処理および転送
を行う。

【００５５】メモリ３に対しても通常動作時において、
クロック信号ＣＬＫが与えられ、メモリ３は、このクロ
ック信号ＣＬＫに同期して信号／データの入出力を行
う。テストモード時においては、後に説明するが、テス
トクロック信号ＴＣＬＫと同期したクロック信号がメモ
リ３へ与えられる。

【００５６】非同期制御信号ＰＴＸは、これらのテスト
クロック信号ＴＣＬＫおよびメモリクロック信号と非同
期の信号であり、外部のテスト装置から与えられる。こ
の非同期制御信号ＰＴＸに従ってテスト信号の有効期間
を決定し、メモリクロック信号についてのセットアップ
時間およびホールド時間を設定する。

【００５７】信号切換回路４は、メモリ３のテストモー
ド時においては、外部のパッドＰＤを、テスト回路５に
結合し、通常動作モード時およびロジック回路２のテス
トモード時においては、信号切換回路４は、ロジック回
路２を外部のパッドＰＤに結合する。

【００５８】選択回路７は、テストモード指示信号ＭＴ
ＥＳＴがメモリ３のテストモードを指示するときには、
無効データ発生回路６の出力信号をメモリ３に結合し、
一方通常動作モード時およびロジック回路２のテストモ
ード時においては、このロジック回路２をメモリ３に結
合する。

【００５９】無効データ発生回路６は、メモリ３の入力
ノードそれぞれに対応して設けられる回路を含み、テス
トクロック信号ＴＣＬＫに同期して信号／データの転送
を行なう。この無効データ発生回路６は、また、メモリ
３への信号転送時、テスト回路５から与えられた信号／
データの有効期間を、非同期制御信号ＰＴＸに従って設
定する。

【００６０】図２は、ロジック回路２の出力段の構成を
概略的に示す図である。図２において、ロジック回路２
は、所定の論理処理を行なう処理回路２ａと、処理回路
２ａの出力信号をクロック信号ＣＬＫに同期して転送す
るフリップフロップ２ｂを含む。フリップフロップ２ｂ
は、クロック信号ＣＬＫがＬレベルのときに与えられた
信号を取り込み、かつクロック信号ＣＬＫがＨレベルの
ときラッチ状態となり、処理回路２ａの出力信号をラッ
チするラッチ回路１２ａと、クロック信号ＣＬＫがＨレ
ベルのときラッチ回路１２ｂの出力信号を取り込みかつ
クロック信号ＣＬＫがＬレベルとなるとラッチ状態とな
るラッチ回路１２ｂを含む。

【００６１】これらのラッチ回路１２ａおよび１２ｂ
は、それぞれ、クロック入力ノードＥに与えられるクロ
ック信号がＬレベルおよびＨレベルとなると与えられた
信号を通過させるスルー状態となる。これらのラッチ回
路１２ａおよび１２ｂは通常のラッチ回路と同様の構成
を有する。

【００６２】したがって、図２に示すように、ロジック
回路２からは、クロック信号ＣＬＫの立上がりに同期し
て信号ＳＧＬが出力される。

【００６３】図３は、図１に示すテスト回路５の信号出
力部の構成を概略的に示す図である。図３において、テ
スト回路５は、外部のテスト装置から与えられるテスト
信号／データを処理するテスト処理回路５ａと、テスト
処理回路５ａの出力信号をテストクロック信号ＴＣＬＫ
に従って転送するフリップフロップ５ｂを含む。

【００６４】テスト処理回路５ａは、たとえば、テスト
装置から与えられる書込データのビット幅の変更などの
処理を行なう。これは、半導体集積回路装置１におい
て、外部に設けられる書込データを受けるパッドの数
は、メモリ３のデータ入力ノードよりも少なく、メモリ
３に対する書込データを外部装置は同時に並行して外部
のパッドを介して与えることができないため、内部で変
更して書込データを、このメモリ３の入力ノードのビッ
ト幅に等しくする。これは、たとえば半導体集積回路装
置において外部のデータビット幅がたとえば８ビットで
あり、一方、メモリ３の転送データビット幅は１２８ビ
ットまたは２５６ビットである。この外部のパッドＰＤ
のデータビット幅とメモリ３の転送データビット幅が異
なるため、データのセットアップ／ホールド時間の測定
を従来困難にしている。

【００６５】これらのテスト信号としてはアドレス信
号、および制御信号を含んでいてもよい。これらのアド
レス信号および制御信号は、外部パッドＰＤを介して個
々に与えられてもよい。アドレス信号の場合、利用可能
な外部パッドの数に応じて同じ論理レベルのアドレス信
号ビットが重複して生成されてもよい。

【００６６】制御信号については、メモリの動作モード
を指示するため外部から個々に与えられる。これらのア
ドレス信号、制御信号、およびデータの印加態様は、メ
モリテスト時において利用可能なパッドの数および外部
テスト装置の構成に応じて適宜決定される。

【００６７】フリップフロップ５ｂは、テストクロック
信号ＴＣＬＫの立下りに同期してスルー状態となりかつ
その立上がりに応答してラッチ状態となりテスト処理回
路５ａの出力信号をラッチするラッチ回路１５ａと、テ
ストクロック信号ＴＣＬＫがＨレベルとなるとスルー状
態となり、ラッチ回路１５ａの出力信号を通過させかつ
テストクロック信号ＴＣＬＫがＬレベルとなるとラッチ
状態となりラッチ回路１５ｂの出力信号をラッチするラ
ッチ回路１５ｂを含む。このラッチ回路１５ｂからテス
ト信号／データＳＧＴが出力される。

【００６８】これらのラッチ回路１５ａおよび１５ｂ
は、ラッチ回路１２ａおよび１２ｂと同様の構成を有す
る。

【００６９】したがって、テスト回路５においても、テ
ストクロック信号ＴＣＬＫに従って信号／データの転送
が行なわれ、テストとクロック信号ＴＣＬＫの立上りに
同期して、テスト回路５の出力信号が変化する。無効デ
ータ発生回路６においては、このテストクロック信号Ｔ
ＣＬＫに従って転送される信号／データの有効期間（確
定期間）を、非同期制御信号ＰＴＸに従って設定する。

【００７０】図４は、図１に示す無効データ発生回路６
の構成の一例を示す図である。図４において、無効デー
タ発生回路６は、テストクロック信号ＴＣＬＫがＬレベ
ルのときに与えられた信号を取込みラッチするラッチ回
路６ａと、テストセットアップ指示信号ＴＭＳＵＰに従
ってテスト回路５の前段のフリップフロップ（５ｂ）か
らの出力信号ＳＧＴとラッチ回路６ａの出力信号の一方
を選択するマルチプレクサ６ｄと、出力信号の有効／無
効を決定するデータを格納するレジスタ６ｂと、レジス
タ６ｂの格納データと非同期制御信号ＰＴＸとを受ける
ＮＡＮＤ回路６ｃと、マルチプレクサ６ｄの出力信号Ｚ
ＳＧＴを受けるインバータ６ｅと、インバータ６ｅの出
力信号ＺＳＧＴとＮＡＮＤ回路６ｃの出力信号を受けて
メモリ３へテストモード時与えられるテスト信号ＴＥＯ
ＵＴを生成するＥＸＯＲ回路６ｆを含む。

【００７１】ラッチ回路６ａは、後に説明するテストモ
ード時において、このテスト信号ＳＧＴをテストクロッ
ク信号ＴＣＬＫの半サイクル遅延させるために用いられ
る。

【００７２】レジスタ６ｂには、後に詳細に説明する回
路を介して有効／無効を決定するデータＶＤが格納され
る。このレジスタ６ｂに格納されるデータＶＤがＬレベ
ルのときには、ＮＡＮＤ回路６ｃの出力信号はＨレベル
となり、非同期制御信号ＰＴＸは無効化される。一方、
レジスタ６ｂに格納されるデータＶＤがＨレベルのとき
には、ＮＡＮＤ回路６ｃがインバータとして動作し、非
同期制御信号ＰＴＸに従ってその出力信号を変化させ
る。

【００７３】ＥＸＯＲ回路６ｆは、ＮＡＮＤ回路６ｃの
出力信号がＨレベルのときには、インバータとして動作
し、ＮＡＮＤ回路６ｃの出力信号がＬレベルのときに
は、バッファ回路として動作する。

【００７４】従って、テスト信号の有効期間は、メモリ
３に対して与えられるテスト信号ＴＥＯＵＴが、外部か
らのテスト信号ＳＧＴと同一論理レベルの期間であり、
無効期間は論理レベルが反転している期間となる。

【００７５】この図４に示す回路構成が、メモリ３の入
力ノードそれぞれ対応して設けられ、テスト出力信号Ｔ
ＥＯＵＴが、それぞれ対応のメモリ３の入力ノードへテ
ストモード時伝達される。したがって、レジスタ６ｂに
格納されたデータＶＤにより必要なメモリ３の入力ノー
ドに対する信号・データを非同期制御信号ＰＴＸに従っ
て変化させることができ、メモリ３の所望の信号・デー
タについてセットアップ／ホールド時間を測定すること
ができる。この非同期制御信号ＰＴＸに従って、テスト
信号ＴＥＯＵＴの有効／無効期間を設定しており、たと
えばデータビットについて外部からのテストデータビッ
トがコピーされてメモリ３に対する書込データが生成さ
れても、特に問題は生じない。

【００７６】図５は、図１に示す選択回路７およびメモ
リ３の構成を概略的に示す図である。図５において、選
択回路７は、ロジック回路２から与えられる信号群ＳＧ
ＬＧと無効データ発生回路６から与えられるテスト出力
信号群ＴＥＯＵＴＧの各信号それぞれに対応して設けら
れるマルチプレクサＭＸ０−ＭＸｎを含む。図５におい
て、マルチプレクサＭＸ０−ＭＸｎは、テストモード指
示信号ＭＴＥＳＴに従って、ロジック回路からの出力信
号ＳＧＬ０−ＳＧＬｎと無効データ発生回路６からのテ
スト出力信号ＴＥＯＵＴ０−ＴＥＯＵＴｎの一方を選択
して、内部信号ＩＮ０−ＩＮｎを生成する。

【００７７】メモリ３は、このマルチプレクサＭＸ０−
ＭＸｎそれぞれに対応して設けられる入力回路ＩＫ０−
ＩＫｎを含む。この入力回路ＩＫ０ーＩＫｎが、与えら
れた信号をクロック信号に同期して取り込む。

【００７８】この図４に示す無効データ発生回路６の構
成において、テスト出力信号ＴＥＯＵＴの有効／無効を
レジスタ６ｂに格納されるデータに応じて設定すること
により、メモリ３の入力回路ＩＫ０−ＩＫｎにおいて、
それぞれ与えられる信号の有効／無効状態を設定するこ
とができる。したがって、この有効状態が入力信号の確
定期間に対応するため、特定の入力信号についてのセッ
トアップ／ホールド時間の測定を行なうことが可能とな
る。

【００７９】メモリ３に対しては、たとえばテストクロ
ック信号ＴＣＬＫをインバータ１９を介して反転してク
ロック信号ＭＣＬＫが与えられる構成を１例として示
す。しかしながら、メモリ３に対するクロック信号を印
加するための構成としては以下のいずれかの構成が利用
されてもよい。

【００８０】このメモリ３に対するテストモード時のク
ロック信号ＭＣＬＫは、また、選択回路７を介して、ロ
ジック用のクロック信号ＣＬＫとメモリテストモード時
のインバータ１９からの出力信号の一方を選択する構成
が利用されてもよい。

【００８１】また、通常の機能テストなどを行うテスト
モード時において、メモリ３をテストクロック信号ＴＣ
ＬＫに同期して動作させる場合には、このインバータ１
９をバイパスしてテストクロック信号ＴＣＬＫがメモリ
３に与えられる構成が利用されてもよい。

【００８２】また、図５において破線で示すように、外
部のテスト装置から、互いに相補なクロック信号ＴＣＬ
ＫおよびＺＴＣＬＫが与えられてもよい。図５において
は、クロック入力パッドＰＤＣＬにテストクロック信号
ＴＣＬＫと相補なメモリクロック信号が与えられる構成
が１例として示される。この場合、クロック入力パッド
ＰＤＣＬが、通常のロジッククロック信号ＣＬＫを入力
するパッドであってもよく、別のパッドであってもよ
い。別のパッドの場合には、メモリ３において、通常の
ロジッククロック信号ＣＬＫと補のテストクロック信号
ＺＴＣＬＫの論理ＯＲをとった信号をメモリクロック信
号として与える構成が利用される。

【００８３】入力回路ＩＫ０−ＩＫｎは、このメモリク
ロック信号ＭＣＬＫの立上がりに同期して、与えられた
信号を取込む。次に、図１から図５に示す回路の動作
を、図６に示す信号波形図を参照して説明する。

【００８４】メモリ３のテストモード時においては、テ
ストモード指示信号ＭＴＥＳＴにより、信号切換え回路
４により外部のパッドＰＤとロジックとを切り離し、テ
スト回路５を外部パッドＰＤに結合して、テスト信号、
テストクロック信号ＴＣＬＫ、および非同期制御信号Ｐ
ＴＸをテスト回路５に与える。また、選択回路７によ
り、ロジック回路２の出力ポート（ユーザポート）をメ
モリ３から切り離し、一方、テスト回路５からの無効デ
ータ発生回路６により修飾されたテスト出力信号ＴＥＯ
ＵＴ（テスト出力信号群ＴＥＯＵＴＧ）をメモリ３に伝
達する。

【００８５】メモリ３へ与えられるメモリクロック信号
ＭＣＬＫとテストクロック信号ＴＣＬＫとは、同一周波
数のクロック信号であるものの、互いに位相が半サイク
ルずれており、逆相の信号である。

【００８６】図４に示すマルチプレクサ６ｄにおいて、
テストモードセットアップ信号ＴＭＳＵＰをＬレベルに
設定し、テスト回路５の出力信号ＳＧＴを選択する。テ
スト回路５において、テストクロック信号ＴＣＬＫの立
上がりに同期して、フリップフロップ５ｂの出力段のラ
ッチ回路１５ｂがスルー状態となるため、テスト回路５
の出力信号ＳＧＴは、テストクロック信号ＴＣＬＫの立
上がりに同期して変化する。ラッチ回路１５ａは、テス
トクロック信号ＴＣＬＫがＨレベルの間ラッチ状態にあ
り、その出力信号はこの間変化せず、テストクロック信
号ＴＣＬＫがＬレベルとなると、ラッチ回路１５ｂがラ
ッチ状態となる。したがって、このテスト回路５の出力
信号ＳＧＴの論理状態は、テストクロック信号ＴＣＫＬ
の１クロックサイクル期間ｔＣＬＫの間保持される。

【００８７】図４に示すレジスタ６ｂに、有効／無効デ
ータＶＤをＨレベルに設定した場合、ＮＡＮＤ回路６ｃ
は、インバータとして動作する。非同期制御信号ＰＴＸ
をＨレベルに立上げると、ＮＡＮＤ回路６ｃの出力信号
がＬレベルとなる（レジスタ６ｂのデータＶＤはＨレベ
ル）。したがって、この状態においては、ＥＸＯＲ回路
６ｆは、バッファ回路として動作し、インバータ６ｅの
出力信号ＺＳＧＴに従ってテスト出力信号ＴＥＯＵＴを
生成する。したがって、メモリ３へは、入力信号ＩＮと
して、テスト回路５の出力信号ＳＧＴ（ＤＡＴＡ）の反
転信号（／ＤＡＴＡ）が伝達される。

【００８８】次いで、非同期制御信号ＰＴＸをＬレベル
に設定すると、ＮＡＮＤ回路６ｃの出力信号がＨレベル
となり、ＥＸＯＲ回路６ｆがインバータとして動作す
る。したがって、この非同期制御信号ＰＴＸがＬレベル
の期間、テスト回路の出力信号ＳＧＴの状態（ＤＡＴ
Ａ）に対応する状態のテスト出力信号ＴＥＯＵＴが生成
される。したがって、メモリ３に対する入力信号ＩＮと
して、このテスト回路５に設定された信号の状態（ＤＡ
ＴＡ）と同じ論理状態の信号（ＤＡＴＡ）が伝達され
る。

【００８９】次いで、再び非同期制御信号ＰＴＸをＨレ
ベルに立上げると、このメモリ３へ与えられる信号ＩＮ
の論理レベルが反転する。従って、テスト回路５の出力
信号ＳＧＴの論理状態と同じ論理状態の信号が非同期制
御信号ＰＴＸがＬレベルの期間メモリ３に与えられる。
この期間が、メモリ３に対する入力信号が確定状態にあ
る期間に対応する。メモリ３に対する入力信号がテスト
回路５の出力信号ＳＧＴの論理反転状態にある期間は、
入力信号が無効状態にある期間に対応する。

【００９０】メモリ３は、メモリクロック信号ＭＣＬＫ
の立上がりに同期して、与えられた入力信号ＩＮを取込
む。したがって、この非同期制御信号ＰＴＸを、テスト
クロック信号ＴＣＬＫの立下がりを中心として変化させ
ることにより、セットアップ時間ｔＩＳおよびホールド
時間ｔＩＨを測定することができる。

【００９１】すなわち、外部のテスト装置において、こ
の非同期制御信号ＰＴＸとテストクロック信号ＴＣＬＫ
の立下がりのタイミングを調整し、データの書込／読出
が正確に行なわれるかを判定することにより、セットア
ップ時間およびホールド時間を測定することができる。
すなわち、セットアップ時間ｔＩＳを短くしてデータの
書込／読出を行なったときに、データのエラーが検出さ
れた時点の前のテストサイクルにおけるセットアップ時
間が、このメモリ３のセットアップ時間である。同様、
ホールド時間ｔＩＨについては、ホールド時間を短く
し、エラーが検出された場合のテストサイクルの前のテ
ストサイクルにおけるホールド時間を、このメモリ３の
ホールド時間と判定することができる。このデータのエ
ラーの判定は、通常のメモリのデータの書込／読出を行
う機能テストにおいて行われる。

【００９２】レジスタ６ｂにＬレベルデータを有効／無
効データＶＤとして格納した場合、ＮＡＮＤ回路６ｃの
出力信号は非同期制御信号ＰＴＸの論理レベルにかかわ
らずＨレベルに固定される。したがって、この場合にお
いては、ＥＸＯＲ回路６ｆが、インバータとして動作す
るため、入力信号ＩＮは、テスト回路５の出力信号ＳＧ
Ｔの論理レベルと同じ論理レベルの信号となる。したが
って、この場合、機能テストを行なってデータの書込／
読出を行なった場合、常にセットアップ時間およびホー
ルド時間が、クロックサイクルｔＣＬＫの１／２の時間
となり、セットアップ／ホールド不良は生じない。これ
により、セットアップ／ホールド時間の測定は、行うこ
とができない。

【００９３】したがって、このレジスタ６ｄを設けるこ
とにより、メモリ３の信号の必要な入力ノードについて
のみ、セットアップ時間およびホールド時間を測定する
ことができる。個々の信号についてセットアップ／ホー
ルド時間を測定することができる。

【００９４】この図６に示す信号波形においては、テス
トクロック信号ＴＣＬＫとメモリ３へ与えられるメモリ
クロック信号ＭＣＬＫは互いに逆相のクロック信号であ
る。外部から相補クロック信号を印加することができる
場合においては、図５に示すインバータ１９を利用する
構成に代えて、図７に示すように、クロック入力パッド
ＰＤＣＬおよびテストクロック入力パッドＰＤＴＣそれ
ぞれに、外部から相補名クロック信号ＣＬＫＥおよびＺ
ＣＬＫＥが与えられて、メモリクロック信号ＭＣＬＫお
よびテストクロック信号ＴＣＬＫが生成される。これに
よりインバータ１９のゲート遅延時間がセットアップ／
ホールド時間の測定に影響を及ぼすのを防止する。

【００９５】［変更例］しかしながら、テスタの制限に
より相補クロック信号を生成することができない場合ま
たは、クロック入力パッドとして１つのパッドしか利用
することができない場合が考えられる。このような場合
においては、メモリクロックＭＣＬＫおよびテストクロ
ック信号ＴＣＬＫが、共通のクロック信号ＣＬＫＥから
生成される。このような場合、クロック入力パッドＰＤ
ＣＬおよびテストクロック入力パッドＰＤＴＣに共通に
または共通のクロックパッドにテスタからクロック信号
ＣＬＫＥが与えられる。この場合、メモリクロック信号
ＭＣＬＫとテストクロック信号ＴＣＬＫは同相のクロッ
ク信号となり、内部のメモリへ与えられるテスト回路の
出力信号ＳＧＴのウィンドウの中央でメモリクロック信
号ＭＣＬＫを立上げることができない。そこで、このよ
うに１つのクロック信号しかテスト時に利用することが
できない場合、図４に示すテストモードセットアップ信
号ＴＭＳＵＰをＨレベルに設定し、マルチプレクサ６ｄ
を介して、ラッチ回路６ａのラッチ信号を、メモリ３へ
与える。

【００９６】図９は、このメモリクロック信号ＭＣＬＫ
とテストクロック信号ＴＣＬＫとが同相のクロック信号
の場合の動作を示す信号波形である。図９に示すよう
に、このメモリクロック信号ＭＣＬＫとテストクロック
信号ＴＣＬＫとが同位相の位相同期したクロック信号の
場合、テストモードセットアップ信号ＴＭＳＵＰをＨレ
ベルに設定し、図４に示すマルチプレクサ６ｄにより、
ラッチ回路６ａの出力信号を選択させる。テスト回路５
の出力信号ＳＧＴは、テストクロック信号ＴＣＬＫの立
上がりに同期して変化する。

【００９７】一方、ラッチ回路６ａは、テストクロック
信号ＴＣＬＫのＬレベルに同期してスルー状態となり、
テストクロック信号ＴＣＬＫのＨレベルに同期してラッ
チ状態となる。したがって、この場合、インバータ６ｅ
の出力信号ＺＳＧＴは、テストクロック信号ＴＣＬＫの
立下がりに同期して変化する。したがって、このインバ
ータ６ｅの出力信号ＺＳＧＴのウィンドウの中央位置
が、メモリクロック信号ＭＣＬＫの立上がりエッジに対
応している。このテストクロック信号ＴＣＬＫまたはメ
モリクロック信号ＭＣＬＫの立上がりを中心として、非
同期制御信号ＰＴＸのＬレベル期間を調整することによ
り、メモリ３に対する入力信号ＩＮのセットアップ時間
ｔＩＳおよびホールド時間ｔＩＨを変化させることがで
きる。応じて、メモリクロック信号ＭＣＬＫおよびテス
トクロック信号ＴＣＬＫが同位相の場合でも、このメモ
リ３の入力信号のセットアップ時間ｔＩＳおよびホール
ド時間ｔＩＨを測定することができる。この場合、非同
期制御信号ＰＴＸのテストクロック信号ＴＣＬＫの立上
がりに対する位相関係は、このメモリクロック信号ＭＣ
ＬＫとテストクロック信号ＴＣＬＫとが逆位相の場合と
同じであり、同様に、メモリ３の入力信号の有効期間を
変更してデータの書込／読出を行なってデータの読出に
エラーが発生したかを検出することにより、セットアッ
プおよびホールド時間を測定することができる。

【００９８】以上のように、この発明の実施の形態１に
従えば、メモリの入力ノードそれぞれに対応して無効デ
ータ発生回路を設け、非同期制御信号でメモリへの転送
信号の状態を更新しており、メモリに伝達される信号の
セットアップ時間およびホールド時間をこの非同期制御
信号の論理状態の制御で設定することができ、応じてメ
モリ３に対する入力信号のセットアップおよびホールド
時間を正確に測定することができる。

【００９９】なお、メモリテストセットアップ信号ＴＭ
ＳＵＰは、外部テスタから信号切換回路を介して与えら
れる。しかしながら、テスト回路内において、コマンド
デコード回路が設けられている場合、このコマンドデコ
ード回路を用いて、メモリテストセットアップ信号ＴＭ
ＳＵＰの論理レベルを変更してもよい。

【０１００】［実施の形態２]図１０は、この発明の実
施の形態２に従う半導体集積回路装置の要部の構成を概
略的に示す図である。図１０においては、メモリクロッ
ク信号ＭＣＬＫと非同期制御信号ＰＴＸの実際の位相差
を検出するために位相比較回路２０が設けられる。この
位相比較回路２０は、後に説明するスキャンパスを構成
するスキャンレジスタにより構成される。図１０におい
て、位相比較回路２０は、選択信号ＳＦＴＤＲ＜１：０
＞に従って外部からのシリアル信号／データＳＩｉ、メ
モリクロック信号ＭＣＬＫおよび非同期制御信号ＰＴＸ
の１つを選択する選択回路２１と、ゲーティング信号Ｃ
ＬＫＤＲに従って選択回路２１の選択した信号を取込む
フリップフロップ２２を含む。このフリップフロップ２
２は、スキャンパスを構成し、次段のレジスタ回路へ、
その取込んだ信号を伝達する。ゲーティング信号ＣＬＫ
ＤＲは、メモリクロック信号ＭＣＬＫおよび非同期制御
信号ＰＴＸおよびメモリクロック信号ＴＣＬＫと非同期
な信号である。

【０１０１】このフリップフロップ２２は、ゲーティン
グ信号ＣＬＫＤＲの立上がりに応答して選択回路２１か
ら与えられた信号を取込みラッチする。このフリップフ
ロップ２２は、たとえばＤ型フリップフロップで構成さ
れてもよく、またこのゲーティング信号ＣＬＫＤＲが、
短いパルス幅を有するワンショットのパルス信号であ
り、フリップフロップ２２は、このゲーティング信号Ｃ
ＬＫＤＲがＨレベルの間選択回路２１の出力信号を取込
み、ゲーティング信号ＣＬＫＤＲがＬレベルとなるとラ
ッチ状態となるように構成されてもよい。これらの構成
の場合、メモリクロック信号ＭＣＬＫと非同期制御信号
ＰＴＸとの位相差の精度が、このゲイティング信号ＣＬ
ＫＤＲのパルス幅により決定される。

【０１０２】また、このフリップフロップ２２がゲイテ
ィング信号ＣＬＫＤＲの立上りに応答してラッチ状態と
なるように構成されてもよい。

【０１０３】図１１は、図１０に示す位相比較回路の動
作を示すタイミング図である。図１１においては、フリ
ップフロップ２２がゲイティング信号ＣＬＫＤＲの立上
りに応答して与えられた信号を取り込みラッチする状態
となる場合の動作が１例として示される。以下、この図
１１に示すタイミング図を参照して、図１０に示す位相
比較回路２０の動作について説明する。

【０１０４】まず、選択信号ＳＦＴＤＲ＜１：０＞によ
り、たとえばメモリクロック信号ＭＣＬＫを選択する。
次いで、ゲーティング信号ＣＬＫＤＲ(ＣＬＫＤＲＭ)の
活性化タイミングを、順次シフトさせ、フリップフロッ
プ２２に、このゲーティング信号ＣＬＫＤＲ（ＣＬＫＤ
ＲＭ）に従って、メモリクロック信号ＭＣＬＫを取込ま
せる。図１１において、時刻Ｔ０において、フリップフ
ロップ２２内に、Ｈレベルの信号が取込まれてラッチさ
れる。このフリップフロップ２２に取り込まれた信号
を、このゲイティング信号の変わりに転送クロック信号
を与えて外部へ出力し、外部のテスタにおいて、メモリ
クロック信号ＭＣＬＫの立上がりタイミングを決定す
る。

【０１０５】次いで、選択信号ＳＦＴＤＲ＜１：０＞を
変更し、選択回路２１に、非同期制御信号ＰＴＸを選択
させる。この非同期制御信号ＰＴＸを、セットアップ／
ホールド時間測定時と同じタイミングで変化させ、次い
でゲーティング信号ＣＬＫＤＲ(ＣＬＫＤＲＰ）を活性
化タイミングを順次シフトさせて、フリップフロップ２
２に、非同期制御信号ＰＴＸを取込ませる。フリップフ
ロップ２２に格納されたデータを外部でモニタし、非同
期制御信号ＰＴＸが時刻ＴＳでＨレベルからＬレベルに
変化し、また時刻ＴＨにおいて、非同期制御信号ＰＴＸ
がＬレベルからＨレベルへ変化したことを識別する。

【０１０６】このゲーティング信号ＣＬＫＤＲの活性化
タイミング（図１１においてはＨレベルの立上がりで示
す）は、基準クロックを用いて決定される。したがっ
て、このメモリクロック信号ＭＣＬＫの立上がりタイミ
ングの時刻Ｔ０と、非同期制御信号ＰＴＸの立下がりお
よび立上がり時刻ＴＳおよびＴＨにより、このメモリク
ロック信号ＭＣＬＫと非同期制御信号ＰＴＸの実際の位
相差を検出することができる。この実際の位相差（ＴＨ
−Ｔ０）および（Ｔ０−ＴＳ）は、それぞれ、メモリの
ホールド時間およびセットアップ時間に対応する。

【０１０７】したがって、この位相比較回路２０を半導
体集積回路装置内に設けておくことにより、集積回路装
置内それぞれにおいて、テスタにより設定されたホール
ド時間およびセットアップ時間をその測定データを用い
て修正することができる。これにより、テスト装置から
生成される非同期制御信号ＰＴＸのタイミング補正を半
導体集積回路装置内に設けられた位相比較回路２０によ
り行なうことができ、高精度で、信号変化タイミング
(セットアップ／ホールド時間）を測定することができ
る。

【０１０８】この位相比較回路２０においては、単に、
メモリクロック信号ＭＣＬＫと非同期制御信号ＰＴＸの
位相差を検出する。すなわち、これらのメモリクロック
信号ＭＣＬＫおよび非同期制御信号ＰＴＸの立上がり／
立下りの時間差を測定して、位相差を測定し、テスタが
出力するメモリクロック信号ＭＣＬＫと非同期タイミン
グ制御信号ＰＴＸの位相差とのずれを検出する。これら
のメモリクロック信号ＭＣＬＫと非同期制御信号ＰＴＸ
の間の半導体集積回路装置固有の時間のずれを用いて、
セットアップ時間およびホールド時間測定を行なった際
の補正を行なう。したがって、メモリクロック信号ＭＣ
ＬＫと非同期制御信号ＰＴＸとの時間のずれは、すべて
の非同期制御信号ＰＴＸの時間幅について同じであり、
非同期制御信号ＰＴＸの個々の時間幅（セットアップ時
間およびホールド時間）のテスト時に、この位相比較を
それぞれ各テスト時に行なう必要はない。

【０１０９】なお、この図１０に示す位相比較回路２０
においては、後に説明するスキャンパスを構成するレジ
スタ回路を利用している。しかしながら、この位相比較
回路２０は、半導体集積回路装置内においてメモリクロ
ック信号ＭＣＬＫと非同期制御信号ＰＴＸの位相差を検
出することができればよく、テスト回路内において配置
され、特定の出力指示信号に従ってこのフリップフロッ
プ２２に格納されたデータが、信号切換回路４を介して
外部へ出力されてもよい。したがって、この位相比較回
路２０は、テスト回路内において専用に配置されてもよ
い。

【０１１０】以上のように、この発明の実施の形態２に
従えば、半導体集積回路装置内においてメモリクロック
信号ＭＣＬＫと非同期制御信号ＰＴＸの位相差を検出す
る位相比較回路を設けており、個々の半導体集積回路装
置内において、機能テストにより決定されたセットアッ
プ時間／ホールド時間をこの実際の位相差に応じて補正
することにより、正確に、高精度でセットアップ時間／
ホールド時間を測定することができる。

【０１１１】［実施の形態３］図１２は、この発明の実
施の形態３に従う半導体集積回路装置の要部の構成を概
略的に示す図である。図１２においては、無効データ発
生回路６に含まれる無効データを格納するレジスタ回路
６ｂにデータを格納するために、スキャンレジスタ回路
３０が設けられる。このスキャンレジスタ回路３０は、
シリアルに接続されるレジスタ回路を含み、転送クロッ
ク信号ＣＬＫＤＲに従って、シリアル入力信号ＳＩを順
次転送する。

【０１１２】無効データ発生回路６は、メモリ３の入力
ノードそれぞれに対応してテスト信号ＴＥＯＵＴＧを生
成する。したがって、メモリ３の信号入力ノードは、数
が多く、無効データ発生回路６に含まれる無効データＶ
Ｄを格納するレジスタ（図４のレジスタ６ｂ）の数も多
くなる。この数多くのレジスタ６ｂに対し、スキャンレ
ジスタ回路３０を介して無効データをシリアルに転送し
て、データを格納する。これにより、外部から、１つの
パッドを介してシリアル信号ＳＩを順次転送クロック信
号ＣＬＫＤＲに従って転送するだけでよく、メモリ３の
入力ノードの数にかかわらず、少数の信号入力ノード
で、必要なテスト条件を設定することができる。

【０１１３】図１３は、図１２に示す無効データ発生回
路６の一部およびスキャンレジスタ回路３０の構成を概
略的に示す図である。図１３において、無効データ発生
回路６は、テスト出力信号ＴＥＯＵＴそれぞれに対応し
て設けられるレジスタ６ｂ０−６ｂｎを含む。これらの
レジスタ６ｂ０−６ｂｎは、それぞれ、更新クロック信
号ＵＰＤＴに従って、与えられたデータを取込み格納す
る。このレジスタ６ｂ０−６ｂｎそれぞれに対応して、
ＮＡＮＤ回路６ｃ０−６ｃｎが設けられる。これらのＮ
ＡＮＤ回路６ｃ０−６ｃｎは、図４に示すＮＡＮＤ回路
６ｃに対応し、それぞれ、対応のレジスタ６ｂ０−６ｂ
ｎの格納データと非同期制御信号ＰＴＸとを受ける。

【０１１４】これらのＮＡＮＤ回路６ｃ０−６ｃｎの出
力信号は、それぞれ対応のＥＸＯＲ回路へ与えられる。
図１３においては、ＮＡＮＤ回路６ｃ１に対して設けら
れるＥＸＯＲ回路６ｆ１を代表的に示す。このＥＸＯＲ
回路６ｆ１は、テスト回路５の対応の出力信号ＺＳＧＴ
を受ける。

【０１１５】スキャンレジスタ回路３０は、レジスタ６
ｂ０−６ｂｎそれぞれに対応して配置されるフリップフ
ロップＦ０−Ｆｎを含む。これらのフリップフロップＦ
０−Ｆｎは、シリアルに結合され、転送クロック信号Ｃ
ＬＫＤＲに従って、前段のフリップフロップから与えら
れる信号を取込みラッチする。これらのフリップフロプ
Ｆ０−Ｆｎによりシリアル信号転送経路が形成される。

【０１１６】フリップフロップＦ０−Ｆｎを介してシリ
アル入力信号ＳＩを順次転送する。転送クロック信号Ｃ
ＬＫＤＲを所定回数トグルすると、このフリップフロッ
プＦ０−Ｆｎに、レジスタ６ｂ０−６ｂｎに格納する有
効／無効データＶＤ０−ＶＤｎを格納することができ
る。次いで、更新クロック信号ＵＰＤＴを活性化し、レ
ジスタ６ｄ０−６ｄｎに、対応のフリップフロップＦ０
−Ｆｎの出力Ｓ０−Ｓｎからの有効／無効データＶＤ０
−ＶＤｎを格納する。

【０１１７】したがって、レジスタ６ｄ０−６ｄｎが、
メモリの多数の入力ノードそれぞれに対応して配置され
る構成においても、外部から１つのパッドを介してシリ
アル入力信号ＳＩを転送クロック信号ＣＬＫＤＲに同期
して順次転送することにより、１つのパッドを利用し
て、多数のレジスタ６ｂ０−６ｂｎに、所望の有効／無
効データＶＤ０−ＶＤｎを格納することができる。これ
らの転送クロック信号ＣＬＫＤＲおよび更新クロック信
号ＵＰＤＴは、外部のテスト装置から与えられてもよ
く、またテストクロック信号ＴＣＬＫに基づいて、この
半導体集積回路装置内部で命令デコード結果に従って生
成されてもよい。

【０１１８】以上のように、この発明の実施の形態３に
従えば、メモリ３の入力ノードそれぞれに対応して配置
されるレジスタへの有効／無効データの格納のために、
スキャンレジスタ回路を利用しており、１つの信号入力
パッドを用いて多数のレジスタ回路に必要なデータを格
納することができる。

【０１１９】なお、テスト信号入力ノードに余裕がある
場合、このスキャンレジスタ回路３０において複数のシ
リアル転送経路を並列に設け、それぞれ、並列にシリア
ル信号を転送する構成が用いられてもよい。この場合、
無効データ発生回路６においてレジスタ６ｂ０−６ｂｎ
を複数のグループに分割し、それぞれ各グループのレジ
スタは、対応のシリアルデータ転送経路のフリップフロ
ップの出力データを更新クロック信号ＵＰＤＴに従って
格納する。

【０１２０】［実施の形態４］図１４は、この発明の実
施の形態４に従う半導体集積回路装置の要部の構成を概
略的に示す図である。図１４において、スキャンレジス
タ回路３０において、フリップフロップＦｎの前段に、
２ビットの選択信号ＳＦＴＤＲ＜１：０＞に従って、メ
モリクロック信号ＭＣＬＫ、非同期制御信号ＰＴＸおよ
び前段のフリップフロップ（Ｆｎ−１）の出力信号の１
つを選択する選択回路３５が設けられる。図１４に示す
構成の他の構成は、図１３に示す構成と同じであり、対
応する部分には同一参照番号を付し、その詳細説明は省
略する。

【０１２１】この図１４に示す構成の場合、メモリクロ
ック信号ＭＣＬＫおよび非同期制御信号ＰＴＸを、転送
クロック信号ＣＬＫＤＲをゲーティング信号としてフリ
ップフロップＦｎに取込み順次転送することができる。
したがって、このメモリクロック信号ＭＣＬＫと非同期
制御信号ＰＴＸの位相差を検出する位相比較回路２０の
フリップフロップを、有効／無効データを転送するフリ
ップフロップと共用することができ、回路占有面積を低
減することができる。

【０１２２】この位相比較回路のフリップフロップを、
スキャンレジスタ回路３０のフリップフロップと共用す
ることにより、位相比較回路の制御を行なう系統とスキ
ャンレジスタ３０における有効／無効データ転送のため
の制御経路を共有することができ、外部からは、同一の
信号入力ノードを介して位相比較結果の転送および有効
／無効データの転送を行なうことができ、内部信号線の
数を低減することができる。

【０１２３】［変更例］図１５は、この発明の実施の形
態４の変更例の構成を概略的に示す図である。図１５に
おいては、図１０に示す位相比較回路２０が、スキャン
レジスタ回路３０の出力信号を受けて転送するように配
置される。この位相比較回路２０は、選択信号ＳＦＴＤ
Ｒ＜１：０＞に従ってメモリクロック信号ＭＣＬＫ、非
同期制御信号ＰＴＸおよびフリップフロップＦｎの出力
信号のいずれかを選択する選択回路２１と、転送クロッ
ク信号ＣＬＫＤＲに従って選択回路２１の出力信号を取
込みラッチするフリップフロップ２２を含む。

【０１２４】この図１５に示す構成において他の構成
は、図１３に示す構成と同じであり、対応する部分には
同一参照番号を付し、その詳細説明は省略する。

【０１２５】この図１５に示す構成の場合、位相比較回
路の出力信号を転送する信号転送経路を、スキャンレジ
スタ回路３０の有効／無効データを転送する経路と同じ
スキャンパスを利用することができる。したがって、位
相比較回路の出力信号を転送する経路とスキャンレジス
タ回路３０の信号転送経路とを別々に設ける必要がな
く、外部の信号転送経路の占有面積を低減することがで
きる。

【０１２６】以上のように、この発明の実施の形態４に
従えば、メモリの入力ノードそれぞれに対応するテスト
信号／データの有効／無効を決定するデータをシリアル
に転送するスキャンレジスタ回路の信号／データ転送経
路にメモリクロック信号と非同期制御信号の位相差を検
出する位相比較回路を構成するフリップフロップを介挿
しており、内部信号を転送する経路の信号配線数を低減
することができ配線占有面積を低減することができる。
また、フリップフロップを有効／無効データ転送と位相
差検出とに利用することができ、回路構成要素数を低減
することができ、テスト回路に要する面積を低減するこ
とができる。

【０１２７】［実施の形態５］図１６は、この発明の実
施の形態５に従う半導体集積回路装置の要部の構成を概
略的に示す図である。図１６に示す構成においては、ス
キャンレジスタ回路３０内のフリップフロップＦ０−Ｆ
ｎそれぞれの前段に、マルチプレクサＭＸＰ０−ＭＸＰ
ｎが設けられる。これらのマルチプレクサＭＸＰ０−Ｍ
ＸＰｎは、それぞれ、メモリ３の出力バッファＯＢ０−
ＯＢｎに対応して設けられ、選択信号ＳＦＴＤＲに従っ
て、対応の出力データビットＱ０−Ｑｎを選択して次段
のフリップフロップＦ０−Ｆｎに伝達する。これらのマ
ルチプレクサＭＸＰ０−ＭＸＰｎは、また、このスキャ
ンレジスタ回路３０を介して転送されるシリアル入力信
号ＳＩを選択信号ＳＦＴＤＲに従って選択する。これら
のマルチプレクサＭＸＰ０−ＭＸＰｎにより、シリアル
入力信号ＳＩおよびメモリ３からの出力データビットＱ
０−Ｑｎの一方を選択して転送することにより、出力デ
ータの転送経路を簡略化することができる。

【０１２８】また、メモリ３の入力ノードの有効／無効
状態を決定する有効／無効データと同一経路を用いて、
メモリ３の読出データを転送することにより、テスト時
のデータ転送経路の占有面積を低減することができる。

【０１２９】さらに、選択信号ＳＦＴＤＲにより、マル
チプレクサＭＸＰ０−ＭＸＰｎにより、メモリ３からの
出力データビットＱ０−Ｑｎを選択する。この状態で、
転送クロック信号（取込指示信号）ＣＬＫＤＲにより、
フリップフロップＦ０−ＦｎによりデータビットＱ０−
Ｑｎを取込むことにより、アクセス時間を測定すること
ができる。すなわちこの転送クロック信号ＣＬＫＤＲを
ゲーティング信号として利用することにより、メモリ３
からメモリクロック信号ＭＣＬＫに同期して読出された
データのアクセス時間を測定することができる。

【０１３０】すなわち、図１７に示すように、メモリク
ロック信号ＭＣＬＫに同期してデータ読出を指示するリ
ードコマンドを与え、ゲーティング信号として転送クロ
ック信号ＣＬＫＤＲの立上がりタイミングを変化させ
て、スキャンレジスタ回路３０においてメモリ３から読
出されるデータＱを取込む。時刻Ｔａにおいて、有効デ
ータが取込まれたと判定されると、このメモリクロック
信号ＭＣＬＫの立上りから、有効データ出力時の時刻Ｔ
ａまでの時間ｔＡＣを、このメモリ３のアクセス時間と
して決定することができる。

【０１３１】なお、図１７に示す信号波形図において、
メモリ３からのデータＱが、メモリクロック信号ＭＣＬ
Ｋの立上がりに同期して出力されるように示される。し
かしながら、このメモリ３からのデータＱは、メモリク
ロック信号ＭＣＬＫの立上がり時に有効状態となり、内
部でメモリクロック信号ＭＣＬＫのＬレベルのときに出
力される構成が用いられてもよい。この場合において
も、有効データが出力されるタイミングを測定する方法
は同じであり、転送クロック信号ＣＬＫＤＲをゲーティ
ング信号としてさまざまなタイミングでスキャンレジス
タ回路３０内のフリップフロップＦ０−Ｆｎにデータビ
ットＱ０−Ｑｎを取込み、書込データと同じ読出データ
が取込まれたタイミングを測定する。

【０１３２】なお、この図１６に示す構成において、ス
キャンレジスタ回路３０に含まれるフリップフロップＦ
０−Ｆｎと、メモリ３の読出データビットＱ０−Ｑｎ
は、同一ビット数であるとしている。しかしながら、こ
のスキャンレジスタ回路３０に含まれるフリップフロッ
プの数は、最小限、メモリ３の読出データビットＱ０−
Ｑｎの数と等しければよく、このスキャンレジスタ回路
３０に含まれるフリップフロップの数は、メモリ３から
読出されるデータビットＱ０−Ｑｎの数より多くてもよ
い。スキャンレジスタ回路３０は、スキャンパスを構成
するため、順次取り込んだ信号を転送することにより、
外部のテスタで、メモリ３から読出されたデータをビッ
ト単位で識別することができる。

【０１３３】図１８は、メモリクロック信号ＭＣＬＫと
転送クロック信号ＣＬＫＤＲの位相差を測定する態様を
示す図である。この図１８に示す手法により位相差を測
定するためには、図１０に示す位相比較回路２０を利用
する。図１０に示す構成において、フリップフロップ２
２は、メモリクロック信号ＭＣＬＫをゲーティング信号
ＣＬＫＤＲに同期して取込んでいる。したがって、メモ
リクロック信号ＭＣＬＫの立上がり時点を基準時点Ｔｒ
ｅｆとして、この転送クロック信号ＣＬＫＤＲの立上が
りをシフトさせて、メモリクロック信号ＭＣＬＫを取込
む。転送クロック信号ＣＬＫＤＲは、外部のテスタにお
いてメモリクロック信号ＭＣＬＫの立上がりを基準とし
て、その立上がりタイミングを変更する。

【０１３４】したがって、時刻Ｔｂにおいて、この転送
クロック信号ＣＬＫＤＲの立上がりタイミングでメモリ
クロック信号ＭＣＬＫが立上ると判定されると、メモリ
クロック信号ＭＣＬＫの立上がりタイミングのずれ（Ｔ
ｂ−Ｔｒｅｆ−ｔＣＬＫ）により、このメモリクロック
信号ＭＣＬＫと転送クロック信号ＣＬＫＤＲの実際の位
相差を測定することができる。

【０１３５】このメモリクロック信号ＭＣＬＫと転送ク
ロック信号ＣＬＫＤＲの実際の位相差を測定することに
より、テスタでのアクセス時間の設定値と実際の位相差
とからアクセス時間ｔＡＣを補正して、正確なアクセス
時間を測定することができる。すなわち、測定アクセス
時間はテスタにおいて設定されたアクセス時間であり、
この測定アクセス時間を実際のメモリクロック信号と転
送クロック信号(ゲーティング信号)との位相差で補正す
ることにより、配線遅延などの影響を補償して正確にア
クセス時間を決定することができる。

【０１３６】以上のように、この発明の実施の形態５に
従えば、メモリから読出されたデータをシリアルスキャ
ンパスに取込んで順次転送するように構成しており、メ
モリのアクセス時間を正確に測定することができる。ま
た、メモリの入力ノードの有効／無効を示すデータを転
送するスキャンレジスタ回路をメモリから読出されたデ
ータを転送するスキャンパスとして利用しており、セッ
トアップ／ホールド時間測定用の経路とアクセス時間測
定用の経路を別々に設ける必要がなく、テスト回路の占
有面積を低減することができる。

【０１３７】また、メモリクロック信号と転送クロック
信号(ゲーティング信号)との位相差を検出して、アクセ
ス時間を補償することにより、高精度でアクセス時間を
測定することができる。

【０１３８】［実施の形態６］図１９は、この発明の実
施の形態６に従う半導体集積回路装置の全体の構成を概
略的に示す図である。この図１９に示す構成において
は、ロジック回路２に対して、ＪＴＡＧテスト回路４５
が設けられる。このＪＴＡＧテスト回路４５は、バウン
ダリスキャンレジスタを利用してロジック回路２に対し
て内部状態をテストする回路であり、ＩＥＥＥ１１４
９．１において規格化されている。このＪＴＡＧテスト
回路４５は、ジョイント・テスト・アクション・グルー
プＪＴＡＧにより提案されて規格化されたテスト手法を
行なう。ＪＴＡＧテストは、半導体装置のすべての外部
入出力端子を順次シリアルに走査してテストデータの入
出力を行ない、この半導体装置の内部機能および実装プ
リント回路基板のテストを行なう方法である。この構成
については後に説明する。

【０１３９】一方、メモリ３のセットアップ／ホールド
時間およびアクセス時間をテストするための構成とし
て、無効データ発生回路６においては、このＪＴＡＧテ
ストにおいて一般に用いられるバウンダリスキャンレジ
スタＢＳＲでスキャンパス５２を形成する。このスキャ
ンパス５２において、有効／無効データのシリアル転送
を行ないラッチする。修飾回路５０は、メモリ３の入力
ポートそれぞれに対応して設けられるＥＸＯＲ回路を含
み、このスキャンパス５２において格納された有効／無
効データに従って、テスト回路５から与えられるテスト
信号を修飾して選択回路７を介してメモリ３へ与える。

【０１４０】このスキャンパス５２に対しては、またメ
モリ３からの読出データが転送される。

【０１４１】バウンダリスキャンレジスタ（ＢＳＲ）
は、その構成および動作制御がＪＴＡＧテスト規格にお
いて標準化されており、標準化された規格に従って有効
／無効データＶＤを転送するスキャンパス５２を形成す
ることにより、制御が容易となる。また、このＪＴＡＧ
テスト回路４５に含まれるバウンダリスキャンレジスタ
をメモリテストのために一部使用することが可能とな
り、セットアップ／ホールド時間およびアクセス時間測
定のための専用の回路の構成要素数を低減することがで
き、占有面積を低減することができる。

【０１４２】図２０は、図１９に示すＪＴＡＧテスト回
路４５の構成を概略的に示す図である。図２０におい
て、ＪＴＡＧテスト回路４５は、外部からのテストモー
ドセレクト信号ＴＭＳとテストクロック信号ＴＣＫとに
従ってテスト動作内容を制御する信号を生成するＴＡＰ
コントローラ５５と、外部から与えられるテストデータ
入力信号ＴＤＩを命令として受けてデコードするインス
トラクションレジスタ５６と、シリアルにテストデータ
入力信号ＴＤＩを転送するシリアルスキャンパスＳＣＰ
を構成するバウンダリスキャンレジスタＢＳＲと、この
スキャンパスＳＣＰの最終段のバウンダリスキャンレジ
スタＢＳＲの出力信号とインストラクションレジスタ５
６の出力信号の一方を選択して、テストデータ出力信号
ＴＤＯとして出力するセレクタ５７を含む。

【０１４３】通常、このＪＴＡＧテスト回路４５におい
ては、スキャンパスＳＣＰをバイパスするためのバイパ
スレジスタと、ユーザがその使用を特定できるオプショ
ンレジスタが設けられている。しかしながら、これらは
図２０においては、図面を簡略にするために示していな
い。

【０１４４】テストデータ入力信号ＴＤＩ、テストモー
ドセレクト信号ＴＭＳ、テストクロック信号ＴＣＫおよ
びテストデータ出力信号ＴＤＯを出力する端子を含む部
分は、テストアクセスポート（ＴＡＰ）と通常呼ばれ、
ＪＴＡＧテスト準拠の半導体集積回路装置においては、
標準化されて設けられる。

【０１４５】スキャンパスＳＣＰを構成するバウンダリ
スキャンレジスタＢＳＲは、内部回路（ロジック回路
２）の入力ノードおよび出力ノードそれぞれに対応して
配置される。シリアルスキャンパスを構成するバウンダ
リスキャンレジスタＢＳＲを介してテストデータ入力信
号ＴＤＩを転送することにより、ボード実装レベルにお
いても、各半導体集積回路装置個々に、その動作を検証
することができる。

【０１４６】ＴＡＰコントローラ５５は、テストモード
セレクト信号ＴＭＳに従ってその状態が更新されるステ
ートマシンであり、テストデータの取込、転送および更
新などの動作を制御する。

【０１４７】インストラクションレジスタ５６はデコー
ド機能を有し、ＴＡＰコントローラ５５に対する命令ビ
ットを読込みデコードすることにより、内部回路に所望
の機能を実行させる。

【０１４８】このＪＴＡＧテスト回路４５は、「通常モ
ード」および「テストモード」を有しており、「通常モ
ード」においては、内部回路（ロジック回路）が、外部
端子(パッド)に結合され外部信号に従って通常動作を行
ない、この通常動作時のロジック回路の入出力信号を、
スキャンパスＳＣＰのバウンダリスキャンレジスタＢＳ
Ｒに取込むことができる。このバウンダリスキャンレジ
スタＢＳＲに取り込んだ信号をシリアルにスキャンパス
を介して転送することにより、内部回路(ロジック回路)
の動作状態を外部でモニタすることができる。

【０１４９】「テストモード」時においては、テストデ
ータのシリアル転送を実行する。このときには内部回路
(ロジック回路)は外部ピン端子(パッド)から切り離され
る。テストデータを転送して、内部回路の各ノードにテ
ストデータを設定する。これらのテストデータに従って
内部回路を動作させて、動作結果を再びバウンダリスキ
ャンレジスタに取り込んで外部に転送する。

【０１５０】図２１は、バウンダリスキャンレジスタＢ
ＳＲの構成の一例を示す図である。図２１において、バ
ウンダリスキャンレジスタＢＳＲは、選択信号ＳＨＩＦ
ＴＤＲに従って通常入力信号ＩＮＳ（登録商標）および
シリアルに転送されるテストデータＳＩ（ＴＤＩ)の一
方を選択するマルチプレクサ６１と、シフトクロック信
号ＣＬＯＣＫＤＲに従ってマルチプレクサ６１により選
択された信号をラッチするフリップフロップ６２と、フ
リップフロップ６２の出力信号を更新クロック信号ＵＰ
ＤＡＴＤＲに従って取込みラッチするフリップフロップ
６３と、テストモード選択信号ＴＭＯＤＥに従って入力
信号ＩＮＳおよびフリップフロップ６３のラッチ信号の
１つを選択するマルチプレクサ６４を含む。

【０１５１】バウンダリスキャンレジスタＢＳＲが、入
力パッドに対応して配置され、外部から与えられる信号
を内部回路へ伝達する入力セルの場合、この外部から与
えられる入力信号ＩＮＳを、通常動作モード時内部信号
ＯＵＳとして内部回路（ロジック回路）に転送する。

【０１５２】一方、このバウンダリスキャンレジスタＢ
ＳＲが、出力ノードに対応して配置される出力セルの場
合には、入力信号ＩＮＳは内部の回路（ロジック回路）
から出力される信号であり、信号ＯＵＳが、通常動作モ
ード時においてパッドに伝達される信号である。

【０１５３】テストモード選択信号ＴＭＯＤＥは、イン
ストラクションレジスタ５６に格納される命令またはテ
ストモードセレクト信号ＴＭＳに従って指定されて、Ｔ
ＡＰコントローラ５５の制御の下に設定される信号であ
る。通常動作モード時には、このマルチプレクサ６４
は、信号ＩＮＳを選択して、出力信号ＯＵＳを生成す
る。一方、テストモード時においては、このマルチプレ
クサ６４は、フリップフロップ６３の出力信号を選択
し、内部回路を外部の端子（パッド）から分離する。

【０１５４】選択信号ＳＨＩＦＴＤＲは、シフトクロッ
ク信号であり、この選択信号ＳＨＩＦＴＤＲが活性化さ
れると、シリアル入力信号ＳＩが選択されてフリップフ
ロップ６２を介して次段のバウンダリスキャンレジスタ
ＢＳＲへ伝達される。したがって、この選択信号ＳＨＩ
ＦＴＤＲを活性化してクロック信号ＣＬＯＣＫＤＲを繰
返しトグルすることにより、テスト入力データＴＤＩを
シリアル入力信号ＳＩとして順次スキャンパスＳＣＰを
転送することができる。

【０１５５】フリップフロップ６３へ与えられる更新ク
ロック信号ＵＰＤＡＴＤＲは、バウンダリスキャンレジ
スタＢＳＲの格納データ（信号）を固定するための信号
である。更新クロック信号ＵＰＤＡＴＤＲが活性化され
ると、このバウンダリスキャンレジスタＢＳＲのフリッ
プフロップ６２に格納されたデータをフリップフロップ
６３においてラッチする状態となり、マルチプレクサ６
４を介して出力信号ＯＵＳとして出力される。

【０１５６】転送クロック信号ＣＬＯＣＫＤＲは、テス
トクロック信号ＴＣＫに基づいて生成されるクロック信
号である。先の実施の形態において信号ゲーティング用
の信号ＣＬＫＤＲがこの転送クロック信号に対応する。

【０１５７】本実施の形態６においては、スキャンパス
５２のシリアルに接続されるバウンダリスキャンレジス
タＢＳＲにおいて、このフリップフロップ６２を、有効
／無効データを転送するためのスキャンレジスタ回路３
０を構成するフリップフロップＦ０−Ｆｎとして利用
し、フリップフロップ６３を、有効／無効データＶＤを
格納するレジスタ回路６ｂ０−６ｂｎとして利用する。

【０１５８】ＪＴＡＧテスト準拠の規格に従って、メモ
リ３のセットアップ／ホールド時間およびアクセス時間
の測定を行なうことができる。通常、転送クロック信号
ＣＬＯＣＫＤＲは、テストクロック信号ＴＣＫに同期し
て生成される。したがって、メモリ３へ与えられるクロ
ック信号ＭＣＬＫとテストクロック信号ＴＣＫを、それ
ぞれ個々に生成することにより、必要なタイミングでメ
モリクロック信号ＭＣＬＫおよび非同期制御信号ＰＴＸ
を取込み、これらの信号の位相差を検出することがで
き、また転送クロック信号ＣＬＯＣＫＤＲとメモリクロ
ック信号ＭＣＬＫの位相差をも検出することができる。

【０１５９】次に、このバウンダリスキャンレジスタＢ
ＳＲにおいては、３つの状態が、基本的な状態として設
定することができる。１つは、獲得（Ｃａｐｔｕｒｅ）
ステートであり、この状態においては、内部ノードに与
えられた信号ＩＮＳを取込むことができる。別の状態
は、シフト状態であり、このシフト状態においては、マ
ルチプレクサ６１およびフリップフロップ６２を介して
スキャンパスが形成され（バウンダリスキャンレジスタ
がシフトレジスタを構成し）、転送クロック信号ＣＬＯ
ＣＫＤＲに従って、シリアルスキャンパスを介してテス
トデータ信号が転送される。

【０１６０】３つ目の状態は、更新（Ｕｐｄａｔｅ）ス
テートである。この更新ステートにおいては、フリップ
フロップ６２の出力信号がフリップフロップ６３により
ラッチされ固定的に保持される。この更新ステートにお
いてフリップフロップ６３によりラッチされた内容は、
そのバウンダリスキャンレジスタＢＳＲの出力に現われ
る。この更新ステートにより、ＪＴＡＧテストにおいて
内部ノードをテスト信号に対応する状態に設定すること
ができる。

【０１６１】したがって、このバウンダリスキャンレジ
スタＢＳＲにおいて、フリップフロップ６２がシリアル
にデータ／信号を転送するためのシフトレジスタを構成
し、フリップフロップ６３が、データをラッチするラッ
チ回路を構成する。フリップフロップ６３を、有効／無
効データをラッチするレジスタ回路６ｂ０−６ｂｎとし
て利用し、またフリップフロップ６２を、有効／無効デ
ータを転送するスキャンレジスタ回路のレジスタとして
Ｆ０−Ｆｎとして利用することにより、簡易な回路構成
で、有効／無効データの転送を行なうことができる。

【０１６２】すなわち、ＪＴＡＧテスト規格に従って、
各バウンダリスキャンレジスタＢＳＲをシフトステート
に設定して有効／無効データを転送し次いで、これらの
バウンダリスキャンレジスタＢＳＲを更新ステートに設
定することにより、有効／無効データをバウンダリスキ
ャンレジスタＢＳＲに格納することができる。このスキ
ャンパス５２のデータの転送およびラッチの制御がＪＴ
ＡＧテストにより標準化されており、制御構成として
は、このＪＴＡＧテスト規格に従った構成を利用するこ
とができ、この無効データ発生回路の設計効率が改善さ
れる。

【０１６３】［変更例］図２２は、この発明の実施の形
態６の変更例の構成を概略的に示す図である。この図２
２に示す構成においては、ロジック回路２に対し、シリ
アル信号／データ転送経路を構成するスキャン回路７０
ａ−７０ｄが設けられる。図２２においてはロジック回
路２を取り囲むようにスキャン回路７０ａ−７０ｄが配
置されるように示す。これらのスキャン回路７０ａー７
０ｄは、ロジック回路２の入出力ノード（パッド）に対
応して配置されるバウンダリスキャンレジスタを含むこ
とが要求されるだけであり、特にこのロジック回路２を
取り囲むようにスキャン回路を配置することは要求され
ない。ここでは、ロジック回路２に対してスキャンパス
が形成されまた、このスキャンパスをメモリのテストの
ために使用することを示すために、これらのスキャン回
路７０ａー７０ｄがロジック回路２を取り囲むように配
置されるように示す。

【０１６４】これらのスキャン回路７０ａ−７０ｄに対
し、テストアクセスポートＴＡＰを介して、テスト入力
データＴＤＩ、およびテスト出力データＴＤＯが入出力
される。また、これらのスキャン回路７０ａ−７０ｄに
対しＴＡＰコントローラ５５が設けられ、このＴＡＰコ
ントローラ５５に対しては、テストアクセスポートＴＡ
Ｐから、テストモードセレクト信号ＴＭＳおよびテスト
クロック信号ＴＣＫが与えられる。

【０１６５】この図２２に示す構成においては、ロジッ
ク回路２に対するテストデータのシリアル転送経路を構
成するスキャンパスにおいて、スキャン回路７０ｂを介
してロジック回路２は、メモリ３と信号／データの授受
を行なう。すなわち、スキャン回路７０ｂはメモリ３に
対するロジックの入出力ノードに対して配置される入力
セルおよび出力セルを含む。スキャン回路７０ｂを介し
てロジック回路２からの信号および書込データが選択回
路７へ与えられる。この選択回路７へは、また修飾回路
５０からの修飾データが与えられる。この修飾回路５０
のデータの有効／無効を示すために、スキャン回路７０
ｃが、有効／無効データシフトおよび設定回路として利
用される。

【０１６６】この図２２に示す構成の場合、メモリ３か
らの読出データが、またスキャン回路７０ｂおよび７０
ｃにより取込まれ、このスキャン回路７０ｄを介して外
部へ出力される。

【０１６７】したがって、この図２２に示す構成の場
合、ＴＡＰコントローラ５５を利用して、メモリ３に対
する信号／データに対する有効／無効データの設定を行
なうことができ、またメモリ３から読出されたデータの
取込を行なうことができる。

【０１６８】さらに、通常の動作モード時において、選
択回路７を、ロジック回路２の出力信号を選択する状態
に設定した場合、メモリ３からの読出データはこの選択
回路７をバイパスしてスキャン回路７０ｂおよび７０ｃ
に伝達されるため、ロジック回路２からの命令／制御信
号に従ってメモリ３へのデータの書込および読出が行な
われたか否かを識別することができ、いわゆるバウンダ
リスキャンテストを利用して、このロジック回路２とメ
モリ３の間の接続をテストすることができる。

【０１６９】なお、図２２に示す構成において、スキャ
ン回路７０ｃにより有効／無効データが設定されるよう
に示している。しかしながら、メモリ３からの書込デー
タのビット幅および読出データのビット幅は同じである
ため、スキャン回路７０ｂの一部または全部を利用して
修飾回路５０に対する有効／無効データＶＤが設定され
てもよい。

【０１７０】以上のように、この発明の実施の形態６に
従えば、有効／無効を決定するデータを転送する回路お
よびラッチする回路を、ＪＴＡＧテスト回路と同様の、
ＩＥＥＥ規格に準拠するバウンダリスキャンのレジスタ
回路を用いて構成しており、回路占有面積を低減するこ
とができ、またロジックとメモリの接続テストを同様、
バウンダリスキャンテストにより実行することができ
る。

【０１７１】［実施の形態７］図２３は、この発明の実
施の形態７に従う半導体記憶装置の要部の構成を概略的
に示す図である。この図２３に示す構成においては、ス
キャンレジスタ回路３０において、シリアルに信号／デ
ータを転送するシフトレジスタを構成するフリップフロ
ップＦａ−Ｆｃが設けられる。

【０１７２】これらのフリップフロップＦａ−Ｆｃそれ
ぞれに対応して、部分修飾信号発生回路５０ａ−５０ｃ
が設けられる。これらの部分修飾信号発生回路５０ａ−
５０ｃは、それぞれ、各々が有効／無効データを格納す
る複数のレジスタを含む。図２３においては、部分修飾
信号発生回路５０ｂの構成を代表的に示す。

【０１７３】図２３においては、部分修飾信号発生回路
５０ｂの４つのレジスタ６ｂ０−６ｂ３が、それぞれ、
メモリの入力ノードそれぞれに対する信号の有効／無効
を設定する有効／無効データを格納する。

【０１７４】これらのレジスタ６ｂ０−６ｂ３へは、更
新クロック信号ＵＰＤＴ００−ＵＰＤＴ１１が与えられ
る。レジスタ６ｂ０−６ｂ３に共通に、選択回路８０が
設けられる。この選択回路８０は、外部のテスト装置か
ら与えられる２ビットのレジスタ選択信号ＴＭＳＥＬ＜
１：０＞に従って、対応のフリップフロップＦｂの出力
信号を、４つのレジスタ６ｂ０−６ｂ３の１つに転送す
る。これらのレジスタ６ｂ０−６ｂ３は、それぞれ更新
クロック信号ＵＰＤＴ００−ＵＰＤＴ１１の活性化時与
えられた信号を取込みラッチする。したがって、更新ク
ロック信号ＵＰＤＴ００−ＵＰＤＴ１１は、この選択信
号ＴＭＳＥＬ＜１：０＞に従って活性化される。すなわ
ち、レジスタ６ｂ０ー６ｂ３のうち選択回路８０により
選択されたレジスタに対し、更新クロック信号ＵＰＤＴ
００−ＵＰＤＴ１１が活性化される。

【０１７５】レジスタ６ｂ０−６ｂ３それぞれに対応し
て、非同期制御信号ＰＴＸを第１の入力に受けるＮＡＮ
Ｄ回路６ｃ０−６ｃ３が設けられる。これらのＮＡＮＤ
回路６ｃ０ー６ｃ３は、各々第２の入力に対応のレジス
タ６ｂ０ー６ｂ３の出力信号を受ける。これらのＮＡＮ
Ｄ回路６ｃ０−６ｃ３の出力信号が、テスト回路の出力
信号を受けるＥＸＯＲ回路６ｆへ与えられる。

【０１７６】この図２３に示す構成においては、スキャ
ンレジスタ回路３０においてシリアルにデータを転送す
るフリップフロップそれぞれに対応して複数の有効／無
効データを格納するレジスタ６ｂ０−６ｂ３が設けられ
る。したがって、スキャンレジスタ回路３０の信号／デ
ータの転送を行なうフリップフロップの数を低減するこ
とができ、回路占有面積を低減することができる。

【０１７７】なお、この図２３に示す構成において、選
択回路８０が選択動作を行なったときに対応のレジスタ
６ｂ０−６ｂ３が、それぞれ与えられたデータをラッチ
する。したがって、このレジスタ６ｂ０−６ｂ３へは、
更新クロック信号ＵＰＤＴ００−ＵＰＤＴ１１とレジス
タ選択信号ＴＭＳＥＬ＜１：０＞の論理積をとった信号
が与えられ、選択レジスタのみが、対応の更新クロック
信号ＵＰＤＴ００−ＵＰＤＴ１１に従って与えられた信
号を取込む。

【０１７８】また、スキャンレジスタ回路３０は、バウ
ンダリスキャンレジスタＢＳＲを用いて構成されてもよ
い。レジスタ６ｂ０−６ｂ３については、バウンダリス
キャンレジスタＢＳＲと異なる専用のレジスタ回路が用
いられる。また、１つのフリップフロップＦに対応して
配置されるレジスタの数は４に限定されず、他の数であ
ってもよい。

【０１７９】以上のように、この発明の実施の形態７に
従えば、有効／無効のデータを転送するスキャンレジス
タ回路において１つのシフトレジスタ（フリップフロッ
プ）に対して複数の有効／無効データを格納するレジス
タを設けており、この有効／無効データを転送するため
のシフトレジスタの数を低減することができ、エリアペ
ナルティを小さくすることができる。

【０１８０】［実施の形態８］図２４は、この発明の実
施の形態８に従うテストインターフェイス回路の構成を
概略的に示す図である。このテストインターフェイス回
路（ＴＩＣ）は、１ビットのテストデータＴＤＩから、
メモリ３に対する２５６ビットのデータを生成してメモ
リ３へ与える。この２５６ビットの書込データを生成す
る際に、シリアル入力ＳＩを介して与えられるデータに
従って１ビットのデータを修飾して所望のデータパター
ンを有する書込データを生成する。

【０１８１】また、メモリ３から読出された２５６ビッ
トのデータＭＤＯを、８ビット単位のテスト出力データ
ＴＤＯに変換して、順次テストクロック信号に同期して
出力する。

【０１８２】混載メモリにおいては、少ない端子数でメ
モリを外部から直接アクセスしてテストをするために、
上述のようなテストインターフェイス回路が配置される
ことがある。本実施の形態８においては、このテストイ
ンターフェイス回路を利用して信号／データのセットア
ップ／ホールド時間を測定する。

【０１８３】図２４において、テストインターフェイス
回路は、信号切換回路４から内部バス９０を介して与え
られるテストアドレス信号ＴＡＤＤおよびテストコマン
ドＴＣＭＤをテストクロック信号ＴＣＬＫに従って転送
する信号テスト回路１０２と、この信号テスト回路１０
２から与えられるテストアドレス信号ＴＡＤＤおよびテ
ストコマンドＴＣＭＤを、非同期制御信号ＰＴＸに従っ
てこれらの有効期間を変更して出力する無効化信号発生
回路１０４と、信号切換回路４から内部バス９０を介し
て与えられる１ビットのテストデータをテストクロック
信号ＴＣＬＫに従って転送するデータテスト回路１０６
と、データテスト回路１０６からの１ビットのテストデ
ータＴＤＩから２５６ビットのテストデータを生成し、
かつ非同期制御信号ＰＴＸに従ってこれらの２５６ビッ
トのテストデータの有効期間をビット単位で選択的に設
定する無効データ発生回路１０８を含む。

【０１８４】この無効データ発生回路１０８は、１ビッ
トのテストデータＴＤＩを、２５６ビットのテストデー
タに拡張するためのシフトレジスタ回路と、このシフト
レジスタ回路に格納されたデータに従って、２５６ビッ
トのデータパターンを設定するゲート回路を含む。

【０１８５】無効化信号発生回路１０４の出力信号は、
マルチプレクサ７ａに与えられ、無効データ発生回路１
０８の出力データは、マルチプレクサ７ｂに与えられ
る。これらのマルチプレクサ７ａおよび７ｂは、ロジッ
ク回路２から与えられるロジックアドレス信号ＬＡＤＤ
およびロジックコマンドＬＣＭＤと無効化信号発生回路
１０４および無効データ発生回路１０８の出力信号／デ
ータの一方を、テストモード指示信号ＭＴＥＳＴに従っ
て選択してメモリ３へ与える。

【０１８６】メモリ３から読出される２５６ビットのデ
ータＭＤＯは、テスト出力回路１１０により、テストク
ロック信号ＴＣＬＫに従って８ビット単位で信号切換回
路４を介して外部のテスタへ転送される。メモリ３から
読み出されたデータＭＤＯは、通常動作モード時におい
てデータ読出時の伝播遅延を低減するためにマルチプレ
クサを介することなくロジック回路２へも与えられる。
しかしながら、このロジック回路２に対するメモリ３か
らのデータＭＤＯの転送経路は示していない。

【０１８７】また、外部から与えられるテストコマンド
は、複数の制御信号のクロック信号のエッジにおける論
理レベルの組合せにより与えられ、テストインターフェ
イス回路内においてデコードされてメモリ３にデコード
後の動作モード指示信号が与えられてもよい。また、外
部のテスタから、直接、デコード後の動作モード指示信
号がテストコマンドＴＣＭＤとして与えられてもよい。
この構成の場合には複数の動作モード指示信号のひとつ
が活性化される。

【０１８８】この図２４に示すテストインターフェイス
回路においては、テストアドレス信号ＴＡＤＤおよびテ
ストコマンドＴＣＭＤに対しても無効化信号発生回路１
０４が設けられており、テスタアドレス信号ＴＡＤＤの
各ビットおよびテストコマンドＴＣＭＤの各制御信号に
対し、セットアップ／ホールド時間を変更することがで
きる。したがって、不良発生時においても、いずれの信
号においてセットアップ／ホールド不良が生じたかを特
定することができ、マスク改訂時などにおいて、その特
定された不良原因に対する対策を取ることができる。

【０１８９】図２５は、図２４に示す無効化信号発生回
路１０４の構成を概略的に示す図である。信号テスト回
路１０２およびデータテスト回路１０６は、先の図３に
示す構成と同様の構成を備える。

【０１９０】図２５において、無効化信号発生回路１０
４は、テストアドレス信号ＴＡＤＤに対して設けられる
テストアドレス無効化回路１０４ａと、テストコマンド
ＴＣＭＤに対して設けられるテストコマンド無効化回路
１０４ｂを含む。図２５においては、１ビットのテスト
アドレスＴ信号ＡＤＤｉに対して設けられるテストアド
レス無効化回路の構成と、テストコマンドＴＣＭＤに含
まれる１つのコマンド信号ＴＣＭＤｊに対して設けられ
るテストコマンド無効化回路の構成を代表的に示す。

【０１９１】テストアドレス無効化回路１０４ａは、テ
ストアドレス信号ビットＴＡＤＤｉを、テストクロック
信号ＴＣＬＫに従って半クロックサイクル遅延して伝達
するラッチ回路１１４ａと、テストセットアップ指示信
号ＴＭＳＵＰに従って信号テスト回路１０２から転送さ
れるテストアドレス信号ビットＴＡＤＤｉとラッチ回路
１１４ａの出力するラッチ信号の一方を選択するマルチ
プレクサ１１４ｂと、マルチプレクサ１１４ｂの出力信
号を反転するインバータ１１４ｃと、このテストアドレ
ス信号ビットＴＡＤＤｉを無効化／有効化するためのデ
ータＶＤａを格納するレジスタ１１４ｄと、非同期制御
信号ＰＴＸとレジスタ１１４ｄに格納されたＶＤａとを
受けるＮＡＮＤ回路１１４ｅと、インバータ１１４ｃの
出力信号ＺＴＡＤＤｉとＮＡＮＤ回路１１４ｅの出力信
号とを受けてメモリへ転送されるテストアドレス信号ビ
ットＴＥＡＤｉを生成するＥＸＯＲ回路１１４ｆを含
む。

【０１９２】テストコマンド無効化回路１０４ｂは、テ
ストコマンド信号ＴＣＭＤｊをテストクロック信号ＴＣ
ＬＫに従って半クロックサイクル遅延して伝達するラッ
チ回路１２４ａと、テストセットアップ指示信号ＴＭＳ
ＵＰに従って信号テスト回路１０２から与えられるテス
トコマンド信号ＴＣＭＤｊとラッチ回路１２４ａのラッ
チ信号の一方を選択するマルチプレクサ１２４ｂと、マ
ルチプレクサ１２４ｂの出力信号を反転するインバータ
１２４ｃと、テストコマンド信号ＴＣＭＤｊの有効／無
効化を決定するデータＶＤｃを格納するレジスタ１２４
ｄと、レジスタ１２４ｄの格納データＶＤｃと非同期制
御信号ＰＴＸとを受けるＮＡＮＤ回路１２４ｅと、イン
バータ１２４ｃの出力信号ＺＴＣＭＤｊとＮＡＮＤ回路
１２４ｅの出力信号とを受け、メモリへ伝達されるテス
トコマンド信号ＴＥＣＭＤｊを生成するＥＸＯＲ回路１
２４ｆを含む。

【０１９３】この図２５に示すテストアドレス無効化回
路１０４ａおよびテストコマンド無効化回路１０４ｂの
構成は、先の図４において示した無効データ発生回路６
の構成と同様であり、レジスタ１１４ｄおよび１２４ｄ
に設定されたデータＶＤａおよびＶＤｃに従って非同期
制御信号ＰＴＸを選択的に有効化して、テストアドレス
信号ＴＡＤＤｉおよびテストコマンド信号ＴＣＭＤｊ
を、有効化された非同期制御信号ＰＴＸに従ってその有
効ウィンドウ幅（テストクロックＴＣＬＫに対する）を
変更する。

【０１９４】この図２５に示す構成においては、テスト
アドレス信号ＴＡＤＤに対して設けられるレジスタ１１
４ｄとテストコマンドＴＣＭＤに対して設けられるレジ
スタ１２４ｄが、シリアルにデータＶＤＩＮを順次伝達
するシリアルスキャンパスを構成し、シリアルに伝達さ
れるデータＶＤＩＮを順次転送して対応のデータを格納
することにより有効／無効制御データが各信号に対して
設定される。これらのレジスタ１１４ｄおよび１２４ｄ
が、シフトレジスタを構成してもよい。

【０１９５】図２６は、図２４に示す無効データ発生回
路１０８の構成を概略的に示す図である。図２６におい
て、無効データ発生回路１０８は、テストデータビット
ＴＥＤＩ０−ＴＥＤＩ２５５に対し共通に設けられるゲ
ート回路１０８ｂと、このゲート回路１０８ｂの出力信
号ＸＵＰとデータテスト回路１０６からの１ビットのテ
ストデータＴＤＩとに従って、対応のテストデータビッ
トＴＥＤＩｋを形成するデータビット無効化回路１０８
ａを含む。

【０１９６】このデータビット無効化回路１０８ａは、
テストデータビットＴＥＤＩ０−ＴＥＤＩ２５５それぞ
れに対応して配置されるが、図２６においてはテストデ
ータビットＴＥＤＩｋに対して配置されるテストデータ
ビット無効化回路１０８ａを代表的に示す。

【０１９７】データビット無効化回路１０８ａは、テス
トデータＴＤＩをテストクロック信号ＴＣＬＫに従って
半クロック遅延して転送するラッチ回路１１８ａと、テ
ストセットアップ指示信号ＴＭＳＵＰに従ってテストデ
ータＴＤＩとラッチ回路１１８ａの出力データの一方を
選択するマルチプレクサ１１８ｂと、マルチプレクサ１
１８ｂの出力データを反転するインバータ１１８ｃと、
対応のデータビットＴＥＤＩｋの有効／無効を設定する
データを格納するレジスタ１１８ｄと、レジスタ１１８
ｄの格納データＶＤｄとゲート回路１０８ｂの出力信号
ＸＵＰとを受けるＮＡＮＤ回路１１８ｅと、インバータ
１１８ｃの出力信号ＺＴＤｉとＮＡＮＤ回路１１８ｅの
出力信号とを受けてテストデータビットＴＥＤＩｋを生
成するＥＸＯＲ回路１１８ｆを含む。

【０１９８】レジスタ１１８ｄは、シフトレジスタを構
成し、この有効／無効を設定するデータＶＤｄは、テス
トデータビットＴＥＤＩ０−ＴＥＤＩ２５５に対して、
このシフトレジスタにより構成されるシリアルスキャン
パスを順次転送してビット単位で設定される。

【０１９９】ゲート回路１０８ｂは、テストセットアッ
プ指示信号ＴＭＳＵＰがＬレベルのときには、その出力
信号ＸＵＰをＨレベルに固定し、テストデータビットに
対する有効ウィンドウ幅を固定する。一方、テストセッ
トアップ指示信号ＴＭＳＵＰがＨレベルのときには、ゲ
ート回路１０８ｂは、バッファ回路として動作し、その
出力信号ＸＵＰを非同期制御信号ＰＴＸに従って変化さ
せる。

【０２００】すなわち、テストセットアップ指示信号Ｔ
ＭＳＵＰがＬレベルのときには、レジスタ１１８ｄに格
納されたデータＶＤｄに従ってテストデータビットＴＤ
Ｉを修飾してテストデータビットＴＥＤＩｋを生成す
る。したがって、さまざまなデータパターンを、このモ
ード時においては生成することができる。

【０２０１】一方、テストセットアップ指示信号ＴＭＳ
ＵＰがＨレベルのときには、非同期制御信号ＰＴＸに従
って、テストデータビットＴＥＤＩｋの有効ウィンドウ
幅が変更される。このとき、テストデータのパターン
は、テストデータＴＤＩに従って固定されるものの、テ
ストデータビットＴＥＤＩ０−ＴＥＤＩ２５５それぞれ
のセットアップ／ホールド時間を測定することができ
る。

【０２０２】図２７は、無効データ発生回路１０８の出
力するテストデータビットと各レジスタの対応関係を示
す図である。無効データ発生回路１０８においては、テ
ストデータビットＴＥＤＩ０−ＴＥＤＩ２５５それぞれ
に対応して、レジスタ１１８ｄ＜０＞−１１８ｄ＜２５
５＞が配置される。これらのレジスタ１１８ｄ＜０＞−
１１８ｄ＜２５５＞が、シフトレジスタを構成し、１ビ
ットのシリアル入力データＳＩを順次転送して、それぞ
れデータパターン設定のためのデータまたは有効ウィン
ドウ幅変更のためのデータを格納する。

【０２０３】ゲート回路１０８ｂの出力信号ＸＵＰが、
これらのテストデータビットＴＥＤＩ０−ＴＥＤＩ２５
５２共通に与えられ、それぞれ１ビットのテストデータ
ＴＤＩと各レジスタ１１８ｄ＜０＞−１１８ｄ＜２５５
＞の格納データとに従って、テストデータビットＴＥＤ
Ｉ０−ＴＥＤＩ２５５が生成される。次に、この図２４
から図２７に示すテストインターフェイス回路の動作に
ついて、図２８に示すタイミング図を参照して説明す
る。

【０２０４】図２８において、テストセットアップ指示
信号ＴＭＳＵＰを、Ｌレベルに設定する。この場合、図
２５に示すマルチプレクサ１１４ｂおよび１２４ｂは、
それぞれ、テストアドレス信号ＴＡＤＤ（アドレス信号
ビットＴＡＤＤｉ）およびテストコマンドＴＣＭＤ（コ
マンド信号ＴＣＭＤｊ）を選択する。メモリ回路３へ
は、メモリクロック信号ＭＣＬＫが与えられる。テスト
クロック信号ＴＣＬＫは、このメモリ回路３へ与えられ
るメモリクロック信号ＭＣＬＫと相補なクロック信号で
ある。メモリクロック信号ＭＣＬＫは、テストクロック
信号ＴＣＬＫと別の経路により生成される。

【０２０５】テストクロック信号ＴＣＬＫに従って、図
２４に示す信号テスト回路１０２およびデータテスト回
路１０６が、それぞれテストアドレス信号ＴＡＤＤおよ
びテストコマンドＴＣＭＤおよびテストデータＴＤＩを
伝達し、テストクロック信号ＴＣＬＫの立上がりに同期
して、これらのテストアドレス信号ＴＡＤＤ、テストコ
マンドＴＣＭＤおよびテストデータＴＤＩが変化する。

【０２０６】非同期制御信号ＰＴＸを、テストクロック
信号ＴＣＬＫの立上がり前に、Ｈレベルに設定する。非
同期制御信号ＰＴＸがＨレベルのときには、図２５に示
すＮＡＮＤ回路１１４ｅおよび１２４ｅが、インバータ
として動作し、レジスタ１１４ｄおよび１２４ｄに格納
されたデータＶＤａおよびＶＤｃを反転して、ＥＸＯＲ
回路１１４ｆおよび１２４ｆへそれぞれ伝達する。

【０２０７】一方、ゲート回路１０８ｂの出力信号ＸＵ
Ｐは、テストセットアップ指示信号ＴＭＳＵＰがＬレベ
ルであるため、Ｈレベルに固定され、同様、ＮＡＮＤ回
路１１８ｅがインバータとして動作し、レジスタ１１８
ｄの格納データＶＤｄを反転してＥＸＯＲ回路１１８ｆ
に伝達する。

【０２０８】この状態において、レジスタ１１４ｄおよ
び１２４ｄに、Ｌレベルデータが格納されている場合に
は、ＮＡＮＤ回路１１４ｅおよび１２４ｅの出力信号が
Ｈレベルとなり、ＥＸＯＲ回路１１４ｆおよび１２４ｆ
がインバータとして動作する。一方、このレジスタ１１
４ｄおよび１２４ｄに格納されるデータＶＤａおよびＶ
Ｄｃが、それぞれＨレベルであれば、この非同期制御信
号ＰＴＸがＨレベルのときには、ＮＡＮＤ回路１１４ｅ
および１２４ｅの出力信号はＬレベルとなり、ＥＸＯＲ
回路１１４ｆおよび１２４ｆが、バッファ回路として動
作し、このテストアドレス信号ビットＴＥＡＤｉおよび
テストコマンド信号ＴＥＣＭＤｊは、転送されたテスト
アドレス信号ＴＡＤＤｉおよびテストコマンド信号ＴＣ
ＭＤｊと論理レベルが反転した状態となる。図２８にお
いて、この状態を、符号“／ＶＡＬ”で示す。

【０２０９】非同期制御信号ＰＴＸを、テストクロック
信号ＴＣＬＫと非同期でＬレベルに立下げると、図２５
に示すＮＡＮＤ回路１１４ｅおよび１２４ｅの出力信号
がＨレベルとなり、ＥＸＯＲ回路１１４ｆおよび１２４
ｆが、インバータ回路として動作し、メモリ回路へ転送
されるテストアドレス信号ビットＴＥＡＤｉおよびテス
トコマンド信号ＴＥＣＭＤｊは、それぞれ転送されたテ
ストアドレス信号ビットＴＡＤＤｉおよびテストコマン
ド信号ＴＣＭＤｊと同じ論理レベルとなる。図２８にお
いては、転送されたテストアドレス信号ＴＡＤＤおよび
テストコマンドＴＣＭＤの状態を符号“ＶＡＬ”で示
す。

【０２１０】テストアドレス信号ビットＴＥＡＤｉおよ
びテストコマンド信号ＴＥＣＭＤｊは、図２４に示すマ
ルチプレクサ７ａを介してメモリ３へ転送される。テス
ト時のアドレス信号ＡＤＤおよびコマンドＣＭＤにおい
ては、対応のデータＶＤａおよびＶＤｃがＨレベルのと
きに、非同期制御信号ＰＴＸの変化に応答して、各テス
トアドレス信号ビットおよびテストコマンド信号ビット
の論理レベルが変化する。これらのアドレス信号ＡＤＤ
およびコマンドＣＭＤの有効期間が先の実施の形態１と
同様に、非同期制御信号ＰＴＸのＬレベル期間により決
定される。

【０２１１】非同期制御信号ＰＴＸが再びＨレベルとな
ると、この対応のレジスタ１１４ｄおよび１２４ｄに格
納されたデータＶＤａおよびＶＤｃがＨレベルのときに
は、再び、このテストアドレス信号ビットＴＥＡＤｉお
よびテストコマンド信号ＴＥＣＭＤｊが、反転状態（／
ＶＡＬ）となる。

【０２１２】一方、テストデータＴＥＤＩについては、
ＮＡＮＤ回路１１８ｅが、Ｈレベルの信号を、この非同
期制御信号ＰＴＸの変化にかかわらず出力するため、テ
ストデータＴＤＩを、レジスタ１１８ｄに格納されたデ
ータＶＤｄで修飾した論理レベルとなる。

【０２１３】すなわち、レジスタ１１８ｄに格納された
データＶＤｄがＬレベルのときには、ＮＡＮＤ回路１１
８ｅの出力信号がＨレベルとなり、ＥＸＯＲ回路１１８
ｆがインバータとして動作し、テストデータＴＤＩとメ
モリ３へ与えられるテストデータビットＴＥＤＩｋは同
じ論理レベルとなる。一方、このデータＶＤｄがＨレベ
ルのときには、ＮＡＮＤ回路１１８ｅの出力信号がＬレ
ベルとなり、ＥＸＯＲ回路１１８ｆがバッファ回路とし
て動作し、このテストデータＴＥＤＩｋは、インバータ
１１８ｃの出力ビットＺＴＤｉと同じ論理レベルとな
り、したがって、テストデータＴＤＩの反転論理レベル
となる。

【０２１４】したがって、テストセットアップ指示信号
ＴＭＳＵＰをＬレベルに設定した場合には、データにつ
いては、、レジスタ１１８ｄ（１１８ｄ＜２５５：０
＞）に格納されたデータに従ってテストデータＴＤＩを
修飾して、テストデータパターンを生成し、一方、テス
トアドレス信号ＴＡＤＤおよびＴＣＭＤについては、こ
の非同期制御信号ＰＴＸに従って、テストクロック信号
ＴＣＬＫの立下がりエッジ、すなわちメモリ３に与えら
れるメモリクロック信号ＭＣＬＫの立上がりに対するセ
ットアップ時間ｔＩＳおよびホールド時間ｔＩＨを設定
する。

【０２１５】この状態で、データをメモリへ書込み、ま
たメモリ３から読出す。これらの書込データと読出デー
タの論理レベルの一致／不一致に従って、メモリ３に正
常にデータが書込まれて次いで読出されたかの機能テス
トを行ない、不良の有無の判定を行なう。セットアップ
／ホールド不良の検出は、先の実施の形態１の場合と同
様である。

【０２１６】テストデータの読出は、図２４に示すテス
ト出力回路１１０を用いて、メモリ３からの２５６ビッ
トの読出データＭＤＯを８ビット単位で読み出すことに
より行われる。このデータ読出のための構成は任意であ
り、外部からの１／３２選択用のＩＯアドレス信号が与
えられ各テスト出力端子毎に１／３２選択が行われても
よい。この構成の場合、１つのテストデータ出力端子に
対し３２ビットのデータが割り当てられ、ＩＯアドレス
信号に従って、各端子において３２ビットのデータから
１ビットのデータが選択される。

【０２１７】したがって、このテストセットアップ指示
信号ＴＭＳＵＰがＬレベルのときには、テストアドレス
信号ＴＡＤＤおよびテストコマンドＴＣＭＤの各信号／
ビットについて、セットアップ時間ｔＩＳおよびホール
ド時間ｔＩＨ測定の有無をレジスタ１１４ｄおよび１２
４ｄに格納されるデータＶＤａおよびＶＤｃに従って個
別に設定して、個々に、そのセットアップ／ホールド不
良を識別することができる。

【０２１８】次に、テストセットアップ指示信号ＴＭＳ
ＵＰがＨレベルのときの動作について、図２９に示すタ
イミング図を参照して説明する。

【０２１９】このモード時においては、メモリクロック
信号ＭＣＬＫとテストクロック信号ＴＣＬＫは同相のク
ロック信号である。この場合、図２８に示すように、メ
モリクロック信号ＭＣＬＫとテストクロック信号ＴＣＬ
Ｋが別々の経路を介して与えられる場合には、外部にお
いて、これらのテストクロック信号ＴＣＬＫおよびメモ
リクロック信号ＭＣＬＫを同相のクロック信号とする。

【０２２０】テスト時においては、テストクロック信号
ＴＣＬＫのみが利用可能であり、メモリ３に対しては、
テストクロック信号ＴＣＬＫを、メモリクロック信号Ｍ
ＣＬＫとして与える場合がある。これは、図７および図
８に示す状態に対応する。

【０２２１】テストセットアップ指示信号ＴＭＳＵＰを
Ｈレベルに設定すると、図２５に示すマルチプレクサ１
１４ｂおよび１２４ｂと、図２６に示すマルチプレクサ
１１８ｂが、それぞれラッチ回路１１４ａ、１２４ａお
よび１１８ａの出力信号を選択する。ラッチ回路１１４
ａは、テストクロック信号ＴＣＬＫがＨレベルのときに
はラッチ状態にあり、一方、テストクロック信号ＴＣＬ
ＫがＬレベルとなるとスルー状態となる。

【０２２２】したがって、テストクロック信号ＴＣＬＫ
に従って、テストアドレス信号ＴＡＤＤおよびテストコ
マンドＴＣＭＤおよびテストデータＴＤＩが変化し、こ
のテストクロック信号ＴＣＬＫの立下がりに同期して、
ラッチ回路１１４ａ、１２４ａおよび１１８ａの出力信
号が変化し、補のテストアドレス信号ＺＴＡＤＤ、補の
テストコマンドＺＴＣＭＤおよび補のテストデータＺＴ
ＤＩが、それぞれ確定状態／ＶＡＬおよび／ＤＡＴＡと
なる。

【０２２３】テストセットアップ指示信号ＴＭＳＵＰは
Ｈレベルであるため、図２６に示すゲート回路１０８ｂ
の出力信号ＸＵＰは、非同期制御信号ＰＴＸに従って変
化する。したがってレジスタ１１４ｄ、１２４ｄおよび
１１８ｄに格納されるデータＶＤａ、ＶＤｃおよびＶＤ
ｄが、Ｈレベルに設定されている場合には、非同期制御
信号ＰＴＸがＨレベルのときには、ＥＸＯＲ回路１１４
ｆ、１２４ｆおよび１１８ｆが、ＮＡＮＤ回路１１４
ｅ、１２４ｅおよび１１８ｅからＬレベルの信号を受け
て、バッファ回路として動作する。したがって、この状
態においては、メモリ３へ与えられるアドレス信号ＡＤ
ＤおよびコマンドＣＭＤおよび書込データＤＩＮは、反
転状態／ＶＡＬおよび／ＤＡＴＡとなる。

【０２２４】データＶＤａおよびＶＤｃおよびＶＤｄが
Ｈレベルに設定されているときに、非同期制御信号ＰＴ
ＸがＬレベルに立下がると、ＮＡＮＤ回路１１４ｅ、１
２４ｅおよび１１８ｅが、Ｈレベルの信号を出力し、Ｅ
ＸＯＲ回路１１４ｆ、１２４ｆおよび１１８ｆがインバ
ータとして動作し、メモリ３へ与えられるアドレス信号
ＡＤＤ、コマンドＣＭＤおよび書込データＤＩＮが、テ
ストコマンドＴＣＭＤ、テストアドレス信号ＴＡＤＤお
よびテストデータＴＤＩと同じ論理レベルとなる。

【０２２５】非同期制御信号ＰＴＸを再びＨレベルに立
上げた場合には、再び、データＶＤａ、ＶＤｃおよびＶ
ＤｄがＨレベルのときには、メモリ３に対するアドレス
信号ＡＤＤ、コマンドＣＭＤおよび書込データＤｉｎ
は、転送されたテストアドレス信号ＴＡＤＤ、テストコ
マンドＴＣＭＤおよびテストデータＴＤＩの論理レベル
を反転した論理レベルとなる。

【０２２６】非同期制御信号ＰＴＸの立下がり時点およ
び立上がり時点を、テストクロック信号ＴＣＬＫの立上
がり時点に対して変更することにより、このテストコマ
ンドの各信号およびテストアドレス信号ＴＡＤＤの各ビ
ットおよび入力データＤＩＮの各ビットのセットアップ
時間ｔＩＳおよびホールド時間ｔＩＨを変更することが
できる。

【０２２７】この状態で、正確にメモリ３に対してデー
タの書込／読出が行なわれたかを判定することにより、
データのセットアップ／ホールド不良、コマンドおよび
アドレス信号のセットアップ／ホールド不良を個別に識
別することができる。

【０２２８】データＶＤａ、ＶＤｃおよびＶＤｄがＬレ
ベルに設定されている場合には、ＮＡＮＤ回路１１４
ｅ、１２４ｅ、１１８ｅの出力信号は、非同期制御信号
ＰＴＸの論理レベルにかかわらずＨレベルであり、テス
トアドレス信号ＴＡＤＤ、テストコマンドＴＣＭＤおよ
びテストデータＴＤＩと同じ論理レベルの信号／ビット
が、テストクロック信号ＴＣＬＫの立下がりに同期して
メモリ３に転送される。

【０２２９】なお、入力データＤＩＮのセットアップ／
ホールド時間を測定する場合には、レジスタ１１８ｄに
格納されるデータが、セットアップ時間／ホールド時間
の測定対象とするか否かを示すデータとして用いられ
る。このときには、テストデータとしては、単一論理レ
ベルのデータ、すなわち１ビットのテストデータＴＤＩ
と同じ論理レベルの２５６ビットのデータがメモリへ与
えられる。

【０２３０】したがって、このモード時においては、ア
ドレス信号、コマンドおよびデータを、個々に、このセ
ットアップ時間／ホールド時間を検出することが可能な
ようにしており（レジスタに格納されたデータにより個
々に決定される）、セットアップ／ホールドマージンが
不足している場合、どの程度不足しているかをその測定
対象の信号／ビットに対してのみセットアップ／ホール
ド時間を測定することにより識別することができ、マス
ク改訂などの方法により、セットアップ／ホールドマー
ジンを改善するための指標を得ることができる。

【０２３１】テストコマンドＴＣＭＤとしては、先に述
べたように、既にデコードされた動作モード指示信号が
用いられてもよい。すなわち、テストコマンドＴＣＭＤ
が、行選択動作を指示するロウアクティブ指示信号ＲＡ
ＣＴ、メモリのプリチャージ動作を指示するプリチャー
ジ指示信号ＰＲＣ、列選択動作を指定するコラムアクテ
ィブ信号ＣＡＣＴ、データ読出を指示する読出指示信号
ＲＥＡＤ、および書込動作を指示する書込動作指示信号
ＷＲＩＴＥが準備され、動作モード時に応じてこれらの
コマンドのうちの１つが活性状態へ駆動されてもよい。
また、これに代えて、通常のロウアドレスストローブ信
号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、
およびライトイネーブル信号ＷＥのメモリクロック信号
ＣＬＫの立上がりエッジにおけるこれらの信号の論理レ
ベルにより、動作モードが指定される構成が用いられて
もよい。

【０２３２】なお、テストデータに対するレジスタ１１
８ｄとテストアドレス信号ビットに対するレジスタ１１
４ｄとテストコマンドに対するレジスタ１２４ｄとがシ
フトレジスタを構成し、シリアル入力ＳＩＮからのデー
タをシリアルに転送して、各レジスタに所望のデータが
設定されてもよい。また、テストアドレス信号およびテ
ストコマンドに対するレジスタが、先のバウンダリレジ
スタＢＳＲを用いて構成されてもよい。

【０２３３】以上のように、この発明の実施の形態８に
従えば、非同期制御信号ＰＴＸの有効／無効状態を設定
するデータをシリアルに転送してレジスタに格納し、ま
たテストセットアップ指示信号に従ってデータに対する
非同期制御信号ＰＴＸの有効／無効状態を選択的に設定
しており、コマンド、アドレス信号およびデータのセッ
トアップ／ホールド不良を個々に識別することができ
る。また、１ビットのテスト入力データと８ビットのテ
スト出力データを入出力するだけであり、テスト時使用
されるピン端子数を低減でき、応じて信号切換回路の規
模を低減することができる。

【０２３４】［実施の形態９］図３０は、この発明の実
施の形態９に従う半導体集積回路装置の要部の構成を概
略的に示す図である。図３０においては、テストインタ
ーフェイス回路内における無効化信号発生回路１０４お
よび無効データ発生回路１０８の部分の構成を示す。

【０２３５】図３０において、無効化信号発生回路１０
４は、アドレス信号ビットを選択的に無効化する無効ア
ドレス信号発生回路１５０と、コマンド信号を選択的に
無効化する無効コマンド信号発生回路１５２を含む。

【０２３６】この無効アドレス信号発生回路１５０は、
テストアドレス信号ビットＴＥＡＤ０−ＴＥＡＤｎそれ
ぞれに対応して設けられるアドレスビット無効化回路１
０４ａを含む。アドレスビット無効化回路１０４ａの構
成自体は、図２５に示す構成と同じである。

【０２３７】無効コマンド信号発生回路１５２は、テス
トコマンド信号ＴＥＣＭＤ０−ＴＥＣＭＤｍそれぞれに
対応して設けられるコマンド信号無効化回路１０４ｂを
含む。このコマンド信号無効化回路１０４ｂの構成自体
も、図２５に示すコマンド無効化回路の構成と同じであ
る。

【０２３８】この無効化信号発生回路１０４に対し、非
同期制御信号ＰＴＸとテストセットアップ指示信号ＴＭ
ＳＵＰに従って無効化制御信号ＡＣＸＵＰを生成するモ
ード切換回路１６０が設けられる。

【０２３９】このモード切換回路１６０は、非同期制御
信号ＰＴＸとテストセットアップ指示信号ＴＭＳＵＰを
受けて、無効化制御信号ＡＣＸＵＰを生成するＡＮＤ回
路（負論理ＯＲ回路）１６０ａを含む。この無効化制御
信号ＡＣＸＵＰが、アドレスビット無効化回路１０４ａ
およびコマンド信号無効化回路１０４ｂに共通に与えら
れる。

【０２４０】無効データ発生回路１０８は、テストデー
タＴＤＩとゲート回路１０８ｂの出力信号ＸＵＰを受け
てテストデータビットＴＥＤＩ０−ＴＥＤＩｓを生成す
るデータビット無効化回路１０８ａを含む。このデータ
ビット無効化回路１０８ａの構成は、図２６に示す構成
と同じである。

【０２４１】図３１は、図３０に示すアドレスビット無
効化回路１０４ａおよびコマンド信号無効化回路１０４
ｂの構成を概略的に示す図である。この図３１に示す回
路構成において、アドレスビット無効化回路１０４ａに
おいて、ＮＡＮＤ回路１１４ｅに、無効化制御信号ＡＣ
ＸＵＰが非同期制御信号ＰＴＸに代えて与えられる。Ｎ
ＡＮＤ回路１１４ｅの出力信号が、ＥＸＯＲ回路１１４
ｆへ与えられる。

【０２４２】また、コマンド信号無効化回路１０４ｂに
おいては、ＮＡＮＤ回路１２４ｅに、非同期制御信号Ｐ
ＴＸに代えて、無効化制御信号ＡＣＸＵＰが与えられ
る。このＮＡＮＤ回路１２４ｅの出力信号がＥＸＯＲ回
路１２４ｆへ与えられる。

【０２４３】アドレスビット無効化回路１０４ａおよび
コマンド信号無効化回路１０４ｂの他の構成は、図２５
に示す構成と同じであり、対応する部分には同一参照番
号を付し、その詳細説明は省略する。

【０２４４】この実施の形態９においても、好ましく
は、無効化信号発生回路１０４および無効データ発生回
路１０８に含まれるレジスタが、シリアルにデータを転
送するシリアルスキャンパスを構成するように配置され
る。

【０２４５】図３２は、テストセットアップ指示信号Ｔ
ＭＳＵＰがＬレベルに設定されたときの、図３０および
図３１に示す回路の動作を示すタイミング図である。以
下、図３２を参照して、図３０および図３１に示す回路
の動作について説明する。

【０２４６】テストセットアップ指示信号ＴＭＳＵＰが
Ｌレベルに設定された場合、図３１に示すマルチプレク
サ１１４ｂおよび１２４ｂが、対応のテスト回路から転
送されたテストアドレス信号ＴＡＤＤおよびテストコマ
ンドＴＣＭＤを選択する。データビット無効化回路１０
８ａにおいても、図２６において示すように、マルチプ
レクサ１１８ｂが、１ビットのテストデータＴＤＩを選
択する。

【０２４７】テストセットアップ指示信号ＴＭＳＵＰが
Ｌレベルに設定されるモード時においては、メモリクロ
ック信号ＭＣＬＫとテストクロック信号ＴＣＬＫは、互
いに逆相のクロック信号である。この状態においては、
モード切換回路１６０からの無効化制御信号ＡＣＸＵＰ
とゲート回路１０８ａからの無効化制御信号ＸＵＰは、
それぞれＬレベルおよびＨレベルに設定される。

【０２４８】アドレスビット無効化回路１０４ａにおい
ては、図３１に示すＮＡＮＤ回路１１４ｅの出力信号が
Ｈレベルに固定され、また、コマンド信号無効化回路１
０４ｂにおいても、ＮＡＮＤ回路１２４ｅの出力信号が
Ｈレベルに固定される。したがって、図３１に示すＥＸ
ＯＲ回路１１４ｆおよび１２４ｆは、それぞれ、インバ
ータとして動作し、テストアドレス信号ビットＴＥＡＤ
０−ＴＥＡＤｎおよびテストコマンド信号ＴＥＣＭＤ０
−ＴＥＣＭＤｍは、対応のテスト回路から与えられるビ
ット／信号と同一論理レベルとなり、メモリへ与えられ
るアドレス信号ＡＤＤおよびコマンドＣＭＤは、テスト
アドレス信号ＴＡＤＤおよびテストコマンドＴＣＭＤと
同様、テストクロック信号ＴＣＬＫの立上がりに同期し
て変化する。

【０２４９】データビット無効化回路１０８ａにおいて
は、無効化制御信号ＸＵＰがＨレベルであり、図２６に
示すＮＡＮＤ回路１１８ｅは、インバータとして動作
し、レジスタ１１８ｄに格納されたデータＶＤｄに従っ
て、テストデータビットＴＥＤＩｋの論理レベルが設定
される。レジスタ１１８ｄに格納されたデータＶＤｄが
Ｌレベルのときには、このテストデータビットＴＥＤＩ
ｋは、テストデータＴＤＩと同一論理レベルとなり、一
方、データＶＤｄがＨレベルに設定された場合には、テ
ストデータビットＴＥＤＩｋが、テストデータＴＤＩの
論理レベルと反対の論理レベルとなる。

【０２５０】したがって、このテストモード時において
は、データビット無効化回路１０８ａにおいてそれぞ
れ、レジスタ１１８ｄの格納データにより、１ビットの
テストデータＴＤＩから、所望のデータパターンを有す
る２５６ビットのテストデータを生成して、メモリへ与
えることができる。

【０２５１】テストセットアップ指示信号ＴＭＳＵＰを
Ｌレベルに設定した場合には、メモリ３に対するテスト
データＤＩＮとして、さまざまなパターンを有するテス
トデータを与えて、このメモリ３の機能テストを行なう
ことができる。

【０２５２】したがって、テストセットアップ指示信号
ＴＭＳＵＰがＬレベルのときには、非同期制御信号ＰＴ
Ｘ、アドレスビット無効化回路１０４ａに格納されたデ
ータおよびコマンド信号無効化回路１０４ｂに格納され
たデータを考慮することなく、外部から与えられるテス
トアドレス信号ＴＡＤＤおよびテストコマンドＴＣＭＤ
に従ってメモリに対するテストアドレスおよびテストコ
マンドを生成することができ、テストプログラムの作成
が容易となる。

【０２５３】図３３は、テストセットアップ指示信号Ｔ
ＭＳＵＰがＨレベルに設定された場合の、図３０および
３１に示す回路の動作を示すタイミング図である。以
下、図３３を参照して、テストセットアップ指示信号Ｔ
ＭＳＵＰがＨレベルに設定されたときの動作について説
明する。

【０２５４】テストセットアップ指示信号ＴＭＳＵＰが
たとえば１．８ＶのＨレベルに設定されたときには、図
３１に示すマルチプレクサ１１４ｂおよび１２４ｂは、
それぞれラッチ回路１１４ａおよび１２４ａの出力信号
を選択する。すなわち、このテストセットアップ指示信
号ＴＭＳＵＰがＨレベルに設定されるテストモードにお
いては、メモリクロック信号ＭＣＬＫとテストクロック
信号ＴＣＬＫは同相のクロック信号であり、これらのラ
ッチ回路１１４ａおよび１２４ａにより、メモリへ転送
されるテストアドレスＴＡＤＤ、テストコマンドＴＣＭ
ＤおよびテストデータＤＩＮを、テストクロック信号Ｔ
ＣＬＫの半クロックサイクル遅延させる。

【０２５５】テストセットアップ指示信号ＴＭＳＵＰが
Ｈレベルのときには、図３０に示すＡＮＤ回路１６０ａ
がバッファ回路として動作し、また、ゲート回路１０８
ｂもバッファ回路として動作し、無効化制御信号ＸＵＰ
およびＡＣＸＵＰは、非同期制御信号ＰＴＸに従って変
化する。

【０２５６】テストクロック信号ＴＣＬＫの立下がり前
に、この非同期制御信号ＰＴＸをＨレベルに設定する。
テストクロック信号ＴＣＬＫがＬレベルに立下がると、
ラッチ回路１１４ａおよび１２４ａからマルチプレクサ
１１４ｂおよび１２４ｂを介して与えられるテストアド
レスおよびテストコマンドＴＣＭＤが変化し、インバー
タ１１４ｃおよび１２４ｃの出力信号ＺＴＡＤＤｉおよ
びＺＴＣＭＤｊがテストアドレスおよびテストコマンド
信号の論理反転状態となる（／ＶＡＬ）。

【０２５７】同様、テストデータＴＤＩが、テストクロ
ック信号ＴＣＫの立下がりに同期して、インバータを介
して図２６に示すＥＸＯＲ回路１１８ｆに与えられる。
このテストデータにおいても、論理反転データ／ＤＡＴ
Ａが、ＥＸＯＲ回路１１８ｆへ与えられる。

【０２５８】非同期制御信号ＰＴＸがＨレベルのときに
は、図３１に示すＮＡＮＤ回路１１４ａおよび１２４ｅ
は、無効化制御信号ＡＣＸＵＰもＨレベルであるためイ
ンバータとして動作する。したがって、レジスタ１１４
ｄおよび１２４ｄに格納されたデータＶＤａおよびＶＤ
ｃがＨレベルのときには、非同期制御信号ＰＴＸがＨレ
ベルのときには、ＥＸＯＲ回路１１４ｆおよび１２４ｆ
が、バッファ回路として動作するため、メモリへはテス
トアドレス信号ＴＡＤＤおよびテストコマンドＴＣＭＤ
の論理レベルＶＡＬと反対の論理レベル／ＶＡＬのアド
レス信号ＡＤＤおよびコマンドＣＭＤが伝達される。

【０２５９】レジスタ１１４ｄおよび１２４ｄに格納さ
れたデータＶＤａおよびＶＤｃが、Ｌレベルのときに
は、ＮＡＮＤ回路１１４ｅおよび１２４ｅは、Ｈレベル
の信号を出力するため、メモリ３へ与えられるアドレス
信号ＡＤＤおよびコマンドＣＭＤは、テストクロック信
号ＴＣＬＫの立下がりに同期して変化する。

【０２６０】テストデータＴＤＩについても同様であ
り、図２６に示すレジスタ１１８ｄに格納されたデータ
ＶＤｄがＨレベルのときには、この非同期制御信号ＰＴ
Ｘの変化に従ってその論理レベルが変化し、データＶＤ
ｄがＬレベルのときには、非同期制御信号ＰＴＸと独立
に、テストクロック信号ＴＣＬＫの立下がりに同期し
て、テストデータＴＤＩと同一論理レベルのデータが出
力される。

【０２６１】非同期制御信号ＰＴＸがＬレベルとなる
と、データＶＤａ、ＶＤｃおよびＶＤｄがＨレベルに設
定されているときには、ＥＸＯＲ回路１１４ｆ、１２４
ｆおよび１１８ｆが、インバータとして動作するため、
テストアドレスＴＡＤＤ、テストコマンドＴＣＭＤおよ
びテストデータＴＤＩとそれぞれ同じ論理レベルのアド
レス信号ＡＤＤ、コマンドＣＭＤおよびデータＤＩＮが
メモリ３へ転送される。

【０２６２】再び、非同期制御信号ＰＴＸをＨレベルに
立上げることにより、このデータＶＤａ、ＶＤｃおよび
ＶＤｄがＨレベルに設定されている信号／ビットの論理
レベルが反転する。

【０２６３】したがって、セットアップ指示信号ＴＭＳ
ＵＰをＨレベルに設定した場合には、アドレス信号ビッ
ト、コマンド信号およびデータビットそれぞれについて
のセットアップ時間ｔＩＳおよびホールド時間ｔＩＨを
個々に測定することができる。この不良の検出は、図２
４に示すテスト出力回路を介してメモリの格納データを
読出して、メモリが正常に動作しているか否かを判定す
る機能テストを行うことにより行なわれる。

【０２６４】したがって、このテストモード時において
は、個々の信号／ビット単位で、セットアップ／ホール
ド不良を特定することができる。

【０２６５】なお、このセットアップ／ホールド時間の
測定時においては、メモリ３へ与えられるデータＤＩＮ
は、有効時、１ビットのテストデータＴＤＩと同じ論理
レベルのデータビットであり、このデータ無効化回路１
０８ａに含まれるレジスタは、セットアップ／ホールド
時間を測定する対象であるか否かを示すためのデータを
格納するために用いられる。

【０２６６】なお、テストセットアップ指示信号ＴＭＳ
ＵＰが、非同期制御信号ＰＴＸの有効／無効を設定する
ためのモード切換信号として利用され、かつテストクロ
ック信号ＴＣＬＫとメモリクロック信号ＭＣＬＫの位相
に応じてテストデータ、テストアドレス信号およびテス
トコマンドの転送経路を切換えるために用いられてい
る。しかしながら、この非同期制御信号ＰＴＸの有効／
無効を設定するためのモード切換信号と、テストアドレ
ス信号、テストコマンドおよびテストデータの転送経路
を切換えるためのクロック切換用制御信号としては別々
の制御信号が用いられてもよい。これらのモード切換信
号およびクロック切換用制御信号は、テストインターフ
ェイス回路内において通常設けられているコマンドデコ
ーダから生成されてもよい。

【０２６７】以上のように、この発明の実施の形態９に
従えば、１ビットの入力データを用いてシリアルにアド
レスビット無効化回路、コマンド信号無効化回路および
データビット無効化回路のレジスタに、状態設定データ
を格納しており、１ビットのデータで、メモリの任意の
アドレス信号、コマンド信号およびデータビットに無効
化信号／無効化データを発生することができる。また、
無効化制御信号により、さまざまなデータパターンを用
いてメモリをテストすることができ、メモリの機能テス
トを容易に行うことができる。

【０２６８】［実施の形態１０］図３４は、この発明の
実施の形態１０に従う半導体集積回路装置の要部の構成
を概略的に示す図である。図３４においては、無効デー
タ発生回路１０８と無効化信号発生回路１０４の間に、
メモリクロック信号ＭＣＬＫと非同期制御信号ＰＴＸの
位相を比較する位相比較回路１２０が設けられる。この
位相比較回路１２０は、図１０に示す位相比較回路と同
様の構成を有し、シフトクロック信号ＳＦＴＤＲおよび
転送クロック信号ＣＬＫＤＲに従って無効データ発生回
路１０８の出力データ、メモリクロック信号ＭＣＬＫお
よび非同期制御信号ＰＴＸの１つを選択して、順次転送
する。

【０２６９】この無効データ発生回路１０８内のデータ
ＶＤｄを格納するレジスタがシフトレジスタを構成し、
転送クロック信号ＣＬＫＤＲに従ってシリアル入力ＳＩ
Ｎからのデータを順次転送する。また、無効化信号発生
回路１０４に含まれるデータＶＤａおよびＶＤｃを格納
するレジスタも、シリアルデータ転送パスを構成してお
り、位相比較回路１２０の出力データを、転送クロック
信号ＣＬＫＤＲに従って転送する。

【０２７０】無効化信号発生回路１０４のシフト出力デ
ータは、マルチプレクサ１２２へ与えられる。マルチプ
レクサ１２２は、モード設定信号ＭＯＤＥに従って、テ
スト出力回路１１０からの出力データと無効化信号発生
回路１０４からのシフトアウトデータの一方を選択し
て、テストデータ出力端子ＴＤＯへ、図２４に示す信号
切換回路４を介して転送する。

【０２７１】したがって、この位相比較回路１２０を、
無効データ発生回路１０８および無効化信号発生回路１
０４に含まれるレジスタが形成するシリアルデータ転送
パスに介挿することにより、セットアップ／ホールド時
間のタイミング測定の精度を改善することができる。

【０２７２】なお、図３４に示す構成においては、シリ
アル入力ＳＩＮが無効データ発生回路１０８内のレジス
タを順次転送されて位相比較回路１２０へ与えられ、次
いで、無効化信号発生回路１０４の各レジスタに、シリ
アルにデータが転送されている。しかしながら、このシ
リアルデータ転送パスを構成する順序は、任意であり、
無効化信号発生回路１０４に含まれるレジスタに、シリ
アル入力ＳＩＮが与えられ、次いで位相比較回路１２０
を介して無効データ発生回路１０８へデータがシリアル
に転送されてもよい。この場合には、無効データ発生回
路１０８のシフトアウトデータが、マルチプレクサ１２
２を介して信号切換回路へ与えられる。

【０２７３】また、位相比較回路１２０は、その介挿位
置は任意であり、無効データ発生回路１０８内のレジス
タ間に配置されてもよく、また無効化信号発生回路１０
４内のレジスタ間に配置されてもよい。さらに、位相比
較回路１２０の位置は、シリアル入力ＳＩＮのデータ転
送経路における入力段またはマルチプレクサ１２２にシ
フトアウトデータを出力する出力段に配置されてもよ
い。

【０２７４】したがって、この位相比較回路１２０は、
無効データ発生回路１０８および無効化信号発生回路１
０４のレジスタが構成するシリアルデータ転送パスの任
意の位置に介挿されて、同様に、シリアルデータ転送パ
スを構成すればよい。

【０２７５】［変更例］図３５は、この発明の実施の形
態１０の変更例の構成を示す図である。図３５において
は、２つの位相比較回路１３２および１３６が設けられ
る。位相比較回路１３２は、メモリクロック信号ＭＣＬ
Ｋとデータに対する無効化制御信号ＸＵＰの位相を比較
する。位相比較回路１３６は、メモリクロック信号ＭＣ
ＬＫとアドレスおよびコマンドに対する無効化制御信号
ＡＣＸＵＰの位相を比較する。これらの位相比較回路１
３２および１３６の構成は、図１０に示す位相比較回路
の構成と同じである。

【０２７６】位相比較回路１３２は、シリアルデータ転
送パス１３０を介してシリアル入力ＳＩＮに結合され
る。位相比較回路１３６は、シリアルデータ転送パス１
３８を介してシリアルシフトアウトＳＯに結合される。
位相比較回路１３２および１３６の間に、シリアルデー
タ転送パス１３４が結合される。

【０２７７】このシリアルシフトアウトＳＯは、図３４
に示すマルチプレクサ１２２に結合される。

【０２７８】この図３５に示す構成においては、メモリ
クロック信号ＭＣＬＫとデータ用の無効化制御信号ＸＵ
Ｐの位相を比較し、また、メモリクロック信号とアドレ
スおよびコマンドの無効化制御信号ＡＣＸＵＰが位相を
比較している。これらの位相比較回路１３２および１３
６における位相比較動作は、シフトクロック信号ＳＦＴ
ＤＲに従って選択的に活性化され、位相比較回路１３２
および１３６が、それぞれ前段のシリアルデータ転送パ
ス１３０および１３４の出力シフトアウトデータを取込
む状態に設定されている場合には、これらの位相比較回
路１３２および１３６の位相比較動作は停止される。

【０２７９】この図３５に示す構成の場合、無効化制御
信号ＸＵＰおよびＡＣＸＵＰとメモリクロック信号ＭＣ
ＬＫの位相差を検出しており、図３０に示すゲート回路
１０８ｂおよびＡＮＤ回路１６０ａのゲート遅延の影響
を排除して正確なタイミング測定を行なうことができ
る。

【０２８０】なお、この図３５に示す構成においても、
位相比較回路１３２および１３６が、隣接して配置され
てもよく、またシリアルデータ転送パスのデータ転送経
路における任意の位置に配置されてもよい。位相比較回
路１３２および１３６が、データ無効化設定データを転
送するシリアルデータ転送パスを無効データ発生回路１
０８および無効化信号発生回路１０４に含まれるレジス
タとともに構成するように配置されればよい。

【０２８１】なお、位相比較回路１２０、１３２および
１３６の位相比較動作は、先の図１０に示す位相比較回
路２０の位相比較動作の場合と同じである。

【０２８２】また、図３４に示すマルチプレクサ１２２
へ与えられるモード切換信号ＭＯＤＥは、テストインタ
ーフェイス回路において設けられているコマンドデコー
ダから生成されればよく、また、シフトクロック信号Ｓ
ＦＴＤＲも、テスト出力回路１１０において８／２５６
選択を行なうために与えられるアドレス信号を用いてコ
マンドデコーダの制御の下に生成されればよい。

【０２８３】また、転送クロック信号ＣＬＫＤＲは、テ
ストクロック信号ＴＣＬＫに基づいて生成される。

【０２８４】また、この１ビットテストデータを、シリ
アル入力ＳＩＮからのシリアル入力データに基づいてデ
ータパターンを決定して２５６ビットのデータに展開す
るテストインターフェイス回路の構成は、先の図１９に
示すＪＴＡＧテスト回路を有する半導体集積回路装置に
おいて用いられてもよい。

【０２８５】以上のように、この発明の実施の形態１０
に従えば、メモリクロック信号と非同期制御信号の位相
を比較する回路を、シリアルデータを転送するパスに配
置しており、セットアップ／ホールドのタイミング測定
精度を改善することができる。

【０２８６】なお、実施の形態８から１０において、ア
ドレス信号、コマンドおよびデータに対する無効／有効
を設定するデータを、１つのシリアルデータ転送パスを
介して転送している。しかしながら、アドレス信号およ
びコマンドに対する有効／無効制御データ転送パスとデ
ータに対する有効／無効制御データの転送パスが別々に
設けられてもよい。

【０２８７】例えば、アドレス信号およびコマンドに対
してはデータ入力端子からのデータを有効／無効制御デ
ータとしてシリアルに転送し、データに対しては、デー
タ端子と別に設けられたシリアル入力ＳＩＮからのデー
タを有効／無効制御データとしてシリアルに転送する様
にされてもよい。また、アドレス信号およびコマンドに
対する制御データをバウンダリスキャンレジスタを構成
するレジスタを用いて構成されてもよい。アドレス信号
およびコマンドに対する制御データの設定とデータに対
する制御データの設定を並行して行うことができ、有効
／無効制御データをレジスタに設定する時間を短縮する
ことができる。

【０２８８】また、実施の形態８から１０において示さ
れたテストインターフェイス回路の構成に対し、実施の
形態１から７に示す構成が適用されてもよい。

【０２８９】［他の実施の形態］メモリ３としては、ロ
ジックと同一半導体基板上に集積化されてクロック信号
に同期してデータの転送を行う半導体記憶装置であれば
よく、ＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）、ＤＲＡＭ（ダイナミック・ランダム・アクセ
ス・メモリ）、およびフラッシュＥＥＰＲＯＭ（電気的
に書込／読出／消去が可能な読出専用記憶装置）のいず
れであってもよい。

【０２９０】また、この半導体集積回路装置において
は、アナログ回路および別の種類の半導体記憶装置など
の他の回路が配置されていてもよい。すなわち、この半
導体集積回路装置は、システムＬＳＩであってもよい。

【０２９１】

【発明の効果】以上のように、この発明に従えば、混載
メモリへのアクセス時において、この混載メモリの動作
するクロック信号と非同期で与えられる制御信号に従っ
て、データの有効／無効期間を設定するように構成して
おり、混載メモリのセットアップ／ホールド時間を外部
テスタを用いて、正確に測定することができる。

【０２９２】すなわち、外部からのテスト信号を受けて
保持する回路と、この保持回路の保持信号を、外部から
の制御信号に従って選択的に変更して半導体記憶装置へ
与える変更回路とで構成することにより、容易にこの半
導体記憶装置へ与えられる信号の変化タイミングを調整
することができ、この半導体記憶装置の基本クロック信
号に対して、与えられる信号の変化タイミングを変更す
ることができ、応じてセットアップ時間／ホールド時間
を正確に測定することができる。

【０２９３】また、この変更回路に対する制御信号を、
半導体記憶装置のクロック信号と非同期で与えることに
より、正確に、所望のタイミングで、メモリに対する信
号を確定状態に設定して半導体記憶装置へ与えることが
でき、正確なセットアップ／ホールド時間の測定を行な
うことができる。

【０２９４】また、この半導体記憶装置へ与えられる信
号のタイミングの変更においては、単に制御信号に従っ
て論理レベルの反転を行なっているだけであり、簡易な
構成で、容易に半導体記憶装置へ与えられる信号の変化
タイミングを変化させることができる。

【０２９５】また、集積回路装置内に位相較正回路を設
けることにより、正確に、制御信号とクロック信号の位
相差に応じて、このタイミング関係を補正することがで
き、正確なセットアップ／ホールド時間の測定を行なう
ことができる。

【０２９６】また、この変更回路を、半導体記憶装置の
入力ノードそれぞれに対応して配置することにより、メ
モリに対する信号すべてについてセットアップ／ホール
ド時間の測定を行なうことができる。

【０２９７】また、この変更回路において、制御信号を
無効状態に設定するための回路を設けることにより、必
要な入力ノードに対する信号に対してのみ、セットアッ
プ／ホールド時間を測定することができ、またここの信
号についてセットアップ／ホールド時間を測定すること
ができる。

【０２９８】また、変更回路において、レジスタ回路に
一定の論理レベルの信号を格納し、このレジスタ回路の
出力信号に従って制御信号を選択的に有効／無効状態に
設定しており、簡易な回路構成で、確実に、半導体記憶
装置の測定対象となる入力ノードに対してのみ、信号を
変化させることができる。

【０２９９】また、この無効化データを格納するレジス
タ回路として、シリアルにデータを転送するスキャンレ
ジスタ回路を利用することにより、この信号転送のため
の配線経路の本数を低減することができ、エリアペナル
ティを小さくすることができる。

【０３００】また、スキャンレジスタ回路を利用して、
この制御信号を転送信号に同期して取込む回路を設ける
ことにより、この制御信号の転送信号に対する位相関係
を測定することができる。

【０３０１】また、転送信号に応答してメモリクロック
信号をレジスタ回路内に取り込むことにより、転送信号
とメモリのクロック信号との位相差を検出することがで
き、応じて制御信号とメモリクロック信号との位相差を
検出することができ、正確にセットアップ／ホールド時
間を較正して高精度でセットアップ／ホールド時間を測
定することができる。

【０３０２】また、この位相差検出回路をスキャンレジ
スタ回路に配置することにより、回路占有面積を低減す
ることができる。

【０３０３】また、変更回路において、テスト信号をク
ロック信号の半周期遅延して伝達することにより、メモ
リを動作させるクロック信号とテスト信号を転送するテ
ストクロック信号とが同位相の信号であっても、正確
に、メモリに対し、制御信号に従って、メモリクロック
信号の立上がり時において確定状態となる信号を伝達す
ることができる。

【０３０４】また、この変更回路を、クロック信号に同
期して転送するラッチ回路と、このラッチ回路の出力信
号とテスト信号の一方を選択する回路とで構成すること
により、容易に半周期遅延した信号を生成することがで
きる。

【０３０５】また、外部のテスト制御信号をシリアルに
転送する複数のレジスタ回路を有するスキャンレジスタ
回路と、この半導体記憶装置から読出されたデータをこ
のスキャンレジスタ回路を介して転送する回路とを設け
ることにより、メモリから読出されたデータのアクセス
時間を外部で、回路占有面積を増大させることなく正確
に検出することができる。

【０３０６】また、このスキャン回路の特定のレジスタ
の出力信号と外部からの制御信号とに従ってテスト信号
を修飾して半導体記憶装置へ転送する回路を利用するこ
とにより、容易に、テスト信号の状態を、レジスタ回路
を介して転送されたデータに従って修飾することがで
き、回路占有面積を増大させることなく容易に半導体記
憶装置の信号のセットアップ／ホールド時間を測定する
ことができる。

【０３０７】また、このテストレジスタ回路を、半導体
記憶装置の入力ノードそれぞれに対応して配置すること
により、半導体記憶装置の所望の信号のセットアップ／
ホールド時間を測定することができる。

【０３０８】また、このスキャンレジスタ回路を１つの
レジスタ回路に対し複数のテストレジスタ回路を配置す
ることにより、半導体記憶装置に転送するテスト信号を
生成するためのレジスタ回路の数を低減することがで
き、エリアペナルティを小さくすることができる。

【０３０９】また、このテストレジスタ回路に対応して
配置されたテスト信号を修飾する回路を利用することに
より、正確に、半導体記憶装置に与えられる信号の有効
／無効状態を簡易な回路構成で設定することができる。

【０３１０】また、レジスタ回路として規格が標準化さ
れたバウンダリスキャン回路のスキャンレジスタを利用
することにより、バウンダリスキャンテスト規格に基づ
いて、必要なデータの転送を行なうことができ、信号／
データの転送の制御が容易となる。

【０３１１】また、ロジックと半導体記憶装置とが同一
基板上に集積化される装置において、テスト信号をクロ
ック信号に同期して転送し、このクロック信号と非同期
で与えられる制御信号に従ってこのテスト回路の出力す
る信号を修飾して出力する回路と、テストモード時、ロ
ジック回路の出力信号とテスト信号修飾回路の出力信号
の一方を選択して半導体記憶装置に転送する回路とで構
成することにより、正確に、半導体記憶装置の各信号の
セットアップ／ホールド時間を測定することができる。

【０３１２】また、テスト信号およびテストデータそれ
ぞれに、非同期制御信号に従って選択的にこれらのテス
ト信号およびテストデータを無効状態に設定する回路を
配置しており、テストアドレス信号およびテストコマン
ド信号のセットアップ／ホールド時間をも正確に測定す
ることができ、セットアップ／ホールド不良を確実に識
別し、またその原因をも特定することができる。

【０３１３】また、有効／無効データを制御するデータ
を、１ビットデータをシリアルに転送するシリアルデー
タパスを構成するように配置されたレジスタ内に格納し
ており、少ないビット数でテスト信号およびテストデー
タの有効化を容易に設定することができる。

【０３１４】また、テストデータは、外部からの１ビッ
トのテストデータを用いて生成しており、データビット
の有効／無効を設定するためのレジスタを、テスト時の
テストデータパターンを設定するためのレジスタとして
も利用することができ、アドレス信号およびコマンドの
セットアップおよびホールド測定時に、さまざまなデー
タパターンを投入して、正確に、セットアップ／ホール
ド不良を検出することができる。

【０３１５】また、テスト信号に対する無効化制御信号
は、モード切換信号と外部からの非同期制御信号との組
合せで生成しており、テストモードに応じて選択的にテ
スト信号の無効化を行なうことにより、さまざまなテス
トデータパターンに従ってメモリの良／不良の機能テス
トを行なうテストモードを実行する回路と、各信号のセ
ットアップ／ホールド不良を検出するための回路を共用
することができる。

【０３１６】また、テストデータの有効／無効化を制御
するための信号を発生する回路を、複数のテストデータ
ビットに共通に配置しており、回路占有面積を低減する
ことができる。

【０３１７】また、テスト信号として、アドレス信号お
よびコマンド両者を対象とし、これらに共通に修飾動作
の有効／無効を制御する信号を与えることにより、メモ
リに対する信号のセットアップ／ホールド時間をすべて
を対象として測定することができ、確実に、セットアッ
プ／ホールド不良を識別することができる。

【０３１８】また、テストモード切換信号により非同期
制御信号の有効／無効を制御しており、さまざまなデー
タパターンを用いたメモリの機能テストおよびテスト信
号およびテストデータビットのセットアップ／ホールド
時間測定を選択的に容易に実現することができる。

【０３１９】また、この非同期制御信号がテストモード
切換信号に従って無効状態に設定されたときには、テス
トデータを、テストデータレジスタに格納されたデータ
に従って修飾することにより、１ビットのテストデータ
を用いてさまざまなデータパターンを有するテストデー
タを生成することができる。

【０３２０】また、テストデータ修飾用のデータを格納
するデータレジスタによりシリアルスキャンパスを構成
し、このシリアルスキャンパスにテストクロック信号と
非同期制御信号との位相を比較し、該比較結果をシリア
ルスキャンパスを介して転送する位相比較回路を設ける
ことにより、セットアップ／ホールド時間をより正確に
測定することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体集積回
路装置の全体の構成を概略的に示す図である。

【図２】 図２に示すロジック回路の出力段の構成を概
略的に示す図である。

【図３】 図１に示すテスト回路の出力段の構成を概略
的に示す図である。

【図４】 図１に示す無効データ発生回路の構成を概略
的に示す図である。

【図５】 図１に示す選択回路の構成を概略的に示す図
である。

【図６】 この発明の実施の形態１における半導体集積
回路装置の動作を示すタイミング図である。

【図７】 この発明の実施の形態１におけるメモリクロ
ック信号およびテストクロック信号の分配の形態の一例
を示す図である。

【図８】 この発明の実施の形態１におけるテストクロ
ック信号およびメモリクロック信号の分配の他の形態を
概略的に示す図である。

【図９】 図８に示すクロック分配系の場合の半導体集
積回路装置の動作を示すタイミング図である。

【図１０】 この発明の実施の形態２における位相比較
回路の構成を概略的に示す図である。

【図１１】 図１０に示す位相比較回路の動作を示すタ
イミング図である。

【図１２】 この発明の実施の形態３に従う半導体集積
回路装置の要部の構成を概略的に示す図である。

【図１３】 図１２に示すスキャンレジスタ回路および
無効データ発生回路の構成を概略的に示す図である。

【図１４】 この発明の実施の形態４に従う半導体集積
回路装置のスキャンレジスタ回路の構成を概略的に示す
図である。

【図１５】 この発明の実施の形態４の変更例を概略的
に示す図である。

【図１６】 この発明の実施の形態５に従うスキャンレ
ジスタ回路の構成を概略的に示す図である。

【図１７】 図１６に示すスキャンレジスタ回路の動作
を示すタイミング図である。

【図１８】 図１６に示すスキャンレジスタ回路の位相
差補正の動作を説明するためのタイミング図である。

【図１９】 この発明の実施の形態６に従う半導体集積
回路装置の全体の構成を概略的に示す図である。

【図２０】 図１９に示すＪＴＡＧテスト回路の構成を
概略的に示す図である。

【図２１】 この発明の実施の形態６に従うバウンダリ
スキャンレジスタの構成を概略的に示す図である。

【図２２】 この発明の実施の形態６の変更例の構成を
概略的に示す図である。

【図２３】 この発明の実施の形態７に従う半導体集積
回路装置の要部の構成を概略的に示す図である。

【図２４】 この発明の実施の形態８に従う半導体集積
回路装置の全体の構成を概略的に示す図である。

【図２５】 図２４に示す無効化信号発生回路の構成の
一例を示す図である。

【図２６】 図２４に示す無効データ発生回路の構成の
一例を示す図である。

【図２７】 図２４に示す無効データ発生回路の各レジ
スタとテストデータビットの対応関係を概略的に示す図
である。

【図２８】 図２４に示す半導体集積回路装置の動作を
示すタイミング図である。

【図２９】 図２４に示す半導体集積回路装置の動作を
示すタイミング図である。

【図３０】 この発明の実施の形態９に従うテストイン
ターフェイス回路の要部の構成を概略的に示す図であ
る。

【図３１】 図３０に示すアドレスビット無効化回路お
よびコマンド信号無効化回路の構成の一例を示す図であ
る。

【図３２】 図３０に示すテストインターフェイス回路
の動作を示すタイミング図である。

【図３３】 図３０に示すテストインターフェイス回路
の動作を示すタイミング図である。

【図３４】 この発明の実施の形態１０に従うテストイ
ンターフェイス回路の要部の構成を概略的に示す図であ
る。

【図３５】 この発明の実施の形態１０の変更例の構成
を概略的に示す図である。

【図３６】 従来の半導体集積回路装置の全体の構成を
概略的に示す図である。

【図３７】 従来の半導体集積回路装置のテスト図の構
成を概略的に示す図である。

【符号の説明】

１ 半導体集積回路装置、２ ロジック回路、３ メモ
リ、４ 信号切換回路、５ テスト回路、６ 無効デー
タ発生回路、６ａ ラッチ回路、６ｂ レジスタ、６ｃ
ＮＡＮＤ回路、６ｄ マルチプレクサ、６ｆ ＥＸＯ
Ｒ回路、ＩＫ０−ＩＫｎ 入力回路、７ 選択回路、２
０ 位相比較回路、２１ マルチプレクサ、２２ フリ
ップフロップ、３０ スキャンレジスタ回路、Ｆ０−Ｆ
ｎ フリップフロップ、６ｂ０−６ｂｎ レジスタ、３
５ 選択回路、２１ マルチプレクサ、ＭＸＰ０−ＭＸ
Ｐｎ マルチプレクサ、５０ 修飾回路、５２ バウン
ダリスキャンレジスタ回路、４５ ＪＴＡＧテスト回
路、５５ ＴＡＰコントローラ、ＢＳＲ バウンダリス
キャンレジスタ、６２，６３ フリップフロップ、６
１，６４ マルチプレクサ、７０ａ−７０ｄ スキャン
回路、Ｆａ−Ｆｃ フリップフロップ、５０ａ−５０ｃ
部分修飾信号発生回路、９０ 内部バス、７ａ，７ｂ
選択回路、１０２ 信号テスト回路、１０４ 無効化
信号発生回路、１０６ データテスト回路、１０８ 無
効データ発生回路、１１０ テスト出力回路、１１４
ｄ，１１８ｄ，１２４ｄ レジスタ、１１４ｅ，１１８
ｅ，１２４ｅＮＡＮＤ回路、１１４ｆ，１１８ｆ，１２
４ｆ ＥＸＯＲ回路、１１８ｄ＜０＞−１１８ｄ＜２５
５＞ レジスタ、１０４ａ アドレスビット無効化回
路、１０４ｂ コマンド信号無効化回路、１０８ａ デ
ータビット無効化回路、１０８ｂ ゲート回路、１６０
モード切換回路、１６０ａ ＡＮＤ回路、１２０，１
３２，１３６ 位相比較回路、１３０，１３４，１３８
シリアルデータ転送パス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 原口 大 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 堂阪 勝己 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G132 AA08 AC15 AD07 AG08 AH04 AK23 AL11 5L106 DD08 DD11 DD32 GG03

Claims (29)

【特許請求の範囲】
1. 【請求項１】 ロジックと半導体記憶装置とが同一半導
   体基板上に集積化された半導体集積回路装置であって、 装置外部から印加されるテスト信号を受けて保持する保
   持回路と、 外部から印加される制御信号に従って、前記保持回路に
   保持されたテスト信号の論理レベルを選択的に変更して
   前記半導体記憶装置へ伝達するための変更回路を備え
   る、半導体集積回路装置。
2. 【請求項２】 前記半導体記憶装置は、クロック信号に
   同期して前記変更回路から伝達されるテスト信号を取込
   み、 前記制御信号は、前記クロック信号と非同期で与えられ
   る、請求項１記載の半導体集積回路装置。
3. 【請求項３】 前記変更回路は、前記制御信号と前記テ
   スト信号とを受け、前記制御信号が第１の論理レベルの
   ときには前記テスト信号を反転して出力しかつ前記制御
   信号が第２の論理レベルのときには前記テスト信号を論
   理レベルを維持して出力する、請求項１記載の半導体集
   積回路装置。
4. 【請求項４】 前記半導体記憶装置は、クロック信号に
   同期して、与えられた信号を取込む同期型半導体記憶装
   置であって、 前記制御信号と前記クロック信号との位相差を較正する
   ための位相較正回路をさらに備える、請求項１記載の半
   導体集積回路装置。
5. 【請求項５】 前記変更回路は、前記半導体記憶装置の
   入力ノードに個々に対応して配置される、請求項１記載
   の半導体集積回路装置。
6. 【請求項６】 前記変更回路は、前記制御信号を無効状
   態に設定するための回路を備える、請求項１記載の半導
   体集積回路装置。
7. 【請求項７】 前記変更回路は、 所定の論理レベルの信号を格納するレジスタ回路と、 前記制御信号と前記レジスタ回路に格納された信号とを
   受け、前記レジスタ回路の出力信号に従って前記制御信
   号を無効化する論理回路と、 前記論理回路の出力信号と前記テスト信号とを受け、前
   記テスト信号を前記論理回路の出力信号により修飾して
   前記半導体記憶装置に転送する回路とを備える、請求項
   ６記載の半導体集積回路装置。
8. 【請求項８】 前記変更回路は、前記半導体記憶装置の
   入力ノードに個々に対応して配置され、 前記半導体集積回路装置は、さらに、 シリアルに接続される複数のレジスタ回路を有するスキ
   ャン回路を備え、 前記変更回路は、 前記スキャン回路の複数のレジスタ回路に対応して配置
   され、各々が対応のレジスタ回路からのデータ信号を格
   納する複数の無効化用レジスタ回路と、 前記無効化用レジスタ回路に対応して配置され、各々が
   対応の前記無効化用レジスタ回路の出力信号に応答して
   前記制御信号を無効化する複数のゲート回路とを備え
   る、請求項１記載の半導体集積回路装置。
9. 【請求項９】 転送信号に同期して外部からの信号を順
   次転送するための複数のシリアルに接続される複数のレ
   ジスタ回路を有するスキャン回路をさらに備え、前記ス
   キャン回路は、前記制御信号を転送信号に同期して取込
   むレジスタ回路を含む、請求項１記載の半導体集積回路
   装置。
10. 【請求項１０】 前記半導体集積回路装置は、与えられ
    た信号をクロック信号に同期して入力し、 前記スキャン回路の前記レジスタ回路は、前記転送信号
    に同期して前記クロック信号を取り込み転送するための
    選択回路を有する、請求項９記載の半導体集積回路装
    置。
11. 【請求項１１】 前記半導体記憶装置はクロック信号に
    同期して信号を入出力し、 前記変更回路は、前記テスト信号を前記クロック信号の
    半周期遅延して生成される遅延テスト信号を前記制御信
    号に従って修飾して前記半導体記憶装置へ転送するため
    の遅延変更回路をさらに備える、請求項１記載の半導体
    集積回路装置。
12. 【請求項１２】 前記遅延変更回路は、 前記クロック信号の反転信号に同期して前記テスト信号
    を転送するラッチ回路と、 モード指示信号に従って、前記テスト信号と前記ラッチ
    回路の出力信号の一方を選択する選択回路と、 前記選択回路の出力信号を、少なくとも前記制御信号に
    従って前記半導体記憶装置へ転送する回路とを備える、
    請求項１１記載の半導体集積回路装置。
13. 【請求項１３】 ロジックと半導体記憶装置とが同一半
    導体基板上に集積化された半導体集積回路装置であっ
    て、 外部からのテスト制御信号をシリアルに転送するための
    複数のレジスタ回路を有するスキャン回路と、 前記半導体記憶装置から出力された信号とシリアルに転
    送すべきテスト制御信号の一方を選択して前記スキャン
    回路のレジスタ回路に転送する選択回路を備える、半導
    体集積回路装置。
14. 【請求項１４】 前記スキャン回路の特定のレジスタ回
    路の出力信号を選択的に格納するテスト制御レジスタ回
    路と、 前記テスト制御レジスタ回路の格納信号と外部からの制
    御信号とに従って、外部から与えられるテスト信号を修
    飾して前記半導体記憶装置へ転送する転送回路とをさら
    に備える、請求項１３記載の半導体集積回路装置。
15. 【請求項１５】 前記テスト制御レジスタ回路は、前記
    半導体記憶装置の入力ノードにそれぞれ対応して配置さ
    れる、請求項１４記載の半導体集積回路装置。
16. 【請求項１６】 前記スキャン回路は、規格が標準化さ
    れたバウンダリスキャン回路である、請求項８、９およ
    び１３のいずれかに記載の半導体集積回路装置。
17. 【請求項１７】 前記テスト制御回路は前記スキャン回
    路の特定のレジスタ回路に対応して複数個配置され、 前記半導体集積回路は装置は、前記特定のレジスタ回路
    の出力信号を選択信号に従って選択的に前記複数のテス
    ト制御レジスタ回路へ転送して格納する選択回路をさら
    に備え、前記複数のテスト制御レジスタ回路は、前記半
    導体記憶装置の入力ノードの異なるノードに対応して配
    置される、請求項１３記載の半導体集積回路装置。
18. 【請求項１８】 前記複数のテスト制御レジスタ回路に
    対応して配置され、各々が制御信号と対応のテスト制御
    レジスタ回路の格納するテスト制御信号とに従って外部
    からのテスト信号を修飾して前記半導体記憶装置の対応
    の入力ノードへ転送する回路をさらに備える、請求項１
    ７記載の半導体集積回路装置。
19. 【請求項１９】 前記バウンダリスキャン回路は、前記
    ロジックのテストを行なうための信号を転送するスキャ
    ンパスレジスタを含む、請求項１６記載の半導体集積回
    路装置。
20. 【請求項２０】 ロジック回路と、 前記ロジック回路と同一半導体基板上に形成され、少な
    くとも前記ロジック回路の処理するデータを格納する半
    導体記憶装置と、 外部からのテスト信号をテストクロック信号に同期して
    転送するテスト回路と、 外部から前記テストクロック信号と非同期で与えられる
    制御信号に従って前記テスト回路の出力する信号を修飾
    して出力するテスト信号修飾回路と、 テストモード指示信号に従って、前記ロジック回路の出
    力信号と前記テスト信号修飾回路の出力信号の一方を選
    択して前記半導体記憶装置に転送する選択回路とを備
    え、前記選択回路は、少なくとも前記半導体記憶装置の
    入力ノードに対応して配置され、前記テスト修飾信号
    は、前記半導体記憶装置の入力ノードにそれぞれ対応し
    て生成され、前記半導体記憶装置は、前記テストクロッ
    ク信号に対応するメモリクロック信号に同期して、与え
    られた信号を入力する、半導体集積回路装置。
21. 【請求項２１】 ロジック回路と、 前記ロジック回路と同一半導体基板上に形成され、少な
    くとも前記ロジック回路の処理するデータを格納するメ
    モリ回路と、 外部からのテスト信号をテストクロック信号に従って転
    送するテスト回路と、 前記テストクロック信号と非同期で外部から与えられる
    非同期制御信号に従って、前記テスト回路の出力する信
    号を修飾して出力するテスト信号修飾回路とを備え、前
    記テスト信号修飾回路は、前記テスト信号の修飾動作を
    有効化するためのデータを格納する第１のレジスタ回路
    と、少なくとも前記第１のレジスタ回路の格納データと
    前記非同期制御信号とに従って前記テスト回路からのテ
    スト信号を修飾する修飾ゲート回路とを備え、さらにテ
    ストデータを前記テストクロック信号に従って転送する
    テストデータ転送回路と、 テストモード切換信号に従って前記非同期制御信号を選
    択的に有効または無効状態に設定する修飾制御回路と、 前記メモリ回路のデータ入力ノードに対応して配置され
    る複数のテストデータ修飾回路を備え、各前記テストデ
    ータ修飾回路は、データレジスタと、前記データレジス
    タの格納データと前記修飾制御回路の出力信号とに従っ
    て前記テストデータ転送回路の出力するテストデータを
    選択的に修飾して出力するテストデータ修飾ゲート回路
    とを含み、 テストモード指示信号に従って、前記ロジック回路の出
    力信号と前記テスト修飾回路および前記テストデータ修
    飾回路の出力信号との一方を選択して前記メモリ回路へ
    転送する選択回路を備える、半導体集積回路装置。
22. 【請求項２２】 前記複数のテストデータ修飾回路のデ
    ータレジスタは、シリアルにデータを転送するシリアル
    転送パスを構成し、外部から与えられる１ビットのデー
    タをシリアルに転送して対応のデータをそれぞれ格納す
    る、請求項２１記載の半導体集積回路装置。
23. 【請求項２３】 前記テストデータ転送回路は、外部か
    らのテストデータを前記複数のテストデータ修飾回路に
    共通に転送する、請求項２１記載の半導体集積回路装
    置。
24. 【請求項２４】 前記テストモード切換信号と前記非同
    期制御信号とに従って前記修飾ゲート回路へ制御信号を
    与える制御ゲート回路をさらに備え、前記修飾ゲート回
    路は、前記制御ゲート回路からの制御信号と前記第１の
    レジスタ回路の格納データとに従って前記テスト回路か
    らのテスト信号を修飾する、請求項２１記載の半導体集
    積回路装置。
25. 【請求項２５】 前記修飾制御回路は、前記複数のテス
    トデータ修飾回路に共通に配置される、請求項２１記載
    の半導体集積回路装置。
26. 【請求項２６】 前記テスト信号は、前記メモリ回路の
    アドレスを指定するアドレス信号と、動作モードを指示
    するコマンドとを含み、 前記半導体集積回路装置は、前記テストモード切換信号
    と前記非同期制御信号とに従って前記アドレス信号およ
    び前記コマンドに対し共通に修飾動作の有効／無効を制
    御する信号を前記修飾ゲート回路へ伝達する信号修飾切
    換回路をさらに備える、請求項２５記載の半導体集積回
    路装置。
27. 【請求項２７】 前記修飾制御回路および前記信号修飾
    切換回路は、前記テストモード切換信号が第１の論理レ
    ベルのとき、それぞれ、前記非同期制御信号を無効状態
    に設定し、かつ前記テストモード切換信号が第２の論理
    レベルのときには、前記非同期制御信号を有効状態に設
    定する、請求項２６記載の半導体集積回路装置。
28. 【請求項２８】 前記テストデータ修飾回路は、前記非
    同期制御信号が無効状態のとき、前記テストデータレジ
    スタに格納されたデータに従って前記テストデータ転送
    回路から転送されたデータを修飾する、請求項２１記載
    の半導体集積回路装置。
29. 【請求項２９】 前記データレジスタは、シリアルにデ
    ータを転送するシリアルスキャンパスを構成し、外部か
    らのデータをシリアルに転送して対応のデータを格納
    し、 前記半導体集積回路装置は、さらに、前記シリアルスキ
    ャンパスに介挿され前記非同期制御信号と前記テストク
    ロック信号との位相を比較して該比較結果を前記シリア
    ルスキャンパスを介して転送する位相比較回路を備え
    る、請求項２１記載の半導体集積回路装置。