JP2003108512A - データバス配線方法、メモリシステム及びメモリモジュール基板 - Google Patents
データバス配線方法、メモリシステム及びメモリモジュール基板Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭのような集積回路が有する付加容量
に起因する局所的なインピダンスの不整合を解消するこ
とができるデータバス構造を提供する。 【解決手段】 データバス上のメモリデバイス近傍に、
そのメモリデバイスの付加容量に応じて定められたイン
ピダンスを配置する。
に起因する局所的なインピダンスの不整合を解消するこ
とができるデータバス構造を提供する。 【解決手段】 データバス上のメモリデバイス近傍に、
そのメモリデバイスの付加容量に応じて定められたイン
ピダンスを配置する。
Description
【０００１】
【発明の属する技術分野】本発明はデータバスの配線構
造に関し、特に、マザーボード上のコネクタにモジュー
ル基板を挿入するデータバスの配線構造に関する。
造に関し、特に、マザーボード上のコネクタにモジュー
ル基板を挿入するデータバスの配線構造に関する。
【０００２】
【従来の技術】このようなデータバスは例えばパーソナ
ルコンピュータに用いられている。ＣＰＵ(central pro
cessing unit)の処理速度は年々高速化しており、これ
に伴ってデータバスに要求される周波数特性は年々厳し
くなっている。以下本願においては１００ＭＨｚ以上の
高周波を想定している。
ルコンピュータに用いられている。ＣＰＵ(central pro
cessing unit)の処理速度は年々高速化しており、これ
に伴ってデータバスに要求される周波数特性は年々厳し
くなっている。以下本願においては１００ＭＨｚ以上の
高周波を想定している。
【０００３】従来のパーソナルコンピュータのデータバ
スでは、ＤＲＡＭ(dynamic random-access memory)用の
バス線及び制御信号線の分岐にＴ型スタブ構造（以下従
来例１と記す）を採用している。図８を参照して従来例
１のメモリモジュール８０について説明する。
スでは、ＤＲＡＭ(dynamic random-access memory)用の
バス線及び制御信号線の分岐にＴ型スタブ構造（以下従
来例１と記す）を採用している。図８を参照して従来例
１のメモリモジュール８０について説明する。
【０００４】メインボード８１上に配線されたバス線８
２の上にコネクタ８３が設けられている。このコネクタ
８３にメモリモジュール基板８４が挿入される。メモリ
モジュール基板８４はコンタクト８５で配線８６の一端
がバス線８２とＴ字型に接続される。配線８６の他端は
ＤＲＡＭ８７のリードピン８８に接続されている。この
ようにして、バス配線８２から、コネクタ８３及び配線
８６が分岐されたスタブ構造になっている。
２の上にコネクタ８３が設けられている。このコネクタ
８３にメモリモジュール基板８４が挿入される。メモリ
モジュール基板８４はコンタクト８５で配線８６の一端
がバス線８２とＴ字型に接続される。配線８６の他端は
ＤＲＡＭ８７のリードピン８８に接続されている。この
ようにして、バス配線８２から、コネクタ８３及び配線
８６が分岐されたスタブ構造になっている。
【０００５】メモリモジュール８０ではこれらのスタブ
構造のため信号伝播に限界がある。このため、例えば制
御クロックが１００ＭＨｚ前後であれば、配置可能なメ
モリモジュール８０の個数は最大４つ程度になる。ま
た、制御クロックが１３３ＭＨｚ以上では最大２つ程度
になる。この場合、読み出し及び書き込み可能なデータ
レートは２００Ｍｂｐｓ／ピン程度が限界である。
構造のため信号伝播に限界がある。このため、例えば制
御クロックが１００ＭＨｚ前後であれば、配置可能なメ
モリモジュール８０の個数は最大４つ程度になる。ま
た、制御クロックが１３３ＭＨｚ以上では最大２つ程度
になる。この場合、読み出し及び書き込み可能なデータ
レートは２００Ｍｂｐｓ／ピン程度が限界である。
【０００６】他の例としては、特開平１１−２５１５３
９（以下従来例２と記す）がある。図９を参照して従来
例２のメモリモジュール９０について説明する。
９（以下従来例２と記す）がある。図９を参照して従来
例２のメモリモジュール９０について説明する。
【０００７】従来例１のバス配線８２と比較すると、従
来例２ではコネクタ９３の対向する２接点の間でバス線
９２が配線されておらず不連続である点が異なる。その
代わりに、基板表面から裏面に貫通する貫通配線９９を
介して接続されている。このように、従来例２では、コ
ンタクト９５、配線９６及びリードピン９８の順に通過
する配線経路はスタブ配線であるが、バス線９２、コネ
クタ９３、コンタクト９５、貫通配線９９、コンタクト
９５、コネクタ９３及びバス線９２の順に通過する配線
経路ではスタブレス配線となっている。
来例２ではコネクタ９３の対向する２接点の間でバス線
９２が配線されておらず不連続である点が異なる。その
代わりに、基板表面から裏面に貫通する貫通配線９９を
介して接続されている。このように、従来例２では、コ
ンタクト９５、配線９６及びリードピン９８の順に通過
する配線経路はスタブ配線であるが、バス線９２、コネ
クタ９３、コンタクト９５、貫通配線９９、コンタクト
９５、コネクタ９３及びバス線９２の順に通過する配線
経路ではスタブレス配線となっている。
【０００８】このため、従来例２によれば、スタブ構造
におけるインピダンスの不整合に起因する信号反射や歪
みを従来例１と比較して低減することができるとされて
いる。
におけるインピダンスの不整合に起因する信号反射や歪
みを従来例１と比較して低減することができるとされて
いる。
【０００９】更に他の例を挙げると、特願２０００−０
６８８４（以下従来例３と記す）がある。図１０を参照
して従来例３のメモリモジュール１００について説明す
る。
６８８４（以下従来例３と記す）がある。図１０を参照
して従来例３のメモリモジュール１００について説明す
る。
【００１０】従来例２と比較すると、従来例３は貫通配
線を設ける場所が異なる。従来例２では、表裏のコンタ
クト９３を繋ぐように貫通配線９９が設けられた。これ
に対して、従来例３では、リードピン１０８と配線１０
６を接続する個所に貫通配線１０９が設けられている。
線を設ける場所が異なる。従来例２では、表裏のコンタ
クト９３を繋ぐように貫通配線９９が設けられた。これ
に対して、従来例３では、リードピン１０８と配線１０
６を接続する個所に貫通配線１０９が設けられている。
【００１１】従来例３では、リードピン１０８のみをご
く短いスタブ配線とし、残りの配線経路をスタブレス配
線としているので、インピダンスの不整合に起因する信
号反射や歪みを従来例２よりも更に低減することができ
る。
く短いスタブ配線とし、残りの配線経路をスタブレス配
線としているので、インピダンスの不整合に起因する信
号反射や歪みを従来例２よりも更に低減することができ
る。
【００１２】
【発明が解決しようとする課題】バス配線上にＤＲＡＭ
を配置すると、その入力容量等による付加容量が生じ
る。このようなＤＲＡＭの付加容量は、ＤＲＡＭ近傍に
局所的なインピダンスの不整合を引き起こす。
を配置すると、その入力容量等による付加容量が生じ
る。このようなＤＲＡＭの付加容量は、ＤＲＡＭ近傍に
局所的なインピダンスの不整合を引き起こす。
【００１３】しかし、上述の従来例では、いずれもＤＲ
ＡＭの付加容量に起因するＤＲＡＭ近傍の局所的なイン
ピダンスの不整合について考慮していなかった。こうし
た局所的なインピダンスの不整合は反射の原因となり、
データバスの周波数特性に悪影響を及ぼしている。
ＡＭの付加容量に起因するＤＲＡＭ近傍の局所的なイン
ピダンスの不整合について考慮していなかった。こうし
た局所的なインピダンスの不整合は反射の原因となり、
データバスの周波数特性に悪影響を及ぼしている。
【００１４】以上のような状況に鑑みて、本発明が解決
しようとする課題は、ＤＲＡＭのような集積回路を配置
することによる付加容量に起因する局所的なインピダン
スの不整合を解消することができるデータバス構造を提
供することである。
しようとする課題は、ＤＲＡＭのような集積回路を配置
することによる付加容量に起因する局所的なインピダン
スの不整合を解消することができるデータバス構造を提
供することである。
【００１５】
【課題を解決するための手段】このような課題を解決す
るため、本発明は以下のようなデータバスの配線方法、
メモリシステム及びメモリモジュール基板を提供する。
るため、本発明は以下のようなデータバスの配線方法、
メモリシステム及びメモリモジュール基板を提供する。
【００１６】ボード上に実装されたメモリモジュール基
板を有するメモリシステムのデータバス配線方法におい
て、次のような特徴を有するものを提供する。即ち、本
発明のデータバス配線方法では、ボードの配線インピダ
ンスと、メモリモジュール基板の配線インピダンスとを
等しくするため、メモリモジュール基板に搭載されるメ
モリデバイスの付加容量に応じた大きさのインピダンス
の配線でメモリモジュール基板上に布線する。このデー
タバス配線方法では、メモリモジュール基板のデータバ
ス配線の有するインピダンスが、ボードのデータバス配
線の有するインピダンスよりも大きくなる。ボードのデ
ータバス配線と、メモリモジュール基板のデータバス配
線は、スタブレス構造で互いに接続されることが望まし
い。メモリモジュール基板に搭載されるメモリデバイス
の付加容量に応じて、配線の幅、厚さ及び長さを定めた
区間（この区間はエレクトリカルピッチとも呼ばれる）
を、メモリモジュール基板のデータバス配線に含むこと
としてもよい。この場合、区間の長さと、メモリモジュ
ール基板のデータバス配線の長さとが一致することが望
ましい。また、区間の配線としてメモリモジュール基板
の内層配線を含むこととしてもよい。また、メモリモジ
ュール基板は１組のデータバス配線につき複数のメモリ
デバイスを搭載し、複数のメモリデバイスの全体に対し
て一の区間を定めることとしてもよいし、或いは、複数
のメモリデバイスのそれぞれに対して区間を定めること
としてもよい。
板を有するメモリシステムのデータバス配線方法におい
て、次のような特徴を有するものを提供する。即ち、本
発明のデータバス配線方法では、ボードの配線インピダ
ンスと、メモリモジュール基板の配線インピダンスとを
等しくするため、メモリモジュール基板に搭載されるメ
モリデバイスの付加容量に応じた大きさのインピダンス
の配線でメモリモジュール基板上に布線する。このデー
タバス配線方法では、メモリモジュール基板のデータバ
ス配線の有するインピダンスが、ボードのデータバス配
線の有するインピダンスよりも大きくなる。ボードのデ
ータバス配線と、メモリモジュール基板のデータバス配
線は、スタブレス構造で互いに接続されることが望まし
い。メモリモジュール基板に搭載されるメモリデバイス
の付加容量に応じて、配線の幅、厚さ及び長さを定めた
区間（この区間はエレクトリカルピッチとも呼ばれる）
を、メモリモジュール基板のデータバス配線に含むこと
としてもよい。この場合、区間の長さと、メモリモジュ
ール基板のデータバス配線の長さとが一致することが望
ましい。また、区間の配線としてメモリモジュール基板
の内層配線を含むこととしてもよい。また、メモリモジ
ュール基板は１組のデータバス配線につき複数のメモリ
デバイスを搭載し、複数のメモリデバイスの全体に対し
て一の区間を定めることとしてもよいし、或いは、複数
のメモリデバイスのそれぞれに対して区間を定めること
としてもよい。
【００１７】また、本発明は、ボード、及び、該ボード
上に実装され、メモリデバイスを搭載するメモリモジュ
ール基板を備えるメモリシステムにおいて、次のような
特徴を有するものを提供する。即ち、メモリモジュール
基板のデータバス配線のインピダンスが、ボードのデー
タバス配線のインピダンスよりも大きいことを特徴とす
るメモリシステムである。このメモリシステムにおい
て、ボードのデータバス配線と、メモリモジュール基板
のデータバス配線とは、スタブレス構造にて接続されて
いることが望ましい。メモリデバイスの付加容量に応じ
た配線の幅、厚さ及び長さを有する区間を、メモリモジ
ュール基板のデータバス配線に含むこととしてよい。こ
の場合、区間の長さと、メモリモジュール基板のデータ
バス配線の長さとが一致することが望ましい。また、区
間の配線としてメモリモジュール基板の内層配線を含む
こととしてもよい。また、メモリモジュール基板は１組
のデータバス配線につき複数のメモリデバイスを搭載
し、複数のメモリデバイスの全体に対して定めた一の区
間を有することとしてもよいし、或いは、複数のメモリ
デバイスのそれぞれに対して定めた区間を有することと
してもよい。
上に実装され、メモリデバイスを搭載するメモリモジュ
ール基板を備えるメモリシステムにおいて、次のような
特徴を有するものを提供する。即ち、メモリモジュール
基板のデータバス配線のインピダンスが、ボードのデー
タバス配線のインピダンスよりも大きいことを特徴とす
るメモリシステムである。このメモリシステムにおい
て、ボードのデータバス配線と、メモリモジュール基板
のデータバス配線とは、スタブレス構造にて接続されて
いることが望ましい。メモリデバイスの付加容量に応じ
た配線の幅、厚さ及び長さを有する区間を、メモリモジ
ュール基板のデータバス配線に含むこととしてよい。こ
の場合、区間の長さと、メモリモジュール基板のデータ
バス配線の長さとが一致することが望ましい。また、区
間の配線としてメモリモジュール基板の内層配線を含む
こととしてもよい。また、メモリモジュール基板は１組
のデータバス配線につき複数のメモリデバイスを搭載
し、複数のメモリデバイスの全体に対して定めた一の区
間を有することとしてもよいし、或いは、複数のメモリ
デバイスのそれぞれに対して定めた区間を有することと
してもよい。
【００１８】更に、本発明は、ボード上に実装され、メ
モリデバイスを搭載するメモリモジュール基板におい
て、次のような特徴を有するものを提供する。即ち、デ
ータバス配線のインピダンスが、ボードのデータバス配
線のインピダンスよりも大きいことである。このメモリ
モジュール基板において、データバス配線がボードのデ
ータバス配線とスタブレス構造にて接続されていること
が望ましい。また、メモリデバイスの付加容量に応じた
配線の幅、厚さ及び長さを有する区間を、データバス配
線に含むこととしてよい。この場合、区間の長さと、デ
ータバス配線の長さとが一致することが望ましい。ま
た、区間の配線として内層配線を含むこととしてもよ
い。また、１組のデータバス配線につき複数のメモリデ
バイスを搭載し、複数のメモリデバイスの全体に対して
定めた一の区間を有することとしてもよいし、或いは、
複数のメモリデバイスのそれぞれに対して定めた区間を
有することとしてもよい。
モリデバイスを搭載するメモリモジュール基板におい
て、次のような特徴を有するものを提供する。即ち、デ
ータバス配線のインピダンスが、ボードのデータバス配
線のインピダンスよりも大きいことである。このメモリ
モジュール基板において、データバス配線がボードのデ
ータバス配線とスタブレス構造にて接続されていること
が望ましい。また、メモリデバイスの付加容量に応じた
配線の幅、厚さ及び長さを有する区間を、データバス配
線に含むこととしてよい。この場合、区間の長さと、デ
ータバス配線の長さとが一致することが望ましい。ま
た、区間の配線として内層配線を含むこととしてもよ
い。また、１組のデータバス配線につき複数のメモリデ
バイスを搭載し、複数のメモリデバイスの全体に対して
定めた一の区間を有することとしてもよいし、或いは、
複数のメモリデバイスのそれぞれに対して定めた区間を
有することとしてもよい。
【００１９】
【発明の実施の形態】図１を参照して本発明に好適なデ
ータバス構造であるスタブレスバスについて説明する。
図１（ａ）にあるように、データバスシステム１では、
メインボード２上に配線されたそれぞれ８本のＤＱ線３
は、それぞれが２枚のメモリモジュール基板４及び５を
経て終端抵抗６に接続されている。また、ＣＭＤ／ＡＤ
Ｄ線７がメモリモジュール基板４及び５のＣＭＤ／ＡＤ
Ｄレジスタ８に接続されている。ＤＱ線３は図１（ｂ）
に示すようにスタブレス配線されている。即ち、チップ
セット９から延びたＤＱ線３は、メモリモジュール基板
４上のＤＲＡＭ１１及び１２、メモリモジュール基板５
上のＤＲＡＭ１３及び１４のリードピンを経て終端抵抗
６に至る略一筆書き状の配線となっている。
ータバス構造であるスタブレスバスについて説明する。
図１（ａ）にあるように、データバスシステム１では、
メインボード２上に配線されたそれぞれ８本のＤＱ線３
は、それぞれが２枚のメモリモジュール基板４及び５を
経て終端抵抗６に接続されている。また、ＣＭＤ／ＡＤ
Ｄ線７がメモリモジュール基板４及び５のＣＭＤ／ＡＤ
Ｄレジスタ８に接続されている。ＤＱ線３は図１（ｂ）
に示すようにスタブレス配線されている。即ち、チップ
セット９から延びたＤＱ線３は、メモリモジュール基板
４上のＤＲＡＭ１１及び１２、メモリモジュール基板５
上のＤＲＡＭ１３及び１４のリードピンを経て終端抵抗
６に至る略一筆書き状の配線となっている。
【００２０】このようなスタブレス配線のデータバスシ
ステム１に対し本発明を適用した本発明の第１の実施の
形態であるデータバスシステム２０について図２を参照
して説明する。一般に、ＤＲＡＭは付加容量を有するの
で、インピダンスを減少させる方向に作用する。この減
少分をメモリモジュール基板上の配線のインピダンスに
より相殺することにより、マザーボードのインピダンス
と、ＤＲＡＭを含むメモリモジュール基板全体でのイン
ピダンスとを整合させる。図２の例では、ＤＲＡＭ２１
及び２２は近接して集中配置されている。これらのＤＲ
ＡＭはそれぞれその付加容量によりインピダンス減少を
引き起こす回路要素として作用する。２つのＤＲＡＭに
よる付加容量を４．５ｐＦとすれば、メモリモジュール
基板の配線２５及び２６を配線長２０ｍｍ、配線インピ
ダンスを８０オームとすると、メモリモジュール基板の
実効的な配線インピダンスは４０オームとなり、マザー
ボードの配線インピダンス４０オームと整合させること
ができる。ＤＲＡＭ２７及び２８と配線３１及び３２に
ついても同様のことが言えるので、チップセット９から
終端抵抗６までの実質的な配線インピダンスを４０オー
ムに整合させることができる。
ステム１に対し本発明を適用した本発明の第１の実施の
形態であるデータバスシステム２０について図２を参照
して説明する。一般に、ＤＲＡＭは付加容量を有するの
で、インピダンスを減少させる方向に作用する。この減
少分をメモリモジュール基板上の配線のインピダンスに
より相殺することにより、マザーボードのインピダンス
と、ＤＲＡＭを含むメモリモジュール基板全体でのイン
ピダンスとを整合させる。図２の例では、ＤＲＡＭ２１
及び２２は近接して集中配置されている。これらのＤＲ
ＡＭはそれぞれその付加容量によりインピダンス減少を
引き起こす回路要素として作用する。２つのＤＲＡＭに
よる付加容量を４．５ｐＦとすれば、メモリモジュール
基板の配線２５及び２６を配線長２０ｍｍ、配線インピ
ダンスを８０オームとすると、メモリモジュール基板の
実効的な配線インピダンスは４０オームとなり、マザー
ボードの配線インピダンス４０オームと整合させること
ができる。ＤＲＡＭ２７及び２８と配線３１及び３２に
ついても同様のことが言えるので、チップセット９から
終端抵抗６までの実質的な配線インピダンスを４０オー
ムに整合させることができる。
【００２１】このような第１の実施の形態の実施例につ
いて以下に説明する。メモリモジュール基板として用い
られる標準的なＰＣＢスタックアップには、図３（ａ）
のような６層構造のものと、図３（ｂ）のような８層構
造のものがある。これらのスタックアップを利用すると
きの配線のインピダンス、メモリモジュール基板上の配
線のインピダンス、長さ及び幅を次のように定める。
いて以下に説明する。メモリモジュール基板として用い
られる標準的なＰＣＢスタックアップには、図３（ａ）
のような６層構造のものと、図３（ｂ）のような８層構
造のものがある。これらのスタックアップを利用すると
きの配線のインピダンス、メモリモジュール基板上の配
線のインピダンス、長さ及び幅を次のように定める。
【００２２】次に掲げた表１及び表２は、ＤＲＡＭによ
る付加容量を考慮したメモリモジュール基板の配線の実
効的なインピダンスを、各表の左列に示したインピダン
スＺ０ｕｎｌｏａｄと一致させるときに、メモリモジュ
ール基板上のマイクロストリップラインの配線インピダ
ンスＺ０ｌｏａｄ、配線幅Ｗｍｉｃｒｏ及びエレクトリ
カルピッチＥｐの間に成り立つ関係を示す。エレクトリ
カルピッチＥｐは、ＤＲＡＭ、即ち付加容量とその前後
の配線からなる区間の長さである。本発明では、この区
間とシステム全体との間でインピダンスを一致させるた
め、この区間の配線キャパシタンス及び配線インダクタ
ンスを調整する。この区間の配線の幅及び厚さは一定と
する。表１では、ＤＲＡＭは１バンク構成であり、付加
容量は２．４ｐＦと仮定している。また、表２では、Ｄ
ＲＡＭは２バンク構成であり、付加容量は４．５ｐＦと
仮定している。Ｗｍｉｃｒｏ（６）及び（８）はそれぞ
れ６層スタックアップ及び８層スタックアップのメモリ
モジュール基板におけるマイクロストリップラインの幅
を示す。
る付加容量を考慮したメモリモジュール基板の配線の実
効的なインピダンスを、各表の左列に示したインピダン
スＺ０ｕｎｌｏａｄと一致させるときに、メモリモジュ
ール基板上のマイクロストリップラインの配線インピダ
ンスＺ０ｌｏａｄ、配線幅Ｗｍｉｃｒｏ及びエレクトリ
カルピッチＥｐの間に成り立つ関係を示す。エレクトリ
カルピッチＥｐは、ＤＲＡＭ、即ち付加容量とその前後
の配線からなる区間の長さである。本発明では、この区
間とシステム全体との間でインピダンスを一致させるた
め、この区間の配線キャパシタンス及び配線インダクタ
ンスを調整する。この区間の配線の幅及び厚さは一定と
する。表１では、ＤＲＡＭは１バンク構成であり、付加
容量は２．４ｐＦと仮定している。また、表２では、Ｄ
ＲＡＭは２バンク構成であり、付加容量は４．５ｐＦと
仮定している。Ｗｍｉｃｒｏ（６）及び（８）はそれぞ
れ６層スタックアップ及び８層スタックアップのメモリ
モジュール基板におけるマイクロストリップラインの幅
を示す。
【００２３】
【表１】
【００２４】
【表２】
【００２５】表１及び２に対して次の（１）〜（４）を
考慮する。本発明では、ＤＲＡＭの付加容量によるイン
ピダンスの減少分を、メモリモジュール基板上の配線の
インピダンスを増加させることにより、メモリモジュー
ル基板上の実効的なインピダンスを、系全体、即ちマザ
ーボードの配線インピダンスと整合させる。このとき、
付加容量を考慮した実効的なインピダンスを系全体のイ
ンピダンスと一致させるために利用するメモリモジュー
ル基板上の配線の区間であって、他の配線よりもインピ
ダンスを意図的に高めた配線区間の長さをエレクトリカ
ルピッチという。付加容量をＣｉｎ、エレクトリカルピ
ッチＥｐにおける配線のキャパシタンスをＣ０、配線イ
ンダクタンスをＬ０とするとき、エレクトリカルピッチ
における付加容量を含む実効的なインピダンスＺｅｆは
後述の式２で表される。
考慮する。本発明では、ＤＲＡＭの付加容量によるイン
ピダンスの減少分を、メモリモジュール基板上の配線の
インピダンスを増加させることにより、メモリモジュー
ル基板上の実効的なインピダンスを、系全体、即ちマザ
ーボードの配線インピダンスと整合させる。このとき、
付加容量を考慮した実効的なインピダンスを系全体のイ
ンピダンスと一致させるために利用するメモリモジュー
ル基板上の配線の区間であって、他の配線よりもインピ
ダンスを意図的に高めた配線区間の長さをエレクトリカ
ルピッチという。付加容量をＣｉｎ、エレクトリカルピ
ッチＥｐにおける配線のキャパシタンスをＣ０、配線イ
ンダクタンスをＬ０とするとき、エレクトリカルピッチ
における付加容量を含む実効的なインピダンスＺｅｆは
後述の式２で表される。
【００２６】（１）メモリモジュール基板上にエレクト
リカルピッチを確保するためには、メモリモジュール基
板上の実際の配線長がＥｐ以上であればよいが、特に、
メモリモジュール基板上の実際の配線長とＥｐが一致す
ることが望ましい。メモリモジュール基板上の実際の配
線長は、図１に示すような配線レイアウトにおいては１
０〜３０ｍｍ程度が一般的であり、表１及び２では二重
枠内の数値が該当する。
リカルピッチを確保するためには、メモリモジュール基
板上の実際の配線長がＥｐ以上であればよいが、特に、
メモリモジュール基板上の実際の配線長とＥｐが一致す
ることが望ましい。メモリモジュール基板上の実際の配
線長は、図１に示すような配線レイアウトにおいては１
０〜３０ｍｍ程度が一般的であり、表１及び２では二重
枠内の数値が該当する。
【００２７】（２）メモリモジュール基板の配線パター
ンの線幅は、現在の技術的制約から０．１ｍｍ程度が最
小である。また、CSP(chip size package)によりパッケ
ージングしたチップをメモリモジュール基板に実装する
場合、端子となるボール間を通過する配線を設けること
を考慮すると、線幅は細い方がよい。
ンの線幅は、現在の技術的制約から０．１ｍｍ程度が最
小である。また、CSP(chip size package)によりパッケ
ージングしたチップをメモリモジュール基板に実装する
場合、端子となるボール間を通過する配線を設けること
を考慮すると、線幅は細い方がよい。
【００２８】（３）製造上のバラツキを考慮すると、配
線幅は太い方が望ましい。
線幅は太い方が望ましい。
【００２９】（４）同一のメモリモジュール基板で１バ
ンク構成のメモリモジュールと２バンク構成のメモリモ
ジュールの両方に対応できることが望ましい。
ンク構成のメモリモジュールと２バンク構成のメモリモ
ジュールの両方に対応できることが望ましい。
【００３０】これらを考慮すると、表１及び２の組み合
わせの中では、マザーボードのインピダンスはＺ０ｕｎ
ｌｏａｄ＝４０オームとし、１バンク構成のメモリモジ
ュール基板はＺ０ｌｏａｄ＝６０オーム、Ｅｐ＝１９．
２ｍｍとし、２バンク構成のメモリモジュール基板はＺ
０ｌｏａｄ＝８０オーム、Ｅｐ＝２０．０ｍｍとする組
み合わせが最も望ましいことがわかる。これらの関係を
比較のために図４に並べて示した。
わせの中では、マザーボードのインピダンスはＺ０ｕｎ
ｌｏａｄ＝４０オームとし、１バンク構成のメモリモジ
ュール基板はＺ０ｌｏａｄ＝６０オーム、Ｅｐ＝１９．
２ｍｍとし、２バンク構成のメモリモジュール基板はＺ
０ｌｏａｄ＝８０オーム、Ｅｐ＝２０．０ｍｍとする組
み合わせが最も望ましいことがわかる。これらの関係を
比較のために図４に並べて示した。
【００３１】第１の実施の形態では、ＤＲＡＭの付加容
量に起因するインピダンスの減少を、メモリモジュール
基板の配線インピダンスを大きくすることにより相殺
し、その結果、マザーボードとメモリモジュール基板の
インピダンスを整合させている。このため、ＤＲＡＭの
付加容量が大きい場合、配線のインピダンスを大きくす
る必要があるが、他方、製造技術上の制約、レイアウト
上の制約、メモリモジュール基板の大きさに関する制約
等により、配線の幅や厚さにはある程度の限度がある。
こうした中で、更に大きい付加容量を有するＤＲＡＭに
対応する本発明の第２の実施の形態について説明する。
量に起因するインピダンスの減少を、メモリモジュール
基板の配線インピダンスを大きくすることにより相殺
し、その結果、マザーボードとメモリモジュール基板の
インピダンスを整合させている。このため、ＤＲＡＭの
付加容量が大きい場合、配線のインピダンスを大きくす
る必要があるが、他方、製造技術上の制約、レイアウト
上の制約、メモリモジュール基板の大きさに関する制約
等により、配線の幅や厚さにはある程度の限度がある。
こうした中で、更に大きい付加容量を有するＤＲＡＭに
対応する本発明の第２の実施の形態について説明する。
【００３２】第１の実施の形態における２バンク構成の
メモリモジュール基板では、基板の表裏のＤＲＡＭは直
線の貫通配線によって接続されている。これに対して、
第２の実施の形態であるデータバスシステム５０では、
メモリモジュール基板の内層配線を利用して、表裏のＤ
ＲＡＭ間の配線を冗長にして、その分インピダンスを増
加させる。以下では、２バンク構成のメモリモジュール
基板において、２個のＤＲＡＭを近接して配置し、十分
短い配線で接続したものを集中配置型と呼ぶ。これに対
して、図５に示すように、２個のＤＲＡＭをそれぞれ長
さＥｐの配線で接続したものを分散配置型と呼ぶ。
メモリモジュール基板では、基板の表裏のＤＲＡＭは直
線の貫通配線によって接続されている。これに対して、
第２の実施の形態であるデータバスシステム５０では、
メモリモジュール基板の内層配線を利用して、表裏のＤ
ＲＡＭ間の配線を冗長にして、その分インピダンスを増
加させる。以下では、２バンク構成のメモリモジュール
基板において、２個のＤＲＡＭを近接して配置し、十分
短い配線で接続したものを集中配置型と呼ぶ。これに対
して、図５に示すように、２個のＤＲＡＭをそれぞれ長
さＥｐの配線で接続したものを分散配置型と呼ぶ。
【００３３】図５を参照して説明すると、マザーボード
５１上の配線５２はコネクタ５３にてメモリモジュール
基板５４の表層配線５５に接続する。表層配線５５はＤ
ＲＡＭ５６に接続すると共に、ＤＲＡＭ５６のリードピ
ン近傍に設けられた貫通配線５７に接続する。貫通配線
５７はメモリモジュール基板５４の内層に設けた内層配
線５８の一端に接続する。内層配線５８の他端は貫通配
線５９を経てＤＲＡＭ６０のリードピン及び表層配線６
１に接続し、コネクタ６２を経て再びマザーボード５１
上の配線６３に至る。
５１上の配線５２はコネクタ５３にてメモリモジュール
基板５４の表層配線５５に接続する。表層配線５５はＤ
ＲＡＭ５６に接続すると共に、ＤＲＡＭ５６のリードピ
ン近傍に設けられた貫通配線５７に接続する。貫通配線
５７はメモリモジュール基板５４の内層に設けた内層配
線５８の一端に接続する。内層配線５８の他端は貫通配
線５９を経てＤＲＡＭ６０のリードピン及び表層配線６
１に接続し、コネクタ６２を経て再びマザーボード５１
上の配線６３に至る。
【００３４】一般的に１００ＭＨｚ以上の高周波におけ
る配線インピダンスＺｍは次の式１より求められる。
る配線インピダンスＺｍは次の式１より求められる。
【００３５】
【数１】
一方、ＤＲＡＭ５６及び６０の付加容量に起因するイン
ピダンスの減少を考慮したメモリモジュール基板５４の
実効的なインピダンスZｅｆは次の式２より求めること
ができる。
ピダンスの減少を考慮したメモリモジュール基板５４の
実効的なインピダンスZｅｆは次の式２より求めること
ができる。
【数２】
ここで、Ｌｍはマザーボード５１の配線インダクタン
ス、Ｌ０はメモリモジュール基板５４の配線インダクタ
ンス、Ｃｍはマザーボード上の配線の容量、Ｃ０はメモ
リモジュール基板５４上の配線の容量、ＣｉｎはＤＲＡ
Ｍの付加容量、Ｅｐはエレクトリカルピッチである。１
個のＤＲＡＭでは２．４ｐＦであり、２個のＤＲＡＭを
近接して配置した場合は約２倍の４．８ｐＦとなる。Ｄ
ＲＡＭの付加容量Ｃｉｎに対してＺｅｆ＝Ｚｍが成り立
つようにする。
ス、Ｌ０はメモリモジュール基板５４の配線インダクタ
ンス、Ｃｍはマザーボード上の配線の容量、Ｃ０はメモ
リモジュール基板５４上の配線の容量、ＣｉｎはＤＲＡ
Ｍの付加容量、Ｅｐはエレクトリカルピッチである。１
個のＤＲＡＭでは２．４ｐＦであり、２個のＤＲＡＭを
近接して配置した場合は約２倍の４．８ｐＦとなる。Ｄ
ＲＡＭの付加容量Ｃｉｎに対してＺｅｆ＝Ｚｍが成り立
つようにする。
【００３６】このようにして、分散配置型であるデータ
バスシステム５０では、内層配線５８の長さ分だけエレ
クトリカルピッチを長くすることができるので、より大
きな付加容量を有するＤＲＡＭにも対応することができ
る。
バスシステム５０では、内層配線５８の長さ分だけエレ
クトリカルピッチを長くすることができるので、より大
きな付加容量を有するＤＲＡＭにも対応することができ
る。
【００３７】更に、分散配置型では、ひとつのＤＲＡＭ
によるインピダンスの減少を、そのＤＲＡＭの前後の配
線により相殺する。例えば、データバスシステム５０で
は、ＤＲＡＭ５６によるインピダンス減少を、表層配線
５５及び内層配線５８の前半部分により相殺している。
ここでは、表層配線５５及び内層配線５８の前半部分が
ひとつのエレクトリカルピッチを形成していると考えて
いる。また、ＤＲＡＭ６０によるインピダンス減少を、
内層配線５８の後半部分と、表層配線６１により相殺し
ている。このように、分散配置型では、１個のＤＲＡＭ
をその中央部に配置したエレクトリカルピッチを、２つ
直列に接続することにより、１個のＤＲＡＭ毎にインピ
ダンス減少が相殺される。
によるインピダンスの減少を、そのＤＲＡＭの前後の配
線により相殺する。例えば、データバスシステム５０で
は、ＤＲＡＭ５６によるインピダンス減少を、表層配線
５５及び内層配線５８の前半部分により相殺している。
ここでは、表層配線５５及び内層配線５８の前半部分が
ひとつのエレクトリカルピッチを形成していると考えて
いる。また、ＤＲＡＭ６０によるインピダンス減少を、
内層配線５８の後半部分と、表層配線６１により相殺し
ている。このように、分散配置型では、１個のＤＲＡＭ
をその中央部に配置したエレクトリカルピッチを、２つ
直列に接続することにより、１個のＤＲＡＭ毎にインピ
ダンス減少が相殺される。
【００３８】更に、集中配置型と分散配置型の違いにつ
いて説明する。いずれの場合も、ＣＬＫ配線はスタブ型
配線であり、ＤＱ配線はスタブレス型配線であるが、図
６のＤＱ配線は集中配線型であり、図７のＤＱ配線は分
散配置型である。
いて説明する。いずれの場合も、ＣＬＫ配線はスタブ型
配線であり、ＤＱ配線はスタブレス型配線であるが、図
６のＤＱ配線は集中配線型であり、図７のＤＱ配線は分
散配置型である。
【００３９】図６を参照すると、ＣＬＫ信号及びＤＱ信
号は共にＤＲＡＭ６５〜６８の順に供給されている。こ
れらの信号はＤＲＡＭ６５に対しては同時刻ｔ１０に供
給されるが、ＤＲＡＭ６６及び６７を経てＤＲＡＭ６８
に至る時刻は、ＣＬＫ信号は時刻ｔ１１であり、ＤＱ信
号は時刻ｔ１２となる。最終段のＤＲＡＭ６８におい
て、ＤＱ信号はＣＬＫ信号よりｔ１２−ｔ１１だけ遅れ
ている。
号は共にＤＲＡＭ６５〜６８の順に供給されている。こ
れらの信号はＤＲＡＭ６５に対しては同時刻ｔ１０に供
給されるが、ＤＲＡＭ６６及び６７を経てＤＲＡＭ６８
に至る時刻は、ＣＬＫ信号は時刻ｔ１１であり、ＤＱ信
号は時刻ｔ１２となる。最終段のＤＲＡＭ６８におい
て、ＤＱ信号はＣＬＫ信号よりｔ１２−ｔ１１だけ遅れ
ている。
【００４０】同様に、図７を参照すると、ＣＬＫ信号及
びＤＱ信号は共にＤＲＡＭ７０〜７３の順に供給されて
いる。これらの信号はＤＲＡＭ７０に対して同時刻ｔ
２０に供給されるが、ＤＲＡＭ７１及び７２を経てＤＲ
ＡＭ７３に至る時刻は、ＣＬＫ信号は時刻ｔ２１であ
り、ＤＱ信号は時刻ｔ２２である。最終段のＤＲＡＭ７
３において、ＤＱ信号はＣＬＫ信号よりｔ２２−ｔ２１
だけ遅れている。
びＤＱ信号は共にＤＲＡＭ７０〜７３の順に供給されて
いる。これらの信号はＤＲＡＭ７０に対して同時刻ｔ
２０に供給されるが、ＤＲＡＭ７１及び７２を経てＤＲ
ＡＭ７３に至る時刻は、ＣＬＫ信号は時刻ｔ２１であ
り、ＤＱ信号は時刻ｔ２２である。最終段のＤＲＡＭ７
３において、ＤＱ信号はＣＬＫ信号よりｔ２２−ｔ２１
だけ遅れている。
【００４１】最終段のＤＲＡＭにおける、ＤＱ信号のＣ
ＬＫ信号に対する遅延時間を比較すると、集中配線型の
方が分散配線型よりもＣＬＫ信号に対するスキューずれ
が小さいことが分かる。これは、内層配線を冗長化する
分だけ分散配線型の信号線の線長が長くなることに起因
する。このように、集中配置型はＣＬＫ信号に対するス
キューずれが小さいのでタイミング設計が容易であると
いうメリットがある。
ＬＫ信号に対する遅延時間を比較すると、集中配線型の
方が分散配線型よりもＣＬＫ信号に対するスキューずれ
が小さいことが分かる。これは、内層配線を冗長化する
分だけ分散配線型の信号線の線長が長くなることに起因
する。このように、集中配置型はＣＬＫ信号に対するス
キューずれが小さいのでタイミング設計が容易であると
いうメリットがある。
【００４２】以上、本発明を実施の形態に基づいて説明
したが、本発明はこれに限定されるものではなく、当業
者の通常の知識の範囲内でその変更や改良が可能である
ことは勿論である。
したが、本発明はこれに限定されるものではなく、当業
者の通常の知識の範囲内でその変更や改良が可能である
ことは勿論である。
【００４３】例えば、上述の説明ではパーソナルコンピ
ュータのマザーボード及びメモリモジュール基板を例に
説明したが、これに止まらず、本発明は他のデータバス
にも容易に適用できることは、当業者には明らかであ
る。
ュータのマザーボード及びメモリモジュール基板を例に
説明したが、これに止まらず、本発明は他のデータバス
にも容易に適用できることは、当業者には明らかであ
る。
【００４４】分散配置型では、それぞれのＤＲＡＭ毎に
Ｅｐを配線長として確保しているため、配線長は長くな
るが、配線インピダンスは集中配置型の８０オームと比
較して６０オームと低く設定することが可能であり、配
線パタン幅を大きくできるため、配線インピダンスの製
造ばらつきが小さくなり、より優れた周波数特性を実現
することができる。
Ｅｐを配線長として確保しているため、配線長は長くな
るが、配線インピダンスは集中配置型の８０オームと比
較して６０オームと低く設定することが可能であり、配
線パタン幅を大きくできるため、配線インピダンスの製
造ばらつきが小さくなり、より優れた周波数特性を実現
することができる。
【００４５】また、第２の実施の形態に係る説明では、
メモリモジュール基板の配線は、表層配線から始まり、
ＤＲＡＭ間の内層配線を経て、再び表層配線に至る配線
経路を有しているが、当然これに限定されるものではな
い。
メモリモジュール基板の配線は、表層配線から始まり、
ＤＲＡＭ間の内層配線を経て、再び表層配線に至る配線
経路を有しているが、当然これに限定されるものではな
い。
【００４６】
【発明の効果】本発明によれば、付加容量を有する回路
要素の近傍の配線を利用して、付加容量に伴うインピダ
ンスの減少を相殺するので、データバスにおけるインピ
ダンスの局所的な不整合を回避することができる。これ
により、データバスの周波数特性を改善することができ
る。
要素の近傍の配線を利用して、付加容量に伴うインピダ
ンスの減少を相殺するので、データバスにおけるインピ
ダンスの局所的な不整合を回避することができる。これ
により、データバスの周波数特性を改善することができ
る。
【００４７】例えば、パーソナルコンピュータのメモリ
バスに本発明を適用する場合、メモリモジュール基板の
配線を利用してＤＲＡＭの付加容量に伴うインピダンス
の減少を相殺することができる。具体的には、配線の長
さ、幅、厚さを調整して相殺する。
バスに本発明を適用する場合、メモリモジュール基板の
配線を利用してＤＲＡＭの付加容量に伴うインピダンス
の減少を相殺することができる。具体的には、配線の長
さ、幅、厚さを調整して相殺する。
【００４８】２バンク構成のメモリモジュール基板の場
合は、メモリモジュール基板の表層配線のみを利用して
インピダンスを相殺すれば、スタブ型配線で供給される
クロック信号とのスキューずれを最小限に押さえること
ができる。一方、表層配線に加えて内層配線をも利用し
て相殺すれば、より大きな付加容量を相殺することがで
きる。
合は、メモリモジュール基板の表層配線のみを利用して
インピダンスを相殺すれば、スタブ型配線で供給される
クロック信号とのスキューずれを最小限に押さえること
ができる。一方、表層配線に加えて内層配線をも利用し
て相殺すれば、より大きな付加容量を相殺することがで
きる。
【図１】本発明に好適なスタブレスバス構造のデータバ
スについて説明するための斜視図（ａ）及び断面図
（ｂ）である。
スについて説明するための斜視図（ａ）及び断面図
（ｂ）である。
【図２】本発明の第１の実施の形態であるデータバスシ
ステム１のブロック図である。
ステム１のブロック図である。
【図３】標準的な６層スタックアップ及び８層スタック
アップの断面図である。
アップの断面図である。
【図４】データバスシステム１で用いられる１バンクメ
モリモジュール基板と２バンクメモリモジュール基板と
を比較する図である。
モリモジュール基板と２バンクメモリモジュール基板と
を比較する図である。
【図５】本発明の第２の実施の形態であるデータバスシ
ステム５０を説明するための断面図である。
ステム５０を説明するための断面図である。
【図６】集中配線の信号線とスタブ配線の信号線の間で
生じるスキューずれについて説明するためのタイミング
チャートである。
生じるスキューずれについて説明するためのタイミング
チャートである。
【図７】分散配線の信号線とスタブ配線の信号線の間で
生じるスキューずれについて説明するためのタイミング
チャートである。
生じるスキューずれについて説明するためのタイミング
チャートである。
【図８】従来例１のＴ型スタブ構造のデータバスについ
て説明するための断面図である。
て説明するための断面図である。
【図９】従来例２のスタブレスバスについて説明するた
めの断面図である。
めの断面図である。
【図１０】従来例３のスタブレスバスについて説明する
ための断面図である。
ための断面図である。
１、２０、５０ データバスシステム
２、５１ マザーボード
４、５、５４ メモリモジュール基板
６ 終端抵抗
７ ＣＭＤ／ＡＤＤ線
８ ＣＭＤ／ＡＤＤレジスタ
９ チップセット
１１、１２、１３、１４、２１、２２、２７、２８、５
６、６０、６５、６６、６７、６８、７０、７１、７
２、７３ ＤＲＡＭ ２３、２４、２９、３０、５３、６２ コネクタ ２５、２６、３１、３２、５２、６３ 配線 ５５、６１ 表層配線 ５７、５９ 貫通配線 ５８ 内層配線
６、６０、６５、６６、６７、６８、７０、７１、７
２、７３ ＤＲＡＭ ２３、２４、２９、３０、５３、６２ コネクタ ２５、２６、３１、３２、５２、６３ 配線 ５５、６１ 表層配線 ５７、５９ 貫通配線 ５８ 内層配線
Claims (22)
- 【請求項１】 ボード上に実装されたメモリモジュール
基板を有するメモリシステムのデータバス配線方法にお
いて、前記ボードの配線インピダンスと、前記メモリモ
ジュール基板の配線インピダンスとを等しくするため、
前記メモリモジュール基板に搭載されるメモリデバイス
の付加容量に応じた大きさのインピダンスでメモリモジ
ュール基板上に配線することを特徴とするデータバス配
線方法。 - 【請求項２】 請求項１に記載のデータバス配線方法に
おいて、前記メモリモジュール基板のデータバス配線の
有する配線インピダンスが、前記ボードのデータバス配
線の有する配線インピダンスよりも大きいことを特徴と
するデータバス配線方法。 - 【請求項３】 請求項１に記載のデータバス配線方法に
おいて、前記ボードのデータバス配線と、前記メモリモ
ジュール基板のデータバス配線は、スタブレス構造で互
いに接続されることを特徴とするデータバス配線方法。 - 【請求項４】 請求項１に記載のデータバス配線方法に
おいて、前記メモリモジュール基板に搭載されるメモリ
デバイスの付加容量に応じて、配線の幅、厚さ及び長さ
を定めた区間を、前記メモリモジュール基板のデータバ
ス配線に含むことを特徴とするデータバス配線方法。 - 【請求項５】 請求項４に記載のデータバス配線方法に
おいて、前記区間の長さと、前記メモリモジュール基板
のデータバス配線の長さとが一致することを特徴とする
データバス配線方法。 - 【請求項６】 請求項５に記載のデータバス配線方法に
おいて、前記区間の配線として前記メモリモジュール基
板の内層配線を含むことを特徴とするデータバス配線方
法。 - 【請求項７】 請求項５に記載のデータバス配線方法に
おいて、前記メモリモジュール基板は１組のデータバス
配線につき複数のメモリデバイスを搭載し、前記複数の
メモリデバイスの全体に対して一の前記区間を定めるこ
とを特徴とするデータバス配線方法。 - 【請求項８】 請求項５に記載のデータバス配線方法に
おいて、前記メモリモジュール基板は１組のデータバス
配線につき複数のメモリデバイスを搭載し、前記複数の
メモリデバイスのそれぞれに対して前記区間を定めるこ
とを特徴とするデータバス配線方法。 - 【請求項９】 ボード、及び、該ボード上に実装され、
メモリデバイスを搭載するメモリモジュール基板を備え
るメモリシステムにおいて、前記メモリモジュール基板
のデータバス配線の配線インピダンスが、前記ボードの
データバス配線の配線インピダンスよりも大きいことを
特徴とするメモリシステム。 - 【請求項１０】 請求項９に記載のメモリシステムにお
いて、前記ボードのデータバス配線と、前記メモリモジ
ュール基板のデータバス配線とは、スタブレス構造にて
接続されていることを特徴とするメモリシステム。 - 【請求項１１】 請求項９に記載のメモリシステムにお
いて、前記メモリデバイスの付加容量に応じた配線の
幅、厚さ及び長さを有する区間を、前記メモリモジュー
ル基板のデータバス配線に含むことを特徴とするメモリ
システム。 - 【請求項１２】 請求項１１に記載のメモリシステムに
おいて、前記区間の長さと、前記メモリモジュール基板
のデータバス配線の長さとが一致することを特徴とする
メモリシステム。 - 【請求項１３】 請求項１１に記載のメモリシステムに
おいて、前記区間の配線として前記メモリモジュール基
板の内層配線を含むことを特徴とするメモリシステム。 - 【請求項１４】 請求項１１に記載のメモリシステムに
おいて、前記メモリモジュール基板は１組のデータバス
配線につき複数のメモリデバイスを搭載し、前記複数の
メモリデバイスの全体に対して定めた一の前記区間を有
することを特徴とするメモリシステム。 - 【請求項１５】 請求項１１に記載のメモリシステムに
おいて、前記メモリモジュール基板は１組のデータバス
配線につき複数のメモリデバイスを搭載し、前記複数の
メモリデバイスのそれぞれに対して定めた前記区間を有
することを特徴とするメモリシステム。 - 【請求項１６】 ボード上に実装され、メモリデバイス
を搭載するメモリモジュール基板において、データバス
配線の配線インピダンスが、ボードのデータバス配線の
配線インピダンスよりも大きいことを特徴とするメモリ
モジュール基板。 - 【請求項１７】 請求項１６に記載のメモリモジュール
基板において、前記データバス配線が前記ボードのデー
タバス配線とスタブレス構造にて接続されていることを
特徴とするメモリモジュール基板。 - 【請求項１８】 請求項１６に記載のメモリモジュール
基板において、前記メモリデバイスの付加容量に応じた
配線の幅、厚さ及び長さを有する区間を、前記データバ
ス配線に含むことを特徴とするメモリモジュール基板。 - 【請求項１９】 請求項１８に記載のメモリモジュール
基板において、前記区間の長さと、前記データバス配線
の長さとが一致することを特徴とするメモリモジュール
基板。 - 【請求項２０】 請求項１８に記載のメモリモジュール
基板において、前記区間の配線として内層配線を含むこ
とを特徴とするメモリモジュール基板。 - 【請求項２１】 請求項１８に記載のメモリモジュール
基板において、１組の前記データバス配線につき複数の
メモリデバイスを搭載し、前記複数のメモリデバイスの
全体に対して定めた一の前記区間を有することを特徴と
するメモリモジュール基板。 - 【請求項２２】 請求項１８に記載のメモリモジュール
基板において、１組の前記データバス配線につき複数の
メモリデバイスを搭載し、前記複数のメモリデバイスの
それぞれに対して定めた前記区間を有することを特徴と
するメモリモジュール基板。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001297498A JP2003108512A (ja) | 2001-09-27 | 2001-09-27 | データバス配線方法、メモリシステム及びメモリモジュール基板 |
| US10/255,987 US6882241B2 (en) | 2001-09-27 | 2002-09-26 | Method, memory system and memory module board for avoiding local incoordination of impedance around memory chips on the memory system |
| KR10-2002-0058425A KR100481247B1 (ko) | 2001-09-27 | 2002-09-26 | 메모리 시스템상의 메모리 칩 부근에서의 임피던스의국소적인 부정합을 회피하는 방법, 메모리 시스템, 및메모리 모듈 기판 |
| DE10245055A DE10245055A1 (de) | 2001-09-27 | 2002-09-26 | Verfahren, Speichersystem und Speichermodulkarte zum Verhindern lokaler Dekoordination von Impedanz in der Umgebung von Speicherchips auf dem Speichermodul |
| CNB021444390A CN100541778C (zh) | 2001-09-27 | 2002-09-27 | 避免存储器芯片周围阻抗不匹配的方法、存储系统及模板 |
| TW091122450A TW591790B (en) | 2001-09-27 | 2002-09-27 | Method, memory system and memory module board for avoiding local incoordination of impedance around memory chips on the memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001297498A JP2003108512A (ja) | 2001-09-27 | 2001-09-27 | データバス配線方法、メモリシステム及びメモリモジュール基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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