JP2003122811A - 最小レイアウトパターン寸法検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数回の処理を行うことなく、最小レイアウ
トパターンの寸法及びその寸法の箇所を検出可能な最小
レイアウトパターン寸法検出装置を提供する。 【解決手段】 本発明の最小レイアウトパターン寸法検
出装置は、半導体集積回路のレイアウトパターンが座標
値により記述されたパターンファイルを読み込む入力部
２と、前記パターンファイルが記憶されるデータ記憶部
３と、前記パターンファイルにおけるレイアウトパター
ンから、パターンの幅が最小寸法のレイアウトパターン
を検出する最小寸法検出部４とからなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、集積回路の製造
に使用するマスク作成のためのレイアウトパターンにお
いて、これらから最小寸法のレイアウトパターンを検出
する最小レイアウトパターン寸法検出装置に関するもの
である。

【０００２】

【従来の技術】半導体集積回路における各回路は、 １)シリコンウェハー上にフォトレジスト(感光材料)を
塗布、 ２)マスクを通じて回路パターンを露光、 ３)現像して露光部と未露光部の差を浮き彫りにする、 といったフォトリソグラフィの技法によって形成され
る。半導体基板表面に作成する回路の線幅を細くすれば
するほど、集積度を高めることができる。

【０００３】しかしながら、この線幅のレイアウトに
は、製造プロセス（加工の実力）に対応して、形成する
各層毎に、パターンの幅，及びパターン間の幅などの寸
法を規定するレイアウトパターンのルール、すなわちデ
ザインルールが決められている。そして、半導体基板上
に半導体回路の各構成要素（トランジスタや抵抗など）
を形成する拡散層や配線などの各層のレイアウトパター
ンが、このデザインルールに適合する寸法において、フ
ォトリソグラフィの工程に用いるマスクのパターンを作
成する必要がある。このとき、上記デザインルールを逸
脱したレイアウトパターンによりマスクを作成し、この
マスクにより半導体基板上にパターンを作成すると、パ
ターンの断線や接触等が発生し、回路が正常に動作せ
ず、作成された半導体集積回路が不良品となってしま
う。

【０００４】このため、マスクを作成する前に、ＤＲＣ
（デザイン・ルール・チェック）ツールにより、レイア
ウトしたパターンが、上述したデザインルールに適合し
ているか否かのチェックを行う。そして、デザインルー
ルから逸脱したレイアウトパターンの座標を全て検出
し、すなわちデザインルールに対するエラー検出を行
い、このエラーが検出された部分のレイアウトパターン
を修正する。ＤＲＣツールによりエラーが検出されなく
なるまで、上述したエラー検出及び修正が繰り返して行
われる。

【０００５】

【発明が解決しようとする課題】しかしながら、パター
ンのレイアウトを行う設計元と、このレイアウトパター
ンを供給されて、このレイアウトパターンからマスクを
作成し、半導体プロセスを行う製造元とが異なるときが
ある。このとき、設計元によっては、チップサイズの制
限などによる設計上の問題から、デザインルールチェッ
クエラーが完全に「０」でない状態で、レイアウトパタ
ーンを供給する場合がある。この場合には、最も大きく
デザインルールを逸脱している部分を検出し、製造時に
おいて、この検出された部分に対応したプロセス処理を
行う必要がある。

【０００６】また、ＤＲＣツールによるチェックにおい
て、エラーが「０」となったときでも、ほとんどのレイ
アウト部分でデザインルールの下限値でデザインされて
いる場合や、デザインルールに対して余裕を持って設計
されている場合とがある。ここで、デザインルールちょ
うどでデザインされている場合と、余裕を持ってデザイ
ンされている場合とでは、プロセス処理の難度が大きく
異なる。すなわち、デザインルールちょうどでほとんど
の半導体回路を構成する拡散層や配線のパターンがレイ
アウトされていると、これらの拡散層や配線の加工精度
を維持させるために、プロセス工程における条件だしが
必要となる。

【０００７】一方、デザインルールに対して、余裕のあ
るレイアウトが行われていると、プロセス工程も精度的
に余裕があり、条件だし等のプロセスに対する準備が必
要なくなる。このように、デザインルールに対応してデ
ザインが行われているときにも、製造における各プロセ
ス工程の難易度を見積もるため、最小レイアウトパター
ン寸法を見積もる必要がある。この最小寸法の検出は、
半導体回路の各層におけるパターンのレイアウトにおい
て、デザインルールのチェック機能を用いて、従来のＤ
ＲＣツールにより行うことができる。

【０００８】しかしながら、従来のＤＲＣツールにおい
ては、最小寸法を検出する機能が設けられていないの
で、最小レイアウトパターン寸法を検出するために、レ
イアウトパターンの寸法のチェックを行うしきい値を段
階的に変化させて、デザインルールチェックを行い、エ
ラーが「０」となる寸法の段階を求め、エラーが「０」
になる直前のしきい値が最小寸法であることを検出する
必要がある。このため、従来のＤＲＣツールを用いた場
合には、しきい値を段階的に変更させながら、最小レイ
アウトパターン寸法のチェックを行うため、複数回に渡
り、デザインルールに対して比較を行う処理が行われる
ので、最小レイアウトパターン寸法の検出に時間がかか
る。

【０００９】本発明はこのような背景の下になされたも
ので、複数回の処理を行うことなく、最小レイアウトパ
ターンの寸法及びその寸法の箇所を検出可能な最小レイ
アウトパターン寸法検出装置を提供する事にある。

【００１０】

【課題を解決するための手段】本発明の最小レイアウト
パターン寸法検出装置は、半導体集積回路のレイアウト
パターンが座標値により記述されたパターンファイルを
読み込む入力部（入力部２）と、前記パターンファイル
が記憶される記憶部（データ記憶部３）と、前記パター
ンファイルにおけるレイアウトパターンから、パターン
の幅が最小寸法のレイアウトパターンを検出する最小寸
法検出部（最小寸法検出部４）とからなることを特徴と
する。

【００１１】本発明の最小レイアウトパターン寸法検出
装置は、半導体集積回路のレイアウトパターンが座標値
により記述されたパターンファイルを読み込む入力部
と、前記パターンファイルが記憶される記憶部と、前記
パターンファイルにおけるレイアウトパターンから、パ
ターン間の間隔が最小寸法のレイアウトパターンを検出
する最小寸法検出部とからなることを特徴とする最小レ
イアウトパターン寸法検出装置。

【００１２】本発明の最小レイアウトパターン寸法検出
装置は、前記最小寸法検出部が、各プロセス工程で使用
するマスク毎のパターンファイルにおいて、最小寸法の
レイアウトパターンの検出処理を行うことを特徴とす
る。本発明の最小レイアウトパターン寸法検出装置は、
前記最小寸法検出部が、レイアウトパターンのエッジの
座標値により、パターンの幅，パターン間の間隔，パタ
ーン同士のオーバーラップの間隔を算出することを特徴
とする。

【００１３】本発明のデザインルールチェック装置は、
半導体集積回路の製造に使用するマスクを生成するため
のレイアウトパターンの寸法がデザインルールに対応し
ているか否かの判定を行うデザインルールチェック装置
において、レイアウトパターンが座標値により記述され
たパターンファイルを読み込む入力部と、前記パターン
ファイルが記憶される記憶部と、前記パターンファイル
におけるレイアウトパターンから、パターンの幅が最小
寸法のレイアウトパターンを検出する最小寸法検出部と
からなることを特徴とする。

【００１４】本発明のデザインルールチェック装置は、
半導体集積回路の製造に使用するマスクを生成するため
のレイアウトパターンの寸法がデザインルールに対応し
ているか否かの判定を行うデザインルールチェックツー
ルにおいて、レイアウトパターンが座標値により記述さ
れたパターンファイルを読み込む入力部と、前記パター
ンファイルが記憶される記憶部と、前記パターンファイ
ルにおけるレイアウトパターンから、パターン間の間隔
が最小寸法のレイアウトパターンを検出する最小寸法検
出部とからなることを特徴とする。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる最小レイアウトパターン寸法検出装置１の構成例を
示すブロック図である。この図において、ＤＲＣシステ
ム１００は、一般的なデザインルールチェックツールで
あり、詳細な説明を省略するが、例えば、ＬＳＩ設計会
社からの製造依頼を受けたＬＳＩのレイアウトデータの
デザインルールのチェックを行う。ここで、ＬＳＩ（大
規模集積回路）のレイアウトのデザインは、ＬＳＩ設計
会社が行ったものとする。

【００１６】ＤＲＣツール１０１は、上記ＬＳＩ設計会
社から渡されたレイアウトデータを読み込み、デザイン
ルールデータベース１０２に記憶された、ＬＳＩを製造
するプロセスに対応したデザインルールを用いて、エラ
ーチェックを行う。デザインルールは、例えば、図２，
図３及び図４に示す様に、レイアウトパターンの幅と、
レイアウトパターン間の間隔との最小寸法を規定してい
る。図２（ａ）は直線レイアウトパターンＰの幅Ｗを示
しており、図２（ｂ）は斜め４５°の角度を有するレイ
アウトパターンＢの幅Ｗを示している。

【００１７】また、図３（ａ）は隣接する直線レイアウ
トパターンＰ各々のエッジＥ（レイアウトパターンの端
部）間の間隔Ｓを示しており、図３（ｂ）は斜め４５°
の角度を有するレイアウトパターンＢ各々のエッジＥ間
の間隔Ｓを示している。さらに、図４はコンタクトＣの
幅Ｍ，コンタクトＣのエッジＥ１とこのコンタクトＣで
コンタクトをとるレイアウトパターンＰとのオーバーラ
ップの幅Ｎ（コンタクトのレイアウトパターンとコンタ
クトをとるレイアウトパターンとを重ね合わせて検
出），隣接するコンタクトＣのエッジＥ１各々の間隔Ｓ
を示している。すなわち、デザインルールとは、図２，
図３及び図４で示したようなレイアウトパターンの幅
と、レイアウトパターンの隣接するパターン同士の間隔
と、コンタクトの幅と、コンタクト及びレイアウトパタ
ーンのオーバーラップとの最小寸法を、プロセス装置の
加工精度に対応させて規定している。

【００１８】また、ＤＲＣツール１０１は、エラーチェ
ックのチェックデータＤＡＴＡを出力部１０３を介し
て、最小レイアウトパターン寸法検出装置１へ出力す
る。ここで、ＤＲＣツール１０１は、全てのレイアウト
パターンの図形データの情報を、チェックデータＤＡＴ
Ａとして出力するモードに設定されている。これによ
り、チェックデータＤＡＴＡは、各レイアウトパターン
を示す番号，各レイアウトパターンの形状（例えば、図
形データの名称など），及び対向する部分における図形
の位置（エッジであれば図２（ａ）に示す各エッジの両
端、すなわち点Ａ１，Ａ２，Ａ３，Ａ４の４つの点の
組、また多角形であれば図２（ｂ）に示す各頂点の位置
Ｇ１，Ｇ２，Ｇ３，Ｇ４の４つの点の組）を示す座標
が、半導体集積回路を構成する各層毎のファイル（例え
ば、テキストファイル）に分かれて、すなわち、半導体
集積回路を構成するマスクに対応した数の複数のファイ
ル（後に示すパターンファイル）で構成されている。

【００１９】次に、最小レイアウトパターン寸法検出装
置１は、入力部２，データ記憶部３，最小寸法検出部
４，出力部５等から構成されている。入力部２は、ＤＲ
Ｃシステム１００の出力部１０３から入力されるチェッ
クデータＤＡＴＡを、データ記憶部３に格納する。デー
タ記憶部３は、複数の半導体集積回路に各々対応するチ
ェックデータＤＡＴＡが、これらの半導体集積回路毎に
階層構造化され、各々のマスクに対応したレイアウトパ
ターンのパターンファイルとして格納されている。

【００２０】最小寸法検出部４は、指定された半導体集
積回路のチェックデータＤＡＴＡのファイルを、データ
記憶部３から読みだす。そして、最小寸法検出部４は、
上記各パターンファイル毎に、レイアウトパターンの幅
Ｗ，Ｍ，Ｎ（コンタクトのレイアウトパターンとコンタ
クトをとるレイアウトパターンとを重ね合わせて検出）
と間隔Ｓとの各々における最小寸法のレイアウトパター
ンの検出を行う。ここで、コンタクトのレイアウトパタ
ーンに対するデザインルールチェックに関しては、コン
タクトのパターンファイルのレイアウトパターンと、こ
のコンタクトをとる層のパターンファイルにおけるレイ
アウトパターンとの比較によって行われる。

【００２１】このとき、最小寸法検出部４は、パターン
ファイルを読み込み、このテキストファイルにおいて示
されている、各レイアウトパターンの番号毎に、これら
のレイアウトパターンの位置を示す座標値を、アスキー
コードから演算に用いる数値表現（２進数表記）に変換
する。そして、最小寸法検出部４は、レイアウトパター
ンのエッジの位置を示す座標値から（に基づき）算出さ
れる各々のエッジ間（パターンレイアウトの形状に対応
して、多角形であれば対向する面）の座標の数値（２進
数表記に換算された）に基づき、レイアウトパターンの
幅Ｗ，Ｍ、レイアウトパターン間の間隔Ｓ、レイアウト
パターン同士のオーバーラップの間隔Ｎを算出する。

【００２２】ここで、最小寸法検出部４は、例えば上記
幅及び間隔の数値の演算を以下に示す手順に従い行う。
最小寸法検出部４は、図形の形状のデータに基づき、対
向するエッジまたは面（要するに対向する辺）が平行で
あるか否かの検出を行う。このとき、最小寸法検出部４
は、対向するエッジまたは面が平行でないことを検出す
ると、図６に示すような直角に接合した状態の例外レイ
アウトパターンであると判定し、この番号のレイアウト
パターンに対して、幅及び間隔の数値の演算を行わな
い。

【００２３】一方、最小寸法検出部４は、対向するエッ
ジまたは面（要するに辺）が平行であることを検出する
と、エッジであれば下部に位置するエッジの点、例え
ば、点Ａ１（図２（ａ）参照）、また、多角形であれば
下部に位置する多角形の頂点Ｇ４を原点に移動させる。
そして、最小寸法検出部４は、対向するエッジまたは対
向する多角形の面をＸ座標軸（図の横方向に対して平
行）に対して平行になるよう回転移動させる。次に、最
小寸法検出部４は、Ｙ座標軸（図の横方向に対して垂
直）における、対向するエッジまたは対向する多角形の
面のＹ座標の差の絶対値を求め、この絶対値をこの対向
するエッジまたは多角形の面の距離、すなわち幅や間隔
として出力する。

【００２４】そして、最小寸法検出部４は、パターンフ
ァイル毎に、上述のように求められた幅や間隔から各パ
ターンファイルのエラーチェックの項目毎に最小寸法の
幅Ｗ，Ｍ，Ｎと間隔Ｓとを検索する。上記エラーチェッ
クの項目は、ＤＲＣツール１０１において、半導体集積
回路を構成する各層毎（拡散層，ゲート層，配線層，コ
ンタクト層等）に行われるデザインルールのエラーチェ
ックの項目に対応している。すなわち、最小寸法検出部
４は、デザインルールチェックにおけるエラーチェック
と同様の項目に対して、レイアウトパターンの幅，レイ
アウトパターン間の間隔，レイアウトパターン同士のオ
ーバーラップ間隔の最小寸法の検出を、レイアウトパタ
ーンにおける対向するエッジ間の上記距離（幅や間隔）
に基づいて行う。

【００２５】検索方法としては、最小寸法検出部４がレ
イアウトパターンの幅や間隔を、順次、パターンファイ
ル内の他のレイアウトパターンと比較（必要に応じて、
上述したコンタクトのレイアウトパターンのチェックの
ように、他の層のレイアウトパターンと重ね合わせての
比較も行う）し、小さい方の数値を有するレイアウトパ
ターンを選択し、この処理を繰り返すことにより、最終
的に最も小さい数値を有するパターンレイアウトを抽出
する。このとき、最小寸法検出部４は、レイアウトパタ
ーン同士の比較を行うとき、両者の幅または間隔が同一
の数値である場合、最初に選択されていたレイアウトパ
ターンを選択し、次のレイアウトパターンとの比較を行
う。

【００２６】そして、最小寸法検出部４は、レイアウト
パターンの最小寸法の抽出結果として、図５に示すフォ
ーマットの抽出結果ファイルを、出力部５により出力す
る。ここで、出力部５はプリンタやＣＲＴ（Cathode Ra
y Tube）等の出力装置である。図５において、領域Ｒ１
には、デザインルール名「cons06」における最小寸法と
して検出されたレイアウトパターンに関する情報が示さ
れている。すなわち、図３（ａ）に示すような２本のレ
イアウトパターンのエッジの位置を示す座標が示され、
これらのエッジ間の距離が「０.４（μｍ）」と示され
ている。

【００２７】また、領域Ｒ１の最下段には、このレイア
ウトファイルにある、「cons06」のデザインルールに対
応するレイアウトパターンの総数と、例外レイアウトパ
ターンの数を示す例外数と、上記総数からこの例外数を
引いた処理対象数（実際に比較処理を行った数）とが記
述されている。ここで、例外レイアウトパターンとは、
形状的に寸法が満足されない部分を指し、最小寸法の比
較処理に対して対象とならないレイアウトパターンであ
る。

【００２８】例えば、図６に示すように、直線レイアウ
トパターンが９０°の角度で曲げられている場合、この
曲げられている部分ＱにおけるエッジＥの間隔Ｊは、点
Ｐに近くなるほど小さくなり、点Ｐにおいて「０」とな
る。これにより、この図６に示すようなレイアウトパタ
ーンの場合には、間隔の最小寸法とする訳にいかないた
め、例外レイアウトパターンとして、最小寸法の検出処
理の対象から除いている。したがって、最小寸法検出処
理は、エッジが２本で構成されたレイアウトパターンに
おいて、図２（ａ），（ｂ）、図３（ａ），（ｂ）及び
図４に示すように、レイアウトパターンにおいてエッジ
が平行に対向している領域（または部分）のみに対して
行われることとなる。

【００２９】図５に戻り、領域Ｒ３を見ると、最小寸法
検出処理を行うレイアウトファイルにおける「conw0
1」，「cons01」，「mw1v02」，「mv1w01」の各デザイ
ンルールに対しては、対象となるレイアウトパターンの
総数の全てが処理の対象外となっており、エッジの位置
を示す座標及び距離（幅または間隔）の寸法の値が検出
されない。

【００３０】また、例えば、領域Ｒ２がレイアウトパタ
ーンの幅に対する最小寸法の検出処理結果を示すもので
あれば、図２（ａ）のレイアウトパターンＰのエッジＥ
３，Ｅ４の位置を示す座標と、このエッジＥ３，Ｅ４間
の距離（幅Ｗ）が記述される。また、領域Ｒ４における
記述内容については、すでに行った領域Ｒ１の説明と同
様であるので、詳細な説明を省略する。

【００３１】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、最小寸
法検出部４が、半導体集積回路の各層の全てのレイアウ
トパターンにおいて、エラーチェックの項目毎に、最小
寸法で設計されたレイアウトパターンの分布を得るよう
にしてもよい。また、例えば、図１のＤＲＣ（デザイン
ルールチェック）システム１００に、最小レイアウトパ
ターン寸法検出装置１を組み込み、図１全体の構成をＤ
ＲＣ装置とする構成も可能である。

【００３２】

【発明の効果】本願発明の最小レイアウトパターン寸法
検出装置によれば、最小寸法検出部がデザインルールチ
ェックにおけるエラーチェックの項目に対して、各レイ
アウトパターンの幅及びレイアウトパターン間の間隔の
最小寸法を一括して検出するため、従来のＤＲＣツール
により複数回のデザインルールチェックの処理を行い、
レイアウトパターンの最小寸法の検出を行う必要が無い
ため、最小寸法検出の処理時間を短縮させることがで
き、半導体集積回路のレイアウト設計の効率を向上さ
せ、かつ、プロセス工程の難易度の見積もりが容易に行
える効果がある。

【００３３】また、本願発明の最小レイアウトパターン
寸法検出装置によれば、半導体集積回路の全レイアウト
パターンにおいて、最小寸法で設計されているレイアウ
トパターンの箇所の分布を求めることにより、プロセス
工程における加工精度の見積もりが行え、加工精度の調
整が行える効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施形態による最小レイアウトパ
ターン寸法検出装置の構成例を示すブロック図である。

【図２】 デザインルールの概要を説明するレイアウト
パターンの概念図である。

【図３】 デザインルールの概要を説明するレイアウト
パターンの概念図である。

【図４】 デザインルールの概要を説明するレイアウト
パターンの概念図である。

【図５】 最小寸法検出処理の検出結果ファイルの出力
フォーマットを示す概念図である。

【図６】 例外レイアウトパターンの構成を説明する概
念図である。

【符号の説明】

１ 最小レイアウトパターン寸法検出装置 ２ 入力部 ３ データ記憶部 ４ 最小寸法検出部 ５，１０３ 出力部 １００ ＤＲＣシステム １０１ ＤＲＣツール １０２ デザインルールデータベース

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H095 BB01 5B046 AA08 BA03 DA02 JA02 5F064 DD07 HH06 HH10

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路のレイアウトパターンが
   座標値により記述されたパターンファイルを読み込む入
   力部と、 前記パターンファイルが記憶される記憶部と、 前記パターンファイルにおけるレイアウトパターンか
   ら、パターンの幅が最小寸法のレイアウトパターンを検
   出する最小寸法検出部とからなることを特徴とする最小
   レイアウトパターン寸法検出装置。
2. 【請求項２】 半導体集積回路のレイアウトパターンが
   座標値により記述されたパターンファイルを読み込む入
   力部と、 前記パターンファイルが記憶される記憶部と、 前記パターンファイルにおけるレイアウトパターンか
   ら、パターン間の間隔が最小寸法のレイアウトパターン
   を検出する最小寸法検出部とからなることを特徴とする
   最小レイアウトパターン寸法検出装置。
3. 【請求項３】 前記最小寸法検出部が、各プロセス工程
   で使用するマスク毎のパターンファイルにおいて、最小
   寸法のレイアウトパターンの検出処理を行うことを特徴
   とする請求項１または請求項２に記載の最小レイアウト
   パターン寸法検出装置。
4. 【請求項４】 前記最小寸法検出部が、レイアウトパタ
   ーンのエッジの座標値により、パターンの幅，パターン
   間の間隔，パターン同士のオーバーラップの間隔を算出
   することを特徴とする請求項１から請求項３のいずれか
   に記載の最小レイアウトパターン寸法検出装置。
5. 【請求項５】 半導体集積回路の製造に使用するマスク
   を生成するためのレイアウトパターンの寸法がデザイン
   ルールに対応しているか否かの判定を行うデザインルー
   ルチェック装置において、 前記レイアウトパターンが座標値により記述された前記
   パターンファイルを読み込む入力部と、 前記パターンファイルが記憶される記憶部と、 前記パターンファイルにおけるレイアウトパターンか
   ら、パターンの幅が最小寸法のレイアウトパターンを検
   出する最小寸法検出部とからなることを特徴とするデザ
   インルールチェック装置。
6. 【請求項６】 半導体集積回路の製造に使用するマスク
   を生成するためのレイアウトパターンの寸法がデザイン
   ルールに対応しているか否かの判定を行うデザインルー
   ルチェック装置において、 前記レイアウトパターンが座標値により記述されたパタ
   ーンファイルを読み込む入力部と、 前記パターンファイルが記憶される記憶部と、 前記パターンファイルにおけるレイアウトパターンか
   ら、パターン間の間隔が最小寸法のレイアウトパターン
   を検出する最小寸法検出部とからなることを特徴とする
   デザインルールチェック装置。