JP2003124319A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 チップ面積の増大及びコストの増加を抑えて
配線に伝播される信号の遅延を低減し、高速動作を可能
とすることが困難であった。 【解決手段】 配線１１、１２は隣接してほぼ並行して
配置されている。配線１２の所定距離間、例えば全長の
ほぼ半分の位置には、１つのインバータ回路からなる増
幅器１５が挿入されている。この増幅器１５は配線１
１、１２の容量結合を低減し、配線１１、１２に伝播さ
れる信号の遅延を抑制する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば半導体記憶
装置やロジック回路、及びアナログ回路等に適用される
半導体装置に関する。

【０００２】

【従来の技術】半導体装置の微細加工技術が飛躍的に進
歩し、１ｍｍ×１ｍｍの領域内に数十万もの半導体素子
を形成できるようになった。一方、半導体装置が実装さ
れる電子機器の高機能化が進み、１チップの半導体装置
に多くの機能を持たすことが求められている。このた
め、半導体チップの大きさは、微細加工技術の進歩によ
り小さくなるというより、むしろ機能の増大に伴い従来
と同等か、大きくなる傾向にある。

【０００３】また、チップサイズの大型化に伴い、半導
体装置内に敷設される配線長が長くなっている。さら
に、微細化により半導体素子の電流駆動能力が増強さ
れ、ゲート容量などの負荷は減少している。この結果、
半導体装置の動作速度は、ゲート容量による遅延より、
むしろ配線に伝播される信号の遅延に依存する場合が多
くなっている。したがって、半導体装置を高速動作させ
るため、配線を伝播する信号の遅延を低減することが強
く求められている。

【０００４】配線を伝播する信号の遅延の原因は、２つ
考えられる。第１の原因は、各配線が有する寄生容量で
あり、第２の原因は活性化された複数の配線間の寄生容
量結合である。

【０００５】第１の原因による遅延を抑えるには、配線
の途中に増幅器を挿入し、配線をリドライブするなどの
技術を用いることができる。このため、解決が比較的容
易である。すなわち、配線の遅延時間は、配線の抵抗と
容量の積により見積もることができる。例えば、配線抵
抗をＲ、配線容量をＣで表すと、配線の遅延時間τは、
次式で表される。

【０００６】τ＝ｋＲＣ ただし、ｋは適当な定数である。

【０００７】一方、配線の中間に増幅器を挿入した場
合、配線の遅延時間τ₂ は、次式で表される。

【０００８】τ₂ ＝ｋ（Ｒ／２・Ｃ／２）＋ｋ（Ｒ／２
・Ｃ／２） τ₂ ＝τ／２ このように、配線の中間に増幅器を挿入し、配線をリド
ライブすることにより、配線を伝播する信号の遅延時間
を、配線のみの場合の遅延時間の半分に軽減することが
可能である。

【０００９】

【発明が解決しようとする課題】一方、上記第２の原因
による遅延時間は、活性化された複数の配線にそれぞれ
伝播される信号の時間関係により変化する。このため、
第２の原因による遅延時間を抑えることは難しい。以下
これについて説明する。

【００１０】図１３は、一般的な隣接する２つの配線を
示している。各配線１１、１２は、抵抗Ｒと寄生容量Ｃ
を有し、配線１１と配線１２間には寄生容量Ｃｃが結合
されている。これら寄生容量は分布容量であり、図１３
は、これら分布容量を説明の便宜上、符号Ｃ、Ｃｃによ
り表している。各配線１１、１２には、Ｉdrv の電流駆
動能力を有するドライバ１３、１４が挿入されている。
これらドライバ１３、１４は、例えば２段のインバータ
回路により構成されている。

【００１１】上記構成の回路において、各配線１１、１
２をドライバ１３、１４により、同じ方向に駆動した場
合の遅延時間τ_sameと、異なる方向に駆動した場合の遅
延時間τ_oppositeとを、回路シミュレータを用いてシミ
ュレートした。

【００１２】図１４は、図１３に示す回路のシミュレー
ション結果を示している。図１４において、横軸は隣接
配線を伝播する信号の遷移時間の差を、時間差“０”を
中心として示している。また、縦軸は伝播する信号の遅
延時間を示している。遅延時間τ_sameの最小値はほぼ２
５０ｐ秒、遅延時間τ_oppositeの最大値はほぼ７００ｐ
秒であり、両者の差はほぼ４５０ｐ秒にもなる。つま
り、隣接する配線に伝播される信号の動作に応じて、信
号の遅延時間は、最小値の２倍以上の範囲で揺れる。

【００１３】また、前述したように複数の配線間の容量
に起因する遅延に関して、配線の中間に増幅器を挿入
し、配線をリドライブする技術だけでは、遅延を軽減す
ることが困難である。

【００１４】すなわち、図１５に示すように、配線１
１、１２のそれぞれ中間に２個のインバータ回路により
構成された増幅器１３−１、１４−１を挿入する。この
構成において、回路シミュレータを用いて、上記と同様
にシミュレートした。

【００１５】図１６は、図１５に示す回路のシミュレー
ション結果を示している。遅延時間τ_sameと遅延時間τ
_oppositeの差は、ほぼ３５０ｐ秒であり、図１４に示す
結果に比べて遅延時間の揺らぎが多少減少している。し
かし、隣接する配線が全く同じタイミングで逆相に動作
するという最悪条件における遅延時間は、ほぼ７００ｐ
秒であり、図１４に示す結果と変らない。

【００１６】上記配線のリドライブ技術は、配線間容量
による信号の時間差の範囲を狭めることは可能である。
しかし、隣接する配線の信号がほぼ同時に遷移するとい
う最悪条件における信号の遅延時間の大きさ、及び同相
時の遅延時間と逆相時の遅延時間のうちの最大値と最小
値の差（同相時と逆相時における遅延時間の最大値、最
小値の差、同相時における遅延時間の最大値、最小値の
差、逆相時における遅延時間の最大値、最小値の差の何
れをも含む）としての揺らぎの大きさを抑えることはで
きない。

【００１７】配線間の結合の影響を抑える方法として最
も効果的な手段は、配線間にシールド線を設け、配線間
の結合を軽減することである。しかし、この場合、シー
ルドのために余分な配線領域を必要とする。最近の半導
体装置において、チップ面積を決める主な要因は配線で
ある。つまり、シールド線を設ける方法は、チップ面積
が増大し、コストが増加するという問題を有している。

【００１８】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、配線に伝播
される信号の遅延を低減でき、高速動作が可能な半導体
装置を提供しようとするものである。

【００１９】

【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するため、ほぼ並行に配線され、信号を
伝播する複数の配線と、前記複数の配線のうち、隣接す
る２つの配線の一方の配線に設けられ、その配線の所定
距離間をほぼ１／ｎ（ｎは２以上の整数）等分する少な
くとも１つの位置に配置された奇数個のインバータ回路
からなる第１の増幅器とを具備している。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２１】（第１の実施形態）図１は、本発明の第１
の実施形態を示すものであり、図１３、図１５と同一部
分には同一符号を付す。

【００２２】図１において、２本の配線（信号配線）１
１、１２はほぼ並行に配置されている。配線１１の一端
部には、Ｉdrv の電流駆動能力を有するドライバ１３が
接続され、配線１２の一端部には、例えばＩdrv ／２の
電流駆動能力を有するドライバ１４が接続されている。
これらドライバ１３、１４は、例えば直列接続された２
個のインバータ回路により構成されている。配線１１、
１２のうち、例えば配線１２の所定距離間、例えば全長
のほぼ１／２の位置には、奇数個、例えば１つのインバ
ータ回路からなる増幅器１５が挿入されている。増幅器
１５の挿入位置は、一般には、配線１２の全長をほぼ１
／ｎ（ｎは２以上の整数）等分する少なくとも１つの位
置であれば良い。

【００２３】前記配線１１の他端部には、例えばＩdrv
の電流駆動能力を有するドライバ１６が接続されてい
る。また、配線１２の他端には、例えば１つのインバー
タ回路からなる信号反転用の増幅器１７が接続されてい
る。増幅器１５の電流駆動能力は、ドライバ１４と同様
に、例えばＩdrv ／２の電流駆動能力を有している。す
なわち、図１において、ドライバ１４と増幅器１５の出
力端に接続される配線の容量は、ドライバ１３の出力端
に接続される配線の容量のほぼ１／２である。このた
め、ドライバ１４、増幅器１５の電流駆動能力もこれら
に接続される配線の容量に応じて適宜設定される。

【００２４】上記構成において、回路シミュレータによ
り、配線１１、１２の信号が同相方向に動作した場合の
遅延時間τsameと、逆相方向に動作した場合の遅延時間
τoppositeについてシミュレートした。

【００２５】図２は、図１に示す配線１２のシミュレー
ション結果を示し、図３は、図１に示す配線１１のシミ
ュレーション結果を示している。横軸は隣接配線を伝播
する信号の遷移時刻の時間差を示し、縦軸は信号伝達の
遅延時間を示している。図２に示すように、増幅器１５
が挿入された配線１２の遅延時間の最小値は同相時、逆
相時ともほぼ４６０ｐ秒であり、最大値は同相時におい
てほぼ５００ｐ秒である。また、遅延時間の最大値と最
小値の差としての揺らぎはほぼ４０ｐ秒であり、図１
４、図１６に比べて大幅に減少している。

【００２６】また、図３に示す配線１１の遅延時間の最
小値は、同相時と逆相時とも、ほぼ４００ｐ秒であり、
最大値は逆相時において５５０ｐ秒である。また、揺ら
ぎはほぼ１５０ｐ秒であり、配線１２と同様に減少して
いる。

【００２７】増幅器１５を挿入する前の配線１１、１２
の容量結合による遅延時間の揺らぎは、図１４に示すよ
うに、ほぼ４５０ｐ秒であった。したがって、配線１２
の中間部に増幅器１５を挿入することにより、遅延時間
の揺らぎを大幅に低減できる。

【００２８】すなわち、配線１２の中間部に増幅器１５
を挿入することにより、増幅器１５の入力側の配線間容
量Ｃｃの充放電電流と、増幅器１５の出力側の配線間容
量Ｃｃの充放電電流とが互いに逆方向となる。このた
め、これら配線間容量Ｃｃの充放電電流が互いに相殺す
ることにより、配線間容量が小さく抑えられると考えら
れる。

【００２９】上記第１の実施形態によれば、ほぼ並行し
て配置された配線１１、１２のうち、配線１２の中央部
に１つのインバータ回路により構成された増幅器１５を
設け、この増幅器１５の入力側及び出力側の配線間容量
の影響を相殺している。このため、配線に伝播される信
号の遅延時間の最大値を低減でき、且つ遅延時間の揺ら
ぎを低減できる。したがって、半導体装置の高速動作が
可能となる。

【００３０】しかも、第１の実施形態の構成によれば、
配線間容量を軽減するためのシールド線や広い配線間隔
を必要としない。したがって、チップ面積を削減でき、
コストの高騰を防止することが可能であるとともに、配
線の高密度化が可能である。

【００３１】さらに、ドライバ１４、増幅器１５の電流
駆動能力をこれらに接続される配線の容量に応じて設定
している。このため、必要最小限の電流駆動能力のドラ
イバ、増幅器により配線の所要の範囲を駆動できるた
め、回路構成の大型化を防止することが可能である。

【００３２】（第２の実施形態）図４は、本発明の第２
の実施形態を示しており、第１の実施形態と同一部分に
は同一符号を付している。第２の実施形態において、配
線１２の所定距離間、例えば全長のほぼ半分の位置に増
幅器２０が挿入接続されている。この増幅器２０は、奇
数個、例えば３個のインバータ回路により構成されてい
る。さらに、配線１１の所定距離間、例えば全長のほぼ
１／４の位置とほぼ３／４の位置に、増幅器２１−１と
増幅器２１−２が挿入接続されている。これら増幅器２
１−１、２１−２は、偶数個、例えば２個のインバータ
回路により構成されている。上記構成において、第１の
実施形態と同様なシミュレーションを実施した。増幅器
２１−１、２１−２の挿入位置は、一般には、配線１１
の全長をほぼ１／ｎ（ｎは２以上の整数）等分する少な
くとも１つの位置であれば良い。ドライバ１３、１４及
び増幅器２０、２１−１、２１−２の電流駆動能力は、
駆動する配線の容量に応じて適宜設定され、少なくとも
Ｉｄｒｖ／ｎの電流駆動能力を有している。

【００３３】図５は、図４に示す配線１２のシミュレー
ション結果を示し、図６は、図４に示す配線１１のシミ
ュレーション結果を示している。図５に示すように、配
線１２の遅延時間の最小値はほぼ４８０ｐ秒であり、最
大値はほぼ０．５４ｐ秒である。また、揺らぎはほぼ６
０ｐ秒である。

【００３４】図６に示す配線１１の遅延時間の最小値は
ほぼ５４０ｐ秒であり、最大値はほぼ６１０ｐ秒であ
る。また、揺らぎはほぼ７０ｐ秒である。

【００３５】第２の実施形態において、配線１２の遅延
時間および遅延の揺らぎは、第１の実施形態に比べてや
や増加している。しかし、配線１１の遅延時間は信号線
１２の遅延時間とほぼ等しい値となっており、さらに、
配線１１の遅延時間の揺らぎは第１の実施形態に比べて
小さな値に抑えられている。

【００３６】このように第２の実施形態によれば、第１
の実施形態に比べて多くの増幅器を配線１１、１２に挿
入している。このため、隣接する配線１１、１２の容量
結合の影響を大幅に抑えることが可能であり、信号線の
遅延時間、及び遅延の揺らぎを一層小さく抑えることが
可能である。

【００３７】（第３の実施形態）図７は、本発明の第３
の実施形態を示すものであり、第１、第２の実施形態と
同一部分には同一符号をしている。第３の実施形態にお
いて、配線１２の所定距離間、例えば全長のほぼ１／４
の位置と、ほぼ３／４の位置に増幅器３０−１と増幅器
３０−２が挿入接続されている。これら増幅器３０−
１、３０−２は、例えば１つのインバータ回路により構
成されている。

【００３８】さらに、配線１１の所定距離間、例えば全
長のほぼ半分の位置には、増幅器３１が挿入接続されて
いる。この増幅器３１は、例えば２つのインバータ回路
により構成されている。この実施形態において、配線１
１の他端部に接続された増幅器１６−１は、例えば１つ
のインバータ回路により構成されている。

【００３９】第３の実施形態においても、第２の実施形
態と同様の効果を得ることができる。また、第１、第２
の実施形態のように、配線１２に奇数段のインバータ回
路からなる増幅器を１つ接続した場合、配線１２の信号
の極性が反転してしまう。しかし、第３の実施形態の場
合、奇数個のインバータ回路により構成された増幅器を
偶数箇所に挿入している。このため、信号の反転を防止
することができる。

【００４０】（第４の実施形態）図８は、本発明の第４
の実施形態を示すものであり、第１乃至第３の実施形態
と同一部分には同一符号を付している。第４の実施形態
において、配線１２の所定距離間、例えば全長をほぼ４
分割するそれぞれの位置に増幅器３０−１、３０−２、
３０−３が挿入接続されている。増幅器３０−１、３０
−２、３０−３は、それぞれ１つのインバータ回路によ
り構成されている。さらに、配線１１の所定距離間、例
えば全長のほぼ半分の位置には前記増幅器３１が挿入接
続されている。

【００４１】第４の実施形態によっても第３の実施形態
と同様の効果を得ることができる。さらに、第４の実施
形態の場合、配線１２を等分した位置に増幅器３０−
１、３０−２、３０−３を配置すればよいため、第２及
び第３の実施形態に比べて、増幅器の配置が容易であ
る。また、増幅器の数は３個に限定されるものではな
く、３個以上でもよい。この場合、配線１２に奇数個の
増幅器を等間隔に２個配置する毎に配線１１に偶数個の
増幅器を配置し、これを順次繰り返せばよい。したがっ
て、長い配線に対して増幅器を容易に配置することがで
きる。

【００４２】（第５の実施形態）図９は、本発明の第５
の実施形態を示しており、第４の実施形態と同一部分に
は同一符号を付している。

【００４３】第５の実施形態は、本発明を半導体メモリ
に適用した例である。一般に、半導体メモリには、アド
レス線やデータ線等の広いビット幅のバスや配線が多数
敷設されている。また、それら配線はチップ上の複数の
回路に接続される。このため、ほぼ並行して配置された
配線の容量結合の影響と、配線長の相違とにより、これ
ら配線に伝播される信号にスキューが生じ、高速動作が
困難となる。そこで、第５の実施形態では、半導体メモ
リに使用される例えばアドレス配線の信号遅延を解消す
る。

【００４４】図９は、半導体メモリの構成を概略的に示
している。図９は説明を簡単化するため、４つのメモリ
セルアレイ４２−１、４２−２、４２−３、４２−４を
示している。各メモリセルアレイ４２−１、４２−２、
４２−３、４２−４は４本のワード線ＷＬ０〜ＷＬ３を
有している場合について説明する。しかし、この構成に
限定されるものではない。

【００４５】各メモリセルアレイ４２−１、４２−２、
４２−３、４２−４には、ワード線ＷＬ０〜ＷＬ３を選
択するロウデコーダ４１−１、４１−２、４１−３、４
１−４が対応して配置されている。これらロウデコーダ
４１−１〜４１−４には、上位アドレス線４０−１、４
０−３、及び下位アドレス線４０−２、４０−４が接続
されている。これらアドレス線４０−１、４０−２、４
０−３、４０−４２は、互いにほぼ並行に配置されてい
る。２ビットの下位アドレス信号ＲＡ＜０＞、ＲＡ＜１
＞は下位アドレス線４０−２、４０−４にそれぞれ供給
される。２ビットの上位アドレス信号ＲＡ＜２＞、ＲＡ
＜３＞は上位アドレス線４０−１、４０−３にそれぞれ
供給される。下位アドレス信号ＲＡ＜０＞、ＲＡ＜１＞
は、４本のワード線から１本を選択するために用いられ
る。また、上位アドレス信号ＲＡ＜２＞、ＲＡ＜３＞
は、４つのメモリセルアレイから１つを選択するために
用いられる。

【００４６】下位アドレス線４０−２、４０−４には、
奇数個例えば１つのインバータ回路により構成された増
幅器３０−１、３０−２、３０−３がそれぞれ接続され
ている。上位アドレス線４０−１、４０−３には、偶数
個例えば２つのインバータ回路により構成された増幅器
３１がそれぞれ接続されている。これら増幅器３０−
１、３０−２、３０−３、及び３１の配置条件は、第４
の実施形態と同様である。すなわち、増幅器３０−１、
３０−２、３０−３は、下位アドレス線４０−２、４０
−４の所定距離間、例えば全長のほぼ１／４、２／４、
３／４の位置にそれぞれ配置され、増幅器３１は上位ア
ドレス線４０−１、４０−３の所定距離間、例えば全長
のほぼ１／２の位置に配置される。

【００４７】前記各ロウデコーダ４１−１、４１−２、
４１−３、４１−４の入力端は、増幅器３０−１、３０
−２、３０−３により、４等分された下位アドレス線４
０−２、４０−４の対応する位置、及び前記増幅器３１
により、２等分された上位アドレス線４０−１、４０−
３の対応する位置にそれぞれ接続されている。

【００４８】上記構成において、下位アドレス信号は、
下位アドレス線４０−２、４０−４に挿入された奇数個
のインバータ回路からなる増幅器を通過する度に論理が
反転する。第５の実施形態の場合、下位アドレス信号の
論理は、正、負どちらでも構わない。アドレス信号の各
ビットの論理を反転すると、メモリセルアレイ４２−
１、４２−２、４２−３、４２−４に破線の矢印で示す
ように、ワード線の選択順序が逆になる。しかし、ワー
ド線の選択順序は動作上あまり重要なことではない。

【００４９】上記第５の実施形態によれば、ワード線を
選択する下位アドレス信号が伝播される下位アドレス線
４０−２、４０−４に奇数個のインバータ回路からなる
複数の増幅器３０−１、３０−２、３０−３を配置し、
上位アドレス信号が伝播される上位アドレス線４０−
１、４０−３に偶数個のインバータ回路からなる増幅器
３１を配置している。このため、下位アドレス線４０−
２、４０−４と上位アドレス線４０−１、４０−３は互
いに相殺する正と負の容量結合を持つことになる。つま
り、アドレス信号がどのように遷移したとしても、各ア
ドレス線は同程度の遅延時間を示すようになる。したが
って、各アドレス線を伝播される信号のスキューを防止
することができ、ロウデコーダのデコード時間を短縮し
て、ワード線の選択動作を高速化できる。

【００５０】（第６の実施形態）図１０は、本発明の第
６の実施形態を示すものであり、図９と同一部分には同
一符号を付し異なる部分についてのみ説明する。

【００５１】前述した第５の実施形態において、ワード
線の選択順序は隣接するメモリセルアレイ毎に反転され
ていた。これに対して、第６の実施形態は、各メモリセ
ルアレイにおけるワード線の選択順序を同一方向とす
る。

【００５２】すなわち、図１０において、例えば上位ア
ドレス線４０−１の近傍には、上位アドレス線４０−１
にほぼ並行して、アドレス信号の論理を復号するための
復号用配線４０−５が配置されている。この復号用配線
４０−５は、下位アドレス線４０−２、４０−４と同様
な構造を有している。

【００５３】すなわち、復号用配線４０−５は、下位ア
ドレス線４０−２、４０−４と同等の配線長を有してい
る。この復号用配線４０−５の一端部には、例えば２個
のインバータ回路により構成されたドライバ３２−１の
出力端が接続されている。このドライバ３２−１の入力
端は接地されている。さらに、復号用配線４０−５の所
定距離間、例えば全長のほぼ１／４、２／４、３／４の
位置に奇数個、例えば１個のインバータ回路により構成
された増幅器３２−２、３２−３、３２−４が挿入接続
されている。

【００５４】また、前記デコーダ４１−１、４１−２、
４１−３、４１−４において、下位アドレスをデコード
する回路の前段には、アドレス信号を復号するための復
号回路５１−１、５１−２、５１−３、５１−４の出力
端がそれぞれ接続されている。これら復号回路５１−
１、５１−２、５１−３、５１−４は、例えば２個の排
他的論理和回路により構成されている。これら復号回路
５１−１、５１−２、５１−３、５１−４の入力端は、
増幅器３０−１、３０−２、３０−３により、４等分さ
れた下位アドレス線４０−２、４０−４の対応する位
置、及び増幅器３２−２、３２−３、３２−４により、
４等分された復号用配線４０−５の対応する位置にそれ
ぞれ接続されている。

【００５５】前述したように、下位アドレス線４０−
２、４０−４は、奇数個のインバータ回路からなる増幅
器３０−１、３０−２、３０−３によって、リドライブ
されている。このため、リドライブされる毎に論理が反
転する。

【００５６】しかし、第６の実施形態によれば、復号回
路５１−１、５１−２、５１−３、５１−４は、復号用
配線４０−５の対応箇所の論理に応じて下位アドレス信
号を復号する。したがって、各メモリセルアレイにおけ
るワード線の選択順序を同一方向とすることができる。

【００５７】なお、第６の実施形態は、ロウアドレス信
号を伝播するアドレス線に本発明を適用した場合につい
て説明した。しかし、これに限定されるものではなく、
カラムアドレス信号を伝播するアドレス線に本発明を適
用することも可能である。この場合、カラムアドレス信
号のスキューを解消でき、半導体メモリの高速動作に寄
与できる。

【００５８】（第７の実施形態）図１１は、本発明の第
７の実施形態を示している。第７の実施形態は、例えば
半導体メモリのデータ線に対して本発明を適用した例で
ある。

【００５９】例えばロジック回路に混載されるロジック
混載用メモリは、ロジック回路と接続するために、バン
ド幅の大きなデータ線を有している。このデータ線は、
例えば１２８本から２５６本の配線を有するデータバス
により構成されている。このように多くの配線を有する
データバスを狭い領域に敷設するため、配線のピッチを
小さくする必要がある。さらに、書き込み用のデータ線
と、読み出し用のデータ線が隣接して敷設され、それら
が同時に動作することが可能とされている。このため、
隣接配線間の容量結合により、信号の伝播遅延が生じ、
高速動作が困難な状況となっている。第７の実施形態は
この問題の解決するものである。

【００６０】第７の実施形態は、説明を容易化するた
め、２ビットのデータ線からなる小規模な半導体メモリ
を示している。

【００６１】図１１に示すように、この半導体メモリ
は、４つのメモリセルアレイ６４−１、６４−２、６４
−３、６４−４により構成されている。各メモリセルア
レイ及びその周辺回路は同一構成であるため、メモリセ
ルアレイ６４−１についてのみ説明する。

【００６２】すなわち、メモリセルアレイ６４−１に
は、例えば２つのローカルデータバッファ（ＤＢ）６６
−１、６７−１が設けられている。これらローカルデー
タバッファ６６−１、６７−１は、メモリセルアレイ６
４−１内に敷設されたローカルデータ線６５−１の微少
信号を増幅して読み出す機能、及び書き込みデータ線６
０−２、６０−４から供給されたデータをローカルデー
タ線６５−１へ伝播する機能を有している。ローカルデ
ータバッファ６６−１、６７−１と読み出しデータ線６
０−１、６０−３の相互間には、スイッチ回路６８−
１、７０−１が接続されている。また、ローカルデータ
バッファ６６−１、６７−１と書き込みデータ線６０−
２、６０−４の相互間には、スイッチ回路６９−１、７
１−１が接続されている。

【００６３】２本の読み出しデータ線６０−１、６０−
３と、２本の書き込みデータ線６０−２、６０−４は、
メモリセルアレイ６４−１、６４−２、６４−３、６４
−４に沿ってほぼ並行に配置されている。書き込みデー
タ線６０−２、６０−４の一端部はドライバ６３−１、
６３−２の出力端に接続されている。また、読み出しデ
ータ線６０−１、６０−３の一端部にはセンスアンプ６
２−１、６２−２の入力端に接続されている。書き込み
データ線６０−２、６０−４と、読み出しデータ線６０
−１、６０−３は同等の配線長を有し、隣接して敷設さ
れている。このため、書き込みデータ線６０−２、６０
−４と、読み出しデータ線６０−１、６０−３は互いに
容量結合を有している。

【００６４】上記構成において、高速動作を実現するに
は、読み出し直後の書き込み動作における隣接配線間の
容量結合による信号の遅延を減少させる必要がある。高
速動作を可能とする技術としてパイプライン動作があ
る。このパイプライン動作について、図１１を参照して
説明する。

【００６５】先ず、ローカルデータ線６５−１に図示せ
ぬメモリセルのデータを読み出す。次に、読み出された
データをスイッチ回路６８−１、７０−１を介して読み
出しデータ線６０−１、６０−３に伝播する。これと同
時に、次の書き込み動作に必要なデータを書き込みデー
タ線６０−２、６０−４に伝播しておく。この並列動作
により、次のサイクルにおいて、ローカルデータバッフ
ァ６６−１、６７−１は、スイッチ回路６９−１、７１
−１を介して即座に書き込みデータを取り込み、メモリ
セルアレイ内のローカルデータ線６５−１にデータを書
き込むことができる。ローカルデータ線６５−１および
ローカルデータバッファ６６−１、６７−１は双方向経
路である。このため、１サイクル内において、読み出
し、又は書き込みのいずれか一方しか実施できない。し
たがって、ローカルデータバッファを高速に動作させる
ことが、この半導体メモリ全体の動作を高速化すること
となる。

【００６６】そのため、書き込みデータ線６０−２、６
０−４と、読み出しデータ線６０−１、６０−３を同時
に動作させなければならない。この時、書き込みデータ
線６０−２、６０−４と、読み出しデータ線６０−１、
６０−３の容量結合が問題になる。特に、書き込みデー
タ線６０−２、６０−４に接続されたドライバ６３−
１、６３−２の駆動能力が大きい場合、このドライバ６
３−１、６３−２の動作により、読み出しデータ線６０
−１、６０−３に接続されたセンスアンプ６２−１、６
２−２を安定に動作させることが困難となる。

【００６７】そこで、第７の実施形態では、書き込みデ
ータ線６０−２、６０−４の所定距離間、例えば全長の
ほぼ１／２の位置に、増幅器６１−１、６１−２を挿入
接続する。この増幅器６１−１、６１−２は、例えば１
個のインバータ回路により構成されている。増幅器６１
−１、６１−２の出力端から出力される書き込みデータ
は反転されている。このため、増幅器６１−１、６１−
２より後方に配置されたメモリセルアレイ６４−３、６
４−４に対応するローカルバッファは、反転入力端子を
有し、書き込みデータを再度反転して受け取る。

【００６８】一方、読み出しデータ線６０−１、６０−
３には、配線の途中に増幅器を設けない。その理由は、
読み出しデータ線６０−１、６０−３は、高速動作を実
現するため、複数のローカルバッファが接続されたワイ
ヤードロジックで構成することが得策だからである。

【００６９】上記第７の実施形態によれば、隣接して配
置された書き込みデータ線６０−２、６０−４と、読み
出しデータ線６０−１、６０−３のうち、書き込みデー
タ線６０−２、６０−４の全長のほぼ１／２の位置に、
増幅器６１−１、６１−２を挿入接続している。このた
め、書き込みデータ線６０−２、６０−４と、読み出し
データ線６０−１、６０−３の容量結合を相殺すること
ができる。したがって、書き込みデータ、及び読み出し
データを高速に伝播でき、半導体メモリを高速に動作さ
せることが可能となる。

【００７０】（第８の実施形態）図１２は、本発明の第
８の実施形態を示している。第８の実施形態において、
半導体メモリは、例えば４つのメモリマクロ８１−１、
８１−２、８１−３、８１−４を有している。これらメ
モリマクロ８１−１〜８１−４は、半導体チップ１００
上に配置されている。これらメモリマクロ８１−１〜８
１−４の並び方向には、セグメント選択線８３、ワード
線選択線８４、読み出しデータ線８９、及び書き込みデ
ータ線９０が配置されている。セグメント選択線８３に
は、ドライバ８５を介してメモリマクロを選択するため
のセグメントアドレス信号ＳＧＡＤが供給される。ワー
ド線選択線８４にはドライバ８６を介してワード線を選
択するためのワード線アドレス信号ＷＬＡＤが供給され
る。読み出しデータ線８９は読み出しデータを伝播す
る。この読み出しデータ線８９にはセンスアンプ９１が
接続されている。書き込みデータ線９０にはドライバ９
２を介して書き込みデータＷＤが供給される。

【００７１】メモリマクロ８１−１〜８１−４の構成は
同一であるため、メモリマクロ８１−１についてのみ、
その構成について説明する。このメモリマクロ８１−１
は、例えばメモリセルアレイ８１−ａ、コントロール回
路８１−ｂ、データバッファ８１−ｃ、及びフリップフ
ロップ回路８１−ｄ、８１−ｅを有している。前記メモ
リセルアレイ８１−ａは、例えばダイナミックＲＡＭに
より構成されているが、これに限定されるものではな
い。データバッファ８１−ｃはメモリセルアレイ８１−
ａ、及び前記読み出しデータ線８９、書き込みデータ線
９０に接続されている。このデータバッファ８１−ｃは
メモリセルアレイ８１−ａから読み出されたデータを増
幅して読み出しデータ線８９に供給したり、書き込みデ
ータ線９０から書き込みデータを受け、メモリセルアレ
イ８１−ａに供給する。

【００７２】また、フリップフロップ回路８１−ｄはセ
グメント選択線８３からセグメントアドレス信号ＳＧＡ
Ｄを受け、コントロール回路８１−ｂに供給する。フリ
ップフロップ回路８１−ｅはワード線選択線８４からワ
ード線アドレス信号ＷＬＡＤを受け、コントロール回路
８１−ｂに供給する。これらフリップフロップ回路８１
−ｄ、８１−ｅには、ツリー構造のクロックライン８２
を介してクロック信号ＣＬＫが供給される。コントロー
ル回路８１−ｂは、セグメントアドレス信号ＳＧＡＤ及
びワード線アドレス信号ＷＬＡＤに応じてメモリセルア
レイ８１−ａ及びデータバッファ８１−ｃの動作を制御
する。

【００７３】前記セグメント選択線８３とワード線選択
線８４はほぼ並行して配置され、これらは同等の配線長
を有している。これらセグメント選択線８３とワード線
選択線８４は隣接して配置されているため、容量結合を
有している。

【００７４】そこで、ワード線選択線８４の所定距離
間、例えば全長のほぼ１／４、２／４、３／４の位置に
は増幅器８７−１、８７−２、８７−３が挿入接続され
る。これら増幅器８７−１、８７−２、８７−３は、奇
数個、例えば１個のインバータ回路により構成されてい
る。また、セグメント選択線８３の所定距離間、例えば
全長のほぼ１／２の位置には増幅器８８が挿入接続され
る。この増幅器８８は、偶数個、例えば２個のインバー
タ回路により構成されている。増幅器８７−１、８７−
２、８７−３、及び８８は、セグメント選択線８３とワ
ード線選択線８４間の容量結合を相殺し、信号遅延を低
減する。しかも、増幅器８７−１、８７−２、８７−
３、及び８８により、遅延時間の揺らぎを抑制できるた
め、各アドレス信号を高速に伝播できる。

【００７５】一方、前記読み出しデータ線８９と書き込
みデータ線９０は、ほぼ並行して配置され、これらは同
等の配線長を有している。これら読み出しデータ線８９
と書き込みデータ線９０は隣接して配置されているた
め、容量結合を有している。

【００７６】そこで、書き込みデータ線９０の所定距離
間、例えば全長のほぼ１／２の位置に増幅器９３が挿入
接続される。この増幅器９３は、奇数個、例えば１個の
インバータ回路により構成されている。また、読み出し
データ線８９には増幅器は挿入されていない。メモリマ
クロ８１−１、８１−２のデータバッファ８１−ｃは増
幅器９３の出力端より後方の書き込みデータ線９０に接
続され、メモリマクロ８１−３、８１−４のデータバッ
ファ８１−ｃは増幅器９３の入力端より前方の書き込み
データ線９０に接続される。

【００７７】このように、書き込みデータ線９０に増幅
器９３を接続することにより、これらデータ線に伝播さ
れる信号の遅延時間、及び遅延時間の揺らぎを低減でき
る。したがって、書き込みデータ及び読み出しデータを
高速に伝播することができる。

【００７８】さらに、第８の実施形態の特徴は、４つの
メモリマクロが互いに同期をとって動作することであ
る。各メモリマクロの動作タイミングは、ツリー構造の
クロックライン８２により制御される。ツリー構造のク
ロックライン８２を用いることにより、クロックライン
８２の末端における信号の遅延時間のずれが殆んど生じ
ない。

【００７９】一般に、局所的に配置された回路は、回路
相互を結ぶ配線の遅延が十分に小さい。このため、各回
路を非常に高速に動作させることができる。したがっ
て、高速動作を実現するために重要なことは、長い配線
に生じる信号の伝播遅延と、遅延時間の揺らぎを抑える
ことである。長い配線に伝播される信号とクロック信号
とのタイミングのずれが、フリップフロップ回路を高速
に動作させるための妨げになるからである。

【００８０】しかし、第８の実施形態によれば、上記の
ように、アドレス信号が伝播されるセグメント選択線８
３とワード線選択線８４、及びデータが伝播される読み
出しデータ線８９、書き込みデータ線９０に増幅器８７
−１、８７−２、８７−３、８８、９３を配置すること
により、隣接する配線相互の容量結合を低減でき、信号
の遅延を減少できる。したがって、複数のメモリマクロ
を有する半導体メモリを高速に動作させることができ
る。

【００８１】本発明は、上記各実施形態に限定されるも
のではなく、本発明の要旨を変えない範囲において種々
変形実施可能なことは勿論である。

【００８２】

【発明の効果】以上、詳述したように本発明によれば、
チップ面積の増大及びコストの増加を抑えて配線に伝播
される信号の遅延を低減でき、高速動作が可能な半導体
装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す回路図。

【図２】図１に示す配線１２のシミュレーション結果を
示す波形図。

【図３】図１に示す配線１１のシミュレーション結果を
示す波形図。

【図４】本発明の第２の実施形態を示す回路図。

【図５】図４に示す配線１２のシミュレーション結果を
示す波形図。

【図６】図４に示す配線１１のシミュレーション結果を
示す波形図。

【図７】本発明の第３の実施形態を示す回路図。

【図８】本発明の第４の実施形態を示す回路図。

【図９】本発明の第５の実施形態を示す回路図。

【図１０】本発明の第６の実施形態を示す回路図。

【図１１】本発明の第７の実施形態を示す回路図。

【図１２】本発明の第８の実施形態を示回路図。

【図１３】一般的な隣接する２つの配線を示す回路図。

【図１４】図１３に示す回路のシミュレーション結果を
示す波形図。

【図１５】配線の中間に２段のインバータ回路により構
成された増幅器を接続した場合を示す回路図。

【図１６】図１５に示す回路のシミュレーション結果を
示す波形図。

【符号の説明】

１１、１２…配線（信号配線）、 １３、１４…ドライバ、 １５…増幅器、 ２０、２１−１、２１−２…増幅器、 ３０−１、３０−２、３１…増幅器、 ３２−１〜３２−４…増幅器、 ４０−１、４０−３…上位アドレス線、 ４０−２、４０−４…下位アドレス線、 ４１−１〜４１−４…ロウデコーダ、 ４２−１〜４２−４…メモリセルアレイ、 ４０−５…復号用配線、 ５１−１〜５１−４…復号回路、 ６０−１、６０−３…読み出しデータ線、 ６０−２、６０−４…書き込みデータ線、 ６１−１、６１−２…増幅器、 ６４−１〜６４−４…メモリセルアレイ、 ８１−１〜８１−４…メモリマクロ、 ８３…セグメント選択線、 ８４…ワード線選択線、 ８７−１〜８７−３、８８、９３…増幅器、 ８９…読み出しデータ線、 ９０…書き込みデータ線 １００…半導体チップ。

フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 JJ22 KA28 KB07 KB09 KB36 KB52 KB82 NN03 PP02 5F038 CD05 CD09 CD13 CD16 EZ20 5F064 BB03 BB07 BB12 EE08 EE14 EE16 EE42 EE43 EE46 HH12

Claims (14)

【特許請求の範囲】
1. 【請求項１】 ほぼ並行に配線され、信号を伝播する複
   数の配線と、 前記複数の配線のうち、隣接する２つの配線の一方の配
   線に設けられ、その配線の所定距離間をほぼ１／ｎ（ｎ
   は２以上の整数）等分する少なくとも１つの位置に配置
   された奇数個のインバータ回路からなる第１の増幅器と
   を具備することを特徴とする半導体装置。
2. 【請求項２】 前記隣接する２つの配線の他方の配線に
   設けられ、その配線の所定距離間をほぼ１／ｎ（ｎは２
   以上の整数）等分する少なくとも１つの位置に配置され
   た偶数個のインバータ回路からなる第２の増幅器をさら
   に具備することを特徴とする請求項１記載の半導体装
   置。
3. 【請求項３】 前記各配線は、寄生容量を有し、各配線
   の相互間には、寄生配線間容量を有することを特徴とす
   る請求項１又は２記載の半導体装置。
4. 【請求項４】 前記隣接する２つの配線の他方の配線に
   設けられ、前記他方の配線を駆動する第１のドライバ
   と、 前記隣接する２つの配線の一方の配線に設けられ、前記
   一方の配線を駆動する前記第１のドライバの１／ｎの電
   流駆動能力を有する第２のドライバとを具備し、 前記第１の増幅器は、少なくとも１／ｎの電流駆動能力
   を有することを特徴とする請求項１又は２記載の半導体
   装置。
5. 【請求項５】 それぞれ複数のメモリセルを有する第
   １、第２のメモリセルアレイと、 互いにほぼ並行して配置され、前記第１、第２のメモリ
   セルアレイのメモリセルを選択するアドレス信号を伝播
   する複数のアドレス配線と、 前記第１、第２のメモリセルアレイに対応して配置さ
   れ、前記アドレス配線に伝播されるアドレス信号に応じ
   て前記メモリセルを選択する第１、第２のデコーダと、 前記複数のアドレス配線のうち、隣接する２つのアドレ
   ス配線の一方に設けられ、そのアドレス配線の所定距離
   間をほぼ１／ｎ（ｎは２以上の整数）等分する少なくと
   も１つの位置に配置された奇数個のインバータ回路から
   なる第１の増幅器とを具備することを特徴とする半導体
   装置。
6. 【請求項６】 前記各アドレス配線は、寄生容量を有
   し、各アドレス配線の相互間には、寄生配線間容量を有
   することを特徴とする請求項５記載の半導体装置。
7. 【請求項７】 前記隣接する２つのアドレス配線の他方
   のアドレス配線に設けられ、前記他方のアドレス配線を
   駆動する第１のドライバと、 前記隣接する２つのアドレス配線の一方のアドレス配線
   に設けられ、前記一方のアドレス配線を駆動する前記第
   １のドライバの１／ｎの電流駆動能力を有する第２のド
   ライバとを具備し、 前記第１の増幅器は、少なくとも１／ｎの電流駆動能力
   を有することを特徴とする請求項５又は６記載の半導体
   装置。
8. 【請求項８】 前記隣接する２つのアドレス配線の他方
   に設けられ、そのアドレス配線の所定距離間をほぼ１／
   ｎ（ｎは２以上の整数）等分する少なくとも１つの位置
   に配置された偶数個のインバータ回路からなる第２の増
   幅器をさらに具備することを特徴とする請求項５記載の
   半導体装置。
9. 【請求項９】 前記第１のデコーダの入力端は、前記第
   １の増幅器の入力側に位置する前記一方のアドレス配線
   に接続され、前記第２のデコーダの入力端は前記第１の
   増幅器の出力側に位置する前記一方のアドレス配線に接
   続されることを特徴とする請求項５記載の半導体装置。
10. 【請求項１０】 前記他方のアドレス配線に隣接して配
    置された復号用配線と、 前記復号用配線の所定距離間をほぼ１／ｎ（ｎは２以上
    の整数）等分する少なくとも１つの位置に配置された奇
    数個のインバータ回路からなる第３の増幅器と、 各出力端が前記第１、第２のデコーダの入力端に接続さ
    れた第１、第２の復号回路とをさらに具備し、 前記第１の復号回路の入力端は前記第１、第３の増幅器
    の入力側に位置する前記一方のアドレス配線及び前記復
    号用配線に接続され、前記第２の復号回路の入力端は前
    記第１、第３の増幅器の出力側に位置する前記一方のア
    ドレス配線及び前記復号用配線に接続されることを特徴
    とする請求項９記載の半導体装置。
11. 【請求項１１】 それぞれ複数のメモリセルを有する第
    １、第２のメモリセルアレイと、 前記第１、第２のメモリセルアレイから読み出されたデ
    ータを伝播する第１のデータ線と、 前記第１のデータ線にほぼ並行して配置され、前記第
    １、第２のメモリセルアレイに書き込むデータを伝播す
    る第２のデータ線と、 前記第１のデータ線を前記第１、第２のメモリセルアレ
    イにそれぞれ接続する第１、第２のスイッチと、 前記第２のデータ線を前記第１、第２のメモリセルアレ
    イにそれぞれ接続する第３、第４のスイッチと、 前記第２のデータ線の所定距離間をほぼ１／ｎ（ｎは２
    以上の整数）等分する少なくとも１つの位置に配置さ
    れ、奇数個のインバータ回路により構成された増幅器と
    を具備し、 前記第１のスイッチは前記増幅器の入力側に接続され、
    前記第３のスイッチは前記増幅器の出力側に接続される
    ことを特徴とする半導体装置。
12. 【請求項１２】 半導体チップ上に配置され、それぞれ
    メモリセルアレイを有する複数のメモリマクロと、 前記複数のメモリマクロに共有される第１のアドレス配
    線と、 前記第１のアドレス配線にほぼ並行して配置された第２
    のアドレス配線と、 前記第１のアドレス配線の所定距離間をほぼ１／ｎ（ｎ
    は２以上の整数）等分する少なくとも１つの位置に配置
    された奇数個のインバータ回路からなる第１の増幅器と
    を具備することを特徴とする半導体装置。
13. 【請求項１３】 前記第２のアドレス配線の所定距離間
    をほぼ１／ｎ（ｎは２以上の整数）等分する少なくとも
    １つの位置に配置された偶数個のインバータ回路からな
    る第２の増幅器をさらに具備することを特徴とする請求
    項１２記載の半導体記憶装置。
14. 【請求項１４】 前記複数のメモリマクロに共有され、
    各メモリマクロから読み出されたデータを伝播する第１
    のデータ配線と、 前記第１のデータ配線にほぼ並行して配置され、前記各
    メモリマクロへ書き込みデータを伝播する第２のデータ
    線と、 前記第２のデータ線の所定距離間をほぼ１／ｎ（ｎは２
    以上の整数）等分する少なくとも１つの位置に配置され
    た奇数個のインバータ回路からなる第３の増幅器とをさ
    らに具備することを特徴とする請求項１３記載の半導体
    記憶装置。