JP2003124441A - 耐故障性固体メモリ - Google Patents

Abstract

(57)【要約】 【課題】メモリ製造中に生じる可能性がある欠陥領域を回
避すること。 【解決手段】固体メモリテ゛ハ゛イスは、そのテ゛ハ゛イスの1つの段を
形成（302）し、その段内の欠陥領域を特定（304）し、
段内の欠陥領域を回避するように、段のアト゛レス論理回路
をフ゜ロク゛ラミンク゛する（306）ことにより、製作される。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は情報記憶デバイスに
関する。より具体的には、本発明はワンタイムプログラ
マブル（ＯＴＰ）固体メモリに関する。 【０００２】 【従来の技術】ＰＤＡ、ハンドヘルドコンピュータ、デ
ジタルカメラおよびデジタル音楽プレーヤなどのポータ
ブル装置は、データ、デジタル画像およびＭＰ３ファイ
ルを格納するためのメモリを含む。これらのポータブル
装置のために、種々のタイプのメモリが利用可能であ
る。従来のメモリのタイプには、フラッシュメモリ、ミ
ニハードドライブ、ミニコンパクトディスクおよび磁気
テープが含まれる。しかしながら、これらのメモリタイ
プはそれぞれ、物理的なサイズが大きい、記憶容量が小
さい、コストが比較的高い、堅牢性（robustness）が低
い、アクセス速度が遅い、電力消費が大きいなどの制約
のうちの１つまたは複数の制約を有する。 【０００３】ダイオードベース(diode-based)の固体Ｏ
ＰＴメモリが、２００１年６月５日に出願された譲受人
の米国特許出願第０９／８７５，３５６号に開示され
る。従来のメモリと比較すると、ダイオードベースのメ
モリは、高い耐衝撃性、少ない消費電力、速いアクセス
速度、適度な転送速度および良好な記憶容量を有する。
ダイオードベースのメモリは、ポータブル装置の標準的
なポータブルインターフェース（たとえば、ＰＣＭＣＩ
Ａ、ＣＦ）に適合することができる。 【０００４】ダイオードベースのメモリデバイスのアド
レス論理回路は、メインメモリと同じ段に形成される。
ダイオードベースの多段メモリデバイスでは、各段がメ
インメモリおよびアドレス論理回路を有する（ＤＲＡＭ
のような従来の固体メモリとは異なる）。さらに、ダイ
オードベースのメモリデバイスのアドレス論理回路はプ
ログラム可能である。アドレス論理回路は、各層が製造
された後にプログラムされてもよい。マスキングが必要
とされないため、物理的な処理が簡単になる。 【０００５】 【発明が解決しようとする課題】アドレス論理回路およ
びメインメモリにおける欠陥領域は、製造中に生じる可
能性がある。これらの欠陥領域は、特定のメモリエレメ
ントを使用不可能にする。 【０００６】 【課題を解決するための手段】本発明の一態様によれ
ば、固体メモリデバイスは、そのデバイスの１つの段を
形成し、その段内の欠陥領域を特定し、その段内の欠陥
領域を回避するように、その段のアドレス論理回路をプ
ログラミングすることにより製造される。 【０００７】本発明の他の態様および利点は、本発明の
原理を一例として示す、添付図面に関連してなされる、
以下の詳細な説明から明らかになるであろう。 【０００８】 【発明の実施の形態】図１を参照すると、固体メモリデ
バイスの１つの段８が示される。その段８は、メインメ
モリ１０と、プログラマブルアドレス論理回路１２、１
４とを含む。メモリメモリ１０は、ＯＴＰメモリエレメ
ント１６の交点抵抗性アレイと、メモリエレメント１６
の各行に沿って延びるワード線１８として機能するトレ
ースと、メモリエレメント１６の各列に沿って延びるビ
ット線２０として機能するトレースとを含む。メモリエ
レメント１６の各行には１つのワード線１８が存在し、
メモリエレメント１６の各列には１つのビット線２０が
存在することができる。各メモリエレメント１６は、ワ
ード線１８とビット線２０との交点に配置される。その
段８を簡単に図示するために比較的少数のメモリエレメ
ント１６しか示されないが、実際には任意のサイズのア
レイを使用できる。 【０００９】アドレス論理回路１２、１４は、読出しお
よび書込み動作中にメモリエレメント１６をアドレス指
定するために、組み合わせダイオード論理回路を用い
る。アドレス論理回路１２、１４は、ワード線１８を選
択するためのＯＴＰ行デコーダ１２を含む。行デコーダ
１２は、行アドレス線２２に供給されるアドレスを復号
化することにより、ワード線１８を選択する（そのアド
レスは、外部の行アドレスドライバ２４によって供給さ
れ得る）。行デコーダ１２は、複数のＯＴＰアドレスエ
レメント２６を含む。行デコーダ１２の各アドレスエレ
メント２６は、ワード線１８と行アドレス線２２との交
点に存在する。 【００１０】また、アドレス論理回路１２、１４は、ビ
ット線２０を選択するためのＯＴＰ列デコーダ１４も含
む。列デコーダ１４は、列アドレス線２８に供給される
アドレスを復号化することにより、ビット線２０を選択
する（そのアドレスは、外部の列アドレスドライバ３０
によって供給され得る）。また、列デコーダ１４は、複
数のＯＴＰアドレスエレメント２６も含む。列デコーダ
１４の各アドレスエレメント２６は、ビット線２０と列
アドレス線２８との交点に存在する。 【００１１】各ワード線１８の一端は行センス論理回路
３４において終端する。行センス論理回路３４は多数の
センス抵抗３６を含み、各センス抵抗３６は、行電源線
３８とワード線１８の一端との間に接続される。行セン
ス線４０がワード線１８と交差する。また、行センス論
理回路３４は多数のセンスエレメント４２も含み、各セ
ンスエレメント４２は、行センス線４０とワード線１８
との間に接続される。 【００１２】各ビット線２０の一端は列センス論理回路
４４において終端する。列センス論理回路４４は多数の
センス抵抗３６を含み、各センス抵抗３６は、列電源線
４６とビット線２０の一端との間に接続される。列セン
ス線４８がビット線２０と交差する。また、列センス論
理回路４４は多数のセンスエレメント４２も含み、各セ
ンスエレメント４２は、列センス線４８とビット線２０
との間に接続される。 【００１３】行プログラミング線５０が、メインメモリ
１０と行デコーダ１２との間にあり、ワード線１８と交
差する。プログラミングエレメント５２が、行プログラ
ミング線５０とワード線１８との間に接続される。 【００１４】列プログラミング線５４が、メインメモリ
１０と列デコーダ１４との間にあり、ビット線２０と交
差する。プログラミングエレメント５２が、列プログラ
ミング線５４とビット線２０との間に接続される。 【００１５】メモリエレメント１６、アドレスエレメン
ト２６、センスエレメント４２およびプログラミングエ
レメント５２は全てダイオードを使用するものとするこ
とができる。これは段８の製作を簡単にする。 【００１６】異なるタイプのプログラマブルエレメント
１６／２６／４２／５２が図２のａ〜ｃに示される。図
２のａのプログラマブルエレメントは、ダイオード１１
２と直列に結合されたヒューズ１１０を含む。プログラ
ミング前に、そのエレメントの抵抗状態は低抵抗状態で
あり、ヒューズ１１０は無傷である。プログラミング
中、そのエレメントの抵抗状態は、ヒューズ１１０を
「溶断」することにより、低抵抗状態から高抵抗状態に
変化させることができる。 【００１７】図２のｂのプログラマブルエレメントは、
ダイオード１２２と直列に結合された抵抗１２０を含
む。プログラミング前に、そのエレメントの抵抗状態は
低抵抗状態であり、抵抗１２０は無傷である。プログラ
ミング中に、そのエレメントの抵抗状態は、抵抗１２０
を「溶断」することにより、低抵抗状態から高抵抗状態
に変化させることができる。 【００１８】図２のｃのプログラマブルエレメントはダ
イオード１３２のみを含む。プログラミング前に、ダイ
オード１３２は無傷であり、その抵抗状態は低抵抗状態
である。プログラミング中に、ダイオード１３２は開放
され、その抵抗状態を低抵抗状態から高抵抗状態に変化
させることができる。そのようなダイオード１３２はヒ
ューズとして機能する。代替案において、ダイオード１
３２は、プログラミング中に高抵抗状態から低抵抗状態
に移行するアンチヒューズとして機能することができ
る。 【００１９】プログラマブルエレメント１６／２６／４
２／５２は、図２のａ〜ｃに示されるタイプに限定され
ない。たとえば、そのプログラマブルエレメント１６／
２６／４２／５２は、ダイオードの代わりにトランジス
タを含むことができる。 【００２０】ここで図１を参照すると、段８は以下のよ
うに製作され得る。基板上に列線（ビット線）２０が形
成され、列線２０上にシリコンの多層薄膜が形成され、
その薄膜上にワード線１８が形成される。各プログラマ
ブルエレメント１６／２６／４２／５２は、２つの交差
するトレース（Ｔ）間にある薄膜（Ｆ）の部分として形
成され得る（図３を参照）。プログラマブルエレメント
１６／２６／４２／５２のサイズは、交差するトレース
間の重なり合う面積と、薄膜の厚みとによって決定され
る。たとえば、メインメモリ１０内のダイオードは、交
差するワード線１８とビット線２０との間にある薄膜の
部分として形成される。 【００２１】薄膜の種々の層は、適切にドーピングされ
（および／または、結晶性およびアモルファスのシリコ
ンの組み合わせを有し）、ダイオード１１２、１２２お
よび１３２が形成される。適切にドーピングされた付加
層が追加され、抵抗１２０、ヒューズ１１０またはアン
チヒューズを形成することができる。センス抵抗３６
は、ワード線１８およびビット線２０の端部を修正する
ことにより形成され得る。行および列アドレスドライバ
２４および３０が基板上に形成されてもよい。 【００２２】段８が製作された後のデバイス製作中に、
行および列デコーダ１２および１４がプログラミングさ
れてもよい。デコーダ１２および１４は、選択されたア
ドレスエレメントの抵抗状態を低抵抗状態から高抵抗状
態に（またはその逆に）変化させることによりプログラ
ミングされる。メインメモリをアドレス指定するための
組み合わせ論理回路の細部（すなわち、アドレスエレメ
ントが選択されることに関する詳細）は、譲受人の米国
特許出願第０９／８７５，３５６号に開示される。デコ
ーダ１２および１４をプログラミングするための種々の
態様が以下に説明される。 【００２３】行デコーダ１２および列デコーダ１４に行
アドレスおよび列アドレスを供給することにより、メイ
ンメモリ１０にデータを書き込むことができる。書込み
電流は、選択されたワード線１８および選択されたビッ
ト線２０を流れ、それゆえ、選択されたワード線１８
と、選択されたビット線２０との交点にあるメモリエレ
メント１６を流れる。書込み電流は、選択されたエレメ
ントの抵抗状態を（たとえば、図２のａのヒューズ１１
０を開放するか、図２のｂの抵抗１２０を開放するか、
図２のｃのダイオード１３２を開放するか、またはアン
チヒューズを短絡するかによって）変化させるだけの十
分な大きさである。 【００２４】メモリエレメント１６の抵抗状態は、行お
よび列デコーダ１２および１４に行および列アドレスを
供給することにより検出（センシング）され得る。ある
電圧が第２の行センス線４０に印加され、逆の極性の電
圧が第２の列センス線４８に印加される。センス電流
は、選択されたワード線１８および選択されたビット線
２０を流れ、それゆえ、選択されたワード線１８と選択
されたビット線２０との交点にあるメモリエレメント１
６を流れる。センス電流の大きさは、選択されたメモリ
エレメント１６の抵抗状態を示す。 【００２５】各アドレスエレメント２６は、プログラミ
ング中に破壊され得るリンクを有する。たとえば、ヒュ
ーズ１１０は、図２のａに示されるアドレスエレメント
のリンクであり、抵抗１２０は図２のｂのアドレスエレ
メントのリンクであり、ダイオード１３２は図２のｃの
アドレスエレメントのリンクである。各リンクは、一般
に太陽電池およびディスプレイに使用される感光材料か
ら作成される。たとえば、リンクは、リンドープト層を
有するアモルファスシリコンから作成され得る。真性ア
モルファスシリコンの導電率は典型的には、ドープトア
モルファスシリコンの１０^６分の１である。しかしなが
ら、光を照射される場合、真性領域の導電率は、ドープ
ト領域の導電率と同じレベルまで上昇する。アドレスエ
レメント２６に光を照射することにより、アドレスエレ
メント２６を流れる電流の密度は、リンクが溶断される
点まで上昇する。 【００２６】ここで図４を参照すると、「選択された」
アドレスエレメント２６の抵抗状態を変化させる方法が
示される。選択されたアドレスエレメントは×で示され
る。これらの選択されたエレメントは、プログラミング
中にそれらの抵抗状態が変化することになる。選択され
ないアドレスエレメントは○で示される。これらの選択
されないアドレスエレメントは、プログラミング中にそ
れらの抵抗状態が変化しないであろう。 【００２７】行デコーダ１２のプログラミング中に、電
圧（−Ｖ）が行プログラミング線５０にわたって印加さ
れ、逆の極性の電圧（＋Ｖ）が行センス線４０に印加さ
れる（列デコーダ１４のプログラミング中には、電圧が
列プログラミング線５４にわたって印加され、逆の極性
の電圧が列センス線４８に印加される）。これにより、
背中合わせに接続された２つのダイオード間に有効に電
圧が印加されるであろう。その電圧は、プログラミング
エレメント５２のダイオードに順方向バイアスがかけら
れ、アドレスエレメント２６のダイオードに逆方向バイ
アスがかけられるように印加される。その電圧は、行お
よび列アドレスドライバ２４および３０によって印加さ
れ得る。 【００２８】選択されたアドレスエレメント２６に電磁
（ＥＭ）放射線が加えられる。その電磁放射線は、選択
されたアドレスエレメントの導電率を著しく上昇させる
のに十分な強度である。結果として、選択されたアドレ
スエレメントを流れる電流の密度が増加する。この電流
密度の増加によって、選択されたアドレスエレメントの
リンクが開放する。選択されないアドレスエレメントの
リンクは破壊されないままである。 【００２９】プログラミングエレメント５２は、選択さ
れたアドレスエレメント２６よりも高い通電能力を有す
る。 【００３０】アドレスダイオード（アドレスエレメン
ト）２６のこの光学的なプログラミングは、アドレス指
定可能なレーザダイオードを含む治具を用いることによ
り実行され得る。レーザダイオードは、選択されたアド
レスエレメント２６にのみ光を照射する。レンズおよび
他の光学要素を用いて、選択されたアドレスエレメント
２６上にＥＭ放射線を集束させることができる。全ての
選択されたエレメント２６は、同時に光を照射されるこ
ともでき、それにより、全ての選択されたアドレスエレ
メント２６の抵抗状態が同時に変化する。 【００３１】代替案において、選択されないアドレスエ
レメントが光の照射からマスクされ、その層に対して全
面的に光を照射することができる。マスクされたアドレ
スエレメントの抵抗状態は変化しないであろう。 【００３２】選択されたアドレスエレメント２６にＥＭ
放射線を加えるために、トレースは、ＥＭ放射線に対し
て透過性を有するようになされてもよい。これらの透過
性のトレース用の材料は、液晶ディスプレイで使用され
るタイプとすることができる。透過性のトレースを作成
することに対する代案として、ＥＭ放射線が、選択され
たアドレスエレメント２６に誘導されてもよい。 【００３３】ここで、選択されたアドレスエレメント２
６の抵抗状態を変化させることに対する別のアプローチ
を説明する。各デコーダ１２および１４内の選択されな
いアドレスエレメントは、選択されるアドレスエレメン
ト２６よりも大きな通電能力を有するように形成され
る。デコーダ１２および１４のプログラミング中に、上
述のように、全てのアドレスエレメントには逆方向バイ
アスがかけられ、センスエレメントには順方向バイアス
がかけられる。結果として、選択されたアドレスエレメ
ントおよび選択されないアドレスエレメントに電流が流
れる。この電流によって、選択されたアドレスエレメン
ト２６のリンクは破壊されるが、選択されないアドレス
エレメントのリンクは破壊されない。 【００３４】それらのリンクは、選択されたアドレスエ
レメント２６にＥＭ放射線を加えることなく破壊され得
る。それゆえ、それらのリンクは、光導電性ではない材
料から作成され得る。しかしながら、それらのリンクを
光導電性材料から作成し、選択されたアドレスエレメン
ト２６にプログラミング中に光を照射することにより、
リンクを破壊する際の信頼性を高めることができる。 【００３５】メモリエレメント１６および選択されたア
ドレスエレメント２６は、最小の分解能（resolution）
で作成されることができ、このため最適な記憶容量を可
能にする。選択されないアドレスエレメントは、最小分
解能よりアドレス線のサイズを大きくし、アドレス線と
交差するメモリ線（すなわち、ワード線およびビット
線）の部分を大きくすることにより、より大きな寸法で
作成され得る。 【００３６】図５ａ〜図５ｃは、選択されたアドレスエ
レメント２６ａと、拡大された選択されないアドレスエ
レメント２６ｂに関する種々のレイアウトを示す。アド
レスプロトコルが、隣接する拡大された（選択されな
い）アドレスエレメント２６ｂを有する列がないことを
保証できる場合には、そのアドレス論理回路は、図５ａ
に示される構成を有することができる。図５ａは１つの
行デコーダ１２を示しており、その行デコーダにおいて
は、列はいかなる隣接する拡大された（選択されない）
アドレスエレメント２６ｂを全く含まない。そのように
は示されていないが、アドレスエレメント２６ａおよび
２６ｂは、完全に接触するピッチで形成され得る。 【００３７】そのアドレスプロトコルがそのような保証
を与えることができず、それによりそのアドレス論理回
路が１つの列内に、隣接する拡大されたアドレスエレメ
ントを含むことができる場合には、ワード線１８間の距
離は長くされるかもしれない。しかしながら、これによ
り、メインメモリのデータ記憶密度が減少するであろ
う。 【００３８】代わりに、図５ｂに示されるように、行デ
コーダ１２が、一定間隔の２つの組１２ａおよび１２ｂ
に分割されてもよい。奇数番目のワード線１８ａは、偶
数番目のワード線１８ｂと互いに組み合わせられる。第
１の組のアドレス線２２ａは奇数番目のワード線１８ａ
と交差し、第２の組のアドレス線２２ｂは偶数番目のワ
ード線１８ｂと交差する。第１および第２の組のアドレ
ス線２２ａおよび２２ｂは、同じアドレス信号を受信す
る。 【００３９】このアプローチによって、隣接するメモリ
エレメント２６ｂのサイズを３倍まで大きくすることが
可能になるが、依然として選択されたメモリエレメント
２６ａが最小分解能で製作されることが可能になる。ア
ドレスプロトコルが、隣接する拡大された（選択されな
い）アドレスエレメント２６ｂを有する列がないことを
保証できる場合には、隣接しない拡大されたメモリエレ
メント２６ｂのサイズを５倍に大きくすることができる
（図５ｃを参照）。 【００４０】図５ａ〜図５ｃは行デコーダ１２に関して
のみ説明された。しかしながら、同じ原理を、列デコー
ダ１４に適用することができる。 【００４１】ここで図６ａを参照すると、欠陥管理を可
能にするメモリデバイスの段２０８の一部が示される。
その段２０８は、メインメモリ２１０と、行デコーダ２
１２と、行センス論理回路２３４とを含む。行センス論
理回路２３４はセンス抵抗２３６を含む。その段２０８
はさらに、ワード線２１８と、ビット線２２０と、行ア
ドレス線２２２と、電源線２３８と、行センス線２４０
と、行プログラミング線２４２とを含む。アドレス指定
し、センシングし、およびプログラミングするための列
側にあるエレメントは示されない。選択されたアドレス
エレメントは×で示され、選択されないアドレスエレメ
ントは○で示される。 【００４２】段８の欠陥領域は文字Ｄによって特定され
る。たとえば、欠陥領域Ｄは、２つの隣接するワード線
２１８の短絡によって引き起こされる可能性がある。欠
陥領域Ｄは、２つの関連する行を使用不可能にする。 【００４３】行デコーダ２１２は、欠陥領域Ｄを回避す
るようにプログラミングすることができる。欠陥領域Ｄ
に対応するワード線２１８は、メインメモリ２１０から
切断される。たとえば、これらのワード線２１８におい
て破壊（断線）部が形成される場合がある。代替案にお
いて、これらのワード線２１８のセンス抵抗２３６が開
放されてもよい。センス抵抗２３６が、アモルファスシ
リコンのような光導電性材料から作成される場合、電流
を抵抗に流し（たとえば、アドレス線および書込み線を
駆動電圧に対してバイアスし）、その後、ＥＭ放射線を
加えることにより、センス抵抗を開放または「溶断」す
ることができる。ＥＭ放射線を加えることにより導電率
が上昇する。電流が増加することにより、光を照射され
たセンス抵抗が溶断される。 【００４４】切断されたワード線は予備のワード線によ
って置き換えられる。いくらかのワード線ならびにそれ
らの接続されるメモリ、アドレスおよびセンスエレメン
トは予備部品として確保される。図６ａは、段２０８の
最後のいくつかのワード線が予備部品として確保される
ことを示す（ブロック２１１によって示される）。しか
しながら、予備部品の場所はそのように限定されない。
予備のワード線は、段２０８内の任意の場所に存在でき
る。最初のうち、予備部品に接続される全てのアドレス
エレメントは選択されない。 【００４５】予備のワード線は付加的な論理回路２５２
を有する。各アドレス線２５４は、予備のアドレスエレ
メント２５６によって対応する予備のワード線に接続さ
れる。符号化（encoding）は、選択された予備のアドレ
スエレメント２５６を光学的にプログラミングすること
により実行され得る。 【００４６】図６ｂは、欠陥領域Ｄを回避するために再
マッピングされるデコーダ２１２を示す。欠陥領域Ｄに
関連する２つのワード線２１８ａおよび２１８ｂは、そ
れらのセンス抵抗２３６を開放することにより切断され
る。 【００４７】２つの予備の線２１８ｃおよび２１８ｄ
が、切断された２つの線２１８ａおよび２１８ｂの代わ
りに用いられる。これら２つの代わりに用いられる予備
の線２１８ｃおよび２１８ｄに接続されるアドレスエレ
メント２５６は、２つの切断された線２１８ａおよび２
１８ｂのための選択されたアドレスエレメントおよび選
択されないアドレスエレメントの抵抗状態と一致するよ
うにプログラミングされている。従って、ここで、これ
ら２つの代わりに用いられる予備の線２１８ｃおよび２
１８ｄは、切断されたワード線２１８ａおよび２１８ｂ
と同じアドレスを有する。これらの代わりに用いられる
２つの予備の線２１８ｃおよび２１８ｄに接続される予
備のアドレスエレメントは高抵抗状態に変化し、ひいて
は行デコーダ２１２から有効に取り外される。 【００４８】未使用の予備の線２１８ｅは、そのセンス
抵抗２３６を開放することにより切断される。 【００４９】ここで図７を参照すると、多段固体メモリ
デバイスを製作する方法が示される。そのデバイスの第
１の段が形成（ブロック３０２）された後、第１の段内
の欠陥が特定される（ブロック３０４）。そのような欠
陥は、以下に限定はしないが、一方または両方の交点ワ
イヤの切断または欠陥、およびデータ線間の短絡を含
む。それらの欠陥は、メインメモリ内の各交点のＩ−Ｖ
特性を測定することにより特定され得る。 【００５０】欠陥が特定された後に、デコーダが、著し
い数の欠陥を回避するようにプログラミングされる（ブ
ロック３０６）。そのプログラミングによって、欠陥レ
ベルは、ゼロ、または誤り訂正に対して許容可能なレベ
ル（すなわち、誤り訂正にストレスまたは過度の負担を
かけないレベル）まで削減される。 【００５１】後続の段が形成される（ブロック３０
８）。１つの段が形成される（ブロック３０２）度に、
その段内の欠陥が特定され（ブロック３０４）、その段
上のデコーダが、欠陥を回避するようにプログラミング
される（ブロック３０６）。 【００５２】全ての段が形成された後に、メモリデバイ
スが完成する（ブロック３１０）。メモリデバイスを完
成させることの一部として、アドレス線が接続され、イ
ンターフェース回路が追加され、全ての段がパッケージ
ングされる。 【００５３】メインメモリの設計および製作の詳細、多
段のアドレス指定、多層の１チップへのパッケージン
グ、メインメモリに対する読出しおよび書込み等は、譲
受人の米国特許出願第０９／８７５，３５６号に開示さ
れる。 【００５４】この方法によって、個々の段において欠陥
管理を実施することが可能になり、それゆえ、１つの段
内の欠陥領域の問題が回避され、別の段の同じメモリ領
域を利用することはなくなる。また、欠陥のアドレス位
置を物理的に再配置する態様で欠陥管理が実施され、そ
の結果、再マッピングするための欠陥リストは不要であ
る。これは、メモリシステムの利用を簡単にする。 【００５５】ここで図８を参照すると、多段固体メモリ
デバイス４１０が示される。多数の段４１２は互いの上
に積み重ねられる。従来の半導体メモリとは異なり、そ
れぞれの層（段）４１２にデコーダが形成される。各層
４１２は、メモリシステムインターフェース４１６によ
って制御／インターフェース回路４１４に接続される。
制御／インターフェース回路４１４は基板に形成され
る。制御／インターフェース回路４１４は誤り訂正符号
（ＥＣＣ）機能および欠陥管理機能、ならびにデバイス
４１０を動作させるための機能を実行する。これらの機
能は、書込み電圧を設定することと、書込みイネーブル
線を設定することと、電源センスストライピングを制御
することと、論理アドレスを物理メモリ位置にアクセス
するために必要なアドレス線パターンに変換することに
よりメモリをアドレス指定することと、センス線出力の
データ読出し処理とを含む。 【００５６】デバイス４１０は、層によって共有される
制御／インターフェース回路に限定されない。代わり
に、各段４１２は自らの制御／インターフェース回路を
有することができる。 【００５７】メインメモリは、アドレス論理回路と同じ
態様で、同時に、工場においてプログラミングされ得
る。メインメモリは、マイクロコード、マップデータ等
で予めプログラミングされてもよい。 【００５８】本発明は、上述され、図示された特定の実
施形態に限定されない。代わりに、本発明は特許請求の
範囲にしたがって解釈される。 【００５９】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．固体メモリデバイスを製造する方法であって、前記
デバイスの１つの段を形成すること（302）と、前記段
内の欠陥領域を特定すること（304）と、及び前記段内
の欠陥領域を回避するように、前記段のアドレス論理回
路をプログラミングすること（306）とからなる、方
法。 ２．前記デバイスの少なくとも１つの付加的な段が形成
され（302、308）、各付加的な段の前記アドレス論理回
路が、欠陥を回避するようにプログラミングされる（30
6）、上記１に記載の方法。 ３．前記アドレス論理回路が、前記段内の欠陥領域に関
連する線を特定し、前記特定された線内のリンクが開放
されるまで、前記特定された線を流れる電流密度を増加
させることによりプログラミングされる（306）、上記
１に記載の方法。 ４．前記電流密度が、前記リンクに光を照射することに
より増加する、上記３に記載の方法。 ５．前記段（412）が予備の線（218c、218d、218e）を
含み、その予備の線（218c、218d、218e）に接続された
アドレス論理回路（252）が、前記特定された線（218
a、218b）を置き換えるために符号化され、未使用の予
備線（218e）が切断される、上記３に記載の方法。 【００６０】 【発明の効果】本発明により、製造中に生じる可能性が
ある欠陥領域を回避することが可能になる。

【図面の簡単な説明】 【図１】固体メモリデバイスの１つの段のブロック図で
ある。 【図２】ａ〜ｃは、その段内の異なるタイプのプログラ
マブルエレメントを示す図である。 【図３】プログラマブルエレメントを示す別の図であ
る。 【図４】アドレスエレメントの抵抗状態を変化させる方
法を示す図である。 【図５ａ】デコーダの選択されたアドレスエレメントお
よび選択されないアドレスエレメントのための異なるレ
イアウトを示す図である。 【図５ｂ】デコーダの選択されたアドレスエレメントお
よび選択されないアドレスエレメントのための異なるレ
イアウトを示す図である。 【図５ｃ】デコーダの選択されたアドレスエレメントお
よび選択されないアドレスエレメントのための異なるレ
イアウトを示す図である。 【図６ａ】欠陥管理を可能にする固体メモリデバイスの
１つの段の図である。 【図６ｂ】欠陥管理を可能にする固体メモリデバイスの
１つの段の図である。 【図７】多段固体メモリデバイスにおいて欠陥を回避す
る方法を示す図である。 【図８】多段固体メモリデバイスの図である。 【符号の説明】 10、210 メインメモリ 12、212 行デコーダ 14 列デコーダ 16 メモリエレメント 20、220 ビット線 26、26a、26b アドレスエレメント 34、234 行センス論理回路 50 行プログラミング線 52 プログラミングエレメント 54 列プログラミング線 218a〜218e 予備のワード線

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 CR12 CR13 CR15 GA27 LA04 LA05 LA10 ZA10 ZA20 5L106 AA07 CC04 CC13 CC17 CC32 GG06 GG07

Claims (1)

1. 【特許請求の範囲】 【請求項１】 固体メモリデバイスを製造する方法であ
   って、 前記デバイスの１つの段を形成すること（302）と、 前記段内の欠陥領域を特定すること（304）と、及び前
   記段内の欠陥領域を回避するように、前記段のアドレス
   論理回路をプログラミングすること（306）とからな
   る、方法。