JP2003132012A - バス制御システムおよびバス制御方法 - Google Patents
バス制御システムおよびバス制御方法Info
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Abstract
(57)【要約】
【課題】 外部バス制御装置における外部バスコントロ
ーラの追加および削減を容易に実施できるバス制御シス
テムおよびバス制御方法を提供する。 【解決手段】 外部バス制御装置２は、外部バスＥＸＢ
ＵＳに接続された複数の装置（例えば、ＳＲＡＭ、ＤＲ
ＡＭ）に各々対応した第１及び第２バスコントローラ１
５、１６と、外部バスアービタ１７とを有している。第
１及び第２外部バスコントローラ１５、１６は、外部バ
ス使用要求信号ＢＲＱ１、ＢＲＱ２を各々出力し、外部
バスの使用権を得る。第１及び第２外部バスコントロー
ラ１５、１６が外部バスの使用を終了した際には、外部
バス使用要求信号ＢＲＱ１、ＢＲＱ２の出力を中止し、
その直後にオフタイム信号ＯＦＴ１，ＯＦＴ２を出力す
る。これにより、この期間において、複数の装置がバス
を使用することが防止される。
ーラの追加および削減を容易に実施できるバス制御シス
テムおよびバス制御方法を提供する。 【解決手段】 外部バス制御装置２は、外部バスＥＸＢ
ＵＳに接続された複数の装置（例えば、ＳＲＡＭ、ＤＲ
ＡＭ）に各々対応した第１及び第２バスコントローラ１
５、１６と、外部バスアービタ１７とを有している。第
１及び第２外部バスコントローラ１５、１６は、外部バ
ス使用要求信号ＢＲＱ１、ＢＲＱ２を各々出力し、外部
バスの使用権を得る。第１及び第２外部バスコントロー
ラ１５、１６が外部バスの使用を終了した際には、外部
バス使用要求信号ＢＲＱ１、ＢＲＱ２の出力を中止し、
その直後にオフタイム信号ＯＦＴ１，ＯＦＴ２を出力す
る。これにより、この期間において、複数の装置がバス
を使用することが防止される。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の装置が接続
されたバスを制御するバス制御システム及びバス制御方
法に関する。特に、本発明は、バスに接続された装置が
バスを使用する場合に、複数のバスコントローラを内蔵
したバス制御装置を使用してバスを制御するバス制御シ
ステム及びバス制御方法に関する。
されたバスを制御するバス制御システム及びバス制御方
法に関する。特に、本発明は、バスに接続された装置が
バスを使用する場合に、複数のバスコントローラを内蔵
したバス制御装置を使用してバスを制御するバス制御シ
ステム及びバス制御方法に関する。
【０００２】
【従来の技術】一つのバスライン（例えば、外部バスラ
イン）に例えばＲＯＭ、ＳＲＡＭ、ＤＲＡＭ等の複数の
装置あるいは機器が接続されたシステムが、従来から知
られている。このシステムでは、ＣＰＵ或いは制御装置
からの制御コマンド、アドレス、データ等の信号が、複
数の装置で共有されたバスラインを通して各装置に伝達
される。
イン）に例えばＲＯＭ、ＳＲＡＭ、ＤＲＡＭ等の複数の
装置あるいは機器が接続されたシステムが、従来から知
られている。このシステムでは、ＣＰＵ或いは制御装置
からの制御コマンド、アドレス、データ等の信号が、複
数の装置で共有されたバスラインを通して各装置に伝達
される。
【０００３】複数の装置が一つのバスラインを共有する
場合には、同時に複数の装置がバスラインを使用するこ
とはできない。従って、バスラインの使用は、バス制御
装置内で調整される（調停される。）。詳細には、複数
の装置に対応する複数のバスコントローラの動作が制御
されることによって、バスラインの使用が制御される。
一般的に、複数のバスコントローラからバス使用要求信
号が出力された場合、これらのバス使用要求信号には優
先順位が設定される。バスラインの使用許可は、この優
先順位に従って、各バスコントローラに対して与えられ
る。各バスコントローラから出力されるバス使用要求信
号に優先順位を設定し、各バスコントローラにバスライ
ンの使用許可を与える装置は、バスアービタと称されて
いる。
場合には、同時に複数の装置がバスラインを使用するこ
とはできない。従って、バスラインの使用は、バス制御
装置内で調整される（調停される。）。詳細には、複数
の装置に対応する複数のバスコントローラの動作が制御
されることによって、バスラインの使用が制御される。
一般的に、複数のバスコントローラからバス使用要求信
号が出力された場合、これらのバス使用要求信号には優
先順位が設定される。バスラインの使用許可は、この優
先順位に従って、各バスコントローラに対して与えられ
る。各バスコントローラから出力されるバス使用要求信
号に優先順位を設定し、各バスコントローラにバスライ
ンの使用許可を与える装置は、バスアービタと称されて
いる。
【０００４】図１は、従来のバス制御装置の概略構成を
示すブロック図である。
示すブロック図である。
【０００５】外部バス制御装置１には、外部バスＥＸＢ
ＵＳが接続されている。外部バスＥＸＢＵＳには、図示
されていないＲＯＭ、ＳＲＡＭ、ＤＲＡＭ等の複数の装
置あるいは機器が接続されている。
ＵＳが接続されている。外部バスＥＸＢＵＳには、図示
されていないＲＯＭ、ＳＲＡＭ、ＤＲＡＭ等の複数の装
置あるいは機器が接続されている。
【０００６】外部バス制御装置１は、中央演算装置（Ｃ
ＰＵ）１１と、第１外部バスコントローラ１２と、第２
外部バスコントローラ１３と、外部バスアービタ１４と
を有している。
ＰＵ）１１と、第１外部バスコントローラ１２と、第２
外部バスコントローラ１３と、外部バスアービタ１４と
を有している。
【０００７】中央演算装置（ＣＰＵ）１１は、例えば上
記複数の装置に対してアドレス信号を出力する。また、
ＣＰＵ１１は、上記複数の装置に対してデータを送信
し、上記複数の装置からデータを受信する。さらに、Ｃ
ＰＵ１１は、各装置あるいは機器に対してアクセス要求
を発行する。また、ＣＰＵ１１は、各装置に対するアク
セスの終了通知を受信する。
記複数の装置に対してアドレス信号を出力する。また、
ＣＰＵ１１は、上記複数の装置に対してデータを送信
し、上記複数の装置からデータを受信する。さらに、Ｃ
ＰＵ１１は、各装置あるいは機器に対してアクセス要求
を発行する。また、ＣＰＵ１１は、各装置に対するアク
セスの終了通知を受信する。
【０００８】第１外部バスコントローラ１２および第２
外部バスコントローラ１３は、ＣＰＵ１から出力される
信号が外部バスＥＸＢＵＳ上を伝達可能になるように、
ＣＰＵ１から出力される信号を変換する。
外部バスコントローラ１３は、ＣＰＵ１から出力される
信号が外部バスＥＸＢＵＳ上を伝達可能になるように、
ＣＰＵ１から出力される信号を変換する。
【０００９】外部バスアービタ１４は、第１外部バスコ
ントローラ１２から出力されるバス使用要求信号と第２
外部バスコントローラ１３から出力される外部バス使用
要求信号に対して優先順位を設定する。そして、外部バ
スアービタ１４は、何れかの外部バスコントローラに対
して外部バスラインの使用許可信号を出力する。それに
より、複数のバス使用要求信号の間で調整（調停）が実
施される。
ントローラ１２から出力されるバス使用要求信号と第２
外部バスコントローラ１３から出力される外部バス使用
要求信号に対して優先順位を設定する。そして、外部バ
スアービタ１４は、何れかの外部バスコントローラに対
して外部バスラインの使用許可信号を出力する。それに
より、複数のバス使用要求信号の間で調整（調停）が実
施される。
【００１０】また、図１中に１１〜１４で示された各ブ
ロックには、制御タイミングのベース信号となるクロッ
ク信号ＣＬＫ、および、初期化のためのリセット信号Ｒ
ＳＴが入力される。
ロックには、制御タイミングのベース信号となるクロッ
ク信号ＣＬＫ、および、初期化のためのリセット信号Ｒ
ＳＴが入力される。
【００１１】第１外部バスコントローラ１２は、ＣＰＵ
１１からの制御によってのみ外部バス使用要求信号を出
力するコントローラである。言い変えると、第１外部バ
スコントローラ１２は、ＣＰＵ１１の動作に同期して外
部バス使用要求信号を出力する外部バスコントローラで
ある。以下、このような外部バスコントローラは、受動
タイプの外部バスコントローラと称される。
１１からの制御によってのみ外部バス使用要求信号を出
力するコントローラである。言い変えると、第１外部バ
スコントローラ１２は、ＣＰＵ１１の動作に同期して外
部バス使用要求信号を出力する外部バスコントローラで
ある。以下、このような外部バスコントローラは、受動
タイプの外部バスコントローラと称される。
【００１２】第１外部バスコントローラ１２は、ＣＰＵ
１１とのインターフェース部であるＣＰＵ側インターフ
ェース（Ｉ／Ｆ）２１と、外部バスアービタ１４とのイ
ンターフェース部であるアービタ側インターフェース
（Ｉ／Ｆ）２２とを有している。
１１とのインターフェース部であるＣＰＵ側インターフ
ェース（Ｉ／Ｆ）２１と、外部バスアービタ１４とのイ
ンターフェース部であるアービタ側インターフェース
（Ｉ／Ｆ）２２とを有している。
【００１３】アービタ側Ｉ／Ｆ２２の中には、外部バス
ＥＸＢＵＳに接続されたＲＯＭ、ＳＲＡＭ、ＤＲＡＭ等
のデータの読み出し動作等が競合することを避けるため
のオフタイム期間の値を格納するオフタイム記憶部３１
が設けられている。オフタイム期間の値は、装置（機
器）及びその動作速度によって異なっている。
ＥＸＢＵＳに接続されたＲＯＭ、ＳＲＡＭ、ＤＲＡＭ等
のデータの読み出し動作等が競合することを避けるため
のオフタイム期間の値を格納するオフタイム記憶部３１
が設けられている。オフタイム期間の値は、装置（機
器）及びその動作速度によって異なっている。
【００１４】ＣＰＵ側Ｉ／Ｆ２１は、ＣＰＵ１１からア
ドレス信号ＡＤＲおよびアクセス要求信号ＡＲＱを受信
する。また、ＣＰＵ側Ｉ／Ｆ２１は、ＣＰＵ１１にアク
セス終了信号ＡＥＤ１を出力する。さらに、ＣＰＵ側Ｉ
／Ｆ２１は、ＣＰＵ１１に対してデータＤＡＴを送信
し、ＣＰＵ１１からデータＤＡＴを受信する。
ドレス信号ＡＤＲおよびアクセス要求信号ＡＲＱを受信
する。また、ＣＰＵ側Ｉ／Ｆ２１は、ＣＰＵ１１にアク
セス終了信号ＡＥＤ１を出力する。さらに、ＣＰＵ側Ｉ
／Ｆ２１は、ＣＰＵ１１に対してデータＤＡＴを送信
し、ＣＰＵ１１からデータＤＡＴを受信する。
【００１５】また、ＣＰＵ側Ｉ／Ｆ２１は、アービタ側
Ｉ／Ｆ２２に読み出し要求ＲＲＱ１および書き込み要求
ＷＲＱ１を送信し、アービタ側Ｉ／Ｆ２２から外部バス
アクセス終了信号ＤＥＤ１を受信する。
Ｉ／Ｆ２２に読み出し要求ＲＲＱ１および書き込み要求
ＷＲＱ１を送信し、アービタ側Ｉ／Ｆ２２から外部バス
アクセス終了信号ＤＥＤ１を受信する。
【００１６】アービタ側Ｉ／Ｆ２２は、外部バスアービ
タ１４に、アドレス信号ＡＤＲ１、データイネーブル信
号ＤＥＮ１、外部バス使用要求信号ＢＲＱ１、データ信
号ＤＡＴ１を送信し、外部バスアービタ１４から、デー
タ信号ＤＡＴ１、外部バス使用許可信号ＢＡＭ１を受信
する。なお、オフタイム記憶部３１内に格納された各オ
フタイムデータは、１つのアドレスへのアクセスの終了
時における外部バス使用要求信号ＢＲＱ１の延長期間を
示している。このオフタイム期間を設けることにより、
現在のアクセスと次回のアクセスとの間で、外部バスＥ
ＸＢＵＳに接続された装置間でデータ読み出し動作等の
競合が起きることが防止される。
タ１４に、アドレス信号ＡＤＲ１、データイネーブル信
号ＤＥＮ１、外部バス使用要求信号ＢＲＱ１、データ信
号ＤＡＴ１を送信し、外部バスアービタ１４から、デー
タ信号ＤＡＴ１、外部バス使用許可信号ＢＡＭ１を受信
する。なお、オフタイム記憶部３１内に格納された各オ
フタイムデータは、１つのアドレスへのアクセスの終了
時における外部バス使用要求信号ＢＲＱ１の延長期間を
示している。このオフタイム期間を設けることにより、
現在のアクセスと次回のアクセスとの間で、外部バスＥ
ＸＢＵＳに接続された装置間でデータ読み出し動作等の
競合が起きることが防止される。
【００１７】第２外部バスコントローラ１３は、ＣＰＵ
１１の制御による外部バス使用要求と、自発的な外部バ
ス使用要求を出力することができるコントローラであ
る。自発的な外部バス使用要求とは、リフレッシュが必
要とされるＤＲＡＭのような外部バスＥＸＢＵＳに接続
された装置側からの要求に基づき、所定間隔で発行され
る要求である。言い換えると、第２外部バスコントロー
ラ１３は、ＣＰＵ１１の動作とは非同期に外部バス要求
信号を出力することもできるコントローラである。以
下、このような外部バスコントローラは、受動タイプ/
自発タイプの外部バスコントローラと称される。
１１の制御による外部バス使用要求と、自発的な外部バ
ス使用要求を出力することができるコントローラであ
る。自発的な外部バス使用要求とは、リフレッシュが必
要とされるＤＲＡＭのような外部バスＥＸＢＵＳに接続
された装置側からの要求に基づき、所定間隔で発行され
る要求である。言い換えると、第２外部バスコントロー
ラ１３は、ＣＰＵ１１の動作とは非同期に外部バス要求
信号を出力することもできるコントローラである。以
下、このような外部バスコントローラは、受動タイプ/
自発タイプの外部バスコントローラと称される。
【００１８】第２外部バスコントローラ１３は、ＣＰＵ
１１とのインターフェース部であるＣＰＵ側インターフ
ェース（Ｉ／Ｆ）４１と、外部バスアービタ１４とのイ
ンターフェース部であるアービタ側インターフェース
（Ｉ／Ｆ）４２とを有している。
１１とのインターフェース部であるＣＰＵ側インターフ
ェース（Ｉ／Ｆ）４１と、外部バスアービタ１４とのイ
ンターフェース部であるアービタ側インターフェース
（Ｉ／Ｆ）４２とを有している。
【００１９】アービタ側Ｉ／Ｆ４２の中には、外部バス
ＥＸＢＵＳに接続されたＲＯＭ、ＳＲＡＭ、ＤＲＡＭ等
に使用される制御信号等の競合を避けるためのオフタイ
ム期間の値を格納するオフタイム記憶部５１と、自発的
な外部バス使用要求を生成する自発要求生成部５２とが
設けられている。
ＥＸＢＵＳに接続されたＲＯＭ、ＳＲＡＭ、ＤＲＡＭ等
に使用される制御信号等の競合を避けるためのオフタイ
ム期間の値を格納するオフタイム記憶部５１と、自発的
な外部バス使用要求を生成する自発要求生成部５２とが
設けられている。
【００２０】ＣＰＵ側Ｉ／Ｆ４１は、ＣＰＵ１１からア
ドレス信号ＡＤＲおよびアクセス要求信号ＡＲＱを受信
する。また、ＣＰＵ側Ｉ／Ｆ４１は、ＣＰＵ１１にアク
セス終了信号ＡＥＤ２を送信する。さらに、ＣＰＵ側Ｉ
／Ｆ４１は、ＣＰＵ１１に対してデータＤＡＴを送信
し、ＣＰＵ１１からデータＤＡＴを受信する。
ドレス信号ＡＤＲおよびアクセス要求信号ＡＲＱを受信
する。また、ＣＰＵ側Ｉ／Ｆ４１は、ＣＰＵ１１にアク
セス終了信号ＡＥＤ２を送信する。さらに、ＣＰＵ側Ｉ
／Ｆ４１は、ＣＰＵ１１に対してデータＤＡＴを送信
し、ＣＰＵ１１からデータＤＡＴを受信する。
【００２１】また、ＣＰＵ側Ｉ／Ｆ４１は、アービタ側
Ｉ／Ｆ４２に、読み出し要求ＲＲＱ２および書き込み要
求ＷＲＱ２を送信し、アービタ側Ｉ／Ｆ４２から外部バ
スアクセス終了信号ＤＥＤ２を受信する。
Ｉ／Ｆ４２に、読み出し要求ＲＲＱ２および書き込み要
求ＷＲＱ２を送信し、アービタ側Ｉ／Ｆ４２から外部バ
スアクセス終了信号ＤＥＤ２を受信する。
【００２２】アービタ側Ｉ／Ｆ４２は、外部バスアービ
タ１４に、アドレス信号ＡＤＲ２、データイネーブル信
号ＤＥＮ２、外部バス使用要求信号ＢＲＱ２、データ信
号ＤＡＴ２を送信し、外部バスアービタ１４から、デー
タ信号ＤＡＴ２、外部バス使用許可信号ＢＡＭ２を受信
する。また、外部バス使用要求信号ＢＲＱ２は、外部バ
スアービタ１４に送信されると共に、第１外部バスコン
トローラ１２にも送信される。
タ１４に、アドレス信号ＡＤＲ２、データイネーブル信
号ＤＥＮ２、外部バス使用要求信号ＢＲＱ２、データ信
号ＤＡＴ２を送信し、外部バスアービタ１４から、デー
タ信号ＤＡＴ２、外部バス使用許可信号ＢＡＭ２を受信
する。また、外部バス使用要求信号ＢＲＱ２は、外部バ
スアービタ１４に送信されると共に、第１外部バスコン
トローラ１２にも送信される。
【００２３】オフタイム記憶部５１内に格納された各オ
フタイムデータは、オフタイム記憶部３１と同様に、１
つのアドレスへのアクセスの終了時における外部バス使
用要求信号ＢＲＱ２の延長期間を示している。このオフ
タイム期間を設けることにより、現在のアクセスと次回
のアクセスとの間で、外部バスＥＸＢＵＳに接続された
装置間でデータ読み出し動作等の競合が起きることが防
止される。
フタイムデータは、オフタイム記憶部３１と同様に、１
つのアドレスへのアクセスの終了時における外部バス使
用要求信号ＢＲＱ２の延長期間を示している。このオフ
タイム期間を設けることにより、現在のアクセスと次回
のアクセスとの間で、外部バスＥＸＢＵＳに接続された
装置間でデータ読み出し動作等の競合が起きることが防
止される。
【００２４】自発要求生成部５２で生成された自発要求
は、外部バスＥＸＢＵＳに接続された装置がＤＲＡＭで
ある場合には、ＤＲＡＭへのリフレッシュ要求である。
この要求は、所定のリフレッシュサイクル期間毎に、Ｃ
ＰＵからの要求によらず、自発要求生成部５２から生成
される。
は、外部バスＥＸＢＵＳに接続された装置がＤＲＡＭで
ある場合には、ＤＲＡＭへのリフレッシュ要求である。
この要求は、所定のリフレッシュサイクル期間毎に、Ｃ
ＰＵからの要求によらず、自発要求生成部５２から生成
される。
【００２５】図２は、第２外部バスコントローラ１３
が、ＣＰＵの動作に同期して外部バス使用要求信号ＢＲ
Ｑ２を送信する場合のタイミングチャートである。図２
では、例えば、Ｔ１〜Ｔ１５のクロックタイミングに合
わせて処理が実行される。
が、ＣＰＵの動作に同期して外部バス使用要求信号ＢＲ
Ｑ２を送信する場合のタイミングチャートである。図２
では、例えば、Ｔ１〜Ｔ１５のクロックタイミングに合
わせて処理が実行される。
【００２６】図２において（ａ）は外部バス制御装置１
の各ブロックに供給されるクロック信号ＣＬＫであり、
（ｃ）はＣＰＵ１１から第１外部バスコントローラ１２
および第２外部バスコントローラ１３に出力されるアド
レス信号ＡＤＲであり、（ｄ）はＣＰＵ１１から第１外
部バスコントローラ１２および第２外部バスコントロー
ラ１３に出力されるアクセス要求信号ＡＲＱである。
の各ブロックに供給されるクロック信号ＣＬＫであり、
（ｃ）はＣＰＵ１１から第１外部バスコントローラ１２
および第２外部バスコントローラ１３に出力されるアド
レス信号ＡＤＲであり、（ｄ）はＣＰＵ１１から第１外
部バスコントローラ１２および第２外部バスコントロー
ラ１３に出力されるアクセス要求信号ＡＲＱである。
【００２７】また、（ｅ）は第１外部バスコントローラ
１２によるアクセスの終了を示すアクセス終了信号ＡＥ
Ｄ１であり、（ｆ）は外部バスコントローラ１２から外
部バスアービタ１４へ出力されるアドレス信号ＡＤＲ１
であり、（ｇ）は第１外部バスコントローラ１２と外部
バスアービタ１４との間で入出力されるデータＤＡＴ１
であり、（ｈ）は第１外部バスコントローラ１２から外
部バスアービタ１４へ出力される外部バス使用要求信号
ＢＲＱ１であり、（ｉ）は外部バスアービタ１４から外
部バスコントローラ１２に出力される外部バス使用許可
信号ＢＡＭ１である。
１２によるアクセスの終了を示すアクセス終了信号ＡＥ
Ｄ１であり、（ｆ）は外部バスコントローラ１２から外
部バスアービタ１４へ出力されるアドレス信号ＡＤＲ１
であり、（ｇ）は第１外部バスコントローラ１２と外部
バスアービタ１４との間で入出力されるデータＤＡＴ１
であり、（ｈ）は第１外部バスコントローラ１２から外
部バスアービタ１４へ出力される外部バス使用要求信号
ＢＲＱ１であり、（ｉ）は外部バスアービタ１４から外
部バスコントローラ１２に出力される外部バス使用許可
信号ＢＡＭ１である。
【００２８】図２において、（ｌ）は第２外部バスコン
トローラ１３によるアクセスの終了を示すアクセス終了
信号ＡＥＤ２であり、（ｍ）は第２外部バスコントロー
ラ１３から外部バスアービタ１４へ出力されるアドレス
信号ＡＤＲ２であり、（ｎ）は第２外部バスコントロー
ラ１３と外部バスアービタ１４との間で入出力されるデ
ータＤＡＴ２であり、（ｏ）は第２外部バスコントロー
ラ１３から外部バスアービタ１４へ出力される外部バス
使用要求信号ＢＲＱ２であり、（ｐ）は外部バスアービ
タ１４から第２外部バスコントローラ１３に出力される
外部バス使用許可信号ＢＡＭ２である。
トローラ１３によるアクセスの終了を示すアクセス終了
信号ＡＥＤ２であり、（ｍ）は第２外部バスコントロー
ラ１３から外部バスアービタ１４へ出力されるアドレス
信号ＡＤＲ２であり、（ｎ）は第２外部バスコントロー
ラ１３と外部バスアービタ１４との間で入出力されるデ
ータＤＡＴ２であり、（ｏ）は第２外部バスコントロー
ラ１３から外部バスアービタ１４へ出力される外部バス
使用要求信号ＢＲＱ２であり、（ｐ）は外部バスアービ
タ１４から第２外部バスコントローラ１３に出力される
外部バス使用許可信号ＢＡＭ２である。
【００２９】また、（ｒ）は外部バスアービタ１４から
外部バスＥＸＢＵＳに送信されるアドレス信号ＡＤＲＸ
であり、（ｓ）は外部バスアービタ１４と外部バスＥＸ
ＢＵＳとの間で送受信されるデータ信号ＤＡＴＸであ
る。
外部バスＥＸＢＵＳに送信されるアドレス信号ＡＤＲＸ
であり、（ｓ）は外部バスアービタ１４と外部バスＥＸ
ＢＵＳとの間で送受信されるデータ信号ＤＡＴＸであ
る。
【００３０】次に、第２外部バスコントローラ１３が、
ＣＰＵの動作に同期して外部バス使用要求信号ＢＲＱ２
を送信する場合の外部バス制御装置１の動作を説明す
る。（この動作は第１モードと称される。） ここで、外部バスＥＸＢＵＳには、例えば第１のＳＲＡ
Ｍと第２のＳＲＡＭとが接続されているものと仮定す
る。アドレス信号Ａ１は第１のＳＲＡＭを指定するアド
レスであり、アドレス信号Ａ２は第２のＳＲＡＭを指定
するアドレスである。なお、この第１のＳＲＡＭへのデ
ータの送受信は、第１外部バスコントローラ１２が実行
し、この第２のＳＲＡＭへのデータの送受信は、第２外
部バスコントローラ１３が実行する。
ＣＰＵの動作に同期して外部バス使用要求信号ＢＲＱ２
を送信する場合の外部バス制御装置１の動作を説明す
る。（この動作は第１モードと称される。） ここで、外部バスＥＸＢＵＳには、例えば第１のＳＲＡ
Ｍと第２のＳＲＡＭとが接続されているものと仮定す
る。アドレス信号Ａ１は第１のＳＲＡＭを指定するアド
レスであり、アドレス信号Ａ２は第２のＳＲＡＭを指定
するアドレスである。なお、この第１のＳＲＡＭへのデ
ータの送受信は、第１外部バスコントローラ１２が実行
し、この第２のＳＲＡＭへのデータの送受信は、第２外
部バスコントローラ１３が実行する。
【００３１】まず、ＣＰＵ１１はアドレス信号ＡＤＲと
してアドレス信号Ａ１を第１外部バスコントローラ１２
へ出力する。さらに、ＣＰＵ１１はＨレベルのアクセス
要求信号ＡＲＱを出力する。これ以降、第１のＳＲＡＭ
に対するアクセスが開始される。なお、今回のアクセス
が第１のＳＲＡＭへのデータの書き込みである場合は、
書き込み要求ＷＲＱ１が出力され、今回のアクセスが第
１のＳＲＡＭからのデータの読み出しである場合は、読
み出し要求ＲＲＱ１が出力される。しかし、これらの要
求については説明を省略する。（期間Ｔ１） 第１外部バスコントローラ１２は、Ｈレベルのアクセス
要求信号ＡＲＱに応答して、Ｈレベルの外部バス使用要
求信号ＢＲＱ１を出力する。（期間Ｔ２） 次に、外部バスアービター１４は、Ｈレベルの外部バス
使用要求信号ＢＲＱ２が存在しないことを検出して、Ｈ
レベルの外部バス使用要求信号ＢＲＱ１に応答して、Ｈ
レベルの外部バス使用許可信号ＢＡＭ１を第１外部バス
コントローラ１２に返答する。さらに、第１外部バスコ
ントローラ１２は、アドレス信号ＡＤＲ１としてアドレ
ス信号Ａ１を外部バスアービター１４へ出力する。さら
に、第１外部バスコントローラ１２は、データ信号ＤＡ
Ｔ１としてデータ信号Ｄ１を外部バスアービター１４へ
出力する。外部バス使用許可信号ＢＡＭ１がＨレベルに
遷移したことに応答して、アドレス信号ＡＤＲＸとして
アドレス信号Ａ１が外部バスＥＸＢＵＳに出力され、デ
ータ信号ＤＡＴＸとしてデータ信号Ｄ１が外部バスＥＸ
ＢＵＳに出力される。（期間Ｔ３） 以降、例えば、第１のＳＲＡＭからのデータの読み出し
動作が実行される。
してアドレス信号Ａ１を第１外部バスコントローラ１２
へ出力する。さらに、ＣＰＵ１１はＨレベルのアクセス
要求信号ＡＲＱを出力する。これ以降、第１のＳＲＡＭ
に対するアクセスが開始される。なお、今回のアクセス
が第１のＳＲＡＭへのデータの書き込みである場合は、
書き込み要求ＷＲＱ１が出力され、今回のアクセスが第
１のＳＲＡＭからのデータの読み出しである場合は、読
み出し要求ＲＲＱ１が出力される。しかし、これらの要
求については説明を省略する。（期間Ｔ１） 第１外部バスコントローラ１２は、Ｈレベルのアクセス
要求信号ＡＲＱに応答して、Ｈレベルの外部バス使用要
求信号ＢＲＱ１を出力する。（期間Ｔ２） 次に、外部バスアービター１４は、Ｈレベルの外部バス
使用要求信号ＢＲＱ２が存在しないことを検出して、Ｈ
レベルの外部バス使用要求信号ＢＲＱ１に応答して、Ｈ
レベルの外部バス使用許可信号ＢＡＭ１を第１外部バス
コントローラ１２に返答する。さらに、第１外部バスコ
ントローラ１２は、アドレス信号ＡＤＲ１としてアドレ
ス信号Ａ１を外部バスアービター１４へ出力する。さら
に、第１外部バスコントローラ１２は、データ信号ＤＡ
Ｔ１としてデータ信号Ｄ１を外部バスアービター１４へ
出力する。外部バス使用許可信号ＢＡＭ１がＨレベルに
遷移したことに応答して、アドレス信号ＡＤＲＸとして
アドレス信号Ａ１が外部バスＥＸＢＵＳに出力され、デ
ータ信号ＤＡＴＸとしてデータ信号Ｄ１が外部バスＥＸ
ＢＵＳに出力される。（期間Ｔ３） 以降、例えば、第１のＳＲＡＭからのデータの読み出し
動作が実行される。
【００３２】次に、第１のＳＲＡＭに対するアクセスが
終了すると、第１外部バスコントローラ１２は、Ｈレベ
ルのアクセス終了信号ＡＥＤ１をＣＰＵ１１に出力す
る。ＣＰＵ１１は、Ｈレベルのアクセス終了信号ＡＥＤ
１を受信して、再びＨレベルのアクセス要求信号ＡＲＱ
を出力する。このＨレベルのアクセス要求信号ＡＲＱ
は、次のアクセスサイクルが開始されることを示す。ま
た、ＣＰＵ１１は、次のサイクルにおいて、第２のＳＲ
ＡＭに対するアクセスを開始するために、アドレス信号
ＡＤＲとしてアドレス信号Ａ２を第２バスコントローラ
１３へ出力する。（期間Ｔ１1） 次に、第２バスコントローラ１３は、Ｈレベルのアクセ
ス要求信号ＡＲＱに応答して、Ｈレベルの外部バス要求
信号ＢＲＱ２を出力する。なお、第１のＳＲＡＭに対す
るアクセスは終了したが、オフタイム記憶部３１に格納
された第１のＳＲＡＭに関するオフタイム期間、アクセ
ス要求信号ＢＲＱ１のＨレベルは維持される。（期間Ｔ
１２） 次に、外部バスアービター１４は、外部バス使用要求信
号ＢＲＱ１がまだＨレベルであることを検出し、外部バ
ス使用許可信号ＢＡＭ２のＬレベルを維持させる。一
方、オフタイム期間が終了したので、この期間Ｔ１３で
は、Ｈレベルのアクセス要求信号ＢＲＱ１がＬレベルへ
変化する。（期間Ｔ１３） 次に、外部バスアービター１４は、外部バス使用要求信
号ＢＲＱ１がＬレベルに変化したことを検出して、Ｈレ
ベルの外部バス使用要求信号ＢＲＱ２に応答して、Ｈレ
ベルの外部バス使用許可信号ＢＡＭ２を第２外部バスコ
ントローラ１３に返答する。また、外部バスアービター
１４は、Ｌレベルの外部バス使用要求信号ＢＲＱ１に応
答して、Ｈレベルの外部バス使用許可信号ＢＡＭ１をＬ
レベルに変化させる。
終了すると、第１外部バスコントローラ１２は、Ｈレベ
ルのアクセス終了信号ＡＥＤ１をＣＰＵ１１に出力す
る。ＣＰＵ１１は、Ｈレベルのアクセス終了信号ＡＥＤ
１を受信して、再びＨレベルのアクセス要求信号ＡＲＱ
を出力する。このＨレベルのアクセス要求信号ＡＲＱ
は、次のアクセスサイクルが開始されることを示す。ま
た、ＣＰＵ１１は、次のサイクルにおいて、第２のＳＲ
ＡＭに対するアクセスを開始するために、アドレス信号
ＡＤＲとしてアドレス信号Ａ２を第２バスコントローラ
１３へ出力する。（期間Ｔ１1） 次に、第２バスコントローラ１３は、Ｈレベルのアクセ
ス要求信号ＡＲＱに応答して、Ｈレベルの外部バス要求
信号ＢＲＱ２を出力する。なお、第１のＳＲＡＭに対す
るアクセスは終了したが、オフタイム記憶部３１に格納
された第１のＳＲＡＭに関するオフタイム期間、アクセ
ス要求信号ＢＲＱ１のＨレベルは維持される。（期間Ｔ
１２） 次に、外部バスアービター１４は、外部バス使用要求信
号ＢＲＱ１がまだＨレベルであることを検出し、外部バ
ス使用許可信号ＢＡＭ２のＬレベルを維持させる。一
方、オフタイム期間が終了したので、この期間Ｔ１３で
は、Ｈレベルのアクセス要求信号ＢＲＱ１がＬレベルへ
変化する。（期間Ｔ１３） 次に、外部バスアービター１４は、外部バス使用要求信
号ＢＲＱ１がＬレベルに変化したことを検出して、Ｈレ
ベルの外部バス使用要求信号ＢＲＱ２に応答して、Ｈレ
ベルの外部バス使用許可信号ＢＡＭ２を第２外部バスコ
ントローラ１３に返答する。また、外部バスアービター
１４は、Ｌレベルの外部バス使用要求信号ＢＲＱ１に応
答して、Ｈレベルの外部バス使用許可信号ＢＡＭ１をＬ
レベルに変化させる。
【００３３】さらに、第２外部バスコントローラ１３
は、データ信号ＤＡＴ２としてデータ信号Ｄ２を外部バ
スアービター１４へ出力する。外部バス使用許可信号Ｂ
ＡＭ２がＨレベルに遷移したことに応答して、アドレス
信号ＡＤＲＸとしてアドレス信号Ａ２が外部バスＥＸＢ
ＵＳに出力され、データ信号ＤＡＴＸとしてデータ信号
Ｄ２が外部バスＥＸＢＵＳに出力される。これ以降、第
２のＳＲＡＭに対するアクセスが開始される。すなわ
ち、外部バスＥＸＢＵＳの使用権が、第１の外部バスコ
ントローラ１２から第２の外部バスコントローラ１３に
移ったことになる。（期間Ｔ１４） 図３は、ＣＰＵの動作に同期して外部バス使用要求信号
ＢＲＱ２を送信する第２外部バスコントローラ１３を有
する外部バス制御装置１の動作の概略を示すフローチャ
ートである。すなわち、図３は、上記第１モードの動作
説明の要約である。
は、データ信号ＤＡＴ２としてデータ信号Ｄ２を外部バ
スアービター１４へ出力する。外部バス使用許可信号Ｂ
ＡＭ２がＨレベルに遷移したことに応答して、アドレス
信号ＡＤＲＸとしてアドレス信号Ａ２が外部バスＥＸＢ
ＵＳに出力され、データ信号ＤＡＴＸとしてデータ信号
Ｄ２が外部バスＥＸＢＵＳに出力される。これ以降、第
２のＳＲＡＭに対するアクセスが開始される。すなわ
ち、外部バスＥＸＢＵＳの使用権が、第１の外部バスコ
ントローラ１２から第２の外部バスコントローラ１３に
移ったことになる。（期間Ｔ１４） 図３は、ＣＰＵの動作に同期して外部バス使用要求信号
ＢＲＱ２を送信する第２外部バスコントローラ１３を有
する外部バス制御装置１の動作の概略を示すフローチャ
ートである。すなわち、図３は、上記第１モードの動作
説明の要約である。
【００３４】外部バス使用要求信号ＢＲＱ１が出力され
る。（ステップＳ１） 外部バス使用許可信号ＢＡＭ１が出力される。（ステッ
プＳ２） 第１外部バスコントローラ１２が外部バスＥＸＢＵＳの
使用を終了しているか否かが判断される。（ステップＳ
３） 第１外部バスコントローラ１２が外部バスの使用を終了
していない場合には、ステップＳ３が繰り返される。
（ステップＳ３：ＮＯ） 第１外部バスコントローラ１２が外部バスの使用を終了
した場合には、外部バス使用要求信号ＢＲＱ１がオフタ
イム分だけ延長される。（ステップＳ４） 外部バス使用要求信号ＢＲＱ２が出力される。（ステッ
プＳ５） ステップＳ４で延長された外部バス使用要求信号ＢＲＱ
１の出力が終了したか否かが判断される。（ステップＳ
６） 外部バス使用要求信号ＢＲＱ１の出力が終了していない
場合には、ステップＳ６が繰り返される。（ステップＳ
６：ＮＯ） 外部バス使用要求信号ＢＲＱ１の出力が終了した場合に
は、外部バス使用許可信号ＢＡＭ１の出力が中止され
る。（ステップＳ７） 外部バス使用許可信号ＢＡＭ２が出力される。（ステッ
プＳ８） 以上のように、図２および図３では、ＣＰＵ１１の動作
に同期して外部バス使用要求信号ＢＲＱ２を出力する第
２外部バスコントローラ１３が説明されている。
る。（ステップＳ１） 外部バス使用許可信号ＢＡＭ１が出力される。（ステッ
プＳ２） 第１外部バスコントローラ１２が外部バスＥＸＢＵＳの
使用を終了しているか否かが判断される。（ステップＳ
３） 第１外部バスコントローラ１２が外部バスの使用を終了
していない場合には、ステップＳ３が繰り返される。
（ステップＳ３：ＮＯ） 第１外部バスコントローラ１２が外部バスの使用を終了
した場合には、外部バス使用要求信号ＢＲＱ１がオフタ
イム分だけ延長される。（ステップＳ４） 外部バス使用要求信号ＢＲＱ２が出力される。（ステッ
プＳ５） ステップＳ４で延長された外部バス使用要求信号ＢＲＱ
１の出力が終了したか否かが判断される。（ステップＳ
６） 外部バス使用要求信号ＢＲＱ１の出力が終了していない
場合には、ステップＳ６が繰り返される。（ステップＳ
６：ＮＯ） 外部バス使用要求信号ＢＲＱ１の出力が終了した場合に
は、外部バス使用許可信号ＢＡＭ１の出力が中止され
る。（ステップＳ７） 外部バス使用許可信号ＢＡＭ２が出力される。（ステッ
プＳ８） 以上のように、図２および図３では、ＣＰＵ１１の動作
に同期して外部バス使用要求信号ＢＲＱ２を出力する第
２外部バスコントローラ１３が説明されている。
【００３５】以降の説明では、第２外部バスコントロー
ラ１３が、ＣＰＵ１１の動作とは非同期に外部バス使用
要求信号ＢＲＱ２を出力する場合を説明する。（この動
作は第２モードと称される。） すなわち、第２外部バスコントローラ１３は、外部バス
ＥＸＢＵＳに接続されたＤＲＡＭのリフレッシュ要求の
ために、自発的に外部バス使用要求信号ＢＲＱ２を出力
する。
ラ１３が、ＣＰＵ１１の動作とは非同期に外部バス使用
要求信号ＢＲＱ２を出力する場合を説明する。（この動
作は第２モードと称される。） すなわち、第２外部バスコントローラ１３は、外部バス
ＥＸＢＵＳに接続されたＤＲＡＭのリフレッシュ要求の
ために、自発的に外部バス使用要求信号ＢＲＱ２を出力
する。
【００３６】ここで、外部バスＥＸＢＵＳには、第２の
ＳＲＡＭに代わってＤＲＡＭが接続されている。従っ
て、アドレス信号Ａ２はＤＲＡＭを指定するアドレスで
ある。なお、このＤＲＡＭへのデータの送受信は、第２
外部バスコントローラ１３が実行する。
ＳＲＡＭに代わってＤＲＡＭが接続されている。従っ
て、アドレス信号Ａ２はＤＲＡＭを指定するアドレスで
ある。なお、このＤＲＡＭへのデータの送受信は、第２
外部バスコントローラ１３が実行する。
【００３７】図４は、第２外部バスコントローラ１３
が、自発的に外部バス使用要求信号ＢＲＱ２を送信する
場合のタイミングチャートである。
が、自発的に外部バス使用要求信号ＢＲＱ２を送信する
場合のタイミングチャートである。
【００３８】図４と図２との主な差異は以下の通りであ
る。
る。
【００３９】（１）第１のＳＲＡＭへのアクセス要求が
連続して発行される。すなわち、期間Ｔ１１において、
ＣＰＵ１１が出力するアドレス信号ＡＤＲが、前回のサ
イクルに引き続きアドレス信号Ａ１である。
連続して発行される。すなわち、期間Ｔ１１において、
ＣＰＵ１１が出力するアドレス信号ＡＤＲが、前回のサ
イクルに引き続きアドレス信号Ａ１である。
【００４０】（２）バス使用要求信号ＢＲＱ２が、期間
Ｔ５において、アクセス要求信号ＡＲＱとは無関係にＨ
レベルになる。これは図５において、ステップＳ１３に
対応する。
Ｔ５において、アクセス要求信号ＡＲＱとは無関係にＨ
レベルになる。これは図５において、ステップＳ１３に
対応する。
【００４１】（３）アクセス要求信号ＢＲＱ１が、期間
Ｔ１４において、再びＨレベルになる。これは図５にお
いて、ステップＳ１９に対応する。
Ｔ１４において、再びＨレベルになる。これは図５にお
いて、ステップＳ１９に対応する。
【００４２】この第２モードでは、外部バス使用要求信
号ＢＲＱ２が、ＣＰＵ１１が出力するアクセス要求信号
ＡＲＱとは非同期に出力される。（外部バス使用要求信
号ＢＲＱ２は、ＣＰＵ１１とは非同期にアクティブ状態
になる。） このようなアクセス要求は、以下のような場合に無視さ
れる可能性が有る。すなわち、図４に示されているよう
に、連続した２つのサイクルにおいて、ＣＰＵ１１が第
１のＳＲＡＭにアクセスしようと試みる場合である。
号ＢＲＱ２が、ＣＰＵ１１が出力するアクセス要求信号
ＡＲＱとは非同期に出力される。（外部バス使用要求信
号ＢＲＱ２は、ＣＰＵ１１とは非同期にアクティブ状態
になる。） このようなアクセス要求は、以下のような場合に無視さ
れる可能性が有る。すなわち、図４に示されているよう
に、連続した２つのサイクルにおいて、ＣＰＵ１１が第
１のＳＲＡＭにアクセスしようと試みる場合である。
【００４３】このような場合、図４中で矢印Ａが示して
いる点線で示されているように、ＣＰＵ１１から出力さ
れたアドレスＡ１に従って、外部バス使用要求信号ＢＲ
Ｑ１のＨレベルが維持される。その結果、次のサイクル
では、第１のＳＲＡＭが再びアクセスされ、ＤＲＡＭへ
のアクセスが無視されてしまう。その結果、ＤＲＡＭの
データが破壊される可能性がある。
いる点線で示されているように、ＣＰＵ１１から出力さ
れたアドレスＡ１に従って、外部バス使用要求信号ＢＲ
Ｑ１のＨレベルが維持される。その結果、次のサイクル
では、第１のＳＲＡＭが再びアクセスされ、ＤＲＡＭへ
のアクセスが無視されてしまう。その結果、ＤＲＡＭの
データが破壊される可能性がある。
【００４４】この第２のモードにおいては、このような
アクセス要求信号ＢＲＱ２を受け付けるために、アクセ
スが終了する度に外部バス使用要求信号ＢＲＱ１のレベ
ルをＬレベルに変化させている。つまり、アクセス要求
信号ＢＲＱ２が受け付けられるように、オフタイム期間
後に、外部バス使用要求信号ＢＲＱ１が強制的にＬレベ
ルに設定される。これにより、外部バス使用許可が、外
部バスコントローラ１２から外部バスコントローラ１３
へ移される。
アクセス要求信号ＢＲＱ２を受け付けるために、アクセ
スが終了する度に外部バス使用要求信号ＢＲＱ１のレベ
ルをＬレベルに変化させている。つまり、アクセス要求
信号ＢＲＱ２が受け付けられるように、オフタイム期間
後に、外部バス使用要求信号ＢＲＱ１が強制的にＬレベ
ルに設定される。これにより、外部バス使用許可が、外
部バスコントローラ１２から外部バスコントローラ１３
へ移される。
【００４５】以上のように、従来の外部バス制御装置１
では、特に第２のモードを実行するために、第１外部バ
スコントローラ１２が、第２外部バスコントローラ１３
から出力される外部バス使用要求信号ＢＲＱ２を監視し
ていた。
では、特に第２のモードを実行するために、第１外部バ
スコントローラ１２が、第２外部バスコントローラ１３
から出力される外部バス使用要求信号ＢＲＱ２を監視し
ていた。
【００４６】
【発明が解決しようとする課題】しかしながら、上記し
た従来の外部バス制御装置では、受動タイプ/自発タイ
プの外部バスコントローラ（第２の外部バスコントロー
ラに対応する。）を新たに追加する場合、この受動タイ
プの外部バスコントローラの外部バス使用要求信号を、
他の外部バスコントローラ（第１の外部バスコントロー
ラに対応する。） 全てに入力させる必要がある。従って、他の外部コント
ローラにおいては、この外部バス使用要求信号を受信す
るための新たな回路設計が必要となる。この新たな回路
設計は、追加すべき外部バスコントローラの数が変更さ
れる度に、すなわち、外部バスＥＸＢＵＳに接続される
装置の数が変更される度に変更する必要がある。
た従来の外部バス制御装置では、受動タイプ/自発タイ
プの外部バスコントローラ（第２の外部バスコントロー
ラに対応する。）を新たに追加する場合、この受動タイ
プの外部バスコントローラの外部バス使用要求信号を、
他の外部バスコントローラ（第１の外部バスコントロー
ラに対応する。） 全てに入力させる必要がある。従って、他の外部コント
ローラにおいては、この外部バス使用要求信号を受信す
るための新たな回路設計が必要となる。この新たな回路
設計は、追加すべき外部バスコントローラの数が変更さ
れる度に、すなわち、外部バスＥＸＢＵＳに接続される
装置の数が変更される度に変更する必要がある。
【００４７】従って、外部バス制御装置を含むシステム
の製造期間を短縮することが困難になり、よってユーザ
ーのニーズに即座に答えることが困難になるという課題
があった。
の製造期間を短縮することが困難になり、よってユーザ
ーのニーズに即座に答えることが困難になるという課題
があった。
【００４８】また、受動タイプ/自発タイプの外部バス
コントローラ（第２の外部バスコントローラに対応す
る。）の削除を行った場合、ＣＰＵが誤ってこの外部バ
スコントローラに対応するアドレスを指定すると、シス
テムがスタックしてしまうという他の課題があった。
コントローラ（第２の外部バスコントローラに対応す
る。）の削除を行った場合、ＣＰＵが誤ってこの外部バ
スコントローラに対応するアドレスを指定すると、シス
テムがスタックしてしまうという他の課題があった。
【００４９】従って、従来の外部バス制御装置において
は、外部バスコントローラの追加および削除は容易では
なかった。
は、外部バスコントローラの追加および削除は容易では
なかった。
【００５０】本発明は、上記課題を解決するためになさ
れたものであって、外部バス制御装置における外部バス
コントローラの追加および削除を容易に実施できるバス
制御システムおよびバス制御方法を提供することを目的
とする。
れたものであって、外部バス制御装置における外部バス
コントローラの追加および削除を容易に実施できるバス
制御システムおよびバス制御方法を提供することを目的
とする。
【００５１】
【課題を解決するための手段】本発明は、上記課題を克
服するために考え出されたものである。本願において開
示される発明のうち、代表的なバス制御システムの概要
は以下の通りである。
服するために考え出されたものである。本願において開
示される発明のうち、代表的なバス制御システムの概要
は以下の通りである。
【００５２】すなわち、本発明のバス制御システムは、
データを転送するバスと、このバスに接続される第１の
装置に対応する第１のバス制御装置であって、第１の装
置がバスを使用することを要求する第１のバス使用要求
信号を出力し、第１のバス使用要求信号の出力が停止さ
れた後の所定期間に第１のオフタイム信号を出力する第
１のバス制御装置を有している。さらに、本発明のバス
制御システムは、バスに接続される第２の装置に対応す
る第２のバス制御装置であって、第２の装置がバスを使
用することを要求する第２のバス使用要求信号を出力
し、第２のバス使用要求信号の出力が停止された後の所
定期間に第２のオフタイム信号を出力する第２のバス制
御装置を有している。
データを転送するバスと、このバスに接続される第１の
装置に対応する第１のバス制御装置であって、第１の装
置がバスを使用することを要求する第１のバス使用要求
信号を出力し、第１のバス使用要求信号の出力が停止さ
れた後の所定期間に第１のオフタイム信号を出力する第
１のバス制御装置を有している。さらに、本発明のバス
制御システムは、バスに接続される第２の装置に対応す
る第２のバス制御装置であって、第２の装置がバスを使
用することを要求する第２のバス使用要求信号を出力
し、第２のバス使用要求信号の出力が停止された後の所
定期間に第２のオフタイム信号を出力する第２のバス制
御装置を有している。
【００５３】本発明のバス制御システムは、さらに、第
１及び第２のバス使用要求信号に応答して、第１及び第
２のバス制御装置のいずれか一方に選択的にバス使用許
可信号を出力するバスアービタであって、第１及び第２
のオフタイム信号を受信している間は、バス使用許可信
号の出力を禁止するバスアービタとを有している。
１及び第２のバス使用要求信号に応答して、第１及び第
２のバス制御装置のいずれか一方に選択的にバス使用許
可信号を出力するバスアービタであって、第１及び第２
のオフタイム信号を受信している間は、バス使用許可信
号の出力を禁止するバスアービタとを有している。
【００５４】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。
基づいて説明する。
【００５５】（第１の実施形態）図６は、本発明の第１
の実施形態の外部バス制御装置の構成を示すブロック図
である。
の実施形態の外部バス制御装置の構成を示すブロック図
である。
【００５６】なお、図６の外部バス制御装置２におい
て、図１に示された従来の外部バス制御装置１と同様の
構成については、同じ番号を付与して重複する説明を省
略する。
て、図１に示された従来の外部バス制御装置１と同様の
構成については、同じ番号を付与して重複する説明を省
略する。
【００５７】図６の外部バス制御装置２が図１に示され
た外部バス制御装置１と異なる点は、主に以下の点であ
る。
た外部バス制御装置１と異なる点は、主に以下の点であ
る。
【００５８】（１）ＣＰＵの動作のみに同期して外部バ
ス使用要求信号ＢＲＱ１を出力する第１外部バスコント
ローラ１５（受動タイプの外部バスコントローラ）のア
ービタ側Ｉ／Ｆ２３は、オフタイム記憶部３１に格納さ
れたオフタイムデータに基づいて、外部バスアービタ１
７にオフタイム信号ＯＦＴ１を出力する。
ス使用要求信号ＢＲＱ１を出力する第１外部バスコント
ローラ１５（受動タイプの外部バスコントローラ）のア
ービタ側Ｉ／Ｆ２３は、オフタイム記憶部３１に格納さ
れたオフタイムデータに基づいて、外部バスアービタ１
７にオフタイム信号ＯＦＴ１を出力する。
【００５９】（２）ＣＰＵの動作とは非同期に外部バス
使用要求信号ＢＲＱ２を出力することができる第２外部
バスコントローラ１６（受動タイプ/自発タイプの外部
バスコントローラ）中のアービタ側Ｉ／Ｆ４３は、オフ
タイム記憶部５１に格納されたオフタイムデータに基づ
いて、外部バスアービタ１７にオフタイム信号ＯＦＴ２
を出力する。
使用要求信号ＢＲＱ２を出力することができる第２外部
バスコントローラ１６（受動タイプ/自発タイプの外部
バスコントローラ）中のアービタ側Ｉ／Ｆ４３は、オフ
タイム記憶部５１に格納されたオフタイムデータに基づ
いて、外部バスアービタ１７にオフタイム信号ＯＦＴ２
を出力する。
【００６０】（３）アービタ側Ｉ／Ｆ４３から出力され
る外部バス使用要求信号ＢＲＱ２が、第１外部バスコン
トローラ１５に出力されない。すなわち、第１外部バス
コントローラは、第２外部バスコントローラの動作を監
視していない。
る外部バス使用要求信号ＢＲＱ２が、第１外部バスコン
トローラ１５に出力されない。すなわち、第１外部バス
コントローラは、第２外部バスコントローラの動作を監
視していない。
【００６１】図６の外部バス制御装置２におけるその他
の構成については、図１に示された外部バス制御装置１
と同様である。
の構成については、図１に示された外部バス制御装置１
と同様である。
【００６２】次に、第２外部バスコントローラ１６が、
ＣＰＵ１１の動作とは非同期に外部バス使用要求信号Ｂ
ＲＱ２を出力する場合を例として説明する。（この動作
は第２モードと称される。） すなわち、第２外部バスコントローラ１６は、外部バス
ＥＸＢＵＳに接続されたＤＲＡＭのリフレッシュ要求の
ために、自発的に外部バス使用要求信号ＢＲＱ２を出力
する。
ＣＰＵ１１の動作とは非同期に外部バス使用要求信号Ｂ
ＲＱ２を出力する場合を例として説明する。（この動作
は第２モードと称される。） すなわち、第２外部バスコントローラ１６は、外部バス
ＥＸＢＵＳに接続されたＤＲＡＭのリフレッシュ要求の
ために、自発的に外部バス使用要求信号ＢＲＱ２を出力
する。
【００６３】ここで、外部バスＥＸＢＵＳには、ＳＲＡ
ＭとＤＲＡＭが接続されている。アドレス信号Ａ１はＳ
ＲＡＭを指定するアドレスであり、アドレス信号Ａ２は
ＤＲＡＭを指定するアドレスである。なお、このＳＲＡ
Ｍへのデータの送受信は、第１外部バスコントローラ１
５が実行し、このＤＲＡＭへのデータの送受信は、第２
外部バスコントローラ１６が実行する。
ＭとＤＲＡＭが接続されている。アドレス信号Ａ１はＳ
ＲＡＭを指定するアドレスであり、アドレス信号Ａ２は
ＤＲＡＭを指定するアドレスである。なお、このＳＲＡ
Ｍへのデータの送受信は、第１外部バスコントローラ１
５が実行し、このＤＲＡＭへのデータの送受信は、第２
外部バスコントローラ１６が実行する。
【００６４】図７は、第２外部バスコントローラ１６
が、自発的に外部バス使用要求信号ＢＲＱ２を送信する
場合のタイミングチャートである。
が、自発的に外部バス使用要求信号ＢＲＱ２を送信する
場合のタイミングチャートである。
【００６５】まず、ＣＰＵ１１はアドレス信号ＡＤＲと
してアドレス信号Ａ１を第１外部バスコントローラ１５
へ出力する。さらに、ＣＰＵ１１はＨレベルのアクセス
要求信号ＡＲＱを出力する。これ以降、ＳＲＡＭに対す
るアクセスが開始される。なお、今回のアクセスがＳＲ
ＡＭへのデータの書き込みである場合は、書き込み要求
ＷＲＱ１が出力され、今回のアクセスがＳＲＡＭからの
データの読み出しである場合は、読み出し要求ＲＲＱ１
が出力される。しかし、これらの要求については説明を
省略する。（期間Ｔ１） 第１外部バスコントローラ１５は、Ｈレベルのアクセス
要求信号ＡＲＱに応答して、Ｈレベルの外部バス使用要
求信号ＢＲＱ１を出力する。（期間Ｔ２） 次に、外部バスアービター１７は、Ｈレベルの外部バス
使用要求信号ＢＲＱ２が存在しないことを検出して、Ｈ
レベルの外部バス使用要求信号ＢＲＱ１に応答して、Ｈ
レベルの外部バス使用許可信号ＢＡＭ１を第１外部バス
コントローラ１５に返答する。さらに、第１外部バスコ
ントローラ１５は、アドレス信号ＡＤＲ１としてアドレ
ス信号Ａ１を外部バスアービター１７へ出力する。さら
に、第１外部バスコントローラ１５は、データ信号ＤＡ
Ｔ１としてデータ信号Ｄ１を外部バスアービター１７へ
出力する。外部バス使用許可信号ＢＡＭ１がＨレベルに
遷移したことに応答して、アドレス信号ＡＤＲＸとして
アドレス信号Ａ１が外部バスＥＸＢＵＳに出力され、デ
ータ信号ＤＡＴＸとしてデータ信号Ｄ１が外部バスＥＸ
ＢＵＳに出力される。（期間Ｔ３） 以降、例えば、ＳＲＡＭからのデータの読み出し動作が
実行される。
してアドレス信号Ａ１を第１外部バスコントローラ１５
へ出力する。さらに、ＣＰＵ１１はＨレベルのアクセス
要求信号ＡＲＱを出力する。これ以降、ＳＲＡＭに対す
るアクセスが開始される。なお、今回のアクセスがＳＲ
ＡＭへのデータの書き込みである場合は、書き込み要求
ＷＲＱ１が出力され、今回のアクセスがＳＲＡＭからの
データの読み出しである場合は、読み出し要求ＲＲＱ１
が出力される。しかし、これらの要求については説明を
省略する。（期間Ｔ１） 第１外部バスコントローラ１５は、Ｈレベルのアクセス
要求信号ＡＲＱに応答して、Ｈレベルの外部バス使用要
求信号ＢＲＱ１を出力する。（期間Ｔ２） 次に、外部バスアービター１７は、Ｈレベルの外部バス
使用要求信号ＢＲＱ２が存在しないことを検出して、Ｈ
レベルの外部バス使用要求信号ＢＲＱ１に応答して、Ｈ
レベルの外部バス使用許可信号ＢＡＭ１を第１外部バス
コントローラ１５に返答する。さらに、第１外部バスコ
ントローラ１５は、アドレス信号ＡＤＲ１としてアドレ
ス信号Ａ１を外部バスアービター１７へ出力する。さら
に、第１外部バスコントローラ１５は、データ信号ＤＡ
Ｔ１としてデータ信号Ｄ１を外部バスアービター１７へ
出力する。外部バス使用許可信号ＢＡＭ１がＨレベルに
遷移したことに応答して、アドレス信号ＡＤＲＸとして
アドレス信号Ａ１が外部バスＥＸＢＵＳに出力され、デ
ータ信号ＤＡＴＸとしてデータ信号Ｄ１が外部バスＥＸ
ＢＵＳに出力される。（期間Ｔ３） 以降、例えば、ＳＲＡＭからのデータの読み出し動作が
実行される。
【００６６】次に、ＤＲＡＭのリフレッシュを行わなく
てはならない期間に入る。従って、期間Ｔ５において、
自発要求信号機億部５２のデータに基づいて、Ｈレベル
のバス使用要求信号ＢＲＱ２が、アクセス要求信号ＡＲ
Ｑとは無関係に出力される。（期間Ｔ５） 次に、ＳＲＡＭに対するアクセスが終了すると、第１外
部バスコントローラ１５は、Ｈレベルのアクセス終了信
号ＡＥＤ１をＣＰＵ１１に出力する。ＣＰＵ１１は、Ｈ
レベルのアクセス終了信号ＡＥＤ１を受信して、再びＨ
レベルのアクセス要求信号ＡＲＱを出力する。このＨレ
ベルのアクセス要求信号ＡＲＱは、次のアクセスサイク
ルが開始されることを示す。また、ＣＰＵ１１は、次の
サイクルにおいて、同じＳＲＡＭに対するアクセスを開
始するために、アドレス信号ＡＤＲとしてアドレス信号
Ａ１を第１バスコントローラ１５へ出力する。さらに、
第１外部バスコントローラ１５は、Ｈレベルのアクセス
終了信号ＡＥＤ１に応答して、Ｈレベルの外部バスアク
セス要求信号ＢＲＱ１を少なくとも１クロック期間Ｌレ
ベルに設定する。ここで、外部バスアクセス要求信号Ｂ
ＲＱ１がＬレベルになるタイミングと、アクセス終了信
号ＡＥＤ１がＨレベルになるタイミングとがほぼ同時で
ある点に注意されたい。（期間Ｔ１1） 次に、外部バスアービタ１７は、Ｌレベルの外部バスア
クセス要求信号ＢＲＱ１に応答して、Ｈレベルの外部バ
ス使用許可信号ＢＡＭ１をＬレベルへ変化させる。第１
バスコントローラ１５は、外部バス使用許可信号ＢＡＭ
１がＬレベルに変化したタイミングで、Ｈレベルのオフ
タイム信号ＯＦＴ１を外部バスアービタ１７に出力す
る。このオフタイム信号ＯＦＴ１のＨレベルは、オフタ
イム記憶部２３に格納されたＳＲＡＭに関するオフタイ
ム期間、維持される。
てはならない期間に入る。従って、期間Ｔ５において、
自発要求信号機億部５２のデータに基づいて、Ｈレベル
のバス使用要求信号ＢＲＱ２が、アクセス要求信号ＡＲ
Ｑとは無関係に出力される。（期間Ｔ５） 次に、ＳＲＡＭに対するアクセスが終了すると、第１外
部バスコントローラ１５は、Ｈレベルのアクセス終了信
号ＡＥＤ１をＣＰＵ１１に出力する。ＣＰＵ１１は、Ｈ
レベルのアクセス終了信号ＡＥＤ１を受信して、再びＨ
レベルのアクセス要求信号ＡＲＱを出力する。このＨレ
ベルのアクセス要求信号ＡＲＱは、次のアクセスサイク
ルが開始されることを示す。また、ＣＰＵ１１は、次の
サイクルにおいて、同じＳＲＡＭに対するアクセスを開
始するために、アドレス信号ＡＤＲとしてアドレス信号
Ａ１を第１バスコントローラ１５へ出力する。さらに、
第１外部バスコントローラ１５は、Ｈレベルのアクセス
終了信号ＡＥＤ１に応答して、Ｈレベルの外部バスアク
セス要求信号ＢＲＱ１を少なくとも１クロック期間Ｌレ
ベルに設定する。ここで、外部バスアクセス要求信号Ｂ
ＲＱ１がＬレベルになるタイミングと、アクセス終了信
号ＡＥＤ１がＨレベルになるタイミングとがほぼ同時で
ある点に注意されたい。（期間Ｔ１1） 次に、外部バスアービタ１７は、Ｌレベルの外部バスア
クセス要求信号ＢＲＱ１に応答して、Ｈレベルの外部バ
ス使用許可信号ＢＡＭ１をＬレベルへ変化させる。第１
バスコントローラ１５は、外部バス使用許可信号ＢＡＭ
１がＬレベルに変化したタイミングで、Ｈレベルのオフ
タイム信号ＯＦＴ１を外部バスアービタ１７に出力す
る。このオフタイム信号ＯＦＴ１のＨレベルは、オフタ
イム記憶部２３に格納されたＳＲＡＭに関するオフタイ
ム期間、維持される。
【００６７】第１バスコントローラ１５は、Ｌレベルの
外部バス使用許可信号ＢＡＭ１とＨレベルの外部バスア
クセス要求信号ＢＲＱ２を検出して、ＤＲＡＭへのアク
セス要求を受理する。
外部バス使用許可信号ＢＡＭ１とＨレベルの外部バスア
クセス要求信号ＢＲＱ２を検出して、ＤＲＡＭへのアク
セス要求を受理する。
【００６８】なお、オフタイム信号ＯＦＴ１がＨレベル
であるため、ＤＲＡＭに対するアクセスは未だ開始され
ない。すなわち、外部バス使用許可信号ＢＡＭ２のＬレ
ベルは未だ維持される。その後、第１外部バスコントロ
ーラ１５は、ＨレベルのＢＲＱ１を出力するが、外部バ
ス使用許可信号ＢＡＭ１がＬレベルであるため、ＳＲＡ
Ｍに対するアクセスは開始されない。（期間Ｔ１２） 次に、外部バスアービター１７は、オフタイム信号ＯＦ
Ｔ１がＬレベルであることを検出し、Ｈレベルの外部バ
ス使用許可信号ＢＡＭ２を第２外部バスコントローラ１
３に返答する。
であるため、ＤＲＡＭに対するアクセスは未だ開始され
ない。すなわち、外部バス使用許可信号ＢＡＭ２のＬレ
ベルは未だ維持される。その後、第１外部バスコントロ
ーラ１５は、ＨレベルのＢＲＱ１を出力するが、外部バ
ス使用許可信号ＢＡＭ１がＬレベルであるため、ＳＲＡ
Ｍに対するアクセスは開始されない。（期間Ｔ１２） 次に、外部バスアービター１７は、オフタイム信号ＯＦ
Ｔ１がＬレベルであることを検出し、Ｈレベルの外部バ
ス使用許可信号ＢＡＭ２を第２外部バスコントローラ１
３に返答する。
【００６９】第２外部バスコントローラ１６は、データ
信号ＤＡＴ２としてデータ信号Ｄ２を外部バスアービタ
ー１７へ出力する。外部バス使用許可信号ＢＡＭ２がＨ
レベルに遷移したことに応答して、アドレス信号ＡＤＲ
Ｘとしてアドレス信号Ａ２が外部バスＥＸＢＵＳに出力
され、データ信号ＤＡＴＸとしてデータ信号Ｄ２が外部
バスＥＸＢＵＳに出力される。これ以降、ＤＲＡＭに対
するアクセスが開始される。すなわち、外部バスＥＸＢ
ＵＳの使用権が、第１の外部バスコントローラ１５から
第２の外部バスコントローラ１６に移ったことになる。
（期間Ｔ１４）なお、従来では、オフタイム期間がＬレ
ベルの外部バス使用要求信号ＢＲＱ１によって定義され
ていた。一方、本発明では、オフタイム期間がＨレベル
のオフタイム信号ＯＦＴ１によって定義されている。こ
の点で本発明と従来とは異なる。
信号ＤＡＴ２としてデータ信号Ｄ２を外部バスアービタ
ー１７へ出力する。外部バス使用許可信号ＢＡＭ２がＨ
レベルに遷移したことに応答して、アドレス信号ＡＤＲ
Ｘとしてアドレス信号Ａ２が外部バスＥＸＢＵＳに出力
され、データ信号ＤＡＴＸとしてデータ信号Ｄ２が外部
バスＥＸＢＵＳに出力される。これ以降、ＤＲＡＭに対
するアクセスが開始される。すなわち、外部バスＥＸＢ
ＵＳの使用権が、第１の外部バスコントローラ１５から
第２の外部バスコントローラ１６に移ったことになる。
（期間Ｔ１４）なお、従来では、オフタイム期間がＬレ
ベルの外部バス使用要求信号ＢＲＱ１によって定義され
ていた。一方、本発明では、オフタイム期間がＨレベル
のオフタイム信号ＯＦＴ１によって定義されている。こ
の点で本発明と従来とは異なる。
【００７０】図７には、外部バス使用要求信号ＢＲＱ２
がＨレベルからＬレベルへと変化した後、再びＨレベル
へと変化するタイミングは示されていない。また、外部
バス使用許可信号ＢＡＭ２がＬレベルへ変化するタイミ
ングは示されていない。
がＨレベルからＬレベルへと変化した後、再びＨレベル
へと変化するタイミングは示されていない。また、外部
バス使用許可信号ＢＡＭ２がＬレベルへ変化するタイミ
ングは示されていない。
【００７１】しかしながら、第２外部コントローラの上
記のタイミングは、第１外部コントローラに関するタイ
ミングと同様である。
記のタイミングは、第１外部コントローラに関するタイ
ミングと同様である。
【００７２】図８は、図７に示された動作説明の要約で
ある。
ある。
【００７３】外部バス使用要求信号ＢＲＱ１が出力され
る。（ステップＳ８１） 外部バス使用許可信号ＢＡＭ１が出力される。（ステッ
プＳ８２） 外部バス使用要求信号ＢＲＱ２が出力される。（ステッ
プＳ８３） 第１外部バスコントローラ１５が外部バスＥＸＢＵＳの
使用を終了しているか否かが判断される。（ステップＳ
８４） 第１外部バスコントローラ１２が外部バスの使用を終了
していない場合には、ステップＳ８４が繰り返される。
（ステップＳ８４：ＮＯ） 第１外部バスコントローラ１５が外部バスの使用を終了
した場合には、外部バス使用要求信号ＢＲＱ１の出力が
停止される。（ステップＳ８５） オフタイム信号ＯＦＴ１が出力される。（ステップＳ８
６） オフタイム信号ＯＦＴ１の出力が終了したか否かが判断
される。（ステップＳ８７） オフタイム信号ＯＦＴ１の出力が終了していない場合に
は、ステップＳ８７が繰り返される。（ステップＳ８
７） オフタイム信号ＯＦＴ１の出力が終了した場合には、外
部バス使用要求信号ＢＲＱ２が出力される。（ステップ
Ｓ８８） 本実施の形態における外部バス制御装置では、受動タイ
プ/自発タイプの外部バスコントローラを新たに追加す
る場合、この受動タイプの外部バスコントローラの外部
バス使用要求信号を、他の外部バスコントローラに出力
する必要がない。
る。（ステップＳ８１） 外部バス使用許可信号ＢＡＭ１が出力される。（ステッ
プＳ８２） 外部バス使用要求信号ＢＲＱ２が出力される。（ステッ
プＳ８３） 第１外部バスコントローラ１５が外部バスＥＸＢＵＳの
使用を終了しているか否かが判断される。（ステップＳ
８４） 第１外部バスコントローラ１２が外部バスの使用を終了
していない場合には、ステップＳ８４が繰り返される。
（ステップＳ８４：ＮＯ） 第１外部バスコントローラ１５が外部バスの使用を終了
した場合には、外部バス使用要求信号ＢＲＱ１の出力が
停止される。（ステップＳ８５） オフタイム信号ＯＦＴ１が出力される。（ステップＳ８
６） オフタイム信号ＯＦＴ１の出力が終了したか否かが判断
される。（ステップＳ８７） オフタイム信号ＯＦＴ１の出力が終了していない場合に
は、ステップＳ８７が繰り返される。（ステップＳ８
７） オフタイム信号ＯＦＴ１の出力が終了した場合には、外
部バス使用要求信号ＢＲＱ２が出力される。（ステップ
Ｓ８８） 本実施の形態における外部バス制御装置では、受動タイ
プ/自発タイプの外部バスコントローラを新たに追加す
る場合、この受動タイプの外部バスコントローラの外部
バス使用要求信号を、他の外部バスコントローラに出力
する必要がない。
【００７４】従って、他の外部コントローラにおいて
は、この外部バス使用要求信号を受信するための新たな
回路設計が不要となる。つまり、追加すべき外部バスコ
ントローラの数が変更されても、すなわち、外部バスＥ
ＸＢＵＳに接続される装置の数が変更されても、回路の
設計変更は不要である。
は、この外部バス使用要求信号を受信するための新たな
回路設計が不要となる。つまり、追加すべき外部バスコ
ントローラの数が変更されても、すなわち、外部バスＥ
ＸＢＵＳに接続される装置の数が変更されても、回路の
設計変更は不要である。
【００７５】従って、外部バス制御装置を含むシステム
の製造期間を短縮することが可能になり、よってユーザ
ーのニーズに即座に答えることが可能になる。
の製造期間を短縮することが可能になり、よってユーザ
ーのニーズに即座に答えることが可能になる。
【００７６】（第２の実施形態）図９は、本発明の第２
の実施形態の外部バス制御装置の構成を示すブロック図
である。
の実施形態の外部バス制御装置の構成を示すブロック図
である。
【００７７】なお、図９の外部バス制御装置３におい
て、図６に示された第１の実施形態の外部バス制御装置
２と同様の構成については、同様の番号が付与されてい
る。従って、重複する説明は省略されている。
て、図６に示された第１の実施形態の外部バス制御装置
２と同様の構成については、同様の番号が付与されてい
る。従って、重複する説明は省略されている。
【００７８】図９の外部バス制御装置３と図６の外部バ
ス制御装置２との主な差異は以下の通りである。 （１）第２外部バスコントローラ１６が、リセット信号
ＲＳＴに基づいて、外部バス使用要求信号ＢＲＱ２を出
力する。詳細には、外部バス制御装置に第２外部バスコ
ントローラ１６が実装されている場合、すなわち、例え
ばＤＲＡＭが外部バスＥＸＢＵＳに接続されている場
合、リセット期間中に外部バス使用要求信号ＢＲＱ２が
出力される。 （２）第２外部バスコントローラ１６が実装されている
ことを検出する実装検出部６３が外部バスアービタ１９
内に設けられている。この実装検出部６３は外部バス使
用要求信号ＢＲＱ２を検出する。 （３）実装信号ＩＳＴを生成する実装信号生成部６４が
外部バスアービタ１９内に設けられている。この実装信
号ＩＳＴは、第２外部バスコントローラ１６が外部バス
制御装置に実装されていることを第１外部バスコントロ
ーラに通知する信号である。 （４）ＣＰＵの動作に同期して外部バス使用要求信号Ｂ
ＲＱ１を出力する第１外部バスコントローラ１８中のア
ービタ側Ｉ／Ｆ２４が、実装信号ＩＳＴを受信する。こ
の実装信号ＩＳＴは、第２外部バスコントローラ１６が
外部バス制御装置３内に実装されていることを示す信号
である。
ス制御装置２との主な差異は以下の通りである。 （１）第２外部バスコントローラ１６が、リセット信号
ＲＳＴに基づいて、外部バス使用要求信号ＢＲＱ２を出
力する。詳細には、外部バス制御装置に第２外部バスコ
ントローラ１６が実装されている場合、すなわち、例え
ばＤＲＡＭが外部バスＥＸＢＵＳに接続されている場
合、リセット期間中に外部バス使用要求信号ＢＲＱ２が
出力される。 （２）第２外部バスコントローラ１６が実装されている
ことを検出する実装検出部６３が外部バスアービタ１９
内に設けられている。この実装検出部６３は外部バス使
用要求信号ＢＲＱ２を検出する。 （３）実装信号ＩＳＴを生成する実装信号生成部６４が
外部バスアービタ１９内に設けられている。この実装信
号ＩＳＴは、第２外部バスコントローラ１６が外部バス
制御装置に実装されていることを第１外部バスコントロ
ーラに通知する信号である。 （４）ＣＰＵの動作に同期して外部バス使用要求信号Ｂ
ＲＱ１を出力する第１外部バスコントローラ１８中のア
ービタ側Ｉ／Ｆ２４が、実装信号ＩＳＴを受信する。こ
の実装信号ＩＳＴは、第２外部バスコントローラ１６が
外部バス制御装置３内に実装されていることを示す信号
である。
【００７９】次に、図１０及び図１１を使用して、本実
施の形態の動作を説明する。
施の形態の動作を説明する。
【００８０】図１０は、本実施の形態の動作を説明する
タイミングチャートである。このタイミングチャート
は、外部バス制御装置を含めたシステムに電源が供給さ
れた直後のリセット期間を示している。また、このタイ
ミングチャートは、第２外部バスコントローラ１６が外
部バス制御装置に実装されている場合を示している。ま
ず、システムに電源が供給される、外部バス制御装置３
には、クロックＣＬＫが供給され始める。リセット信号
ＲＳＴのレベルは未だ不定である。（期間Ｔ１） その後、リセット信号ＲＳＴのレベルがＬレベル（アク
ティブ状態）に確定する。リセット信号がアクティブ状
態になると、第２外部バスコントローラ１６は、Ｈレベ
ルの外部バス使用要求信号ＢＲＱ２を出力する。（期間
Ｔ２） その後、期間Ｔ２から期間Ｔ１１までの間、リセット信
号ＲＳＴのＬレベルが維持される。このＬレベルの期間
において、システムの初期化が実行される。
タイミングチャートである。このタイミングチャート
は、外部バス制御装置を含めたシステムに電源が供給さ
れた直後のリセット期間を示している。また、このタイ
ミングチャートは、第２外部バスコントローラ１６が外
部バス制御装置に実装されている場合を示している。ま
ず、システムに電源が供給される、外部バス制御装置３
には、クロックＣＬＫが供給され始める。リセット信号
ＲＳＴのレベルは未だ不定である。（期間Ｔ１） その後、リセット信号ＲＳＴのレベルがＬレベル（アク
ティブ状態）に確定する。リセット信号がアクティブ状
態になると、第２外部バスコントローラ１６は、Ｈレベ
ルの外部バス使用要求信号ＢＲＱ２を出力する。（期間
Ｔ２） その後、期間Ｔ２から期間Ｔ１１までの間、リセット信
号ＲＳＴのＬレベルが維持される。このＬレベルの期間
において、システムの初期化が実行される。
【００８１】次に、リセット信号ＲＳＴがＬレベルから
Ｈレベルへ変化する。よって、システムの初期化が終了
する。（期間Ｔ１２） 次に、Ｈレベルのリセット信号ＲＳＴに応答して、外部
バス使用要求信号ＢＲＱ２がＬレベルに変化する。ま
た、Ｌレベルの外部バス使用要求信号ＢＲＱ２に応答し
て、実装信号ＩＳＴがＨレベルに変化する。（期間Ｔ１
３） このＨレベルの実装信号ＩＳＴは、実装信号記憶部に保
持される。この保持されたＨレベルの実装信号ＩＳＴ
は、リセット期間以降の通常動作期間において、第１外
部バスコントローラ１８に出力される。
Ｈレベルへ変化する。よって、システムの初期化が終了
する。（期間Ｔ１２） 次に、Ｈレベルのリセット信号ＲＳＴに応答して、外部
バス使用要求信号ＢＲＱ２がＬレベルに変化する。ま
た、Ｌレベルの外部バス使用要求信号ＢＲＱ２に応答し
て、実装信号ＩＳＴがＨレベルに変化する。（期間Ｔ１
３） このＨレベルの実装信号ＩＳＴは、実装信号記憶部に保
持される。この保持されたＨレベルの実装信号ＩＳＴ
は、リセット期間以降の通常動作期間において、第１外
部バスコントローラ１８に出力される。
【００８２】通常動作期間において、第１外部バスコン
トローラ１８はＨレベルの実装信号ＩＳＴを受信してい
るため、第１外部バスコントローラ１８は、外部バス制
御装置３内に第２外部バスコントローラ１６が実装され
ていることを認識することができる。従って、外部バス
制御装置３は、第１の実施の形態と同様に動作する。
トローラ１８はＨレベルの実装信号ＩＳＴを受信してい
るため、第１外部バスコントローラ１８は、外部バス制
御装置３内に第２外部バスコントローラ１６が実装され
ていることを認識することができる。従って、外部バス
制御装置３は、第１の実施の形態と同様に動作する。
【００８３】仮に、外部バス制御装置３内に第２外部バ
スコントローラ１６が実装されていない場合、外部バス
使用要求信号ＢＲＱ２は出力されない。よって、実装信
号機億部６４は、Ｌレベルの実装信号ＩＳＴを出力す
る。通常動作期間において、第１外部バスコントローラ
１８はＬレベルの実装信号ＩＳＴを受信しているため、
第１外部バスコントローラ１８は、外部バス制御装置３
内に第２外部バスコントローラ１６が実装されていない
ことを認識することができる。従って、第１外部バスコ
ントローラ１８は、第２外部バスコントローラ１６が存
在しないものとして動作する。言い換えれば、例えばＤ
ＲＡＭが外部バスＥＸＢＵＳに接続されていないものと
してシステム全体が動作する。
スコントローラ１６が実装されていない場合、外部バス
使用要求信号ＢＲＱ２は出力されない。よって、実装信
号機億部６４は、Ｌレベルの実装信号ＩＳＴを出力す
る。通常動作期間において、第１外部バスコントローラ
１８はＬレベルの実装信号ＩＳＴを受信しているため、
第１外部バスコントローラ１８は、外部バス制御装置３
内に第２外部バスコントローラ１６が実装されていない
ことを認識することができる。従って、第１外部バスコ
ントローラ１８は、第２外部バスコントローラ１６が存
在しないものとして動作する。言い換えれば、例えばＤ
ＲＡＭが外部バスＥＸＢＵＳに接続されていないものと
してシステム全体が動作する。
【００８４】図１１は、本実施の形態の動作を説明する
他のタイミングチャートである。このタイミングチャー
トは、通常動作期間における動作を示している。また、
このタイミングチャートは、第２外部バスコントローラ
１６が外部バス制御装置に実装されていないにも関ら
ず、ＣＰＵ１１が第２外部バスコントローラ１６を誤っ
て指定した場合の波形図である。
他のタイミングチャートである。このタイミングチャー
トは、通常動作期間における動作を示している。また、
このタイミングチャートは、第２外部バスコントローラ
１６が外部バス制御装置に実装されていないにも関ら
ず、ＣＰＵ１１が第２外部バスコントローラ１６を誤っ
て指定した場合の波形図である。
【００８５】通常動作期間において、外部バスＥＸＢＵ
Ｓに接続されていないＤＲＡＭに関連するアドレス信号
Ａ２が、アクセス要求信号ＡＲＱと共にＣＰＵ１１から
誤って出力される。（期間Ｔ１） ここで、外部バスＥＸＢＵＳにはＤＲＡＭが接続されて
いないので、第２外部バスコントローラも外部バス制御
装置３に実装されていない。よって、アクセス終了信号
ＡＥＤ２も出力されない。そのため、ＣＰＵ１１には、
アドレス信号Ａ２に対する応答が出力されないことにな
り、このままではシステムがスタックしてしまう。そこ
で、本実施の形態では、Ｌレベルの実装信号ＩＳＴに応
答して、第１外部バスコントローラ１８が、Ｈレベルの
アクセス終了信号ＡＥＤ１を第２外部バスコントローラ
に代わってＣＰＵ１１に出力する。その他の動作は、第
１の実施の形態と同様である。
Ｓに接続されていないＤＲＡＭに関連するアドレス信号
Ａ２が、アクセス要求信号ＡＲＱと共にＣＰＵ１１から
誤って出力される。（期間Ｔ１） ここで、外部バスＥＸＢＵＳにはＤＲＡＭが接続されて
いないので、第２外部バスコントローラも外部バス制御
装置３に実装されていない。よって、アクセス終了信号
ＡＥＤ２も出力されない。そのため、ＣＰＵ１１には、
アドレス信号Ａ２に対する応答が出力されないことにな
り、このままではシステムがスタックしてしまう。そこ
で、本実施の形態では、Ｌレベルの実装信号ＩＳＴに応
答して、第１外部バスコントローラ１８が、Ｈレベルの
アクセス終了信号ＡＥＤ１を第２外部バスコントローラ
に代わってＣＰＵ１１に出力する。その他の動作は、第
１の実施の形態と同様である。
【００８６】以上のように、本実施形態の外部バス制御
装置３では、第２外部バスコントローラ１６を削除した
場合であって、さらにＣＰＵ１１が第２外部バスコント
ローラ１６を誤って指定した場合でも、アクセス終了信
号ＡＥＤ２に代わってアクセス終了信号ＡＥＤ１が出力
される。従って、システムがスタックする可能性がなく
なる。
装置３では、第２外部バスコントローラ１６を削除した
場合であって、さらにＣＰＵ１１が第２外部バスコント
ローラ１６を誤って指定した場合でも、アクセス終了信
号ＡＥＤ２に代わってアクセス終了信号ＡＥＤ１が出力
される。従って、システムがスタックする可能性がなく
なる。
【００８７】従って、本実施形態によれば、外部バスコ
ントローラを容易に削減することができる。
ントローラを容易に削減することができる。
【００８８】
【発明の効果】本願において開示される発明のうち、代
表的なバス制御システムによって得られる効果を簡単に
説明すると以下の通りである。
表的なバス制御システムによって得られる効果を簡単に
説明すると以下の通りである。
【００８９】受動タイプ/自発タイプの外部バスコント
ローラを新たに追加する場合、この受動タイプの外部バ
スコントローラの外部バス使用要求信号を、他の外部バ
スコントローラに出力する必要がない。従って、他の外
部コントローラにおいては、この外部バス使用要求信号
を受信するための新たな回路設計が不要となる。つま
り、追加すべき外部バスコントローラの数が変更されて
も、すなわち、外部バスに接続される装置の数が変更さ
れても、回路の設計変更は不要である。従って、外部バ
ス制御装置を含むシステムの製造期間を短縮することが
可能になり、よってユーザーのニーズに即座に答えるこ
とが可能になる。
ローラを新たに追加する場合、この受動タイプの外部バ
スコントローラの外部バス使用要求信号を、他の外部バ
スコントローラに出力する必要がない。従って、他の外
部コントローラにおいては、この外部バス使用要求信号
を受信するための新たな回路設計が不要となる。つま
り、追加すべき外部バスコントローラの数が変更されて
も、すなわち、外部バスに接続される装置の数が変更さ
れても、回路の設計変更は不要である。従って、外部バ
ス制御装置を含むシステムの製造期間を短縮することが
可能になり、よってユーザーのニーズに即座に答えるこ
とが可能になる。
【図面の簡単な説明】
【図１】 従来の外部バス制御装置の概略構成を示すブ
ロック図である。
ロック図である。
【図２】 図１に示された外部バス制御装置の第１モー
ドにおける動作を説明するタイミングチャートである。
ドにおける動作を説明するタイミングチャートである。
【図３】 図１に示された外部バス制御装置の第１モー
ドにおける動作を説明するフローチャートである。
ドにおける動作を説明するフローチャートである。
【図４】 図１に示された外部バス制御装置の第２モー
ドにおける動作を説明するタイミングチャートである。
ドにおける動作を説明するタイミングチャートである。
【図５】 図１に示された外部バス制御装置の第２モー
ドにおける動作を説明するフローチャートである。
ドにおける動作を説明するフローチャートである。
【図６】 本発明の第１の実施形態の外部バス制御装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図７】 図６に示された外部バス制御装置の動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【図８】 図６に示された外部バス制御装置の動作を説
明するフローチャートである。
明するフローチャートである。
【図９】 本発明の第２の実施形態の外部バス制御装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１０】 図９に示された外部バス制御装置の動作を
説明するタイミングチャートである。
説明するタイミングチャートである。
【図１１】 図９に示された外部バス制御装置の動作を
説明するタイミングチャートである。
説明するタイミングチャートである。
１、２、３ 外部バス制御装置、 １１ 中央演算装置
（ＣＰＵ）、 １２、１５、１８ 第１外部バスコント
ローラ（ＣＰＵ受動）、 １３、１６ 第２外部バスコ
ントローラ、 １４、１７、１９ 外部バスアービタ、
２１、２５、４１ ＣＰＵ側インターフェース（Ｉ／
Ｆ）、 ２２、２３、２４、４２、４３アービタ側イン
ターフェース（Ｉ／Ｆ）、 ３１、５１ オフタイム記
憶部、５２ 自発要求生成部。
（ＣＰＵ）、 １２、１５、１８ 第１外部バスコント
ローラ（ＣＰＵ受動）、 １３、１６ 第２外部バスコ
ントローラ、 １４、１７、１９ 外部バスアービタ、
２１、２５、４１ ＣＰＵ側インターフェース（Ｉ／
Ｆ）、 ２２、２３、２４、４２、４３アービタ側イン
ターフェース（Ｉ／Ｆ）、 ３１、５１ オフタイム記
憶部、５２ 自発要求生成部。
Claims (6)
- 【請求項１】 データを転送するバスと、 前記バスに接続される第１の装置に対応する第１のバス
制御装置であって、前記第１の装置が前記バスを使用す
ることを要求する第１のバス使用要求信号を出力し、前
記第１のバス使用要求信号の出力が停止された後の所定
期間に第１のオフタイム信号を出力する第１のバス制御
装置と、 前記バスに接続される第２の装置に対応する第２のバス
制御装置であって、前記第２の装置が前記バスを使用す
ることを要求する第２のバス使用要求信号を出力し、前
記第２のバス使用要求信号の出力が停止された後の所定
期間に第２のオフタイム信号を出力する第２のバス制御
装置と、 前記第１及び第２のバス使用要求信号に応答して、前記
第１及び第２のバス制御装置のいずれか一方に選択的に
バス使用許可信号を出力するバスアービタであって、前
記第１及び第２のオフタイム信号を受信している間は、
前記バス使用許可信号の出力を禁止するバスアービタと
を有することを特徴とするバス制御システム。 - 【請求項２】 前記第１の装置は定期的にリフレッシュ
が必要なデータ記憶装置であり、前記第１のバス制御装
置は、前記第１の装置のリフレッシュに必要な期間に関
するデータを記憶する記憶部を有することを特徴とする
請求項１記載のバス制御システム。 - 【請求項３】 前記第１のバス制御装置は、前記システ
ムへ電源が供給された時に発生するリセット信号に応答
して、所定の期間、第１の制御信号を出力し、前記バス
アービタは、前記第１の制御信号に応答して、前記第１
のバス制御装置が前記システム内に存在することを示す
第２の制御信号を前記第２のバス制御装置へ出力するこ
とを特徴とする請求項１記載のバス制御システム。 - 【請求項４】 前記第１及び第２のバス制御装置は、前
記システムへ電源が供給された時に発生するリセット信
号に応答して、所定の期間、第１の制御信号を出力し、
前記バスアービタは、一方の前記バス制御装置から出力
される前記第１の制御信号に応答して、前記第１及び第
２のバス制御装置が前記システム内に存在することを示
す第２の制御信号を他方の前記バス制御装置へ出力する
ことを特徴とする請求項１記載のバス制御システム。 - 【請求項５】 データを転送するバスと、 前記バスに接続される第１の装置に対応し前記バスに接
続を予定している第１のバス制御装置であって、前記第
１の装置が前記バスを使用することを要求する第１のバ
ス使用要求信号を出力し、前記第１のバス使用要求信号
の出力が停止された後の所定期間に第１のオフタイム信
号を出力する第１のバス制御装置と、 前記バスに接続される第２の装置に対応し前記バスに接
続を予定している第２のバス制御装置であって、前記第
２の装置が前記バスを使用することを要求する第２のバ
ス使用要求信号を出力し、前記第２のバス使用要求信号
の出力が停止された後の所定期間に第２のオフタイム信
号を出力する前記第２のバス制御装置と、 前記第１及び第２のバス使用要求信号に応答して、前記
第１及び第２のバス制御装置のいずれか一方に選択的に
バス使用許可信号を出力するバスアービタであって、前
記第１及び第２のオフタイム信号を受信している間は、
前記バス使用許可信号の出力を禁止するバスアービタ
と、 前記第１及び第２のバス制御装置を指定するアドレス信
号を出力する中央処理装置とを有し、 前記バスに接続された前記第１及び第２のバス制御装置
のいずれか一方のバス制御装置は、前記バスに接続され
ていない前記第１及び第２のバス制御装置のいずれか他
方に対応するアドレス信号が前記中央処理装置から出力
されたことに応答して、応答信号を前記中央処理装置へ
出力することを特徴とするバス制御システム。 - 【請求項６】 データを転送するバスと、前記バスに接
続される第１の装置と、前記バスに接続される第２の装
置とを有するシステムを制御するバス制御方法であっ
て、（ａ）前記第１の装置が前記バスを使用することを
要求する第１のバス使用要求を発行するステップと、
（ｂ）前記第１のバス使用要求を許可し前記バスの使用
権を前記第１の装置に与えるステップと、（ｃ）前記第
１の装置が前記バスを使用するステップと、（ｄ）前記
第２の装置が前記バスを使用することを要求する第２の
バス使用要求を発行するステップと、（ｅ）前記第１の
バス使用要求を取り下げるステップと、（ｆ）前記第１
及び第２の装置が前記バスを使用することを禁止する禁
止信号を前記ステップ（ｅ）の直後に所定の期間生成す
るステップと、（ｇ）前記所定の期間経過後に、前記第
２のバス使用要求を許可し前記バスの使用権を前記第２
の装置に与えるステップとを有することを特徴とするバ
ス制御方法。
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