JP2003133546A

JP2003133546A - 半導体装置及びその製造方法

Info

Publication number: JP2003133546A
Application number: JP2001329294A
Authority: JP
Inventors: Yasuhiro Sugita; 靖博杉田; Naoki Ueda; 直樹上田; Yoshimitsu Yamauchi; 祥光山内
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-10-26
Filing date: 2001-10-26
Publication date: 2003-05-09

Abstract

(57)【要約】【課題】表面を平坦化して断線やアライメントずれを防
止し、信頼性が高く、トランジスタ特性の安定した半導
体装置及びその製造方法を提供することを目的とする。【解決手段】半導体基板３１表面に形成されたソース／
ドレイン領域３８、３９と、ソース／ドレイン領域３
８、３９間にゲート絶縁膜３４を介して形成されたゲー
ト電極とからなる半導体装置であって、ゲート電極が第
１ゲート電極３５と第２ゲート電極３６とからなり、第
１ゲート電極３５は、半導体基板３１表面に形成された
溝内に、ソース／ドレイン領域３８、３９の底面よりも
その底面が深く位置するように埋め込まれ、第２ゲート
電極３６は、第１ゲート電極３５上面で第１ゲート電極
３５と接続されるとともに、さらに金属配線４１に接続
されてなる半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、溝型電界効果トラン
ジスタの平坦化を図った半導体装置及びその製造方法に
関する。

【０００２】

【従来の技術】近年の微細化の進展に伴い、スケーリン
グ則に従ってＭＯＳトランジスタの微細化が図られてい
るが、接合深さ（Ｘｊ）の縮小による寄生抵抗の増加や
ゲート絶縁膜の薄膜化によるゲート絶縁膜自身のリーク
電流の増加などにより、微細化に対し限界がきている。

【０００３】このようなＭＯＳトランジスタの微細化限
界を解決する方法のひとつとして、図９（ａ）のチャネ
ル方向断面図及び（ｂ）のゲート方向断面図に示すよう
に、ゲート絶縁膜１４に接するゲート電極１５の底面
を、ソース／ドレイン領域１７、１８の下面より深く、
シリコン基板１１中に埋没した装置が提案されている
（特開昭５０−８４８３号公報参照）。

【０００４】このような構造のＭＯＳトランジスタによ
り、ドレイン電圧による空乏層の広がりが、ソース領域
１７まで伸びにくいため、パンチスルー現象を抑えるこ
とができ、チップ上面から見たチャネル長を縮小するこ
とが可能となる。このＭＯＳトランジスタは、以下の方
法により製造することができる。

【０００５】まず、図１０（ａ）及び（ｂ）に示したよ
うに、シリコン基板１１に形成された所定の形状のシリ
コン窒化膜１２をマスクとして、シリコン酸化膜１２
ａ、シリコン基板１１をエッチングし、溝部を形成す
る。次に、２５０〜５００ｎｍのシリコン酸化膜１３を
堆積し、ＣＭＰ法により平坦化を行う。

【０００６】次に、図１１（ａ）及び（ｂ）に示したよ
うに、シリコン酸化膜１３の一部を除去して溝部を形成
するとともに、残存したシリコン酸化膜１３を素子分離
領域１９とする。熱酸化により、溝部内に、新たに１５
ｎｍ程度のゲート絶縁膜１４を形成し、その上にポリシ
リコン膜１５ａを５００ｎｍ程度堆積する。その上にリ
ソグラフィー技術を用いたパターニングによりレジスト
パターン１６を形成する。

【０００７】続いて、レジストパターン１６をマスクと
して、ポリシリコン膜１５ａをエッチング除去し、レジ
ストパターン１６を剥離する。これにより、図１２
（ａ）及び（ｂ）に示したように、ゲート電極１５が形
成される。

【０００８】次に、図１３（ａ）及び（ｂ）に示したよ
うに、シリコン窒化膜１２をエッチング除去し、イオン
注入によりソース／ドレイン領域１７、１８を形成す
る。

【０００９】その後、通常の工程に従って、層間絶縁膜
２０、コンタクトプラグ２１、アルミ配線などを形成し
て、図９（ａ）及び（ｂ）に示した半導体装置を形成す
る。

【００１０】

【発明が解決しようとする課題】しかし、上記のよう
に、１層のポリシリコン膜１５ａを用いて埋め込みのゲ
ート電極１５とこのゲート電極１５のコンタクト接続部
分（電極引き出し部）とを同時に形成していたために、
電極引き出し部のポリシリコン膜１５ａの表面に、シリ
コン基板１１の表面に対して高段差２２が生じる。その
ため、層間絶縁膜２０を堆積した後に、平坦化を行って
も、なお段差２３が残る。

【００１１】また、高段差２２を埋め込むためには、層
間絶縁膜２０を厚く堆積する必要があり、その結果、堆
積時間やプロセスコストが増大するという問題が生じ
る。

【００１２】さらに、層間絶縁膜２０を堆積した後に、
化学機械研磨（ＣＭＰ）法などにより平坦化を施したと
しても完全には平坦にならず、段差２３が残るため、上
層の配線のパターニング時、露光の焦点深度マージンを
低減するという課題があった。

【００１３】一方、高段差２２を防止するために、図１
４に示すように、ポリシリコン膜２５ａ自体の膜厚を薄
くすると、ゲート電極のパターニングの際に、図１５に
示すように、溝の側壁にポリシリコン膜２５が残存する
のみで、溝内にゲート電極の埋め込みができなくなる。

【００１４】また、図１６に示すように、ポリシリコン
膜２５ａ上にゲート電極の形状に対応したレジストマス
ク２６を形成してパターニングを行う場合には、溝内に
ゲート電極を形成することはできるが、レジストマスク
２６形成時のフォトリソグラフィ工程におけるアライメ
ントずれを考慮して溝の幅よりも幅広のレジストマスク
２６が形成されるため、ゲート電極２５自体も幅広とな
る。これにより、図１７に示すように、ゲート電極２５
をマスクとしたイオン注入によって形成されるソース／
ドレイン領域１７、１８にオフセットＡが生じ、ソース
／ドレイン抵抗が増大し、トランジスタ特性がアライメ
ントずれに左右されるという結果を招く。

【００１５】しかも、半導体装置は、種々のゲート長の
トランジスタを有しているため、最も大きい溝部の幅Ｌ
に対してポリシリコンの膜厚を最適化する必要があり、
ポリシリコン膜厚は、Ｌ×１／２＋安全係数αが必要と
なる。よって、ポリシリコン膜の膜厚自体を薄膜化する
ことはできないのが現状である。

【００１６】本発明は、上述した課題に鑑みてなされた
ものであり、表面を平坦化して断線やアライメントずれ
を防止し、信頼性が高く、トランジスタ特性の安定した
半導体装置及びその製造方法を提供することを目的とす
る。

【００１７】

【課題を解決するための手段】本発明によれば、半導体
基板表面に形成されたソース／ドレイン領域と、該ソー
ス／ドレイン領域間にゲート絶縁膜を介して形成された
ゲート電極とからなる半導体装置であって、前記ゲート
電極が第１ゲート電極と第２ゲート電極とからなり、前
記第１ゲート電極は、半導体基板表面に形成された溝内
に、ソース／ドレイン領域の底面よりもその底面が深く
位置するように埋め込まれ、第２ゲート電極は、第１ゲ
ート電極上面で第１ゲート電極と接続されるとともに、
さらに金属配線に接続されてなる半導体装置が提供され
る。

【００１８】また、本発明によれば、半導体基板をエッ
チングして溝を形成し、少なくとも前記溝内にゲート絶
縁膜及び第１電極材料膜を形成し、該第１電極材料膜を
エッチングして溝内に第１ゲート電極を形成し、前記第
１ゲート電極を含む半導体基板上に第２電極材料膜を堆
積し、パターニングして第１ゲート電極に接続する第２
ゲート電極を形成し、前記半導体基板表面にソース／ド
レイン領域を形成することからなる半導体装置の製造方
法が提供される。

【００１９】

【発明の実施の形態】本発明の半導体装置は、通常、半
導体基板と、ソース／ドレイン領域と、ゲート絶縁膜
と、ゲート電極とから構成される。

【００２０】ここで使用される半導体基板は、通常半導
体記憶装置に使用されるものであれば特に限定されるも
のではなく、例えば、シリコン、ゲルマニウム等の元素
半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物
半導体が挙げられる。なかでもシリコンが好ましい。

【００２１】半導体基板表面には溝が形成されており、
溝内に、ゲート絶縁膜を介してゲート電極が埋設されて
いる。溝の大きさ及び形状は、特に限定されるものでは
なく、得ようとする半導体装置の特性等を考慮して、ゲ
ート電極の膜厚及び形状に対応させることが好ましい。
具体的には、立方体型の溝、Ｕ字溝、Ｖ字溝等が挙げら
れるが、立方体型の溝が好ましい。また、溝の深さは、
後述するソース／ドレイン領域の接合深さにもよるが、
例えば、１００〜５００ｎｍ程度の深さ、底面の幅が１
００〜３００ｎｍ程度が挙げられる。ゲート絶縁膜は、
例えば、シリコン酸化膜、シリコン窒化膜又はこれらの
積層膜により形成することができる。膜厚は、特に限定
されるものではなく、例えば、５〜５０ｎｍ程度が挙げ
られる。

【００２２】ゲート電極は、第１ゲート電極と第２ゲー
ト電極とからなる。これらのゲート電極は、通常電極に
使用される導電材料で構成されるものあれば、特に限定
されるものではなく、例えば、ポリシリコン；銅、アル
ミニウム等の金属；タングステン、タンタル、チタン等
の高融点金属；高融点金属とのシリサイド；ポリサイド
等が挙げられるが、中でもポリシリコンが好ましい。な
お、第１ゲート電極と第２ゲート電極とは必ずしも同じ
導電材料によって構成されていなくてもよい。第１ゲー
ト電極と第２ゲート電極とは、例えば、膜厚５０〜５０
０ｎｍ程度で形成することができ、第２ゲート電極は、
第１ゲート電極の膜厚よりも薄いことが好ましい。

【００２３】第１ゲート電極は、半導体基板表面に形成
された溝内に埋設されて形成されており、その底面は、
半導体基板表面に形成されるソース／ドレイン領域の底
面よりも深く位置する。その上面は、半導体基板表面と
面一か、やや凸状であってもよい。

【００２４】第２ゲート電極は、第１ゲート電極上面で
第１ゲート電極と接続されるように形成されている。形
状及び大きさは、特に限定されるものではないが、第１
ゲート電極上においては、第１ゲート電極と適当なコン
タクト抵抗で接続され、さらに、後述するように、金属
配線と適当なコンタクト抵抗で接続するために十分な大
きさ及び形状であることが適当である、例えば、ゲート
電極上から半導体基板側に引き出されていることが好ま
しく、引き出された部分は、第１ゲート電極よりも幅広
の形状であることがより好ましい。半導体基板側に引き
出されている場合には、半導体基板上には、絶縁膜を介
して配置していることが好ましい。この場合の絶縁膜と
しては、シリコン酸化膜、シリコン窒化膜又はこれらの
積層膜、あるいは素子分離領域として形成されている絶
縁膜等が挙げられる。絶縁膜の膜厚は、半導体基板とゲ
ート電極との絶縁性が確保される程度以上であることが
好ましい。また、第２ゲート電極は、通常、その上に形
成される層間絶縁膜を介してさらにその上に形成される
金属配線と、層間絶縁膜に形成されるコンタクトホー
ル、その中に形成されるコンタクトプラグ又は導電膜を
介して接続されている。金属配線との接続部は、第２ゲ
ート電極のどのような領域であってもよいが、半導体基
板側に引き出された部分、つまり、半導体基板の上方に
おいて接続されていることが好ましい。

【００２５】ソース／ドレイン領域は、得ようとする半
導体装置の大きさ、性能等を考慮して、位置、接合深
さ、大きさ、不純物濃度等を適宜調整することができ
る。例えば、ソース／ドレイン領域の接合深さは、ゲー
ト電極側壁の一部とのみオーバーラップする、つまり半
導体基板に形成された溝の深さよりも小さいことが好ま
しい。

【００２６】また、本発明の半導体装置の製造方法で
は、まず、半導体基板をエッチングして溝を形成する。
この場合の溝の形成方法は、フォトリソグラフィ及びエ
ッチング工程を利用して形成することができる。具体的
には、半導体基板上全面にシリコン窒化膜及びレジスト
膜を形成し、フォトリソグラフィ及びエッチング工程に
よってレジスト膜に対して溝に対応する形状の開口を形
成し、このレジスト膜をマスクとして用いて、シリコン
窒化膜、シリコン酸化膜、さらに半導体基板をエッチン
グする。ここでのエッチングは、酸又はアルカリ溶液を
用いたウェットエッチング、ＲＩＥ法等のドライエッチ
ングが挙げられる。

【００２７】次いで、少なくとも溝内にゲート絶縁膜及
び第１電極材料膜を形成し、第１電極材料膜をエッチン
グして溝内に第１ゲート電極を形成する。ゲート絶縁膜
及び第１電極材料膜は、例えば、熱酸化法、ＣＶＤ法、
スパッタ法等の種々の方法を適宜選択して形成すること
ができる。これらの膜は、溝を含む半導体基板上全面に
形成し、異方性エッチングすることにより、溝内にのみ
埋没することができる。なお、ＣＭＰ法により除去して
もよい。また、これらの膜を半導体基板上全面に形成す
る際、先の工程で形成したシリコン窒化膜を残してお
き、このシリコン窒化膜をＣＭＰ法の際のエッチングス
トッパとして利用することが好ましい。

【００２８】第１ゲート電極を含む半導体基板上に第２
電極材料膜を堆積し、パターニングして第１ゲート電極
に接続する第２電極を形成し、第２電極材料膜は、第１
電極材料膜と同様に形成することができ、第１ゲート電
極を含む半導体基板上全面に形成することが好ましい。
パターニングは、フォトリソグラフィ及びエッチング工
程を利用することにより行うことができる。

【００２９】さらに、半導体基板表面にソース／ドレイ
ン領域を形成する。この場合のソース／ドレイン領域の
形成は、不純物を半導体基板内に導入することにより行
うことができ、例えば、イオン注入が挙げられる。イオ
ン注入は、第１及び第２ゲート電極をマスクとして用い
ることにより、ゲート電極に対して自己整合的に形成す
ることができる。イオン注入の加速エネルギー、ドーズ
等の条件、不純物の種類は、適宜選択することができ
る。

【００３０】本発明の半導体装置及びその製造方法を、
図面に基づいて詳細に説明する。本発明の半導体装置
は、図１（ａ）のチャネル方向断面図及び（ｂ）ゲート
方向断面図に示したように、第１ゲート電極３５及び第
２ゲート電極３６から構成されたゲート電極を有してい
る。第１ゲート電極３５は、ゲート絶縁膜３４を介して
シリコン基板３１表面に形成された溝内に埋め込まれ、
その底面がソース／ドレイン領域３８、３９よりも深い
ところに位置する。第２ゲート電極３６は、第１ゲート
電極３５の上からシリコン基板３１上及び素子分離膜１
９上に形成されたシリコン窒化膜３２の上に引き出さ
れ、コンタクトプラグ４１に接続されている。

【００３１】この半導体装置においては、溝は、２５０
ｎｍ程度の深さで形成されており、第１ゲート電極３５
は３５０ｎｍ程度の膜厚、第２ゲート電極３６は５０ｎ
ｍ程度の膜厚を有している。また、シリコン窒化膜３２
は１５０〜２５０ｎｍの膜厚であり、ソース／ドレイン
領域３８、３９の接合深さは、１００ｎｍ程度である。
この半導体装置は、以下の方法により製造することがで
きる。

【００３２】まず、図２（ａ）及び（ｂ）に示したよう
に、第１導電型の半導体基板であるシリコン基板３１に
シリコン酸化膜３２ａを膜厚１０〜３０ｎｍ程度、シリ
コン窒化膜３２を膜厚１５０〜２５０ｎｍ程度堆積し、
リソグラフィー技術を用いて所定の形状のレジストパタ
ーン（図示せず）を形成する。このレジストパターンを
マスクとして用いて、シリコン窒化膜３２をエッチング
し、レジストパターンを剥離する。図３（ａ）及び
（ｂ）に示したように、シリコン窒化膜３２をマスクと
して用いて、シリコン酸化膜３２ａ／シリコン基板３１
をエッチングし、溝部を形成する。続いて、図４（ａ）
及び（ｂ）に示したように、２５０〜５００ｎｍ程度の
シリコン酸化膜１３を堆積し、図５（ａ）及び（ｂ）に
示したように、ＣＭＰ法により平坦化を行う。

【００３３】次に、シリコン酸化膜１３の一部を除去し
て溝部を形成するとともに、残存したシリコン酸化膜１
３を素子分離領域１９とする。

【００３４】次いで、熱酸化を行い、溝内に膜厚１０ｎ
ｍ程度のゲート絶縁膜３４を形成し、その上に第１ゲー
ト電極材料として第１ポリシリコン膜３５ａを膜厚３０
０〜４００ｎｍ程度積層する。ここで、ゲート電極を溝
内に完全に埋め込むために、第１ポリシリコン膜３５ａ
は、チャネル方向の溝底部の幅Ｌの1／2以上の膜厚を確
保する。

【００３５】続いて、第１ポリシリコン膜３５ａを、シ
リコン窒化膜３２の表面が露出するまでＣＭＰ法により
研磨し、埋め込みゲート電極として第１ゲート電極３５
を形成する。シリコン窒化膜３２はエッチングストッパ
ーとして働く。なお、第１ポリシリコン膜３５ａは異方
性エッチングによって除去してもよい。

【００３６】次に、図６（ａ）及び（ｂ）に示したよう
に、得られたシリコン基板３１上に、第２ゲート電極３
６材料として第２ポリシリコン膜を膜厚５０ｎｍ程度堆
積し、その上に、リソグラフィー技術を用いて所定の形
状に加工されたレジストパターン３７を形成する。

【００３７】次いで、図７（ａ）及び（ｂ）に示したよ
うに、レジストパターン３７をマスクとして用いて、第
２ポリシリコン膜／シリコン窒化膜３２をエッチング除
去し、コンタクトの接続部として、第１ゲート電極３５
の一部の上から半導体基板３１上にわたる第２ゲート電
極３６を形成する。その後、レジストパターン３７を剥
離する。

【００３８】続いて、図８（ａ）及び（ｂ）に示したよ
うに、砒素イオンを、注入エネルギー１５ｋｅＶ、注入
量３×１０¹⁵ｃｍ^-2程度で注入した後、結晶性の回復と
不純物の活性化のため熱処理を行い、ソース領域３８及
びドレイン領域３９を形成する。

【００３９】次いで、図１（ａ）及び（ｂ）に示したよ
うに、得られたシリコン基板３１上に、ＢＰＳＧ（Boro
n Phosphorus Silicate Glass）保護膜４０を１０００
ｎｍ程度堆積する。さらに、通常の工程に従って、コン
タクトプラブ４１を形成し、アルミ配線などを形成し
て、本発明の半導体装置を完成させる。

【００４０】従来技術では、フィールド酸化膜上にトレ
ンチを埋め込むために最適化された厚い第１ゲート電極
パターンを、コンタクトのアライメントマージンを考慮
して、トレンチ幅よりも広い幅で残す必要があったが、
上記実施の形態では、トレンチ内に埋め込まれた第１ゲ
ート電極材料の直上に第２ゲート電極材料による配線を
接続されることができるため、金属配線とのコンタクト
箇所において、第１ゲート電極材料によりトレンチ幅よ
りも広い配線箇所を形成する必要がなくなる。よって、
フィールド酸化膜上に厚膜の第１ゲート電極材料を延在
させるかわりに、薄膜の第２ゲート電極材料を配置する
ことができ、ゲート電極と金属配線とのコンタクト接続
箇所における段差を低減することができる。

【００４１】

【発明の効果】本発明によれば、ゲート電極を第１及び
第２ゲート電極の２層構造として形成することにより、
簡便な製造工程の追加のみで、ゲート電極のコンタクト
との接続部分における段差を低減することができる。よ
って、ゲート電極のコンタクトとの接続部分上に形成さ
れる金属配線のパターニング時における露光の焦点深度
マージンを確保することができ、配線パターンの短絡等
を防止して、信頼性の高い半導体装置を得ることが可能
になる。

【００４２】また、ゲート電極のコンタクトとの接続部
分上に形成される層間絶縁膜を十分薄くすることがで
き、層間絶縁膜の堆積時間の短絡化等によって、製造コ
ストを低減することが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体装置の要部の概略平面図及び断
面図である。

【図２】図１の半導体装置の要部の概略断面工程図であ
る。

【図３】図１の半導体装置の要部の概略断面工程図であ
る。

【図４】図１の半導体装置の要部の概略断面工程図であ
る。

【図５】図１の半導体装置の要部の概略断面工程図であ
る。

【図６】図１の半導体装置の要部の概略断面工程図であ
る。

【図７】図１の半導体装置の要部の概略断面工程図であ
る。

【図８】図１の半導体装置の要部の概略断面工程図であ
る。

【図９】従来の半導体装置の要部の概略平面図及び断面
図である。

【図１０】図９の半導体装置の要部の概略断面工程図で
ある。

【図１１】図９の半導体装置の要部の概略断面工程図で
ある。

【図１２】図９の半導体装置の要部の概略断面工程図で
ある。

【図１３】図９の半導体装置の要部の概略断面工程図で
ある。

【図１４】半導体装置の製造方法における問題点を説明
するための要部の概略断面工程図である。

【図１５】半導体装置の製造方法における問題点を説明
するための要部の概略断面工程図である。

【図１６】半導体装置の別の製造方法における問題点を
説明するための要部の概略断面工程図である。

【図１７】半導体装置の別の製造方法における問題点を
説明するための要部の概略断面工程図である。

【符号の説明】

１３シリコン酸化膜１９素子分離膜３１シリコン基板（半導体基板）３２シリコン窒化膜（絶縁膜）３２ａシリコン酸化膜３４ゲート絶縁膜３５第１ゲート電極３５ａ第１ポリシリコン膜３６第２ゲート電極３７レジストパターン３８、３９ソース／ドレイン領域４０保護膜４１コンタクトプラグ

───────────────────────────────────────────────────── フロントページの続き (72)発明者山内祥光大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内Ｆターム(参考） 4M104 AA01 AA02 AA05 AA06 BB01 BB02 BB04 BB14 BB17 BB18 BB24 CC05 DD19 DD37 DD43 DD66 DD72 DD75 FF06 FF14 FF26 GG09 GG10 GG14 HH12 HH14 HH20 5F033 GG00 GG01 GG02 HH04 HH08 HH11 HH18 HH19 HH21 HH26 JJ01 JJ04 JJ08 JJ11 JJ18 JJ19 JJ21 JJ26 KK04 KK08 KK11 KK18 KK19 KK21 KK26 LL04 MM07 NN20 QQ08 QQ09 QQ10 QQ16 QQ25 QQ31 QQ37 QQ48 QQ49 QQ59 QQ73 RR04 RR06 RR15 VV06 XX01 XX02 XX03 XX31 XX34 5F140 AA15 AA40 BA01 BA03 BA07 BA09 BA10 BD05 BD07 BD10 BE03 BE07 BE09 BE10 BF03 BF04 BF05 BF07 BF08 BF11 BF13 BF14 BF15 BF17 BF18 BF43 BF58 BF60 BG28 BG30 BG38 BG40 BG58 BJ27 BK13 BK21 CA03 CC01 CC03 CC07 CC08 CE07 CE08

Claims

【特許請求の範囲】

【請求項１】半導体基板表面に形成されたソース／ド
レイン領域と、該ソース／ドレイン領域間にゲート絶縁
膜を介して形成されたゲート電極とからなる半導体装置
であって、前記ゲート電極が第１ゲート電極と第２ゲート電極とか
らなり、前記第１ゲート電極は、半導体基板表面に形成
された溝内に、ソース／ドレイン領域の底面よりもその
底面が深く位置するように埋め込まれ、第２ゲート電極
は、第１ゲート電極上面で第１ゲート電極と接続される
とともに、さらに金属配線に接続されてなることを特徴
とする半導体装置。
【請求項２】第２ゲート電極が、第１ゲート電極上か
ら半導体基板表面に形成された絶縁膜上に引き出される
とともに、金属配線との接続部が半導体基板の上方に配
置されてなる請求項１に記載の半導体装置。
【請求項３】半導体基板をエッチングして溝を形成
し、少なくとも前記溝内にゲート絶縁膜及び第１電極材料膜
を形成し、該第１電極材料膜をエッチングして溝内に第
１ゲート電極を形成し、前記第１ゲート電極を含む半導体基板上に第２電極材料
膜を堆積し、パターニングして第１ゲート電極に接続す
る第２ゲート電極を形成し、前記半導体基板表面にソース／ドレイン領域を形成する
ことからなる半導体装置の製造方法。