JP2003152109A - メモリ装置 - Google Patents
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ＤＲＡＭのような定期的なリフレッシュ動作
が不要で、かつ、従来に比べ、動作マージンの拡大およ
び低消費電力動作を達成できるメモリ装置を、現行ＤＲ
ＡＭのセル面積と同等のセル面積で実現する。 【構成】 共有ソース領域２０４Ｓを有する第１の電界
効果トランジスタ２０４の上に絶縁層２１６を介して共
有ドレイン領域２０５Ｄを有する第２の電界効果トラン
ジスタ２０５を積層し、第１の電界効果トランジスタの
ゲート電極２０４Ｇをワード線２０２に接続し、ソース
領域２０４Ｓをビット線２０１に接続し、ドレイン領域
２０４Ｄをセル容量２０６の一端および第２の電界効果
トランジスタのソース領域２０５Ｓに接続し、第２の電
界効果トランジスタのソース領域２０５Ｓと一端を接続
して形成された抵抗素子２０７の他端と第２の電界効果
トランジスタのゲート電極２０５Ｇとを電源電位ＶＤＤ
に固定し、第２の電界効果トランジスタのドレイン電極
２０５Ｄをアース電位に固定する。
が不要で、かつ、従来に比べ、動作マージンの拡大およ
び低消費電力動作を達成できるメモリ装置を、現行ＤＲ
ＡＭのセル面積と同等のセル面積で実現する。 【構成】 共有ソース領域２０４Ｓを有する第１の電界
効果トランジスタ２０４の上に絶縁層２１６を介して共
有ドレイン領域２０５Ｄを有する第２の電界効果トラン
ジスタ２０５を積層し、第１の電界効果トランジスタの
ゲート電極２０４Ｇをワード線２０２に接続し、ソース
領域２０４Ｓをビット線２０１に接続し、ドレイン領域
２０４Ｄをセル容量２０６の一端および第２の電界効果
トランジスタのソース領域２０５Ｓに接続し、第２の電
界効果トランジスタのソース領域２０５Ｓと一端を接続
して形成された抵抗素子２０７の他端と第２の電界効果
トランジスタのゲート電極２０５Ｇとを電源電位ＶＤＤ
に固定し、第２の電界効果トランジスタのドレイン電極
２０５Ｄをアース電位に固定する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ装置に関
し、特に負性微分抵抗デバイスを有するメモリ装置にお
けるメモリセルの配置に関するものである。
し、特に負性微分抵抗デバイスを有するメモリ装置にお
けるメモリセルの配置に関するものである。
【０００２】
【従来の技術】半導体ランダムアクセスメモリ（以下、
単にＲＡＭという）、特に１個のトランジスタと１個の
コンデンサ素子とから構成される１Ｔ／１Ｃ（１トラン
ジスタ／１コンデンサ）型のダイナミックＲＡＭ（ＤＲ
ＡＭ）は、その構成の単純さの故に、ギガビット台の集
積度に到達しつつある。しかしながら、１Ｔ／１Ｃ型の
ＤＲＡＭは、コンデンサ素子上に蓄積されたビット情報
としての電荷がリーク電流として一定の時間割合で消失
されていくので、毎秒数〜数千回の程度で周期的にリフ
レッシュ動作を行う必要がある。一方、スタティックＲ
ＡＭ（ＳＲＡＭ）は、リフレッシュ動作を必要とせず、
かつ、一般にＤＲＡＭよりも高速である。しかしなが
ら、ＳＲＡＭはフリップフロップ回路を要するためにＤ
ＲＡＭに比して構成が複雑であり、６個のトランジスタ
で構成するか、あるいは、４個のトランジスタと２個の
ポリシリコン負荷抵抗で構成するのが一般的であり、そ
の結果、ＤＲＡＭよりも集積度が低くなってしまう。し
たがって、ＤＲＡＭと同程度の集積度を有し、かつ、Ｓ
ＲＡＭのようにリフレッシュ動作を必要としないメモリ
構成が望まれている。
単にＲＡＭという）、特に１個のトランジスタと１個の
コンデンサ素子とから構成される１Ｔ／１Ｃ（１トラン
ジスタ／１コンデンサ）型のダイナミックＲＡＭ（ＤＲ
ＡＭ）は、その構成の単純さの故に、ギガビット台の集
積度に到達しつつある。しかしながら、１Ｔ／１Ｃ型の
ＤＲＡＭは、コンデンサ素子上に蓄積されたビット情報
としての電荷がリーク電流として一定の時間割合で消失
されていくので、毎秒数〜数千回の程度で周期的にリフ
レッシュ動作を行う必要がある。一方、スタティックＲ
ＡＭ（ＳＲＡＭ）は、リフレッシュ動作を必要とせず、
かつ、一般にＤＲＡＭよりも高速である。しかしなが
ら、ＳＲＡＭはフリップフロップ回路を要するためにＤ
ＲＡＭに比して構成が複雑であり、６個のトランジスタ
で構成するか、あるいは、４個のトランジスタと２個の
ポリシリコン負荷抵抗で構成するのが一般的であり、そ
の結果、ＤＲＡＭよりも集積度が低くなってしまう。し
たがって、ＤＲＡＭと同程度の集積度を有し、かつ、Ｓ
ＲＡＭのようにリフレッシュ動作を必要としないメモリ
構成が望まれている。
【０００３】このようなメモリ構成として、例えば、特
開平１０−６９７６６号公報に、ＲＴＤ（Resonant Tun
neling Diode：共鳴トンネルダイオード）やトンネルダ
イオードを用いたＳＲＡＭセルが開示されている。図１
４は、この従来例のメモリセルの構成を示す回路図であ
る。図１５は、図１４のメモリセルにおけるラッチ回路
の動作説明図である。図１４に示すように、このメモリ
セルは、ゲートおよびドレインがワード線９０２とビッ
ト線９０１とにそれぞれ接続されているｎチャネルＦＥ
Ｔ９０４と、ｎチャネルＦＥＴ９０４のソースとセルプ
レートＣＰとの間に接続されたセル容量９０６と、電源
電位ＶＤＤとＶＳＳとの間に直列接続された第１および
第２の負性抵抗デバイス９０５、９０７とを具備してい
る。直列接続された第１および第２の負性抵抗デバイス
９０５、９０７の共通点は、ｎチャネルＦＥＴ９０４の
ソースとセル容量９０６との接続点であるメモリノード
ＳＮに接続されている。メモリセルが待機時、即ち、ワ
ード線電位が低く、ｎチャネルＦＥＴ９０４がオフ状態
にあるとき、メモリセルはセル容量９０６に蓄積された
電荷により、メモリ内容を保持している。通常のＤＲＡ
Ｍにおいては、リーク電流によりセル容量に蓄積した電
荷量が変化し、スタティックに情報を保持することがで
きない。一方、負性抵抗デバイス９０５、９０７よりな
る直列回路には、図１５に示すように、２つの安定な動
作点９１２、９１３が存在する。したがって、負性抵抗
デバイス９０５、９０７よりなる直列回路はラッチ回路
を形成し、メモリノードＳＮの電圧は、２つの安定な動
作点９１２、９１３に対応する２つの電圧のいずれかに
決まり、スタティックに情報を保持することが可能にな
る。
開平１０−６９７６６号公報に、ＲＴＤ（Resonant Tun
neling Diode：共鳴トンネルダイオード）やトンネルダ
イオードを用いたＳＲＡＭセルが開示されている。図１
４は、この従来例のメモリセルの構成を示す回路図であ
る。図１５は、図１４のメモリセルにおけるラッチ回路
の動作説明図である。図１４に示すように、このメモリ
セルは、ゲートおよびドレインがワード線９０２とビッ
ト線９０１とにそれぞれ接続されているｎチャネルＦＥ
Ｔ９０４と、ｎチャネルＦＥＴ９０４のソースとセルプ
レートＣＰとの間に接続されたセル容量９０６と、電源
電位ＶＤＤとＶＳＳとの間に直列接続された第１および
第２の負性抵抗デバイス９０５、９０７とを具備してい
る。直列接続された第１および第２の負性抵抗デバイス
９０５、９０７の共通点は、ｎチャネルＦＥＴ９０４の
ソースとセル容量９０６との接続点であるメモリノード
ＳＮに接続されている。メモリセルが待機時、即ち、ワ
ード線電位が低く、ｎチャネルＦＥＴ９０４がオフ状態
にあるとき、メモリセルはセル容量９０６に蓄積された
電荷により、メモリ内容を保持している。通常のＤＲＡ
Ｍにおいては、リーク電流によりセル容量に蓄積した電
荷量が変化し、スタティックに情報を保持することがで
きない。一方、負性抵抗デバイス９０５、９０７よりな
る直列回路には、図１５に示すように、２つの安定な動
作点９１２、９１３が存在する。したがって、負性抵抗
デバイス９０５、９０７よりなる直列回路はラッチ回路
を形成し、メモリノードＳＮの電圧は、２つの安定な動
作点９１２、９１３に対応する２つの電圧のいずれかに
決まり、スタティックに情報を保持することが可能にな
る。
【０００４】
【発明が解決しようとする課題】上述の従来のメモリセ
ルにおいて、負性抵抗デバイス９０５、９０７の電流レ
ベルは、消費電力の観点から、できるだけ低いことが望
ましい。しかし、上述の双安定性を確保するためには、
負性抵抗デバイス９０５、９０７のピーク電流値は、最
低限、リーク電流よりも大きくする必要があり、ピーク
電流値が大きいほど、動作マージンは高くなる。これら
の要求を満たすためには、負性抵抗デバイス９０５、９
０７のピーク電流とバレイ電流との比、すなわち、ピー
クバレイ比（ＰＶ比）はできるだけ大きいことが望まし
い。しかるに、上述の従来技術のメモリセルに用いられ
ている負性抵抗デバイスのＰＶ比としては、現在までの
ところ、たかだか１０程度の値が報告されているにすぎ
ない。また、ＲＴＤやトンネルダイオードなどの負性抵
抗デバイスはバイポーラデバイスであって、半導体メモ
リ装置として多用されているＭＯＳ構造の集積回路との
整合性が悪いという問題点がある。そこで、特開２００
１−１５７５７号公報に、負性抵抗素子としてＭＯＳト
ランジスタを使用したメモリセルが開示されている。こ
のＭＯＳトランジスタは、数桁に及ぶＰＶ比が達成可能
であり、また、当然ながら、ＭＯＳ構造の半導体メモリ
装置との整合性が良い。ところで、半導体メモリ装置に
おいて、メモリセルは多数配列されるため、メモリセル
１個当りの寸法が、半導体メモリ装置全体のレイアウト
面積に与える影響は非常に大きい。したがって、半導体
メモリ装置においては、メモリセルを可能な限り小さく
レイアウトすることが極めて重要である。現在のＤＲＡ
Ｍのメモリセルには、折り返し（Ｆｏｌｄｅｄ）ビット
線方式と呼ばれる配置方式が使用されており、最小寸法
（デザインルール）をＦとすると、理論上では、最小セ
ル面積が８Ｆ２となる。したがって、負性抵抗デバイス
を用いたリフレッシュ動作の不要なメモリ装置において
も、そのメモリセル面積は、できる限り現行メモリセル
の理論的最小セル面積である８Ｆ２に近い値、最大でも
１６Ｆ２以下に抑えることが望ましい。
ルにおいて、負性抵抗デバイス９０５、９０７の電流レ
ベルは、消費電力の観点から、できるだけ低いことが望
ましい。しかし、上述の双安定性を確保するためには、
負性抵抗デバイス９０５、９０７のピーク電流値は、最
低限、リーク電流よりも大きくする必要があり、ピーク
電流値が大きいほど、動作マージンは高くなる。これら
の要求を満たすためには、負性抵抗デバイス９０５、９
０７のピーク電流とバレイ電流との比、すなわち、ピー
クバレイ比（ＰＶ比）はできるだけ大きいことが望まし
い。しかるに、上述の従来技術のメモリセルに用いられ
ている負性抵抗デバイスのＰＶ比としては、現在までの
ところ、たかだか１０程度の値が報告されているにすぎ
ない。また、ＲＴＤやトンネルダイオードなどの負性抵
抗デバイスはバイポーラデバイスであって、半導体メモ
リ装置として多用されているＭＯＳ構造の集積回路との
整合性が悪いという問題点がある。そこで、特開２００
１−１５７５７号公報に、負性抵抗素子としてＭＯＳト
ランジスタを使用したメモリセルが開示されている。こ
のＭＯＳトランジスタは、数桁に及ぶＰＶ比が達成可能
であり、また、当然ながら、ＭＯＳ構造の半導体メモリ
装置との整合性が良い。ところで、半導体メモリ装置に
おいて、メモリセルは多数配列されるため、メモリセル
１個当りの寸法が、半導体メモリ装置全体のレイアウト
面積に与える影響は非常に大きい。したがって、半導体
メモリ装置においては、メモリセルを可能な限り小さく
レイアウトすることが極めて重要である。現在のＤＲＡ
Ｍのメモリセルには、折り返し（Ｆｏｌｄｅｄ）ビット
線方式と呼ばれる配置方式が使用されており、最小寸法
（デザインルール）をＦとすると、理論上では、最小セ
ル面積が８Ｆ２となる。したがって、負性抵抗デバイス
を用いたリフレッシュ動作の不要なメモリ装置において
も、そのメモリセル面積は、できる限り現行メモリセル
の理論的最小セル面積である８Ｆ２に近い値、最大でも
１６Ｆ２以下に抑えることが望ましい。
【０００５】本発明は、これらの従来技術に鑑みてなさ
れたものであって、その目的は、大きなＰＶ比を有する
負性抵抗デバイスを用いたリフレッシュ動作の不要なメ
モリ装置において、現行ＤＲＡＭのメモリセルの理論的
最小セル面積である８Ｆ２に近い値、最大でも１６Ｆ２
以下のセル面積を与えるメモリセルの配置を提供するこ
とである。
れたものであって、その目的は、大きなＰＶ比を有する
負性抵抗デバイスを用いたリフレッシュ動作の不要なメ
モリ装置において、現行ＤＲＡＭのメモリセルの理論的
最小セル面積である８Ｆ２に近い値、最大でも１６Ｆ２
以下のセル面積を与えるメモリセルの配置を提供するこ
とである。
【０００６】
【課題を解決するための手段】上記目的を解決するため
に、本発明によれば、複数本のビット線と前記複数本の
ビット線と交差する複数本のワード線との各交差点にメ
モリセルが配置されたメモリ装置であって、前記メモリ
セルが、基板上に形成された、ゲート電極が前記ワード
線に接続され、ソース領域が前記ビット線に接続された
第１の電界効果トランジスタと、前記第１の電界効果ト
ランジスタと隣接して形成された負性抵抗素子として機
能する第２の電界効果トランジスタと、一方の電極が前
記第１の電界効果トランジスタのドレインと前記第２の
電界効果トランジスタのソースとに接続されたセル容量
と、前記第２のトランジスタのソース領域上に該ソース
領域に下面側の端子が接続されて形成された、電流経路
が縦方向の抵抗素子と、を有し、前記抵抗素子の表面側
の端子が第１の電位に固定され、前記第２の電界効果ト
ランジスタのドレイン電極が第２の電位に固定され、前
記第２の電界効果トランジスタのゲート電極が第３の電
位に固定されていることを特徴とするメモリ装置、が提
供される。
に、本発明によれば、複数本のビット線と前記複数本の
ビット線と交差する複数本のワード線との各交差点にメ
モリセルが配置されたメモリ装置であって、前記メモリ
セルが、基板上に形成された、ゲート電極が前記ワード
線に接続され、ソース領域が前記ビット線に接続された
第１の電界効果トランジスタと、前記第１の電界効果ト
ランジスタと隣接して形成された負性抵抗素子として機
能する第２の電界効果トランジスタと、一方の電極が前
記第１の電界効果トランジスタのドレインと前記第２の
電界効果トランジスタのソースとに接続されたセル容量
と、前記第２のトランジスタのソース領域上に該ソース
領域に下面側の端子が接続されて形成された、電流経路
が縦方向の抵抗素子と、を有し、前記抵抗素子の表面側
の端子が第１の電位に固定され、前記第２の電界効果ト
ランジスタのドレイン電極が第２の電位に固定され、前
記第２の電界効果トランジスタのゲート電極が第３の電
位に固定されていることを特徴とするメモリ装置、が提
供される。
【０００７】また、本発明によれば、複数本のビット線
と前記複数本のビット線と交差する複数本のワード線と
の各交差点にメモリセルが配置されたメモリ装置であっ
て、前記メモリセルが、基板上に形成された、ゲート電
極が前記ワード線に接続され、ソース領域が前記ビット
線に接続された第１の電界効果トランジスタと、前記第
１の電界効果トランジスタの上に絶縁層を介して形成さ
れた負性抵抗素子として機能する第２の電界効果トラン
ジスタと、一方の電極が前記第１の電界効果トランジス
タのドレインと前記第２の電界効果トランジスタのソー
スとに接続されたセル容量と、前記第２のトランジスタ
のソース領域上に該ソース領域に下面側の端子が接続さ
れて形成された、電流経路が縦方向の抵抗素子と、を有
し、前記抵抗素子の表面側の端子が第１の電位に固定さ
れ、前記第２の電界効果トランジスタのドレイン電極が
第２の電位に固定され、前記第２の電界効果トランジス
タのゲート電極が第３の電位に固定されていることを特
徴とするメモリ装置、が提供される。
と前記複数本のビット線と交差する複数本のワード線と
の各交差点にメモリセルが配置されたメモリ装置であっ
て、前記メモリセルが、基板上に形成された、ゲート電
極が前記ワード線に接続され、ソース領域が前記ビット
線に接続された第１の電界効果トランジスタと、前記第
１の電界効果トランジスタの上に絶縁層を介して形成さ
れた負性抵抗素子として機能する第２の電界効果トラン
ジスタと、一方の電極が前記第１の電界効果トランジス
タのドレインと前記第２の電界効果トランジスタのソー
スとに接続されたセル容量と、前記第２のトランジスタ
のソース領域上に該ソース領域に下面側の端子が接続さ
れて形成された、電流経路が縦方向の抵抗素子と、を有
し、前記抵抗素子の表面側の端子が第１の電位に固定さ
れ、前記第２の電界効果トランジスタのドレイン電極が
第２の電位に固定され、前記第２の電界効果トランジス
タのゲート電極が第３の電位に固定されていることを特
徴とするメモリ装置、が提供される。
【０００８】また、本発明によれば、複数本のビット線
と前記複数本のビット線と交差する複数本のワード線と
の各交差点にメモリセルが配置されたメモリ装置であっ
て、前記メモリセルが、基板上に形成された共通ドレイ
ン領域とその上に積層して形成された第１のチャネル領
域と第１のソース領域と第１のゲート電極とを有し、前
記第１のゲート電極が前記ワード線に、前記第１のソー
ス領域が前記ビット線に接続された第１の縦型電界効果
トランジスタと、第２のゲート電極と前記共通ドレイン
領域とその上に積層して形成された第２のチャネル領域
および第２のソース領域とを有し負性抵抗素子として機
能する第２の縦型電界効果トランジスタと、前記共通ド
レイン領域とその上に積層して形成された第３のチャネ
ル領域および第３のソース領域とを有し前記第２のゲー
ト電極をゲート電極とする第３の縦型電界効果トランジ
スタと、一方の電極が前記共通ドレイン領域に接続され
たセル容量と、を有し、前記第３の縦型電界効果トラン
ジスタのソース電極が第１の電位に固定され、前記第２
の縦型電界効果トランジスタのソース電極が第２の電位
に固定され、前記第２のゲート電極が第３の電位に固定
されていることを特徴とするメモリ装置、が提供され
る。
と前記複数本のビット線と交差する複数本のワード線と
の各交差点にメモリセルが配置されたメモリ装置であっ
て、前記メモリセルが、基板上に形成された共通ドレイ
ン領域とその上に積層して形成された第１のチャネル領
域と第１のソース領域と第１のゲート電極とを有し、前
記第１のゲート電極が前記ワード線に、前記第１のソー
ス領域が前記ビット線に接続された第１の縦型電界効果
トランジスタと、第２のゲート電極と前記共通ドレイン
領域とその上に積層して形成された第２のチャネル領域
および第２のソース領域とを有し負性抵抗素子として機
能する第２の縦型電界効果トランジスタと、前記共通ド
レイン領域とその上に積層して形成された第３のチャネ
ル領域および第３のソース領域とを有し前記第２のゲー
ト電極をゲート電極とする第３の縦型電界効果トランジ
スタと、一方の電極が前記共通ドレイン領域に接続され
たセル容量と、を有し、前記第３の縦型電界効果トラン
ジスタのソース電極が第１の電位に固定され、前記第２
の縦型電界効果トランジスタのソース電極が第２の電位
に固定され、前記第２のゲート電極が第３の電位に固定
されていることを特徴とするメモリ装置、が提供され
る。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。 〔第１の実施の形態〕図１は、本発明の第１の実施の形
態のメモリ装置を構成するメモリセルの断面図である。
図２は、図１のメモリセルの平面図〔（ａ）〕と、レイ
アウト図〔（ｂ）〕である。図３は、図１のメモリセル
に用いた第２の電界効果トランジスタのソース−ドレイ
ン間電流電圧特性〔（ａ）〕と、ラッチ回路の動作説明
図〔（ｂ）〕である。図１に示すように、本実施の形態
のメモリ装置を構成するメモリセルは、基板１０３上に
形成された第１の電界効果トランジスタ１０４と、第１
の電界効果トランジスタ１０４に隣接し、そのチャネル
領域が基板１０３から電気的に絶縁された構造を有する
第２の電界効果トランジスタ１０５と、セル容量１０６
と、第２の電界効果トランジスタ１０５のソース領域１
０５Ｓ上にソース領域１０５Ｓと一端を接続して形成さ
れた抵抗素子１０７と、を有しており、第１の電界効果
トランジスタ１０４のゲート電極１０４Ｇがワード線１
０２に接続され、ソース領域１０４Ｓがビット線１０１
に接続され、ドレイン領域１０４Ｄがセル容量１０６お
よび第２の電界効果トランジスタ１０５のソース１０５
Ｓ領域に接続されており、抵抗素子１０７の他端と第２
の電界効果トランジスタ１０５のゲート電極１０５Ｇと
がともに第１の電位に固定され、第２の電界効果トラン
ジスタ１０５のドレイン領域１０５Ｄが第２の電位に固
定されている。
て、図面を参照して詳細に説明する。 〔第１の実施の形態〕図１は、本発明の第１の実施の形
態のメモリ装置を構成するメモリセルの断面図である。
図２は、図１のメモリセルの平面図〔（ａ）〕と、レイ
アウト図〔（ｂ）〕である。図３は、図１のメモリセル
に用いた第２の電界効果トランジスタのソース−ドレイ
ン間電流電圧特性〔（ａ）〕と、ラッチ回路の動作説明
図〔（ｂ）〕である。図１に示すように、本実施の形態
のメモリ装置を構成するメモリセルは、基板１０３上に
形成された第１の電界効果トランジスタ１０４と、第１
の電界効果トランジスタ１０４に隣接し、そのチャネル
領域が基板１０３から電気的に絶縁された構造を有する
第２の電界効果トランジスタ１０５と、セル容量１０６
と、第２の電界効果トランジスタ１０５のソース領域１
０５Ｓ上にソース領域１０５Ｓと一端を接続して形成さ
れた抵抗素子１０７と、を有しており、第１の電界効果
トランジスタ１０４のゲート電極１０４Ｇがワード線１
０２に接続され、ソース領域１０４Ｓがビット線１０１
に接続され、ドレイン領域１０４Ｄがセル容量１０６お
よび第２の電界効果トランジスタ１０５のソース１０５
Ｓ領域に接続されており、抵抗素子１０７の他端と第２
の電界効果トランジスタ１０５のゲート電極１０５Ｇと
がともに第１の電位に固定され、第２の電界効果トラン
ジスタ１０５のドレイン領域１０５Ｄが第２の電位に固
定されている。
【００１０】図２（ａ）は、図１のメモリセルを紙面上
方から下方に向かって観察した平面図を９０゜右回転し
て示している。第１の電界効果トランジスタ１０４のソ
ース領域１０４Ｓ、ゲート電極１０４Ｇおよびドレイン
領域１０４Ｄが並ぶ方向と、第２の電界効果トランジス
タ１０５のソース領域１０５Ｓ、ゲート電極１０５Ｇお
よびドレイン領域１０５Ｄが並ぶ方向が平行で、かつ、
それらの方向に対して、第１の電界効果トランジスタ１
０４のドレイン領域１０４Ｄと第２の電界効果トランジ
スタ１０５のソース領域１０５Ｓとが並ぶ方向が直交す
るように、第１の電界効果トランジスタ１０４と第２の
電界効果トランジスタ１０５とが形成されている。第２
の電界効果トランジスタ１０５のソース領域１０５Ｓの
上に、抵抗素子１０７が接続されている。図１は、図２
（ａ）のＡ−Ａ線に沿った断面図である。
方から下方に向かって観察した平面図を９０゜右回転し
て示している。第１の電界効果トランジスタ１０４のソ
ース領域１０４Ｓ、ゲート電極１０４Ｇおよびドレイン
領域１０４Ｄが並ぶ方向と、第２の電界効果トランジス
タ１０５のソース領域１０５Ｓ、ゲート電極１０５Ｇお
よびドレイン領域１０５Ｄが並ぶ方向が平行で、かつ、
それらの方向に対して、第１の電界効果トランジスタ１
０４のドレイン領域１０４Ｄと第２の電界効果トランジ
スタ１０５のソース領域１０５Ｓとが並ぶ方向が直交す
るように、第１の電界効果トランジスタ１０４と第２の
電界効果トランジスタ１０５とが形成されている。第２
の電界効果トランジスタ１０５のソース領域１０５Ｓの
上に、抵抗素子１０７が接続されている。図１は、図２
（ａ）のＡ−Ａ線に沿った断面図である。
【００１１】このメモリセルの動作を第１の電界効果ト
ランジスタ１０４としてｎチャネルＭＯＳＦＥＴ、第２
の電界効果トランジスタ１０５としてｐチャネルＭＯＳ
ＦＥＴ、第１の電位として電源電圧ＶＤＤ、第２の電位
として接地電圧（０Ｖ）を用いた場合について説明す
る。第２の電界効果トランジスタ１０５のチャネル部と
基板１０３との間にはＳｉＯ２層よりなる絶縁層１１６
およびトレンチ１０９が形成され、第２の電界効果トラ
ンジスタ１０５のチャネル部と基板１０３とが電気的に
分離されている。図３（ａ）は、第２の電界効果トラン
ジスタ１０５の、ゲート電極１０５Ｇに電源電圧ＶＤＤ
を印加した状態での、ソース−ドレイン間の電流電圧特
性を示している。ここで、ゲート電極１０５Ｇに正電圧
ＶＤＤを印加したときに、少なくともチャネル表面近傍
において、チャネル領域に接するドレイン端の電界強度
が、電子や正孔などのキャリアのバンド間トンネリング
を生じさせ得る強さ（およそ１ＭＶ/ｃｍ以上）となる
ように、ゲート絶縁膜厚、不純物ドープ量など、第２の
電界効果トランジスタ１０５の素子構造が適切に設計さ
れている。図３（ａ）は、電源電圧ＶＤＤとして３．３
Ｖを用いて、ゲート絶縁膜厚５ｎｍのときに得られた特
性である。ソース領域に正電圧が印加されると、ドレイ
ン端にはバンド間トンネリングが生じるに十分の電界が
形成されているので、ドレイン領域の価電子帯内の電子
はチャネル領域の伝導帯に容易にトンネルし、チャネル
領域の伝導帯にトンネルした電子は、ソース領域とチャ
ネル領域との間のエネルギー障壁を乗り越えて外部に流
れ、トンネル電流を形成する〔図３（ａ）の領域１〕。
ソース領域への印加電圧をさらに増加させると、ドレイ
ン端の電界強度が弱くなるため、トンネル確率が低下
し、ソース−ドレイン間電流が減少する〔図３（ａ）の
領域２〕。もし、ゲート端の電界強度がバンド間トンネ
リングを維持し得る電界強度よりも弱くなれば、ソース
−ドレイン間電流は完全に流れなくなる。さらにソース
領域への印加電圧を高くすると、ソース領域とチャネル
領域で形成されるｐｎ接合をよぎる通常の拡散電流が流
れる〔図３（ａ）の領域３〕。このとき、トンネル電流
は、ゲート電圧により誘起されるチャネル表面での電界
強度が強いほど大きくなる。したがって、ＶＤＤを大き
くしたり、ゲート絶縁膜を薄くすることが、トンネル電
流の増加には有効である。また、ドレイン領域における
不純物ドープ量、ゲート長など素子パラメータを適切に
設定することで、負性抵抗素子のピークバレイ電流比を
２桁以上にすることが可能である。
ランジスタ１０４としてｎチャネルＭＯＳＦＥＴ、第２
の電界効果トランジスタ１０５としてｐチャネルＭＯＳ
ＦＥＴ、第１の電位として電源電圧ＶＤＤ、第２の電位
として接地電圧（０Ｖ）を用いた場合について説明す
る。第２の電界効果トランジスタ１０５のチャネル部と
基板１０３との間にはＳｉＯ２層よりなる絶縁層１１６
およびトレンチ１０９が形成され、第２の電界効果トラ
ンジスタ１０５のチャネル部と基板１０３とが電気的に
分離されている。図３（ａ）は、第２の電界効果トラン
ジスタ１０５の、ゲート電極１０５Ｇに電源電圧ＶＤＤ
を印加した状態での、ソース−ドレイン間の電流電圧特
性を示している。ここで、ゲート電極１０５Ｇに正電圧
ＶＤＤを印加したときに、少なくともチャネル表面近傍
において、チャネル領域に接するドレイン端の電界強度
が、電子や正孔などのキャリアのバンド間トンネリング
を生じさせ得る強さ（およそ１ＭＶ/ｃｍ以上）となる
ように、ゲート絶縁膜厚、不純物ドープ量など、第２の
電界効果トランジスタ１０５の素子構造が適切に設計さ
れている。図３（ａ）は、電源電圧ＶＤＤとして３．３
Ｖを用いて、ゲート絶縁膜厚５ｎｍのときに得られた特
性である。ソース領域に正電圧が印加されると、ドレイ
ン端にはバンド間トンネリングが生じるに十分の電界が
形成されているので、ドレイン領域の価電子帯内の電子
はチャネル領域の伝導帯に容易にトンネルし、チャネル
領域の伝導帯にトンネルした電子は、ソース領域とチャ
ネル領域との間のエネルギー障壁を乗り越えて外部に流
れ、トンネル電流を形成する〔図３（ａ）の領域１〕。
ソース領域への印加電圧をさらに増加させると、ドレイ
ン端の電界強度が弱くなるため、トンネル確率が低下
し、ソース−ドレイン間電流が減少する〔図３（ａ）の
領域２〕。もし、ゲート端の電界強度がバンド間トンネ
リングを維持し得る電界強度よりも弱くなれば、ソース
−ドレイン間電流は完全に流れなくなる。さらにソース
領域への印加電圧を高くすると、ソース領域とチャネル
領域で形成されるｐｎ接合をよぎる通常の拡散電流が流
れる〔図３（ａ）の領域３〕。このとき、トンネル電流
は、ゲート電圧により誘起されるチャネル表面での電界
強度が強いほど大きくなる。したがって、ＶＤＤを大き
くしたり、ゲート絶縁膜を薄くすることが、トンネル電
流の増加には有効である。また、ドレイン領域における
不純物ドープ量、ゲート長など素子パラメータを適切に
設定することで、負性抵抗素子のピークバレイ電流比を
２桁以上にすることが可能である。
【００１２】このような負性抵抗特性を有する第２の電
界効果トランジスタ１０５のソース領域１０５Ｓと抵抗
素子１０７の一端とを接続し、ゲート電極１０５Ｇと抵
抗素子１０７の他端とを接続し、ゲート電極１０５Ｇに
電源電圧ＶＤＤ、ドレイン領域１０５Ｄに接地電位を印
加した状態で、第２の電界効果トランジスタ１０５のソ
ース領域１０５Ｓに０Ｖから電源電圧ＶＤＤまでの電圧
を印加するとき、図３（ｂ）に示すように、抵抗素子１
０７の抵抗値を調整することによって、抵抗素子１０７
の電流曲線１１１と第２の電界効果トランジスタ１０５
のソース−ドレイン間の電流曲線１１０とが３点で交差
するように、抵抗素子１０７と第２の電界効果トランジ
スタ１０５との動作を定めることができる。ここで、抵
抗素子１０７の電流曲線１１１には、メモリノード１０
８からのリーク電流ＩＬが加算されている。抵抗素子１
０７の電流曲線１１１と第２の電界効果トランジスタ１
０５のソース−ドレイン間の電流曲線１１０とが交差す
る２点１１２、１１３が安定動作点となる。したがっ
て、第２の電界効果トランジスタ１０５のソースと抵抗
素子１０７とを接続することによって、２点１１２、１
１３を安定動作点とするラッチ回路が構成される。
界効果トランジスタ１０５のソース領域１０５Ｓと抵抗
素子１０７の一端とを接続し、ゲート電極１０５Ｇと抵
抗素子１０７の他端とを接続し、ゲート電極１０５Ｇに
電源電圧ＶＤＤ、ドレイン領域１０５Ｄに接地電位を印
加した状態で、第２の電界効果トランジスタ１０５のソ
ース領域１０５Ｓに０Ｖから電源電圧ＶＤＤまでの電圧
を印加するとき、図３（ｂ）に示すように、抵抗素子１
０７の抵抗値を調整することによって、抵抗素子１０７
の電流曲線１１１と第２の電界効果トランジスタ１０５
のソース−ドレイン間の電流曲線１１０とが３点で交差
するように、抵抗素子１０７と第２の電界効果トランジ
スタ１０５との動作を定めることができる。ここで、抵
抗素子１０７の電流曲線１１１には、メモリノード１０
８からのリーク電流ＩＬが加算されている。抵抗素子１
０７の電流曲線１１１と第２の電界効果トランジスタ１
０５のソース−ドレイン間の電流曲線１１０とが交差す
る２点１１２、１１３が安定動作点となる。したがっ
て、第２の電界効果トランジスタ１０５のソースと抵抗
素子１０７とを接続することによって、２点１１２、１
１３を安定動作点とするラッチ回路が構成される。
【００１３】メモリセルが待機状態にあるときは、この
ラッチ回路により、第２の電界効果トランジスタ１０５
のソース領域１０５Ｓに接続されているメモリーノード
１０８の電位が双安定点１１２、１１３のいずれかの電
位に保持される。これによって、本実施の形態のメモリ
装置は、ＳＲＡＭ動作を行うことが可能である。ラッチ
回路の保持電流レベルは消費電力の観点からできるだけ
低いことが望ましい。ただし、双安定性を確保するため
には、第２の電界効果トランジスタ１０５の負性抵抗特
性のピーク電流値は、少なくともセルのリーク電流ＩＬ
よりも大きく設定される必要がある。セル間のリーク電
流値の特性揺らぎを考慮すると、ピーク電流値は、平均
リーク電流値（約１〜１０ｆＡ）の５０〜１００倍程度
に設定されるのが望ましい。ここで、上述のように、負
性抵抗素子である第２の電界効果トランジスタ１０５の
ピークバレイ電流比を、２桁以上にすることが可能であ
る。したがって、バレー電流は、例えばリーク電流値と
同レベルとなるような小さな値と設定することが可能に
なる。これによって、ピークバレイ電流比が１０程度で
あった従来の負性抵抗デバイスを用いたメモリセルに比
して、待機消費電力を小さくすることができる。また、
従来のリフレッシュを行うＤＲＡＭと比較すると、例え
ば、ＶＤＤが３．３Ｖ、ビット線容量およびセル容量が
それぞれ２７０ｆＦおよび２７ｆＦ、セルの平均リーク
電流レベルが１ｆＡ、第２の電界効果トランジスタのピ
ーク電流値とピークバレイ電流比がそれぞれ１００ｆＡ
と１００のとき、同じＶＤＤ、ビット線容量、セル容量
ならびにセルリーク電流レベルを有し、１２８ミリ秒ご
とにリフレッシュを行うＤＲＡＭに対して、本実施の形
態のメモリセルの待機消費電力は、約３桁程度小さくな
る。
ラッチ回路により、第２の電界効果トランジスタ１０５
のソース領域１０５Ｓに接続されているメモリーノード
１０８の電位が双安定点１１２、１１３のいずれかの電
位に保持される。これによって、本実施の形態のメモリ
装置は、ＳＲＡＭ動作を行うことが可能である。ラッチ
回路の保持電流レベルは消費電力の観点からできるだけ
低いことが望ましい。ただし、双安定性を確保するため
には、第２の電界効果トランジスタ１０５の負性抵抗特
性のピーク電流値は、少なくともセルのリーク電流ＩＬ
よりも大きく設定される必要がある。セル間のリーク電
流値の特性揺らぎを考慮すると、ピーク電流値は、平均
リーク電流値（約１〜１０ｆＡ）の５０〜１００倍程度
に設定されるのが望ましい。ここで、上述のように、負
性抵抗素子である第２の電界効果トランジスタ１０５の
ピークバレイ電流比を、２桁以上にすることが可能であ
る。したがって、バレー電流は、例えばリーク電流値と
同レベルとなるような小さな値と設定することが可能に
なる。これによって、ピークバレイ電流比が１０程度で
あった従来の負性抵抗デバイスを用いたメモリセルに比
して、待機消費電力を小さくすることができる。また、
従来のリフレッシュを行うＤＲＡＭと比較すると、例え
ば、ＶＤＤが３．３Ｖ、ビット線容量およびセル容量が
それぞれ２７０ｆＦおよび２７ｆＦ、セルの平均リーク
電流レベルが１ｆＡ、第２の電界効果トランジスタのピ
ーク電流値とピークバレイ電流比がそれぞれ１００ｆＡ
と１００のとき、同じＶＤＤ、ビット線容量、セル容量
ならびにセルリーク電流レベルを有し、１２８ミリ秒ご
とにリフレッシュを行うＤＲＡＭに対して、本実施の形
態のメモリセルの待機消費電力は、約３桁程度小さくな
る。
【００１４】図２（ｂ）に、図２（ａ）のメモリセルを
行および列に配列したメモリセルアレイの４ビット×４
ビット分が示されている。全てのメモリセルに渡って、
第１の電界効果トランジスタおよび第２の電界効果トラ
ンジスタのそれぞれのソース領域、ゲート電極およびド
レイン領域がビット線１０１に沿って並ぶように配列さ
れており、第１の電界効果トランジスタのゲート電極は
ワード線１０２に、ソース領域はビット線１０１に、ま
た、第２の電界効果トランジスタのゲート電極は電源電
位ＶＤＤに、それぞれ接続されている。同一のセンスア
ンプに対して平行に配置された１対のビット線は、折り
返しビット線を成している。メモリセルの列方向および
行方向の配置の１周期がいずれも４Ｆであるから、この
配置における各メモリセルの占める面積は、４Ｆ×４Ｆ
＝１６Ｆ２である。
行および列に配列したメモリセルアレイの４ビット×４
ビット分が示されている。全てのメモリセルに渡って、
第１の電界効果トランジスタおよび第２の電界効果トラ
ンジスタのそれぞれのソース領域、ゲート電極およびド
レイン領域がビット線１０１に沿って並ぶように配列さ
れており、第１の電界効果トランジスタのゲート電極は
ワード線１０２に、ソース領域はビット線１０１に、ま
た、第２の電界効果トランジスタのゲート電極は電源電
位ＶＤＤに、それぞれ接続されている。同一のセンスア
ンプに対して平行に配置された１対のビット線は、折り
返しビット線を成している。メモリセルの列方向および
行方向の配置の１周期がいずれも４Ｆであるから、この
配置における各メモリセルの占める面積は、４Ｆ×４Ｆ
＝１６Ｆ２である。
【００１５】メモリセルの読み出し／書き込み動作は従
来の１Ｔ／１Ｃ型ＤＲＡＭとまったく同じである。すな
わち、読み出し動作では、ビット線１０１をプリチャー
ジした状態で、選択されたワード線１０２の電位をＶＤ
Ｄに昇圧し、第１の電界効果トランジスタ１０４をオン
させる。このとき、セル容量１０６に蓄積されていた電
荷によりビット線１０１に電位変化が生じ、これをメモ
リセル外部に配置したセンスアンプにより増幅する。セ
ンスアンプにより増幅されたビット線１０１上のデータ
は、セル容量１０６に蓄積されていた電荷量に応じて
“Ｈ”状態または“Ｌ”状態としてメモリセル外部に読
み出されるとともに、第１の電界効果トランジスタ１０
４を通じてメモリセル内に戻され、データの再書き込み
が行われる。また、書き込み動作では、読み出し動作と
同様にビットライン１０１に各メモリセルから読み出し
たデータを保持した段階で、書き変えを行うメモリセル
のみビットライン電圧を入力情報に応じて強制的に変換
し、セル情報を書き換える。
来の１Ｔ／１Ｃ型ＤＲＡＭとまったく同じである。すな
わち、読み出し動作では、ビット線１０１をプリチャー
ジした状態で、選択されたワード線１０２の電位をＶＤ
Ｄに昇圧し、第１の電界効果トランジスタ１０４をオン
させる。このとき、セル容量１０６に蓄積されていた電
荷によりビット線１０１に電位変化が生じ、これをメモ
リセル外部に配置したセンスアンプにより増幅する。セ
ンスアンプにより増幅されたビット線１０１上のデータ
は、セル容量１０６に蓄積されていた電荷量に応じて
“Ｈ”状態または“Ｌ”状態としてメモリセル外部に読
み出されるとともに、第１の電界効果トランジスタ１０
４を通じてメモリセル内に戻され、データの再書き込み
が行われる。また、書き込み動作では、読み出し動作と
同様にビットライン１０１に各メモリセルから読み出し
たデータを保持した段階で、書き変えを行うメモリセル
のみビットライン電圧を入力情報に応じて強制的に変換
し、セル情報を書き換える。
【００１６】読み出し動作中ならびに書き込み動作中に
ワード線１０２の電位がＶＤＤに変化すると、第２の電
界効果トランジスタ１０５と抵抗素子１０７よりなるラ
ッチ回路の両端の電圧がともにＶＤＤとなるので、この
ラッチ回路はメモリノード１０８の電位をＶＤＤにまで
持ち上げるように働く。しかしながら、上述のように、
ラッチ回路の電流レベルは第１の電界効果トランジスタ
１０４やセンスアンプの駆動電流よりも十分小さいの
で、メモリノード１０８の電位をＶＤＤにまで持ち上げ
る時定数はメモリセルのアクセス時間よりも大きくな
る。例えば、ラッチ回路のピーク電流レベルが１００ｆ
Ａでビット線容量が２７０ｆＦの場合、メモリノード１
０８の電位をＶＤＤにまで持ち上げる時定数は３秒以上
となる。これはセルの平均的なアクセス時間８０ナノ秒
に比べて十分長く、この状況ではラッチ回路がメモリセ
ルのアクセス動作に及ぼす影響は無視できる。
ワード線１０２の電位がＶＤＤに変化すると、第２の電
界効果トランジスタ１０５と抵抗素子１０７よりなるラ
ッチ回路の両端の電圧がともにＶＤＤとなるので、この
ラッチ回路はメモリノード１０８の電位をＶＤＤにまで
持ち上げるように働く。しかしながら、上述のように、
ラッチ回路の電流レベルは第１の電界効果トランジスタ
１０４やセンスアンプの駆動電流よりも十分小さいの
で、メモリノード１０８の電位をＶＤＤにまで持ち上げ
る時定数はメモリセルのアクセス時間よりも大きくな
る。例えば、ラッチ回路のピーク電流レベルが１００ｆ
Ａでビット線容量が２７０ｆＦの場合、メモリノード１
０８の電位をＶＤＤにまで持ち上げる時定数は３秒以上
となる。これはセルの平均的なアクセス時間８０ナノ秒
に比べて十分長く、この状況ではラッチ回路がメモリセ
ルのアクセス動作に及ぼす影響は無視できる。
【００１７】上述のように、本実施の形態のメモリ装置
では、第２の電界効果トランジスタの電流レベルは、ラ
ッチ回路の双安定性を損なわない範囲でできるだけ小さ
く設定される。その結果、本実施の形態のメモリ装置で
は、読み出し動作および書き込み動作へのラッチ回路の
影響が無視できるため、（１）通常のＤＲＡＭと同等の
アクセス時間を有しつつ、（２）ＤＲＡＭよりも低い待
機消費電力を達成することができる。また、第２の電界
効果トランジスタが高いピークバレイ電流比を有するた
め、従来のメモリ装置に比して、動作マージンの拡大お
よび低消費電力動作を達成できる。そして、本実施の形
態のメモリ装置は、各メモリセルの占める面積を、現行
のＤＲＡＭのそれに匹敵する１６Ｆ２という値に保持し
ながら、これらの特性を実現している。なお、第２の電
界効果トランジスタ１０５のゲート電極１０５Ｇに印加
される電位と、抵抗素子１０７のメモリノード１０８と
逆の側の端子に印加される電位とは、必ずしも同一でな
くてもよい。
では、第２の電界効果トランジスタの電流レベルは、ラ
ッチ回路の双安定性を損なわない範囲でできるだけ小さ
く設定される。その結果、本実施の形態のメモリ装置で
は、読み出し動作および書き込み動作へのラッチ回路の
影響が無視できるため、（１）通常のＤＲＡＭと同等の
アクセス時間を有しつつ、（２）ＤＲＡＭよりも低い待
機消費電力を達成することができる。また、第２の電界
効果トランジスタが高いピークバレイ電流比を有するた
め、従来のメモリ装置に比して、動作マージンの拡大お
よび低消費電力動作を達成できる。そして、本実施の形
態のメモリ装置は、各メモリセルの占める面積を、現行
のＤＲＡＭのそれに匹敵する１６Ｆ２という値に保持し
ながら、これらの特性を実現している。なお、第２の電
界効果トランジスタ１０５のゲート電極１０５Ｇに印加
される電位と、抵抗素子１０７のメモリノード１０８と
逆の側の端子に印加される電位とは、必ずしも同一でな
くてもよい。
【００１８】〔第２の実施の形態〕図４は、本発明の第
２の実施の形態のメモリ装置を構成するメモリセル２個
分の断面図である。図５は、図４のメモリセルのレイア
ウト図である。図４に示すように、本実施の形態のメモ
リ装置を構成するメモリセルであるセル１およびセル２
は、それぞれ、基板２０３上に形成された第１の電界効
果トランジスタ２０４と、第１の電界効果トランジスタ
２０４の上部に絶縁層２１６を介して形成された第２の
電界効果トランジスタ２０５と、セル容量２０６と、第
２の電界効果トランジスタ２０５のソース領域２０５Ｓ
上にソース領域２０５Ｓと一端を接して形成された抵抗
素子２０７と、から構成され、第１の電界効果トランジ
スタ２０４のゲート電極２０４Ｇがワード線２０２に接
続され、ソース領域２０４Ｓがビット線２０１に接続さ
れ、ドレイン領域２０４Ｄがセル容量２０６および第２
の電界効果トランジスタ２０５のソース領域２０５Ｓに
接続されており、抵抗素子２０７の他端と第２の電界効
果トランジスタ２０５のゲート電極２０５Ｇがともに第
１の電位に固定され、第２の電界効果トランジスタ２０
５のドレイン電極２０５Ｄが第２の電位に固定されてい
る。
２の実施の形態のメモリ装置を構成するメモリセル２個
分の断面図である。図５は、図４のメモリセルのレイア
ウト図である。図４に示すように、本実施の形態のメモ
リ装置を構成するメモリセルであるセル１およびセル２
は、それぞれ、基板２０３上に形成された第１の電界効
果トランジスタ２０４と、第１の電界効果トランジスタ
２０４の上部に絶縁層２１６を介して形成された第２の
電界効果トランジスタ２０５と、セル容量２０６と、第
２の電界効果トランジスタ２０５のソース領域２０５Ｓ
上にソース領域２０５Ｓと一端を接して形成された抵抗
素子２０７と、から構成され、第１の電界効果トランジ
スタ２０４のゲート電極２０４Ｇがワード線２０２に接
続され、ソース領域２０４Ｓがビット線２０１に接続さ
れ、ドレイン領域２０４Ｄがセル容量２０６および第２
の電界効果トランジスタ２０５のソース領域２０５Ｓに
接続されており、抵抗素子２０７の他端と第２の電界効
果トランジスタ２０５のゲート電極２０５Ｇがともに第
１の電位に固定され、第２の電界効果トランジスタ２０
５のドレイン電極２０５Ｄが第２の電位に固定されてい
る。
【００１９】図５は、図４のメモリセルを紙面上方から
下方に向かって観察し、行および列に配列したメモリセ
ルアレイを８ビット分示している。太い枠で囲まれた領
域が、図４に示す積層構造の第２の電界効果トランジス
タの領域である上層部を表している。塗りつぶしの丸印
および白抜きの丸印を印した部分が、それぞれ、第１の
電界効果トランジスタのドレイン領域２０４Ｄとセル容
量、第２の電界効果トランジスタのソース領域２０５Ｓ
とセル容量の接続される部分である。第１の電界効果ト
ランジスタのソース領域２０４Ｓおよび第２の電界効果
トランジスタのドレイン領域２０５Ｄがセル１とセル２
とで共有されている。全てのメモリセルに渡って、第１
の電界効果トランジスタのソース領域２０４Ｓ、ゲート
電極２０４Ｇおよびドレイン領域２０４Ｄが並ぶ方向
と、第２の電界効果トランジスタのソース領域２０５
Ｓ、ゲート電極２０５Ｇおよびドレイン領域２０５Ｄが
並ぶ方向が平行で、かつ、それらの方向に対して、第１
の電界効果トランジスタのドレイン領域２０４Ｄと第２
の電界効果トランジスタのソース領域２０５Ｓとが並ぶ
方向が直交するように、第１の電界効果トランジスタと
第２の電界効果トランジスタとが形成されている。第２
の電界効果トランジスタのソース領域２０５Ｓの上のセ
ル容量に接続された部分に隣接した部分に抵抗素子２０
７が接続されている。第１の電界効果トランジスタおよ
び第２の電界効果トランジスタのそれぞれのソース領
域、ゲート電極およびドレイン領域がビット線２０１に
沿って並ぶように配列されており、第１の電界効果トラ
ンジスタのゲート電極はワード線２０２に、ソース領域
はビット線２０１に、また、第２の電界効果トランジス
タのゲート電極は電源電位ＶＤＤに、それぞれ接続され
ている。列方向に並ぶメモリセル２個分の列方向および
行方向の配置の１周期が、それぞれ、８Ｆおよび２Ｆで
あるから、この配置における各メモリセルの占める面積
は、（８Ｆ×２Ｆ）／２＝８Ｆ２である。
下方に向かって観察し、行および列に配列したメモリセ
ルアレイを８ビット分示している。太い枠で囲まれた領
域が、図４に示す積層構造の第２の電界効果トランジス
タの領域である上層部を表している。塗りつぶしの丸印
および白抜きの丸印を印した部分が、それぞれ、第１の
電界効果トランジスタのドレイン領域２０４Ｄとセル容
量、第２の電界効果トランジスタのソース領域２０５Ｓ
とセル容量の接続される部分である。第１の電界効果ト
ランジスタのソース領域２０４Ｓおよび第２の電界効果
トランジスタのドレイン領域２０５Ｄがセル１とセル２
とで共有されている。全てのメモリセルに渡って、第１
の電界効果トランジスタのソース領域２０４Ｓ、ゲート
電極２０４Ｇおよびドレイン領域２０４Ｄが並ぶ方向
と、第２の電界効果トランジスタのソース領域２０５
Ｓ、ゲート電極２０５Ｇおよびドレイン領域２０５Ｄが
並ぶ方向が平行で、かつ、それらの方向に対して、第１
の電界効果トランジスタのドレイン領域２０４Ｄと第２
の電界効果トランジスタのソース領域２０５Ｓとが並ぶ
方向が直交するように、第１の電界効果トランジスタと
第２の電界効果トランジスタとが形成されている。第２
の電界効果トランジスタのソース領域２０５Ｓの上のセ
ル容量に接続された部分に隣接した部分に抵抗素子２０
７が接続されている。第１の電界効果トランジスタおよ
び第２の電界効果トランジスタのそれぞれのソース領
域、ゲート電極およびドレイン領域がビット線２０１に
沿って並ぶように配列されており、第１の電界効果トラ
ンジスタのゲート電極はワード線２０２に、ソース領域
はビット線２０１に、また、第２の電界効果トランジス
タのゲート電極は電源電位ＶＤＤに、それぞれ接続され
ている。列方向に並ぶメモリセル２個分の列方向および
行方向の配置の１周期が、それぞれ、８Ｆおよび２Ｆで
あるから、この配置における各メモリセルの占める面積
は、（８Ｆ×２Ｆ）／２＝８Ｆ２である。
【００２０】本実施の形態のメモリ装置として、第１の
電界効果トランジスタ２０４にｎチャネルＭＯＳＦＥ
Ｔ、第２の電界効果トランジスタ２０５にｐチャネルＭ
ＯＳＦＥＴ、第１の電位に電源電圧ＶＤＤ、第２の電位
にアース電圧（０Ｖ）を用いた場合、おのおのの回路要
素間の接続が第１の実施の形態と同じなので、その動作
は第１の実施の形態と同様となる。さらに、本実施の形
態のメモリ装置は、第２の電界効果トランジスタ２０５
と抵抗素子２０７とからなるラッチ回路を、第１の電界
効果トランジスタ２０４上に積層させているため、その
セル面積が第１の実施の形態の場合に比べて小さくな
り、通常のＤＲＡＭと同等の８Ｆ２のセル面積を実現で
きるという特徴を有する。
電界効果トランジスタ２０４にｎチャネルＭＯＳＦＥ
Ｔ、第２の電界効果トランジスタ２０５にｐチャネルＭ
ＯＳＦＥＴ、第１の電位に電源電圧ＶＤＤ、第２の電位
にアース電圧（０Ｖ）を用いた場合、おのおのの回路要
素間の接続が第１の実施の形態と同じなので、その動作
は第１の実施の形態と同様となる。さらに、本実施の形
態のメモリ装置は、第２の電界効果トランジスタ２０５
と抵抗素子２０７とからなるラッチ回路を、第１の電界
効果トランジスタ２０４上に積層させているため、その
セル面積が第１の実施の形態の場合に比べて小さくな
り、通常のＤＲＡＭと同等の８Ｆ２のセル面積を実現で
きるという特徴を有する。
【００２１】〔第３の実施の形態〕図６は、本発明の第
３の実施の形態のメモリ装置を構成するメモリセルの断
面図である。図７は、図６のメモリセルの平面図
〔（ａ）〕と、レイアウト図〔（ｂ）〕である。図６に
示すように、本実施の形態のメモリ装置を構成するメモ
リセルは、第１の実施の形態と同様に、基板３０３上に
形成された第１の電界効果トランジスタ３０４と、第１
の電界効果トランジスタ３０４に隣接し、そのチャネル
領域が基板３０３から電気的に絶縁された構造を有する
第２の電界効果トランジスタ３０５と、セル容量３０６
と、第２の電界効果トランジスタ３０５のソース領域３
０５Ｓ上にソース領域３０５Ｓと一端を接続して形成さ
れた抵抗素子３０７と、を有しており、第１の電界効果
トランジスタ３０４のゲート電極３０４Ｇがワード線３
０２に接続され、ソース領域３０４Ｓがビット線３０１
に接続され、ドレイン領域３０４Ｄがセル容量３０６お
よび第２の電界効果トランジスタ３０５のソース領域３
０５Ｓに接続されており、抵抗素子３０７の他端と第２
の電界効果トランジスタ３０５のゲート電極３０５Ｇと
がともに第１の電位に固定されている。第１の実施の形
態と異なる点は、第２の電界効果トランジスタ３０５の
ドレイン領域３０５Ｄが、そのチャネル領域と基板３０
３との間に形成され、第２の電界効果トランジスタ３０
５のドレイン領域が基板３０３を通して第２の電位に固
定されているということである。
３の実施の形態のメモリ装置を構成するメモリセルの断
面図である。図７は、図６のメモリセルの平面図
〔（ａ）〕と、レイアウト図〔（ｂ）〕である。図６に
示すように、本実施の形態のメモリ装置を構成するメモ
リセルは、第１の実施の形態と同様に、基板３０３上に
形成された第１の電界効果トランジスタ３０４と、第１
の電界効果トランジスタ３０４に隣接し、そのチャネル
領域が基板３０３から電気的に絶縁された構造を有する
第２の電界効果トランジスタ３０５と、セル容量３０６
と、第２の電界効果トランジスタ３０５のソース領域３
０５Ｓ上にソース領域３０５Ｓと一端を接続して形成さ
れた抵抗素子３０７と、を有しており、第１の電界効果
トランジスタ３０４のゲート電極３０４Ｇがワード線３
０２に接続され、ソース領域３０４Ｓがビット線３０１
に接続され、ドレイン領域３０４Ｄがセル容量３０６お
よび第２の電界効果トランジスタ３０５のソース領域３
０５Ｓに接続されており、抵抗素子３０７の他端と第２
の電界効果トランジスタ３０５のゲート電極３０５Ｇと
がともに第１の電位に固定されている。第１の実施の形
態と異なる点は、第２の電界効果トランジスタ３０５の
ドレイン領域３０５Ｄが、そのチャネル領域と基板３０
３との間に形成され、第２の電界効果トランジスタ３０
５のドレイン領域が基板３０３を通して第２の電位に固
定されているということである。
【００２２】図７（ａ）は、図６のメモリセルを紙面上
方から下方に向かって観察した平面図を９０゜右回転し
て示している。第１の電界効果トランジスタのソース領
域３０４Ｓ、ゲート電極３０４Ｇおよびドレイン領域３
０４Ｄを結ぶ方向と、第２の電界効果トランジスタのソ
ース領域３０５Ｓおよびゲート電極３０５Ｇを結ぶ方向
が平行で、かつ、それらの方向に対して、第１の電界効
果トランジスタのドレイン領域３０４Ｄと第２の電界効
果トランジスタのソース領域３０５Ｓとを結ぶ方向が直
角になるように、第１の電界効果トランジスタと第２の
電界効果トランジスタとが形成されている。第２の電界
効果トランジスタのソース領域３０５Ｓの上に、抵抗素
子３０７が接続されている。図６は、図７（ａ）のＢ−
Ｂ線に沿った断面図である。
方から下方に向かって観察した平面図を９０゜右回転し
て示している。第１の電界効果トランジスタのソース領
域３０４Ｓ、ゲート電極３０４Ｇおよびドレイン領域３
０４Ｄを結ぶ方向と、第２の電界効果トランジスタのソ
ース領域３０５Ｓおよびゲート電極３０５Ｇを結ぶ方向
が平行で、かつ、それらの方向に対して、第１の電界効
果トランジスタのドレイン領域３０４Ｄと第２の電界効
果トランジスタのソース領域３０５Ｓとを結ぶ方向が直
角になるように、第１の電界効果トランジスタと第２の
電界効果トランジスタとが形成されている。第２の電界
効果トランジスタのソース領域３０５Ｓの上に、抵抗素
子３０７が接続されている。図６は、図７（ａ）のＢ−
Ｂ線に沿った断面図である。
【００２３】図７（ｂ）に、図７（ａ）のメモリセルを
行および列に配列したメモリセルアレイの４ビット×４
ビット分が示されている。全てのメモリセルに渡って、
第１の電界効果トランジスタのソース領域、ゲート電
極、ドレイン領域および第２の電界効果トランジスタの
ソース領域、ゲート電極がビット線３０１に沿って並ぶ
ように配列されており、第１の電界効果トランジスタの
ゲート電極はワード線３０２に、ソース領域はビット線
３０１に、また、第２の電界効果トランジスタのゲート
電極は電源電位ＶＤＤに、それぞれ接続されている。同
一のセンスアンプに対して平行に配置された１対のビッ
ト線は、折り返しビット線を成している。行方向に並ん
だメモリセル２個分の列方向および行方向の配置の１周
期が、それぞれ、４Ｆおよび（５Ｆ＋２Ｆ）であるか
ら、この配置における各メモリセルの占める面積は、
（４Ｆ×７Ｆ）／２＝１４Ｆ２である。
行および列に配列したメモリセルアレイの４ビット×４
ビット分が示されている。全てのメモリセルに渡って、
第１の電界効果トランジスタのソース領域、ゲート電
極、ドレイン領域および第２の電界効果トランジスタの
ソース領域、ゲート電極がビット線３０１に沿って並ぶ
ように配列されており、第１の電界効果トランジスタの
ゲート電極はワード線３０２に、ソース領域はビット線
３０１に、また、第２の電界効果トランジスタのゲート
電極は電源電位ＶＤＤに、それぞれ接続されている。同
一のセンスアンプに対して平行に配置された１対のビッ
ト線は、折り返しビット線を成している。行方向に並ん
だメモリセル２個分の列方向および行方向の配置の１周
期が、それぞれ、４Ｆおよび（５Ｆ＋２Ｆ）であるか
ら、この配置における各メモリセルの占める面積は、
（４Ｆ×７Ｆ）／２＝１４Ｆ２である。
【００２４】第１の電界効果トランジスタ３０４として
ｎチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタ
３０５としてｐチャネルＭＯＳＦＥＴ、第１の電位とし
て電源電圧ＶＤＤ、第２の電位としてアース電圧（０
Ｖ）を用いた場合、第２のトランジスタ３０５のドレイ
ン領域３０５Ｄと基板３０３とはともにｐ型となる。し
たがって、基板３０３の一部を第２の電界効果トランジ
スタ３０５のドレイン領域３０５Ｄとすることができ
る。このとき、基板３０３の電位をアース電圧（０Ｖ）
に接続すると、第２のトランジスタ３０５のドレイン領
域３０５Ｄもアース電圧（０Ｖ）に接続される。本実施
の形態の場合には、第1の実施の形態の場合のように基
板との間に絶縁層を形成することなく、第２の電界効果
トランジスタ３０５のチャネル領域が基板３０３から電
気的に絶縁される。したがって、第２の電界効果トラン
ジスタ３０５のソース−ドレイン間電流電圧特性には、
負性抵抗が現れる。以上説明したように、本実施の形態
のメモリ装置は、そのおのおのの回路要素間の接続が第
１の実施の形態と同じなので、第１の実施の形態と同様
の回路動作を示す。本実施の形態のメモリ装置は、それ
らの回路動作をセル面積１４Ｆ２で実現可能である。
ｎチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタ
３０５としてｐチャネルＭＯＳＦＥＴ、第１の電位とし
て電源電圧ＶＤＤ、第２の電位としてアース電圧（０
Ｖ）を用いた場合、第２のトランジスタ３０５のドレイ
ン領域３０５Ｄと基板３０３とはともにｐ型となる。し
たがって、基板３０３の一部を第２の電界効果トランジ
スタ３０５のドレイン領域３０５Ｄとすることができ
る。このとき、基板３０３の電位をアース電圧（０Ｖ）
に接続すると、第２のトランジスタ３０５のドレイン領
域３０５Ｄもアース電圧（０Ｖ）に接続される。本実施
の形態の場合には、第1の実施の形態の場合のように基
板との間に絶縁層を形成することなく、第２の電界効果
トランジスタ３０５のチャネル領域が基板３０３から電
気的に絶縁される。したがって、第２の電界効果トラン
ジスタ３０５のソース−ドレイン間電流電圧特性には、
負性抵抗が現れる。以上説明したように、本実施の形態
のメモリ装置は、そのおのおのの回路要素間の接続が第
１の実施の形態と同じなので、第１の実施の形態と同様
の回路動作を示す。本実施の形態のメモリ装置は、それ
らの回路動作をセル面積１４Ｆ２で実現可能である。
【００２５】〔第４の実施の形態〕図８は、本発明の第
４の実施の形態のメモリ装置を構成するメモリセルの断
面図である。図８に示すように、本実施の形態のメモリ
装置を構成するメモリセルは、基板４０３上に形成され
た第１の電界効果トランジスタ４０４と、第１の電界効
果トランジスタ４０４に隣接し、そのチャネル領域が基
板４０３から電気的に絶縁された構造を有する第２の電
界効果トランジスタ４０５と、セル容量４０６と、第２
の電界効果トランジスタ４０５のソース領域４０５Ｓ上
にソース領域４０５Ｓと一端を接続して形成された抵抗
素子４０７と、を有しており、第１の電界効果トランジ
スタ４０４のゲート電極４０４Ｇがワード線４０２に接
続され、ソース領域４０４Ｓがビット線４０１に接続さ
れ、ドレイン領域４０４Ｄがセル容量４０６および第２
の電界効果トランジスタ４０５のソース領域４０５Ｓに
接続されており、抵抗素子４０７の他端と第２の電界効
果トランジスタ４０５のゲート電極４０５Ｇとがともに
第１の電位に固定されており、第２の電界効果トランジ
スタ４０５のドレイン領域４０５Ｄが第２の電位に固定
されている。本実施の形態のメモリセルが第１の実施の
形態と異なる点は、第２の電界効果トランジスタ４０５
のドレイン領域４０５Ｄが、そのチャネル領域と基板４
０３との間に形成されているということである。本実施
の形態のメモリ装置を形成する各メモリセルの平面図お
よびレイアウト図は、それぞれ、図２（ａ）および
（ｂ）に示す第１の実施の形態のそれと同様であり、セ
ル面積は１６Ｆ２となる。
４の実施の形態のメモリ装置を構成するメモリセルの断
面図である。図８に示すように、本実施の形態のメモリ
装置を構成するメモリセルは、基板４０３上に形成され
た第１の電界効果トランジスタ４０４と、第１の電界効
果トランジスタ４０４に隣接し、そのチャネル領域が基
板４０３から電気的に絶縁された構造を有する第２の電
界効果トランジスタ４０５と、セル容量４０６と、第２
の電界効果トランジスタ４０５のソース領域４０５Ｓ上
にソース領域４０５Ｓと一端を接続して形成された抵抗
素子４０７と、を有しており、第１の電界効果トランジ
スタ４０４のゲート電極４０４Ｇがワード線４０２に接
続され、ソース領域４０４Ｓがビット線４０１に接続さ
れ、ドレイン領域４０４Ｄがセル容量４０６および第２
の電界効果トランジスタ４０５のソース領域４０５Ｓに
接続されており、抵抗素子４０７の他端と第２の電界効
果トランジスタ４０５のゲート電極４０５Ｇとがともに
第１の電位に固定されており、第２の電界効果トランジ
スタ４０５のドレイン領域４０５Ｄが第２の電位に固定
されている。本実施の形態のメモリセルが第１の実施の
形態と異なる点は、第２の電界効果トランジスタ４０５
のドレイン領域４０５Ｄが、そのチャネル領域と基板４
０３との間に形成されているということである。本実施
の形態のメモリ装置を形成する各メモリセルの平面図お
よびレイアウト図は、それぞれ、図２（ａ）および
（ｂ）に示す第１の実施の形態のそれと同様であり、セ
ル面積は１６Ｆ２となる。
【００２６】第１の電界効果トランジスタ４０４および
第２の電界効果トランジスタ４０５としてともにｎチャ
ネルＭＯＳＦＥＴ、第１の電位としてアース電圧（０
Ｖ）、第２の電位として電源電圧ＶＤＤを用いた場合、
第２の電界効果トランジスタ４０５のドレイン領域と基
板４０３との間に形成されるｐｎ接合には逆バイアス電
圧が印加され、両者は電気的に分離される。したがっ
て、本実施の形態のメモリセルにおいても、第２の電界
効果トランジスタ４０５のチャネル領域が基板４０３か
ら分離されている。
第２の電界効果トランジスタ４０５としてともにｎチャ
ネルＭＯＳＦＥＴ、第１の電位としてアース電圧（０
Ｖ）、第２の電位として電源電圧ＶＤＤを用いた場合、
第２の電界効果トランジスタ４０５のドレイン領域と基
板４０３との間に形成されるｐｎ接合には逆バイアス電
圧が印加され、両者は電気的に分離される。したがっ
て、本実施の形態のメモリセルにおいても、第２の電界
効果トランジスタ４０５のチャネル領域が基板４０３か
ら分離されている。
【００２７】図９（ａ）に示すように、第２の電界効果
トランジスタ４０５は、第１の実施の形態の場合と同様
に、ゲート絶縁膜厚、不純物ドープ量など、素子構造を
適切に設計することによって、ドレイン電圧およびゲー
ト電圧をそれぞれ電源電圧ＶＤＤと０Ｖに固定した状態
において、そのソース−ドレイン間電流電圧特性が負性
抵抗特性を示す。第２の電界効果トランジスタ４０５の
ソース領域４０５Ｓとゲート電極４０５Ｇとの間に適当
な抵抗値の抵抗素子４０７を挿入し、第２の電界効果ト
ランジスタ４０５のドレイン電圧およびゲート電圧をそ
れぞれ電源電圧ＶＤＤと０Ｖに固定した状態で、第２の
電界効果トランジスタ４０５のソース領域４０５Ｓに印
加する電圧を０Ｖから電源電圧ＶＤＤまで掃引すると、
図９（ｂ）に示すように、抵抗素子４０７の電流曲線４
１１と第２の電界効果トランジスタ４０５の電流曲線４
１０とが３点で交差する。ここで、抵抗素子４０７の電
流曲線４１１には、メモリノード４０８からのリーク電
流ＩＬが加算されている。したがって、第２の電界効果
トランジスタ４０５のソース領域４０５Ｓとゲート電極
４０５Ｇとの間に適当な抵抗値の抵抗素子４０７を挿入
することによって、２点４１２、４１３を安定動作点と
するラッチ回路が構成される。本実施の形態のメモリ装
置は、前述の実施の形態と同様の回路動作を示す。
トランジスタ４０５は、第１の実施の形態の場合と同様
に、ゲート絶縁膜厚、不純物ドープ量など、素子構造を
適切に設計することによって、ドレイン電圧およびゲー
ト電圧をそれぞれ電源電圧ＶＤＤと０Ｖに固定した状態
において、そのソース−ドレイン間電流電圧特性が負性
抵抗特性を示す。第２の電界効果トランジスタ４０５の
ソース領域４０５Ｓとゲート電極４０５Ｇとの間に適当
な抵抗値の抵抗素子４０７を挿入し、第２の電界効果ト
ランジスタ４０５のドレイン電圧およびゲート電圧をそ
れぞれ電源電圧ＶＤＤと０Ｖに固定した状態で、第２の
電界効果トランジスタ４０５のソース領域４０５Ｓに印
加する電圧を０Ｖから電源電圧ＶＤＤまで掃引すると、
図９（ｂ）に示すように、抵抗素子４０７の電流曲線４
１１と第２の電界効果トランジスタ４０５の電流曲線４
１０とが３点で交差する。ここで、抵抗素子４０７の電
流曲線４１１には、メモリノード４０８からのリーク電
流ＩＬが加算されている。したがって、第２の電界効果
トランジスタ４０５のソース領域４０５Ｓとゲート電極
４０５Ｇとの間に適当な抵抗値の抵抗素子４０７を挿入
することによって、２点４１２、４１３を安定動作点と
するラッチ回路が構成される。本実施の形態のメモリ装
置は、前述の実施の形態と同様の回路動作を示す。
【００２８】〔第５の実施の形態〕図１０は、本発明の
第５の実施の形態のメモリ装置を構成するメモリセルの
断面図である。図１０に示すように、本実施の形態のメ
モリ装置を構成するメモリセルは、第３の実施の形態と
同様に、基板５０３上に形成された第１の電界効果トラ
ンジスタ５０４と、第１の電界効果トランジスタ５０４
に隣接し、そのチャネル領域が基板５０３から電気的に
絶縁された構造を有する第２の電界効果トランジスタ５
０５と、セル容量５０６と、第２の電界効果トランジス
タ５０５のソース領域５０５Ｓ上にソース領域５０５Ｓ
と一端を接続して形成された抵抗素子５０７と、を有し
ており、第１の電界効果トランジスタ５０４のゲート電
極５０４Ｇがワード線５０２に接続され、ソース領域５
０４Ｓがビット線５０１に接続され、ドレイン領域５０
４Ｄがセル容量５０６および第２の電界効果トランジス
タ５０５のソース領域５０５Ｓに接続されており、抵抗
素子５０７の他端と第２の電界効果トランジスタ５０５
のゲート電極５０５Ｇとがともに第１の電位に固定され
ており、第２の電界効果トランジスタ５０５のドレイン
領域５０５Ｄがそのチャネル領域と基板５０３との間に
形成され、第２の電界効果トランジスタ５０５のドレイ
ン領域５０５Ｄが基板５０３を通して第２の電位に固定
されている。第３の実施の形態と異なる点は、第２の電
界効果トランジスタ５０５のゲート電極５０５Ｇが、そ
のチャネル側壁に接して設けられているということであ
る。本実施の形態のメモリ装置を形成する各メモリセル
の平面図およびレイアウト図は、それぞれ、図７（ａ）
および（ｂ）に示す第３の実施の形態のそれと同様であ
り、セル面積は１４Ｆ２となる。本実施の形態のメモリ
装置も、前述の実施の形態のメモリ装置と同様の回路動
作を示す。
第５の実施の形態のメモリ装置を構成するメモリセルの
断面図である。図１０に示すように、本実施の形態のメ
モリ装置を構成するメモリセルは、第３の実施の形態と
同様に、基板５０３上に形成された第１の電界効果トラ
ンジスタ５０４と、第１の電界効果トランジスタ５０４
に隣接し、そのチャネル領域が基板５０３から電気的に
絶縁された構造を有する第２の電界効果トランジスタ５
０５と、セル容量５０６と、第２の電界効果トランジス
タ５０５のソース領域５０５Ｓ上にソース領域５０５Ｓ
と一端を接続して形成された抵抗素子５０７と、を有し
ており、第１の電界効果トランジスタ５０４のゲート電
極５０４Ｇがワード線５０２に接続され、ソース領域５
０４Ｓがビット線５０１に接続され、ドレイン領域５０
４Ｄがセル容量５０６および第２の電界効果トランジス
タ５０５のソース領域５０５Ｓに接続されており、抵抗
素子５０７の他端と第２の電界効果トランジスタ５０５
のゲート電極５０５Ｇとがともに第１の電位に固定され
ており、第２の電界効果トランジスタ５０５のドレイン
領域５０５Ｄがそのチャネル領域と基板５０３との間に
形成され、第２の電界効果トランジスタ５０５のドレイ
ン領域５０５Ｄが基板５０３を通して第２の電位に固定
されている。第３の実施の形態と異なる点は、第２の電
界効果トランジスタ５０５のゲート電極５０５Ｇが、そ
のチャネル側壁に接して設けられているということであ
る。本実施の形態のメモリ装置を形成する各メモリセル
の平面図およびレイアウト図は、それぞれ、図７（ａ）
および（ｂ）に示す第３の実施の形態のそれと同様であ
り、セル面積は１４Ｆ２となる。本実施の形態のメモリ
装置も、前述の実施の形態のメモリ装置と同様の回路動
作を示す。
【００２９】〔第６の実施の形態〕図１１は、本発明の
第６の実施の形態のメモリ装置を構成するメモリセルの
断面図である。図１１に示すように、本実施の形態のメ
モリ装置を構成するメモリセルは、基板６０３と、基板
６０３上にドレイン、チャネル、ソース領域が順次積層
され、チャネル側壁に接してゲートが形成されている、
第１の電界効果トランジスタ６０４と第２の電界効果ト
ランジスタ６０５と第３の電界効果トランジスタ６１４
とよりなる３個の縦型電界効果トランジスタと、セル容
量６０６と、を有しており、第１の電界効果トランジス
タ６０４、第２の電界効果トランジスタ６０５および第
３の電界効果トランジスタ６１４のドレイン領域が互い
に接続されて基板上で共通のドレイン領域６１５を形成
し、セル容量６０６の一端が共通のドレイン領域６１５
に接続され、第１の電界効果トランジスタ６０４のゲー
ト電極６０４Ｇがワード線６０２に接続され、そのソー
ス領域６０４Ｓがビット線６０１に接続され、第３の電
界効果トランジスタ６１４のゲート電極を兼ねる第２の
電界効果トランジスタのゲート電極６０５Ｇおよび第３
の電界効果トランジスタ６１４のソース領域６１４Ｓが
ともに第１の電位に固定され、第２の電界効果トランジ
スタ６０５のソース領域６０５Ｓが第２の電位に固定さ
れている。第１の電界効果トランジスタ６０４、第２の
電界効果トランジスタ６０５および第３の電界効果トラ
ンジスタ６１４のそれぞれのドレイン領域を全てセル容
量６０６の一端に接続するために、それらのドレイン領
域を共通にし、かつ、それら３個の電界効果トランジス
タをコンパクトに形成するために、３個の電界効果トラ
ンジスタ全てに縦型構造を採用している。
第６の実施の形態のメモリ装置を構成するメモリセルの
断面図である。図１１に示すように、本実施の形態のメ
モリ装置を構成するメモリセルは、基板６０３と、基板
６０３上にドレイン、チャネル、ソース領域が順次積層
され、チャネル側壁に接してゲートが形成されている、
第１の電界効果トランジスタ６０４と第２の電界効果ト
ランジスタ６０５と第３の電界効果トランジスタ６１４
とよりなる３個の縦型電界効果トランジスタと、セル容
量６０６と、を有しており、第１の電界効果トランジス
タ６０４、第２の電界効果トランジスタ６０５および第
３の電界効果トランジスタ６１４のドレイン領域が互い
に接続されて基板上で共通のドレイン領域６１５を形成
し、セル容量６０６の一端が共通のドレイン領域６１５
に接続され、第１の電界効果トランジスタ６０４のゲー
ト電極６０４Ｇがワード線６０２に接続され、そのソー
ス領域６０４Ｓがビット線６０１に接続され、第３の電
界効果トランジスタ６１４のゲート電極を兼ねる第２の
電界効果トランジスタのゲート電極６０５Ｇおよび第３
の電界効果トランジスタ６１４のソース領域６１４Ｓが
ともに第１の電位に固定され、第２の電界効果トランジ
スタ６０５のソース領域６０５Ｓが第２の電位に固定さ
れている。第１の電界効果トランジスタ６０４、第２の
電界効果トランジスタ６０５および第３の電界効果トラ
ンジスタ６１４のそれぞれのドレイン領域を全てセル容
量６０６の一端に接続するために、それらのドレイン領
域を共通にし、かつ、それら３個の電界効果トランジス
タをコンパクトに形成するために、３個の電界効果トラ
ンジスタ全てに縦型構造を採用している。
【００３０】図１２（ａ）は、図１１のメモリセルを紙
面上方から下方に向かって観察した平面図を９０゜右回
転して示している。第１の電界効果トランジスタのソー
ス領域６０４Ｓ、ゲート電極６０４Ｇおよび共通のドレ
イン領域６１５が並ぶ方向と、第２の電界効果トランジ
スタのソース領域６０５Ｓおよびゲート電極６０５Ｇが
並ぶ方向が平行で、かつ、それらの方向に対して、共通
のドレイン領域６１５と第２の電界効果トランジスタの
ソース領域６０５Ｓとが並ぶ方向が直角になるように、
第１の電界効果トランジスタと第２の電界効果トランジ
スタとが形成されている。第２の電界効果トランジスタ
のゲート電極６０５Ｇに隣接して、第３の電界効果トラ
ンジスタ６１４が形成されている。図１１は、図１２
（ａ）のＣ−Ｃ線に沿った断面図である。
面上方から下方に向かって観察した平面図を９０゜右回
転して示している。第１の電界効果トランジスタのソー
ス領域６０４Ｓ、ゲート電極６０４Ｇおよび共通のドレ
イン領域６１５が並ぶ方向と、第２の電界効果トランジ
スタのソース領域６０５Ｓおよびゲート電極６０５Ｇが
並ぶ方向が平行で、かつ、それらの方向に対して、共通
のドレイン領域６１５と第２の電界効果トランジスタの
ソース領域６０５Ｓとが並ぶ方向が直角になるように、
第１の電界効果トランジスタと第２の電界効果トランジ
スタとが形成されている。第２の電界効果トランジスタ
のゲート電極６０５Ｇに隣接して、第３の電界効果トラ
ンジスタ６１４が形成されている。図１１は、図１２
（ａ）のＣ−Ｃ線に沿った断面図である。
【００３１】図１２（ｂ）に、図１２（ａ）のメモリセ
ルを行および列に配列したメモリセルアレイの４ビット
×４ビット分が示されている。全てのメモリセルに渡っ
て、第１の電界効果トランジスタのソース領域、ゲート
電極、ドレイン領域および第２の電界効果トランジスタ
のソース領域、ゲート電極がビット線６０１に沿って並
ぶように配列されており、第１の電界効果トランジスタ
のゲート電極はワード線６０２に、ソース領域はビット
線６０１に、また、第２の電界効果トランジスタのゲー
ト電極は第１の電位に、それぞれ接続されている。同一
のセンスアンプに対して平行に配置された１対のビット
線は、折り返しビット線を成している。この配置におけ
る各メモリセルの占める面積は、第１の実施の形態と同
様に、１６Ｆ２である。
ルを行および列に配列したメモリセルアレイの４ビット
×４ビット分が示されている。全てのメモリセルに渡っ
て、第１の電界効果トランジスタのソース領域、ゲート
電極、ドレイン領域および第２の電界効果トランジスタ
のソース領域、ゲート電極がビット線６０１に沿って並
ぶように配列されており、第１の電界効果トランジスタ
のゲート電極はワード線６０２に、ソース領域はビット
線６０１に、また、第２の電界効果トランジスタのゲー
ト電極は第１の電位に、それぞれ接続されている。同一
のセンスアンプに対して平行に配置された１対のビット
線は、折り返しビット線を成している。この配置におけ
る各メモリセルの占める面積は、第１の実施の形態と同
様に、１６Ｆ２である。
【００３２】ここで、第１の電界効果トランジスタ６０
４、第２の電界効果トランジスタ６０５および第３の電
界効果トランジスタ６１４としてｎチャネルＭＯＳＦＥ
Ｔ、第１の電位としてアース電圧、第２の電位として電
源電圧ＶＤＤを用いる。また、図１３（ａ）に示すよう
に、第２の電界効果トランジスタ６０５は、ソース電圧
およびゲート電圧をそれぞれ電源電圧ＶＤＤと０Ｖに固
定した状態で、そのソース−ドレイン間電流電圧特性に
負性抵抗特性を示す素子である。一方、第３の電界効果
トランジスタ６１４は、ソース電圧およびゲート電圧が
０Ｖに固定され、そのソース−ドレイン間電流電圧特性
が飽和特性を示す。
４、第２の電界効果トランジスタ６０５および第３の電
界効果トランジスタ６１４としてｎチャネルＭＯＳＦＥ
Ｔ、第１の電位としてアース電圧、第２の電位として電
源電圧ＶＤＤを用いる。また、図１３（ａ）に示すよう
に、第２の電界効果トランジスタ６０５は、ソース電圧
およびゲート電圧をそれぞれ電源電圧ＶＤＤと０Ｖに固
定した状態で、そのソース−ドレイン間電流電圧特性に
負性抵抗特性を示す素子である。一方、第３の電界効果
トランジスタ６１４は、ソース電圧およびゲート電圧が
０Ｖに固定され、そのソース−ドレイン間電流電圧特性
が飽和特性を示す。
【００３３】図１０（ｂ）は、図９中の第２の電界効果
トランジスタ６０５と第３の電界効果トランジスタ６１
４とで構成される回路において、共通のドレイン６１５
の電圧を０Ｖから電源電圧ＶＤＤまで掃引したときに、
第２の電界効果トランジスタ６０５のソース−ドレイン
間に流れる電流６１０と、第３の電界効果トランジスタ
６１４のソース−ドレイン間に流れる電流６１１とを示
している。第３の電界効果トランジスタ６１４のゲート
電極６０５Ｇとソース領域６１４Ｓとがともにアース電
圧に接続されているために、そのソース−ドレイン間に
は逆方向飽和電流が流れるだけである。図９中の第２の
電界効果トランジスタ６０５と第３の電界効果トランジ
スタ６１４とで構成される回路は、２つの安定点６１
２、６１３を持つラッチ回路を形成している。本実施の
形態のメモリ装置も、前述の実施の形態と同様の回路動
作を示す。さらに、本実施の形態のメモリ装置では、第
２の電界効果トランジスタ６０５のドレイン領域とゲー
ト電極との間に、抵抗素子ではなく、第３の電界効果ト
ランジスタを挿入しているため、その飽和特性により保
持電流レベルを低減することができる。
トランジスタ６０５と第３の電界効果トランジスタ６１
４とで構成される回路において、共通のドレイン６１５
の電圧を０Ｖから電源電圧ＶＤＤまで掃引したときに、
第２の電界効果トランジスタ６０５のソース−ドレイン
間に流れる電流６１０と、第３の電界効果トランジスタ
６１４のソース−ドレイン間に流れる電流６１１とを示
している。第３の電界効果トランジスタ６１４のゲート
電極６０５Ｇとソース領域６１４Ｓとがともにアース電
圧に接続されているために、そのソース−ドレイン間に
は逆方向飽和電流が流れるだけである。図９中の第２の
電界効果トランジスタ６０５と第３の電界効果トランジ
スタ６１４とで構成される回路は、２つの安定点６１
２、６１３を持つラッチ回路を形成している。本実施の
形態のメモリ装置も、前述の実施の形態と同様の回路動
作を示す。さらに、本実施の形態のメモリ装置では、第
２の電界効果トランジスタ６０５のドレイン領域とゲー
ト電極との間に、抵抗素子ではなく、第３の電界効果ト
ランジスタを挿入しているため、その飽和特性により保
持電流レベルを低減することができる。
【００３４】本発明の第１および第２の実施の形態で
は、第１の電界効果トランジスタとしてｎチャネルＭＯ
ＳＦＥＴ、第２の電界効果トランジスタとしてｐチャネ
ルＭＯＳＦＥＴ、第１の電位として電源電圧ＶＤＤ、第
２の電位としてアース電圧（０Ｖ）を用いた場合につい
て述べたが、これ以外にも、第１の電界効果トランジス
タとしてｐチャネルＭＯＳＦＥＴ、第２の電界効果トラ
ンジスタとしてｎチャネルＭＯＳＦＥＴ、第１の電位と
してアース電圧、第２の電位として電源電圧ＶＤＤを用
いることも可能である。また、第１の電界効果トランジ
スタおよび第２の電界効果トランジスタとしてｎチャネ
ルＭＯＳＦＥＴ、第１の電位としてアース電圧（０
Ｖ）、第２の電位として電源電圧ＶＤＤを用いることも
可能である。さらには、第１の電界効果トランジスタお
よび第２の電界効果トランジスタとしてｐチャネルＭＯ
ＳＦＥＴ、第１の電位として電源電圧ＶＤＤ、第２の電
位としてアース電圧を用いることも可能である。
は、第１の電界効果トランジスタとしてｎチャネルＭＯ
ＳＦＥＴ、第２の電界効果トランジスタとしてｐチャネ
ルＭＯＳＦＥＴ、第１の電位として電源電圧ＶＤＤ、第
２の電位としてアース電圧（０Ｖ）を用いた場合につい
て述べたが、これ以外にも、第１の電界効果トランジス
タとしてｐチャネルＭＯＳＦＥＴ、第２の電界効果トラ
ンジスタとしてｎチャネルＭＯＳＦＥＴ、第１の電位と
してアース電圧、第２の電位として電源電圧ＶＤＤを用
いることも可能である。また、第１の電界効果トランジ
スタおよび第２の電界効果トランジスタとしてｎチャネ
ルＭＯＳＦＥＴ、第１の電位としてアース電圧（０
Ｖ）、第２の電位として電源電圧ＶＤＤを用いることも
可能である。さらには、第１の電界効果トランジスタお
よび第２の電界効果トランジスタとしてｐチャネルＭＯ
ＳＦＥＴ、第１の電位として電源電圧ＶＤＤ、第２の電
位としてアース電圧を用いることも可能である。
【００３５】本発明の第３および第５の実施の形態のメ
モリセルでは、第１の電界効果トランジスタとしてｎチ
ャネルＭＯＳＦＥＴ、第２の電界効果トランジスタとし
てｐチャネルＭＯＳＦＥＴ、第１の電位として電源電圧
ＶＤＤ、第２の電位としてアース電圧（０Ｖ）を用いた
場合について述べたが、これ以外にも、第１の電界効果
トランジスタとしてＰチャネルＭＯＳＦＥＴ、第２の電
界効果トランジスタとしてｎチャネルＭＯＳＦＥＴ、第
１の電位としてアース電圧（０Ｖ）、第２の電位として
電源電圧ＶＤＤを用いた場合においても、基板がｎ型
で、第２の電界効果トランジスタのドレイン領域と基板
との極性が等しくなるから、基板の一部を第２の電界効
果トランジスタのドレイン領域とすることができ、基板
に電源電圧ＶＤＤを印加すると、第２の電界効果トラン
ジスタのドレイン領域にも電源電圧ＶＤＤが印加される
ため、上述のメモリセルと同様の動作が得られる。
モリセルでは、第１の電界効果トランジスタとしてｎチ
ャネルＭＯＳＦＥＴ、第２の電界効果トランジスタとし
てｐチャネルＭＯＳＦＥＴ、第１の電位として電源電圧
ＶＤＤ、第２の電位としてアース電圧（０Ｖ）を用いた
場合について述べたが、これ以外にも、第１の電界効果
トランジスタとしてＰチャネルＭＯＳＦＥＴ、第２の電
界効果トランジスタとしてｎチャネルＭＯＳＦＥＴ、第
１の電位としてアース電圧（０Ｖ）、第２の電位として
電源電圧ＶＤＤを用いた場合においても、基板がｎ型
で、第２の電界効果トランジスタのドレイン領域と基板
との極性が等しくなるから、基板の一部を第２の電界効
果トランジスタのドレイン領域とすることができ、基板
に電源電圧ＶＤＤを印加すると、第２の電界効果トラン
ジスタのドレイン領域にも電源電圧ＶＤＤが印加される
ため、上述のメモリセルと同様の動作が得られる。
【００３６】本発明の第４の実施の形態のメモリセルに
おいては、第１の電界効果トランジスタおよび第２の電
界効果トランジスタとしてｎチャネルＭＯＳＦＥＴ、第
１の電位としてアース電圧（０Ｖ）、第２の電位として
電源電圧ＶＤＤを用いた場合について述べたが、これ以
外にも、第１の電界効果トランジスタおよび第２の電界
効果トランジスタとしてｐチャネルＭＯＳＦＥＴ、第１
の電位として電源電圧ＶＤＤ、第２の電位としてアース
電圧（０Ｖ）を用いることも可能である。本発明の第１
から第５の実施の形態における抵抗素子として、ダイオ
ードを用いることも可能である。このとき、ダイオード
は逆方向に電圧が印加されるように接続される。
おいては、第１の電界効果トランジスタおよび第２の電
界効果トランジスタとしてｎチャネルＭＯＳＦＥＴ、第
１の電位としてアース電圧（０Ｖ）、第２の電位として
電源電圧ＶＤＤを用いた場合について述べたが、これ以
外にも、第１の電界効果トランジスタおよび第２の電界
効果トランジスタとしてｐチャネルＭＯＳＦＥＴ、第１
の電位として電源電圧ＶＤＤ、第２の電位としてアース
電圧（０Ｖ）を用いることも可能である。本発明の第１
から第５の実施の形態における抵抗素子として、ダイオ
ードを用いることも可能である。このとき、ダイオード
は逆方向に電圧が印加されるように接続される。
【００３７】本発明の第６の実施の形態においては、第
１の電界効果トランジスタから第３の電界効果トランジ
スタまでｎチャネルＭＯＳＦＥＴを用い、第１の電位と
してアース電圧（０Ｖ）、第２の電位として電源電圧Ｖ
ＤＤを用いた場合について述べたが、これ以外にも、第
１の電界効果トランジスタから第３の電界効果トランジ
スタまでｐチャネルＭＯＳＦＥＴを用い、第１の電位と
して電源電圧ＶＤＤ、第２の電位としてアース電圧（０
Ｖ）を用いることも可能である。
１の電界効果トランジスタから第３の電界効果トランジ
スタまでｎチャネルＭＯＳＦＥＴを用い、第１の電位と
してアース電圧（０Ｖ）、第２の電位として電源電圧Ｖ
ＤＤを用いた場合について述べたが、これ以外にも、第
１の電界効果トランジスタから第３の電界効果トランジ
スタまでｐチャネルＭＯＳＦＥＴを用い、第１の電位と
して電源電圧ＶＤＤ、第２の電位としてアース電圧（０
Ｖ）を用いることも可能である。
【００３８】以上、本発明をその好適な実施の形態に基
づいて説明したが、本発明のメモリ装置は、上述した実
施の形態のみに制限されるものではなく、本願発明の要
旨を変更しない範囲で種々の変化を施したメモリ装置
も、本発明の範囲に含まれる。例えば、基板としてＳｉ
を用いたが、Ｓｉに限らず、任意の半導体が使用可能で
ある。また、セル容量は、半導体基板上に積層して形成
したが、半導体基板内部にトレンチ型に形成してもよ
い。
づいて説明したが、本発明のメモリ装置は、上述した実
施の形態のみに制限されるものではなく、本願発明の要
旨を変更しない範囲で種々の変化を施したメモリ装置
も、本発明の範囲に含まれる。例えば、基板としてＳｉ
を用いたが、Ｓｉに限らず、任意の半導体が使用可能で
ある。また、セル容量は、半導体基板上に積層して形成
したが、半導体基板内部にトレンチ型に形成してもよ
い。
【００３９】
【発明の効果】以上説明したように、本発明のメモリ装
置は、通常の１Ｔ／１Ｃ型のＤＲＡＭ構成のメモリセル
のメモリノードと２つの基準電位との間に、高いピーク
バレイ電流比を示す電界効果トランジスタ構造を有する
負性抵抗デバイスと抵抗素子とを接続し、従来のスタテ
ィックに情報を保持できるメモリ装置に比して広い動作
マージンと低い消費電力動作とを、１６Ｆ２〜８Ｆ２と
いう現在のＤＲＡＭに匹敵するセル面積において実現可
能である。
置は、通常の１Ｔ／１Ｃ型のＤＲＡＭ構成のメモリセル
のメモリノードと２つの基準電位との間に、高いピーク
バレイ電流比を示す電界効果トランジスタ構造を有する
負性抵抗デバイスと抵抗素子とを接続し、従来のスタテ
ィックに情報を保持できるメモリ装置に比して広い動作
マージンと低い消費電力動作とを、１６Ｆ２〜８Ｆ２と
いう現在のＤＲＡＭに匹敵するセル面積において実現可
能である。
【図１】 本発明の第１の実施の形態のメモリ装置を構
成するメモリセルの断面図。
成するメモリセルの断面図。
【図２】 図１のメモリセルの平面図〔（ａ）〕と、レ
イアウト図〔（ｂ）〕。
イアウト図〔（ｂ）〕。
【図３】 図１のメモリセルに用いた第２の電界効果ト
ランジスタのソース−ドレイン間電流電圧特性
〔（ａ）〕と、ラッチ回路の動作説明図〔（ｂ）〕。
ランジスタのソース−ドレイン間電流電圧特性
〔（ａ）〕と、ラッチ回路の動作説明図〔（ｂ）〕。
【図４】 本発明の第２の実施の形態のメモリ装置を構
成するメモリセル２個分の断面図。
成するメモリセル２個分の断面図。
【図５】 図４のメモリセルのレイアウト図。
【図６】 本発明の第３の実施の形態のメモリ装置を構
成するメモリセルの断面図。
成するメモリセルの断面図。
【図７】 図６のメモリセルの平面図〔（ａ）〕と、レ
イアウト図〔（ｂ）〕。
イアウト図〔（ｂ）〕。
【図８】 本発明の第４の実施の形態のメモリ装置を構
成するメモリセルの断面図。
成するメモリセルの断面図。
【図９】 図８のメモリセルに用いた第２の電界効果ト
ランジスタのソース−ドレイン間電流電圧特性
〔（ａ）〕と、ラッチ回路の動作説明図〔（ｂ）〕。
ランジスタのソース−ドレイン間電流電圧特性
〔（ａ）〕と、ラッチ回路の動作説明図〔（ｂ）〕。
【図１０】 本発明の第５の実施の形態のメモリ装置を
構成するメモリセルの断面図。
構成するメモリセルの断面図。
【図１１】 本発明の第６の実施の形態のメモリ装置を
構成するメモリセルの断面図。
構成するメモリセルの断面図。
【図１２】 図１１のメモリセルの平面図〔（ａ）〕
と、レイアウト図〔（ｂ）〕。
と、レイアウト図〔（ｂ）〕。
【図１３】 図１１のメモリセルに用いた第２の電界効
果トランジスタのソース−ドレイン間電流電圧特性
〔（ａ）〕と、ラッチ回路の動作説明図〔（ｂ）〕。
果トランジスタのソース−ドレイン間電流電圧特性
〔（ａ）〕と、ラッチ回路の動作説明図〔（ｂ）〕。
【図１４】 従来のメモリセルの回路図。
【図１５】 図１１のメモリセルにおけるラッチ回路の
動作説明図。
動作説明図。
１０１、２０１、３０１、４０１、５０１、６０１、９
０１ ビット線 １０２、２０２、３０２、４０２、５０２、６０２、９
０２ ワード線 １０３、２０３、３０３、４０３、５０３、６０３ 基
板 １０４、２０４、３０４、４０４、５０４、６０４ 第
１の電界効果トランジスタ １０４Ｄ、２０４Ｄ、３０４Ｄ、４０４Ｄ、５０４Ｄ
第１の電界効果トランジスタのドレイン領域 １０４Ｇ、２０４Ｇ、３０４Ｇ、４０４Ｇ、５０４Ｇ、
６０４Ｇ 第１の電界効果トランジスタのゲート電極 １０４Ｓ、２０４Ｓ、３０４Ｓ、４０４Ｓ、５０４Ｓ、
６０４Ｓ 第１の電界効果トランジスタのソース領域 １０５、２０５、３０５、４０５、５０５、６０５ 第
２の電界効果トランジスタ １０５Ｄ、２０５Ｄ、３０５Ｄ、４０５Ｄ、５０５Ｄ
第２の電界効果トランジスタのドレイン領域 １０５Ｇ、２０５Ｇ、３０５Ｇ、４０５Ｇ、５０５Ｇ、
６０５Ｇ 第２の電界効果トランジスタのゲート電極 １０５Ｓ、２０５Ｓ、３０５Ｓ、４０５Ｓ、５０５Ｓ、
６０５Ｓ 第５の電界効果トランジスタのソース領域 １０６、２０６、３０６、４０６、５０６、６０６、９
０６ セル容量 １０７、２０７、３０７、４０７、５０７、６０７ 抵
抗素子 １０８、４０８、 メモリノード １０９ トレンチ １１０、４１０、６１０ 第２の電界効果トランジスタ
の動作曲線 １１１、４１１ 抵抗素子の動作曲線 １１２、１１３、４１２、４１３、６１２、６１３、９
１２、９１３ 安定点 １１６、２１６ 絶縁層 ６１１ 第３の電界効果トランジスタの動作曲線 ６１４ 第３の電界効果トランジスタ ６１４Ｓ 第３の電界効果トランジスタのソース領域 ６１５ 共通のドレイン ９０４ ｎチャネルＭＯＳＦＥＴ ９０５ 第１の負性抵抗素子 ９０７ 第２の負性抵抗素子 ９１０ 第２の負性抵抗素子の動作曲線 ９１１ 第１の負性抵抗素子の動作曲線 ＣＰ セルプレート ＳＮ メモリノード
０１ ビット線 １０２、２０２、３０２、４０２、５０２、６０２、９
０２ ワード線 １０３、２０３、３０３、４０３、５０３、６０３ 基
板 １０４、２０４、３０４、４０４、５０４、６０４ 第
１の電界効果トランジスタ １０４Ｄ、２０４Ｄ、３０４Ｄ、４０４Ｄ、５０４Ｄ
第１の電界効果トランジスタのドレイン領域 １０４Ｇ、２０４Ｇ、３０４Ｇ、４０４Ｇ、５０４Ｇ、
６０４Ｇ 第１の電界効果トランジスタのゲート電極 １０４Ｓ、２０４Ｓ、３０４Ｓ、４０４Ｓ、５０４Ｓ、
６０４Ｓ 第１の電界効果トランジスタのソース領域 １０５、２０５、３０５、４０５、５０５、６０５ 第
２の電界効果トランジスタ １０５Ｄ、２０５Ｄ、３０５Ｄ、４０５Ｄ、５０５Ｄ
第２の電界効果トランジスタのドレイン領域 １０５Ｇ、２０５Ｇ、３０５Ｇ、４０５Ｇ、５０５Ｇ、
６０５Ｇ 第２の電界効果トランジスタのゲート電極 １０５Ｓ、２０５Ｓ、３０５Ｓ、４０５Ｓ、５０５Ｓ、
６０５Ｓ 第５の電界効果トランジスタのソース領域 １０６、２０６、３０６、４０６、５０６、６０６、９
０６ セル容量 １０７、２０７、３０７、４０７、５０７、６０７ 抵
抗素子 １０８、４０８、 メモリノード １０９ トレンチ １１０、４１０、６１０ 第２の電界効果トランジスタ
の動作曲線 １１１、４１１ 抵抗素子の動作曲線 １１２、１１３、４１２、４１３、６１２、６１３、９
１２、９１３ 安定点 １１６、２１６ 絶縁層 ６１１ 第３の電界効果トランジスタの動作曲線 ６１４ 第３の電界効果トランジスタ ６１４Ｓ 第３の電界効果トランジスタのソース領域 ６１５ 共通のドレイン ９０４ ｎチャネルＭＯＳＦＥＴ ９０５ 第１の負性抵抗素子 ９０７ 第２の負性抵抗素子 ９１０ 第２の負性抵抗素子の動作曲線 ９１１ 第１の負性抵抗素子の動作曲線 ＣＰ セルプレート ＳＮ メモリノード
Claims (11)
- 【請求項１】 複数本のビット線と前記複数本のビット
線と交差する複数本のワード線との各交差点にメモリセ
ルが配置されたメモリ装置であって、前記メモリセル
が、基板上に形成された、ゲート電極が前記ワード線に
接続され、ソース領域が前記ビット線に接続された第１
の電界効果トランジスタと、前記第１の電界効果トラン
ジスタと隣接して形成された負性抵抗素子として機能す
る第２の電界効果トランジスタと、一方の電極が前記第
１の電界効果トランジスタのドレインと前記第２の電界
効果トランジスタのソースとに接続されたセル容量と、
前記第２のトランジスタのソース領域上に該ソース領域
に下面側の端子が接続されて形成された、電流経路が縦
方向の抵抗素子と、を有し、前記抵抗素子の表面側の端
子が第１の電位に固定され、前記第２の電界効果トラン
ジスタのドレイン電極が第２の電位に固定され、前記第
２の電界効果トランジスタのゲート電極が第３の電位に
固定されていることを特徴とするメモリ装置。 - 【請求項２】 前記第１の電界効果トランジスタの形成
領域と前記第２の電界効果トランジスタの形成領域と
が、絶縁物により完全に分離されていることを特徴とす
る請求項１に記載のメモリ装置。 - 【請求項３】 前記第２の電界効果トランジスタが、前
記基板上に直接形成されたドレイン領域と、前記ドレイ
ン領域上に形成されたチャネル領域と、前記チャネル領
域上に形成されたソース領域およびゲート電極を具備す
ることを特徴とする請求項１に記載のメモリ装置。 - 【請求項４】 前記第２の電界効果トランジスタが、前
記基板上に順次形成されたドレイン領域、チャネル領域
およびソース領域からなる積層構造と、前記積層構造の
少なくとも一部の側壁に面して形成されたゲート電極
と、を具備することを特徴とする請求項１に記載のメモ
リ装置。 - 【請求項５】 複数本のビット線と前記複数本のビット
線と交差する複数本のワード線との各交差点にメモリセ
ルが配置されたメモリ装置であって、前記メモリセル
が、基板上に形成された、ゲート電極が前記ワード線に
接続され、ソース領域が前記ビット線に接続された第１
の電界効果トランジスタと、前記第１の電界効果トラン
ジスタの上に絶縁層を介して形成された負性抵抗素子と
して機能する第２の電界効果トランジスタと、一方の電
極が前記第１の電界効果トランジスタのドレインと前記
第２の電界効果トランジスタのソースとに接続されたセ
ル容量と、前記第２のトランジスタのソース領域上に該
ソース領域に下面側の端子が接続されて形成された、電
流経路が縦方向の抵抗素子と、を有し、前記抵抗素子の
表面側の端子が第１の電位に固定され、前記第２の電界
効果トランジスタのドレイン電極が第２の電位に固定さ
れ、前記第２の電界効果トランジスタのゲート電極が第
３の電位に固定されていることを特徴とするメモリ装
置。 - 【請求項６】 隣接する２つの前記第１の電界効果トラ
ンジスタでソース領域が共有され、隣接する２つの前記
第２の電界効果トランジスタでドレイン領域が共有され
ることを特徴とする請求項５に記載のメモリ装置。 - 【請求項７】 前記抵抗素子が、ダイオード素子である
ことを特徴とする請求項１から６のいずれかに記載のメ
モリ装置。 - 【請求項８】 前記第１の電界効果トランジスタの少な
くともソース領域とゲート電極とが並ぶ方向が前記第２
の電界効果トランジスタの少なくともソース領域とゲー
ト電極とが並ぶ方向に一致し、前記第１の電界効果トラ
ンジスタのドレイン領域と前記第２の電界効果トランジ
スタのソース領域とが並ぶ方向が前記第１の電界効果ト
ランジスタの少なくともソース領域とゲート電極とが並
ぶ方向に直交していることを特徴とする請求項１から７
のいずれかに記載のメモリ装置。 - 【請求項９】 複数本のビット線と前記複数本のビット
線と交差する複数本のワード線との各交差点にメモリセ
ルが配置されたメモリ装置であって、前記メモリセル
が、基板上に形成された共通ドレイン領域とその上に積
層して形成された第１のチャネル領域と第１のソース領
域と第１のゲート電極とを有し、前記第１のゲート電極
が前記ワード線に、前記第１のソース領域が前記ビット
線に接続された第１の縦型電界効果トランジスタと、第
２のゲート電極と前記共通ドレイン領域とその上に積層
して形成された第２のチャネル領域および第２のソース
領域とを有し負性抵抗素子として機能する第２の縦型電
界効果トランジスタと、前記共通ドレイン領域とその上
に積層して形成された第３のチャネル領域および第３の
ソース領域とを有し前記第２のゲート電極をゲート電極
とする第３の縦型電界効果トランジスタと、一方の電極
が前記共通ドレイン領域に接続されたセル容量と、を有
し、前記第３の縦型電界効果トランジスタのソース電極
が第１の電位に固定され、前記第２の縦型電界効果トラ
ンジスタのソース電極が第２の電位に固定され、前記第
２のゲート電極が第３の電位に固定されていることを特
徴とするメモリ装置。 - 【請求項１０】 前記メモリセルが折り返しビット方式
で配置されていることを特徴とする請求項１から９のい
ずれかに記載のメモリ装置。 - 【請求項１１】 前記第１の電位と前記第３の電位と
が、同電位であることを特徴とする請求項１から１０の
いずれかに記載のメモリ装置。
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