JP2003154704A

JP2003154704A - 画像形成装置におけるｐｗｍ回路

Info

Publication number: JP2003154704A
Application number: JP2001359206A
Authority: JP
Inventors: Hajime Motoyama; 肇本山
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2001-11-26
Filing date: 2001-11-26
Publication date: 2003-05-27

Abstract

(57)【要約】【課題】電子写真機器の露光用のレーザのＰＷＭ回路
において、レーザのパルス特性にマッチしたパルスを、
デジタル回路でかつ、ビデオ周波数以上の周波数を用い
ずに提供する。【解決手段】ビデオ周波数が入力される多段遅延回路
と、該多段遅延回路の遅延時間の１つのパラメータはレ
ーザの起動パルス幅と飽和パルス幅を基に記憶手段によ
りあらかじめ設定し、さらに１つのパラメータはビデオ
周波数と多段遅延回路の出力の位相を比較し一致させる
制御を行う比較器により決定され、該多段遅延回路の複
数の出力のエッジよりパラレルデータで設定されるパル
ス幅のパルスを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子写真機器の露
光手段に用いる発光素子を、画像データをもとに、特に
高周波でＰＷＭ変調を行う制御回路に関するものであ
る。

【０００２】

【従来の技術】従来、ディジタルであるパラレルデータ
によりパルス幅を決定されるＰＷＭ回路は図１に示され
るような回路により構成されていた。同図に於いて、１
は水晶振動子であり、２インバーターと供に発振回路を
形成している。前記発振回路の出力は３インバーターに
より波形形成され、４カウンタのクロック端子に入力さ
れる。４カウンタは８ビットのカウンタを構成してお
り、８ビットのパラレル値を５デジタルコンパレータに
入力される。５デジタルコンパレータの他の入力端子に
は不図示のコントラーラから８ビットのＰＷＭ設定デー
タが入力されている。５デジタルコンパレータの出力は
４カウンタのカウント値がＰＷＭ設定値より小さい時は
出力はＨＩ。大きい場合は出力はＬＯとなる。よって４
カウンタがカウントする事により、５ディジタルコンパ
レータの出力はＰＷＭ設定データにより決定されるパル
ス幅のＰＷＭ信号が生成される事となる。

【０００３】

【発明が解決しようとしている課題】しかしながら、従
来のＰＷＭ回路において、カウンタの駆動周波数は、Ｐ
ＷＭの出力周波数の数倍。上記従来例のように８ビット
ならば、２５６倍の周波数でカウンタを駆動しなければ
ならなかった。このため、高周波のＰＷＭ信号を生成し
ようとした場合、発振回路の周波数によりＰＷＭ回路の
出力周波数が制限されてしまうという不都合が生じてい
た。

【０００４】特にレーザーダイオードを露光手段として
用いる電子写真式の機器においては、近年の装置の高速
化に伴い、レーザーダイオードを駆動する周波数が高周
波化し、さらに、高画質化によりレーザーダイオードの
ＰＷＭ駆動化が必要となっている。

【０００５】さらにレーザーダイオードの特性として駆
動するパルス幅のデューティーが０％に近い領域と１０
０％に近い領域とでオフセットを生じる問題がある。こ
れを説明するのが図２である。同図はパルス幅を光量の
関係を示した例である。デューティーが０％から５％程
度まではほとんど光量が上がらず、また、デューティー
が９５％で光量が飽和してしまう。よって、画像のパラ
レルデータが８ビットの場合、通常００（Ｈ）からＦＦ
（Ｈ）までデューティーを０％から１００％となる様に
設定するため、必要とする光量とパラレルデータの値が
一致しないばかりか、ＰＷＭ信号の高周波化を行って
も、無駄な領域を生じてしまう不都合があった。また近
年、ビデオクロックの位相に対しＰＷＭ信号の位相を変
化させることにより画像形成を行うことで、画質の向上
を図る手法が考えられてきたが、高周波で、かつＰＷＭ
信号の位相を変化させることが可能な回路を構成するこ
とは困難であった。

【０００６】したがって、本発明の目的は、高周波、高
分解能のＰＷＭ出力で、かつ光量とパラレルデータの値
が一致するＰＷＭ信号を得る事を可能とした、レーザー
ダイオードを駆動するのに最適なＰＷＭ回路を提供する
ことにある。

【０００７】

【課題を解決するための手段】本発明は、画像クロック
を遅延回路により遅延させ、そのエッジを用いてＰＷＭ
信号を生成するとともに遅延回路の遅延時間を制御し、
レーザー光量の特性を記憶する事により、画像形成装置
に最適な、高周波のＰＷＭ出力を得る事を可能とした物
である。

【０００８】

【発明の実施の形態】本発明の実施の形態を図３に基づ
き説明する。

【０００９】同図は本発明の実施形態の構成図である。
同図において、１０は画像クロックを生成する発振回
路。前記発振回路の出力は１１バッファにより波形形成
され、１０１〜１０６、２０１〜２０８、３ステートバ
ッファ、および１３ＰＷＭ回路、１２位相比較器に入力
される。１０１〜１０６、３ステートバッファのコント
ロール端子には、それぞれ１５メモリの出力信号ｆ０１
〜ｆ０６が入力される。２０１〜２０８、３ステートバ
ッファのコントロール端子はそれぞれ１２位相比較器の
出力信号ｆ１〜ｆ８が入力される。１０１〜１０６、２
０１〜２０８、３ステートバッファの出力は共通に接続
され、信号ｄ１として１３ＰＷＭ回路に入力され、さら
に次段の１１１〜１１６、２１１〜２１８、３ステート
バッファに入力される。また１１１〜１１６、３ステー
トバッファのコントロール端子には、それぞれ、前段と
は異なる１５メモリの出力信号ｆ１１〜ｆ１６が入力さ
れる。２１１〜２１８、３ステートバッファのコントロ
ール端子はそれぞれ、前段と共通に１２位相比較器の出
力信号ｆ１〜ｆ８が入力される。１１１〜１１６、２１
１〜２１８、３ステートバッファの出力は共通に接続さ
れ、信号ｄ２として１３ＰＷＭ回路に入力され、さらに
順次、次段の３ステートバッファに入力される。３ステ
ートバッファの出力はそれぞれ信号ｄ３〜ｄ７として生
成され、信号ｄ３〜ｄ６は１３ＰＷＭ回路に入力され、
信号ｄ７は１２位相比較器に入力される。１５メモリは
不図示の画像コントローラより入力されるコントロール
信号により記憶された値をｆ０１〜ｆ６６として出力す
る。

【００１０】１２位相比較回路は１１バッファの出力で
あるＣＬＫ信号と１６１〜１６６、２６１〜２６８、３
ステートバッファの出力である信号ｄ７の位相を比較
し、比較結果により８ビットの信号ｆ１〜ｆ８を生成す
る。１３ＰＷＭ回路は不図示の画像コントローラより入
力される３ビットのＤＡＴＡで設定されるデューティー
のパルスをＣＬＫ信号、及びｄ１〜ｄ６信号のパルスの
エッジに基き生成し出力する。

【００１１】次に図４、３ステートバッファの回路図と
図４、ＰＷＭ回路の回路図と図５の波形図を用いて同回
路の動作の説明を行う。図５の波形図においてＣＬＫ、
ｄ１〜ｄ７の波形の記号は図３における回路記号と同一
の回路の出力波形を示している。まず図４において信号
Ａは入力。信号Ｂは出力。信号Ｃはコントロール端子を
示している。ｐ１〜ｐ６はＰチャンネルのＭＯＳＦＥ
Ｔ、ｎ１〜ｎ６はＮチャンネルのＭＯＳＦＥＴであり、
相当する番号のＭＯＳＦＥＴはコンプリメンタリ型のＭ
ＯＳＦＥＴを構成している。同図においてＣコントロー
ル端子がＨＩの場合、Ｂ出力がハイインピーダンスとな
り、Ｃコントロール端子がＬＯの場合、Ｂ出力がＡ入力
と同じ論理値になる。このとき論理的にはＢ＝Ａとなる
が、実際はＦＥＴはオン抵抗を有している為、Ｂ出力が
ＨＩの場合はＰチャンネルＭＯＳＦＥＴのオン抵抗Ｒｐ
で電源にプルアップされることとなり、またＢ出力がＬ
Ｏの場合はＮチャンネルＭＯＳＦＥＴのオン抵抗Ｒｎで
グランドにプルダウンされることとなる。またＭＯＳＦ
ＥＴのゲートは入力容量を有しており、この入力容量に
蓄積される電荷の時定数により遅延を生じる。よって図
３の１０１〜１０６、２０１〜２０８、３ステートバッ
ファの出力が並列に接続され、次段の１１１〜１１６、
２１１〜２１８、３ステートバッファの入力に並列に接
続された場合、１０１〜１０６、２０１〜２０８、３ス
テートバッファの出力が全てＨＩの場合、Ｒｐ／１４の
抵抗値で１１１〜１１６、２１１〜２１８、３ステート
バッファの入力が駆動される事となる為、遅延時間は最
短となり、１０１〜１０６、２０１〜２０８、３ステー
トバッファの出力のうち、１つがＨＩで、その他がハイ
インピーダンスの場合、Ｒｐの抵抗値で１１１〜１１
６、２１１〜２１８、３ステートバッファの入力が駆動
される事となる為、遅延時間は最長となる。このためＣ
ＬＫ信号に対しｄ１信号はｆ０１〜ｆ０６、ｆ１〜ｆ８
のコントロール信号により決定される遅延時間ａを有し
た波形となる。このようにしてｄ２〜ｄ７はコントロー
ル信号により決定される遅延時間ｂまたはｃを有した波
形となる。次に１２位相比較回路はＣＬＫ信号ｄ７信号
を比較し、位相が一致、つまりちょうど一周期位相が遅
れるように、ｆ１〜ｆ８のコントロール信号を生成する
事により遅延時間の制御を行う。

【００１２】つぎに１３ＰＷＭ回路の動作を説明する。
図５において、９１、９２マルチプレクサは不図示の画
像コントローラからの信号ＤＡＴＡおよびＣＯＮＴによ
り、入力信号ＣＬＫ、ｄ１〜ｄ７のうち一つを選択し、
９３Ｒ−Ｓフリップフロップに入力する。９３Ｒ−Ｓフ
リップフロップは入力信号の立ち上がりエッジによりセ
ットまたはリセットされ、１３ＰＷＭ回路の出力である
ＰＷＭ信号を生成する。次に図６によりＰＷＭ信号の生
成過程を説明する。１３ＰＷＭ回路は３ビットのＤＡＴ
Ａ信号により決定されるデューテーのパルスをＣＬＫ信
号及びｄ１〜ｄ６のパルスのエッジより生成する。例え
ば（０００）のデータが入力された場合は９１、９２マ
ルチプレクサはＬｏとなりＰＷＭ信号もＬＯとなる。
（００１）のデータが入力された場合は９１マルチプレ
クサはＣＬＫ信号を選択し、９２マルチプレクサはｄ１
信号を選択する。よってＰＷＭ信号は図３のｐｗｍ１で
示されるパルスを生成する。この時１３ＰＷＭ回路の遅
延時間がｄで表されている。（０１０）のデータが入力
された場合は９１マルチプレクサはＣＬＫ信号を選択
し、９２マルチプレクサはｄ２信号を選択する。よって
ＰＷＭ信号は図３のｐｗｍ２で示されるパルスを生成す
る。同様に（０１１）〜（１１０）のデータが入力され
た場合、ＰＷＭ信号は図３のｐｗｍ３〜ｐｗｍ６で示さ
れるパルスを生成する。（１１１）のデータが入力され
た場合はＰＷＭ信号はＨｉとなる。遅延時間ｄは同一と
なるように構成される。１３ＰＷＭ回路により生成され
たパルスによりレーザーダイオードを駆動した場合のパ
ルス幅と光量の関係を図７に示す。同図において（００
０）のデータが入力された場合は１３ＰＷＭ回路の出力
はＬｏであるため光量も０％である。（００１）のデー
タが入力された場合は１３ＰＷＭ回路の出力は図３のｐ
ｗｍ１で示されるように２５％のパルス幅であるため光
量は約１４．３％となり１００％の１／７の光量とな
る。（０１０）のデータが入力された場合は１３ＰＷＭ
回路の出力は図３のｐｗｍ２で示されるように３５％の
パルス幅であるため光量は約２８．６％となり１００％
の２／７の光量となる。同様に（０１０）〜（１１０）
のデータが入力された場合は１３ＰＷＭ回路の出力は図
３のｐｗｍ３〜ｐｗｍ６で示されるように４５％〜７５
％のパルス幅であるため光量は１００％の３／７〜６／
７の光量となる。（１１１）のデータが入力された場合
は１３ＰＷＭ回路の出力はＨｉとなるため光量は１００
％の光量となる。以上の構成において、１５メモリに光
量が最小となるパルス幅を決定する遅延時間ａ及び光量
が最大となるパルス幅を決定する遅延時間ｂおよび、そ
の間を遅延時間ｃのそれぞれの割合を記憶させておき、
温度や電源電圧のばらつきにより変動し易い遅延時間を
１２位相比較器により制御する事により、最終的にレー
ザーダイオードの光量は、１００％点灯の光量に対し等
分に分割され、かつ、パルス幅の０％または１００％近
辺の飽和領域に対しても無駄のないパルスを生成するこ
とが可能となる。さらに画像クロック以上の周波数を用
いていないため回路構成も非常に容易で、高周波化に適
した回路となる。また、本発明は全てＭＯＳＦＥＴで構
成しているため、ＩＣ化しやすいため、コストダウン、
小型化が容易となる。

【００１３】［他の実施形態］本発明の第二の実施の形
態を図８に基づき説明する。同図は第一の実施形態の回
路を用いた第二の動作の波形を示している。

【００１４】同図において、１５メモリは不図示の画像
コントローラによりＣＬＫ信号に対するｄ１信号が遅延
時間ｃを有するようにｆ０１〜ｆ０６を出力する。また
ｄ２〜ｄ７の遅延時間も同様にｆ１１〜ｆ６６の信号を
出力する。つぎに１３ＰＷＭ回路に（０００）のデータ
が入力された場合は９１、９２マルチプレクサはＬｏと
なりＰＷＭ信号もＬＯとなる。（００１）のデータが入
力された場合は不図示の画像コントローラにより９１マ
ルチプレクサはｄ３信号を選択し、９２マルチプレクサ
はｄ４信号を選択する。よってＰＷＭ信号は図８のｐｗ
ｍ１で示されるパルスを生成する。（０１０）のデータ
が入力された場合は不図示の画像コントローラにより９
１マルチプレクサはｄ２を選択し、９２マルチプレクサ
はｄ４信号を選択する。よってＰＷＭ信号は図３のｐｗ
ｍ２で示されるパルスを生成する。同様に（０１１）〜
（１１０）のデータが入力された場合、ＰＷＭ信号は図
８のｐｗｍ３〜ｐｗｍ６で示されるパルスを生成する。
（１１１）のデータが入力された場合はＰＷＭ信号はＨ
ｉとなる。

【００１５】同実施形態において、ＰＷＭのデューティ
ーはＣＬＫ信号の中央より成長していく。画像形成装置
に於いては形成する画像によって、ＣＬＫ信号に対しＰ
ＷＭを成長させる位置により画質が向上する場合がある
為、この手法は画質向上の為に有効な手段となる。

【００１６】

【発明の効果】以上説明したように、複数段の遅延回路
にクロック信号を入力し初段の遅延量をレーザー光量が
立ち上がるパルス幅に設定し、最終段の遅延量をレーザ
ー光量が飽和するパルス幅に設定し、さらに初段と最終
段の位相を一致させるように遅延時間を制御し、その遅
延回路のエッジ信号をもとに、パルス幅を決定する事に
より、レーザーパワーに対し等分なＰＷＭ出力を得るこ
とを可能とした画像形成装置のレーザー露光装置に最適
な高周波のＰＷＭ出力を得る事を可能とした物である。

【図面の簡単な説明】

【図１】従来の実施形態。

【図２】レーザーの特性を示す図。

【図３】本発明の第１の実施形態の回路図。

【図４】本発明の第１の実施形態の３ステートバッファ
の回路図。

【図５】本発明の第１の実施形態のＰＷＭ回路の回路
図。

【図６】本発明の第１の実施形態の動作波形。

【図７】本発明の第１の実施形態の効果を示す図。

【図８】本発明の第２の実施形態の動作波形。

Claims

【特許請求の範囲】

【請求項１】電子写真機器の露光手段の発光素子の光
量変調をパルス幅により変調を行うＰＷＭ回路におい
て、該発光素子の出力周波数を決定する基準周波数を生
成する基準周波数発生手段と、該発光素子による露光量
を決定するパラレルデータ生成手段と、複数のパラメー
タにより、入力に対する出力の遅延時間が決定される遅
延回路と、該遅延回路が複数直列に接続され、かつ該基
準周波数発生手段の出力が１段目に入力され、遅延時間
を持って、次段へ入力された該基準周波数を伝達する多
段遅延回路と、該多段遅延回路の出力と、該パラレルデ
ータ生成手段の出力が入力され、多段遅延回路の周波数
であり、かつ該パラレルデータにより選択されるパルス
幅のパルスを生成するパルス生成手段と、該基準周波数
発生手段の出力と該多段遅延回路の出力の位相を比較す
る位相比較手段と、該パラレルデータが要求する露光量
に相当する発光手段のパルスデューティーを記憶する記
憶手段とを有し、該多段遅延回路のそれぞれの遅延時間
を決定する複数のパラメータのうち、１つは該比較手段
の出力であり、また他の１つは該記憶手段の出力であ
り、また、該比較手段は該基準周波数発生手段の出力と
該多段遅延回路の出力の位相が一致するように該多段遅
延回路の遅延時間を制御することを特徴とするＰＷＭ回
路。
【請求項２】請求項１に於いて、該記憶手段の記憶内
容と該多段遅延回路の各々の遅延回路の遅延量を関係ず
ける制御信号を有し、該パルス生成手段は、該制御信号
と該パラレルデータ生成手段の出力により指定される該
遅延回路の出力のエッジにより、パルスを生成する事を
特徴とするＰＷＭ回路。
【請求項３】請求項２に於いて、該パルス生成手段
は、該パラレルデータ生成手段の出力により指定される
パルス幅となるように、該制御信号と該パラレルデータ
生成手段の出力により指定される該遅延回路の出力のエ
ッジによりセット又はリセットされるフリップフロップ
回路を制御することによりパルスが生成される事を特徴
とするＰＷＭ回路。
【請求項４】請求項１において、該遅延回路は相補型
のＭＯＳＦＥＴで構成される事を特徴とするＰＷＭ回
路。
【請求項５】請求項４において、該遅延回路は複数の
並列接続された３ステートのゲートで構成されている事
を特徴とするＰＷＭ回路。