JP2003157199A - データ要求の宛先ノードアドレスを決定する方法およびマルチ・ノードコンピュータシステム - Google Patents
データ要求の宛先ノードアドレスを決定する方法およびマルチ・ノードコンピュータシステムInfo
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- JP2003157199A JP2003157199A JP2002192142A JP2002192142A JP2003157199A JP 2003157199 A JP2003157199 A JP 2003157199A JP 2002192142 A JP2002192142 A JP 2002192142A JP 2002192142 A JP2002192142 A JP 2002192142A JP 2003157199 A JP2003157199 A JP 2003157199A
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- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 相互接続を介して接続された複数の、Ｉ／Ｏ
ノード、ＣＰＵノード、メモリノードおよびハイブリッ
ドノードを含むマルチ・ノードコンピュータを提供す
る。 【解決手段】 ＣＰＵノード１１０またはＩ／Ｏノード
１２０が要求を発出する。相互接続１２５内にあるアド
レスデコーダ１２８が、該要求が一貫性あるメモリ要求
であるか否かを決定するために該要求をデコードする。
アドレスデコーダ１２８はまた、該要求内に格納された
論理ノードアドレスに基づいて該要求の物理宛先ノード
アドレスをも決定する。
ノード、ＣＰＵノード、メモリノードおよびハイブリッ
ドノードを含むマルチ・ノードコンピュータを提供す
る。 【解決手段】 ＣＰＵノード１１０またはＩ／Ｏノード
１２０が要求を発出する。相互接続１２５内にあるアド
レスデコーダ１２８が、該要求が一貫性あるメモリ要求
であるか否かを決定するために該要求をデコードする。
アドレスデコーダ１２８はまた、該要求内に格納された
論理ノードアドレスに基づいて該要求の物理宛先ノード
アドレスをも決定する。
Description
【０００１】関連出願の相互参照
本願発明は、Jeremy J. Farrell, Kazunori Masuyama,
Sudheer MiryalaおよびPatrick N. Conway により２０
０１年６月２９日に出願した「マルチ・ノードコンピュ
ータシステムにおけるアドレス空間復号化のためのスケ
ーラブルでフレキシブルな方法」という名称の米国仮特
許出願第６０／３０１,７７１号からの３５，Ｕ.Ｓ.Ｃ.
§１１９（ｅ）に基づく優先権を主張するものであり、
上記出願の全てを本願発明の全体に亘って取り入れてい
る。
Sudheer MiryalaおよびPatrick N. Conway により２０
０１年６月２９日に出願した「マルチ・ノードコンピュ
ータシステムにおけるアドレス空間復号化のためのスケ
ーラブルでフレキシブルな方法」という名称の米国仮特
許出願第６０／３０１,７７１号からの３５，Ｕ.Ｓ.Ｃ.
§１１９（ｅ）に基づく優先権を主張するものであり、
上記出願の全てを本願発明の全体に亘って取り入れてい
る。
【０００２】
【発明の属する技術分野】本発明は一般的にはマルチ・
ノードコンピュータシステムより特定的には、マルチ・
ノードコンピュータシステムにおいてメモリ要求の宛先
ノードアドレスをデコードするための機構に関する。
ノードコンピュータシステムより特定的には、マルチ・
ノードコンピュータシステムにおいてメモリ要求の宛先
ノードアドレスをデコードするための機構に関する。
【０００３】
【従来の技術】マルチ・ノードコンピュータネットワー
クは、中央プロセッサユニット（ＣＰＵ）ノード、メモ
リノード、入出力（Ｉ／Ｏ）ノードおよびハイブリッド
ノード（メモリ、Ｉ／ＯおよびＣＰＵのあらゆる組合せ
を伴うもの）を含み得る。これらのノードは、アドレス
のデコード、すなわちどのノードに要求を転送すべきか
の決定を担うシステム相互接続を介して、接続されてい
る。
クは、中央プロセッサユニット（ＣＰＵ）ノード、メモ
リノード、入出力（Ｉ／Ｏ）ノードおよびハイブリッド
ノード（メモリ、Ｉ／ＯおよびＣＰＵのあらゆる組合せ
を伴うもの）を含み得る。これらのノードは、アドレス
のデコード、すなわちどのノードに要求を転送すべきか
の決定を担うシステム相互接続を介して、接続されてい
る。
【０００４】
【発明が解決しようとする課題】マルチ・ノードコンピ
ュータシステムにおいて、メモリは、現在のＣＰＵ速度
に比べ高い待ち時間（ｌａｔｅｎｃｙ）を有する。この
ことはすなわち、メモリノードが、読取りまたは書込み
要求に応答する時間が長いということを意味している。
頻繁にみられる別のネックは、最大処理能力、すなわ
ち、単位時間あたりにメモリシステムが提供できるデー
タの量である。メモリインタリーブは、インタリーブサ
イズをもって、ノード群に亘り、メモリシステムを分割
することによって、マルチ・ノードコンピュータシステ
ムが処理能力を増大させることのできる周知の技術であ
る。例えば、ｘというインタリーブサイズをもつ４つの
メモリノードを有するシステムにおいて、基準アドレス
（ｂａｓｅ ａｄｄｒｅｓｓ）Ｂをノード０にマッピン
グすることができる。アドレスＢ＋ｘはノード１に、Ｂ
＋２ｘはノード２に、Ｂ＋３ｘはノード３に、Ｂ＋４ｘ
はノード０にそれぞれマッピングされる。こうしてシス
テムはあらゆるホットメモリスポット（ｈｏｔｍｅｍｏ
ｒｙ ｓｐｏｔ）を回避しながら、システム性能を増大
させることができるようになる。
ュータシステムにおいて、メモリは、現在のＣＰＵ速度
に比べ高い待ち時間（ｌａｔｅｎｃｙ）を有する。この
ことはすなわち、メモリノードが、読取りまたは書込み
要求に応答する時間が長いということを意味している。
頻繁にみられる別のネックは、最大処理能力、すなわ
ち、単位時間あたりにメモリシステムが提供できるデー
タの量である。メモリインタリーブは、インタリーブサ
イズをもって、ノード群に亘り、メモリシステムを分割
することによって、マルチ・ノードコンピュータシステ
ムが処理能力を増大させることのできる周知の技術であ
る。例えば、ｘというインタリーブサイズをもつ４つの
メモリノードを有するシステムにおいて、基準アドレス
（ｂａｓｅ ａｄｄｒｅｓｓ）Ｂをノード０にマッピン
グすることができる。アドレスＢ＋ｘはノード１に、Ｂ
＋２ｘはノード２に、Ｂ＋３ｘはノード３に、Ｂ＋４ｘ
はノード０にそれぞれマッピングされる。こうしてシス
テムはあらゆるホットメモリスポット（ｈｏｔｍｅｍｏ
ｒｙ ｓｐｏｔ）を回避しながら、システム性能を増大
させることができるようになる。
【０００５】マルチ・ノードコンピュータシステムがさ
らに大きくなるにつれて、多くのノードにアドレス可能
であることが重要となる。既存の方法は、システム内の
各ノードについて、基準（ｂａｓｅ）およびサイズ（限
界）宣言を必要とする。かくして、システム内にｎ個の
ノードが存在する場合、これらはｎ個の基準レジスタと
ｎ個のサイズレジスタを必要とする。ノードの数が増大
するにつれて、｛基準、サイズ｝対を保持するメモリレ
ジスタは直線的に増大し、かくして非常に大容量のチッ
プ資産が必要となる。
らに大きくなるにつれて、多くのノードにアドレス可能
であることが重要となる。既存の方法は、システム内の
各ノードについて、基準（ｂａｓｅ）およびサイズ（限
界）宣言を必要とする。かくして、システム内にｎ個の
ノードが存在する場合、これらはｎ個の基準レジスタと
ｎ個のサイズレジスタを必要とする。ノードの数が増大
するにつれて、｛基準、サイズ｝対を保持するメモリレ
ジスタは直線的に増大し、かくして非常に大容量のチッ
プ資産が必要となる。
【０００６】既存の方法の別の欠点は、要求の宛先ノー
ドアドレスを迅速に決定するために、既存の解決法が多
数の絶対値コンパレータ（ｍｕｌｔｉｍａｇｎｉｔｕｄ
ｅｃｏｍｐａｒａｔｏｒ）を必要とする、という点にあ
る。標準的には、各ノードに対して１つの絶対値コンパ
レータが存在する。ノードの数が追加されていくにつれ
て、より多くの｛基準、サイズ｝対を追加しなくてはな
らず、より多くの絶対値コンパレータが必要となる。こ
れらの絶対値コンパレータの実現コストは通常非常に高
いものである。かくして、既存のデコード方策では、多
数のアドレスノードをサポートするのに充分なスケーリ
ングができない。
ドアドレスを迅速に決定するために、既存の解決法が多
数の絶対値コンパレータ（ｍｕｌｔｉｍａｇｎｉｔｕｄ
ｅｃｏｍｐａｒａｔｏｒ）を必要とする、という点にあ
る。標準的には、各ノードに対して１つの絶対値コンパ
レータが存在する。ノードの数が追加されていくにつれ
て、より多くの｛基準、サイズ｝対を追加しなくてはな
らず、より多くの絶対値コンパレータが必要となる。こ
れらの絶対値コンパレータの実現コストは通常非常に高
いものである。かくして、既存のデコード方策では、多
数のアドレスノードをサポートするのに充分なスケーリ
ングができない。
【０００７】複数ノードを有しかつインタリーブを用い
る従来の実現法のさらにもう１つの欠点は、従来のシス
テムでは、各インタリーブグループについて、固定のイ
ンタリーブサイズと限定された数のノード組合せを使用
する、という点にある。
る従来の実現法のさらにもう１つの欠点は、従来のシス
テムでは、各インタリーブグループについて、固定のイ
ンタリーブサイズと限定された数のノード組合せを使用
する、という点にある。
【０００８】要約すると、既存のデコード方策では、数
多くアドレスノードをサポートするのに充分なスケーリ
ングができない。さらに、既存のアドレスデコード方策
は、インタリーブのために異なるサイズを許容しそして
種々のインタリーブセットを許容するのに充分なほどに
フレキシブルではない。
多くアドレスノードをサポートするのに充分なスケーリ
ングができない。さらに、既存のアドレスデコード方策
は、インタリーブのために異なるサイズを許容しそして
種々のインタリーブセットを許容するのに充分なほどに
フレキシブルではない。
【０００９】従って、必要なのは、マルチ・ノードコン
ピュータシステム内でのアドレス空間デコードのための
改良された機構である。
ピュータシステム内でのアドレス空間デコードのための
改良された機構である。
【００１０】
【課題を解決するための手段】本発明は、マルチ・ノー
ドコンピュータシステムにおけるアドレス空間デコード
のためのシステムを含む。本発明の実施形態によると、
マルチ・ノードコンピュータシステムは（図１に示すよ
うに）、相互接続（ｉｎｔｅｒｃｏｎｎｅｃｔ）により
接続された複数の、Ｉ／Ｏノード、ＣＰＵノード、メモ
リノードおよびハイブリッドノードを含む。本発明の一
実施形態においては、ＣＰＵノードまたはＩ／Ｏノード
によって発出された要求には、宛先ノードの基準アドレ
スを格納する基準フィールドと、宛先ノードの論理アド
レスを格納する索引フィールドと、メモリノードのアド
レス可能空間のサイズを格納する細分化フィールドと、
からなるアドレスが含まれる。
ドコンピュータシステムにおけるアドレス空間デコード
のためのシステムを含む。本発明の実施形態によると、
マルチ・ノードコンピュータシステムは（図１に示すよ
うに）、相互接続（ｉｎｔｅｒｃｏｎｎｅｃｔ）により
接続された複数の、Ｉ／Ｏノード、ＣＰＵノード、メモ
リノードおよびハイブリッドノードを含む。本発明の一
実施形態においては、ＣＰＵノードまたはＩ／Ｏノード
によって発出された要求には、宛先ノードの基準アドレ
スを格納する基準フィールドと、宛先ノードの論理アド
レスを格納する索引フィールドと、メモリノードのアド
レス可能空間のサイズを格納する細分化フィールドと、
からなるアドレスが含まれる。
【００１１】上記システムはさらに、基準フィールドの
幅を用いて、宛先ノードの基準アドレスを抽出するよう
なアドレスデコーダを含む。アドレスデコーダはまた、
索引フィールドおよび細分化フィールドの幅を用いて、
宛先ノードの論理アドレスを抽出するようにも構成され
ている。アドレスデコーダはさらに、基準フィールドの
幅を表わす複数ビットを格納するための基準レジスタ
と、 索引レジスタの幅を表わす複数ビットを格納する
ための索引レジスタと、 細分化フィールドの幅を表わ
す複数ビットを格納するための細分化レジスタと、備え
る。細分化フィールドの幅は、アドレス内のどこで索引
フィールドが始まるかを決定するのに使用される。アド
レスデコーダはさらに、システムアドレス空間内のどこ
にメモリノードがマッピングされるかを表わすプログラ
ミングされた基準オフセットを格納するための基準オフ
セットレジスタと、データ要求がメモリノードに対し行
われているか否かを判定するため、基準アドレスと基準
オフセットとを比較するための論理コンパレータと、要
求が転送される物理ノードアドレスに対し、抽出された
宛先ノードの論理アドレスをマッピングするためのマッ
ピングテーブルと、を備える。
幅を用いて、宛先ノードの基準アドレスを抽出するよう
なアドレスデコーダを含む。アドレスデコーダはまた、
索引フィールドおよび細分化フィールドの幅を用いて、
宛先ノードの論理アドレスを抽出するようにも構成され
ている。アドレスデコーダはさらに、基準フィールドの
幅を表わす複数ビットを格納するための基準レジスタ
と、 索引レジスタの幅を表わす複数ビットを格納する
ための索引レジスタと、 細分化フィールドの幅を表わ
す複数ビットを格納するための細分化レジスタと、備え
る。細分化フィールドの幅は、アドレス内のどこで索引
フィールドが始まるかを決定するのに使用される。アド
レスデコーダはさらに、システムアドレス空間内のどこ
にメモリノードがマッピングされるかを表わすプログラ
ミングされた基準オフセットを格納するための基準オフ
セットレジスタと、データ要求がメモリノードに対し行
われているか否かを判定するため、基準アドレスと基準
オフセットとを比較するための論理コンパレータと、要
求が転送される物理ノードアドレスに対し、抽出された
宛先ノードの論理アドレスをマッピングするためのマッ
ピングテーブルと、を備える。
【００１２】本発明はまた、マルチ・ノードコンピュー
タシステムにおけるアドレス空間デコード方法をも含ん
でいる。最初に、メッセージドライバは、ＣＰＵノード
またはＩ／Ｏノードに対して、メモリノードへの要求を
発出させる。この要求にはアドレスが含まれている。ア
ドレスデコーダは、基準フィールドの幅を用いて、その
アドレスの基準フィールドを抽出する。その基準アドレ
スとプログラミングされた基準オフセットとの間で、論
理比較が行われる。２つが一致した場合、それはその要
求が干渉性（ｃｏｈｅｒｅｎｔ）のあるメモリ要求であ
ること、すなわちそれがメモリノードに対し行われてい
ることを表わす。要求が干渉性のあるメモリ要求である
場合、アドレスデコーダは、索引フィールドおよび細分
化フィールドの幅を用いて、宛先ノードの論理ノードア
ドレスを抽出する。マッピングテーブル内で索引するこ
とにより、論理ノードアドレスに基づいて物理宛先ノー
ドアドレスが決定される。
タシステムにおけるアドレス空間デコード方法をも含ん
でいる。最初に、メッセージドライバは、ＣＰＵノード
またはＩ／Ｏノードに対して、メモリノードへの要求を
発出させる。この要求にはアドレスが含まれている。ア
ドレスデコーダは、基準フィールドの幅を用いて、その
アドレスの基準フィールドを抽出する。その基準アドレ
スとプログラミングされた基準オフセットとの間で、論
理比較が行われる。２つが一致した場合、それはその要
求が干渉性（ｃｏｈｅｒｅｎｔ）のあるメモリ要求であ
ること、すなわちそれがメモリノードに対し行われてい
ることを表わす。要求が干渉性のあるメモリ要求である
場合、アドレスデコーダは、索引フィールドおよび細分
化フィールドの幅を用いて、宛先ノードの論理ノードア
ドレスを抽出する。マッピングテーブル内で索引するこ
とにより、論理ノードアドレスに基づいて物理宛先ノー
ドアドレスが決定される。
【００１３】本発明は有利には、要求の宛先をデコード
するために、算術比較を実施する代わりに論理比較を行
う。こうして、多数の絶対値コンパレータを有する必要
性が回避される。その上、マルチ・ノードコンピュータ
システム内のノード数が増大するにつれて、メモリレジ
スタが直線的に増大することはない。その結果、実現コ
ストは直線的には増大せず、低額にとどまる。
するために、算術比較を実施する代わりに論理比較を行
う。こうして、多数の絶対値コンパレータを有する必要
性が回避される。その上、マルチ・ノードコンピュータ
システム内のノード数が増大するにつれて、メモリレジ
スタが直線的に増大することはない。その結果、実現コ
ストは直線的には増大せず、低額にとどまる。
【００１４】
【発明の実施の形態】ここで図１を参照すると、分散形
マルチ・ノードコンピュータシステム１００の全体的ア
ーキテクチャのブロック図が示されている。システム１
００には、ＣＰＵノード１１０ａ〜１１０ｎ（全体とし
て１１０）、 メモリノード１１５ａ〜１１５ｎ（全体
として１１５）、 Ｉ／Ｏノード１２０ａ〜１２０ｎ
（全体として１２０）、およびハイブリッドノード１０
５ａ〜１０５ｎ（全体として１０５）といった複数のノ
ードが含まれている。ハイブリッドノード１０５として
は、ＣＰＵノード１１０とメモリノード１１５とを組合
わせることができる。各ＣＰＵノード１１０は、従来の
処理ユニット、例えばIntelまたはIntelコンパチブルPe
ntiumTMクラスまたはそれ以上のプロセッサ、Sun ＳＰ
ＡＲＣTMクラスまたはそれ以上のプロセッサ、あるいは
ＩＢＭ／Motorola PowerＰＣTMクラスまたはそれ以上の
プロセッサである。各Ｉ／Ｏノード１２０は、従来のＩ
／Ｏシステム、例えば記憶デバイス、入力デバイス、周
辺デバイスなどである。各メモリノード１１５は従来の
メモリシステム、例えばダイナミックランダムアクセス
メモリ（ＤＲＡＭ）システム、スタティックランダムア
クセスメモリ（ＳＲＡＭ）システムなどである。ＣＰＵ
ノード１１０、Ｉ／Ｏノード１２０、ハイブリッドノー
ド１０５のいずれも、メモリノード１１５に対し干渉性
（ｃｏｈｅｒｅｎｔ）のあるメモリ要求を発出すること
ができる。
マルチ・ノードコンピュータシステム１００の全体的ア
ーキテクチャのブロック図が示されている。システム１
００には、ＣＰＵノード１１０ａ〜１１０ｎ（全体とし
て１１０）、 メモリノード１１５ａ〜１１５ｎ（全体
として１１５）、 Ｉ／Ｏノード１２０ａ〜１２０ｎ
（全体として１２０）、およびハイブリッドノード１０
５ａ〜１０５ｎ（全体として１０５）といった複数のノ
ードが含まれている。ハイブリッドノード１０５として
は、ＣＰＵノード１１０とメモリノード１１５とを組合
わせることができる。各ＣＰＵノード１１０は、従来の
処理ユニット、例えばIntelまたはIntelコンパチブルPe
ntiumTMクラスまたはそれ以上のプロセッサ、Sun ＳＰ
ＡＲＣTMクラスまたはそれ以上のプロセッサ、あるいは
ＩＢＭ／Motorola PowerＰＣTMクラスまたはそれ以上の
プロセッサである。各Ｉ／Ｏノード１２０は、従来のＩ
／Ｏシステム、例えば記憶デバイス、入力デバイス、周
辺デバイスなどである。各メモリノード１１５は従来の
メモリシステム、例えばダイナミックランダムアクセス
メモリ（ＤＲＡＭ）システム、スタティックランダムア
クセスメモリ（ＳＲＡＭ）システムなどである。ＣＰＵ
ノード１１０、Ｉ／Ｏノード１２０、ハイブリッドノー
ド１０５のいずれも、メモリノード１１５に対し干渉性
（ｃｏｈｅｒｅｎｔ）のあるメモリ要求を発出すること
ができる。
【００１５】図１に示すように、システム１００内のノ
ード１０５，１１０，１１５および１２０は、相互接続
１２５を介して接続される。相互接続１２５は例えば、
ルータまたはスイッチを用いて、例えばメッシュ、リン
グあるいは超立方体（ｈｙｐｅｒｃｕｂｅ）型に実装で
きる。相互接続１２５は、任意のノード対の間にパスを
提供し、システム１００内で一方のノードからもう一方
のノードへとメッセージをルーティングする。
ード１０５，１１０，１１５および１２０は、相互接続
１２５を介して接続される。相互接続１２５は例えば、
ルータまたはスイッチを用いて、例えばメッシュ、リン
グあるいは超立方体（ｈｙｐｅｒｃｕｂｅ）型に実装で
きる。相互接続１２５は、任意のノード対の間にパスを
提供し、システム１００内で一方のノードからもう一方
のノードへとメッセージをルーティングする。
【００１６】システム１００は、アドレス空間を有す
る。このアドレス空間は、任意の数のノードの間で分割
される。このアドレス空間は、メモリノード１１５にア
クセスするための１組のメモリアドレスを提供する。こ
のエリアは、干渉性（ｃｏｈｅｒｅｎｔ）アドレス空間
と呼ばれる。干渉性アドレス空間は、複数のメモリウイ
ンドウに分割される。システム１００の干渉性アドレス
空間については、図３に関連して以下でさらに詳述す
る。
る。このアドレス空間は、任意の数のノードの間で分割
される。このアドレス空間は、メモリノード１１５にア
クセスするための１組のメモリアドレスを提供する。こ
のエリアは、干渉性（ｃｏｈｅｒｅｎｔ）アドレス空間
と呼ばれる。干渉性アドレス空間は、複数のメモリウイ
ンドウに分割される。システム１００の干渉性アドレス
空間については、図３に関連して以下でさらに詳述す
る。
【００１７】ここで図２を参照すると、ここでは、ＣＰ
Ｕノード１１０またはＩ／Ｏノード１２０からメモリノ
ード１１５に対し発出された要求のための好ましいアド
レス５０のフォーマットを示している。アドレス５０に
は、基準フィールド１０、索引フィールド２０および細
分化フィールド３０というフィールドが含まれる。
Ｕノード１１０またはＩ／Ｏノード１２０からメモリノ
ード１１５に対し発出された要求のための好ましいアド
レス５０のフォーマットを示している。アドレス５０に
は、基準フィールド１０、索引フィールド２０および細
分化フィールド３０というフィールドが含まれる。
【００１８】細分化フィールド３０は好ましくは、シス
テム１００の干渉性（ｃｏｈｅｒｅｎｔ）アドレス空間
２１０における各メモリウインドウ４０内に格納された
キャッシュラインの数を示す。細分化フィールドはＧビ
ットの幅をもつ。各メモリウインドウ４０の中には２C
のキャッシュラインを格納することができる。
テム１００の干渉性（ｃｏｈｅｒｅｎｔ）アドレス空間
２１０における各メモリウインドウ４０内に格納された
キャッシュラインの数を示す。細分化フィールドはＧビ
ットの幅をもつ。各メモリウインドウ４０の中には２C
のキャッシュラインを格納することができる。
【００１９】索引フィールド２０は好ましくは、システ
ム１００の各ノードの論理アドレス（論理ノードＩＤ）
を格納する。この索引フィールド２０は、アドレス可能
なメモリノードの数に基づいて調整可能である。索引フ
ィールド２０は、システム１００内にわずか１つしかノ
ードがない場合、０ビット幅であり得る。索引フィール
ド２０は、システム１００内に２つのノードがある場
合、１ビット幅であり得る。同様にして、索引フィール
ド２０は、３〜４つのノードについて２ビット幅、５〜
８ノードについて３ビット幅等々、となり得る。
ム１００の各ノードの論理アドレス（論理ノードＩＤ）
を格納する。この索引フィールド２０は、アドレス可能
なメモリノードの数に基づいて調整可能である。索引フ
ィールド２０は、システム１００内にわずか１つしかノ
ードがない場合、０ビット幅であり得る。索引フィール
ド２０は、システム１００内に２つのノードがある場
合、１ビット幅であり得る。同様にして、索引フィール
ド２０は、３〜４つのノードについて２ビット幅、５〜
８ノードについて３ビット幅等々、となり得る。
【００２０】基準フィールド１０は、基準アドレスを格
納する。基準フィールド１０の幅は（合計アドレスビッ
ト−（索引ビット＋細分化ビット））に等しい。基準フ
ィールド１０および細分化フィールド３０の合計ビット
数が、１ノードあたりのアドレス可能空間のサイズを決
定する。基準フィールド１０内に格納された基準アドレ
スは、データ要求先のノードの基準アドレスを表わす。
以下で詳述するように、基準アドレスは、要求が干渉性
メモリ要求であるか否かを判定するために用いられる。
納する。基準フィールド１０の幅は（合計アドレスビッ
ト−（索引ビット＋細分化ビット））に等しい。基準フ
ィールド１０および細分化フィールド３０の合計ビット
数が、１ノードあたりのアドレス可能空間のサイズを決
定する。基準フィールド１０内に格納された基準アドレ
スは、データ要求先のノードの基準アドレスを表わす。
以下で詳述するように、基準アドレスは、要求が干渉性
メモリ要求であるか否かを判定するために用いられる。
【００２１】ここで図３を参照すると、システム１００
のアドレス空間２００を表している。アドレス空間２０
０は０で出発し、２B+I+Gバイトのサイズを有する。本
明細書で使用されているＢは基準フィールド１０の幅、
Ｉは索引フィールド２０の幅、Ｇは細分化フィールド３
０の幅（図２に示されているとおり）である。前述のと
おり、システムアドレス空間２００は、メモリ１１５に
アクセスするための１組のメモリアドレスを提供する。
このエリアを干渉性アドレス空間２１０と呼ぶ。干渉性
アドレス空間２１０は２I+Gバイトのサイズを有する。
干渉性アドレス空間２１０のウインドウ０の底部をポイ
ントする矢印が、アドレス空間２００内で干渉性アドレ
ス空間２１０が開始するアドレスを表わす。このアドレ
スは、基準オフセットと呼ばれ、図１に示す基準オフセ
ットレジスタ１４２内に格納される。
のアドレス空間２００を表している。アドレス空間２０
０は０で出発し、２B+I+Gバイトのサイズを有する。本
明細書で使用されているＢは基準フィールド１０の幅、
Ｉは索引フィールド２０の幅、Ｇは細分化フィールド３
０の幅（図２に示されているとおり）である。前述のと
おり、システムアドレス空間２００は、メモリ１１５に
アクセスするための１組のメモリアドレスを提供する。
このエリアを干渉性アドレス空間２１０と呼ぶ。干渉性
アドレス空間２１０は２I+Gバイトのサイズを有する。
干渉性アドレス空間２１０のウインドウ０の底部をポイ
ントする矢印が、アドレス空間２００内で干渉性アドレ
ス空間２１０が開始するアドレスを表わす。このアドレ
スは、基準オフセットと呼ばれ、図１に示す基準オフセ
ットレジスタ１４２内に格納される。
【００２２】干渉性アドレス空間２１０は、２I個のメ
モリウインドウ４０に分割される。干渉性アドレス空間
２１０内の各メモリウインドウ４０のサイズは、システ
ム１００内のメモリノード１１５あたりのアドレス可能
空間である。各ウィンドウ４０内には、２Gのキャッシ
ュラインが格納され得る。一例を挙げると、Ｇ＝２０，
Ｉ＝４，Ｂ＝８でありキャッシュラインサイズが１Ｂで
ある場合、システムアドレス空間２００内には干渉性ア
ドレス空間２１０の中に１６（２4）個のウィンドウ４
０が存在し得る。このとき各メモリウインドウ４０は、
１ＭＢ（２20）のサイズを有することになる。
モリウインドウ４０に分割される。干渉性アドレス空間
２１０内の各メモリウインドウ４０のサイズは、システ
ム１００内のメモリノード１１５あたりのアドレス可能
空間である。各ウィンドウ４０内には、２Gのキャッシ
ュラインが格納され得る。一例を挙げると、Ｇ＝２０，
Ｉ＝４，Ｂ＝８でありキャッシュラインサイズが１Ｂで
ある場合、システムアドレス空間２００内には干渉性ア
ドレス空間２１０の中に１６（２4）個のウィンドウ４
０が存在し得る。このとき各メモリウインドウ４０は、
１ＭＢ（２20）のサイズを有することになる。
【００２３】ここで再び図１を参照すると、システム１
００はさらに、ＣＰＵノード１１０またはＩ／Ｏノード
１２０から発出された要求を受信し、その要求の中に含
まれるアドレス５０の基準フィールド１０から基準アド
レスを抽出するように構成されたアドレスデコーダ１２
８を備える。アドレスデコーダ１２８は、基準フィール
ド１０の幅Ｂに基づいて基準アドレスを抽出する。アド
レスデコーダ１２８はさらに、図２に示されたアドレス
５０の索引フィールド２０から論理ノードアドレスを抽
出するようにも構成されている。アドレスデコーダ１２
８は、ソフトウェア、ハードウェアまたはそれらの組合
せとして実現され得る。アドレスデコーダ１２８は好ま
しくは、基準レジスタ１３０、索引レジスタ１３５、細
分化レジスタ１４０、基準オフセットレジスタ１４２、
論理コンパレータ１４４およびマッピングテーブル１４
５をも備える。
００はさらに、ＣＰＵノード１１０またはＩ／Ｏノード
１２０から発出された要求を受信し、その要求の中に含
まれるアドレス５０の基準フィールド１０から基準アド
レスを抽出するように構成されたアドレスデコーダ１２
８を備える。アドレスデコーダ１２８は、基準フィール
ド１０の幅Ｂに基づいて基準アドレスを抽出する。アド
レスデコーダ１２８はさらに、図２に示されたアドレス
５０の索引フィールド２０から論理ノードアドレスを抽
出するようにも構成されている。アドレスデコーダ１２
８は、ソフトウェア、ハードウェアまたはそれらの組合
せとして実現され得る。アドレスデコーダ１２８は好ま
しくは、基準レジスタ１３０、索引レジスタ１３５、細
分化レジスタ１４０、基準オフセットレジスタ１４２、
論理コンパレータ１４４およびマッピングテーブル１４
５をも備える。
【００２４】基準レジスタ１３０は好ましくは、図２に
示されているメモリ要求のアドレス５０における基準フ
ィールド１０の基準アドレスを格納するようにプログラ
ミングされたビット数（幅）を規定する。索引レジスタ
１３５は、アドレス５０における索引フィールド２０に
よって使用されるビット数を規定する。細分化レジスタ
１４０は、アドレス５０における細分化フィールド３０
によって使用されるビット数を規定する。細分化フィー
ルド３０の幅は、どこで索引フィールド２０が開始する
かを判定するために用いられる。基準レジスタ１３０、
索引レジスタ１３５および細分化レジスタ１４０は、シ
ステム初期化時にプログラミングされる。
示されているメモリ要求のアドレス５０における基準フ
ィールド１０の基準アドレスを格納するようにプログラ
ミングされたビット数（幅）を規定する。索引レジスタ
１３５は、アドレス５０における索引フィールド２０に
よって使用されるビット数を規定する。細分化レジスタ
１４０は、アドレス５０における細分化フィールド３０
によって使用されるビット数を規定する。細分化フィー
ルド３０の幅は、どこで索引フィールド２０が開始する
かを判定するために用いられる。基準レジスタ１３０、
索引レジスタ１３５および細分化レジスタ１４０は、シ
ステム初期化時にプログラミングされる。
【００２５】基準オフセットレジスタ１４２は、システ
ムアドレス空間２００（図３に示す）内のどこから干渉
性（ｃｏｈｅｒｅｎｔ）アドレス空間２１０が開始する
かを示す基準オフセットを格納する。この基準オフセッ
トはプログラミングされた一定値である。
ムアドレス空間２００（図３に示す）内のどこから干渉
性（ｃｏｈｅｒｅｎｔ）アドレス空間２１０が開始する
かを示す基準オフセットを格納する。この基準オフセッ
トはプログラミングされた一定値である。
【００２６】論理コンパレータ１４４は好ましくは、図
２に示す基準フィールド１０内に格納された基準アドレ
スと基準オフセットとの間の論理比較を行う。基準アド
レスが基準オフセットと一致する場合、それは、要求が
干渉性メモリ要求であること、すなわち要求がメモリノ
ード１１５に対して行われていることを表わしている。
算術比較を行う代わりに論理比較を行うことによって、
多数の絶対値コンパレータを備える必要がなくなり、有
利である。その上、それはシステム１００内に追加され
るノードの数に応じて増やされる。
２に示す基準フィールド１０内に格納された基準アドレ
スと基準オフセットとの間の論理比較を行う。基準アド
レスが基準オフセットと一致する場合、それは、要求が
干渉性メモリ要求であること、すなわち要求がメモリノ
ード１１５に対して行われていることを表わしている。
算術比較を行う代わりに論理比較を行うことによって、
多数の絶対値コンパレータを備える必要がなくなり、有
利である。その上、それはシステム１００内に追加され
るノードの数に応じて増やされる。
【００２７】マッピングテーブル１４５は好ましくは、
システム１００内の各ノードについて、物理宛先ノード
アドレスに対する論理ノードアドレスのマッピングを格
納する。マッピングテーブル１４５は、ＤＲＡＭ、ＳＲ
ＡＭまたはそれと同等のものにより実現され得る。マッ
ピングテーブル１４５の例が、図４に示されている。
システム１００内の各ノードについて、物理宛先ノード
アドレスに対する論理ノードアドレスのマッピングを格
納する。マッピングテーブル１４５は、ＤＲＡＭ、ＳＲ
ＡＭまたはそれと同等のものにより実現され得る。マッ
ピングテーブル１４５の例が、図４に示されている。
【００２８】ここで図４を参照すると、物理ノードＩＤ
マッピングテーブル１４５への論理ノードＩＤを表して
いる。マッピングテーブル１４５は、システム１００に
よりサポートされた各ノードについて１つのエントリを
格納する。ここで、システム１００によってサポートさ
れるノードの数と少なくとも同数のエントリが、マッピ
ングテーブル１４５内に存在するということを理解すべ
きである。図４に示すマッピングテーブル１４５は、２
I個のエントリを格納し、ここでＩは、図２に示すアド
レス５０における索引フィールド２０の幅を表わす。
マッピングテーブル１４５への論理ノードＩＤを表して
いる。マッピングテーブル１４５は、システム１００に
よりサポートされた各ノードについて１つのエントリを
格納する。ここで、システム１００によってサポートさ
れるノードの数と少なくとも同数のエントリが、マッピ
ングテーブル１４５内に存在するということを理解すべ
きである。図４に示すマッピングテーブル１４５は、２
I個のエントリを格納し、ここでＩは、図２に示すアド
レス５０における索引フィールド２０の幅を表わす。
【００２９】本発明は好ましくは、システム１００内で
単一のメモリノード１１５に対してマッピングされた多
数のメモリウインドウを有することによって、かつマッ
ピングテーブル１４５内に多数対１のマッピングを有す
ることによって、インタリーブをサポートする。
単一のメモリノード１１５に対してマッピングされた多
数のメモリウインドウを有することによって、かつマッ
ピングテーブル１４５内に多数対１のマッピングを有す
ることによって、インタリーブをサポートする。
【００３０】ここで図５を参照すると、システム１００
により実施される要求の宛先ノードアドレスをデコード
するための方法のフローチャートが示されている。
により実施される要求の宛先ノードアドレスをデコード
するための方法のフローチャートが示されている。
【００３１】プロセスは開始し（５１０）、メッセージ
ドライバ（図示せず）が、ＣＰＵ１１０にメモリノード
１１５に対し要求を発出させる。ここで、Ｉ／Ｏノード
１２０もまたメモリノード１１５に要求を発出できる、
ということを理解すべきである。アドレスデコーダ１２
８（図１に示す）は、基準フィールド１０、索引フィー
ルド２０および細分化フィールド３０、の幅を受信す
る。アドレスデコーダ１２８は、基準フィールド１０の
幅Ｂに基づいて、アドレスの基準フィールド１０から基
準アドレスを抽出する（５３０）。アドレスデコーダ１
２８は次に、基準オフセットレジスタ１４２（図１に示
す）内に格納された基準オフセットと基準アドレスとを
比較する（５４０）。これら２つが一致する場合は、要
求が干渉性のあるメモリ要求であること、すなわちそれ
がメモリノードに対し行われていることを表わす。要求
が干渉性メモリ要求であると、ひとたび判定されたなら
ば、アドレスデコーダ１２８は、索引フィールド２０の
幅に基づいて、アドレスの索引フィールド２０から宛先
ノードの論理ノードアドレス（論理ノードＩＤ）を抽出
する（５５０）。どこで索引フィールドが開始するかを
判定するために、アドレスデコーダ１２８は、細分化フ
ィールド３０の幅Ｇを使用する。
ドライバ（図示せず）が、ＣＰＵ１１０にメモリノード
１１５に対し要求を発出させる。ここで、Ｉ／Ｏノード
１２０もまたメモリノード１１５に要求を発出できる、
ということを理解すべきである。アドレスデコーダ１２
８（図１に示す）は、基準フィールド１０、索引フィー
ルド２０および細分化フィールド３０、の幅を受信す
る。アドレスデコーダ１２８は、基準フィールド１０の
幅Ｂに基づいて、アドレスの基準フィールド１０から基
準アドレスを抽出する（５３０）。アドレスデコーダ１
２８は次に、基準オフセットレジスタ１４２（図１に示
す）内に格納された基準オフセットと基準アドレスとを
比較する（５４０）。これら２つが一致する場合は、要
求が干渉性のあるメモリ要求であること、すなわちそれ
がメモリノードに対し行われていることを表わす。要求
が干渉性メモリ要求であると、ひとたび判定されたなら
ば、アドレスデコーダ１２８は、索引フィールド２０の
幅に基づいて、アドレスの索引フィールド２０から宛先
ノードの論理ノードアドレス（論理ノードＩＤ）を抽出
する（５５０）。どこで索引フィールドが開始するかを
判定するために、アドレスデコーダ１２８は、細分化フ
ィールド３０の幅Ｇを使用する。
【００３２】次にアドレスデコーダ１２８は、宛先ノー
ドのための物理ノードアドレスを決定すべく（５５
５）、論理ノードＩＤに基づいてマッピングテーブル１
４５を索引し、プロセスは５７０で終了する。一例を挙
げると、Ｉ＝４である場合、アドレスデコーダ１２８
は、索引フィールド２０内に格納された４ビットの論理
ノードＩＤを抽出する。論理ノードＩＤが、例えばディ
ジタル数「３」の論理表現である「００１１」である場
合、論理ノードＩＤ「３」に基づいてマッピングテーブ
ル１４５を索引することにより、アドレスデコーダ１２
８は、その要求がルーティングされる物理ノードＩＤを
決定することができる。
ドのための物理ノードアドレスを決定すべく（５５
５）、論理ノードＩＤに基づいてマッピングテーブル１
４５を索引し、プロセスは５７０で終了する。一例を挙
げると、Ｉ＝４である場合、アドレスデコーダ１２８
は、索引フィールド２０内に格納された４ビットの論理
ノードＩＤを抽出する。論理ノードＩＤが、例えばディ
ジタル数「３」の論理表現である「００１１」である場
合、論理ノードＩＤ「３」に基づいてマッピングテーブ
ル１４５を索引することにより、アドレスデコーダ１２
８は、その要求がルーティングされる物理ノードＩＤを
決定することができる。
【００３３】逆に、基準アドレスと基準オフセットレジ
スタ１４２とが一致しない場合、当該要求は干渉性メモ
リ要求ではない（５８０）。
スタ１４２とが一致しない場合、当該要求は干渉性メモ
リ要求ではない（５８０）。
【００３４】本発明の一実施形態では、マッピングテー
ブルを用いて、与えられた論理アドレスに対する宛先ノ
ードアドレスを導出するためのデコードメカニズムを利
用する。物理宛先ノードアドレスを決定するために算術
比較の代わりに論理比較を行うことによって、多くの絶
対値比較を有する必要性はなくなる。マルチ・ノードコ
ンピュータシステム内のノード数が増大するにつれて、
メモリレジスタが直線的に増加することはない。その結
果、実現コストは直線的には増大せず、低額にとどま
る。
ブルを用いて、与えられた論理アドレスに対する宛先ノ
ードアドレスを導出するためのデコードメカニズムを利
用する。物理宛先ノードアドレスを決定するために算術
比較の代わりに論理比較を行うことによって、多くの絶
対値比較を有する必要性はなくなる。マルチ・ノードコ
ンピュータシステム内のノード数が増大するにつれて、
メモリレジスタが直線的に増加することはない。その結
果、実現コストは直線的には増大せず、低額にとどま
る。
【００３５】本発明による好ましい実施形態は以下の通
りである。
りである。
【００３６】（付記１） 相互接続によって接続された
Ｉ／Ｏノード、ＣＰＵノードおよびメモリノードを含む
マルチ・ノードコンピュータシステムにおける、データ
要求の宛先ノードアドレスを決定する方法であって、ア
ドレスを含むデータ要求を受信する段階と、前記アドレ
スから宛先ノードの基準アドレスを抽出する段階と、前
記メモリノードがシステムアドレス空間内のどこにマッ
ピングされているかを示す基準オフセットと、前記基準
アドレスとを比較する段階と、前記基準アドレスが前記
基準オフセットと一致したことに応答して、前記アドレ
スから論理ノードアドレスを抽出する段階と、前記論理
ノードアドレスに基づいて前記要求の物理宛先ノードア
ドレスを決定する段階と、を有することを特徴とする方
法。
Ｉ／Ｏノード、ＣＰＵノードおよびメモリノードを含む
マルチ・ノードコンピュータシステムにおける、データ
要求の宛先ノードアドレスを決定する方法であって、ア
ドレスを含むデータ要求を受信する段階と、前記アドレ
スから宛先ノードの基準アドレスを抽出する段階と、前
記メモリノードがシステムアドレス空間内のどこにマッ
ピングされているかを示す基準オフセットと、前記基準
アドレスとを比較する段階と、前記基準アドレスが前記
基準オフセットと一致したことに応答して、前記アドレ
スから論理ノードアドレスを抽出する段階と、前記論理
ノードアドレスに基づいて前記要求の物理宛先ノードア
ドレスを決定する段階と、を有することを特徴とする方
法。
【００３７】（付記２） 前記基準アドレスが、前記基
準フィールドの幅を用いて抽出される付記１に記載の方
法。
準フィールドの幅を用いて抽出される付記１に記載の方
法。
【００３８】（付記３） 前記論理ノードアドレスが、
索引フィールドの幅を用いて抽出される付記１に記載の
方法。
索引フィールドの幅を用いて抽出される付記１に記載の
方法。
【００３９】（付記４） アドレスを含むデータ要求を
受信し、宛先ノードの基準アドレスと論理ノードアドレ
スとを前記アドレスから抽出するためのアドレスデコー
ダと、前記抽出された基準アドレスと、システムアドレ
ス空間内のどこに前記メモリノードがマッピングされる
かを示す基準オフセットとの間の論理比較を行うため
の、前記アドレスデコーダ内にあるコンパレータと、前
記データ要求の物理宛先ノードアドレスに前記論理ノー
ドアドレスをマッピングするための、前記アドレスデコ
ーダ内にあるマッピングテーブルと、を備えることを特
徴とするマルチ・ノードコンピュータシステム。
受信し、宛先ノードの基準アドレスと論理ノードアドレ
スとを前記アドレスから抽出するためのアドレスデコー
ダと、前記抽出された基準アドレスと、システムアドレ
ス空間内のどこに前記メモリノードがマッピングされる
かを示す基準オフセットとの間の論理比較を行うため
の、前記アドレスデコーダ内にあるコンパレータと、前
記データ要求の物理宛先ノードアドレスに前記論理ノー
ドアドレスをマッピングするための、前記アドレスデコ
ーダ内にあるマッピングテーブルと、を備えることを特
徴とするマルチ・ノードコンピュータシステム。
【００４０】（付記５） 前記アドレスデコーダがさら
に、前記基準オフセットを格納するための基準オフセッ
トレジスタを備える付記４に記載のシステム。
に、前記基準オフセットを格納するための基準オフセッ
トレジスタを備える付記４に記載のシステム。
【００４１】（付記６） 前記基準オフセットが、プロ
グラミングされた一定値である付記５に記載のシステ
ム。
グラミングされた一定値である付記５に記載のシステ
ム。
【００４２】（付記７） 前記基準アドレスが前記アド
レスの基準フィールド内に格納されており、また前記ア
ドレスデコーダがさらに前記基準フィールドの幅を示す
ための基準レジスタを備える付記４に記載のシステム。
レスの基準フィールド内に格納されており、また前記ア
ドレスデコーダがさらに前記基準フィールドの幅を示す
ための基準レジスタを備える付記４に記載のシステム。
【００４３】（付記８） 前記アドレスデコーダが、前
記基準フィールドの幅に基づいて前記基準アドレスを抽
出する付記７に記載のシステム。
記基準フィールドの幅に基づいて前記基準アドレスを抽
出する付記７に記載のシステム。
【００４４】（付記９） 前記論理ノードアドレスが前
記アドレスの索引フィールド内に格納され、また前記ア
ドレスデコーダがさらに、前記索引フィールドの幅を示
すための索引レジスタを備える付記４に記載のシステ
ム。
記アドレスの索引フィールド内に格納され、また前記ア
ドレスデコーダがさらに、前記索引フィールドの幅を示
すための索引レジスタを備える付記４に記載のシステ
ム。
【００４５】（付記１０） 前記アドレスデコーダが、
前記索引フィールドの幅に基づいて前記論理ノードアド
レスを抽出する付記９に記載のシステム。
前記索引フィールドの幅に基づいて前記論理ノードアド
レスを抽出する付記９に記載のシステム。
【００４６】（付記１１） 前記アドレスがさらに、前
記メモリノードのアドレス可能空間のサイズを示す細分
化フィールドを含んでなる付記４に記載のシステム。
記メモリノードのアドレス可能空間のサイズを示す細分
化フィールドを含んでなる付記４に記載のシステム。
【図１】本発明の実施形態による分散型マルチ・ノード
コンピュータシステムの全体的アーキテクチャのブロッ
ク図である。
コンピュータシステムの全体的アーキテクチャのブロッ
ク図である。
【図２】メモリ要求のアドレスの好ましいフォーマット
を表す図である。
を表す図である。
【図３】システムアドレスマップ内の干渉性アドレス空
間を表す図である。
間を表す図である。
【図４】本発明の実施形態による物理ノードアドレスマ
ッピングテーブルへの論理ノードアドレスのブロック図
である。
ッピングテーブルへの論理ノードアドレスのブロック図
である。
【図５】図１のシステムによって実施される方法のフロ
ーチャートである。
ーチャートである。
１０…基準フィールド
２０…索引フィールド
３０…細分化フィールド
４０…メモリウィンドウ
１００…分散形マルチ・ノードコンピュータシステム
１０５…ハイブリッドノード
１１０…中央プロセッサユニット（ＣＰＵ）ノード
１２０…入出力（Ｉ／Ｏ）ノード
１２５…相互接続
１２８…アドレスデコーダ
１３０…基準レジスタ
１３５…索引レジスタ
１４０…細分化レジスタ
１４２…基準オフセットレジスタ
１４４…論理コンパレータ
１４５…マッピングテーブル
２００…アドレス空間
２１０…干渉性アドレス空間
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジェレミー ジェイ．ファレル
アメリカ合衆国，カリフォルニア 95008,
キャンベル，パトリシア コート 1030
(72)発明者 増山 和則
石川県河北郡宇ノ気町字宇野気ヌ98番地の
２ 株式会社ピーエフユー内
(72)発明者 パトリック エヌ．コンウェイ
アメリカ合衆国，カリフォルニア 94024,
ロス アルトス，ドロレス アベニュ
973
Ｆターム(参考） 5B060 AB26 KA02 KA07
Claims (9)
- 【請求項１】 相互接続によって接続されたＩ／Ｏノー
ド、ＣＰＵノードおよびメモリノードを含むマルチ・ノ
ードコンピュータシステムにおける、データ要求の宛先
ノードアドレスを決定する方法であって、 アドレスを含むデータ要求を受信する段階と、 前記アドレスから宛先ノードの基準アドレスを抽出する
段階と、 前記メモリノードがシステムアドレス空間内のどこにマ
ッピングされているかを示す基準オフセットと、前記基
準アドレスとを比較する段階と、 前記基準アドレスが前記基準オフセットと一致したこと
に応答して、 前記アドレスから論理ノードアドレスを抽出する段階
と、 前記論理ノードアドレスに基づいて前記要求の物理宛先
ノードアドレスを決定する段階と、 を有することを特徴とする方法。 - 【請求項２】 前記基準アドレスが、前記基準フィール
ドの幅を用いて抽出される請求項１に記載の方法。 - 【請求項３】 前記論理ノードアドレスが、索引フィー
ルドの幅を用いて抽出される請求項１に記載の方法。 - 【請求項４】 アドレスを含むデータ要求を受信し、宛
先ノードの基準アドレスと論理ノードアドレスとを前記
アドレスから抽出するためのアドレスデコーダと、 前記抽出された基準アドレスと、システムアドレス空間
内のどこに前記メモリノードがマッピングされるかを示
す基準オフセットとの間の論理比較を行うための、前記
アドレスデコーダ内にあるコンパレータと、 前記データ要求の物理宛先ノードアドレスに前記論理ノ
ードアドレスをマッピングするための、前記アドレスデ
コーダ内にあるマッピングテーブルと、 を備えることを特徴とするマルチ・ノードコンピュータ
システム。 - 【請求項５】 前記アドレスデコーダがさらに、前記基
準オフセットを格納するための基準オフセットレジスタ
を備える請求項４に記載のシステム。 - 【請求項６】 前記基準オフセットが、プログラミング
された一定値である請求項５に記載のシステム。 - 【請求項７】 前記基準アドレスが前記アドレスの基準
フィールド内に格納されており、また前記アドレスデコ
ーダがさらに前記基準フィールドの幅を示すための基準
レジスタを備える請求項４に記載のシステム。 - 【請求項８】 前記論理ノードアドレスが前記アドレス
の索引フィールド内に格納され、また前記アドレスデコ
ーダがさらに、前記索引フィールドの幅を示すための索
引レジスタを備える請求項４に記載のシステム。 - 【請求項９】 前記アドレスがさらに、前記メモリノー
ドのアドレス可能空間のサイズを示す細分化フィールド
を含んでなる請求項４に記載のシステム。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US30177501P | 2001-06-29 | 2001-06-29 | |
| US60/301775 | 2001-06-29 | ||
| US10/153,480 US6742101B2 (en) | 2001-06-29 | 2002-05-21 | Scalable and flexible method for address space decoding in a multiple node computer system |
| US10/153480 | 2002-05-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003157199A true JP2003157199A (ja) | 2003-05-30 |
| JP4184723B2 JP4184723B2 (ja) | 2008-11-19 |
Family
ID=26850594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002192142A Expired - Fee Related JP4184723B2 (ja) | 2001-06-29 | 2002-07-01 | 相互接続装置、相互接続装置を有する情報処理装置及び制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6742101B2 (ja) |
| JP (1) | JP4184723B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018533787A (ja) * | 2015-09-25 | 2018-11-15 | クアルコム，インコーポレイテッド | 統合メモリ管理ユニット（ｍｍｕ）を使用したメモリ管理機能の提供 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6766360B1 (en) | 2000-07-14 | 2004-07-20 | Fujitsu Limited | Caching mechanism for remote read-only data in a cache coherent non-uniform memory access (CCNUMA) architecture |
| US6754776B2 (en) | 2001-05-17 | 2004-06-22 | Fujitsu Limited | Method and system for logical partitioning of cache memory structures in a partitoned computer system |
| US7380001B2 (en) * | 2001-05-17 | 2008-05-27 | Fujitsu Limited | Fault containment and error handling in a partitioned system with shared resources |
| US6961761B2 (en) * | 2001-05-17 | 2005-11-01 | Fujitsu Limited | System and method for partitioning a computer system into domains |
| US6862634B2 (en) | 2001-06-29 | 2005-03-01 | Fujitsu Limited | Mechanism to improve performance in a multi-node computer system |
| US6996582B2 (en) * | 2002-10-03 | 2006-02-07 | Hewlett-Packard Development Company, L.P. | Virtual storage systems and virtual storage system operational methods |
| US7287128B1 (en) | 2005-01-25 | 2007-10-23 | Seagate Technology Llc | Write on reference mesh |
| US8122208B2 (en) * | 2009-03-25 | 2012-02-21 | Dell Products L.P. | System and method for memory architecture configuration |
| GB2540949B (en) * | 2015-07-31 | 2019-01-30 | Arm Ip Ltd | Probabilistic Processor Monitoring |
| US9971685B2 (en) * | 2016-04-01 | 2018-05-15 | Intel Corporation | Wear leveling based on a swapping operation between sets of physical block addresses of a non-volatile memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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