JP2003157670A - 記憶装置、該記憶装置の制御方法、該記憶装置を含む半導体装置および該記憶装置を含む情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 記憶装置、該記憶装置の制御方法、該記憶装
置を含む半導体装置および該記憶装置を含む情報処理装
置を提供する。 【解決手段】 データを先入れ・先出しする記憶装置
は、データを保持させるためのメモリ２０と、メモリ２
０に対してデータの書込みおよび読出しを調停すると共
に、データ書込みを制御するための書込み調停部２２ａ
とデータ読出しを制御する読出し調停部２２ｂとを含ん
で構成された調停手段２２とを含み、書込み調停部２２
ａは、データ書込みを許可するための回路を含み、デー
タ書込みを許可するための回路は、メモリ２０が保持す
るデータの量と読出し調停部２２ｂからの読出し動作に
関連する信号とを判断してデータの書込みを調停してい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、先入れ・先出し方
式の情報記録に関し、より詳細には、先入れ・先出し型
の書込み・読出し動作を実行させるＦＩＦＯ方式を使用
する記憶装置、該記憶装置の制御方法、該記憶装置を含
んで構成される半導体装置並びに情報処理装置に関す
る。

【０００２】

【従来技術】これまで、いわゆる先入れ・先出し型の書
込み・読出しを実行するいわゆるＦＩＦＯ(First in fi
rst out)メモリは、種々の情報処理装置において使用さ
れており、ジョブの処理順、計算結果の出力順序など
や、仮想記憶方式におけるページの入れ替えなどに使用
されている。

【０００３】上述したＦＩＦＯメモリは、その記憶要素
としてＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）といったＲＡＭを含んで構成されており、書込
まれたデータを、書込まれた順に読出しを実行させるア
ービタにより先入れ・先出し動作が実行される。近年で
は、情報処理装置の小型化といった高密度実装化がます
ます要求されており、上述したＦＩＦＯメモリを含む記
憶装置に対しても高密度化の要請から小型化が要請され
ている。また、ＦＩＦＯメモリは、情報処理装置の高速
動作化にともない、データ転送速度の向上も望まれてい
る。

【０００４】上述した記憶要素として使用される例えば
ＳＲＡＭには、これまで書込みポートと、読出しポート
とが分離して構成された２ポートメモリと、書込み・読
出しポートを共用する１ポートメモリとが知られてお
り、いずれもＦＩＦＯメモリを含む記憶装置に適用され
ている。しかしながら、２ポートメモリを使用したＦＩ
ＦＯメモリを含む記憶装置は、メモリ容量の増大に伴っ
て、大規模集積回路（ＬＳＩ）として構成する場合に
は、各ポートに対して制御要素を構成する必要があるた
め大面積化し、結果としてＦＩＦＯメモリを含む半導体
装置であるＬＳＩの大面積化をもたらすことになる。

【０００５】この結果、２ポートメモリの使用は、ＦＩ
ＦＯメモリを含む記憶装置の小型化を達成できないとい
う問題を生じさせており、このため従来から、２ポート
メモリを使用するＦＩＦＯメモリを含むＬＳＩの小型化
に対する検討や、１ポートメモリを使用するＦＩＦＯメ
モリが提案されてきている。

【０００６】さらに、近年では書込み・読込みを実行さ
せる外部処理装置の多様化にともない、データを同期転
送するシステムの他、データを非同期転送するシステム
が提案されている。データを同期転送するシステムにつ
いては、これまで省面積化を達成するべく種々の検討が
行われている。データを同期転送する情報処理装置にお
いては、所定のクロック・タイミングで出力したデータ
を次のクロックでラッチし、ラッチから次のラッチまで
のデータ経路の遅延と、そのラッチを動作させるクロッ
クのスキューとが制御できるので、メモリが１ポートま
たは２ポートであるかにかかわらず、比較的容易に正常
動作を提供することが可能とされる。

【０００７】例えば、特開平４−１７１８７号公報で
は、２ポートＲＡＭを使用してフラグ発生回路により書
込と読出しとを実行させる際のアドレスを比較して、ア
ドレスの一致が検出された場合には書込動作または読出
し動作のいずれかの動作を優先させることにより、同一
アドレスに対する同時の書込み・読出しを防止すること
が開示されている。

【０００８】また、特開平７−２６１９８１号公報で
は、２ポートＲＡＭを使用したＦＩＦＯメモリ、および
そのための制御回路が開示されており、特開平７−２６
１９８１号公報では、書込側カウンタ回路および読出し
側カウンタ回路に対して同一のトリガー信号を入力して
書込みアドレスおよび読出しアドレスを発生させること
により、同一アドレスに対して同時に書込と読出しとを
実行させない構成のＦＩＦＯ制御回路が開示されてい
る。

【０００９】これとは別に、これまで１ポートメモリを
使用して省面積化を達成する試みもなされている。例え
ば、特開平１０−２８３７６９号公報では、１ポートメ
モリを使用して書込み・読出しを行うＦＩＦＯメモリが
開示されている。特開平１０−２８３７６９号公報に開
示されたＦＩＦＯメモリは、１ポートメモリを使用して
小型化を達成することは可能とされているものの、入出
力が同一のクロック周波数で同期動作されるシステムで
良好に動作するものであって、書込み・読出しが非同期
で実行される場合については、有効なものとはいえな
い。

【００１０】上述したように、データ転送を非同期で実
行するシステムは、データを同期転送するシステムのよ
うに、書込みと読出しとのタイミングを上述したように
必ずしも制御できる訳ではない。このため、従来では、
ＦＩＦＯメモリを介してデータの非同期転送に対応させ
るため、例えば書込みを行う外部装置とＦＩＦＯメモリ
との間にハンドシェイクを確立させると共に、読出しを
行う外部装置との間においてもハンドシェイクを確立さ
せて、その状態でアービタによる調停を実行させること
により、ＦＩＦＯメモリに対してデータの書込みと読出
しの調停を実行させていた。

【００１１】図１０には、これまで提案されているＦＩ
ＦＯメモリにおける書込み・読出し動作の調停のタイミ
ング・チャートを示す。図１０に示したデータ転送にお
いては、書込を実行する外部装置とＦＩＦＯメモリとの
間においてハンドシェイクが確立されている。図１０に
おいては、まず、書込みを行う外部装置からの書込リク
エスト信号がセットされた後、書込イネーブル信号が生
成されている。図１０に示されるように、書込を行う外
部装置と、ＦＩＦＯメモリの間におけるハンドシェイク
は、（１）書込みクロックに同期した外部装置からの書
込リクエスト信号がセットされ、（２）次のクロックに
よりＦＩＦＯメモリが書込イネーブル信号を生成し、
（３）この書込みイネーブル信号をacknowledgement信
号として使用して外部装置が書込みを実行することによ
り達成される。このため、従来の非同期転送を可能とす
るシステムでは、データの書込は、２クロックで一回完
了することになり、データ転送効率を低下させてしまう
ことになる。

【００１２】上述した従来のハンドシェイクを使用し、
かつ１ポートメモリを使用するＦＩＦＯメモリは、１ポ
ートメモリを使用することに対応して省面積化を達成す
ることは可能となる。しかしながら、書込側・読出し側
双方におけるハンドシェイクを確立する必要があるた
め、１ポートメモリを使用することによる省面積化・高
密度実装化に関連して得られる利点を相殺してしまうほ
ど、ＦＩＦＯメモリを含む記憶装置のデータ転送速度お
よびデータ転送能力を低下させてしまうという不都合が
あった。

【００１３】上述したように、これまで提案された従来
のＦＩＦＯメモリおよびＦＩＦＯメモリを含む記憶装置
では、小型化および省面積化・高密度実装化という問題
に対しては充分対応ができるものの、データの書込み・
読出しのための動作周波数がまったく異なる非同期転送
を実行させる場合のある情報処理装置に対してデータ転
送能力を低下させることなく充分なデータ転送能力を与
えることができないという問題があった。

【００１４】

【発明が解決しようとする課題】すなわち、データの書
込み・読出しの動作周波数がまったく異なる非同期転送
を行う必要のある情報処理装置において、データ転送効
率を低下させることなく、省面積化・高密度実装化を同
時に達成することを可能とするＦＩＦＯメモリを含む記
憶装置、該ＦＩＦＯメモリを含んで構成される半導体装
置、および該ＦＩＦＯメモリを含む、データを非同期転
送することが可能な情報処理装置が必要とされていた。

【００１５】

【課題を解決するための手段】本発明は、特に上述した
従来のＦＩＦＯメモリ、特にメモリとして１ポートメモ
リを使用するＦＩＦＯメモリの問題点に鑑みてなされた
ものである。すなわち、本発明は、書込み側とＦＩＦＯ
メモリとの間におけるハンドシェイクを必要とすること
なく、非同期データ転送に対応することを可能とするも
のである。本発明は、ＦＩＦＯメモリと外部装置とのそ
れぞれの間における上述したハンドシェイクを使用せず
に非同期データ転送を可能とすることができれば、非同
期データ転送においてもデータ転送効率を低下させるこ
となく、小型化・省面積化・高密度実装化に対応するこ
とができる、という認識のもとになされたものである。

【００１６】すなわち、本発明は、ＦＩＦＯメモリに対
してデータ書込が許可される限り、書込みイネーブルを
予めアクティブに設定し、それ以外の場合、すなわち読
出しが実行される期間、またはＦＩＦＯメモリに保持さ
れたデータ量が所定の条件を満たす場合にのみ、書込み
イネーブル信号をインアクティブにセットして、書込み
を行う外部装置からの書込みリクエスト信号を受信する
と、直ちに書込みアクセス信号を生成して書込みを実行
させる制御方法を採用する。

【００１７】このため、本発明においては、書込みイネ
ーブル信号と、書込みリクエスト信号とが両方ともセッ
トされた場合には、１クロック・サイクルでデータの書
込が可能となる。本発明においては、ＦＩＦＯメモリか
らの読出しが書込みに対して優先されているので、読出
しが行われていない期間においては、常に最低の書込み
サイクルでデータ書込みが完了でき、データ転送効率を
最低化することを可能とする。

【００１８】すなわち、本発明によれば、データの書込
みが行われ、書込まれたデータを先入れ・先出しする記
憶装置であって、該記憶装置は、データを保持させるた
めのメモリと、前記メモリに対してデータの書込みおよ
び読出しを調停すると共に、データ書込みを制御するた
めの書込み調停部とデータ読出しを制御する読出し調停
部とを含んで構成された調停手段とを含み、前記書込み
調停部は、データ書込みを許可するための回路を含み、
前記データ書込みを許可するための回路は、前記メモリ
が保持するデータの量と前記読出し調停部からの読出し
動作に関連する信号とを使用して前記データの書込みを
調停する記憶装置が提供される。

【００１９】本発明における前記書込み調停部は、前記
メモリの保有するデータの量に関連する信号を受取るた
めの手段と、前記メモリに保持されたデータの読出し動
作に関連する信号を受取るための手段とを含むことがで
きる。本発明の前記書込み調停部は、前記メモリの保有
するデータの量に関連してデータ書込みを禁止する場合
および前記データの読出しが許可されている場合にのみ
データの書込みを禁止することができる。

【００２０】また、本発明の記憶装置は、前記メモリの
保有するデータの量に関連する信号は、前記メモリの満
杯を指示する信号、または所定のしきい値を越えたこと
を指示する信号とすることができる。本発明における前
記記憶装置は、前記メモリとして１ポートメモリを採用
し、かつデータの読出し動作が書込み動作とは非同期で
あり、読出し動作が書込動作に優先することが好まし
い。

【００２１】さらに、本発明によれば、データの書込み
が行われ、書込まれたデータを先入れ・先出しする記憶
装置においてデータの書込み・読出しを制御するための
制御方法であって、メモリに対してデータを保持させる
ステップと、調停手段により前記メモリに対してデータ
の書込みおよび読出しを調停するステップとを含み、前
記調停ステップは、前記メモリの保持するデータ量に関
連する信号と前記読出し動作に関連する信号とを使用し
てデータの書込みを調停するステップとを含む記憶装置
の制御方法が提供できる。

【００２２】本発明の制御方法は、前記書込み調停ステ
ップは、前記メモリの保有するデータの量に関連する信
号を受取るステップと、前記メモリに保持されたデータ
の読出し許可信号を受取るステップとを含んでいてもよ
い。本発明の制御方法は、前記書込み調停ステップは、
前記メモリの保有するデータの量に関連した信号および
前記データの読出し動作に関連する信号を判断してデー
タの書込みを禁止するステップを含むことができる。

【００２３】また、本発明によれば、前記メモリの保有
するデータの量に関連する信号は、前記メモリの満杯を
指示する信号、または所定のしきい値を越えたことを指
示する信号であることが好ましい。本発明の前記制御方
法は、前記メモリとして１ポートメモリを採用し、かつ
データの読出し動作が書込み動作とは非同期で駆動さ
れ、読出し動作を書込動作に優先して実行するステップ
を含むことができる。

【００２４】また、本発明によれば、データの書込みが
行われ、書込まれたデータを先入れ・先出しする半導体
装置であって、該半導体装置は、データを保持させるた
めのメモリと、前記メモリに対してデータの書込みおよ
び読出しを調停すると共に、データ書込みを制御するた
めの書込み調停部とデータ読出しを制御する読出し調停
部とを含んで構成された調停手段とを含み、前記書込み
調停部は、データ書込みを許可するための回路を含み、
前記データ書込みを許可するための回路は、前記メモリ
が保持するデータの量と前記読出し調停部から受取る読
出し動作に関連する信号とを判断して前記データの書込
みを調停する半導体装置が提供される。

【００２５】本発明における前記書込み調停部は、前記
メモリの保有するデータの量に関連する信号を受取るた
めの手段と、前記メモリに保持されたデータの読出し動
作に関連する信号を受取るための手段とを含むことがで
きる。本発明においては、前記書込み調停部は、前記メ
モリの保有するデータの量に関連してデータ書込みを禁
止する場合および前記データの読出しが許可されている
場合にのみデータの書込みを禁止することができる。本
発明の半導体装置のおいては、前記メモリの保有するデ
ータの量に関連する信号は、前記メモリの満杯を指示す
る信号、または所定のしきい値を越えたことを指示する
信号であることが好ましい。本発明の前記半導体装置
は、前記メモリとして１ポートメモリを採用し、かつデ
ータの読出し動作が書込み動作とは非同期とされ、読出
し動作が書込動作に優先して実行されることが好まし
い。

【００２６】さらに本発明によれば、外部入出力装置か
らデータの書込みが行われ、他の外部入出力装置へと書
込まれたデータを先入れ・先出しする記憶装置を含んで
構成される情報処理装置であって、該記憶装置は、デー
タを保持させるためのメモリと、前記メモリに対してデ
ータの書込みおよび読出しを調停すると共に、データ書
込みを制御するための書込み調停部とデータ読出しを制
御する読出し調停部とを含んで構成された調停手段とを
含み、前記書込み調停部は、データ書込みを許可するた
めの回路を含み、前記データ書込みを許可するための回
路は、前記メモリが保持するデータの量と前記読出し調
停部からの読出し動作に関連する信号とを判断して前記
データの書込みを調停する情報処理装置が提供される。

【００２７】本発明における前記書込み調停部は、前記
メモリの保有するデータの量に関連する信号を受取るた
めの手段と、前記メモリに保持されたデータの読出し動
作に関連する信号を受取るための手段とを含むことがで
きる。本発明においては、前記書込み調停部は、前記メ
モリの保有するデータの量に関連してデータ書込みを禁
止する場合および前記データの読出しが許可されている
場合にのみデータの書込みを禁止することが好ましい。
本発明においては、前記メモリの保有するデータの量に
関連する信号は、前記メモリの満杯を指示する信号、ま
たは所定のしきい値を越えたことを指示する信号とする
ことができる。本発明においては、前記記憶装置は、前
記メモリとして１ポートメモリを採用し、かつデータの
読出し動作が書込動作とは非同期とされ、読出し動作が
書込動作に優先して実行されることが好ましい。

【００２８】

【発明の実施の形態】以下、本発明を図面に示した具体
的な実施の形態をもって説明するが、本発明は、後述す
る実施の形態に限定されるものではない。

【００２９】図１は、本発明の記憶装置が好適に動作さ
れる情報処理装置を示した概略図である。図１に示した
記憶装置は、本発明の特定の実施の形態では、ＦＩＦＯ
メモリ１０を構成するものとして示されている。図１に
示されるように本発明の情報処理装置においては、非同
期データ書込みを適切に実行することを可能とするＦＩ
ＦＯメモリ１０と、このＦＩＦＯメモリ１０に対して書
込みを実行する外部装置１２と、ＦＩＦＯメモリ１０か
ら読出しを実行する外部装置１４とが、データ・バス１
６、１８といった手段により接続されて構成されてい
る。書込みを実行する外部装置１２は、本発明の特定の
実施の形態においては、例えばクロックＣＬＫ Ａで示
されるクロック周波数で駆動されている。

【００３０】また、読出しを行う外部装置１４は、本発
明の特定の実施の形態においては、クロックＣＬＫ Ａ
とは異なる周波数ＣＬＫ Ｂで駆動されていて、ＦＩＦ
Ｏメモリ１０は、互いに非同期で駆動される外部装置１
２、１４の間においてデータ転送を実行する構成とされ
ている。本発明においては、上述したＦＩＦＯメモリ１
０は、外部装置１２、１４の間における非同期データ転
送を可能とするものではあるが、互いに同期して駆動さ
れる外部装置１２、１４の間におけるデータ転送に対し
ても等しく適用することができる。また、図１に示され
ているように、ＦＩＦＯメモリ１０自体は、クロックＣ
ＬＫ Ａで駆動されており、クロックＣＬＫ Ａは、ク
ロックＣＬＫ Ｂとは異なる動作周波数であっても、同
一の周波数であってもよい。

【００３１】図２は、本発明の外部装置１２と、ＦＩＦ
Ｏメモリ１０とを含む情報処理装置の一部構成および信
号経路を示した図である。本発明によるＦＩＦＯメモリ
１０は、ＲＡＭ、ＳＲＡＭといったメモリから構成され
る１ポートメモリ２０と、この１ポートメモリ２０に対
して適切に書込み・読出し制御を実行させるためのアー
ビタ２２とを含んで構成されている。本発明において説
明する特定の実施の形態においては、１ポートメモリを
使用してＦＩＦＯメモリを構成するものとするが、本発
明において使用することができる制御方法は、必要に応
じて２ポートメモリについても適用することができる。

【００３２】本発明においては、図２に示される調停手
段であるアービタ２２は、書込み調停部２２ａと、読出
し調停部２２ｂとを含んで構成されている。書込み調停
部２２ａは、書込みを行う外部装置１２からの書込リク
エスト信号ＷＲを受け取り、所定の条件に応じて生成さ
れた書込みを可能とする書込みイネーブル信号ＷＥを、
外部装置１２へと送出していると共に、１ポートメモリ
２０のＷ／ＲポートＷ／Ｒへと書込アクセス信号ＷＡを
送出している。また、読出し調停部２２ｂは、読出しを
行う外部装置１４から読出しリクエスト信号ＲＲを受け
取り、外部装置１４へと読出しイネーブル信号ＲＥを送
出していると共に、１ポートメモリ２０のＷ／Ｒポート
Ｗ／Ｒへと読出しアクセス信号ＲＡを送出している。

【００３３】図３は、本発明のＦＩＦＯメモリ１０をさ
らに詳細に示したブロック図である。図３に示されるよ
うに本発明のＦＩＦＯメモリ１０は、上述した１ポート
メモリ２０と、アービタ２２と、アービタ２２に対して
１ポートメモリ２０のデータ占有状態を指示するための
ディップスティック２４とを含んで構成されている。ア
ービタ２２からの出力は、Ｗ／ＲポートＷ／Ｒへと送出
されて、図２に示したようにデータの書込み・読出しを
制御する。図３において、アービタ２２から送出される
信号は書込みアクセス信号ＷＡの他、読出しアクセス信
号ＲＡであり、これらの信号は、図３において示される
ように共通ラインを介して伝送されていても良いし、ま
た、本発明の別の実施の形態においては、複数のライン
を介してそれぞれの信号を伝送することもできる。ま
た、アービタ２２の出力ＷＡまたはＲＡは、図３に示し
た書込みアドレス・カウンタ２６および読出しアドレス
・カウンタ２８へも送出されている。

【００３４】図３に示されたそれぞれのアドレス・カウ
ンタ２６、２８は、書込み動作または読出し動作にそれ
ぞれ対応して、１ポートメモリ２０に対してアクセスす
る際のアドレスを割当て、キューに応じた先入れ・先出
し方式でデータの書込み・読出しを実行させている。書
込みアドレス・カウンタ２６および読出しアドレス・カ
ウンタ２８の出力は、マルチプレクサ３０へと入力さ
れ、アービタ２２からの書込みまたは読出し動作を指令
する信号ＷＡまたはＲＡに応じて書込みアドレス、また
は読出しアドレスを指定する構成とされている。

【００３５】マルチプレクサ３０の出力は、１ポートメ
モリ２０のアドレス・ポートへと入力されて、１ポート
メモリ２０における書込み・読出しメモリ・アドレスを
指定する。１ポートメモリ２０には、図示しないバス・
ラインを介して転送され、データ入力ポートを通して書
込みが実行される外部装置１２からのデータＤ_ｉｎが入
力される。また、読出し動作においては、指定されたア
ドレスから１ポートメモリ２０に保持されたデータを先
入れ・先出し順に指定して、データ読出しを行う外部装
置１４へと、データ出力ポートを介してデータＤ_ｏｕｔ
として送出させている。

【００３６】ＦＩＦＯメモリ１０には、通常、１ポート
メモリ２０のデータ量に応じてしきい値が設定されてお
り、１ポートメモリ２０のデータ量が設定されたしきい
値を超えるか、または１ポートメモリ２０が満杯となる
と、図示しない中央処理装置（ＣＰＵ）に対して割込み
が実行される。割込みが実行されると、ＣＰＵは、デー
タ書込みを禁止させるなどして１ポートメモリ２０に蓄
積されたデータ量を減少させる。その後、データ量に応
じて再度データ書込みが許可されると、ＣＰＵは、再び
データ書込を実行させる。また、本発明の説明する実施
の形態においては、データ量に関連して書込を禁止する
他、上述したように、外部装置１４が読出しを実行して
いる期間に書込みを禁止する構成を採用する。

【００３７】図４は、図２で示したアービタ２２の書込
み調停部２２ａに含まれる書込み調停回路を示した図で
ある。図４に示した書込み調停回路は、ＡＮＤゲート３
２と、ＡＮＤゲート３４とを含んで構成されている。Ａ
ＮＤゲート３２には、１ポートメモリ２０のデータ量が
所定のしきい値を超えるか、または１ポートメモリ２０
が満杯であるといった所定の条件にあることを指令する
ための信号ＭＦと、読出しを許可するための読出しアク
セス信号ＲＡとが、反転された後、入力されている。

【００３８】このため、ＳＲＡＭといったメモリが使用
される１ポートメモリ２０のデータ量として所定の条件
を満たすＭＦがセットされている場合、および読出しア
クセス信号がセットされている場合を除き、書込イネー
ブル信号ＷＥがセット（ハイ）とされる構成とされてい
る。

【００３９】また、図４に示されるようにＡＮＤゲート
３２の出力は、書込みイネーブル信号ＷＥとして図２に
示した、１ポートメモリ２０のＷ／Ｒポートへと出力さ
れる。また、図４に示されるように、ＡＮＤゲート３４
には、ＡＮＤゲート３２の出力である書込みイネーブル
信号ＷＥと、外部装置１２からの書込リクエスト信号Ｗ
Ｒが入力されている。書込みイネーブル信号ＷＥは、上
述した所定の条件以外ではセットされているので、外部
装置１２からの書込みリクエスト信号ＷＲの受信と同時
に書込みアクセス信号ＷＡがセットされる。このため、
本発明のアービタ２２は、ＦＩＦＯメモリ１０が書込み
リクエスト信号を受取ると書込みが可能である場合に
は、直ちに書込みアクセス信号ＷＡセットして、最小の
クロック・サイクルにおいて書込みを可能としている。

【００４０】本発明では、上述した書込み調停回路を使
用して、従来のように外部装置とＦＩＦＯメモリ相互間
のハンドシェイクを採用するのではなく、書込み調停回
路と、読出し調停回路とをハンドシェイクする構成を採
用する構成を採用する。このため、書込みが許可されな
い期間のみ書込みを禁止させることを可能とし、最小の
遅延でデータ書込みを可能とすることでデータ転送速度
の低下を防止することが可能となる。また、本発明にお
いて使用するアービタ２２は、読出し動作を優先して実
行させ、読出し動作の状態に対応してデータの書込みを
禁止するので、ＦＩＦＯメモリ１０と読出しを行う外部
装置１４とは、いかなるタイミングでも書込み・読出し
の規制を可能としつつ、書込み・読出し動作を実行する
ことができる。

【００４１】図５は、本発明におけるアービタ２２の書
込み調停回路のタイミング・チャートを示した図であ
る。１ポートメモリ２０は、クロックＣＬＫ Ａで動作
されてる。上述したように、本発明においては、書込み
イネーブル信号ＷＥは、書込み動作を実行することが制
御上不都合な場合、すなわち１ポートメモリ２０が保持
するデータ量が所定の条件を満たす場合、および読出し
アクセス信号ＲＡがセットされている場合だけセットさ
れない。図５において、書込みイネーブル信号ＷＥがセ
ットされていない（ロー）とされている期間３６が、上
述した書込み動作を実行することが許可されない期間で
ある。

【００４２】本発明において上述した書込み動作を実行
することが許可されない期間とは、具体的には本発明に
おいては、（１）ＳＲＡＭといったメモリに保持された
データ量が満杯である場合、（２）ＳＲＡＭといったメ
モリに保持されたデータ量が所定のしきい値を越えてい
る場合、（３）読出しアクセス信号ＲＡがセットされて
いる場合を挙げることができる。

【００４３】また、本発明においては書込み動作が許容
される上記以外の期間は、常に書込みを行う外部装置１
２の書込みリクエスト信号ＷＲを受信すると、データ書
込みが実行される構成とされデータ転送効率に対する悪
影響を防止する構成とされている。

【００４４】上述した制御に対応して、図５に示した書
込みイネーブル信号ＷＥは、書込み動作を実期間３６の
み非セット状態とされ、外部装置１２から受信する書込
みリクエスト信号ＷＲがセットされる期間３８ａ、３８
ｂ、３８ｃについては、書込みリクエスト信号ＷＲに同
期して書込みアクセス信号ＷＡがセットされているのが
示されている。図５においては、この書込みアクセス信
号ＷＡがセットされている期間３８ａ〜３８ｃにおい
て、データが１ポートメモリ２０に対して書込まれてい
るのが、斜線部により示されている。なお、図５におい
て、期間３８ｃに対する書込みは、期間３８ｃ全体にわ
たって行われるのではなく、期間３６に対応する期間
は、書込みが行われず、全部で２クロック分のデータ書
込が実行されることを意味する。

【００４５】図６は、本発明のアービタ２２に含まれる
読出し調停部２２ｂに含まれる読出し調停回路を示した
図である。図６に示すように、本発明において使用され
る読み出し調停回路は、ＡＮＤゲート４０、４２とフリ
ップ・フロップ素子４４、４６とを含んで構成されてい
る。読出しを実行する外部装置１４からの読出しリクエ
スト信号ＲＲは、読出しを行う外部装置１４から、ＦＩ
ＦＯメモリ１０とは異なるクロックＣＬＫ Ｂでゲート
４０に入力されている。図６に示されるように、フリッ
プ・フロップ４４、４６は、ＦＩＦＯメモリ１０と同期
されたクロックＣＬＫ Ａで動作されていて、パルス相
互の同期化とエッジ検出とを行う。

【００４６】図７は、本発明において使用する図６に示
した読出し調停回路のタイミング・チャートを示した図
である。図７に示されるように、読出しを要求する外部
装置１４からのクロックＣＬＫ Ｂの読出しリクエスト
信号ＲＲは、タイミング５０において読出し調停部２２
ｂにより受信される。この読出しリクエスト信号ＲＲを
受け取った読出し調停部２２ｂは、フリップ・フロップ
４４における同期化およびエッジ検出の動作に応じた遅
延に応じて、読出しイネーブル信号ＲＥをタイミング５
２でセットする。

【００４７】読出し調停回路は、読出しイネーブル信号
ＲＥを読出しを行う外部装置１４へと送出し、読出イネ
ーブル信号ＲＥを受取った読出しを実行する外部装置１
４は、任意のタイミングで、読出しリクエスト信号ＲＲ
を解除するか、または無視させる。この動作が、タイミ
ング５０ａにより示されている。読出しイネーブル信号
ＲＥは、読出しリクエスト信号ＲＲの解除または無視
後、適切なタイミング５２ａにより非セットとされる。
この読出イネーブル信号ＲＥの解除タイミング５２ａに
同期して読出しアクセス信号ＲＡがセットされ、図７に
おいて示した実施の形態においては１クロック分データ
の読出しが実行される構成とされている。

【００４８】本発明についてはクロックＣＬＫ Ａと外
部装置１２または外部装置１４との間のクロック周波数
に関して特に制限されるものではないが、図７に示した
特定の実施の形態において、例えば読出しを行う外部装
置のクロックＣＬＫ Ｂと、ＦＩＦＯメモリのクロック
ＣＬＫ Ａとが同一の周波数である場合について以下に
考察する。

【００４９】本発明の読出し調停回路における制御方法
では、読出しリクエスト信号ＲＲから読出しイネーブル
信号ＲＥが非セットとされるまで図７に示すように、３
クロック・サイクルで完了している。このため、図７に
示した読出しを行う外部装置１４で必要とするデータ幅
の３倍のデータ幅でデータ保持が可能なメモリを使用す
ることにより、効率よくデータ転送を行うことが可能と
されることとなる。

【００５０】図７に示したタイミング・チャートは、上
述したクロック周波数の差および読出しを実行する外部
装置のデータ転送速度に応じて、適宜設定することがで
きるものである。このため、発明においては、データ転
送を効率的に行うことができるように、例えば図７で示
す実施の形態のように、クロック周波数の差およびメモ
リのデータ幅といったパラメータを最適化することは可
能である。

【００５１】図８は、本発明のＦＩＦＯメモリを介して
外部装置１２と外部装置１４との間におけるデータ転送
のタイミング・チャートを示す。図８に示すように、本
発明のＦＩＦＯメモリにおいては、書込みイネーブル信
号ＷＥが、書込みを禁止すべき場合を除き、常時セット
されている。書込みを行う外部装置１２からの書込みリ
クエスト信号ＷＲを受信すると、直ちに書込みアクセス
信号ＷＡがセットされ、データの書込みが行われる。

【００５２】データの書込みを禁止するのは、読出しを
行う外部装置１４から送られる読出しアクセス信号ＲＡ
であり、外部装置１４における読出し動作には、他のシ
ステム的な要請から加えられる制限を除き実質的な制限
はなく、読出し動作が優先して実行される構成とされて
いる。図８に示したタイミング・チャートから理解され
るように、書込み動作および読出し動作は、互いのクロ
ック周波数に関連せずに、ＦＩＦＯメモリに対してそれ
ぞれの動作を妨げることなく実行することができること
が示されている。

【００５３】図９は、本発明のＦＩＦＯメモリを使用す
る情報処理装置を示した概略図である。図９に示した本
発明の情報処理装置は、データといった情報の処理を制
御するための中央処理装置ＣＰＵ６０と、データ書込み
を行うための外部入出力装置６２と、データの読込みを
行うための外部入出力装置６４と、メモリ６６とがバス
６８に接続されて、データの転送を行う構成とされてい
る。書込みを行う外部入出力装置は、バス６８を介して
本発明の記憶装置７０へとデータの書込みを実行してい
る。

【００５４】記憶装置７０には、本発明のＦＩＦＯメモ
リが含まれていて、ＦＩＦＯメモリに含まれるアービタ
２２が、１ポートメモリ２０のデータ量が所定の条件を
満たす場合、または読出しが実行されている場合を除
き、書込みイネーブル信号ＷＥをセットして、書込みリ
クエスト信号ＷＲと同時にデータの書込みを可能とさ
せ、１ポートメモリ２０を使用している場合であっても
１クロック・サイクルでのデータ書込みを可能としてい
る。

【００５５】一方、データ読出しを行う例えばプリンタ
といった外部入出力装置６４は、常に優先して読出しを
実行するように構成されている。外部入出力装置６４
は、読出しリクエスト信号ＲＲまたは読出しイネーブル
信号ＲＥを、信号ライン７２を介してアービタ２２へと
送出し、信号ライン７４を介して本発明の記憶装置７０
に保持されたデータを読出している。本発明に従い、読
出しが実行されている間には、書込み調停部により書込
みが禁止されるので、１ポートメモリ２０を使用するこ
とによるデータ転送効率の低下を招くことなく、省面積
化、高密度化を達成することを可能とする。なお、上述
した信号ライン７２および信号ライン７４は、これまで
知られているいかなるバス・ラインを使用して構成する
ことができる。また、本発明においてデータ転送の効率
に対して特に悪影響がない場合には、バス６８を介して
上述した制御を行うことも可能である。

【００５６】本発明の記憶装置は、上述したＦＩＦＯメ
モリ１０のそれぞれの要素をプリント配線板といった配
線要素上に構成することも可能であるが、フォトリソグ
ラフィーといった技術を使用して、例えばＬＳＩといっ
た半導体装置として構成することもできる。

【００５７】これまで本発明を図面に示した特定の実施
の形態をもって説明してきたが、本発明においては、上
述した特定の実施の形態に限定されるものではなく、同
様の制御を可能とすることができる限り、メモリ、ゲー
ト素子、といった種々の構成要素についてはこれまで知
られたいかなるものでも本発明の上述した効果が奏され
る限り使用することができる。

【図面の簡単な説明】

【図１】 本発明のＦＩＦＯメモリが適用される情報処
理装置の概略図。

【図２】 本発明のＦＩＦＯメモリの概略ブロック図。

【図３】 本発明のＦＩＦＯメモリの構成の詳細ブロッ
ク図

【図４】 本発明のＦＩＦＯメモリにおけるアービタの
書込み調停回路を示した図。

【図５】 本発明において使用する書込み調停回路のタ
イミング・チャート。

【図６】 本発明のＦＩＦＯメモリにおけるアービタの
読出し調停回路の詳細ブロック図。

【図７】 本発明において使用する読出し調停回路のタ
イミング・チャート。

【図８】 本発明のデータ書込み・読出しのタイミング
を示したタイミング・チャート。

【図９】 本発明の情報処理装置の概略ブロック図。

【図１０】 １ポートメモリを使用した従来のＦＩＦＯ
メモリにおける書込み動作のタイミング・チャート。

【符号の説明】

１０…ＦＩＦＯメモリ １２…外部装置 １４…外部装置 １６…データ・バス ２０…１ポートメモリ ２２…アービタ ２２ａ…書込み調停部 ２２ｂ…読出し調停部 ２４…ディップスティック ２６…書込みアドレス・カウンタ ２８…読出しアドレス・カウンタ ３０…マルチプレクサ ３２、３４…ＡＮＤゲート ３６…読出しアクセス信号ＲＡがアサートされている期
間 ３８…書込みリクエスト信号ＷＲがアサートされる期間 ４０、４２…ＡＮＤゲート ４４、４６…フリップ・フロップ素子 ６０…中央処理装置 ６２…外部入出力装置 ６４…外部入出力装置 ６６…メモリ ６８…バス ７０…記憶装置 ７２…信号ライン ７４…信号ライン

フロントページの続き (72)発明者 池田 崇 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 大和事業所内 Ｆターム(参考） 5B060 AB20 AC07 CD14

Claims (20)

【特許請求の範囲】
1. 【請求項１】 データの書込みが行われ、書込まれたデ
   ータを先入れ・先出しする記憶装置であって、該記憶装
   置は、 データを保持させるためのメモリと、 前記メモリに対してデータの書込みおよび読出しを調停
   すると共に、データ書込みを制御するための書込み調停
   部とデータ読出しを制御する読出し調停部とを含んで構
   成された調停手段とを含み、 前記書込み調停部は、データ書込みを許可するための回
   路を含み、 前記データ書込みを許可するための回路は、前記メモリ
   が保持するデータの量と前記読出し調停部からの読出し
   動作に関連する信号とを使用して前記データの書込みを
   調停する記憶装置。
2. 【請求項２】 前記書込み調停部は、前記メモリの保有
   するデータの量に関連する信号を受取るための手段と、
   前記メモリに保持されたデータの読出し動作に関連する
   信号を受取るための手段とを含む請求項１に記載の記憶
   装置。
3. 【請求項３】 前記書込み調停部は、前記メモリの保有
   するデータの量に関連してデータ書込みを禁止する場合
   および前記データの読出しが許可されている場合にのみ
   データの書込みを禁止する請求項１または２に記載の記
   憶装置。
4. 【請求項４】 前記メモリの保有するデータの量に関連
   する信号は、前記メモリの満杯を指示する信号、または
   所定のしきい値を越えたことを指示する信号である請求
   項１〜３のいずれか１項に記載の記憶装置。
5. 【請求項５】 前記記憶装置は、前記メモリとして１ポ
   ートメモリを採用し、かつデータの読出し動作が書込み
   動作とは非同期であり、読出し動作が書込動作に優先す
   る請求項１〜請求項４のいずれか１項に記載の記憶装
   置。
6. 【請求項６】 データの書込みが行われ、書込まれたデ
   ータを先入れ・先出しする記憶装置においてデータの書
   込み・読出しを制御するための制御方法であって、 メモリに対してデータを保持させるステップと、 調停手段により前記メモリに対してデータの書込みおよ
   び読出しを調停するステップとを含み、 前記調停ステップは、 前記メモリの保持するデータ量に関連する信号と前記読
   出し動作に関連する信号とを使用してデータの書込みを
   調停するステップとを含む記憶装置の制御方法。
7. 【請求項７】 前記書込み調停ステップは、前記メモリ
   の保有するデータの量に関連する信号を受取るステップ
   と、前記メモリに保持されたデータの読出し許可信号を
   受取るステップとを含む請求項６に記載の制御方法。
8. 【請求項８】 前記書込み調停ステップは、前記メモリ
   の保有するデータの量に関連した信号および前記データ
   の読出し動作に関連する信号を判断してデータの書込み
   を禁止するステップを含む請求項６または７に記載の制
   御方法。
9. 【請求項９】 前記メモリの保有するデータの量に関連
   する信号は、前記メモリの満杯を指示する信号、または
   所定のしきい値を越えたことを指示する信号である請求
   項６〜８のいずれか１項に記載の制御方法。
10. 【請求項１０】 前記制御方法は、前記メモリとして１
    ポートメモリを採用し、かつデータの読出し動作が書込
    み動作とは非同期で駆動され、読出し動作を書込動作に
    優先して実行するステップを含む請求項６〜請求項９の
    いずれか１項に記載の制御方法。
11. 【請求項１１】 データの書込みが行われ、書込まれた
    データを先入れ・先出しする半導体装置であって、該半
    導体装置は、 データを保持させるためのメモリと、 前記メモリに対してデータの書込みおよび読出しを調停
    すると共に、データ書込みを制御するための書込み調停
    部とデータ読出しを制御する読出し調停部とを含んで構
    成された調停手段とを含み、 前記書込み調停部は、データ書込みを許可するための回
    路を含み、 前記データ書込みを許可するための回路は、前記メモリ
    が保持するデータの量と前記読出し調停部から受取る読
    出し動作に関連する信号とを判断して前記データの書込
    みを調停する半導体装置。
12. 【請求項１２】 前記書込み調停部は、前記メモリの保
    有するデータの量に関連する信号を受取るための手段
    と、前記メモリに保持されたデータの読出し動作に関連
    する信号を受取るための手段とを含む請求項１１に記載
    の半導体装置。
13. 【請求項１３】 前記書込み調停部は、前記メモリの保
    有するデータの量に関連してデータ書込みを禁止する場
    合および前記データの読出しが許可されている場合にの
    みデータの書込みを禁止する請求項１１または１２に記
    載の半導体装置。
14. 【請求項１４】 前記メモリの保有するデータの量に関
    連する信号は、前記メモリの満杯を指示する信号、また
    は所定のしきい値を越えたことを指示する信号である請
    求項１１〜１３のいずれか１項に記載の半導体装置。
15. 【請求項１５】 前記半導体装置は、前記メモリとして
    １ポートメモリを採用し、かつデータの読出し動作が書
    込み動作とは非同期とされ、読出し動作が書込動作に優
    先して実行される請求項１１〜請求項１４のいずれか１
    項に記載の半導体装置。
16. 【請求項１６】 外部入出力装置からデータの書込みが
    行われ、他の外部入出力装置へと書込まれたデータを先
    入れ・先出しする記憶装置を含んで構成される情報処理
    装置であって、該記憶装置は、 データを保持させるためのメモリと、 前記メモリに対してデータの書込みおよび読出しを調停
    すると共に、データ書込みを制御するための書込み調停
    部とデータ読出しを制御する読出し調停部とを含んで構
    成された調停手段とを含み、 前記書込み調停部は、データ書込みを許可するための回
    路を含み、 前記データ書込みを許可するための回路は、前記メモリ
    が保持するデータの量と前記読出し調停部からの読出し
    動作に関連する信号とを判断して前記データの書込みを
    調停する情報処理装置。
17. 【請求項１７】 前記書込み調停部は、前記メモリの保
    有するデータの量に関連する信号を受取るための手段
    と、前記メモリに保持されたデータの読出し動作に関連
    する信号を受取るための手段とを含む請求項１６に記載
    の情報処理装置。
18. 【請求項１８】 前記書込み調停部は、前記メモリの保
    有するデータの量に関連してデータ書込みを禁止する場
    合および前記データの読出しが許可されている場合にの
    みデータの書込みを禁止する請求項１６または１７に記
    載の情報処理装置。
19. 【請求項１９】 前記メモリの保有するデータの量に関
    連する信号は、前記メモリの満杯を指示する信号、また
    は所定のしきい値を越えたことを指示する信号である請
    求項１６〜１８のいずれか１項に記載の情報処理装置。
20. 【請求項２０】 前記記憶装置は、前記メモリとして１
    ポートメモリを採用し、かつデータの読出し動作が書込
    動作とは非同期とされ、読出し動作が書込動作に優先し
    て実行される請求項１６〜請求項１９のいずれか１項に
    記載の情報処理装置。