JP2003158092A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003158092A JP2003158092A JP2001357123A JP2001357123A JP2003158092A JP 2003158092 A JP2003158092 A JP 2003158092A JP 2001357123 A JP2001357123 A JP 2001357123A JP 2001357123 A JP2001357123 A JP 2001357123A JP 2003158092 A JP2003158092 A JP 2003158092A
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Abstract
(57)【要約】
【課題】 溝部１４を埋めるシリコン膜１３，１５の抵
抗率を小さくし併せて、そのばらつきをなくし、空隙の
発生をなくす半導体装置の製造方法を提供する。 【解決手段】 溝部１４を有する半導体基板１０の表面
に酸化膜１１、１２を形成する第一の工程と、シリコン
化合物ガスとボロン化合物ガスを混入した反応ガスの熱
分解により、所定の濃度のボロン不純物を含有する第一
のシリコン膜１３を堆積する第二の工程と、シリコン化
合物ガスとボロン化合物ガスを混入した反応ガスの熱分
解により、第一のシリコン膜１３上に前記所定のボロン
濃度とは異なる所定のボロン不純物を含有する第二のシ
リコン膜１５を堆積する工程とシリコン膜１３，１５に
おけるボロン不純物濃度を平均化する熱処理工程とを備
えたことを特徴とする半導体装置の製造方法である。
抗率を小さくし併せて、そのばらつきをなくし、空隙の
発生をなくす半導体装置の製造方法を提供する。 【解決手段】 溝部１４を有する半導体基板１０の表面
に酸化膜１１、１２を形成する第一の工程と、シリコン
化合物ガスとボロン化合物ガスを混入した反応ガスの熱
分解により、所定の濃度のボロン不純物を含有する第一
のシリコン膜１３を堆積する第二の工程と、シリコン化
合物ガスとボロン化合物ガスを混入した反応ガスの熱分
解により、第一のシリコン膜１３上に前記所定のボロン
濃度とは異なる所定のボロン不純物を含有する第二のシ
リコン膜１５を堆積する工程とシリコン膜１３，１５に
おけるボロン不純物濃度を平均化する熱処理工程とを備
えたことを特徴とする半導体装置の製造方法である。
Description
【０００１】
【発明の属する分野】本発明は、溝部を利用したＭＯＳ
ＦＥＴやＩＧＢＴの溝部にボロンを添加したゲート電極
用シリコン膜を埋め込む場合に有効な半導体装置の製造
方法である。
ＦＥＴやＩＧＢＴの溝部にボロンを添加したゲート電極
用シリコン膜を埋め込む場合に有効な半導体装置の製造
方法である。
【０００２】
【従来の技術】最近のＭＯＳＦＥＴやＩＧＢＴはオン特
性向上のために溝型構造を有する集積度の高いものが多
くなっている。溝部にチャネルを形成するため、溝部側
壁にゲート酸化膜を形成し、残りの溝部にゲート電極用
のシリコン膜を埋め込む必要がある。素子の歩留まりお
よび信頼度を確保するためにはシリコン膜を溝部に均一
に付ける必要がある。即ち、段差被覆性のよい膜が必要
となる。また、ＭＯＳＦＥＴやＩＧＢＴを各セル部分に
対して均一にしかも高速に動作させるためには、ゲート
電極とするシリコン膜はできるかぎり低抵抗にする必要
がある。このため、シリコン膜に不純物を添加して抵抗
を下げている。この段差被覆性、低抵抗の要求は、集積
度が高くなり微細化が進むにつれてますます強くなって
いる。
性向上のために溝型構造を有する集積度の高いものが多
くなっている。溝部にチャネルを形成するため、溝部側
壁にゲート酸化膜を形成し、残りの溝部にゲート電極用
のシリコン膜を埋め込む必要がある。素子の歩留まりお
よび信頼度を確保するためにはシリコン膜を溝部に均一
に付ける必要がある。即ち、段差被覆性のよい膜が必要
となる。また、ＭＯＳＦＥＴやＩＧＢＴを各セル部分に
対して均一にしかも高速に動作させるためには、ゲート
電極とするシリコン膜はできるかぎり低抵抗にする必要
がある。このため、シリコン膜に不純物を添加して抵抗
を下げている。この段差被覆性、低抵抗の要求は、集積
度が高くなり微細化が進むにつれてますます強くなって
いる。
【０００３】ｐチャネルＭＯＳＦＥＴやＩＧＢＴでは、
製造工程上ボロン添加のシリコン膜を製造することが要
求される。このボロン添加のシリコン膜の形成はｎチャ
ネルＭＯＳＦＥＴやＩＧＢＴに要求される燐添加のシリ
コン膜の形成に比べて難しい工程である。
製造工程上ボロン添加のシリコン膜を製造することが要
求される。このボロン添加のシリコン膜の形成はｎチャ
ネルＭＯＳＦＥＴやＩＧＢＴに要求される燐添加のシリ
コン膜の形成に比べて難しい工程である。
【０００４】図７、図８、図９は従来の半導体装置の製
造工程を説明するための図である。シリコン基板の溝部
にシリコン膜を形成する工程を示している。以下、従来
の実施例について説明する。
造工程を説明するための図である。シリコン基板の溝部
にシリコン膜を形成する工程を示している。以下、従来
の実施例について説明する。
【０００５】第７図に示すシリコン基板３０の表面に付
着させたシリコン酸化膜３２をマスクにとして、異方性
ドライエッチングによりこのシリコン基板３０の表面に
溝部３４を形成し、溝部３４の側壁にＭＯＳＦＥＴやＩ
ＧＢＴのゲート酸化膜となるシリコン酸化膜３１を形成
する。次にこのシリコン基板３０をＣＶＤ装置の反応室
内に設置し、このシリコン基板を５５０℃に保ち、モノ
シランガスとジボランガスの混合ガスをＣＶＤ装置内に
導入し、モノシランガスを分解させ、少量ボロンを含ん
だ段差被覆性のよいシリコン膜３３を堆積する。
着させたシリコン酸化膜３２をマスクにとして、異方性
ドライエッチングによりこのシリコン基板３０の表面に
溝部３４を形成し、溝部３４の側壁にＭＯＳＦＥＴやＩ
ＧＢＴのゲート酸化膜となるシリコン酸化膜３１を形成
する。次にこのシリコン基板３０をＣＶＤ装置の反応室
内に設置し、このシリコン基板を５５０℃に保ち、モノ
シランガスとジボランガスの混合ガスをＣＶＤ装置内に
導入し、モノシランガスを分解させ、少量ボロンを含ん
だ段差被覆性のよいシリコン膜３３を堆積する。
【０００６】しかる後に第８図に示すように、ＣＶＤ装
置内においてこのシリコン基板の温度を５５０℃に保っ
たまま、モノシランガスとジボランガスの混合ガスによ
り、堆積したシリコン膜３３より多くのボロンを含んだ
ボロン不純物濃度の高いシリコン膜３５をこのシリコン
基板表面が平坦化するまで堆積する。
置内においてこのシリコン基板の温度を５５０℃に保っ
たまま、モノシランガスとジボランガスの混合ガスによ
り、堆積したシリコン膜３３より多くのボロンを含んだ
ボロン不純物濃度の高いシリコン膜３５をこのシリコン
基板表面が平坦化するまで堆積する。
【０００７】次に非酸化性の雰囲気中でこのシリコン基
板３０を９００℃に保ち３０分間の熱処理を行ない、シ
リコン膜３５からシリコン膜３３へボロンを拡散させ、
溝部３４内のシリコン膜３３、３５のボロンの濃度を均
一にする。
板３０を９００℃に保ち３０分間の熱処理を行ない、シ
リコン膜３５からシリコン膜３３へボロンを拡散させ、
溝部３４内のシリコン膜３３、３５のボロンの濃度を均
一にする。
【０００８】その後、異方性ドライエッチング装置を用
い、第９図に示すように、上記シリコン基板に堆積した
シリコン膜３３、３５をエッチングして溝部３４内にの
みシリコン膜３３、３５を残し、ＭＯＳＦＥＴの埋め込
みシリコン電極を作製する。
い、第９図に示すように、上記シリコン基板に堆積した
シリコン膜３３、３５をエッチングして溝部３４内にの
みシリコン膜３３、３５を残し、ＭＯＳＦＥＴの埋め込
みシリコン電極を作製する。
【０００９】このように、段差被覆性のよい比較的ボロ
ン濃度の低いシリコン膜３３を堆積し、さらにゲート電
極の抵抗を下げるため、比較的ボロン濃度の高いシリコ
ン膜３５を堆積し、その後、熱処理することにより、溝
部３４を空隙なく埋め込み、ある程度低抵抗のシリコン
膜３３、３５を得ることができる。しかしながら、最近
の高性能なより集積度の高いＭＯＳＦＥＴやＩＧＢＴの
ゲート電極にはさらに低い抵抗が要求されている。モノ
シランガスは５００℃以上の高温にしないと熱分解が起
こらず、ジボランガスはこれよりかなり低温でないと分
解しないため、これ以上シリコン膜中のボロン濃度をあ
げるのは困難である。モノシランガスの反応を５００℃
以下の低温にすることは、ボロン濃度をあげることにあ
まり効果がないばかりか、膜の付着速度を落とし、段差
被覆性を悪くすることになるため、とても生産には使え
ない。
ン濃度の低いシリコン膜３３を堆積し、さらにゲート電
極の抵抗を下げるため、比較的ボロン濃度の高いシリコ
ン膜３５を堆積し、その後、熱処理することにより、溝
部３４を空隙なく埋め込み、ある程度低抵抗のシリコン
膜３３、３５を得ることができる。しかしながら、最近
の高性能なより集積度の高いＭＯＳＦＥＴやＩＧＢＴの
ゲート電極にはさらに低い抵抗が要求されている。モノ
シランガスは５００℃以上の高温にしないと熱分解が起
こらず、ジボランガスはこれよりかなり低温でないと分
解しないため、これ以上シリコン膜中のボロン濃度をあ
げるのは困難である。モノシランガスの反応を５００℃
以下の低温にすることは、ボロン濃度をあげることにあ
まり効果がないばかりか、膜の付着速度を落とし、段差
被覆性を悪くすることになるため、とても生産には使え
ない。
【００１０】図１０は従来の製造方法の問題点を説明す
るための半導体装置の断面図である。シリコン膜３３、
３５を堆積するときにジシランガスとジボランガスの混
合ガスを用いることもできる。ジシランガスとジボラン
ガスの混合ガスは比較的低温でしかも熱分解温度の差が
少ないため、十分ボロン濃度をあげることができ、ボロ
ンの分布の均一性、即ち抵抗の均一性もよい。しかしな
がら、溝部２４にシリコン膜３３，３５を堆積し埋め込
むときにジシランガスを含む高次シランガスを用いると
空隙を作りやすい。空隙が残ると溝部２４内のみにシリ
コン膜３３、３５を残すためにこれらのシリコン膜３
３、３５をエッチングする際に、エッチングガスが空隙
に入り込んで溝部３４内の空隙が大きくなり信頼性や、
特性に悪い影響を与える。
るための半導体装置の断面図である。シリコン膜３３、
３５を堆積するときにジシランガスとジボランガスの混
合ガスを用いることもできる。ジシランガスとジボラン
ガスの混合ガスは比較的低温でしかも熱分解温度の差が
少ないため、十分ボロン濃度をあげることができ、ボロ
ンの分布の均一性、即ち抵抗の均一性もよい。しかしな
がら、溝部２４にシリコン膜３３，３５を堆積し埋め込
むときにジシランガスを含む高次シランガスを用いると
空隙を作りやすい。空隙が残ると溝部２４内のみにシリ
コン膜３３、３５を残すためにこれらのシリコン膜３
３、３５をエッチングする際に、エッチングガスが空隙
に入り込んで溝部３４内の空隙が大きくなり信頼性や、
特性に悪い影響を与える。
【００１１】このように、従来の方法では、最近の高性
能なより集積度の高いＭＯＳＦＥＴやＩＧＢＴのゲート
電極に要求されるより低抵抗な空隙の少ないシリコン膜
を作ることには対応できない。また、溝部３４を段差被
覆性のよい膜と段差被覆性の悪い低抵抗のシリコン膜と
で埋め込む方法では空隙の発生を完全に押さえることは
困難である。
能なより集積度の高いＭＯＳＦＥＴやＩＧＢＴのゲート
電極に要求されるより低抵抗な空隙の少ないシリコン膜
を作ることには対応できない。また、溝部３４を段差被
覆性のよい膜と段差被覆性の悪い低抵抗のシリコン膜と
で埋め込む方法では空隙の発生を完全に押さえることは
困難である。
【００１２】
【発明が解決しようとする課題】本発明は、上記従来技
術の問題点を鑑みてなされたもので、その目的は、溝部
を埋めるシリコン膜の抵抗率を小さくし併せて、抵抗率
のばらつきをなくし、空隙の発生をなくすことである。
術の問題点を鑑みてなされたもので、その目的は、溝部
を埋めるシリコン膜の抵抗率を小さくし併せて、抵抗率
のばらつきをなくし、空隙の発生をなくすことである。
【００１３】
【課題を解決しようとする手段】シランガスとジボラン
ガスの混合ガスによるシリコン膜とジシランガスあるい
は高次シランガスとジボランガスの混合ガスによるシリ
コン膜との組み合わせにより低抵抗でそのばらつきも少
なく空隙の発生もない半導体装置の製造方法を見つけ
た。
ガスの混合ガスによるシリコン膜とジシランガスあるい
は高次シランガスとジボランガスの混合ガスによるシリ
コン膜との組み合わせにより低抵抗でそのばらつきも少
なく空隙の発生もない半導体装置の製造方法を見つけ
た。
【００１４】上記課題を解決するために、請求項１記載
の発明は溝部を有する半導体基板表面に所定のシリコン
酸化膜を形成する第一の工程と、モノシランガスとジボ
ランガスを混入した反応ガスの熱分解により所定の濃度
のボロン不純物を含有する第一のシリコン膜を堆積する
第二の工程と、高次シランガスとジボランガスを混入し
た反応ガスの熱分解により前記第一のシリコン膜上に前
記所定のボロン濃度とは異なる所定のボロン不純物を含
有する第二のシリコン膜を堆積する第三の工程と、熱処
理によって前記第一のシリコン膜と前記第二のシリコン
膜における不純物濃度を平均化する第四の工程とを備え
たことを特徴とする半導体装置の製造方法である。請求
項２記載の発明は請求項１記載の半導体装置の製造方法
であって、前記半導体基板はシリコン基板であり、第三
の工程における高次シランガスはジシランガスであるこ
とを特徴とする。請求項３記載の発明は請求項１又は請
求項２いずれか１項記載の半導体装置の製造方法であっ
て、前記第一のシリコン膜を堆積する第二の工程におい
て溝部を充填した後前記第二のシリコン膜を堆積するこ
とを特徴とする。
の発明は溝部を有する半導体基板表面に所定のシリコン
酸化膜を形成する第一の工程と、モノシランガスとジボ
ランガスを混入した反応ガスの熱分解により所定の濃度
のボロン不純物を含有する第一のシリコン膜を堆積する
第二の工程と、高次シランガスとジボランガスを混入し
た反応ガスの熱分解により前記第一のシリコン膜上に前
記所定のボロン濃度とは異なる所定のボロン不純物を含
有する第二のシリコン膜を堆積する第三の工程と、熱処
理によって前記第一のシリコン膜と前記第二のシリコン
膜における不純物濃度を平均化する第四の工程とを備え
たことを特徴とする半導体装置の製造方法である。請求
項２記載の発明は請求項１記載の半導体装置の製造方法
であって、前記半導体基板はシリコン基板であり、第三
の工程における高次シランガスはジシランガスであるこ
とを特徴とする。請求項３記載の発明は請求項１又は請
求項２いずれか１項記載の半導体装置の製造方法であっ
て、前記第一のシリコン膜を堆積する第二の工程におい
て溝部を充填した後前記第二のシリコン膜を堆積するこ
とを特徴とする。
【００１５】
【発明の実施の形態】図１、図２、図３は本発明の第１
の実施の形態に係る半導体装置の製造工程を説明するた
めの断面図である。図４、図５、図６は本発明の第２の
実施の形態に係る半導体装置の製造工程を説明するため
の断面図である。
の実施の形態に係る半導体装置の製造工程を説明するた
めの断面図である。図４、図５、図６は本発明の第２の
実施の形態に係る半導体装置の製造工程を説明するため
の断面図である。
【００１６】第１の実施例について説明する。第１図に
示すように、シリコン基板１０を酸化雰囲気中で熱処理
することにより、シリコン基板１０の表面にシリコン酸
化膜１２を成長させる。次に、このシリコン酸化膜１２
を写真処理することにより、溝部１４を形成する部分に
対応するシリコン酸化膜１２を除去する。残されたシリ
コン酸化膜１２をマスクとし、異方性ドライエッチによ
り、幅０．６μｍ、深さ５μｍの溝部１４を形成する。
次にこのシリコン基板を酸化雰囲気中で熱処理をするこ
とにより、溝部１４の側壁に厚さ０．０５μｍのシリコ
ン酸化膜１１を形成する。
示すように、シリコン基板１０を酸化雰囲気中で熱処理
することにより、シリコン基板１０の表面にシリコン酸
化膜１２を成長させる。次に、このシリコン酸化膜１２
を写真処理することにより、溝部１４を形成する部分に
対応するシリコン酸化膜１２を除去する。残されたシリ
コン酸化膜１２をマスクとし、異方性ドライエッチによ
り、幅０．６μｍ、深さ５μｍの溝部１４を形成する。
次にこのシリコン基板を酸化雰囲気中で熱処理をするこ
とにより、溝部１４の側壁に厚さ０．０５μｍのシリコ
ン酸化膜１１を形成する。
【００１７】次にこのシリコン基板１０を減圧ＣＶＤ装
置の反応室内に設置し、このシリコン基板を５００℃に
保ち、減圧ＣＶＤ装置の反応室内を真空度０．１Ｐａま
で排気する。その後、シリコン膜１３の成膜用ガスであ
るモノシランガスと不純物添加用ガスであるジボランガ
スをそれぞれ９０ｓｃｃｍ、１４ｓｃｃｍの流量の割合
とする混合ガスを導入し、減圧ＣＶＤ装置の反応室内の
真空度を１３Ｐａに保った状態で、モノシランガスとジ
ボランガスの混合ガスを分解させ、少量のボロンを含ん
だシリコン膜１３をこのシリコン基板の表面に厚さ０．
１２５μｍ堆積する。
置の反応室内に設置し、このシリコン基板を５００℃に
保ち、減圧ＣＶＤ装置の反応室内を真空度０．１Ｐａま
で排気する。その後、シリコン膜１３の成膜用ガスであ
るモノシランガスと不純物添加用ガスであるジボランガ
スをそれぞれ９０ｓｃｃｍ、１４ｓｃｃｍの流量の割合
とする混合ガスを導入し、減圧ＣＶＤ装置の反応室内の
真空度を１３Ｐａに保った状態で、モノシランガスとジ
ボランガスの混合ガスを分解させ、少量のボロンを含ん
だシリコン膜１３をこのシリコン基板の表面に厚さ０．
１２５μｍ堆積する。
【００１８】次に、減圧ＣＶＤ装置の反応室内に窒素ガ
スを導入し、反応室内の真空度を３０Ｐａに調整しなが
ら反応室内のガスを置換し、窒素ガスを流したままこの
シリコン基板の温度を３８０℃まで下降させる。このシ
リコン基板を３８０℃に保ち、減圧ＣＶＤ装置の反応室
内を真空度０．１Ｐａまで排気する。その後、シリコン
膜１３の成膜用ガスであるジシランガスと不純物添加用
ガスであるジボランガスをそれぞれ１５０ｓｃｃｍ、２
５ｓｃｃｍの流量の割合とする混合ガスを導入し、減圧
ＣＶＤ装置の反応室内の真空度を３０Ｐａに保った状態
で、ジシランガスとジボランガスの混合ガスを分解さ
せ、多量のボロンを含んだシリコン膜１５をこのシリコ
ン基板１０の表面に厚さ０．１２５μｍ堆積し溝部２４
にシリコンを埋め込み、このシリコン基板１０の表面を
平坦化する。
スを導入し、反応室内の真空度を３０Ｐａに調整しなが
ら反応室内のガスを置換し、窒素ガスを流したままこの
シリコン基板の温度を３８０℃まで下降させる。このシ
リコン基板を３８０℃に保ち、減圧ＣＶＤ装置の反応室
内を真空度０．１Ｐａまで排気する。その後、シリコン
膜１３の成膜用ガスであるジシランガスと不純物添加用
ガスであるジボランガスをそれぞれ１５０ｓｃｃｍ、２
５ｓｃｃｍの流量の割合とする混合ガスを導入し、減圧
ＣＶＤ装置の反応室内の真空度を３０Ｐａに保った状態
で、ジシランガスとジボランガスの混合ガスを分解さ
せ、多量のボロンを含んだシリコン膜１５をこのシリコ
ン基板１０の表面に厚さ０．１２５μｍ堆積し溝部２４
にシリコンを埋め込み、このシリコン基板１０の表面を
平坦化する。
【００１９】この加工されたシリコン基板１０をアニー
ル炉に設置し、このシリコン基板１０を８５０℃に保
ち、非酸化性雰囲気中にて３０分間の熱処理を行ない、
シリコン膜１５からシリコン膜１３へボロンを拡散さ
せ、溝部１４内のシリコン膜１３、１５のボロンの濃度
を均一にする。
ル炉に設置し、このシリコン基板１０を８５０℃に保
ち、非酸化性雰囲気中にて３０分間の熱処理を行ない、
シリコン膜１５からシリコン膜１３へボロンを拡散さ
せ、溝部１４内のシリコン膜１３、１５のボロンの濃度
を均一にする。
【００２０】その後、異方性ドライエッチング装置を用
い、第３図に示すように、上記シリコン基板１０に堆積
したシリコン膜１３、１５をエッチングして溝部１４内
にのみシリコン膜１３、１５を残す。このようにＭＯＳ
ＦＥＴの埋め込みシリコン電極を作成する。
い、第３図に示すように、上記シリコン基板１０に堆積
したシリコン膜１３、１５をエッチングして溝部１４内
にのみシリコン膜１３、１５を残す。このようにＭＯＳ
ＦＥＴの埋め込みシリコン電極を作成する。
【００２１】次に第２の実施例について説明する。第１
の実施例と異なる特徴は、堆積するシリコン膜の厚さに
ある。第１の実施例と同様、第４図に示すようにシリコ
ン基板２０の表面にシリコン酸化膜２２を成長させる。
これをマスクとして利用し、異方性ドライエッチング技
術を用いて幅０．６μｍ、深さ５μｍの溝部１４を形成
し、溝部２４の側壁に厚さ０．０５μｍの酸化膜２１を
形成する。
の実施例と異なる特徴は、堆積するシリコン膜の厚さに
ある。第１の実施例と同様、第４図に示すようにシリコ
ン基板２０の表面にシリコン酸化膜２２を成長させる。
これをマスクとして利用し、異方性ドライエッチング技
術を用いて幅０．６μｍ、深さ５μｍの溝部１４を形成
し、溝部２４の側壁に厚さ０．０５μｍの酸化膜２１を
形成する。
【００２２】次にこのシリコン基板２０を減圧ＣＶＤ装
置の反応室内に設置し、第１の実施例と同様、少量のボ
ロンを含んだシリコン膜２３をシリコン基板２０の表面
に厚さ０．２５μｍ以上堆積する。図４に示されるよう
に、シリコン膜２３は溝２４を充填し、シリコン基板２
０の表面は平滑化されている。
置の反応室内に設置し、第１の実施例と同様、少量のボ
ロンを含んだシリコン膜２３をシリコン基板２０の表面
に厚さ０．２５μｍ以上堆積する。図４に示されるよう
に、シリコン膜２３は溝２４を充填し、シリコン基板２
０の表面は平滑化されている。
【００２３】次に、このシリコン基板２０を減圧ＣＶＤ
装置の反応室内に設置し、第１の実施例と同様にして、
図５に見られるように多量のボロンを含んだシリコン膜
２５をこのシリコン基板２０の表面に厚さ０．２５μｍ
堆積する。
装置の反応室内に設置し、第１の実施例と同様にして、
図５に見られるように多量のボロンを含んだシリコン膜
２５をこのシリコン基板２０の表面に厚さ０．２５μｍ
堆積する。
【００２４】このシリコン基板２０をアニール炉に設置
し、第１の実施例と同じ、非酸化性雰囲気中、８５０
℃、３０分間の熱処理を行ない、シリコン膜２５からシ
リコン膜２３へボロンを拡散させ、溝部２４内のシリコ
ン膜２３のボロンの濃度を均一にする。
し、第１の実施例と同じ、非酸化性雰囲気中、８５０
℃、３０分間の熱処理を行ない、シリコン膜２５からシ
リコン膜２３へボロンを拡散させ、溝部２４内のシリコ
ン膜２３のボロンの濃度を均一にする。
【００２５】第２の実施例では、溝部２４に埋め込まれ
るシリコン膜は段差被覆性のよいシリコン膜２３だけで
あり、第１の実施例のように、段差被覆性の悪い膜を埋
め込まないので、空隙はまったくできない。また、シリ
コン膜２５に添加されたボロンはシリコン膜２３全体、
深さ約５μｍにわたり十分拡散される必要があるが、シ
リコン膜２３、２５は多結晶または非晶質であるため、
不純物は非常に拡散しやすく、溝部２４の中のシリコン
膜２３に十分拡散され、シリコン膜２３の比抵抗が十分
下がっていることが確認された。
るシリコン膜は段差被覆性のよいシリコン膜２３だけで
あり、第１の実施例のように、段差被覆性の悪い膜を埋
め込まないので、空隙はまったくできない。また、シリ
コン膜２５に添加されたボロンはシリコン膜２３全体、
深さ約５μｍにわたり十分拡散される必要があるが、シ
リコン膜２３、２５は多結晶または非晶質であるため、
不純物は非常に拡散しやすく、溝部２４の中のシリコン
膜２３に十分拡散され、シリコン膜２３の比抵抗が十分
下がっていることが確認された。
【００２６】なお、半導体基板としてシリコン基板につ
いて説明したがｎ型のシリコンであってもｐ型のシリコ
ンであってもであってもよい。また、炭化珪素その他の
半導体基板であってもよい。溝部形成用のマスクに利用
した酸化膜は、シリコン酸化膜でなくても半導体基板の
溝部形成用のマスクになり、ボロンが半導体基板に拡散
するのを防止できる窒化シリコン等の膜であってもよ
い。また、溝部内側に形成するシリコン酸化膜は、溝部
内側がシリコン酸化膜であればよく、埋め込まれるシリ
コン側が窒化シリコン膜であって溝内側がシリコン酸化
膜である２層の膜等であってもよい。
いて説明したがｎ型のシリコンであってもｐ型のシリコ
ンであってもであってもよい。また、炭化珪素その他の
半導体基板であってもよい。溝部形成用のマスクに利用
した酸化膜は、シリコン酸化膜でなくても半導体基板の
溝部形成用のマスクになり、ボロンが半導体基板に拡散
するのを防止できる窒化シリコン等の膜であってもよ
い。また、溝部内側に形成するシリコン酸化膜は、溝部
内側がシリコン酸化膜であればよく、埋め込まれるシリ
コン側が窒化シリコン膜であって溝内側がシリコン酸化
膜である２層の膜等であってもよい。
【００２７】本発明の半導体装置の製造方法の利用につ
いて、溝部を利用したＭＯＳＦＥＴやＩＧＢＴの溝部に
ボロンを添加したゲート電極用シリコン膜を埋め込むの
に有効であることを述べたが、記憶素子に利用すること
もできる。
いて、溝部を利用したＭＯＳＦＥＴやＩＧＢＴの溝部に
ボロンを添加したゲート電極用シリコン膜を埋め込むの
に有効であることを述べたが、記憶素子に利用すること
もできる。
【００２８】
【発明の効果】本発明によれば、溝を埋めるシリコン膜
の抵抗率を低くすることができ、低効率のばらつきを少
なくすることができる。また、段差被覆性のよい膜を用
いることにより空隙のない膜を作製でき、信頼性のよい
半導体装置の製造方法を提供できる。ＭＯＳＦＥＴやＩ
ＧＢＴに適用することにより、オン抵抗や高速性の特性
を改善できる。また、溝を利用した記憶素子に適用する
により、高速応答を達成することができる。
の抵抗率を低くすることができ、低効率のばらつきを少
なくすることができる。また、段差被覆性のよい膜を用
いることにより空隙のない膜を作製でき、信頼性のよい
半導体装置の製造方法を提供できる。ＭＯＳＦＥＴやＩ
ＧＢＴに適用することにより、オン抵抗や高速性の特性
を改善できる。また、溝を利用した記憶素子に適用する
により、高速応答を達成することができる。
【図１】 本発明の第１の実施の形態に係る半導体装置
の製造工程を説明するための断面図である。
の製造工程を説明するための断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の
製造工程を説明するための断面図である。
製造工程を説明するための断面図である。
【図４】 本発明の第２の実施の形態に係る半導体装置
の製造工程を説明するための断面図である。
の製造工程を説明するための断面図である。
【図５】 本発明の第２の実施の形態に係る半導体装置
の製造工程を説明するための断面図である。
の製造工程を説明するための断面図である。
【図６】 本発明の第２の実施の形態に係る半導体装置
の製造工程を説明するための断面図である。
の製造工程を説明するための断面図である。
【図７】 従来の半導体装置の製造工程を説明するため
の断面図である。
の断面図である。
【図８】 従来の半導体装置の製造工程を説明するため
の断面図である。
の断面図である。
【図９】 従来の半導体装置の製造工程を説明するため
の断面図である。
の断面図である。
【図１０】 従来の半導体装置の製造方法の問題点を説
明するための半導体装置の断面図である。
明するための半導体装置の断面図である。
１０ シリコン基板
１１、１２ シリコン酸化膜
１３、１５ シリコン膜
１４ 溝部
２０ シリコン基板
２１、２２ シリコン酸化膜
２３、２５ シリコン膜
２４ 溝部
３０ シリコン基板
３１、３２ シリコン酸化膜
３３、３５ シリコン膜
３４ 溝部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６５３ Ｈ０１Ｌ 29/78 ３０１Ｖ
６５５ ６５８Ｅ
Ｆターム(参考） 4M104 BB40 CC05 DD45 DD57 DD78
FF01 GG09 GG18
5F045 AB03 AC01 AC19 AD09 AE13
BB16 BB19
5F140 AA00 AA01 AC01 AC24 BA01
BE07 BE11 BF01 BF04 BF32
BF37 BF43 BG28 BG31 BG33
BG37 BG44 BG45 CE05
Claims (3)
- 【請求項１】 溝部を有する半導体基板表面に所定のシ
リコン酸化膜を形成する第一の工程と、モノシランガス
とジボランガスを混入した反応ガスの熱分解により所定
の濃度のボロン不純物を含有する第一のシリコン膜を堆
積する第二の工程と、高次シランガスとジボランガスを
混入した反応ガスの熱分解により前記第一のシリコン膜
上に前記所定のボロン濃度とは異なる所定のボロン不純
物を含有する第二のシリコン膜を堆積する第三の工程
と、熱処理によって前記第一のシリコン膜と前記第二の
シリコン膜における不純物濃度を平均化する第四の工程
とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体基板はシリコン基板であり、
第三の工程における高次シランガスはジシランガスであ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記第一のシリコン膜を堆積する第二の
工程において溝部を充填した後前記第二のシリコン膜を
堆積することを特徴とする請求項１又は請求項２いずれ
か１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001357123A JP4004277B2 (ja) | 2001-11-22 | 2001-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001357123A JP4004277B2 (ja) | 2001-11-22 | 2001-11-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003158092A true JP2003158092A (ja) | 2003-05-30 |
| JP4004277B2 JP4004277B2 (ja) | 2007-11-07 |
Family
ID=19168512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001357123A Expired - Fee Related JP4004277B2 (ja) | 2001-11-22 | 2001-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4004277B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005056872A (ja) * | 2003-08-01 | 2005-03-03 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2005203391A (ja) * | 2004-01-13 | 2005-07-28 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2008004594A (ja) * | 2006-06-20 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US8168521B2 (en) | 2009-03-17 | 2012-05-01 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices having low resistance buried gate structures |
-
2001
- 2001-11-22 JP JP2001357123A patent/JP4004277B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP2005203391A (ja) * | 2004-01-13 | 2005-07-28 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2008004594A (ja) * | 2006-06-20 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4004277B2 (ja) | 2007-11-07 |
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