JP2003163581A

JP2003163581A - 乱数発生器

Info

Publication number: JP2003163581A
Application number: JP2001358601A
Authority: JP
Inventors: Tatsuhiro Nakada; 樹広仲田
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Kokusai Denki Electric Inc
Priority date: 2001-11-22
Filing date: 2001-11-22
Publication date: 2003-06-06

Abstract

(57)【要約】【課題】任意周期の乱数を、ＲＯＭ等の大容量の記憶
素子を用いることなく生成することを可能とする乱数発
生器の実現。【解決手段】Ｋ段で構成されるシフトレジスタの所定
段に対して、擬似ランダム符号系列を生成するようなモ
ジュロ２の加算を行い、該演算を未来Ｘサンプル時点ま
でに対して行う排他的論理和群と、該排他的論理和群の
演算結果とシフトレジスタのレジスタ値とを比較し、比
較結果をシフトレジスタにフィードバック入力する手段
を有し、任意周期ｎの擬似乱数系列を発生する乱数発生
器。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、互いに直交する複
数本の搬送波(キャリア)で情報符号を伝送する、直交周
波数分割多重方式（Orthogonal Frequency Division Mu
ltiplexing：以下ＯＦＤＭ）等のディジタル変調を用い
た伝送方式のインターリーバの回路構造に関する。ま
た、再帰的畳み込み符号化器とインターリーバを用いた
ターボ符号のインターリーバの回路構造に関する。

【０００２】

【従来の技術】近年、移動体向けディジタル音声放送
や、地上系ディジタルテレビジョン放送への応用に適し
た変調方式として、マルチパスフェージングやゴースト
に強いという特徴のあるＯＦＤＭ方式が注目を浴びてい
る。このＯＦＤＭ方式は、マルチキャリア変調方式の一
種であって、互いに直交するｎ本(ｎは数十〜数百)の搬
送波にディジタル変調を施した伝送方式である。ＯＦＤ
Ｍ方式は多数のディジタル変調波を加算し、Ｉ軸、Ｑ軸
を直交変調して得られた変調信号を送信する。上記の
搬送波のディジタル変調方式としては、４相差動位相偏
移変調方式(ＤＱＰＳＫ：Differential Quadrature Pha
se ShiftKeying）が最もよく用いられているが、１６値
直交振幅変調（１６ＱＡＭ：１６Quadrature Amplitude
Modulation）や６４ＱＡＭなどの多値変調方式を用い
ることも可能である。

【０００３】また、図３に示す様に、ＯＦＤＭ信号のシ
ンボル構成は、有効データシンボルに遅延波の影響を軽
減するためのガードインターバルを付加することにより
構成される。このガードインターバルは、有効データシ
ンボルの一部をシンボル開始時点に巡回的に付加した信
号である。ガードインターバルの付加により、ガードイ
ンターバルに相当する遅延時間の遅延波に対しては、そ
のシンボル間干渉による劣化を避けることが出来るた
め、ＯＦＤＭ方式は、マルチパスフェージングに対して
強い耐性を有している。以上の様なシンボル構成のＯＦ
ＤＭ信号は、送信部から電波として送出され、伝搬路を
介して、受信部にて受信される。

【０００４】屋外で移動体伝送を行う場合、マルチパス
フェージングとレイリーフェージングに大別されるフェ
ージングにより伝搬路歪み発生する。ＯＦＤＭ伝送を上
記の伝搬路環境に適用した場合、フェージングにより、
伝送性能劣化が生じ、伝送誤りが引き起こされる場合が
ある。前者のマルチパスフェージングによる伝送誤りに
ついて説明する。マルチパスフェージングとは、送信部
から送出した信号が山や建物等により反射して、受信点
においては遅延時間の異なる複数の信号が到来し、これ
らの到来波の位相差が逆相になる周波数付近では、振幅
が急激に減衰してしまう。ＯＦＤＭでは複数本のキャリ
アが存在するため、逆相になるキャリア付近では、Ｃ／
Ｎ（Carrier toNoise Ratio）が極端に劣化し、数〜数
十キャリア分のバースト誤りを引き起こす場合がある。
後者のレイリーフェージングは、移動体伝送を行なう場
合に問題となる現象である。送出された信号は建物等に
より散乱、回折され、受信点においては複数の信号が干
渉し合い定在波性の電磁界分布となる伝搬路環境が形成
される。この中を移動することにより振幅や位相に急激
な変動が生じてしまい伝送路特性が劣化してしまう。こ
の変動速度は、使用している帯域や移動体の速度に依存
するが、伝送帯域７ＧＨｚ、移動体速度３０ｋｍ／ｈで
は２００Ｈｚ程度になる。このようにレイリーフェージ
ングが発生した場合、ＯＦＤＭにおいてはキャリア全体
のレベルが低下し、数百〜数千キャリア分のバースト誤
りが生じることになる。

【０００５】上記のバースト誤りを軽減するために、誤
り訂正とインターリーブを組み合わせた手法が一般的に
用いられている。誤り訂正方式としては、畳み込み符号
化とビタビ復号の組み合わせが最も良く用いられるが、
畳み込み符号化はバースト誤りに対して誤り訂正能力が
低いという欠点がある。この欠点を解消するため、イン
ターリーブにより連続データを拡散させ、バースト誤り
をランダム誤りに並べ替えることで、誤り訂正効率を向
上させている。ＯＦＤＭでは一般的に周波数インターリ
ーバと時間インターリーバの２系統のインターリーバが
用いられる。図４の周波数インターリーバ４２はマル
チパスフェージングによるバースト誤りを軽減するため
に用いられ、時間インターリーバ４３はレイリーフェー
ジング等により発生する長期間のバースト誤りを軽減す
るために用いられる。

【０００６】ここで、時間インターリーバ４３は、入力
データを二次元メモリに縦方向に書き込み、横方向に読
み出すといったブロックインターリーブが良く用いられ
る。ブロックインターリーブは、メモリアドレスを簡単
なカウンタで構成可能なため、論理規模が小さくて済む
といった利点がある。なお、インターリーブによるデ
ータの拡散は規則的になるという欠点はあるが、時間イ
ンターリーブに関しては拡散の規則性が問題になること
は少ない。しかし、周波数インターリーバ４２に関して
は、ブロックインターリーブの様な規則性が問題となる
場合がある。マルチパスフェージングによるバースト誤
りは等間隔に現れることが多い。この時のバースト誤り
間隔がブロックインターリーブの縦間隔あるいは横間隔
と一致してしまった場合、ブロックインターリーブを施
しても、バースト誤りが分散されず、誤り訂正効率も向
上しない。

【０００７】そこで、周波数インターリーブには拡散デ
ータに規則性の無いランダムインターリーバが良く用い
られる。ランダムインターリーバは１次元メモリ上にデ
ータを順次的に書き込み、ランダムに読み出すことで実
現できる。具体的には、書き込みアドレスとして０から
ｎ（ｎは有効キャリア数）までのアドレスを順次発生さ
せ、読み出し時には０からｎまでの中からランダムなア
ドレスをメモリアドレスに与える。この時、順次的に書
き込む際のメモリアドレスの発生方法は、カウンタによ
り容易に構成することが可能であるが、読み出しの際の
ランダムアドレスは、論理回路で発生させることが困難
である。従って、予めシミュレーション等によって乱
数を発生させ、その値をＲＯＭ（Read OnlyMemory)等の
記憶素子に記憶させ、その内容を順次読出すことで実現
している。以上、説明したようにＯＦＤＭ伝送を行う
際、周波数インターリーバと時間インターリーバを用い
ることで、バースト誤りに対する誤り訂正能力が向上す
る。

【０００８】

【発明が解決しようとする課題】ＯＦＤＭ方式では数百
〜数千本のキャリアが配置され、これら全てのキャリア
に対し周波数インターリーブを行う必要がある。従来技
術では、周波数インターリーブのメモリアドレスは全て
ＲＯＭに記憶されている。この時、例えば７０００本の
有効データキャリアを有するＯＦＤＭ伝送方式において
は、ＲＯＭの記憶容量として、少なくとも、１３ビット
×７０００ワードの容量の記憶素子が必要となる。この
ＲＯＭの実現方法としてはデータを電気的に書き込み、
紫外線による消去が可能なＥＰＲＯＭ(Erasable Progra
mmable ＲＯＭ)や、電気的書き込み／消去可能なＥＥＰ
ＲＯＭ(Electrical Erasable Programmable ＲＯＭ)等
の記憶素子が存在する。しかし、これらの部品は一般的
に外形寸法も大きく、ＲＯＭに接続するアドレスバスや
データバスも多数必要となり、製品の小型化を行うため
には不適な方法である。

【０００９】また、近年高機能化が進んでいるＦＰＧＡ
(Field Programmable Gate Array)にはＲＯＭ等の記憶
領域を有する製品ラインナップがあるが、使用可能な容
量は小さく、大容量のＲＯＭをＦＰＧＡ内に配置するた
めには規模の大きなＦＰＧＡが必要となり、コストアッ
プに繋がってしまう。以上、示したように、従来の方法
であるＲＯＭを用いた構成は、製品が大型化あるいは高
価格化となってしまうという欠点がある。また、ＲＯＭ
を用いないランダムアドレス値の発生方法としては、Ｍ
系列のアルゴリズムを用いた擬似ランダム符号（Pseudo
Random符号：以下ＰＮ符号）による回路が良く用いら
れている。Ｍ系列符号は論理回路で容易に構成可能な系
列符号であり、その擬似不規則性が注目され、スペクト
ラム拡散など、通信の分野等で広く用いられている。

【００１０】図５は一般的なＭ系列によるＰＮ符号の発
生回路である。１サンプルの遅延を行うＤフリップフロ
ップを多段接続したシフトレジスタの特定のビットから
レジスタ値を取りだし、この値とシフトレジスタの最終
段の値との加算、即ち排他的論理和演算を行う。上記の
演算をサンプル毎にレジスタ値をシフトさせながら行な
い、演算結果をシフトレジスタにフィードバック入力す
ることで、レジスタ値を擬似ランダム値として得ること
が可能である。この時、シフトレジスタの値が全て０と
なると、排他的論理和の出力も必ず０となってしまい、
ＰＮ符号が生成できなくなるため、シフトレジスタの内
容を一度０以外の値で初期化を行う必要が有る。しか
し、Ｍ系列によるＰＮ符号の周期は、シフトレジスタの
段数をＫ（Ｋは正の整数）とすると、２^K−１となるこ
とが知られている。ＯＦＤＭ信号は、伝送周波数帯域や
伝送ビットレート等から有効キャリア本数ｎを選定す
る。これらの有効キャリア全てに対して周波数インター
リーブを施す為には、メモリに与えるランダムアドレス
値の周期を０〜ｎとして、有効キャリア数と等しくする
必要がある。しかし、有効キャリア数をＭ系列で生成可
能な周期である２^K−１とすることは極めて困難であ
り、実用上、Ｍ系列によるＰＮ符号をそのままメモリア
ドレスとして用いることは不可能であるという欠点が生
じる。本発明はこれらの欠点を除去し、任意周期の乱数
を発生する場合、ＲＯＭ等の大容量の記憶素子を用いる
ことなく生成することを可能とする乱数発生器の実現を
目的とする。

【００１１】

【課題を解決するための手段】本発明は、上記目的を達
成するため、Ｋ段で構成されるシフトレジスタの所定段
に対して、擬似ランダム符号系列を生成するようなモジ
ュロ２の加算を行い、該演算を未来Ｘサンプル時点まで
に対して行う排他的論理和群と、該排他的論理和群の演
算結果と上記シフトレジスタのレジスタ値とを比較し、
比較結果を上記シフトレジスタにフィードバック入力す
る手段を有し、任意周期ｎの擬似乱数系列を発生する乱
数発生器としたものである。また、Ｋ段で構成されるシ
フトレジスタの所定段に対して、擬似ランダム符号系列
を生成するようなモジュロ２の加算を行い、該演算を未
来Ｘサンプル時点までに対して行う排他的論理和群と、
該排他的論理和群の演算結果と上記シフトレジスタのレ
ジスタ値から、次サンプル時点での当該シフトレジスタ
のレジスタ値が、任意周期ｎの値を超えないよう更新を
行う比較器を有し、上記シフトレジスタのレジスタ値が
任意周期ｎの擬似乱数系列として生成されるようにした
ものである。

【００１２】また、Ｋ段で構成されるシフトレジスタの
所定段に対して、擬似ランダム符号系列を生成するよう
なモジュロ２の加算を行う排他的論理群と、該排他的論
理和群の出力結果と上記シフトレジスタのレジスタ値か
ら、次サンプル時点でのシフトレジスタ値を算出し、該
算出結果が任意周期ｎの値を超えた場合には記憶回路に
記憶してある値を次サンプル時点で上記シフトレジスタ
の更新値として出力し、上記算出結果が任意周期ｎ以下
の場合には当該シフトレジスタ値をそのまま出力する選
択手段を有し、上記シフトレジスタのレジスタ値が任意
周期ｎの擬似乱数系列として生成されるようにしたもの
である。また、上記乱数発生器を直交周波数分割多重シ
ステムのインターリーバのメモリアドレス発生器とした
ものである。また、上記乱数発生器を、ターボ符号器及
び復号器の少なくとも何れか一方のインターリーバのメ
モリアドレス発生器としたものである。

【００１３】

【発明の実施の形態】以下、本発明の乱数発生器の第１
の実施例について、図１を用いて説明する。ＰＮ符号を
発生するためのシフトレジスタ１１の出力は、排他的論
理和群１２及び比較器１３に接続される。排他的論理和
群１２では、連続する未来数サンプル後までに、シフト
レジスタ１１に入力される値をそれぞれ算出する。排他
的論理和群１２の出力は比較器１３に入力され、比較器
１３ではそれぞれの入力値から、レジスタ値が任意周期
ｎ(ｎは正の整数)を超えないようにシフトレジスタ１１
のレジスタ値を更新することで、任意周期ｎのアドレス
値を生成することが可能となる。上記のように、本発明
は周波数インターリーブのメモリアドレスとして必要と
なる任意周期ｎまでのランダム値を、論理回路のみで実
現することが可能であり、従来技術で問題となるＲＯＭ
を不要とする回路を提供することができる。シフトレジ
スタ１１はＫ段(Ｋは正の整数)のシフトレジスタにより
構成され、シフトレジスタ１１のレジスタ値が周波数イ
ンターリーブメモリへのランダムアドレス値として出力
される。この時、メモリアドレスに与えるアドレス値を
１〜ｎとするとシフトレジスタ１１の段数Ｋは、少なく
とも２^K−１＞ｎを満たす段数に設定する必要がある。
シフトレジスタ１１の出力は、排他的論理和群１２と比
較器１３に接続され、排他的論理和群１２の出力は比較
器１３のもう一方の入力端子に接続される。

【００１４】ここで、シフトレジスタ１１と排他的論理
和群１２との接続を明確に説明するため、生成多項式と
称される概念を用いて説明する。シフトレジスタ１１に
より１サンプル遅延を表す記号をＤ、Ｔサンプル遅延を
表す記号をＤ^Tとすると、Ｍ系列を表す回路の生成多項
式ｇ(Ｄ)は、ｇ(Ｄ)＝１＋ａ₁Ｄ＋ａ₂Ｄ²＋・・・＋ａ_KＤ^K (ａ_i
＝0,1) と表すことが出来る。ここで、係数が１の場合、対応す
るシフトレジスタ１１の値を排他的論理和群１２に入力
することを示し、排他的論理和群１２の出力は、シフト
レジスタ１１に再びフィードバック入力される。また、
シフトレジスタ１１への入力値は、Ｄ⁰＝ａ₁Ｄ＋ａ₂Ｄ²＋・・・＋ａ_KＤ^K と表すことができる。

【００１５】例えば、図５に示す回路では、その生成多
項式が、ｇ(Ｄ)＝１＋Ｄ³＋Ｄ⁷となり、シフトレジスタ
の３段目と７段目の値を排他的論理和群１２に入力し、
排他的論理和群１２の出力をシフトレジスタ１１に入力
することになる。従って、次のサンプル時に入力される
値は、サンプル時点をＴ＝０とすると、Ｄ⁰＝Ｄ³＋Ｄ⁷
となる。一般的なＰＮ符号発生器では、次サンプル時
点でのシフトレジスタへの入力値のみを算出し、シフト
レジスタ値を更新するのに対して、本発明では数サンプ
ル後までの未来時点でのシフトレジスタの入力値をあら
かじめ算出し、算出結果よりシフトレジスタの更新値を
決定することを特徴とする。ここで、求める未来時点の
サンプル数は、用いるＰＮ符号の生成多項式に対して、
シミュレーション等を用いてあらかじめ計算しておく。

【００１６】図６は、一般的なＰＮ符号と本発明による
ＰＮ符号の相違を示した一例であり、最大アドレスｎ＝
６６としている。上段は一般的なＰＮ符号系列であり、
シミュレーション等により、予め、この系列値を算出
し、算出した系列値の中で、最大アドレスｎより大きな
値(図６では斜線網がけにより図示)を検索しておく。下
段は、本発明による第１の実施例により発生するＰＮ符
合系列である。シフトレジスタ１１の更新値を上段系列
のｎ以下の値とすることで、算出されるＰＮ符号は、上
記ＰＮ符号に対してｎより大きな値を省いた系列符号と
なる。ここで、ｎより大きな値が連続する時の値をＹ_i
とすると、Ｙ_iの最大値であるｍａｘ(Ｙ_i)を算出し、こ
の値が算出する未来時点のサンプル数Ｘ（Ｘは正の整
数）に相当する。未来時点のレジスタ入力値の算出方法
は、排他的論理和群１２への入力を、次サンプルの入力
値を、Ｄ⁰＝ａ₁Ｄ＋ａ₂Ｄ²＋・・・＋ａ_KＤ^K とすると、未来１サンプル時点でのシフトレジスタ１１への入力値
は、Ｄ^-1＝ａ₀Ｄ⁰＋ａ₁Ｄ＋ａ₂Ｄ²＋・・・＋ａ_K-1Ｄ^K-1 未来２サンプル時点でのシフトレジスタ１１への入力値
は、Ｄ^-2＝ａ_-1Ｄ^-1＋ａ₀Ｄ⁰＋ａ₁Ｄ＋ａ₂Ｄ²＋・・・＋ａ
_K-2Ｄ^K-2 未来Ｘサンプル時点でのシフトレジスタ１１への入力値
は、Ｄ^-(X-1)＝ａ_-XＤ^-X＋ａ_-X+1Ｄ^-X+1＋・・・＋ａ
_K-(X-1)Ｄ^K-(X-1) となる。

【００１７】排他的論理和群１２は、上式により表され
るように、複数の排他的論理和から構成され、各々の排
他的論理和には、生成多項式により決定されるシフトレ
ジスタ１１の所定位置のレジスタ値を、１段ずつシフト
させながら入力する。各排他的論理和の出力は、連続す
るＸサンプルの未来値として排他的論理和群１２から出
力される。例えば、図７は、図５で示したＰＮ符号発生
器に対する排他的論理和群１２ａである。図５では、レ
ジスタ出力Ｄ³とＤ⁷が、排他的論理和群１２に入力さ
れ、Ｄ⁰符号としてシフトレジスタ１１に再び入力され
ている。図７では、取り出すレジスタの位置を１段ずつ
シフトさせながら、それぞれの排他的論理和群１２ａに
入力している。従って、Ｄ⁰＝Ｄ³＋Ｄ⁷ Ｄ^-1＝Ｄ²＋Ｄ⁶ Ｄ^-2＝Ｄ¹＋Ｄ⁵ この時、Ｄ^-3以降の未来値を算出する場合には、シフト
レジスタ１１のレジスタ値を、そのまま参照するのでは
なく、以前に算出した結果を用いて算出し、Ｄ^-3＝Ｄ⁰＋Ｄ⁴ Ｄ^-4＝Ｄ^-1＋Ｄ³ としている。

【００１８】また、図８に示すように、以下の式のよう
に変換を行い、３入力１出力の排他的論理和群１２ｂを
用いて構成することも出来る。Ｄ^-3＝Ｄ⁰＋Ｄ⁴＝(Ｄ³＋Ｄ⁷)＋Ｄ⁴ Ｄ^-4＝Ｄ^-1＋Ｄ³＝(Ｄ²＋Ｄ⁶)＋Ｄ⁵ このようにして、排他的論理和群１２ｂでは、シフトレ
ジスタ１１に入力されるＸサンプル後までの未来入力
値、即ち、Ｄ^-(X-1)，・・・，Ｄ^-1，Ｄ⁰ を、算出す
ることができる。排他的論理和群１２ｂの出力は比較器
１３に入力され、比較器１３にはシフトレジスタ１１の
出力値も入力される。

【００１９】図９に示す比較器１３では、未来のレジス
タ入力値Ｆ（Ｄ^-(X-1)，・・・，Ｄ ^-1，Ｄ⁰)である排他
的論理和群１２の出力値と、現在のレジスタ値Ｐ
（Ｄ¹，Ｄ²，Ｄ³，・・・，Ｄ^K-1）であるシフトレジス
タ１１の出力値が入力され、それぞれの信号は結合器１
３１に入力される。結合器１３１では、未来レジスタ入
力値Ｆと現在レジスタ値Ｐとを組み合わせて、符号系列
Ｌ(Ｄ^-(X-1)，・・・，Ｄ^-1，Ｄ⁰，Ｄ¹，Ｄ²，・・・，
Ｄ^K-1)を生成する。結合器１３１の出力は分配器１３２
に接続され、分配器１３２では、符号系列ＬからＸ組の
符号系列Ｍ₀〜Ｍ_X-1を生成し、それらの符号を、レジス
タ比較器１３４〜１３７と、選択器１３８に入力する。
ここで、符号系列Ｍ₀は、系列Ｌの（Ｋ−１）だけ次の
値からＫビット分の、Ｍ₀(Ｄ⁰，Ｄ¹，・・・，Ｄ^K-1)を
取り出し、Ｍ₁はＭ₀から１次シフトした位置からＫビッ
ト分のＭ₁(Ｄ^-1，Ｄ⁰，・・・，Ｄ^K-2)を取り出してい
る。このように、系列Ｌから１段ずつシフトさせた値
を、それぞれＭ₀〜Ｍ_X-1として出力する。

【００２０】上記の分配器１３２の一例を、図１０を用
いて説明する。図５のシフトレジスタ１１と図７、図８
にて説明した排他的論理和群１２との出力により構成さ
れる符号系列Ｌに対し、分配器１３２では符号系列Ｍ₀
〜Ｍ₄を生成する。Ｍ₀は、(Ｄ⁰，Ｄ¹，・・・，Ｄ⁶)の
７ビットで構成され、Ｍ₁は、１段シフトさせた値をと
りだし、Ｍ₁(Ｄ^-1，Ｄ⁰，・・・，Ｄ⁵) としている。こ
の様に、１次ずつシフトさせながら値を取り出し、Ｍ
₄(Ｄ^-4，Ｄ^-3，・・・，Ｄ²)までの５組の系列が生成さ
れる。生成されたＸ組の系列Ｍ₀〜Ｍ_X-1のＭ_iは、未来
ｉ時点でのレジスタ値の内容を意味している。分配器１
３２の出力Ｍ₀〜Ｍ_X-1は、レジスタ比較器１３４〜１３
７にそれぞれ入力され、各レジスタ比較器では入力系列
Ｍ₀〜Ｍ_X-1と最大アドレスｎとの大小関係を比較し、Ｍ
₀〜Ｍ_X-1に対応した比較結果を符号Ｃ₀〜Ｃ_X-1として出
力する。例えば、入力系列Ｍの方が小さい場合には、符
号Ｃには０レベルを出力し、大きい場合には１レベルを
出力する。選択器１３８にはレジスタ比較器１３４〜１
３７の出力Ｃ₀〜Ｃ_X-1と、分配器１３２からの系列Ｍ₀
〜Ｍ_X-1が入力され、選択器１３８からはシフトレジス
タ１１のレジスタ値が最大アドレスｎを超えないように
レジスタ値を更新するための信号Ｎを出力する。

【００２１】以下に、選択器１３８の動作及び構成を、
図１１を用いて説明する。選択器１３８は、入力系列Ｍ
₀〜Ｍ_X-1の中で、最大アドレス値ｎを超えない最も早い
時点の系列を検出するため、図１１に示すように各系列
値をそれぞれのスイッチに入力する。また、各スイッチ
の切り換え信号にはレジスタ比較器１３４〜１３７の出
力符号Ｃ₀〜Ｃ_X-1を入力する。スイッチ１３８１の切り
換え信号Ｃ₀は、Ｍ₀の値がｎよりも小さな場合には、ス
イッチ１３８１の出力にＭ₀が出力されるように制御を
行う。従って、Ｍ₀がｎよりも小さな場合には、Ｍ₀の値
がシフトレジスタ１１の更新値Ｎとして出力される。大
きい場合には、スイッチ１３８２からの出力がシフトレ
ジスタ１１の更新値Ｎとして出力される。次に、スイッ
チ１３８２について説明する。スイッチ１３８２もスイ
ッチ１３８１と同様に、Ｃ₁を切り換え信号として入力
し、Ｍ₁がｎよりも小さな場合にはＭ₁の値を出力する。
大きい場合、スイッチ１３８３からの信号を出力させる
ように制御を行う。このように、複数個のスイッチに優
先順位をつけて縦列に接続し、最終的にはスイッチ１３
８４により、Ｍ_X-1あるいはＭ_Xのどちらの値かが出力さ
れる。上記に説明したように、本発明の第１の実施例に
より、シフトレジスタ１１のレジスタ値が最大アドレス
値ｎ以下となるように制御を行うことで、任意周期の擬
似ランダム符号を生成することが可能となる。

【００２２】次に本発明の第２の実施例について説明す
る。第２の実施例は、ＲＯＭ等の記憶素子を用いて構成
し、第１の実施例よりも動作速度を向上させたことを特
徴とする。図２は本発明による第２の実施例の構成を示
した図である。シフトレジスタ１１は第１の実施例と同
様に、Ｋ段のシフトレジスタにて構成され、シフトレジ
スタ１１の出力は排他的論理和群２１に接続される。排
他的論理和群２１では、図５にて説明したように、１個
の排他的論理和にて構成され、次サンプル時点でのシフ
トレジスタ１１の入力値、すなわち、Ｄ⁰＝ａ₁Ｄ＋ａ₂
Ｄ²＋・・・＋ａ_KＤ^K を出力する。排他的論理和群
２１の出力Ｄ⁰は、結合器２３に入力され、結合器２３
のもう一方の入力には、シフトレジスタ１１の１段目か
ら(Ｋ−１)段目までの値Ｄ¹〜Ｄ^K-1 が入力される。結
合器２３では、それぞれの入力信号を結合して信号Ｄ⁰
〜Ｄ^K-1を生成する。この信号は次サンプル時点でのシ
フトレジスタ値を意味する信号であり、レジスタ比較器
２４及びスイッチ２５に入力される。レジスタ比較器２
４では、信号Ｄ⁰〜Ｄ^K-1が最大アドレス値ｎより大きい
か否かを検出する。この動作は第１の実施例におけるレ
ジスタ比較器１３４〜１３７と同様の動作である。スイ
ッチ２５は結合器２３からの信号Ｄ⁰〜Ｄ^K-1と、記憶回
路２２からの信号のどちらか一方の信号を選択して出力
する機能を有し、出力信号はシフトレジスタ１１のレジ
スタ値を更新するためにフィードバック入力される。

【００２３】この動作を、図１２を用いて説明する。図
の上段の系列は、生成多項式によるＰＮ符号系列、右段
の信号は記憶回路２２に記憶されている系列を示し、下
段の系列はスイッチ２５の出力信号、即ち本発明により
算出するランダム値を示している。レジスタ比較器２４
では前述したように、次サンプル時点のレジスタ値（Ｄ
⁰〜Ｄ^K-1）と最大アドレス値の比較を行い、レジスタ値
(Ｄ⁰〜Ｄ^K-1)がｎよりも大きい場合(図の斜線の網がけ
部分により示す)には、シフトレジスタ１１のレジスタ
値がｎを超えない値になるように記憶回路２２からの信
号をスイッチ２５から出力する。記憶回路２２にはレジ
スタ値がｎよりも大きな値となった後に、最初にｎ以下
となる符号(図１２のドットの網がけ部分により示す)を
記憶させておく。この値は、あらかじめシミュレーショ
ン等により算出するが、記憶素子の必要容量は、従来方
法によるものよりも４０〜８０％程度軽減するという長
所がある。また、記憶回路２２の信号をスイッチ２５よ
り出力した場合には、次サンプル時点の記憶回路２２の
出力値が更新されるように制御を行う。即ち、レジス
タ比較器２４の切り換え信号が記憶回路２２側を示した
時は、次サンプル時点で、記憶回路２２のアドレス値を
インクリメントするような制御を行い、記憶回路２２に
保持されている次の値を出力する。レジスタ値(Ｄ⁰〜Ｄ
^K-1)がｎ以下の場合には、レジスタ値をそのままシフト
レジスタ１１に入力する。この第２の実施例は記憶素子
２２を使用するが、第１の実施例よりも高速動作が可能
であるという特徴がある。

【００２４】本発明の第１の実施例において、選択器１
３８(図１０)は、算出する未来サンプル数分のスイッチ
１３８１〜１３８４を縦列に接続する必要があり、縦列
段数が多くなると高速動作を行うことが困難になるとい
う欠点を有している。第２の実施例では、この縦列段数
に相当する部分が１段であるため非常に高速な動作をす
ることができる。以上、説明したように本発明の第２の
実施例により記憶素子の容量を従来技術によるものより
も４０〜８０％程度軽減でき、尚且つ高速動作を行うこ
とができる回路を提供することが出来る。

【００２５】本発明による第３の実施例として、第１及
び第２の実施例をターボ符号のインターリーバに適用す
ることが出来る。ターボ符号とは、誤り訂正能力が理論
的限界値に極めて近い符号として、近年注目を浴びてお
り、ターボ符号の原理については、「ターボ符号−連接
符号化・繰り返し符号」、電子情報通信学会誌Ｖｏ
ｌ．８４、Ｎｏ．３Ｐ１８４〜１８８に詳細に記され
ている。図１３を用いて、ターボ符号化器の構成を簡単
に説明する。ターボ符号化器への入力情報ｉは、再帰的
組織畳み込み符号化器３１とインターリーバ３２へ入力
される。インターリーバ３２は、入力情報ｉに対してデ
ータ順序の攪拌を行い、結果を再帰的組織畳み込み符号
化器３３に入力する。ターボ符号化器の出力としては、
入力情報ｉがそのまま出力された信号ｕと、再帰的組織
畳み込み符号化器３１と再帰的組織畳み込み符号化器３
３の出力であるｙ_Aとｙ_Bにより構成される。ここで、イ
ンターリーバ３２は、ブロックインターリーバや畳み込
みインターリーバのような規則的なインターリーブでは
エラー訂正能力が向上しないため、非一様インターリー
ブにより、データ順序の攪拌を行う必要がある。第３の
実施例では、第１及び第２の実施例により構成されるイ
ンターリーバを、ターボ符号のインターリーバ、あるい
は復号側においてはデインターリーバに用いることを特
徴とする。

【００２６】本発明により生成される信号は、擬似ラン
ダム符号系列であるため、インターリーバによるエラー
訂正能力の低下はほとんど発生しない。また、ターボ符
号の復号側のデインターリーブにより攪拌されたデータ
順序を元に戻すため、符号側、復号側のインターリーバ
間で、同期をとる必要がある。一般的に、この同期再生
は伝送システムの周期と合致させることで、容易に行う
ことが出来る。しかし、伝送システムの周期は任意周期
に選定されることが多く、インターリーブ周期も任意周
期で構成させる必要がある。従って、ターボ符号のイン
ターリーブとして、本発明によるインターリーバを用い
ることで、任意周期ｎの構成が可能になるため、伝送シ
ステムの周期を任意値に設計可能となるという長所があ
る。

【００２７】

【発明の効果】以上説明した様に、本発明の乱数発生器
によれば、任意周期の乱数をＲＯＭ等の大容量の記憶素
子を用いることなく生成することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による乱数発生器のブロ
ック図

【図２】本発明の第２の実施例による乱数発生器のブロ
ック図

【図３】ＯＦＤＭシンボル波形

【図４】ＯＦＤＭ伝送システムの構成を示すブロック図

【図５】一般的ＰＮ符号生成器のブロック図

【図６】ＰＮ符合系列と本発明により生成される系列と
の相違を説明する模式図

【図７】本発明の排他的論理和群１２の一構成例のブロ
ック図

【図８】本発明の排他的論理和群１２の一構成例のブロ
ック図

【図９】本発明の比較器１３の構成のブロック図

【図１０】分配器１３２の一構成例のブロック図

【図１１】選択器１３８の構成のブロック図

【図１２】本発明により生成される系列を説明する模式
図

【図１３】ターボ符号化器のブロック図

【符号の説明】

１１：シフトレジスタ、１２，１２ａ，１２ｂ，２１：
排他的論理和群、１３：比較器、２２：記憶回路、２
３，１３１：結合器、２４，１３４〜１３７：レジスタ
比較器、２５，１３８１〜１３８４：スイッチ、１３
２：分配器、１３８：選択器、３１，３３：再帰的組織
畳み込み符号化器、３２：インターリーバ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｌ 1/00 Ｈ０４Ｌ 1/00 ＡＦ

Claims

【特許請求の範囲】

【請求項１】Ｋ段で構成されるシフトレジスタの所定
段に対して、擬似ランダム符号系列を生成するようなモ
ジュロ２の加算を行い、該演算を未来Ｘサンプル時点ま
でに対して行う排他的論理和群と、該排他的論理和群の
演算結果と上記シフトレジスタのレジスタ値とを比較
し、比較結果を上記シフトレジスタにフィードバック入
力する手段を有し、任意周期ｎの擬似乱数系列を発生す
ることを特徴とする乱数発生器。
【請求項２】Ｋ段で構成されるシフトレジスタの所定
段に対して、擬似ランダム符号系列を生成するようなモ
ジュロ２の加算を行い、該演算を未来Ｘサンプル時点ま
でに対して行う排他的論理和群と、該排他的論理和群の
演算結果と上記シフトレジスタのレジスタ値から、次サ
ンプル時点での当該シフトレジスタのレジスタ値が、任
意周期ｎの値を超えないよう更新を行う比較器を有し、
上記シフトレジスタのレジスタ値が任意周期ｎの擬似乱
数系列として生成されることを特徴とする乱数発生器。
【請求項３】Ｋ段で構成されるシフトレジスタの所定
段に対して、擬似ランダム符号系列を生成するようなモ
ジュロ２の加算を行う排他的論理群と、該排他的論理和
群の出力結果と上記シフトレジスタのレジスタ値から、
次サンプル時点でのシフトレジスタ値を算出し、該算出
結果が任意周期ｎの値を超えた場合には記憶回路に記憶
してある値を次サンプル時点で上記シフトレジスタの更
新値として出力し、上記算出結果が任意周期ｎ以下の場
合には当該シフトレジスタ値をそのまま出力する選択手
段を有し、上記シフトレジスタのレジスタ値が任意周期
ｎの擬似乱数系列として生成されることを特徴とする乱
数発生器。
【請求項４】請求項１乃至３において、上記乱数発生
器を直交周波数分割多重システムのインターリーバのメ
モリアドレス発生器としたことを特徴とする乱数発生
器。
【請求項５】請求項１乃至３において、上記乱数発生
器を、ターボ符号器及び復号器の少なくとも何れか一方
のインターリーバのメモリアドレス発生器としたことを
特徴とする乱数発生器。