JP2003169072A - 伝送速度変換方法およびインタフェース変換装置 - Google Patents
伝送速度変換方法およびインタフェース変換装置Info
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- JP2003169072A JP2003169072A JP2001366114A JP2001366114A JP2003169072A JP 2003169072 A JP2003169072 A JP 2003169072A JP 2001366114 A JP2001366114 A JP 2001366114A JP 2001366114 A JP2001366114 A JP 2001366114A JP 2003169072 A JP2003169072 A JP 2003169072A
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- 238000006243 chemical reaction Methods 0.000 claims description 66
- 238000010586 diagram Methods 0.000 description 7
- 230000001629 suppression Effects 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 必要最小限の容量のメモリを使用し、かつ、
データの廃棄を発生することなく伝送速度の変換を行う
ことができる伝送速度変換方法およびインタフェース変
換装置を提供する。 【解決手段】 パケットの制御及び転送をするスイッチ
部から送出されたデータをＦＩＦＯメモリに一時蓄積し
て伝送速度を変換し、伝送路側へデータを送出すること
により、イーサネット（登録商標）インタフェースと伝
送路インタフェースとの間の伝送速度を変換する伝送速
度変換方法において、スイッチ部にポーズパケットを送
信し、スイッチ部からＦＩＦＯメモリへのデータ出力を
抑制する
データの廃棄を発生することなく伝送速度の変換を行う
ことができる伝送速度変換方法およびインタフェース変
換装置を提供する。 【解決手段】 パケットの制御及び転送をするスイッチ
部から送出されたデータをＦＩＦＯメモリに一時蓄積し
て伝送速度を変換し、伝送路側へデータを送出すること
により、イーサネット（登録商標）インタフェースと伝
送路インタフェースとの間の伝送速度を変換する伝送速
度変換方法において、スイッチ部にポーズパケットを送
信し、スイッチ部からＦＩＦＯメモリへのデータ出力を
抑制する
Description
【０００１】
【発明の属する技術分野】本発明は、イーサネット（登
録商標）インタフェース（１００ＢＡＳＥ−Ｔｘ，１０
ＢＡＳＥ−Ｔ等）と伝送路インタフェース（専用線イン
タフェース）との間の伝送速度変換方法およびインタフ
ェース変換装置に関する。
録商標）インタフェース（１００ＢＡＳＥ−Ｔｘ，１０
ＢＡＳＥ−Ｔ等）と伝送路インタフェース（専用線イン
タフェース）との間の伝送速度変換方法およびインタフ
ェース変換装置に関する。
【０００２】
【従来の技術】イーサネットインタフェースにおけるイ
ーサネットフレームは、可変長かつ非同期のフレームで
あり、伝送速度は、１００Ｍbit/s（１００ＢＡＳＥ−
Ｔ），１０Ｍbit/s（１０ＢＡＳＥ−Ｔ）等である。一
方、伝送路インタフェースのフレームは、固定長かつ同
期しており、伝送速度は、６４ｋbit/s〜６．３Ｍbit/s
等である。通常、非同期で伝送速度が異なるインタフェ
ースの伝送速度の変換を行う場合は、大容量のメモリを
使用して、このメモリをバッファとして変換を行ってい
る。
ーサネットフレームは、可変長かつ非同期のフレームで
あり、伝送速度は、１００Ｍbit/s（１００ＢＡＳＥ−
Ｔ），１０Ｍbit/s（１０ＢＡＳＥ−Ｔ）等である。一
方、伝送路インタフェースのフレームは、固定長かつ同
期しており、伝送速度は、６４ｋbit/s〜６．３Ｍbit/s
等である。通常、非同期で伝送速度が異なるインタフェ
ースの伝送速度の変換を行う場合は、大容量のメモリを
使用して、このメモリをバッファとして変換を行ってい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
イーサネットインタフェース−伝送路インタフェース間
のインタフェース変換装置は、大容量のＦＩＦＯメモリ
を使用するため、装置の価格が高くなると云う問題点が
ある。また、高速側（イーサネットインタフェース）か
ら一度にデータが送られてくると、メモリが一杯になり
データの廃棄が発生してしまうという問題点がある。
イーサネットインタフェース−伝送路インタフェース間
のインタフェース変換装置は、大容量のＦＩＦＯメモリ
を使用するため、装置の価格が高くなると云う問題点が
ある。また、高速側（イーサネットインタフェース）か
ら一度にデータが送られてくると、メモリが一杯になり
データの廃棄が発生してしまうという問題点がある。
【０００４】本発明は、前述した問題点に鑑みてなされ
たものであり、その目的は、必要最小限の容量のメモリ
を使用し、かつ、データの廃棄を発生することなく伝送
速度の変換を行うことができる伝送速度変換方法および
インタフェース変換装置を提供することである。
たものであり、その目的は、必要最小限の容量のメモリ
を使用し、かつ、データの廃棄を発生することなく伝送
速度の変換を行うことができる伝送速度変換方法および
インタフェース変換装置を提供することである。
【０００５】
【課題を解決するための手段】本発明に係る伝送速度変
換方法は、請求項１に記載したように、パケットの制御
及び転送をするスイッチ部から送出されたデータをＦＩ
ＦＯメモリに一時蓄積して伝送速度を変換し、伝送路側
へデータを送出することにより、イーサネットインタフ
ェースと伝送路インタフェースとの間の伝送速度を変換
する伝送速度変換方法において、前記スイッチ部にポー
ズパケットを送信し、前記スイッチ部から前記ＦＩＦＯ
メモリへのデータ出力を抑制することを特徴とする。こ
れによって、必要最小限の容量のメモリを使用し、か
つ、データの廃棄を発生することなく伝送速度の変換を
行うことができる
換方法は、請求項１に記載したように、パケットの制御
及び転送をするスイッチ部から送出されたデータをＦＩ
ＦＯメモリに一時蓄積して伝送速度を変換し、伝送路側
へデータを送出することにより、イーサネットインタフ
ェースと伝送路インタフェースとの間の伝送速度を変換
する伝送速度変換方法において、前記スイッチ部にポー
ズパケットを送信し、前記スイッチ部から前記ＦＩＦＯ
メモリへのデータ出力を抑制することを特徴とする。こ
れによって、必要最小限の容量のメモリを使用し、か
つ、データの廃棄を発生することなく伝送速度の変換を
行うことができる
【０００６】また、本発明に係る伝送速度変換方法は、
請求項２に記載したように、前記ＦＩＦＯメモリのデー
タ量が、少なくともポーズ設定用閾値以上の状態から、
残りのデータ量がポーズ設定用閾値未満となった時に、
前記スイッチ部から前記ＦＩＦＯメモリへのデータ出力
を抑制することを特徴とする。これによって、ＦＩＦＯ
メモリにおけるデータの廃棄の発生を確実に防ぐことが
出来る。
請求項２に記載したように、前記ＦＩＦＯメモリのデー
タ量が、少なくともポーズ設定用閾値以上の状態から、
残りのデータ量がポーズ設定用閾値未満となった時に、
前記スイッチ部から前記ＦＩＦＯメモリへのデータ出力
を抑制することを特徴とする。これによって、ＦＩＦＯ
メモリにおけるデータの廃棄の発生を確実に防ぐことが
出来る。
【０００７】また、本発明に係る伝送速度変換方法は、
請求項３に記載したように、前記ＦＩＦＯメモリが空に
ならないうちに、前記スイッチ部から前記ＦＩＦＯメモ
リへのデータ出力を再開することを特徴とする。これに
よって、ＦＩＦＯメモリが空になってしまうことによる
データ転送の中断を防ぐことができる。
請求項３に記載したように、前記ＦＩＦＯメモリが空に
ならないうちに、前記スイッチ部から前記ＦＩＦＯメモ
リへのデータ出力を再開することを特徴とする。これに
よって、ＦＩＦＯメモリが空になってしまうことによる
データ転送の中断を防ぐことができる。
【０００８】また、本発明に係る伝送速度変換方法は、
請求項４に記載したように、前記ＦＩＦＯメモリのデー
タ量が、少なくともポーズ解除用閾値以上の状態から、
残りのデータ量がポーズ解除用閾値未満となった時に、
前記スイッチ部から前記ＦＩＦＯメモリへのデータ出力
を再開することを特徴とする。これによって、スイッチ
部へのポーズパケット送信中にＦＩＦＯメモリから送出
されるデータ量を考慮に入れて、データ転送の中断を防
ぐことができる。
請求項４に記載したように、前記ＦＩＦＯメモリのデー
タ量が、少なくともポーズ解除用閾値以上の状態から、
残りのデータ量がポーズ解除用閾値未満となった時に、
前記スイッチ部から前記ＦＩＦＯメモリへのデータ出力
を再開することを特徴とする。これによって、スイッチ
部へのポーズパケット送信中にＦＩＦＯメモリから送出
されるデータ量を考慮に入れて、データ転送の中断を防
ぐことができる。
【０００９】また、本発明に係る伝送速度変換方法は、
請求項５に記載したように、前記ＦＩＦＯメモリのデー
タ量が、ポーズ設定用閾値より空きが少ない状態が継続
している間は、ポーズ設定時間より短い周期でポーズパ
ケットを再送信することを特徴とする。これによって、
ポーズ時間が切れる前に新たにポーズ設定することがで
きるので、スイッチ部からの出力が再開されることがな
い。
請求項５に記載したように、前記ＦＩＦＯメモリのデー
タ量が、ポーズ設定用閾値より空きが少ない状態が継続
している間は、ポーズ設定時間より短い周期でポーズパ
ケットを再送信することを特徴とする。これによって、
ポーズ時間が切れる前に新たにポーズ設定することがで
きるので、スイッチ部からの出力が再開されることがな
い。
【００１０】また、本発明に係る伝送速度変換方法は、
請求項６に記載したように、前記ポーズパケットを送信
する必要が生じた場合に、前記スイッチ部に対して他の
パケットを送信中の場合は、当該他のパケットの送信を
一旦中断し、前記ポーズパケットを送信し、前記ポーズ
パケットを送信した後に、中断した前記他のパケットを
先頭から送信し直すことを特徴とする。これによって、
ポーズパケットを優先的にスイッチ部に送信することが
でき、ポーズパケットによるＦＩＦＯメモリの制御を確
実にすることができる。
請求項６に記載したように、前記ポーズパケットを送信
する必要が生じた場合に、前記スイッチ部に対して他の
パケットを送信中の場合は、当該他のパケットの送信を
一旦中断し、前記ポーズパケットを送信し、前記ポーズ
パケットを送信した後に、中断した前記他のパケットを
先頭から送信し直すことを特徴とする。これによって、
ポーズパケットを優先的にスイッチ部に送信することが
でき、ポーズパケットによるＦＩＦＯメモリの制御を確
実にすることができる。
【００１１】本発明に係るインタフェース変換装置は、
請求項７に記載したように、イーサネットインタフェー
スと伝送路インタフェースとの間の伝送速度を変換する
インタフェース変換装置であって、パケットの制御及び
転送をするスイッチ部と、前記スイッチ部から送出され
たデータをＦＩＦＯメモリに一時蓄積して伝送速度を変
換し、伝送路側へデータを送出する速度変換部と、を具
備し、前記スイッチ部にポーズパケットを送信する制御
手段を有することを特徴とする。上記構成により、必要
最小限の容量のメモリで構成でき、かつ、データの廃棄
を発生することなく伝送速度の変換を行うことができる
インタフェース変換装置が得られる。
請求項７に記載したように、イーサネットインタフェー
スと伝送路インタフェースとの間の伝送速度を変換する
インタフェース変換装置であって、パケットの制御及び
転送をするスイッチ部と、前記スイッチ部から送出され
たデータをＦＩＦＯメモリに一時蓄積して伝送速度を変
換し、伝送路側へデータを送出する速度変換部と、を具
備し、前記スイッチ部にポーズパケットを送信する制御
手段を有することを特徴とする。上記構成により、必要
最小限の容量のメモリで構成でき、かつ、データの廃棄
を発生することなく伝送速度の変換を行うことができる
インタフェース変換装置が得られる。
【００１２】また、本発明に係るインタフェース変換装
置は、請求項８に記載したように、パラレルデータをＲ
ＭＩＩ（Reduce Media Independent Interface）データ
に変換するパラレルシリアル変換部を有し、当該パラレ
ルシリアル変換部は、前記制御手段よりポーズ送出の指
示を受けた場合に、ポーズパケットをスイッチ部に送出
することを特徴とする。上記構成により、パラレルシリ
アル変換部より伝送路からのデータと同様に送出され、
スイッチ部の同じ入力端子から入力させる構成とするこ
とができる。
置は、請求項８に記載したように、パラレルデータをＲ
ＭＩＩ（Reduce Media Independent Interface）データ
に変換するパラレルシリアル変換部を有し、当該パラレ
ルシリアル変換部は、前記制御手段よりポーズ送出の指
示を受けた場合に、ポーズパケットをスイッチ部に送出
することを特徴とする。上記構成により、パラレルシリ
アル変換部より伝送路からのデータと同様に送出され、
スイッチ部の同じ入力端子から入力させる構成とするこ
とができる。
【００１３】また、本発明に係るインタフェース変換装
置は、請求項９に記載したように、前記スイッチ部は、
受信した前記ポーズパケットにより、前記スイッチ部か
ら前記ＦＩＦＯメモリへのデータ出力を抑制する手段
と、前記スイッチ部から前記ＦＩＦＯメモリへのデータ
出力を再開する手段と、を有することを特徴とする。上
記構成により、必要最小限の容量のメモリで構成でき、
かつ、データの廃棄を発生することなく伝送速度の変換
をすることができるインタフェース変換装置が得られ
る。
置は、請求項９に記載したように、前記スイッチ部は、
受信した前記ポーズパケットにより、前記スイッチ部か
ら前記ＦＩＦＯメモリへのデータ出力を抑制する手段
と、前記スイッチ部から前記ＦＩＦＯメモリへのデータ
出力を再開する手段と、を有することを特徴とする。上
記構成により、必要最小限の容量のメモリで構成でき、
かつ、データの廃棄を発生することなく伝送速度の変換
をすることができるインタフェース変換装置が得られ
る。
【００１４】
【発明の実施の形態】以下、本発明に係る実施の形態を
図面に基づいて詳細に説明する。図１は、本実施の形態
に係るインタフェース変換装置の機能ブロックの構成を
示す図である。図１に示すように、インタフェース変換
装置１０は、イーサネット側インタフェース１１と、物
理レイヤインタフェース１２と、スイッチ部１３（制御
手段および伝送手段）と、速度変換部１４と、伝送路側
インタフェース１５とによって構成されている。
図面に基づいて詳細に説明する。図１は、本実施の形態
に係るインタフェース変換装置の機能ブロックの構成を
示す図である。図１に示すように、インタフェース変換
装置１０は、イーサネット側インタフェース１１と、物
理レイヤインタフェース１２と、スイッチ部１３（制御
手段および伝送手段）と、速度変換部１４と、伝送路側
インタフェース１５とによって構成されている。
【００１５】次に、本実施の形態に係る伝送速度変換方
法を、図２に示すインタフェース変換装置の速度変換部
１４の内部ブロック図を用いて説明する。図２に示すよ
うに、伝送路側から入力した信号は、伝送路側インタフ
ェース１５のフレーム終端部２１を通り、（第２の）シ
リアルパラレル変換部２２は、伝送路のシリアルデータ
をパラレルデータに変換する。この変換の際に、カプセ
リングされたフレームを認識し、フレーム以外は廃棄す
る。
法を、図２に示すインタフェース変換装置の速度変換部
１４の内部ブロック図を用いて説明する。図２に示すよ
うに、伝送路側から入力した信号は、伝送路側インタフ
ェース１５のフレーム終端部２１を通り、（第２の）シ
リアルパラレル変換部２２は、伝送路のシリアルデータ
をパラレルデータに変換する。この変換の際に、カプセ
リングされたフレームを認識し、フレーム以外は廃棄す
る。
【００１６】シリアルパラレル変換部２２から送出され
たパラレルデータは、伝送速度変換用の（第２の）ＦＩ
ＦＯメモリ２３に入力する。このＦＩＦＯメモリ２３の
容量は、例えば、８０ｋビットである。（第２の）制御
回路２４は、ＦＩＦＯメモリ２３の書き込みアドレスお
よび読み出しアドレスを制御する。
たパラレルデータは、伝送速度変換用の（第２の）ＦＩ
ＦＯメモリ２３に入力する。このＦＩＦＯメモリ２３の
容量は、例えば、８０ｋビットである。（第２の）制御
回路２４は、ＦＩＦＯメモリ２３の書き込みアドレスお
よび読み出しアドレスを制御する。
【００１７】ＦＩＦＯメモリ２３から送出されたパラレ
ルデータは、アンパック部２５に入力する。アンパック
部２５は、カプセリングされたデータを元通りに復元す
る。この際に、プリアンブル，ＳＦＤを付加する。
ルデータは、アンパック部２５に入力する。アンパック
部２５は、カプセリングされたデータを元通りに復元す
る。この際に、プリアンブル，ＳＦＤを付加する。
【００１８】アンパック部２５から送出されたデータ
は、１フレーム分の送信バッファであるフレームバッフ
ァ２６を介して、（第２の）パラレルシリアル変換部２
７に送出される。
は、１フレーム分の送信バッファであるフレームバッフ
ァ２６を介して、（第２の）パラレルシリアル変換部２
７に送出される。
【００１９】パラレルシリアル変換部２７は、パラレル
データをＲＭＩＩ（Reduce Media Independent Interfa
ce）データに変換する。また、（第１の）制御回路３２
よりポーズ送出の指示を受けた場合は、ポーズパケット
をスイッチ部１３に送出する。パケットの制御及び転送
をするスイッチ部１３は、伝送路側を伝送速度１０Ｍbi
t/s，全二重，フロー制御有りの設定とする。
データをＲＭＩＩ（Reduce Media Independent Interfa
ce）データに変換する。また、（第１の）制御回路３２
よりポーズ送出の指示を受けた場合は、ポーズパケット
をスイッチ部１３に送出する。パケットの制御及び転送
をするスイッチ部１３は、伝送路側を伝送速度１０Ｍbi
t/s，全二重，フロー制御有りの設定とする。
【００２０】（第１の）シリアルパラレル変換部２９
は、ＲＭＩＩデータをパラレルデータに変換する。シリ
アルパラレル変換部２９から送出されたデータは、パッ
ク部３０に入力し、プリアンブル，ＳＦＤを削除し、カ
プセリング化する。
は、ＲＭＩＩデータをパラレルデータに変換する。シリ
アルパラレル変換部２９から送出されたデータは、パッ
ク部３０に入力し、プリアンブル，ＳＦＤを削除し、カ
プセリング化する。
【００２１】パック部３０から送出されたデータは、
（第１の）ＦＩＦＯメモリ３１に入力し、伝送速度が変
換される。このＦＩＦＯメモリ２３の容量は、例えば、
８０ｋビットである。（第１の）制御回路３２は、ＦＩ
ＦＯメモリ３１の書き込みアドレスおよび読み出しアド
レスを制御する。また、ＦＩＦＯメモリ３１の空き容量
が減少した場合、スイッチ部１３に、ポーズパケットを
送るように制御する（イーサネット側から大量にデータ
が送られると、ＦＩＦＯメモリ３１が一杯になってしま
い、データの廃棄が発生してしまうため）。
（第１の）ＦＩＦＯメモリ３１に入力し、伝送速度が変
換される。このＦＩＦＯメモリ２３の容量は、例えば、
８０ｋビットである。（第１の）制御回路３２は、ＦＩ
ＦＯメモリ３１の書き込みアドレスおよび読み出しアド
レスを制御する。また、ＦＩＦＯメモリ３１の空き容量
が減少した場合、スイッチ部１３に、ポーズパケットを
送るように制御する（イーサネット側から大量にデータ
が送られると、ＦＩＦＯメモリ３１が一杯になってしま
い、データの廃棄が発生してしまうため）。
【００２２】（第１の）パラレルシリアル変換部３３
は、ＦＩＦＯメモリ３１から送出されたパラレルデータ
を伝送路のシリアルデータに変換し、伝送路側インタフ
ェース１５のフレーム生成部３４に送出する。そして、
フレーム生成部３４で伝送路フレームに構成されて伝送
路に送出される。
は、ＦＩＦＯメモリ３１から送出されたパラレルデータ
を伝送路のシリアルデータに変換し、伝送路側インタフ
ェース１５のフレーム生成部３４に送出する。そして、
フレーム生成部３４で伝送路フレームに構成されて伝送
路に送出される。
【００２３】本実施の形態の伝送速度変換方法の特徴
は、データの廃棄を防ぐために、ＦＩＦＯメモリ３１の
空き容量が一定値以下となった場合、ポーズパケットを
スイッチ部１３に送出し、スイッチ部１３からのデータ
送信を一時停止させてデータの廃棄を抑えるようにする
ものである。ポーズパケットは、通常、全二重方式のイ
ーサネット間でフロー制御のために使用されるパケット
であるが、本実施の形態の伝送速度変換方法は、このポ
ーズパケットを、次に述べる制御によって、送出するタ
イミングおよび解除するタイミングを制御するものであ
る。
は、データの廃棄を防ぐために、ＦＩＦＯメモリ３１の
空き容量が一定値以下となった場合、ポーズパケットを
スイッチ部１３に送出し、スイッチ部１３からのデータ
送信を一時停止させてデータの廃棄を抑えるようにする
ものである。ポーズパケットは、通常、全二重方式のイ
ーサネット間でフロー制御のために使用されるパケット
であるが、本実施の形態の伝送速度変換方法は、このポ
ーズパケットを、次に述べる制御によって、送出するタ
イミングおよび解除するタイミングを制御するものであ
る。
【００２４】以下、本実施の形態の伝送速度変換方法に
おける制御の方法について、図３を参照して、詳細に説
明する。図３は、ＦＩＦＯメモリ３１の蓄積データ量と
「ポーズ設定」または「ポーズ解除」のポーズパケット
送出タイミングとの関係を示す図である。図４は、ポー
ズパケットのフレーム構成である。
おける制御の方法について、図３を参照して、詳細に説
明する。図３は、ＦＩＦＯメモリ３１の蓄積データ量と
「ポーズ設定」または「ポーズ解除」のポーズパケット
送出タイミングとの関係を示す図である。図４は、ポー
ズパケットのフレーム構成である。
【００２５】図４に示すように、ポーズパケットのフレ
ームは、プリアンブル（７オクテット）、ＳＦＤ（１オ
クテット）、宛先アドレス（６オクテット）、送信元ア
ドレス（６オクテット）、長さ／タイプ（２オクテッ
ト）、操作コード（２オクテット）、中断時間（２オク
テット）、バディング（４２オクテット）、ＦＣＳ（４
オクテット）で構成される。
ームは、プリアンブル（７オクテット）、ＳＦＤ（１オ
クテット）、宛先アドレス（６オクテット）、送信元ア
ドレス（６オクテット）、長さ／タイプ（２オクテッ
ト）、操作コード（２オクテット）、中断時間（２オク
テット）、バディング（４２オクテット）、ＦＣＳ（４
オクテット）で構成される。
【００２６】（制御１） スイッチ部１３から伝送路側
のＦＩＦＯメモリ３１へ出力されるデータを抑制する。
スイッチ部１３に対して「ポーズ設定」のポーズパケッ
トを送ることで、スイッチ部１３からのパケット出力を
停止させる。このときのポーズ時間はポーズパケットに
格納した中断時間（図４参照）によって指定される。例
えば、中断時間の最大値「0xffff」＝６５５５３６の場
合のポーズ時間は次の（Ａ）の通りである。（なお、0x
ffffは１６進数のffffを示し、以下同様に表記する。） ６５５５３６×５１．２μｓ（伝送速度１０Ｍbit/s時）＝３．３６ｓ・・・ （Ａ） となる。
のＦＩＦＯメモリ３１へ出力されるデータを抑制する。
スイッチ部１３に対して「ポーズ設定」のポーズパケッ
トを送ることで、スイッチ部１３からのパケット出力を
停止させる。このときのポーズ時間はポーズパケットに
格納した中断時間（図４参照）によって指定される。例
えば、中断時間の最大値「0xffff」＝６５５５３６の場
合のポーズ時間は次の（Ａ）の通りである。（なお、0x
ffffは１６進数のffffを示し、以下同様に表記する。） ６５５５３６×５１．２μｓ（伝送速度１０Ｍbit/s時）＝３．３６ｓ・・・ （Ａ） となる。
【００２７】スイッチ部１３に対して「ポーズ設定」の
ポーズパケット送信時に、スイッチ部１３から出力途中
のパケットは終わりまで出力され、次のパケット送信が
停止される。
ポーズパケット送信時に、スイッチ部１３から出力途中
のパケットは終わりまで出力され、次のパケット送信が
停止される。
【００２８】（制御２） スイッチ部１３からＦＩＦＯ
メモリ３１へのデータ出力を再開する。スイッチ部１３
に対して、「ポーズ解除」のポーズパケットを送信する
ことでスイッチ部１３からのパケットの出力を再開させ
る。「ポーズ解除」は、ポーズパケットの中断時間を
「0x0000」＝０とする。０×５１．２μｓ（伝送速度１
０Ｍbit/s時）＝０ｓ、つまり、ポーズ時間は０とな
る。
メモリ３１へのデータ出力を再開する。スイッチ部１３
に対して、「ポーズ解除」のポーズパケットを送信する
ことでスイッチ部１３からのパケットの出力を再開させ
る。「ポーズ解除」は、ポーズパケットの中断時間を
「0x0000」＝０とする。０×５１．２μｓ（伝送速度１
０Ｍbit/s時）＝０ｓ、つまり、ポーズ時間は０とな
る。
【００２９】（制御３） スイッチ部１３へのポーズパ
ケットを優先的に送信する。ポーズパケットを送信する
必要が生じた場合に、スイッチ部１３に対して他のパケ
ットを送信中の場合は、他のパケットの送信を一旦中断
し、ポーズパケットを送信することとする。そして、ポ
ーズパケット送信後に中断した他のパケットを先頭から
送信し直す。
ケットを優先的に送信する。ポーズパケットを送信する
必要が生じた場合に、スイッチ部１３に対して他のパケ
ットを送信中の場合は、他のパケットの送信を一旦中断
し、ポーズパケットを送信することとする。そして、ポ
ーズパケット送信後に中断した他のパケットを先頭から
送信し直す。
【００３０】スイッチ部１３へのポーズパケット送信時
間は、例えば、伝送速度が１０Ｍのときには、 （８＋６４）byte×０．８（μｓ／byte）＝５７．６（μｓ）・・・（Ｂ） となる。
間は、例えば、伝送速度が１０Ｍのときには、 （８＋６４）byte×０．８（μｓ／byte）＝５７．６（μｓ）・・・（Ｂ） となる。
【００３１】ポーズパケット送信に要する時間でＦＩＦ
Ｏメモリ３１から伝送路側へ出力されるデータ量は、 （Ｂ）の値／１．３３（伝送速度６Ｍbit/s時）（μｓ／byte）＝４３．３（b yte）・・・（Ｃ） となる（（Ｃ）はポーズ解除用閾値）。
Ｏメモリ３１から伝送路側へ出力されるデータ量は、 （Ｂ）の値／１．３３（伝送速度６Ｍbit/s時）（μｓ／byte）＝４３．３（b yte）・・・（Ｃ） となる（（Ｃ）はポーズ解除用閾値）。
【００３２】スイッチ部１３からＦＩＦＯメモリ３１へ
のデータ出力タイミングは次に述べる通りである。ＦＩ
ＦＯメモリ３１内のデータが空にならないようにするた
めには、ＦＩＦＯメモリ３１のデータ量が少なくともポ
ーズ解除用閾値（Ｃ）の値以上の状態から、残り（Ｃ）
の値未満となった時に、スイッチ部１３からＦＩＦＯメ
モリ３１へのデータ出力を再開させる必要がある。
のデータ出力タイミングは次に述べる通りである。ＦＩ
ＦＯメモリ３１内のデータが空にならないようにするた
めには、ＦＩＦＯメモリ３１のデータ量が少なくともポ
ーズ解除用閾値（Ｃ）の値以上の状態から、残り（Ｃ）
の値未満となった時に、スイッチ部１３からＦＩＦＯメ
モリ３１へのデータ出力を再開させる必要がある。
【００３３】スイッチ部１３からの１フレーム出力で、
ＦＩＦＯメモリ３１に入力されるデータ量は以下のよう
になる。スイッチ部１３からは、最大１５３６byteのフ
レームが出力される。フレームはパック部３０で独自の
カプセリングが行われ、ＦＩＦＯメモリ３１へは最大、 １５３６（byte）×２＋２（byte）＝３０７４（byte）・・・・（Ｄ） が入力される。
ＦＩＦＯメモリ３１に入力されるデータ量は以下のよう
になる。スイッチ部１３からは、最大１５３６byteのフ
レームが出力される。フレームはパック部３０で独自の
カプセリングが行われ、ＦＩＦＯメモリ３１へは最大、 １５３６（byte）×２＋２（byte）＝３０７４（byte）・・・・（Ｄ） が入力される。
【００３４】スイッチ部１３からＦＩＦＯメモリ３１へ
の出力抑制タイミングは次に述べる通りである。中断時
間が「0xffff」のポーズパケットを送信するときに、ス
イッチ部１３から出力途中のパケットは、終わりまで出
力されることからＦＩＦＯメモリ３１の空き容量は少な
くとも（Ｄ）の値以上が必要であり、ポーズパケット送
信に要する時間を考慮すると、 （Ｄ）の値＋６４（byte）×２＋２（byte）＝３２０４（byte）・・（Ｅ） 以上必要となる（（Ｅ）はポーズ設定用閾値）。ＦＩＦ
Ｏの空き容量が少なくともポーズ設定用閾値（Ｅ）の値
以上の状態から、残り（Ｅ）の値未満となったときに、
スイッチ部１３からＦＩＦＯメモリ３１への出力を抑制
する必要がある。
の出力抑制タイミングは次に述べる通りである。中断時
間が「0xffff」のポーズパケットを送信するときに、ス
イッチ部１３から出力途中のパケットは、終わりまで出
力されることからＦＩＦＯメモリ３１の空き容量は少な
くとも（Ｄ）の値以上が必要であり、ポーズパケット送
信に要する時間を考慮すると、 （Ｄ）の値＋６４（byte）×２＋２（byte）＝３２０４（byte）・・（Ｅ） 以上必要となる（（Ｅ）はポーズ設定用閾値）。ＦＩＦ
Ｏの空き容量が少なくともポーズ設定用閾値（Ｅ）の値
以上の状態から、残り（Ｅ）の値未満となったときに、
スイッチ部１３からＦＩＦＯメモリ３１への出力を抑制
する必要がある。
【００３５】（制御４） スイッチ部１３からＦＩＦＯ
メモリ３１へ出力されるデータの抑制を継続する。スイ
ッチ部１３に対して中断時間が「0xffff」のポーズパケ
ットを送信して、停止させたスイッチ部１３からの出力
は、「（Ａ）の値」の時間を経過するとポーズ時間が切
れ、スイッチ部１３からの出力が再開される。ＦＩＦＯ
メモリ３１にデータがたまっている場合は、バッファフ
ルにより、データが破棄される可能性がある。スイッチ
部１３からの出力停止状態を継続させる必要がある場合
は、スイッチ部１３に対して、ポーズ時間が切れる前に
ポーズパケットを再送信する必要がある。ＦＩＦＯメモ
リ３１の空き容量は「（Ｅ）の値」以上が必要であり、
よって、この「（Ｅ）の値」より空きが少ない状態が継
続している間は、「（Ａ）の値」より短い周期（図３に
おいては３秒周期）で中断時間が「0xffff」のポーズパ
ケットを再送信する必要がある。
メモリ３１へ出力されるデータの抑制を継続する。スイ
ッチ部１３に対して中断時間が「0xffff」のポーズパケ
ットを送信して、停止させたスイッチ部１３からの出力
は、「（Ａ）の値」の時間を経過するとポーズ時間が切
れ、スイッチ部１３からの出力が再開される。ＦＩＦＯ
メモリ３１にデータがたまっている場合は、バッファフ
ルにより、データが破棄される可能性がある。スイッチ
部１３からの出力停止状態を継続させる必要がある場合
は、スイッチ部１３に対して、ポーズ時間が切れる前に
ポーズパケットを再送信する必要がある。ＦＩＦＯメモ
リ３１の空き容量は「（Ｅ）の値」以上が必要であり、
よって、この「（Ｅ）の値」より空きが少ない状態が継
続している間は、「（Ａ）の値」より短い周期（図３に
おいては３秒周期）で中断時間が「0xffff」のポーズパ
ケットを再送信する必要がある。
【００３６】なお、イーサネットインタフェース，伝送
路インタフェースの伝送速度は、本発明を達成できるも
のであれば任意であり、限定されない。例えば、イーサ
ネットインタフェースの伝送速度は、１００Ｍbit/s
（１００ＢＡＳＥ−Ｔ），１０Ｍbit/s（１０ＢＡＳＥ
−Ｔ）等を適用することができる。また、伝送路インタ
フェースの伝送速度は、６４ｋbit/s〜６．３Ｍbit/s等
を適用することができる。
路インタフェースの伝送速度は、本発明を達成できるも
のであれば任意であり、限定されない。例えば、イーサ
ネットインタフェースの伝送速度は、１００Ｍbit/s
（１００ＢＡＳＥ−Ｔ），１０Ｍbit/s（１０ＢＡＳＥ
−Ｔ）等を適用することができる。また、伝送路インタ
フェースの伝送速度は、６４ｋbit/s〜６．３Ｍbit/s等
を適用することができる。
【００３７】
【発明の効果】以上詳記したように、本発明によれば、
請求項１に記載したように、パケットの制御及び転送を
するスイッチ部から送出されたデータをＦＩＦＯメモリ
に一時蓄積して伝送速度を変換し、伝送路側へデータを
送出することにより、イーサネットインタフェースと伝
送路インタフェースとの間の伝送速度を変換する伝送速
度変換方法において、スイッチ部にポーズパケットを送
信し、スイッチ部からＦＩＦＯメモリへのデータ出力を
抑制することによって、必要最小限の容量のメモリを使
用し、かつ、データの廃棄を発生することなく伝送速度
の変換を行うことができる。
請求項１に記載したように、パケットの制御及び転送を
するスイッチ部から送出されたデータをＦＩＦＯメモリ
に一時蓄積して伝送速度を変換し、伝送路側へデータを
送出することにより、イーサネットインタフェースと伝
送路インタフェースとの間の伝送速度を変換する伝送速
度変換方法において、スイッチ部にポーズパケットを送
信し、スイッチ部からＦＩＦＯメモリへのデータ出力を
抑制することによって、必要最小限の容量のメモリを使
用し、かつ、データの廃棄を発生することなく伝送速度
の変換を行うことができる。
【００３８】また、本発明によれば、請求項２に記載し
たように、ＦＩＦＯメモリのデータ量が、少なくともポ
ーズ設定用閾値以上の状態から、残りのデータ量がポー
ズ設定用閾値未満となった時に、スイッチ部からＦＩＦ
Ｏメモリへのデータ出力を抑制することによって、ＦＩ
ＦＯメモリにおけるデータの廃棄の発生を確実に防ぐこ
とができる。
たように、ＦＩＦＯメモリのデータ量が、少なくともポ
ーズ設定用閾値以上の状態から、残りのデータ量がポー
ズ設定用閾値未満となった時に、スイッチ部からＦＩＦ
Ｏメモリへのデータ出力を抑制することによって、ＦＩ
ＦＯメモリにおけるデータの廃棄の発生を確実に防ぐこ
とができる。
【００３９】また、本発明によれば、請求項３に記載し
たように、前記ＦＩＦＯメモリが空にならないうちに、
スイッチ部からＦＩＦＯメモリへのデータ出力を再開す
ることによって、ＦＩＦＯメモリが空になってしまうこ
とによるデータ転送の中断を防ぐことができる。
たように、前記ＦＩＦＯメモリが空にならないうちに、
スイッチ部からＦＩＦＯメモリへのデータ出力を再開す
ることによって、ＦＩＦＯメモリが空になってしまうこ
とによるデータ転送の中断を防ぐことができる。
【００４０】また、本発明によれば、請求項４に記載し
たように、前記ＦＩＦＯメモリのデータ量が、少なくと
もポーズ解除用閾値以上の状態から、残りのデータ量が
ポーズ解除用閾値未満となった時に、前記スイッチ部か
ら前記ＦＩＦＯメモリへのデータ出力を再開することに
よって、スイッチ部へのポーズパケット送信中にＦＩＦ
Ｏメモリから送出されるデータ量を考慮に入れて、デー
タ転送の中断を防ぐことができる。
たように、前記ＦＩＦＯメモリのデータ量が、少なくと
もポーズ解除用閾値以上の状態から、残りのデータ量が
ポーズ解除用閾値未満となった時に、前記スイッチ部か
ら前記ＦＩＦＯメモリへのデータ出力を再開することに
よって、スイッチ部へのポーズパケット送信中にＦＩＦ
Ｏメモリから送出されるデータ量を考慮に入れて、デー
タ転送の中断を防ぐことができる。
【００４１】また、本発明によれば、請求項５に記載し
たように、前記ＦＩＦＯメモリのデータ量が、ポーズ設
定用閾値より空きが少ない状態が継続している間は、ポ
ーズ設定時間より短い周期でポーズパケットを再送信す
ることよって、ポーズ時間が切れる前に新たにポーズ設
定することができるので、スイッチ部からの出力が再開
されることを防ぐことができる。
たように、前記ＦＩＦＯメモリのデータ量が、ポーズ設
定用閾値より空きが少ない状態が継続している間は、ポ
ーズ設定時間より短い周期でポーズパケットを再送信す
ることよって、ポーズ時間が切れる前に新たにポーズ設
定することができるので、スイッチ部からの出力が再開
されることを防ぐことができる。
【００４２】また、本発明によれば、請求項６に記載し
たように、ポーズパケットを送信する必要が生じた場合
に、スイッチ部に対して他のパケットを送信中の場合
は、当該他のパケットの送信を一旦中断し、ポーズパケ
ットを送信し、ポーズパケットを送信した後に、中断し
た他のパケットを先頭から送信し直すことによって、ポ
ーズパケットを優先的にスイッチ部に送信することがで
き、ポーズパケットによるＦＩＦＯメモリの制御を確実
にすることができる。
たように、ポーズパケットを送信する必要が生じた場合
に、スイッチ部に対して他のパケットを送信中の場合
は、当該他のパケットの送信を一旦中断し、ポーズパケ
ットを送信し、ポーズパケットを送信した後に、中断し
た他のパケットを先頭から送信し直すことによって、ポ
ーズパケットを優先的にスイッチ部に送信することがで
き、ポーズパケットによるＦＩＦＯメモリの制御を確実
にすることができる。
【００４３】また、本発明によれば、請求項７に記載し
たように、イーサネットインタフェースと伝送路インタ
フェースとの間のインタフェース変換装置であって、パ
ケットの制御及び転送をするスイッチ部と、スイッチ部
から送出されたデータをＦＩＦＯメモリに一時蓄積して
伝送速度を変換し、伝送路側へデータを送出する速度変
換部と、を具備し、スイッチ部にポーズパケットを送信
する制御手段を有することにより、必要最小限の容量の
メモリで構成でき、かつ、データの廃棄を発生すること
なく伝送速度の変換を行うことができるインタフェース
変換装置を提供することができる。
たように、イーサネットインタフェースと伝送路インタ
フェースとの間のインタフェース変換装置であって、パ
ケットの制御及び転送をするスイッチ部と、スイッチ部
から送出されたデータをＦＩＦＯメモリに一時蓄積して
伝送速度を変換し、伝送路側へデータを送出する速度変
換部と、を具備し、スイッチ部にポーズパケットを送信
する制御手段を有することにより、必要最小限の容量の
メモリで構成でき、かつ、データの廃棄を発生すること
なく伝送速度の変換を行うことができるインタフェース
変換装置を提供することができる。
【００４４】また、本発明によれば、請求項８に記載し
たように、パラレルデータをＲＭＩＩ（Reduce Media I
ndependent Interface）データに変換するパラレルシリ
アル変換部を有し、当該パラレルシリアル変換部は、制
御手段よりポーズ送出の指示を受けた場合に、ポーズパ
ケットをスイッチ部に送出することにより、パラレルシ
リアル変換部より伝送路からのデータと同様に送出さ
れ、スイッチ部の同じ入力端子から入力させる構成のイ
ンタフェース変換装置を提供することができる。
たように、パラレルデータをＲＭＩＩ（Reduce Media I
ndependent Interface）データに変換するパラレルシリ
アル変換部を有し、当該パラレルシリアル変換部は、制
御手段よりポーズ送出の指示を受けた場合に、ポーズパ
ケットをスイッチ部に送出することにより、パラレルシ
リアル変換部より伝送路からのデータと同様に送出さ
れ、スイッチ部の同じ入力端子から入力させる構成のイ
ンタフェース変換装置を提供することができる。
【００４５】また、本発明によれば、請求項９に記載し
たように、スイッチ部は、受信したポーズパケットによ
り、スイッチ部からＦＩＦＯメモリへのデータ出力を抑
制する手段と、スイッチ部からＦＩＦＯメモリへのデー
タ出力を再開する手段と、を有することにより、必要最
小限の容量のメモリで構成でき、かつ、データの廃棄を
発生することなく伝送速度の変換をすることができるイ
ンタフェース変換装置を提供することができる。
たように、スイッチ部は、受信したポーズパケットによ
り、スイッチ部からＦＩＦＯメモリへのデータ出力を抑
制する手段と、スイッチ部からＦＩＦＯメモリへのデー
タ出力を再開する手段と、を有することにより、必要最
小限の容量のメモリで構成でき、かつ、データの廃棄を
発生することなく伝送速度の変換をすることができるイ
ンタフェース変換装置を提供することができる。
【図１】本発明の実施の形態に係るインタフェース変換
装置の機能ブロックの構成を示す図である。
装置の機能ブロックの構成を示す図である。
【図２】実施の形態に係るインタフェース変換装置の速
度変換部の内部ブロック図である。
度変換部の内部ブロック図である。
【図３】（第１の）ＦＩＦＯメモリの蓄積データ量と
「ポーズ設定」または「ポーズ解除」のポーズパケット
送出タイミングとの関係を示す図である。
「ポーズ設定」または「ポーズ解除」のポーズパケット
送出タイミングとの関係を示す図である。
【図４】ポーズパケットのフレーム構成を示す図であ
る。
る。
１０ インタフェース変換装置
１１ イーサネット側インタフェース
１２ 物理レイヤインタフェース
１３ スイッチ部
１４ 速度変換部
１５ 伝送路側インタフェース
２１ フレーム終端部
２２ （第２の）シリアルパラレル変換部
２３ （第２の）ＦＩＦＯメモリ
２４ （第２の）制御回路
２５ アンパック部
２６ フレームバッファ
２７ （第２の）パラレルシリアル変換部
２９ （第１の）シリアルパラレル変換部
３０ パック部
３１ （第１の）ＦＩＦＯメモリ
３２ （第１の）制御回路
３３ （第１の）パラレルシリアル変換部
３４ フレーム生成部
Claims (9)
- 【請求項１】 パケットの制御及び転送をするスイッチ
部から送出されたデータをＦＩＦＯメモリに一時蓄積し
て伝送速度を変換し、伝送路側へデータを送出すること
により、イーサネットインタフェースと伝送路インタフ
ェースとの間の伝送速度を変換する伝送速度変換方法に
おいて、 前記スイッチ部にポーズパケットを送信し、前記スイッ
チ部から前記ＦＩＦＯメモリへのデータ出力を抑制する
ことを特徴とする伝送速度変換方法。 - 【請求項２】 請求項１に記載の伝送速度変換方法であ
って、 前記ＦＩＦＯメモリのデータ量が、少なくともポーズ設
定用閾値以上の状態から、残りのデータ量がポーズ設定
用閾値未満となった時に、前記スイッチ部から前記ＦＩ
ＦＯメモリへのデータ出力を抑制することを特徴とする
伝送速度変換方法。 - 【請求項３】 請求項１又は２に記載の伝送速度変換方
法であって、 前記ＦＩＦＯメモリが空にならないうちに、前記スイッ
チ部から前記ＦＩＦＯメモリへのデータ出力を再開する
ことを特徴とする伝送速度変換方法。 - 【請求項４】 請求項３に記載の伝送速度変換方法であ
って、 前記ＦＩＦＯメモリのデータ量が、少なくともポーズ解
除用閾値以上の状態から、残りのデータ量がポーズ解除
用閾値未満となった時に、前記スイッチ部から前記ＦＩ
ＦＯメモリへのデータ出力を再開することを特徴とする
伝送速度変換方法。 - 【請求項５】 請求項１〜４のいずれかに記載の伝送速
度変換方法であって、 前記ＦＩＦＯメモリのデータ量が、ポーズ設定用閾値よ
り空きが少ない状態が継続している間は、ポーズ設定時
間より短い周期でポーズパケットを再送信することを特
徴とする伝送速度変換方法。 - 【請求項６】 請求項１〜５に記載の伝送速度変換方法
であって、 前記ポーズパケットを送信する必要が生じた場合に、前
記スイッチ部に対して他のパケットを送信中の場合は、
当該他のパケットの送信を一旦中断し、前記ポーズパケ
ットを送信し、前記ポーズパケットを送信した後に、中
断した前記他のパケットを先頭から送信し直すことを特
徴とする伝送速度変換方法。 - 【請求項７】 イーサネットインタフェースと伝送路イ
ンタフェースとの間のインタフェース変換装置であっ
て、 パケットの制御及び転送をするスイッチ部と、 前記スイッチ部から送出されたデータをＦＩＦＯメモリ
に一時蓄積して伝送速度を変換し、伝送路側へデータを
送出する速度変換部と、を具備し、 前記スイッチ部にポーズパケットを送信する制御手段を
有することを特徴とするインタフェース変換装置。 - 【請求項８】 請求項７に記載のインタフェース変換装
置であって、 パラレルデータをＲＭＩＩ（Reduce Media Independent
Interface）データに変換するパラレルシリアル変換部
を有し、 当該パラレルシリアル変換部は、前記制御手段よりポー
ズ送出の指示を受けた場合に、ポーズパケットをスイッ
チ部に送出することを特徴とするインタフェース変換装
置。 - 【請求項９】 請求項７又は８に記載のインタフェース
変換装置であって、 前記スイッチ部は、受信した前記ポーズパケットによ
り、前記スイッチ部から前記ＦＩＦＯメモリへのデータ
出力を抑制する手段と、 前記スイッチ部から前記ＦＩＦＯメモリへのデータ出力
を再開する手段と、を有することを特徴とするインタフ
ェース変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001366114A JP3897094B2 (ja) | 2001-11-30 | 2001-11-30 | インタフェース変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001366114A JP3897094B2 (ja) | 2001-11-30 | 2001-11-30 | インタフェース変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003169072A true JP2003169072A (ja) | 2003-06-13 |
| JP3897094B2 JP3897094B2 (ja) | 2007-03-22 |
Family
ID=19176057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001366114A Expired - Fee Related JP3897094B2 (ja) | 2001-11-30 | 2001-11-30 | インタフェース変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3897094B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208579A (ja) * | 2003-12-24 | 2005-08-04 | Olympus Corp | ズームレンズ鏡筒 |
| JP2006279326A (ja) * | 2005-03-28 | 2006-10-12 | Naohiko Yasui | パケット送受信装置 |
| JP2009540681A (ja) * | 2006-06-05 | 2009-11-19 | フリースケール セミコンダクター インコーポレイテッド | データ通信フロー制御の装置および方法 |
| JP2015185909A (ja) * | 2014-03-20 | 2015-10-22 | 富士通テレコムネットワークス株式会社 | 伝送装置およびポーズフレーム変換方法 |
-
2001
- 2001-11-30 JP JP2001366114A patent/JP3897094B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208579A (ja) * | 2003-12-24 | 2005-08-04 | Olympus Corp | ズームレンズ鏡筒 |
| JP2006279326A (ja) * | 2005-03-28 | 2006-10-12 | Naohiko Yasui | パケット送受信装置 |
| JP2009540681A (ja) * | 2006-06-05 | 2009-11-19 | フリースケール セミコンダクター インコーポレイテッド | データ通信フロー制御の装置および方法 |
| JP2015185909A (ja) * | 2014-03-20 | 2015-10-22 | 富士通テレコムネットワークス株式会社 | 伝送装置およびポーズフレーム変換方法 |
| US9641427B2 (en) | 2014-03-20 | 2017-05-02 | Fujitsu Limited | Transmission device and pause frame conversion method |
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|---|---|
| JP3897094B2 (ja) | 2007-03-22 |
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