JP2003169256A

JP2003169256A - 固体撮像装置

Info

Publication number: JP2003169256A
Application number: JP2001369257A
Authority: JP
Inventors: Yasushi Watanabe; 恭志渡辺
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-12-03
Filing date: 2001-12-03
Publication date: 2003-06-13

Abstract

(57)【要約】【課題】電荷転送不良により発生する残像現象を解消
すると共に、転送ノイズも大幅に低減できる高感度で高
画質の固体撮像装置を提供する。【解決手段】電源供給パルス用垂直走査回路２４は、
電荷転送用垂直走査回路２３から電荷転送パルス電圧Ｖ
ＴＸ（ｉ）のハイレベル電圧をトランスファ用トランジ
スタ２のゲートに供給する信号電荷転送動作後に、トラ
ンスファ用トランジスタ２およびリセット用トランジス
タ３が共にオン時に、リセット用トランジスタ３のドレ
イン端子に供給されるハイレベル電源電圧ＶＤ（ｉ）を
一旦ローレベル電位にする。このため、フォトダイオー
ド１Ａのピンニング層以外の非空乏化表面領域において
熱放出により過剰に排出された電荷が、そのドレイン領
域からのスキミング動作により穴埋めされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、被写体を撮像する
例えばＣＭＯＳイメージャなどの固体撮像装置に関す
る。

【０００２】

【従来の技術】従来、この増幅型固体撮像装置は、縦方
向と横方向にマトリクス状に配列された複数の画素部
と、この複数の画素部の周辺に配設された走査回路とを
有し、この走査回路により複数の画素部から画素データ
を読出し可能になっている。特に、複数の画素部は、各
画素毎に増幅機能を持っている。また、複数の画素部の
画素構成を、その周辺の走査回路を含む駆動回路および
信号処理回路との一体化に有利なＣＭＯＳ構成としたＡ
ＰＳ（Active Pixel Sensor)型イメージセンサが知られ
ている。

【０００３】このＡＰＳ型イメージセンサには、１画素
内に光電変換部、増幅部、画素選択部およびリセット部
を形成する必要がある。また、ＡＰＳ型イメージセンサ
には通常、フォトダイオード（ＰＤ）からなる光電変換
部の他に、増幅部、画素選択部およびリセット部のため
に３個〜４個のＭＯＳ型トランジスタ（Ｔｒ）が用いら
れている。

【０００４】図４は、従来の増幅型固体撮像装置の要部
構成を示す回路図である。図４には、１個のフォトダイ
オード（ＰＤ）と４個のＭＯＳ型トランジスタ（Ｔｒ）
を用いて、ＰＤ＋４Ｔｒ方式としたＡＰＳ型イメージセ
ンサの画素構成例を示している。このＰＤ＋４Ｔｒ方式
は、例えば「A0.6μmCMOS Pinned Photodiode ColorIma
ge Technology」R.M.Guidash et a1.,IEDM Tech.Diges
t,pp927(1997)に開示されている。

【０００５】図４において、増幅型固体撮像装置は、被
写体撮像用の画素部を構成する複数のＡＰＳ型イメージ
センサ１０と、その水平方向周辺に設けられて垂直方向
に行単位で各画素部を走査する垂直走査回路部２０と、
その垂直方向周辺に設けられて水平方向に列単位で各画
素部を走査する水平走査回路部３０とを有している。

【０００６】ＡＰＳ型イメージセンサ１０は、撮像部
（光電変換部）としてのフォトダイオード１と、フォト
ダイオード１に蓄積された信号電荷を転送するトランス
ファ用トランジスタ２（信号転送部）と、駆動端子の一
端（信号電荷検出部ＦＤ）がトランスファ用トランジス
タ２に接続され、その他端が電源線１４に接続されたリ
セット用トランジスタ３（リセット部）と、駆動端子の
一端が電源線１４に接続され、制御端子がトランジスタ
２，３の接続点（信号電荷検出部ＦＤ）に接続された増
幅用トランジスタ４（増幅部）と、増幅用トランジスタ
４の駆動端子の他端が一端に接続された画素選択用トラ
ンジスタ５（画素選択部）とを有している。ＰＤとして
フォトダイオード１が用いられ、４Ｔｒとしてトランジ
スタ２〜５が用いられて、ＰＤ＋４Ｔｒ方式となってい
る。

【０００７】垂直走査回路部２０は、画素選択用垂直走
査回路２１、リセット用垂直走査回路２２および電荷転
送用垂直走査回路２３と、行方向の画素部毎に水平方向
（行方向）にそれぞれ引き出された複数の画素選択クロ
ックライン１５、リセットクロックライン１３および電
荷転送クロックライン１２とを有している。

【０００８】画素選択用垂直走査回路２１には、画素選
択用トランジスタ５の制御端子（ゲート）に接続された
画素選択クロックライン１５の一端が接続されており、
例えばｉ行目の画素選択クロックライン１５を介して駆
動パルス電圧ＶＳＥ（ｉ）が垂直走査回路２１から画素
選択用トランジスタ５のゲートに印加される。

【０００９】リセット用垂直走査回路２２には、リセッ
ト用トランジスタ３の制御端子（ゲート）に接続された
リセットクロックライン１３の一端が接続されており、
例えばｉ行目のリセットクロックライン１３を介して駆
動パルス電圧ＶＲＳ（ｉ）がリセット用垂直走査回路２
２からリセット用トランジスタ３のリセットゲートに印
加される。

【００１０】電荷転送用垂直走査回路２３には、トラン
スファ用トランジスタ２の制御端子（ゲート）に接続さ
れた電荷転送クロックライン１２の一端が接続されてお
り、例えばｉ行目の電荷転送クロックライン１２を介し
て駆動パルス電圧ＶＴＸ（ｉ）が電荷転送用垂直走査回
路２３からトランスファ用トランジスタ２のゲートに印
加される。

【００１１】これらの各駆動パルス電圧ＶＳＥ（ｉ），
ＶＲＳ（ｉ），ＶＴＸ（ｉ）はそれぞれ、図５にて後述
する所定のタイミングで供給される。

【００１２】水平走査回路部３０は、列方向の画素部毎
に垂直方向（列方向）に引き出された複数の垂直信号線
１６と、外部に信号出力するための水平信号線３６と、
各垂直信号線１６上の出力信号を水平信号線３６上に時
系列的に順次信号出力させる水平走査回路３４およびそ
の駆動部とを有している。

【００１３】各列毎の垂直信号線１６には負荷トランジ
スタ１７が接続されている。また、水平信号線３６にも
負荷トランジスタ３３が接続されている。垂直信号線１
６上の出力信号は、上記駆動部を構成する駆動トランジ
スタ３１および水平選択スイッチトランジスタ３２によ
り水平信号線３６に伝達される。

【００１４】駆動トランジスタ３１は、その制御端子
（ゲート）に垂直信号線１６の出力信号が入力すること
により駆動する。水平選択スイッチトランジスタ３２
は、その制御端子（ゲート）に水平走査回路３４から水
平走査信号が水平走査信号線３５を介して入力すること
により駆動する。駆動トランジスタ３１および水平選択
スイッチトランジスタ３２の駆動によって、電源電圧Ｖ
Ｄが駆動トランジスタ３１および水平選択スイッチトラ
ンジスタ３２を通して水平信号線３６に出力され、その
水平信号線３６に出力され信号は、バッファアンプ３７
で増幅された後に、外部に出力信号ＯＳとして出力され
る。

【００１５】図５は、図４の増幅型固体撮像装置におけ
る各種駆動パルス電圧信号のタイミングチャートであ
る。図５を用いて、図４で示したＰＤ＋４Ｔｒ方式の回
路動作を説明する。なお、ＶＤ（ｉ）は一定電圧の電源
電圧である。マトリクス状に配列された各画素部のｉ行
目の各駆動パルス電圧ＶＳＥ（ｉ），ＶＲＳ（ｉ），Ｖ
ＴＸ（ｉ）と、ｉ＋１行目の各駆動パルス電圧ＶＳＥ
（ｉ＋１），ＶＲＳ（ｉ＋１），ＶＴＸ（ｉ＋１）と
は、１水平走査期間（１Ｈ）を隔てて出力される同様の
各駆動パルス電圧波形であるため、ここではｉ行目につ
いてのみ説明する。

【００１６】まず、期間ｔ１では、リセット用の駆動パ
ルス電圧ＶＲＳ（ｉ）がオンしていることから、リセッ
トトランジスタ３のリセットゲートＲＳ（ｉ）がオン状
態となり、リセットゲートＲＳ（ｉ）のポテンシャル電
位が上がるため、電荷検出部ＦＤよりリセットトランジ
スタ３のドレインへ電荷移動が起こり、電荷検出部ＦＤ
の電位が電源電圧ＶＤにリセットされる。

【００１７】次に、期間ｔ２では、リセット用の駆動パ
ルス電圧ＶＲＳ（ｉ）がオフすることから、リセットト
ランジスタ３のリセットゲートＲＳ（ｉ）はオフ状態に
なるが、電荷検出部ＦＤではリセット時の電位ＶＤが保
持されている。

【００１８】さらに、期間ｔ３では、電荷転送用の駆動
パルス電圧ＶＴＸ（ｉ）がオンすることから、トランス
ファ用トランジスタ２のトランスファゲートＴＸ（ｉ）
がオン状態となり、トランスファゲートＴＸ（ｉ）のポ
テンシャル電位が上がるため光電変換部のフォトダイオ
ード１に蓄積された信号電荷が信号電荷検出部ＦＤに転
送される。

【００１９】さらに、期間ｔ４では、電荷転送用の駆動
パルス電圧ＶＴＸ（ｉ）がオフしていることから、トラ
ンスファ用トランジスタ２のトランスファゲートＴＸ
（ｉ）はオフ状態となるが、信号電荷検出部ＦＤでは信
号電荷転送時のフォトダイオード１からの電位が保持さ
れている。

【００２０】さらに、期間ｔ６では、電荷転送用の駆動
パルス電圧ＶＴＸ（ｉ）およびリセット用の駆動パルス
電圧ＶＲＳ（ｉ）が共にオンすることから、トランスフ
ァ用トランジスタ２のトランスファゲートＴＸ（ｉ），
リセットトランジスタ３のリセットゲートＲＳ（ｉ）が
共にオン状態となり、両方のゲートのポテンシャル電位
が上がるために、フォトダイオード１および信号電荷検
出部ＦＤからリセットトランジスタ３のゲートＲＳ
（ｉ）を介してドレインへ電荷移動が起こる。これによ
て、フォトダイオード１の電位が、トランスファ用トラ
ンジスタ２のゲートハイレベルに依存する電位（φＴ
Ｈ）になり、また、信号電荷検出部ＦＤの電位が電源電
圧ＶＤにリセットされる。

【００２１】さらに、期間ｔ７では、電荷転送用の駆動
パルス電圧ＶＴＸ（ｉ）がオフすることから、トランス
ファ用トランジスタ２のトランスファゲートＴＸ（ｉ）
がオフ状態となり、フォトダイオード１を外部回路から
電気的に遮断する。この期間ｔ７は、フォトダイオード
１の電位をトランスファゲートＴＸ（ｉ）に依存する電
位（φＴＨ）に保持した後に、信号電荷検出部ＦＤをも
外部回路から電気的に遮断するための予備期間となる。

【００２２】以上の期間ｔ１〜ｔ４では、画素選択用の
駆動パルス電圧ＶＳＥ（ｉ）がオンしていることから、
画素選択クロックライン１５の駆動パルス電圧ＶＳＥ
（ｉ）が画素選択用トランジスタ５のゲートへ印加さ
れ、画素選択用トランジスタ５がオン状態になってい
る。したがって、この期間ｔ１〜ｔ４では、信号電荷検
出部ＦＤでの検出信号が増幅用トランジスタ４で増幅さ
れて垂直信号線１６に信号出力される。

【００２３】

【発明が解決しようとする課題】以上説明した図４の回
路構成および図５の回路動作では、フォトダイオード１
から信号電荷検出部ＦＤへのトランスファ用トランジス
タ２を介した電荷転送時に以下に示すような問題が生じ
る。この問題について、図６（ａ），図６（ｂ）および
図７（ａ），図７（ｂ）を用いて説明する。

【００２４】図６（ａ）は従来の増幅型固体撮像装置に
おける画素断面図、図６（ｂ）は図６（ａ）の画素断面
に対応したポテンシャル電位分布図である。なお、ここ
では、信号電荷が電子よりなるｎチャネル型について示
すことにする。

【００２５】図６（ａ）において、ｐ型基板１００上に
左側から右側に、フォトダイオード１、トランスファ用
トランジスタ２、電荷検出部１０４、リセットトランジ
スタ３、ドレイン１０５の順にそれぞれ形成されてい
る。なお、１０６は増幅回路（バッファアンプ３７な
ど）を示している。

【００２６】図６（ｂ）において、光電変換された電荷
をフォトダイオード１から電荷検出部１０４へ転送する
際に、信号電荷読み出し後のフォトダイオード１の電位
は、熱放出効果のためにトランスファ用トランジスタ２
のゲートのハイレベル電位φＴＨに留まることができ
ず、転送期間と読み出し回数に依存する。即ち、次の蓄
積期間の電荷蓄積量に影響を与え、残像を生じることに
なる。これを不完全電荷転送モードと称する。また、図
６（ａ）および図６（ｂ）の場合には、フォトダイオー
ド１から電荷検出部１０４へ電荷を転送する際に転送ノ
イズが発生し、その量ΔＶｎは次式（１）で表される。
このことは、「Analysis and enhancementof low-light
-level performance of photodiode-type CMOS active
pixel imagers operated with sub-threshold reset」,
Bedabrata Pain et al.,IEEE Workshop on CCDs and Ad
vanced Image Sensors 1999,p.140 に開示されている。

【００２７】 ΔＶｎ＝√（ｋＴＣｊ／２）（１）ここで、Ｃｊはフォトダイオード部容量で、主に接合容
量であり、その低減は困難である。

【００２８】以上の問題を解決する手段として、ピン型
（埋め込み型）フォトダイオードを用いた完全電荷転送
方式が、例えば「New LV-BPD(Low Buried Photo-Diode)
forCMOS Imager」Ikuko Inoue et al.,IEDMT Tech.Dige
st,pp883(1999)に提案されている。これを図７（ａ）お
よび図７（ｂ）に示している。

【００２９】図７（ａ）は従来の別の増幅型固体撮像装
置における画素断面図、図７（ｂ）は図７（ａ）の画素
断面に対応したポテンシャル電位分布図である。

【００３０】図７（ａ）において、フォトダイオード１
を、比較的低濃度のｎ型よりなる電荷蓄積層１０１と、
その表面側に電位をピンニングする高濃度のｐ型よりな
るピンニング層１０２によって構成したものである。こ
の構成例では、電荷蓄積層１０１とピンニング層１０２
の形成条件を最適化することにより、フォトダイオード
１から信号電荷検出部１０４（ＦＤ）へ信号電荷を転送
後に、電荷蓄積層１０１を完全に空乏化させることが可
能である。この場合、フォトダイオード電位は空乏化ポ
テンシャル電位（φｄｅｐ）となり、これがトランスフ
ァゲートハイレベル電位（φＴＨ）より低ければ、フォ
トダイオード１から電荷検出部１０４へ電荷を完全に転
送することが可能となる。これを完全電荷転送モードと
称する。

【００３１】しかしながら、実際には電荷蓄積層１０１
とピンニング層１０２の形成条件を最適化することが極
めて困難である。即ち、図７（ａ）において、ピンニン
グ層１０２のトランスファ用トランジスタ２のゲート側
端部の位置が僅かに拡大すれば、即ち、ピンニング層１
０２がトランスファ用トランジスタ２のゲート方向にズ
レ込んだ場合には、図７（ｂ）に示すようなポテンシャ
ルバリヤ１１０が形成される。逆に、ピンニング層１０
２のトランスファゲード側端部への位置が僅かに縮小し
た場合には、図７（ｂ）に示すようなポテンシャルポケ
ット１１１が形成される。これらのポテンシャルバリヤ
１１０やポテンシャルポケット１１１の何れの場合にも
不完全電荷転送の原因となって、残像を生じる。

【００３２】本発明は、上記事情に鑑みて為されたもの
で、電荷転送不良により発生する残像現象を解消すると
共に、転送ノイズも大幅に低減できる高感度で高画質の
固体撮像装置を提供することを目的とする。

【００３３】

【課題を解決するための手段】本発明の固体撮像装置
は、一または複数の画素部を有し、該画素部は、光電変
換素子からトランスファゲートを介して信号電荷検出部
が設けられ、この信号電荷検出部からリセットゲートを
介して所定の半導体領域が設けられ、この半導体領域
（ドレイン領域またはソース領域）から電荷検出部への
電源電圧（ドレイン電圧またはソース電圧）によるリセ
ット動作後に光電変換素子から信号電荷検出部への信号
電荷転送動作を行う固体撮像装置において、光電変換素
子の半導体表面領域のうち少なくとも一部領域がピンニ
ング層で覆われており、信号電荷転送動作後のトランス
ファゲートおよびリセットゲートのオン時に、該半導体
領域（ドレイン領域またはソース領域）への電源電圧
（ドレイン電圧またはソース電圧）のハイレベル電位を
一旦ローレベル電位に変化させる電源電位制御手段（ド
レイン電位制御手段またはソース電位制御手段）を有し
たものであり、そのことにより上記目的が達成される。
これらのリセット動作および信号電荷転送動作とは、リ
セットゲートを介して半導体領域から信号電荷検出部の
電位をリセットした後に、トランスファゲートを介して
光電変換素子の信号電荷を信号電荷検出部に転送する動
作であり、これによって信号電荷の検出を行う。また、
ここで、電源電圧とは電圧源から供給される電圧（ここ
では電源パルス電圧ＶＤの半導体領域印加電圧で具体的
にはドレイン電圧またはソース電圧）であり、一般的に
用いられる電源とは限らず、一般的に用いられる電源か
ら更に新たに作った電圧であってもよく、例えば通常の
電源電圧の中間の電圧であってもよい。

【００３４】また、好ましくは、本発明の固体撮像装置
におけるピンニング層は、トランスファゲートの隣接領
域以外の領域に設けられている。つまり、光電変換素子
の半導体表面領域のうち、少なくともトランスファゲー
トに隣接した領域がピンニング層で覆われていない。

【００３５】さらに、好ましくは、本発明の固体撮像装
置において、ピンニング層の下の信号電荷蓄積部が空乏
化したときの該信号電荷蓄積部の電位が、前記トランス
ファゲートがオン状態のときの該トランスファゲート下
チャネル電位よりも低い電位である。

【００３６】さらに、好ましくは、本発明の固体撮像装
置において、前記半導体領域への電源電圧のハイレベル
電位はリセットゲートがオン状態のときの該リセットゲ
ート下チャネル電位よりも低く、かつ該半導体領域への
電源電圧のローレベル電位はトランスファゲートがオン
状態のときの該トランスファゲート下チャネル電位より
も低い電位である。

【００３７】さらに、好ましくは、本発明の固体撮像装
置は、信号電荷検出部の電位変化を増幅する増幅部と、
この増幅部の出力信号を選択的に読出し可能とする画素
選択部とを有する固体撮像装置において、画素選択部に
よる出力信号の読出し動作後に、前記半導体領域への電
源電圧を一旦ローレベル電位に変化させて、前記ピンニ
ング層以外の表面領域の電位が該読出し動作後毎に一定
電位にプリセットされる。

【００３８】さらに、好ましくは、本発明の固体撮像装
置において、光電変換素子から信号電荷検出部に信号電
荷の転送を行う期間をＴ１、前記半導体領域の電位をロ
ーレベル電位からハイレベル電位に変化させてからトラ
ンスファゲートをオフするまでの期間をＴ２とした場
合、Ｔ１＝Ｔ２とする。

【００３９】さらに、好ましくは、本発明の固体撮像装
置において、複数の画素部は行および列方向にマトリク
ス状に配列され、電源電位制御手段は、水平方向の行単
位で前記半導体領域に独立に接続された走査回路で構成
されており、走査回路によりパルス状の駆動電圧を行単
位で該半導体領域に順次印加する。

【００４０】さらに、好ましくは、本発明の固体撮像装
置において、前記半導体領域への供給電源は前記増幅部
への供給電源とは異なる供給電源とする。

【００４１】上記構成により、以下、その作用を説明す
る。

【００４２】電源電位制御手段が、信号電荷転送動作後
のトランスファゲートおよびリセットゲートがオン時
に、半導体領域へのハイレベル電源電位を一旦ローレベ
ル電位にする一連の動作を行う。これによって、光電変
換素子のピンニング層以外の非空乏化表面領域において
熱放出により過剰に排出された電荷が、半導体領域から
のスキミング動作により穴埋めされる。これにより残像
現象とノイズが大幅に抑制される。

【００４３】

【発明の実施の形態】以下、本発明の固体撮像装置の実
施形態として本発明を増幅型固体撮像装置に適用した場
合について、図面を参照しながら詳細に説明する。

【００４４】図１は、本発明の増幅型固体撮像装置の一
実施形態における要部構成を示す回路図である。なお、
以下、従来技術と同様の作用効果を奏する部材には同一
の符号番号を付している。

【００４５】図１において、増幅型固体撮像装置５０
は、行方向および列方向にマトリクス状に配列された被
写体撮像用の複数の画素部１０Ａと、その水平方向周辺
に設けられて垂直方向に行単位で各画素部を走査する垂
直走査回路部２０Ａと、その垂直方向周辺に設けられて
水平方向に列単位で各画素部を走査する水平走査回路部
３０とを有している。

【００４６】画素部１０Ａは、撮像部（光電変換素子）
としてのフォトダイオード１Ａと、フォトダイオード１
Ａに蓄積された信号電荷を信号電荷検出部ＦＤに転送す
る信号転送部としてのトランスファ用トランジスタ２
と、電源電圧としての電源パルス電圧ＶＤ（半導体領域
印加電圧）が供給される半導体領域としてのドレイン領
域から信号電荷検出部ＦＤの電位をリセットするリセッ
ト部としてのリセット用トランジスタ３と、電源固定電
圧ＶＯＤが後述する電源電位供給ライン１４１を介して
供給され、信号電荷検出部ＦＤの電位に応じて信号増幅
する増幅部としての増幅用トランジスタ４と、増幅用ト
ランジスタ４で増幅した出力信号を読出し可能とする画
素選択部としての画素選択用トランジスタ５とを有して
いる。

【００４７】垂直走査回路部２０Ａは、画素選択用垂直
走査回路２１、リセット用垂直走査回路２２Ａ、電荷転
送用垂直走査回路２３Ａおよび電源供給パルス用垂直走
査回路２４（電源電位制御手段）と、行方向の画素部毎
に水平方向（行方向）にそれぞれ引き出された複数の画
素選択クロックライン１５、リセットクロックライン１
３、電荷転送クロックライン１２および電源線としての
電源電位供給ライン１４０とを有している。

【００４８】画素選択用垂直走査回路２１には、画素選
択用トランジスタ５の制御端子（ゲート）に接続された
画素選択クロックライン１５の一端が接続されており、
例えばｉ行目の画素選択クロックライン１５を介して駆
動パルス電圧ＶＳＥ（ｉ）のハイレベル電位が画素選択
時（後述する図３の期間ｔ１〜ｔ４）に垂直走査回路２
１から画素選択用トランジスタ５のゲートに印加され
る。

【００４９】リセット用垂直走査回路２２Ａには、リセ
ット用トランジスタ３の制御端子（ゲート）に接続され
たリセットクロックライン１３の一端が接続されてお
り、例えばｉ行目のリセットクロックライン１３を介し
て駆動パルス電圧ＶＲＳ（ｉ）のハイレベル電位がリセ
ット時（後述する図３の期間ｔ１，ｔ５〜ｔ７）にリセ
ット用垂直走査回路２２Ａからリセット用トランジスタ
３のゲートに印加される。

【００５０】電荷転送用垂直走査回路２３Ａには、トラ
ンスファ用トランジスタ２の制御端子（ゲート）に接続
された電荷転送クロックライン１２の一端が接続されて
おり、例えばｉ行目の信号電荷転送クロックライン１２
を介して駆動パルス電圧ＶＴＸ（ｉ）のハイレベル電位
が信号電荷転送時（後述する図３の期間ｔ３，ｔ５，ｔ
６）に電荷転送用垂直走査回路２３Ａからトランスファ
用トランジスタ２のゲートに印加される。

【００５１】電源供給パルス用垂直走査回路２４には、
リセット用トランジスタ３のドレイン端子（半導体領域
としてのドレイン領域）に接続された電源電位供給ライ
ン１４０の一端が接続されており、例えばｉ行目の電源
電位供給ライン１４０を介して電源パルス電圧ＶＤ
（ｉ）のローレベル電位に、信号電荷転送動作後であっ
て画素選択動作直後のトランスファ用トランジスタ２お
よびリセット用トランジスタ３がオン時（後述する図３
の期間ｔ５）に、一旦変化させるように、そのローレベ
ル電位を電源電位供給用垂直走査回路２４からリセット
用トランジスタ３のドレイン端子（ドレイン領域）に所
定期間印加する。

【００５２】リセット用トランジスタ３のドレイン電位
の電源パルス電圧ＶＤと、増幅用トランジスタ４のソー
スフォロワの電源固定電圧ＶＯＤとは別の電源から供給
される電源電圧である。このソースフォロワは行単位で
駆動されるから、ソースフォロワの電源固定電圧ＶＯＤ
を水平方向に引き出した場合には、行単位の電源線に駆
動電流が集中し、配線抵抗の影響が画素部からの出力信
号に出る可能性がある。これに対して、本発明のソース
フォロワ電源は電源電位供給ライン１４１を介して列単
位で垂直方向に増幅用トランジスタ４のソースに接続さ
れ、駆動電流の集中を避けることが可能となる。一方、
リセットドレイン領域に流れる電流は、受光部信号電荷
の放電と容量の充放電の電流であり、これは小さいた
め、電源電位供給ライン１４０を介して水平方向に接続
しても駆動電流の集中などの問題は生じない。

【００５３】水平走査回路部３０は、列方向の画素部毎
に垂直方向（列方向）に引き出された複数の垂直信号線
１６と、外部に信号出力するための水平信号線３６と、
各垂直信号線１６上への出力信号を水平信号線３６上に
時系列的に順次信号出力させる水平走査回路３４および
その駆動部とを有している。

【００５４】各列毎の垂直信号線１６には、負荷トラン
ジスタ１７が接続されており、垂直信号線１６上の出力
信号が駆動トランジスタ３１および水平選択スイッチト
ランジスタ３２を介して、水平信号線３６に伝達され
る。この水平選択スイッチトランジスタ３２は水平走査
回３４から駆動信号により駆動される。

【００５５】水平信号線３６には、負荷トランジスタ３
３が接続されている。水平信号線３６の信号はバッファ
アンプ３７で増幅され出力信号ＯＳとなる。

【００５６】ここで、本発明の画素部１０Ａの半導体構
造およびその制御に基づく、電荷転送不良による残像現
象および転送ノイズの低減効果について説明する。

【００５７】図２は、図１の増幅型固体撮像装置の画素
部を示す図であり、（ａ）はその平面図、（ｂ）はその
断面図、（ｃ）はそのポテンシャル電位分布図である。

【００５８】図２（ａ）および図２（ｂ）において、本
発明の増幅型固体撮像装置５０の画素部１０Ａは、光電
変換素子としてのフォトダイオード１Ａからトランスフ
ァ用トランジスタ２のトランスファゲートを介して信号
電荷検出部１０４（ＦＤ）が設けられ、この電荷検出部
１０４（ＦＤ）からリセット用トランジスタ３のリセッ
トゲートを介してドレイン領域１０５が設けられてい
る。

【００５９】フォトダイオード１Ａは、ｐ型半導体基板
１００上に、ｎ型半導体層１０１と、その表面の一部に
高濃度ｐ型半導体層よりなるピンニング層１０２が形成
されて構成されている。ｎ型半導体層１０１のうち、ピ
ンニング層１０２で覆われている高濃度ｐ型半導体領域
では、トランスファ用トランジスタ２がオン状態になっ
てフォトダイオード１Ａから電荷検出部１０４へ信号電
荷転送時に完全空乏化し、そのポテンシャル電位はφｄ
ｐとなる。ピンニング層１０２の下のポテンシャル電位
φｄｅｐは、トランスファ用トランジスタ２がオン状態
時のポテンシャル電位φＴＨよりも低くしなければなら
ない。つまり、ピンニング層１０２の下の信号電荷蓄積
部が空乏化したときの信号電荷蓄積部の電位が、トラン
スファ用トランジスタ２がオン状態のときのトランスフ
ァゲート下チャネル電位よりも低い電位にしなければな
らない。

【００６０】一方、ｎ型半導体層１０１のうち、トラン
スファ用トランジスタ２のゲートに隣接する領域１０３
は、ピンニング層１０２で覆われていない。即ち、ピン
ニング層１０２は、トランスファ用トランジスタ２のト
ランスファゲートの隣接領域１０３の以外の領域に設け
られている。このような表面状態であれば、従来では、
前述したように不完全転送モードとなり残像が生じてし
まう。

【００６１】しかしながら、本発明では、以下の制御動
作により領域１０３は残像を起さない。図２（ｃ）に示
すように、ドレイン領域１０５はＤＣ固定電位ではな
く、高レベル（ＶＤＨ）と低レベル（ＶＤＬ）となる電
源パルス電圧ＶＤである。ここで、ＶＤＨはリセットト
ランジスタ３のゲートハイレベル電位φＲＨよりもやや
高い電位とされ、ＶＤＬはトランスファ用トランジスタ
２のゲートハイレベル電位φＴＨよりもやや低い電位と
される。ドレイン領域１０５がＶＤＬとなるのは、通常
のリセット動作およびトランスファ動作が終了し、画素
選択動作が終了した直後である。即ち、通常の画素選択
動作（後述の図３におけるｔｌ〜ｔ４の期間）が終了
後、再度、トランスファ用トランジスタ２およびリセッ
トトランジスタ３の各ゲートをハイレベルにしてから、
ドレイン領域１０５を一旦ＶＤＬとし、再度、ＶＤＨへ
戻すように動作させる。その後、トランスファ用トラン
ジスタ２のゲートはローレベルに戻る。この一連の動作
により、非空乏化領域１０３において熱放出により過剰
に排出された電荷が、ドレイン領域１０５からのスキミ
ング動作により穴埋めされる。これにより残像現象が抑
圧される。このスキミング動作により電荷が注入・排出
されるのは非空乏化領域１０３のみである。この非空乏
化領域１０３の容量をＣ０とすると、スキミング動作に
より非空乏化領域１０３に発生するノイズの量ΔＶｎは
次式で表される。

【００６２】 ΔＶｎ＝√（ｋＴＣ０／２）（２）上記式（２）を、前述した式（１）と比べると、図１
（ｃ）と図６（ｂ）の比較により明らかのように、Ｃ０
≪Ｃｊになる。したがって、本発明においては式（１）
で表されるノイズの量ΔＶｎを大幅に低減することがで
きる。即ち、本発明の構成によって、残像を抑えると共
に、ノイズをも大幅に抑圧することが可能となる。

【００６３】また、本発明の他の利点として、非空乏化
領域１０３の形成を許容する。したがって、従来は、ポ
テンシャルバリヤやポテンシャルポケットの形成を防ぐ
ために、非常に厳しい位置精度が要求されたピン型フォ
トダイオードの形成が、大変容易になる。更にまた、フ
ォトダイオード領域の大部分はピン型とすることで、フ
ォトダイオード性能の重要なファクタであった暗電流に
ついても、大幅に低減することが可能となる。

【００６４】上記構成により、以下、その動作を説明す
る。

【００６５】図３は、図２（ｂ）の半導体構造の画素部
を持つ図１の増幅型固体撮像装置の動作を説明するため
の各駆動パルス電圧のタイミングチャートである。な
お、ｉ行目、ｉ＋１行目の各駆動パルス電圧ＶＳＥ
（ｉ），ＶＲＳ（ｉ），ＶＴＸ（ｉ），ＶＳＥ（ｉ＋
１），ＶＲＳ（ｉ＋１），ＶＴＸ（ｉ＋１）および電源
パルス電圧ＶＤ（ｉ），ＶＤ（ｉ＋１）は、１水平走査
期間（１Ｈ）を隔てて同様のパルス電圧波形であるた
め、ｉ行目についてのみ説明する。

【００６６】本発明では、リセットドレイン電圧の電源
パルス電圧ＶＤも読み出し動作に同期して変化する。こ
のときの電源パルス電圧ＶＤの電圧波形ＶＤ（ｉ）は、
図３に示すように水平方向に行単位で変化する。

【００６７】図３に示すように、まず、期間ｔｌでは、
リセットトランジスタ３のゲートＲＳ（ｉ）がオン状態
となり、ゲートＲＳ（ｉ）のポテンシャル電位が上がる
ため、電荷検出部ＦＤよりリセットトランジスタ３のド
レイン領域に電荷移動が起こり、電荷検出部ＦＤの電位
が電源電圧ＶＤのハイレベル電位ＶＤ（Ｈ）にリセット
される。

【００６８】次に、期間ｔ２では、リセットトランジス
タ３のゲートＲＳ（ｉ）はオフ状態になるが、電荷検出
部ＦＤではリセット時の電位ＶＤ（ｉ）が保持される。

【００６９】さらに、期間ｔ３では、トランスファ用ト
ランジスタ２のゲートＴＸ（ｉ）がオン状態となり、ゲ
ートＴＸ（ｉ）のポテンシャル電位が上がるため、フォ
トダイオード１Ａに蓄積された信号電荷が電荷検出部Ｆ
Ｄに転送される。この電荷転送により、フォトダイオー
ド１Ａのうち空乏領域のピンニング層１０２下では、空
乏化しポテンシャル電位φｄｅｐとなるが、非空乏化領
域１０３では、熱放出効果により電位は固定化しない。

【００７０】さらに、期間ｔ４では、トランスファ用ト
ランジスタ２のゲートＴＸ（ｉ）がオフ状態となるが、
信号電荷検出部ＦＤでは信号電荷転送時の電位が保持さ
れている。ここまでの期間ｔ１〜ｔ４では、リセットド
レイン電圧ＶＤ（ｉ）および駆動パルス電圧ＶＳＥ
（ｉ）は、ハイレベル電位ＶＤ（Ｈ）を保持している。
即ち、期間ｔｌ〜ｔ４において、画素選択クロックライ
ン１５の駆動パルス電圧ＶＳＥ（ｉ）が画素選択用トラ
ンジスタ５のゲートへ印加され、画素選択用トランジス
タ５がオン状態であるため、信号電荷検出部ＦＤの検出
信号に応じて増幅された出力信号が画素選択用トランジ
スタ５を介して垂直信号線１６へと出力される。

【００７１】さらに、期間ｔ５では、リセットトランジ
スタ３のリセットドレイン電圧ＶＤ（ｉ）がローレベル
電位ＶＤ（Ｌ）に変化し、トランスファ用トランジスタ
２のゲートＴＸ（ｉ）、リセットトランジスタ３のゲー
トＲＳ（ｉ）が共にオン状態になっているため、リセッ
トトランジスタ３のドレイン領域からフォトダイオード
１Ａの非空乏化領域１０３に対して電荷の注入が為され
る。

【００７２】さらに、期間ｔ６では、リセットトランジ
スタ３のリセットドレイン電圧ＶＤ（ｉ）が再びハイレ
ベル電位ＶＤ（Ｈ）となり、トランスファ用トランジス
タ２のゲートＴＸ（ｉ）、リセットトランジスタ３のゲ
ートＲＳ（ｉ）がオン状態であるため、フォトダイオー
ド１Ａの非空乏化領域１０３に注入された電荷量のうち
で、トランスファ用トランジスタ２のゲートＴＸ（ｉ）
のハイレベル電位φＴＨを越える電荷量が再びリセット
トランジスタ３のドレイン領域に戻されると共に、フォ
トダイオード１Ａの非空乏化領域１０３の電位が電位φ
ＴＨにプリセットされる。このときのフォトダイオード
１Ａの非空乏化領域１０３の電位は、期間ｔ３における
動作時の電位と同じであることから、読み出し動作後の
状態を常に一定に保つことが可能となる。これによっ
て、残像現象を生じない。

【００７３】さらに、期間ｔ７では、電荷転送用の駆動
パルス電圧ＶＴＸ（ｉ）がオフすることから、トランス
ファ用トランジスタ２のトランスファゲートＴＸ（ｉ）
がオフ状態となり、フォトダイオード１Ａを外部回路か
ら電気的に遮断する。この期間ｔ７は、フォトダイオー
ド１Ａの電位をトランスファゲートＴＸ（ｉ）に依存す
る電位（φＴＨ）に保持した後に、電荷検出部ＦＤをも
外部回路から電気的に遮断するための予備期間となる。

【００７４】以上により、本実施形態によれば、ピン型
フォトダイオード１Ａを用いながら、その領域表面の一
部に非空乏化領域１０３の形成を許容するため、フォト
ダイオード１Ａの形成が大変容易になる。しかも、スキ
ミング動作により残像をなくすことが可能となる。ま
た、フォトダイオード領域の大部分はピン型とすること
で、フォトダイオード性能の重要なファクタであった暗
電流についても、大幅に低減することが可能となる。こ
れらに加えて、非空乏化領域１０３の容量を極めて小さ
くできることから、転送ノイズも大幅に低減することが
可能になる。以上により、高性能イメージセンサの形成
に本発明は極めて有用である。

【００７５】なお、熱放出効果による電位変化は対数的
に変化する。したがって、上述した期間のうち、期間ｔ
３＝期間ｔ６とすることにより、それぞれの期間での電
位変化を同一にすることができる。以上より、本発明で
は期間ｔ３＝期間ｔ６とすることが望ましい。

【００７６】また、図２に示した回路例では、リセット
用トランジスタ３のドレイン領域に接続されたリセット
ドレイン電圧供給用の電源電位供給ライン１４０とソー
スフォロワの電源電位供給ライン１４１とは別回路とし
たが、本発明はこれに限定されるものではない。つま
り、ソースフォロワに駆動電流が流れるのは図３におい
て期間ｔ１〜期間ｔ４の間であるから、電源供給パルス
用垂直走査回路２４からの電源パルス電圧信号ＶＤ
（ｉ）等によって時系列にパルス駆動することが可能で
ある。したがって、行単位の電源線にソースフォロワの
駆動電流が集中しても配線抵抗の影響がでないようにす
れば、図示しないがソースフォロワの電源電位供給ライ
ン１４１とリセットドレイン電圧供給用の電源電位供給
ライン１４０とを共通接続し、電源供給パルス用垂直走
査回路２４からの新たな電源パルス電圧信号ＶＤ（ｉ）
が印加されるようにしてもよい。

【００７７】

【発明の効果】以上より、本発明によれば、電源電位制
御手段が、信号電荷転送動作後のトランスファゲートお
よびリセットゲートがオン時に、半導体領域へのハイレ
ベル電源電位を一旦ローレベル電位にするため、光電変
換素子のピンニング層以外の非空乏化表面領域において
熱放出により過剰に排出された電荷が、上記半導体領域
からのスキミング動作により穴埋めされる。これによっ
て、従来、電荷転送不良により発生する残像現象を解消
できると共に転送ノイズも大幅に低減できて、高感度で
高画質の固体撮像装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の増幅型固体撮像装置の一実施形態にお
ける要部構成を示す回路図である。

【図２】図１の増幅型固体撮像装置の画素部について説
明するための図であり、（ａ）はその平面図、（ｂ）は
その断面図、（ｃ）はそのポテンシャル電位分布図であ
る。

【図３】図１の増幅型固体撮像装置における各駆動パル
ス電圧のタイミングチャートである。

【図４】従来の増幅型固体撮像装置の要部構成を示す回
路図である。

【図５】図４の増幅型固体撮像装置における各駆動パル
ス電圧のタイミングチャートである。

【図６】（ａ）は従来の増幅型固体撮像装置における画
素断面図、（ｂ）は（ａ）の画素断面に対応したポテン
シャル電位分布図である。

【図７】（ａ）は従来の別の増幅型固体撮像装置におけ
る画素断面図、（ｂ）は（ａ）の画素断面に対応したポ
テンシャル電位分布図である。

【符号の説明】

５０増幅型固体撮像装置１０Ａ画素部１Ａフォトダイオード１００ｐ型半導体基板１０１ｎ型半導体層１０２ピンニング層１０３トランスファゲート隣接領域２トランスファ用トランジスタ１０４（ＦＤ）信号電荷検出部３リセット用トランジスタ１０５ドレイン領域（半導体領域）４増幅用トランジスタ５画素選択用トランジスタ２０Ａ垂直走査回路部２１画素選択用垂直走査回路２２Ａリセット用垂直走査回路２３Ａ電荷転送用垂直走査回路２４電源電位供給用垂直走査回路１５画素選択クロックライン１３リセットクロックライン１２電荷転送クロックライン１４０，１４１電源電位供給ラインＦＤ信号電荷検出部ＶＤ電源パルス電圧ＶＯＤ電源固定電圧

Claims

【特許請求の範囲】

【請求項１】一または複数の画素部を有し、該画素部
は、光電変換素子からトランスファゲートを介して信号
電荷検出部が設けられ、該信号電荷検出部からリセット
ゲートを介して所定の半導体領域が設けられ、該半導体
領域から該電荷検出部への電源電圧によるリセット動作
後に該光電変換素子から該信号電荷検出部への信号電荷
転送動作を行う固体撮像装置において、該光電変換素子の半導体表面領域のうち少なくとも一部
領域がピンニング層で覆われており、該信号電荷転送動作後の該トランスファゲートおよびリ
セットゲートのオン時に、該半導体領域への該電源電圧
のハイレベル電位を一旦ローレベル電位に変化させる電
源電位制御手段を有した固体撮像装置。
【請求項２】前記ピンニング層は、前記トランスファ
ゲートの隣接領域以外の領域に設けられている請求項１
記載の固体撮像装置。
【請求項３】前記ピンニング層の下の信号電荷蓄積部
が空乏化したときの該信号電荷蓄積部の電位が、前記ト
ランスファゲートがオン状態のときの該トランスファゲ
ート下チャネル電位よりも低い電位である請求項１また
は２記載の固体撮像装置。
【請求項４】前記半導体領域への前記電源電圧のハイ
レベル電位は前記リセットゲートがオン状態のときの該
リセットゲート下チャネル電位よりも低く、かつ該半導
体領域への該電源電圧のローレベル電位は前記トランス
ファゲートがオン状態のときの該トランスファゲート下
チャネル電位よりも低い電位である請求項１〜３の何れ
かに記載の固体撮像装置。
【請求項５】前記信号電荷検出部の電位変化を増幅す
る増幅部と、該増幅部の出力信号を選択的に読出し可能
とする画素選択部とを有する固体撮像装置において、該画素選択部による該出力信号の読出し動作後に、前記
半導体領域への電源電圧を一旦ローレベル電位に変化さ
せて、前記ピンニング層以外の表面領域の電位が該読出
し動作後毎に一定電位にプリセットされる請求項１また
は２記載の固体撮像装置。
【請求項６】前記光電変換素子から前記信号電荷検出
部に信号電荷の転送を行う期間をＴ１、前記半導体領域
の電位をローレベル電位からハイレベル電位に変化させ
てから前記トランスファゲートをオフするまでの期間を
Ｔ２とした場合、Ｔ１＝Ｔ２とする請求項１記載の固体
撮像装置。
【請求項７】前記複数の画素部は行および列方向にマ
トリクス状に配列され、前記電源電位制御手段は、水平
方向の行単位で前記半導体領域に独立に接続された走査
回路で構成されており、該走査回路によりパルス状の駆
動電圧を行単位で該半導体領域に順次印加する請求項１
記載の固体撮像装置。
【請求項８】前記半導体領域への供給電源は前記増幅
部への供給電源とは異なる供給電源とする請求項５記載
の固体撮像装置。