JP2003173694A

JP2003173694A - 半導体集積回路装置のベリファイ方法および半導体集積回路装置

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Publication number: JP2003173694A
Application number: JP2001374609A
Authority: JP
Inventors: Chiaki Dono; 千晶堂野
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2001-12-07
Filing date: 2001-12-07
Publication date: 2003-06-20
Anticipated expiration: 2021-12-07
Also published as: JP3821697B2; US20030107931A1; US6845043B2; KR20030047785A; KR100473893B1

Abstract

(57)【要約】（修正有）【課題】組立て後の非破壊ヒューズモジュールの充分
な信頼性評価が可能な半導体集積回路装置のベリファイ
方法を提供する。【解決手段】浮遊ゲートＦｇ０を有しデータが書込ま
れる第１トランジスタＭｅｐ０と、前記浮遊ゲートと共
通接続された浮遊ゲートＦｇ０を有し、Ｍｅｐ０に書込
まれた前記データを読み出すための第２トランジスタＭ
ｅｒ０と、浮遊ゲートに結合されＭｅｒ０の読出し動作
を制御するコントロールゲート部２４３とを備えてい
る。（ａ）コントロールゲート部に第１電位（通常電源
電圧）が印加されたときに前記Ｍｅｒ０を介して出力さ
れる第１データと、前記コントロールゲート部に第２電
位（通常電源昇圧電圧）が印加されたときに前記Ｍｅｒ
０を介して出力される第２データとを比較するステップ
と、（ｂ）前記比較した結果に基づいて、前記データ
のベリファイを行うステップとを備え、前記第１電位と
前記第２電位は、異なる電位である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、組立て後の非破壊
ヒューズモジュールの充分な信頼性評価が可能な半導体
集積回路装置のベリファイ方法および半導体集積回路装
置に関する。

【０００２】

【従来の技術】従来、ＲＡＭ（ランダム・アクセス・メ
モリ）などの半導体メモリあるいはメモリ回路を内蔵し
た半導体集積回路においては、メモリアレイに含まれる
不良ビット（欠陥メモリセル）を救済して歩留りを向上
させるため、予備のメモリ列やメモリ行および欠陥アド
レスを記憶するアドレス設定回路などからなる冗長回路
が設けられている。

【０００３】かかる冗長回路における欠陥アドレスの設
定は、レーザなどにより物理的に破壊することによりプ
ログラム可能なヒューズを用いて行う方法が一般的であ
る。上記のようなレーザによりヒューズを切断して欠陥
アドレス情報を記憶して入力アドレスと比較して予備メ
モリ行または予備メモリ列と置き換える救済方式にあっ
ては、メモリチップをパッケージに封入する前にヒュー
ズを切断しなければならない。そのため、パッケージ封
入後に発生した不良を救済することができず、充分な歩
留りの向上を達成することができないという不具合があ
った。

【０００４】そこで、ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）のチップ内に、ＥＥＰＲＯＭ
（エレクトリカリ・イレーサブル・プログラマブル・リ
ード・オンリ・メモリ）や、ＥＰＲＯＭ（エレクトリカ
リ・プログラマブル・リード・オンリ・メモリ）のよう
な不揮発性メモリを設けて、非破壊ヒューズとして欠陥
アドレス情報を記憶するようにした技術が提案されてい
る。

【０００５】かかる救済方式に従うと、チップをパッケ
ージに封入した後であっても、不揮発性メモリに欠陥ア
ドレス情報を書込むことができるため、パッケージ封入
後に発生した不良を救済することができ、歩留りを向上
させることができる。

【０００６】上記のように、組立後（パッケージに封入
後）における不良ビットの救済を目的としたヒューズを
搭載し、歩留りを向上させる技術がある。図７に従来か
ら実用化されている各種のヒューズ方式を示す。

【０００７】ＤＲＡＭの場合、混載メモリ等のカスタム
品に比べて製品仕様の制約（パッケージピン配置等）が
厳しく、新たな外部端子の増設は困難である。そこで、
組立て後救済が可能で、チップ内部で昇圧可能な電圧が
利用可能なヒューズとして、不揮発性メモリ（ＥＰＲＯ
Ｍ）が採用されている場合がある。

【０００８】図７に示すように、不揮発性メモリは、従
来の破壊ヒューズと比べて信頼性に問題があったが、ゲ
ート酸化膜厚が厚い（１３ｎｍ以上、０．８μｍプロセ
ス）プロセスでは、信頼性の問題は無視できる程度であ
った。

【０００９】

【発明が解決しようとする課題】しかしながら、ＥＰＲ
ＯＭが用いられている場合、高集積化、低電圧化に伴
う、ゲート酸化膜厚の薄膜化（例えば８ｎｍ以下）によ
り、蓄積電荷保持特性の劣化が予想され、信頼性確保が
問題となった。

【００１０】組立て後の非破壊ヒューズモジュールの充
分な信頼性評価が可能な半導体集積回路装置のベリファ
イ方法および半導体集積回路装置が望まれている。回路
面積を大きくすることなく、組立て後の非破壊ヒューズ
モジュールの充分な信頼性評価が可能な半導体集積回路
装置のベリファイ方法および半導体集積回路装置が望ま
れている。短い評価時間で組立て後の非破壊ヒューズモ
ジュールの充分な信頼性評価が可能な半導体集積回路装
置のベリファイ方法および半導体集積回路装置が望まれ
ている。特に後述する、標準的なＣＭＯＳ製造プロセス
をそのまま使用して製造できるＥＰＲＯＭ（ＣＭＯＳ
ＰｒｏｃｅｓｓＣｏｍｐａｔｉｂｌｅｉｅ−Ｆｌａ
ｓｈ（ｉｎｖｅｒｓｅｇａｔｅｅｌｅｃｔｒｏｄｅ
Ｆｌａｓｈ））を救済回路として用いたＤＲＡＭにお
いて、組立て後のＥＰＲＯＭの充分な信頼性評価が可能
な半導体集積回路装置のベリファイ方法および半導体集
積回路装置が望まれている。

【００１１】本発明の目的は、組立て後の非破壊ヒュー
ズモジュールの充分な信頼性評価が可能な半導体集積回
路装置のベリファイ方法および半導体集積回路装置を提
供することである。本発明の他の目的は、回路面積を大
きくすることなく、組立て後の非破壊ヒューズモジュー
ルの充分な信頼性評価が可能な半導体集積回路装置のベ
リファイ方法および半導体集積回路装置を提供すること
である。本発明の更に他の目的は、短い評価時間で組立
て後の非破壊ヒューズモジュールの充分な信頼性評価が
可能な半導体集積回路装置のベリファイ方法および半導
体集積回路装置を提供することである。本発明の更に他
の目的は、特に後述する、標準的なＣＭＯＳ製造プロセ
スをそのまま使用して製造できるＥＰＲＯＭ（ＣＭＯＳ
ＰｒｏｃｅｓｓＣｏｍｐａｔｉｂｌｅｉｅ−Ｆｌ
ａｓｈ（ｉｎｖｅｒｓｅｇａｔｅｅｌｅｃｔｒｏｄ
ｅＦｌａｓｈ））を救済回路として用いたＤＲＡＭに
おいて、組立て後のＥＰＲＯＭの充分な信頼性評価が可
能な半導体集積回路装置のベリファイ方法および半導体
集積回路装置を提供することである。

【００１２】

【課題を解決するための手段】以下に、［発明の実施の
形態］で使用する番号・符号を用いて、［課題を解決す
るための手段］を説明する。これらの番号・符号は、
［特許請求の範囲］の記載と［発明の実施の形態］の記
載との対応関係を明らかにするために付加されたもので
あるが、［特許請求の範囲］に記載されている発明の技
術的範囲の解釈に用いてはならない。

【００１３】本発明の半導体集積回路装置のベリファイ
方法は、電位がフローティングにされた浮遊ゲート（Ｆ
ｇ０）を有しデータが書込まれる第１トランジスタ（Ｍ
ｅｐ０）と、前記浮遊ゲート（Ｆｇ０）と共通接続され
た浮遊ゲート（Ｆｇ０）を有し前記第１トランジスタ
（Ｍｅｐ０）に書込まれた前記データを読み出すための
第２トランジスタ（Ｍｅｒ０）と、前記浮遊ゲート（Ｆ
ｇ０）に結合され前記第２トランジスタ（Ｍｅｒ０）の
前記データの読出し動作を制御するコントロールゲート
部（Ｍｇ０、２４３）とを備えた半導体集積回路装置に
おける前記浮遊ゲート（Ｆｇ０）に書込まれた前記デー
タのベリファイを行う方法であって、（ａ）前記コン
トロールゲート部（Ｍｇ０）に第１電位（ＶＣＬ；通常
電源電圧）が印加されたときに前記第２トランジスタ
（Ｍｅｒ０）を介して出力される第１データと、前記コ
ントロールゲート部（Ｍｇ０）に第２電位（ＶＰＰ；通
常電源昇圧電圧）が印加されたときに前記第２トランジ
スタ（Ｍｅｒ０）を介して出力される第２データとを比
較するステップと、（ｂ）前記比較した結果に基づい
て、前記データのベリファイを行うステップとを備え、
前記第１電位（ＶＣＬ；通常電源電圧）と前記第２電位
（ＶＰＰ；通常電源昇圧電圧）は、異なる電位である。

【００１４】本発明の半導体集積回路装置のベリファイ
方法において、前記第１電位（ＶＣＬ；通常電源電圧）
は、前記データの読み出し時に前記半導体集積回路装置
に外部から供給される電位であり、前記第２電位（ＶＰ
Ｐ；通常電源昇圧電圧）は、前記第１電位（ＶＣＬ；通
常電源電圧）を前記半導体集積回路装置の内部で昇圧さ
せてなる電位である。

【００１５】本発明の半導体集積回路装置のベリファイ
方法において、前記（ａ）では、第１ラッチ回路（２４
０）にてラッチされた前記第１データと、第２ラッチ回
路（２９０）にてラッチされた前記第２データとを比較
する。

【００１６】本発明の半導体集積回路装置のベリファイ
方法において、前記（ａ）では、前記コントロールゲー
ト部（Ｍｇ０）に、トリミングされた前記第２電位（Ｖ
ＰＰ）が印加される。

【００１７】本発明の半導体集積回路装置のベリファイ
方法において、前記（ａ）では、前記第２電位（ＶＰ
Ｐ；通常昇圧電源電圧）は、前記データの読み出し時に
前記半導体集積回路装置に外部から供給される電位（Ｖ
ＣＬ；通常電源電圧）以上、前記データのプログラム時
に前記半導体集積回路装置に外部から供給される電位
（ＶＣＬＨ；高電源電圧）を昇圧した昇圧電圧（ＶＰＰ
Ｈ；高電源昇圧電圧）以下の範囲である。

【００１８】本発明の半導体集積回路装置は、電位がフ
ローティングにされた浮遊ゲート（Ｆｇ０）を有しデー
タが書込まれる第１トランジスタ（Ｍｅｐ０）と、前記
浮遊ゲート（Ｆｇ０）と共通接続された浮遊ゲート（Ｆ
ｇ０）を有し前記第１トランジスタ（Ｍｅｐ０）に書込
まれた前記データを読み出すための第２トランジスタ
（Ｍｅｒ０）と、前記浮遊ゲート（Ｆｇ０）に結合され
前記第２トランジスタ（Ｍｅｒ０）の前記データの読出
し動作を制御するコントロールゲート部（Ｍｇ０、２４
３）とを備えた半導体集積回路装置であって、前記浮遊
ゲート（Ｆｇ０）に書込まれた前記データのベリファイ
動作は、前記コントロールゲート部（Ｍｇ０）に第１電
位（ＶＣＬ；通常電源電圧）が印加されたときに前記第
２トランジスタ（Ｍｅｒ０）を介して出力される第１デ
ータと、前記コントロールゲート部（Ｍｇ０）に第２電
位（ＶＰＰ；通常電源昇圧電圧）が印加されたときに前
記第２トランジスタ（Ｍｅｒ０）を介して出力される第
２データとを比較した結果に基づいて行われ、前記第１
電位（ＶＣＬ；通常電源電圧）は、前記半導体集積回路
装置に外部から供給された電位であり、前記第２電位
（ＶＰＰ；通常電源昇圧電圧）は、前記半導体集積回路
装置の内部で発生させた電位である。

【００１９】本発明の半導体集積回路装置において、更
に、前記第２データをラッチする第２ラッチ回路（２９
０）を備えている。

【００２０】本発明の半導体集積回路装置において、前
記コントロールゲート部（Ｍｇ０）には、トリミングさ
れた前記第２電位（ＶＰＰ）が印加される。

【００２１】

【発明の実施の形態】以下、添付図面を参照して、本発
明の一実施形態を説明する。

【００２２】本実施形態の特徴は、不揮発性メモリを救
済回路として搭載するＤＲＡＭを、効果的にスクリーニ
ングすることにある。

【００２３】本実施形態を説明する前に、本願発明の発
明者が本願発明よりも先に発明し、特願２０００−１９
９９００として出願した技術内容について説明する。

【００２４】図８は、特願２０００−１９９９００の技
術の構成を示したものである。ヒューズ（符号２０Ｂ参
照）に加えて、ＤＲＡＭの組立後の不良を救済する目的
で、電気的にプログラム可能な不揮発性メモリ（ＮＶＲ
ＡＭ）（符号２０Ａ）が搭載されている。

【００２５】不揮発性メモリは、従来の配線を切断する
形式のヒューズと比べて、単位ビットあたりの面積が大
きい。そこで、組立て前の不良はヒューズ２０Ｂ、組立
て後の不良は不揮発性メモリ２０Ａで救済することと
し、チップ面積の増加を抑制している。

【００２６】図８に示されている回路ブロックはすべ
て、単結晶シリコンのような１個の半導体チップ上に形
成される。○印で示されているのは、当該半導体チップ
に設けられる外部端子としてのパッドであり、図示され
ている外部端子の他に外部から供給される電源電圧が印
加される電源電圧端子が設けられている。

【００２７】図８のＳＤＲＡＭ（シンクロナス・ダイナ
ミック・ランダム・アクセス・メモリ）１０は、クロッ
クに同期して動作する。ＳＤＲＡＭ１０は、メモリセル
アレイ１１と、アドレスバッファ１２と、ロウアドレス
デコーダ１３と、カラムアドレスデコーダ１４と、セン
スアンプ回路１５と、コマンドデコーダ１６と、モード
レジスタ１７と、制御回路１８と、データ入出力回路１
９と、アドレス比較回路２０と、クロック生成回路２１
とを備えている。

【００２８】メモリセルアレイ１１は、複数のメモリセ
ルがマトリクス状に配置され、例えば４つのバンクＢＡ
ＮＫ０〜ＢＡＮＫ３からなる。アドレスバッファ１２
は、外部から入力されるアドレスデータ（以下、アドレ
スと略す）をマルチプレックス方式で内部に取り込む。
カラムアドレスデコーダ１４は、アドレスバッファ１２
により取り込まれた列アドレスをデコードしてメモリア
レイ１１内の対応するカラム（ビット線）を選択する。

【００２９】ロウアドレスデコーダ１３は、アドレスバ
ッファ１２により取り込まれた行アドレスをデコードし
てメモリアレイ１１内の対応するワード線を選択する。
センスアンプ回路１５は、データ読み出し時には選択さ
れたビット線の電位を増幅出力し、データ書き込み時に
は外部からのデータをメモリセルに書き込む。コマンド
デコーダ１６は、外部から入力されるチップセレクト信
号／ＣＳなどの制御信号を受けてコマンドを解釈する。

【００３０】モードレジスタ１７には、入力されたコマ
ンドに応じて動作モードが設定される。制御回路１８
は、入力されたコマンドおよびモードレジスタ１７の状
態に応じて内部の制御信号を生成する。データ入出力回
路１９は、メモリセルアレイ１１から読み出されたデー
タを外部に出力したり外部から入力されるデータを取り
込んでセンスアンプ回路１５へ渡したりする。

【００３１】アドレス比較回路２０は、ＥＥＰＲＯＭや
ＥＰＲＯＭのような不揮発性記憶素子やヒューズを用い
て不良アドレス（不良ラインに対応したアドレス情報）
を記憶し、該不良アドレスと外部より入力（アクセス）
されたアドレスとを比較し、一致した場合に、不良ライ
ンの代わりにメモリアレイ１１内の予備メモリ行（冗長
ライン）１１ａもしくは予備のメモリ列（冗長ライン）
１１ｂが選択されるようにする。この処理により、機能
上不良ラインは、冗長ラインに置換されることになる。

【００３２】クロック生成回路２１は、外部から供給さ
れる一定周波数のクロック信号ＣＬＫおよびクロックが
有効であることを示すクロックイネーブル信号ＣＫＥに
基づいて内部回路を動作させるクロック信号を生成す
る。

【００３３】不良アドレスは、１つではなくメモリアレ
イ１１の各メモリバンクＢＡＮＫ０〜ＢＡＮＫ３ごと
に、予備のメモリ行１１ａもしくは予備メモリ列１１ｂ
の数に応じて複数個（本実施形態では２個）設定できる
ように構成される。

【００３４】コマンドデコーダ１６に外部から入力され
る制御信号としては、チップを選択状態にするチップセ
レクト信号／ＣＳの他、行アドレスストロウブ信号／Ｒ
ＡＳ（以下、ＲＡＳ信号と称する）、データの書込み動
作を指示するライトイネーブル信号／ＷＥなどがある。
これらの信号のうち符号の前に、”／”が付されている
ものは、ロウレベルが有効レベルであることを意味して
いる。

【００３５】コマンドデコーダ１６は、これらの制御信
号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥとアドレス信号
の一部をデコードして、入力コマンドを解釈する。かか
るコマンド方式は、ＳＤＲＡＭにおいては一般的であ
る。さらに、本実施形態のＳＤＲＡＭにおけるコマンド
としては、読出しを指示するＲＥＡＤコマンド、書込み
を指示するＷＲＩＴＥコマンド、モードレジスタ１７へ
の動作モードの設定を指示するＭＲＳコマンドなどがあ
る。

【００３６】外部により供給されるアドレスは、メモリ
アレイ１１のバンクを指定するバンクアドレスＢＡ０，
ＢＡ１と、バンク内のメモリセルを指定するアドレスＡ
０〜Ａ１２がある。データ入出力回路１９は、外部から
供給される制御信号ＤＱＭに基づいて、例えば１６ビッ
トのデータＤＱ０〜ＤＱ１５をマスク（有効）するかし
ないかを決定するように構成される。

【００３７】アドレス比較回路２０には、第１不良アド
レス設定＆比較回路２０Ａと、第２不良アドレス設定＆
比較回路２０Ｂとが設けられている。第１不良アドレス
設定＆比較回路２０Ａは、不良アドレス情報を設定する
ためのＥＰＲＯＭ（ＮＶＲＡＭ）セルを有するととも
に、その設定されたアドレスと入力アドレスを比較し一
致したか否かを判定する。第２不良アドレス設定＆比較
回路２０Ｂは、不良アドレス情報を設定するためのヒュ
ーズを有している。

【００３８】パッケージ封入前に検出された不良アドレ
スは、第２不良アドレス設定＆比較回路２０Ｂに設定さ
れる。パッケージ封入後に検出された不良アドレスは、
第１不良アドレス設定＆比較回路２０Ａに設定される。

【００３９】制御回路１８には、設定された不良アドレ
スと入力アドレスを比較した結果、一致した場合に予備
メモリ行１１ａまたは予備メモリ列１１ｂを選択させる
切換制御信号を発生し、アドレスデコーダ１３または１
４に供給する回路が設けられている。

【００４０】ヒューズによる不良アドレスの設定は、レ
ーザ等による切断で行われる。ＥＰＲＯＭへの不良アド
レスへの設定は、テストモード時にアドレスバッファ１
２により取り込まれたデータが、第１不良アドレス設定
＆比較回路２０ＡへＥＰＲＯＭセルの書込みデータとし
て入力されることで行われる。

【００４１】これにより、パッケージ封入後においても
不良ビットの救済が可能とされるとともに、ＥＰＲＯＭ
セルを含む不良アドレス設定回路のみの場合に比べて回
路規模が増大するのを抑制することができる。

【００４２】次に、図９を参照して、第１不良アドレス
設定＆比較回路２０Ａの構成例を説明する。第１不良ア
ドレス設定＆比較回路２０Ａは、４つのバンク２０１〜
２０４を有している。第１不良アドレス設定＆比較回路
２０Ａに、バンク２０１〜２０４が４つあるのは、図８
のメモリアレイ１１のバンク数４つ（ＢＡＮＫ０〜３）
に対応している。

【００４３】各バンク２０１〜２０４は、２つのアドレ
スセット（セット０、セット１）を有している。単一の
アドレスセットは、（Ｎ＋１）個のＥＰＲＯＭセルＥＣ
からなる不揮発性メモリアレイ２１０で構成されてい
る。不揮発性メモリアレイ２１０は、Ｎビットの不良ア
ドレス（フルアドレス）を格納するためのＮ個（Ｎビッ
ト分）のＥＰＲＯＭセルＥＣ（アドレスビット）と、そ
のＮ個のＥＰＲＯＭセルＥＣに格納された情報が有効で
あることを示す１個（１ビット分）のＥＰＲＯＭセルＥ
Ｃ（イネーブルビット）とを有している。

【００４４】初期状態において、ラッチ２４０には、ゼ
ロのデータ（不揮発性メモリアレイ２１０にプログラム
されたわけではないデータ）が格納されている。そのた
め、上記イネーブルビットは、不揮発性メモリアレイ２
１０からラッチ２４０に転送された不良アドレスデータ
が有効であるか否か、すなわち不揮発性メモリアレイ２
１０にプログラムされたものか否かを示し、アドレスが
プログラムされた時に同時にプログラムされる。

【００４５】第１不良アドレス設定＆比較回路２０Ａに
は、合計４バンク２０１〜２０４で、８セットの不揮発
性メモリアレイ２１０が設けられている。

【００４６】第１不良アドレス設定＆比較回路２０Ａの
各バンク２０１〜２０４には、メモリアレイ１１の各バ
ンクＢＡＮＫ０〜３につき、２つの不良アドレス（Ｎｂ
ｉｔ）を設定可能なように、２セットの不揮発性メモリ
アレイ２１０が設けられている。

【００４７】各バンク２０１〜２０４には、２セットの
不揮発性メモリアレイ２１０のそれぞれに、制御信号を
入力する制御回路２２０が設けられている。制御回路２
２０には、ＶＰＰ発生回路４０１およびＶＣＬ発生回路
４０２から、後述する電位ＶＰＰ、ＶＣＬを選択的に入
力する。

【００４８】制御回路２２０は、後述する図１１の表の
各動作（プログラム”０”、プログラム”１”、イレー
ス、リード、スタンバイ）に相当して、不揮発性メモリ
アレイ２１０（図１０のＥＰＲＯＭセルＥＣ）の各端子
に入力されたコマンドをデコードし、ＥＰＲＯＭセルＥ
Ｃの制御信号、プログラムデータを与える。

【００４９】また、各バンク２０１〜２０４には、２セ
ットの不揮発性メモリアレイ２１０のそれぞれに設定さ
れている不良アドレスと、アドレスバッファ１２から供
給される入力アドレスとを比較するアドレス比較回路２
３０とを有している。

【００５０】制御回路２２０に、入力端子ｉｎから、プ
ログラムを意図する制御信号が入力され、アドレス端子
ａｄｒからデータ（不良アドレスデータ）が入力される
と、不揮発性メモリアレイ２１０にデータがプログラム
される。制御回路２２０に、入力端子ｉｎから、イレー
スを意図する制御信号が入力されると、不揮発性メモリ
アレイ２１０のデータは、消去される。制御回路２２０
に、入力端子ｉｎから、リードを意図する制御信号が入
力されると、不揮発性メモリアレイ２１０のデータは、
ラッチ２４０へ読み出される。制御回路２２０に、入力
端子ｉｎから、スタンバイを意図する制御信号が入力さ
れると、不揮発性メモリアレイ２１０は、スタンバイの
状態となる。制御回路２２０に、入力端子ｉｎから、ベ
リファイを意図する制御信号が入力されると、不揮発性
メモリアレイ２１０は、ベリファイの状態となる。

【００５１】不揮発性メモリアレイ２１０のデータは、
アクセスの高速性の目的で、一般的にチップの起動時ま
たはＭＲＳコマンドで、ラッチ２４０に転送される。

【００５２】上記の制御信号、データの入力は、外部の
テスト装置から入力端子ｉｎを経て制御回路２２０に入
力されるテストモードコマンドを用いて実行され、制御
回路２２０を経て不揮発性メモリアレイ２１０は制御さ
れる。

【００５３】アドレス比較回路２３０は、アドレス比較
部２３１と、ミス・ヒット判定部２３２とを有してい
る。アドレス比較部２３１は、ＥＰＲＯＭセル（不揮発
性メモリセル）ＥＣのリード動作時にＥＰＲＯＭセルＥ
Ｃに格納されている不良アドレスの１ビットと、ＤＲＡ
Ｍアクセスアドレスの１ビットを比較し、両者が一致し
たら、ミス・ヒット判定部２３２にヒット信号を出力す
る。ミス・ヒット判定部２３２は、イネーブルビットが
有効であり、全てのアドレス比較部２３１からヒット信
号を入力すると、不揮発性メモリアレイ２１０にプログ
ラムされた救済アドレスと、ＤＲＡＭアクセスアドレス
が一致したと判断し、アドレスヒット信号ｈｉｔを出力
して、ロールコール回路２３５、制御回路１８を経由し
てアドレスデコーダへ置換の指示を与え、予備のメモリ
行または列を選択し、メモリセルのデータを出力する。

【００５４】図８の第１不良アドレス設定＆比較回路２
０Ａの一連の動作を簡単に説明する。組立て後の検査工
程は、外部のテスト装置（図示せず）によるテストパタ
ーンを用いる方法により行われる。すなわち、テスト装
置は、チップにメモリアレイ１１のアドレスとデータを
入力し、メモリアレイ１１の所定のアドレスに所定のデ
ータの書込みを行った後、メモリアレイ１１から読み出
したデータと期待値データとを比較し、その比較結果を
テスト装置のＦＢＭ（ＦａｉｌＢｉｔＭｅｍｏｒ
ｙ）に書込む。次いで、テスト装置は、ＦＢＭに書込ま
れたデータに基づいて、ソフトウェアで救済判定を行
い、不良アドレスを検出する。

【００５５】不良アドレスがテスト装置で検出される
と、その不良アドレスを不揮発性メモリアレイ２１０に
プログラムするためのテストモードを実行する。テスト
装置は、アドレスバッファ１２に不良アドレスを入力
し、制御信号をコマンドデコーダ１６に入力し、テスト
モードとし、制御回路１８により、ＥＰＲＯＭセルＥＣ
へのプログラム動作として制御回路２２０により、不良
アドレスを不揮発性メモリアレイ２１０にプログラムし
ていた。

【００５６】上記のように、不揮発性メモリアレイ２１
０に不良アドレスがプログラムされることにより、救済
工程が終了する。

【００５７】次回から動作するときは、チップの起動時
に不揮発性メモリアレイ２１０から不良アドレスがラッ
チ２４０に読み出され一時的に保存される。ＳＤＲＡＭ
１０が実際に動作するときは、アドレス端子ａｄｒから
メモリアレイ１１のアドレス（外部からアクセスされて
いるアドレス）が入力されると、アドレス比較部２３１
にて、その外部からアクセスされているアドレスと、ラ
ッチ２４０に読み出されている不良アドレスとの比較が
行われる。

【００５８】アドレス比較部２３１は、その比較の結
果、両者が一致したときには、アドレスヒット信号がイ
ネーブルになり、図８の制御回路１８に一致検出信号が
供給される。制御回路１８からアドレスデコーダ１３ま
たは１４に対して予備メモリ行または予備メモリ列を選
択させる切換信号（または置換アドレス）が出力され
る。

【００５９】次に、図１０を参照して、不揮発性メモリ
アレイ２１０を構成するＥＰＲＯＭセルＥＣの構成を説
明する。

【００６０】図１０に示すように、ＥＰＲＯＭセルＥＣ
は、書込み回路２４１と、読出し回路２４２と、コント
ロールゲート回路２４３とを備えている。セルトランジ
スタＭｅｐ０、Ｍｅｐ１、Ｍｇ０、Ｍｇ１、Ｍｅｒ０、
Ｍｅｒ１は、高耐圧トランジスタで構成されている。Ｐ
ＭＯＳＭｇ０、Ｍｇ１のソース、ドレインは、共通接
続され、制御端子ＣＧに接続されている。セルトランジ
スタＭｅｐ０、Ｍｅｐ１、Ｍｇ０、Ｍｇ１、Ｍｅｒ０、
Ｍｅｒ１のフローティングゲートＦｇ０、Ｆｇ１は、容
量結合により、制御端子ＣＧにより制御される。

【００６１】セルトランジスタＭｅｐ０、Ｍｅｐ１、Ｍ
ｇ０、Ｍｇ１、Ｍｅｒ０、Ｍｅｒ１は、フローティング
ゲートとコントロールゲートを有するゲート２重構造の
ＭＯＳＦＥＴではなく、フローティングゲートのみを有
する通常のＭＯＳＦＥＴと同一構造でゲート絶縁膜が若
干厚い高耐圧のＭＯＳＦＥＴを記憶素子として利用して
おり、その記憶素子のフローティングゲートＦｇ０、Ｆ
ｇ１に電荷を蓄積するか否かでしきい値を変化させてデ
ータを記憶する構成を備えている。セルトランジスタＭ
ｅｐ０、Ｍｅｐ１、Ｍｇ０、Ｍｇ１、Ｍｅｒ０、Ｍｅｒ
１のゲート構造は、通常のＭＯＳＦＥＴと同一構造であ
る。セルを構成する３個のＭＯＳＦＥＴの各組Ｍｅｐ
０、Ｍｅｒ０およびＭｇ０，Ｍｅｐ１、Ｍｅｒ１および
Ｍｇ１は、基板上の絶縁膜を介してポリシリコンのゲー
ト電極を有し、さらにポリシリコンゲート電極は各組の
ＭＯＳＦＥＴのゲートが共通接続され、フローティング
ゲートＦｇ０、Ｆｇ１となる。

【００６２】図１０において、符号Ｍｅｐ０、Ｍｅｒ
０、Ｍｇ０が付されている３個のＭＯＳＦＥＴが１ビッ
トのデータを記憶するセルである。データの信頼性を高
めるためにもう１組のＭＯＳＦＥＴＭｅｐ１、Ｍｅｒ
１、Ｍｇ１からなるセルが設けられ、Ｍｅｐ０、Ｍｅｒ
０、Ｍｇ０からなるセルと同一のデータが書込まれるよ
うに構成されている。すなわち、トランジスタＭｅｒ
０、Ｍｅｒ１が直列接続されており、両方のトランジス
タＭｅｒ０、Ｍｅｒ１がオンしない限り、接地電位ＶＳ
ＳがトランジスタＴｒ２のノードＮ１に印加されないよ
うになっている。

【００６３】セルは、コントロールゲートトランジスタ
Ｍｇ０、Ｍｇ１と、プログラムトランジスタＭｅｐ０、
Ｍｅｐ１と、リードトランジスタＭｅｒ０、Ｍｅｒ１と
から構成されている。

【００６４】各セルを構成する３個のＭＯＳＦＥＴは、
それぞれのゲートが互いに結合され、フローティングゲ
ートとして機能するポリシリコンの配線Ｆｇ０、Ｆｇ１
が、絶縁膜を介して設けられている。その共通のフロー
ティングゲートＦｇ０、Ｆｇ１が電位的にフローティン
グにされており、これらの共通フローティングゲートＦ
ｇ０、Ｆｇ１に電荷が蓄積するか否かでＭｅｐ０、Ｍｅ
ｒ０、Ｍｅｐ１、Ｍｅｒ１のしきい値を変化させてデー
タを記憶するように制御される。

【００６５】セルを構成する６個のＭＯＳＦＥＴＭｅ
ｐ０、Ｍｅｒ０、Ｍｇ０、Ｍｅｐ１、Ｍｅｒ１、Ｍｇ１
は、他のＭＯＳＦＥＴよりもゲート酸化膜が厚い高耐圧
の素子とされている。

【００６６】コントロールゲートトランジスタＭｇ０、
Ｍｇ１はソースおよびドレインが互いに結合されて制御
端子ＣＧに接続され、制御端子ＣＧに信号を与えること
で、リードトランジスタＭｅｒ０、Ｍｅｒ１のコントロ
ールゲートの機能（２層ゲートを有するＥＰＲＯＭ素子
におけるコントロールゲートの機能）を果たしている。
２層ゲートを有するＥＰＲＯＭ素子では、コントロール
ゲートに印加された電圧が、容量結合によりフローティ
ングゲートに印加される。これに対し、リードトランジ
スタＭｅｒ０、Ｍｅｒ１は、１層ゲート（フローティン
グゲート）のみを有し、制御端子ＣＧに印加された電圧
が別のコントロールゲートトランジスタＭｇ０、Ｍｇ１
のＭＯＳ容量を介して、フローティングゲートに印加さ
れる。制御端子ＣＧにＶＰＰを印加すると、フローティ
ングゲートに書き込まれたデータにより、リードトラン
ジスタＭｅｒ０、Ｍｅｒ１がＯＮ／ＯＦＦする。

【００６７】プログラムトランジスタＭｅｐ０、Ｍｅｐ
１は、それらのソースが共通に接続されて、高電圧の書
込み／消去電圧ＶＰＰが印加されるソース端子ＳＬに接
続されている。プログラムトランジスタＭｅｐ０、Ｍｅ
ｐ１のドレインは、それぞれ通常の（高耐圧ではない）
トランジスタＱ０、Ｑ１を介して、書込みデータが印加
される書込みデータ端子ＰＲＧに接続されている。

【００６８】トランジスタＱ０、Ｑ１は、それらのゲー
トに電源電圧ＶＣＬが印加された定電流素子として機能
する。

【００６９】リードトランジスタＭｅｒ０、Ｍｅｒ１
は、チャネルが直列となるように接続されている。リー
ドトランジスタＭｅｒ１のソース端子は、接地電位ＶＳ
Ｓ（ＧＮＤ）に接続されている。リードトランジスタＭ
ｅｒ０のドレイン端子（ノードＮ１）は、読出し制御用
ＭＯＳＦＥＴＴｒ２を介して、プリチャージノードＮ
２に接続されている。プリチャージノードＮ２と電源電
圧端子ＶＣＬとの間には、プリチャージ用ＭＯＳＦＥＴ
Ｔｒ１が接続されている。プリチャージノードＮ２と
接地電位ＶＳＳ（ＧＮＤ）との間には、ディスチャージ
用ＭＯＳＦＥＴＴｒ０が接続されている。

【００７０】プリチャージノードＮ２には、このノード
Ｎ２の電位を判別して論理状態をラッチする一対のイン
バータからなるラッチ２４０が接続されている。

【００７１】なお、図１０において示されている各種端
子ＳＬ、ＣＧ、ＰＲＧに印加される電圧や、制御信号Ｐ
ＳＧ、ＰＵＳ、ＰＵは、制御回路２２０において、入力
コマンドや書込みデータなどに基づいて生成される。

【００７２】次に、図１０、図１１及び図１２を参照し
て、ＥＰＲＯＭセルＥＣの書込み（プログラム）動作を
説明する。ここで、ＶＳＳは接地電位、ＶＣＬは外部か
ら供給される電源電位であり、ＶＰＰはＤＲＡＭ内部で
発生される上記電源電位ＶＣＬの昇圧電位である。

【００７３】書込み動作時には、プログラムされるレベ
ルを確保するため、通常の電源電位（例えば１．８Ｖ）
ＶＣＬよりも高い電源電位ＶＣＬＨ、例えば、バーンイ
ン時と同じ位の高電源電位（例えば２．５Ｖ）ＶＣＬＨ
を外部からの電源電位ＶＣＬとして印加する。書込み動
作時には、ＥＰＲＯＭセルＥＣの書込み回路２４１のソ
ース端子ＳＬと制御端子ＣＧに、上記高電源電位ＶＣＬ
Ｈを昇圧させてなる、例えば４．２Ｖの高電源昇圧電圧
ＶＰＰＨが印加される。書込みデータ端子ＰＲＧには、
書込みデータが”０”のときには例えば２．５Ｖの高電
源電圧ＶＣＬＨが印加され、書込みデータが”１”のと
きにはグランド電圧ＶＳＳが印加される。

【００７４】また、書込み動作時には、読出し回路２４
２では、制御信号ＰＳＧ、ＰＵＳ、ＰＵがハイレベルと
されることにより、ＭＯＳＦＥＴＴｒ２とＴｒ０がオ
ン、Ｔｒ１がオフされて、ＭＯＳＦＥＴＭｅｒ０、Ｍ
ｅｒ１のソース、ドレイン端子は接地電位に固定され、
非活性状態となる。

【００７５】書込みデータ端子ＰＲＧにグランド電圧Ｖ
ＳＳが印加されたとき（書込みデータが”１”のとき）
は、書込みデータ端子ＰＲＧとソース端子ＳＬとの電位
差が相対的に大きくなり電子が加速されて、Ｍｅｐ０、
Ｍｅｐ１のソース・ドレイン間に電流が流れて、フロー
ティングゲートＦｇ０、Ｆｇ１にホットキャリアが注入
される。これにより、書込みデータが”１”がプログラ
ムされたときには、フローティングゲートＦｇ０、Ｆｇ
１の電位は、−ＶＰＰＨ（例えば、−４．２Ｖ）とな
り、その結果、ＭＯＳＦＥＴＭｅｐ０、Ｍｅｐ１およ
びＭｅｒ０、Ｍｅｒ１は、しきい値が高い状態とされ
る。また、書込みデータ端子ＰＲＧに高電源電圧ＶＣＬ
Ｈが印加されたとき（書込みデータが”０”のとき）
は、書込みデータ端子ＰＲＧとソース端子ＳＬとの電位
差が相対的に小さくなり電子が十分に加速されることな
く、Ｍｅｐ０、Ｍｅｐ１のソース・ドレイン間に電流が
十分に流れず、フローティングゲートＦｇ０、Ｆｇ１に
ホットキャリアは注入されない。

【００７６】次に、図１３を参照して、ＥＰＲＯＭセル
ＥＣの消去（イレース）動作を説明する。

【００７７】消去動作時には、外部からの電源電圧ＶＣ
Ｌとして、高電源電圧（例えば２．５Ｖ）ＶＣＬＨが印
加される。消去動作時には、書込み回路２４１のソース
端子ＳＬに高電源昇圧電圧ＶＰＰＨが印加され、制御端
子ＣＧにグランド電圧ＶＳＳが印加され、書込みデータ
端子ＰＲＧに高電源電圧ＶＣＬＨが印加される。これに
より、ＭＯＳＦＥＴＭｅｐ０、Ｍｅｐ１のゲート絶縁
膜を通して、フローティングゲートＦｇ０、Ｆｇ１に蓄
積されていた電子がトンネル現象でソース端子ＳＬ側に
引き抜かれる。これによって、ＭＯＳＦＥＴＭｅｐ
０、Ｍｅｐ１およびＭｅｒ０、Ｍｅｒ１は、しきい値が
低い状態にされる。

【００７８】また、消去動作時には、読出し回路２４２
では、制御信号ＰＳＧ、ＰＵＳ、ＰＵがハイレベルとさ
れることにより、ＭＯＳＦＥＴＴｒ２とＴｒ０がオ
ン、Ｔｒ１がオフされて、ＭＯＳＦＥＴＭｅｒ０、Ｍ
ｅｒ１のソース、ドレイン端子は接地電位に固定され、
非活性状態とされる。

【００７９】次に、図１４を参照して、ＥＰＲＯＭセル
ＥＣの読出し（リード）動作を説明する。

【００８０】読出し動作時には、外部からの電源電圧Ｖ
ＣＬとして、通常電源電圧（例えば１．８Ｖ）ＶＣＬが
印加される。読出し動作時には、書込み回路２４１のソ
ース端子ＳＬおよび書込みデータ端子ＰＲＧに接地電位
が印加されるとともに、制御端子ＣＧには、通常電源電
圧ＶＣＬが印加される。

【００８１】また、読出し動作時には、読出し回路２４
２では、先ず制御信号ＰＵがロウレベルに変化されてＭ
ＯＳＦＥＴＴｒ０がオフされた状態で負の制御パルス
ＰＵＳが印加されてＭＯＳＦＥＴＴｒ１がオンされて
ノードＮ２がプリチャージされる。そして、最後に正の
制御パルスＰＳＧ（パスゲート）が印加されることによ
り、ＭＯＳＦＥＴＴｒ２がオンされる。

【００８２】読出し動作時において、制御端子ＣＧに通
常電源電圧ＶＣＬが印加されたとき、フローティングゲ
ートＦｇ０、Ｆｇ１にホットキャリアが注入されている
（書込みデータ”１”がプログラムされている）と、し
きい値が高い状態になっているため、ＭＯＳＦＥＴＭ
ｅｒ０、Ｍｅｒ１に電流が流れない。その結果、ノード
Ｎ２の電位はＶＣＬを保ち、そのＶＣＬのデータがラッ
チ２４０に出力される。一方、このとき、フローティン
グゲートＦｇ０、Ｆｇ１にホットキャリアが注入されて
いない（書込みデータ”０”がプログラムされている）
と、しきい値が低い状態になっているため、ＭＯＳＦＥ
ＴＭｅｒ０、Ｍｅｒ１に電流が流れる。その結果、ノ
ードＮ２の電位は接地電位まで下がり、その接地電位の
データがラッチ２４０に出力される。

【００８３】上記のように、書込みデータ”１”がＥＰ
ＲＯＭセルＥＣにプログラムされたとき、フローティン
グゲートＦｇ０、Ｆｇ１の電位は、−ＶＰＰＨまで下が
っている。ところが、フローティングゲートＦｇ０、Ｆ
ｇ１は、配線（ポリシリコン配線）で形成されているた
めに、その電位がリークし、−ＶＰＰＨから０Ｖ近くま
で変化してしまうことがあった。このように、しきい値
が変動すると、データの信頼性が劣化する。

【００８４】蓄積電荷保持特性の評価に際して、フロー
ティングゲートＦｇ０、Ｆｇ１のしきい値を読みとる場
合には、ＭＯＳＦＥＴＭｇ０、Ｍｇ１に印加する電位
を制御すればよい。すなわち、図１１の最下欄に示すよ
うに、制御端子ＣＧの電位は、外部から供給しているた
め、任意の電圧を与えることにより、精度良く、セルト
ランジスタのしきい値を読み取ることが可能である。

【００８５】図８の第１不良アドレス設定＆比較回路２
０Ａにおける、ＥＰＲＯＭセルのベリファイ方法は、以
下の通りである。制御端子ＣＧに通常電源電位ＶＣＬを
印加して、アドレスをスキャンしながらメモリアレイ１
１のデータを読出し、期待値データとの比較・判定を行
って、ＦＢＭを作成する。次に、制御端子ＣＧに外部か
ら電圧を与えて、アドレスをスキャンしながら同様にＦ
ＢＭを作成する。両者を比較して一致していればＯＫで
あり、不一致であればＮＧである。即ち、制御端子ＣＧ
に異なる電位を与えた時にメモリアレイ１１のデータが
正しく書き込み／読出しできることによってベリファイ
を行っていた。

【００８６】図９および図１０の構成では、テストＰＡ
Ｄ（そのウェーハ上にテスト用に特別に設けられたＰＡ
Ｄ）からＣＧ端子を制御していた（図１１では外部印加
と示す）ため、組立て後のＥＰＲＯＭセルＥＣの信頼性
評価は不可能であり、ウェハー状態でのサンプリングに
よる評価にとどまっていた。また、上記方法によれば、
メモリアレイ１１の情報を読み出すために、制御端子Ｃ
Ｇに印加する電圧を電源電圧ＶＣＬまたは外部端子から
与える電圧値に設定する度に、ライト動作とリード動作
とでそれぞれ１回ずつのアドレススキャンを行う必要が
あり、評価時間が長い。

【００８７】本実施形態は、上記問題を解決することを
目的としている。本実施形態は、組立て後にＥＰＲＯＭ
セルＥＣ（非破壊モジュール、不揮発性メモリ）の信頼
性評価を充分に実施できるように、チップの外部端子か
らＣＧ端子の電位を制御することができる半導体集積回
路装置を提供することを目的としている。

【００８８】本実施形態では、テストモードとしてベリ
ファイモードを追加し、フローティングゲートＦｇ０、
Ｆｇ１の蓄積電荷保持特性の評価を行えるようにした。
その構成として、ロールコール回路においてアドレスヒ
ット信号をデータ入出力回路１９に送るようにするとと
もに、制御端子ＣＧに電源電位ＶＣＬと昇圧電位ＶＰＰ
を印加し、各々の電位でＥＰＲＯＭセルＥＣのアドレス
内容を読み出すようにしている。その電圧ＶＰＰは、半
導体記憶装置の内部で通常電源電圧ＶＣＬを昇圧させて
なる、昇圧電圧である。

【００８９】以下に、第１の実施形態を説明する。な
お、本実施形態は、図１０と同じくＣＭＯＳの製造プロ
セスをそのまま使用できるＥＰＲＯＭセルＥＣを例にと
り説明する。

【００９０】図１０のＥＰＲＯＭセルＥＣのように、Ｃ
ＭＯＳの製造プロセスをそのまま使用できる技術が、Ｓ
ｈｏｊｉＳＨＵＫＵＲＩ、ＫａｚｕｍａｓａＹＡＮ
ＡＧＩＳＡＷＡらによる「ＣＭＯＳＰｒｏｃｅｓｓ
Ｃｏｍｐａｔｉｂｌｅｉｅ−Ｆｌａｓｈ（ｉｎｖｅｒ
ｓｅｇａｔｅｅｌｅｃｔｒｏｄｅＦｌａｓｈ）Ｔ
ｅｃｈｎｏｌｏｇｙｆｏｒＳｙｓｔｅｍ−ｏｎ−ａ
Ｃｈｉｐ」と題する論文に掲載されている（ＩＥＩＣ
ＥＴｒａｎｓａｃｔｉｏｎｏｎＥｌｅｃｔｒｏｎ
ｓ（通信学会英文誌）ＶｏｌＥ８４−Ｃ，Ｎｏ６
（ｐ７３４）Ｊｕｎｅ２００１）。

【００９１】本実施形態では、ＥＰＲＯＭセルＥＣを例
にとって説明するが、本実施形態は、フラッシュメモリ
にも適用することができる。

【００９２】次に、図１を参照して、第１の実施形態を
説明する。

【００９３】図２に示すように、制御回路２２０から出
力される制御信号によって制御されるＥＰＲＯＭセルＥ
Ｃの状態に”ベリファイ”の動作モードが追加されてい
る（図１１参照）。

【００９４】制御回路２２０には、図２の表の各動作
（プログラム”０”、プログラム”１”、イレース、リ
ード、スタンバイ、ベリファイ）に相当して、不揮発性
メモリアレイ２１０（図１のＥＰＲＯＭセルＥＣ）の各
端子に与える電圧を決定するために、外部のテスト装置
から入力したコマンドをデコードするデコーダが設けら
れている。

【００９５】図９および図１０の構成では、ベリファイ
動作モード時に、テストＰＡＤから制御端子ＣＧに任意
の電圧を印加していた。このため、精度良くセルトラン
ジスタのしきい値を測定できるが、組立て後にはＰＡＤ
を引き出せないため、セルトランジスタのしきい値を測
定できない欠点がある。これに対し、本実施形態におい
ては、制御端子ＣＧから通常電源電位（例えば、１．８
Ｖ）ＶＣＬよりも高い通常電源昇圧電圧ＶＰＰ（例え
ば、３．０Ｖ、昇圧電圧）を印加させている。このた
め、組立て後にもセルトランジスタのしきい値を自動的
に測定することが可能となる。

【００９６】書込みデータ”１”がプログラムされた直
後は、フローティングゲートＦｇ０、Ｆｇ１の電位は、
−ＶＰＰＨ（例えば、−４．２Ｖ、ここのＶＰＰＨは高
電源昇圧電圧を示す）であるが、時間の経過と共にリー
クが生じて、それらの電位Ｆｇ０、Ｆｇ１は０Ｖに向け
て変化する。図９から図１１のように、リード時に制御
端子ＣＧにＶＣＬ（例えば、１．８Ｖ、ここのＶＣＬは
通常電源電圧を示す）のみを印加する構成では、フロー
ティングゲートＦｇ０、Ｆｇ１の電位が−ＶＰＰＨ（例
えば、−４．２Ｖ、ここのＶＰＰＨは高電源昇圧電圧を
示す）から−ＶＣＬ（例えば、−１．８Ｖ、ここのＶＣ
Ｌは通常電源電圧を示す）程度にまで変化しないと、即
ち、ΔＶ＝２．４Ｖ変化するまでプログラムされたデー
タが変化したか否かが判断できなかったため、実効的な
評価方法ではなかった。これに対し、本実施形態の図２
のように、ベリファイ動作として制御端子ＣＧにＶＰＰ
（例えば、３．０Ｖ、ここのＶＰＰは通常電源昇圧電圧
を示す）を印加する構成では、フローティングゲートＦ
ｇ０、Ｆｇ１の電位が−ＶＰＰＨ（例えば、−４．２
Ｖ、ここのＶＰＰＨは高電源昇圧電圧を示す）から−Ｖ
ＰＰ（例えば、−３．０Ｖ、ここのＶＰＰは通常電源昇
圧電圧を示す）程度にまで変化した時点で（つまり、−
ＶＣＬ程度（例えば、−１．８Ｖ、ここのＶＣＬは通常
電源電圧を示す）にまで変化する以前に）、即ち、ΔＶ
＝１．２Ｖ変化することで、プログラムされたデータが
変化したか否かを判断することができる。

【００９７】第１の実施形態では、図１、図３、図８、
図１０、および図２の構成と、フェイルビットマップ
（ＦＢＭ；フェイルビットメモリ）を用いて、パッケー
ジ封入（組立て）後に、ＥＰＲＯＭセルＥＣの充分な信
頼性評価を行うことができる。なお、図３は、本実施形
態（図１）のミス・ヒット判定部２３２の回路構成を示
しているが、図９のミス・ヒット判定部２３２の回路構
成も図３と同様である。

【００９８】図１および図９に示すように、図１では、
ベリファイモードが追加されている。ベリファイモード
時には、アドレスヒット信号ｈｉｔがアドレスデコーダ
１３、１４に出力されないようにアドレスヒット信号ｈ
ｉｔの出力先がＩ／Ｏバッファ１９ａに切り替えられ、
アドレスヒットまたはミスヒットの状態が直接Ｉ／Ｏデ
ータとして出力される。

【００９９】まず、ベリファイモードとしては、制御端
子ＣＧに通常電源電圧ＶＣＬを印加して、ＥＰＲＯＭセ
ルＥＣのデータをラッチ２４０に読み出す。次に、リダ
ンダンシロールコールのテストを行い、全ビット（アド
レス）スキャンを行う。この時、外部アクセスアドレス
は、図１の端子ａｄｒに入力され、外部アクセスアドレ
スデータと、通常ラッチ２４０のデータとは、アドレス
比較部２３１及びミス・ヒット判定部２３２を用いて比
較され、その比較結果は、ロールコール回路２３５を用
いて制御回路１８およびＩ／Ｏデータバッファ１９ａを
介してＤＱ端子に出力される。そのＤＱ端子からのヒッ
ト、ミスヒットを表す出力データに基づいて、フェイル
ビットマップ（ＦＢＭ）を生成する。このＦＢＭの結果
は、ＥＰＲＯＭセルＥＣの使用、不使用を示している。

【０１００】次に、制御端子ＣＧに通常昇圧電圧ＶＰＰ
を印加して、ＥＰＲＯＭセルＥＣのデータをラッチ２４
０に読み出す。次に、リダンダンシロールコールのテス
トを行い、全ビット（アドレス）スキャンを行う。この
時、外部アクセスアドレスは、図１の端子ａｄｒに入力
され、外部アクセスアドレスデータと、通常ラッチ２４
０のデータとは、アドレス比較部２３１及びミス・ヒッ
ト判定部２３２を用いて比較され、その比較結果は、ロ
ールコール回路２３５を用いて制御回路１８およびＩ／
Ｏデータバッファ１９ａを介してＤＱ端子に出力され
る。そのＤＱ端子からの出力データに基づいて、フェイ
ルビットマップ（ＦＢＭ）を生成する。このＦＢＭの結
果は、通常昇圧電圧ＶＰＰを印加して、ＥＰＲＯＭセル
ＥＣのデータをラッチ２４０に読み出したときのデータ
（ＥＰＲＯＭセルＥＣの使用、不使用）を示している。

【０１０１】次に、通常電源電圧ＶＣＬでの読み出した
結果を示すフェイルビットマップと、通常昇圧電圧ＶＰ
Ｐでの読み出した結果を示すフェイルビットマップとを
比較し、同一の結果であればＥＰＲＯＭセルＥＣの記憶
内容がＯＫであり、異なる結果であればＥＰＲＯＭセル
ＥＣの記憶内容が変化したことを示しており、その比較
の結果に基づいて、ＥＰＲＯＭセルＥＣの信頼性評価を
行うことができる。

【０１０２】第１実施形態では、ＶＣＬ印加の動作とＶ
ＰＰ印加の動作を行う順番を逆に行うことができる。

【０１０３】第１の実施形態では、組立て後のＥＰＲＯ
ＭセルＥＣの充分な信頼性評価が可能である。また、第
１の実施形態では、アドレススキャンを２回（ＶＰＰ印
加とＶＣＬ印加を１回ずつ）行い、データを比較すれば
よいので、上記先願例に比較して、評価時間が短縮す
る。

【０１０４】次に、図４を参照して、第２の実施形態を
説明する。第２の実施形態においても、制御端子ＣＧに
通常電源電圧ＶＣＬを印加したときの読出しデータと、
制御端子ＣＧに通常昇圧電圧ＶＰＰを印加したときの読
出しデータとの比較結果に基づいて、組立て後のＥＰＲ
ＯＭセルＥＣの充分な信頼性評価を行う点は、第１の実
施形態と同様である。

【０１０５】図４に示すように、本実施形態では、図１
０の構成に比べて、ベリファイ用ラッチ回路２９０と、
ラッチ・データ選択回路２９５を追加する。ラッチ・デ
ータ選択回路２９５は、ノードＮ２のデータの出力先
を、通常ラッチ（図１０のラッチ２４０と同じ）２４０
にするか、ベリファイ用ラッチ回路２９０にするかを選
択する。

【０１０６】ベリファイ動作時には、初めに、通常電源
電圧（例えば、１．８Ｖ）ＶＣＬのリード動作（制御端
子ＣＧに通常電源電圧ＶＣＬを印加）を行うとともに、
ＴＥＳＴＢ端子７５にハイの信号を入力し、ノードＮ２
のデータを、通常ラッチ２４０に出力する。次に、制御
端子ＣＧに通常電源昇圧電位（例えば、３．０Ｖ）ＶＰ
Ｐを印加し、ＴＥＳＴＢ端子７５にローの信号を入力
し、ノードＮ２のデータを、ベリファイ用ラッチ回路２
９０に出力する。

【０１０７】アドレス比較部２３３は、通常ラッチ２４
０から出力されたデータと、ベリファイ用ラッチ回路２
９０から出力されたデータを比較する。その比較の結
果、データの不一致が生じていれば、フローティングゲ
ートＦｇ０、Ｆｇ１の電位のリークが進んでおり、デー
タの信頼性に問題があることが分かる。すなわち、リー
ド時のラッチ結果と、ベリファイ時のラッチ結果の比較
がそのままヒット・ミス判定となり、アドレスをスキャ
ンすることなく、短い評価時間でベリファイ動作を行う
ことができる。

【０１０８】アドレス比較部２３３において、通常ラッ
チ２４０から出力されたデータと、ベリファイ用ラッチ
回路２９０から出力されたデータを比較した結果、両者
が一致していれば、フローティングゲートＦｇ０、Ｆｇ
１の電位は、−ＶＰＰＨ（例えば、−４．２Ｖ、ここの
ＶＰＰＨは高電源昇圧電圧を示す）から−ＶＰＰ（例え
ば、−３．０Ｖ、ここのＶＰＰは通常電源昇圧電圧を示
す）にまでは変化していないことが分かる。この場合、
そのＥＰＲＯＭセルＥＣはパスと判定される。

【０１０９】アドレス比較部２３３の出力データ（通常
ラッチ２４０から出力されたデータと、ベリファイ用ラ
ッチ回路２９０から出力されたデータの比較結果を示
す）は、ロールコール回路２３５を介してＤＱ端子に出
力される。図５に示すように、ロールコール回路２３５
は、ベリファイ時に、ロールコールのテストモードを入
力することで、ベリファイテストの結果をＤＱ端子に出
力することができる。

【０１１０】また、アドレス比較部２３３は、図９およ
び図１０のアドレス比較部２３１と同様に、不揮発性メ
モリアレイ２１０に格納された不良アドレスの１ビット
と、ＤＲＡＭアクセスアドレスの１ビットとを比較する
機能も有している。

【０１１１】なお、ベリファイ時に制御端子ＣＧに印加
する通常電源昇圧電圧ＶＰＰは、ベリファイに際して用
いる電位として最適値であるとは限らないが、フローテ
ィングゲートＦｇ０、Ｆｇ１の電位が−ＶＰＰＨ（例え
ば、−４．２Ｖ、ここのＶＰＰＨは高電源昇圧電圧を示
す）と−ＶＣＬ（例えば、−１．８Ｖ、ここのＶＣＬは
通常電源電圧を示す）の間の中間点（例えば、−３．０
Ｖ）を通過したことが検出できるという意味で有効な値
である。ベリファイ時に制御端子ＣＧに与えられる電圧
としては、ベリファイ時の電源電圧ＶＣＬを変化させる
ことにより容易に設定できる。例えば、プログラム時の
高電源電圧ＶＣＬＨを上記例と同様に２．５Ｖとすれ
ば、フローティングゲートＦｇ０、Ｆｇ１の電位は、−
４．２（−ＶＰＰＨ；−（高電源昇圧電圧））Ｖであ
り、さらにベリファイ時の電源電圧ＶＣＬを上記例の
１．８Ｖに代えて２．４Ｖとすれば、制御端子ＣＧに与
えられる、その電源電圧（２．４Ｖ）ＶＣＬを内部で昇
圧させてなる昇圧電圧ＶＰＰは約４．０Ｖとなり、その
差分０．２Ｖの変化量を検出できる。

【０１１２】また、従来からテストモードで、電位ＶＰ
Ｐをトリミング（負荷抵抗をトリミング（ｔｒｉｍｍｉ
ｎｇ）して負荷抵抗を変化させることにより電位ＶＰＰ
を調整する）できるように制御するテスト信号があるた
め、それを用いれば、その電位ＶＰＰを若干上下に変化
させた値を制御端子ＣＧに印加することができる。すな
わち、既に知られているワード線昇圧電圧ＶＰＰのトリ
ミングテストと組み合わせた場合、蓄積電荷保持特性の
スクリーニング基準をトリミング電圧範囲でコントロー
ルすることができる。

【０１１３】制御回路２２０は、図２の表の各動作（プ
ログラム”０”、プログラム”１”、イレース、リー
ド、スタンバイ、ベリファイ）に相当して、不揮発性メ
モリアレイ２１０（図１のＥＰＲＯＭセルＥＣ）の各端
子に与える電圧を決定するために、外部のテスト装置か
ら入力したコマンドをデコードするデコーダが設けられ
ている。

【０１１４】次に、図４、図５及び図６を参照して、第
２実施形態の応用として、ＶＰＰトリミングを使用した
本実施形態の動作例を説明する。

【０１１５】図６の例では、不良アドレスが不揮発性メ
モリアレイ２１０にプログラム済みの状態を仮定してい
る。

【０１１６】ベリファイ動作として、まず、図６のに
示すように、通常のＭＲＳ（例えばリード）コマンドを
実行し、通常ラッチ２４０にＥＰＲＯＭセルＥＣのデー
タを読み出す。

【０１１７】次に、図６のに示すように、”ＶＰＰト
リミングのテストモード”を実行する。このコマンドで
ベリファイリード時の制御端子ＣＧの電圧が設定できる
（ＶＰＰ±０．１Ｖ）。つまり、スクリーニングの基準
を設定することができる。

【０１１８】次に、図６のに示すように、”ベリファ
イのテストモード（狭義；上記と異なるという意味で狭
義という）”を実行する。ＴＥＳＴＢ信号が活性化さ
れ、ベリファイ用ラッチ２９０が選択され、で設定さ
れた電圧（が行われないときには、電位ＶＰＰ）が制
御端子ＣＧに印加されて、ＥＰＲＯＭセルＥＣのデータ
がベリファイ用ラッチ２９０に読み出される。

【０１１９】次に、図６のに示すように、アドレス比
較部２３３にて、通常ラッチ２４０と、ベリファイ用ラ
ッチ回路２９０のデータが比較される。その比較の結
果、両者が一致すれば、アドレス比較部２３３からの出
力信号ＯＵＴは、ローとなり、不一致であれば、出力信
号ＯＵＴはハイとなる。図６には図示しないが、図５の
ミス・ヒット判定部２３２は、アドレス（セット単位）
中に一つでもハイの出力信号ＯＵＴを入力すれば、ミス
・ヒット判定部２３２の出力信号ｈｉｔｂ（図３参照）
は、ハイとなる。

【０１２０】次に、図６のに示すように、”リダンダ
ンシロールコールのテスト”を実行し、ベリファイテス
トの結果をＤＱ端子に読み出す。ＤＱ端子からハイの信
号が出力されると、フローティングゲートＦｇ０、Ｆｇ
１の電位の変化が大きく、データの信頼性が悪いことを
示している。一方、ＤＱ端子からローの信号が出力され
ると、通常ラッチ２４０と、ベリファイ用ラッチ回路２
９０のデータが一致しており、データの信頼性が良好で
あることを示している。次に、図６のに示すよう
に、”テストモードの解除”を実行し、ベリファイテス
トを終了する。

【０１２１】以上に述べた本実施形態の図４、図５の構
成によれば、図６に示すように、十数サイクルの時間
（高速）で、ベリファイテストが可能である。

【０１２２】なお、第２の実施形態によれば、ロールコ
ール回路２３５を用いれば、第１の実施形態と異なり、
ＦＢＭを用いることなく、また、全ビット（アドレス）
スキャンを行うことなく、速やかに１ビットのＥＰＲＯ
ＭセルＥＣの信頼性評価を行うことができる。これに対
し、第１実施形態の図１の構成では、ロールコール回路
を用いても全ビットスキャンを行う必要がある。

【０１２３】以上述べたように、本実施形態は以下の効
果を奏することができる。

【０１２４】（１）既存テストと組合わせることによ
り、チップ面積の増加を抑制する。ベリファイリード時に用いる電圧は、ワード線昇圧電
圧と共有することができる。スクリーニング基準の決定は、昇圧電圧のトリミング
テストと共有する。ベリファイチェック時の回路を、冗長救済回路の一部
と共有する。ベリファイテストの結果を読み出す回路をリダンダン
シロールコールテストと共有する。（２）上記の（１）より、半導体メモリの信頼性が向上
する。

【０１２５】

【発明の効果】本発明の半導体集積回路装置のベリファ
イ方法によれば、組立て後の非破壊ヒューズモジュール
の充分な信頼性評価が可能である。

【図面の簡単な説明】

【図１】図１は、本発明の半導体集積回路装置の第１の
実施形態の構成を示すブロック図である。

【図２】図２は、本発明の半導体集積回路装置の第１の
実施形態において、動作に応じて、ＥＰＲＯＭセルＥＣ
の各端子に印加される電圧を示す表図である。

【図３】図３は、本発明の半導体集積回路装置の第１の
実施形態のミス・ヒット判定部の構成を示す回路図であ
る。

【図４】図４は、本発明の半導体集積回路装置の第２の
実施形態のＥＰＲＯＭセルＥＣおよびその周辺の構成を
示すブロック図である。

【図５】図５は、本発明の半導体集積回路装置の第２の
実施形態の第１不良アドレス設定＆比較回路２０Ａの構
成例を示すブロック図である。

【図６】図６は、本発明の半導体集積回路装置の第２の
実施形態の動作例を示すタイミングチャート図である。

【図７】図７は、従来一般の、破壊ヒューズ、電気的破
壊ヒューズ、および非破壊ヒューズの信頼度、組立て後
救済等を比較した表図である。

【図８】図８は、特願２０００−１９９９００の技術の
構成を示すブロック図である。

【図９】図９は、図８における第１不良アドレス設定＆
比較回路２０Ａの構成例を示すブロック図である。

【図１０】図１０は、図９におけるＥＰＲＯＭセルＥＣ
およびその周辺の構成例を示すブロック図である。

【図１１】図１１は、動作に応じて、図１０のＥＰＲＯ
ＭセルＥＣの各端子に印加される電圧を示す表図であ
る。

【図１２】図１２は、図１０のＥＰＲＯＭセルＥＣへの
書込み（プログラム）動作を示すタイミングチャート図
である。

【図１３】図１３は、図１０のＥＰＲＯＭセルＥＣの消
去（イレース）動作を示すタイミングチャート図であ
る。

【図１４】図１４は、図１０のＥＰＲＯＭセルＥＣの読
出し（リード）動作を示すタイミングチャート図であ
る。

【符号の説明】

１０ＳＤＲＡＭ１１メモリセルアレイ１１ａ冗長ライン１１ｂ冗長ライン１２アドレスバッファ１３ロウアドレスデコーダ１４カラムアドレスデコーダ１５センスアンプ回路１６コマンドデコーダ１７モードレジスタ１８制御回路１９データ入出力回路１９ａＩ／Ｏバッファ２０アドレス比較回路２０Ａ不揮発性メモリ（第１不良アドレス設定＆比較
回路）２０Ｂヒューズ（第２不良アドレス設定＆比較回路）２１クロック生成回路７５ＴＥＳＴＢ端子２０１バンク２０２バンク２０３バンク２０４バンク２１０不揮発性メモリアレイ２２０制御回路２３０アドレス比較回路２３１アドレス比較部２３２ミス・ヒット判定部２３３アドレス比較部２３５リダンダンシロールコール回路２４０ラッチ（通常ラッチ）２４１書込み回路２４２読出し回路２４３コントロールゲート回路２９０ベリファイ用ラッチ回路２９５ラッチ・データ選択回路４０１ＶＰＰ発生回路４０２ＶＣＬ発生回路ｉｎ入力端子ａｄｒアドレス端子ＥＣＥＰＲＯＭセルｈｉｔアドレスヒット信号Ｍｅｐ０セルトランジスタＭｅｐ１セルトランジスタＭｇ０セルトランジスタＭｇ１セルトランジスタＭｅｒ０セルトランジスタＭｅｒ１セルトランジスタＣＧ制御端子ＳＬソース端子ＰＲＧ書込みデータ端子Ｆｇ０フローティングゲートＦｇ１フローティングゲートＮ１ノードＮ２ノードＴｒ１プリチャージ用ＭＯＳＦＥＴＴｒ０ディスチャージ用ＭＯＳＦＥＴＰＳＧ制御信号ＰＵＧ制御信号ＰＵ制御信号Ｑ１トランジスタＱ２トランジスタＶＣＬ電圧ＶＣＬＨ電圧ＶＳＳ接地電位ＶＰＰ電圧ＶＰＰＨ電圧ＢＡＮＫ０バンクＢＡＮＫ１バンクＢＡＮＫ２バンクＢＡＮＫ３バンクＣＬＫクロック信号ＣＫＥクロックイネーブル信号／ＣＳチップセレクト信号／ＲＡＳ行アドレスストロウブ信号／ＷＥライトイネーブル信号ＢＡ０バンクアドレスＢＡ１バンクアドレスＡ０アドレスＡ１２アドレスＤＱＭ制御信号ＤＱ０データＤＱ１５データ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０１Ｒ 31/28 ＢＦターム(参考） 2G132 AA08 AB01 AD01 AE08 AE14 AE22 AG00 AG01 AH04 AK09 AK20 AL09 5L106 AA01 CC05 CC09 DD00 EE07 5M024 AA91 BB07 BB30 BB40 DD80 KK33 MM10 MM15 MM20 PP01 PP02 PP03 PP07 PP10

Claims

【特許請求の範囲】

【請求項１】電位がフローティングにされた浮遊ゲー
トを有しデータが書込まれる第１トランジスタと、前記
浮遊ゲートと共通接続された浮遊ゲートを有し前記第１
トランジスタに書込まれた前記データを読み出すための
第２トランジスタと、前記浮遊ゲートに結合され前記第
２トランジスタの前記データの読出し動作を制御するコ
ントロールゲート部とを備えた半導体集積回路装置にお
ける前記浮遊ゲートに書込まれた前記データのベリファ
イを行う方法であって、（ａ）前記コントロールゲー
ト部に第１電位が印加されたときに前記第２トランジス
タを介して出力される第１データと、前記コントロール
ゲート部に第２電位が印加されたときに前記第２トラン
ジスタを介して出力される第２データとを比較するステ
ップと、（ｂ）前記比較した結果に基づいて、前記デ
ータのベリファイを行うステップとを備え、前記第１電位と前記第２電位は、異なる電位である半導
体集積回路装置のベリファイ方法。
【請求項２】請求項１記載の半導体集積回路装置のベ
リファイ方法において、前記第１電位は、前記データの読み出し時に前記半導体
集積回路装置に外部から供給される電位であり、前記第２電位は、前記第１電位を前記半導体集積回路装
置の内部で昇圧させてなる電位である半導体集積回路装
置のベリファイ方法。
【請求項３】請求項１または２に記載の半導体集積回
路装置のベリファイ方法において、前記（ａ）では、第１ラッチ回路にてラッチされた前記
第１データと、第２ラッチ回路にてラッチされた前記第
２データとを比較する半導体集積回路装置のベリファイ
方法。
【請求項４】請求項１から３のいずれか１項に記載の
半導体集積回路装置のベリファイ方法において、前記（ａ）では、前記コントロールゲート部に、トリミ
ングされた前記第２電位が印加される半導体集積回路装
置のベリファイ方法。
【請求項５】請求項１、３および４のいずれか１項に
記載の半導体集積回路装置のベリファイ方法において、前記（ａ）では、前記第２電位は、前記データの読み出
し時に前記半導体集積回路装置に外部から供給される電
位以上、前記データのプログラム時に前記半導体集積回
路装置に外部から供給される電位を昇圧した昇圧電圧以
下の範囲である半導体集積回路装置のベリファイ方法。
【請求項６】電位がフローティングにされた浮遊ゲー
トを有しデータが書込まれる第１トランジスタと、前記浮遊ゲートと共通接続された浮遊ゲートを有し前記
第１トランジスタに書込まれた前記データを読み出すた
めの第２トランジスタと、前記浮遊ゲートに結合され前記第２トランジスタの前記
データの読出し動作を制御するコントロールゲート部と
を備えた半導体集積回路装置であって、前記浮遊ゲートに書込まれた前記データのベリファイ動
作は、前記コントロールゲート部に第１電位が印加され
たときに前記第２トランジスタを介して出力される第１
データと、前記コントロールゲート部に第２電位が印加
されたときに前記第２トランジスタを介して出力される
第２データとを比較した結果に基づいて行われ、前記第１電位は、前記半導体集積回路装置に外部から供
給された電位であり、前記第２電位は、前記半導体集積回路装置の内部で発生
させた電位である半導体集積回路装置。
【請求項７】請求項６記載の半導体集積回路装置にお
いて、更に、前記第２データをラッチする第２ラッチ回路を備えた半
導体集積回路装置。
【請求項８】請求項６または７に記載の半導体集積回
路装置において、前記コントロールゲート部には、トリミングされた前記
第２電位が印加される半導体集積回路装置。