JP2003174105A - 半導体装置 - Google Patents
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- H10B10/00—Static random access memory [SRAM] devices
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- H10B—ELECTRONIC MEMORY DEVICES
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
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- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 メモリセルのように実質的に同一の複数の回
路が反復して配置されている半導体装置の集積度を高め
る。 【解決手段】 複数の繰り返し単位の各々が、複数のメ
モリセルを含む。半導体基板の表層部に、複数の繰り返
し単位にまたがって第２導電型のウェルが形成されてい
る。第２導電型のウェル内に、複数の繰り返し単位内の
第１導電チャネルＭＯＳトランジスタが配置されてい
る。繰り返し単位に含まれる一部のメモリセルの第２導
電型のウェル内に第２導電型のウェルタップ領域が形成
されている。第２導電型のウェルタップ領域が配置され
ているメモリセルと同一またはそれに隣接するメモリセ
ル内に、層間接続部材が配置されている。層間接続部材
が、第１導電型チャネルＭＯＳトランジスタのソース領
域と第２導電型のウェルタップ領域とに接続されてい
る。
路が反復して配置されている半導体装置の集積度を高め
る。 【解決手段】 複数の繰り返し単位の各々が、複数のメ
モリセルを含む。半導体基板の表層部に、複数の繰り返
し単位にまたがって第２導電型のウェルが形成されてい
る。第２導電型のウェル内に、複数の繰り返し単位内の
第１導電チャネルＭＯＳトランジスタが配置されてい
る。繰り返し単位に含まれる一部のメモリセルの第２導
電型のウェル内に第２導電型のウェルタップ領域が形成
されている。第２導電型のウェルタップ領域が配置され
ているメモリセルと同一またはそれに隣接するメモリセ
ル内に、層間接続部材が配置されている。層間接続部材
が、第１導電型チャネルＭＯＳトランジスタのソース領
域と第２導電型のウェルタップ領域とに接続されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に複数のメモリセルを含む繰り返し単位が反復し
て繰り返し配置され、繰り返し単位の各メモリセルを構
成するＭＯＳトランジスタが形成されているウェルに固
定電位を与えるためのウェルタップを有する半導体装置
に関する。
し、特に複数のメモリセルを含む繰り返し単位が反復し
て繰り返し配置され、繰り返し単位の各メモリセルを構
成するＭＯＳトランジスタが形成されているウェルに固
定電位を与えるためのウェルタップを有する半導体装置
に関する。
【０００２】
【従来の技術】図１１（Ａ）に、特開平８−１８１２２
５号公報に開示されたスタティックランダムアクセスメ
モリセル（ＳＲＡＭセル）の平面図を示す。図１１
（Ｂ）に、図１１（Ａ）の一点鎖線Ｂ１１−Ｂ１１にお
ける断面図を示す。
５号公報に開示されたスタティックランダムアクセスメ
モリセル（ＳＲＡＭセル）の平面図を示す。図１１
（Ｂ）に、図１１（Ａ）の一点鎖線Ｂ１１−Ｂ１１にお
ける断面図を示す。
【０００３】素子分離絶縁膜５０５によって活性領域５
００及び５０１が画定されている。活性領域５００はｐ
型ウェル５０２内に配置され、活性領域５０１はｎ型ウ
ェル５０３内に配置されている。図１１（Ａ）に示すよ
うに、活性領域５００は、図の横方向に長い第１の部分
５００ａ及び第１の部分５００ａの両端からそれぞれ図
の下方向に延びる第２の部分５００ｂと第３の部分５０
０ｃとを有する。
００及び５０１が画定されている。活性領域５００はｐ
型ウェル５０２内に配置され、活性領域５０１はｎ型ウ
ェル５０３内に配置されている。図１１（Ａ）に示すよ
うに、活性領域５００は、図の横方向に長い第１の部分
５００ａ及び第１の部分５００ａの両端からそれぞれ図
の下方向に延びる第２の部分５００ｂと第３の部分５０
０ｃとを有する。
【０００４】活性領域５０１は、図の横方向に長い形状
を有する。２本のゲート電極５０６及び５０７の各々が
図の縦方向に延び、活性領域５００の第１の部分５００
ａ及び活性領域５０１と交差している。活性領域５００
とゲート電極５０６との交差箇所にプルダウンＭＯＳト
ランジスタＴｒ１が形成され、活性領域５００とゲート
電極５０７との交差箇所にプルダウンＭＯＳトランジス
タＴｒ２が形成される。活性領域５０１とゲート電極５
０６との交差箇所にプルアップＭＯＳトランジスタＴｒ
５が形成され、活性領域５０１とゲート電極５０７との
交差箇所にプルアップＭＯＳトランジスタＴｒ６が形成
される。
を有する。２本のゲート電極５０６及び５０７の各々が
図の縦方向に延び、活性領域５００の第１の部分５００
ａ及び活性領域５０１と交差している。活性領域５００
とゲート電極５０６との交差箇所にプルダウンＭＯＳト
ランジスタＴｒ１が形成され、活性領域５００とゲート
電極５０７との交差箇所にプルダウンＭＯＳトランジス
タＴｒ２が形成される。活性領域５０１とゲート電極５
０６との交差箇所にプルアップＭＯＳトランジスタＴｒ
５が形成され、活性領域５０１とゲート電極５０７との
交差箇所にプルアップＭＯＳトランジスタＴｒ６が形成
される。
【０００５】ワード線５０８が図の横方向に延び、活性
領域５００の第２の部分５００ｂ及び第３の部分５００
ｃと交差している。第２の部分５００ｂとワード線５０
８との交差箇所に転送ＭＯＳトランジスタＴｒ３が形成
され、第３の部分５００ｃとワード線５０８との交差箇
所に転送ＭＯＳトランジスタＴｒ４が形成される。
領域５００の第２の部分５００ｂ及び第３の部分５００
ｃと交差している。第２の部分５００ｂとワード線５０
８との交差箇所に転送ＭＯＳトランジスタＴｒ３が形成
され、第３の部分５００ｃとワード線５０８との交差箇
所に転送ＭＯＳトランジスタＴｒ４が形成される。
【０００６】活性領域５０１のうち、２本のゲート電極
５０６及び５０７の間に、プルアップＭＯＳトランジス
タＴｒ５及びＴｒ６のｐ型ソース領域５１０が配置され
る。活性領域５００のうち、２本のゲート電極５０６お
よび５０７の間に、プルダウンＭＯＳトランジスタＴｒ
１及びＴｒ２のｎ型ソース領域５１１が配置される。
５０６及び５０７の間に、プルアップＭＯＳトランジス
タＴｒ５及びＴｒ６のｐ型ソース領域５１０が配置され
る。活性領域５００のうち、２本のゲート電極５０６お
よび５０７の間に、プルダウンＭＯＳトランジスタＴｒ
１及びＴｒ２のｎ型ソース領域５１１が配置される。
【０００７】２本のゲート電極５０６と５０７との間の
活性領域５０１の一部にｎ+型のウェルコンタクト領域
５１２が形成されている。２本のゲート電極５０６と５
０７との間の活性領域５００の一部にｐ+型のウェルコ
ンタクト領域５１３が形成されている。ｎ+型ウェルコ
ンタクト領域５１２は、ｐ型ソース領域５１０に接触
（バッティングコンタクト）し、ｐ+型ウェルコンタク
ト領域５１３は、ｎ型ソース領域５１１に接触（バッテ
ィングコンタクト）している。
活性領域５０１の一部にｎ+型のウェルコンタクト領域
５１２が形成されている。２本のゲート電極５０６と５
０７との間の活性領域５００の一部にｐ+型のウェルコ
ンタクト領域５１３が形成されている。ｎ+型ウェルコ
ンタクト領域５１２は、ｐ型ソース領域５１０に接触
（バッティングコンタクト）し、ｐ+型ウェルコンタク
ト領域５１３は、ｎ型ソース領域５１１に接触（バッテ
ィングコンタクト）している。
【０００８】ｎ+型ウェルコンタクト領域５１２を介し
てｎ型ウェル５０３に電源電圧Ｖｃｃが供給される。ｐ
+型ウェルコンタクト領域５１３を介してｐ型ウェル５
０２にグランド電圧Ｖｓｓが供給される。
てｎ型ウェル５０３に電源電圧Ｖｃｃが供給される。ｐ
+型ウェルコンタクト領域５１３を介してｐ型ウェル５
０２にグランド電圧Ｖｓｓが供給される。
【０００９】プルダウンＭＯＳトランジスタＴｒ１及び
Ｔｒ２が正常動作するためには、ｎ +型ウェルコンタク
ト領域５１２に注入されるｎ型不純物が、ゲート電極５
０６及び５０７の近傍に注入されないようにしなければ
ならない。ｎ+型ウェルコンタクト領域５１２への不純
物の注入は、ｎ+型ウェルコンタクト領域５１２に対応
する開口を有するレジストパターンをマスクとしてイオ
ン注入することにより行われる。
Ｔｒ２が正常動作するためには、ｎ +型ウェルコンタク
ト領域５１２に注入されるｎ型不純物が、ゲート電極５
０６及び５０７の近傍に注入されないようにしなければ
ならない。ｎ+型ウェルコンタクト領域５１２への不純
物の注入は、ｎ+型ウェルコンタクト領域５１２に対応
する開口を有するレジストパターンをマスクとしてイオ
ン注入することにより行われる。
【００１０】このレジストパターン形成時の位置合わせ
余裕を確保するために、ｎ+型ウェルコンタクト領域５
１２を、その両側のゲート電極５０６及び５０７から所
定距離だけ離す必要がある。同様に、ｐ+型ウェルコン
タクト領域５１３も、その両側のゲート電極５０６及び
５０７から所定距離だけ離す必要がある。
余裕を確保するために、ｎ+型ウェルコンタクト領域５
１２を、その両側のゲート電極５０６及び５０７から所
定距離だけ離す必要がある。同様に、ｐ+型ウェルコン
タクト領域５１３も、その両側のゲート電極５０６及び
５０７から所定距離だけ離す必要がある。
【００１１】例えば、ゲート長が０．１３μｍの世代で
は、ゲート電極５０６とゲート電極５０７との間の距離
が０．７μｍになる。このとき、１つのメモリセルの横
幅が約１．５５μｍになる。これに対し、ウェルコンタ
クト領域５１２及び５１３が配置されない場合には、ゲ
ート電極５０６と５０７との間の距離を０．３５μｍま
で狭くすることができる。このとき、１つのメモリセル
の横幅が１．２μｍになる。ウェルコンタクト領域５１
２及び５１３をゲート電極間に配置することによって、
メモリセルの面積が約２９％増加してしまう。
は、ゲート電極５０６とゲート電極５０７との間の距離
が０．７μｍになる。このとき、１つのメモリセルの横
幅が約１．５５μｍになる。これに対し、ウェルコンタ
クト領域５１２及び５１３が配置されない場合には、ゲ
ート電極５０６と５０７との間の距離を０．３５μｍま
で狭くすることができる。このとき、１つのメモリセル
の横幅が１．２μｍになる。ウェルコンタクト領域５１
２及び５１３をゲート電極間に配置することによって、
メモリセルの面積が約２９％増加してしまう。
【００１２】図１２に、メモリセルの面積を小さくする
ことが可能な従来のＳＲＡＭの平面図を示す。４つのメ
モリセル６００ａ〜６００ｄが、図の横方向に並んで配
置され、１つのメモリセルアレイ６００を構成してい
る。複数のメモリセルアレイ６００が、図の縦方向及び
横方向に反復して配置され、横方向に隣り合う２つのメ
モリセルアレイの間につなぎ部６０５が確保されてい
る。
ことが可能な従来のＳＲＡＭの平面図を示す。４つのメ
モリセル６００ａ〜６００ｄが、図の横方向に並んで配
置され、１つのメモリセルアレイ６００を構成してい
る。複数のメモリセルアレイ６００が、図の縦方向及び
横方向に反復して配置され、横方向に隣り合う２つのメ
モリセルアレイの間につなぎ部６０５が確保されてい
る。
【００１３】メモリセル６００ａ〜６００ｄの各々は、
２個のプルダウンＭＯＳトランジスタＴｒ１、Ｔｒ２、
２個のプルアップＭＯＳトランジスタＴｒ５、Ｔｒ６、
及び２個の転送ＭＯＳトランジスタＴｒ３、Ｔｒ４を含
んで構成される。メモリセル６００ａ〜６００ｄの内部
には、ウェルコンタクト領域が配置されていない。
２個のプルダウンＭＯＳトランジスタＴｒ１、Ｔｒ２、
２個のプルアップＭＯＳトランジスタＴｒ５、Ｔｒ６、
及び２個の転送ＭＯＳトランジスタＴｒ３、Ｔｒ４を含
んで構成される。メモリセル６００ａ〜６００ｄの内部
には、ウェルコンタクト領域が配置されていない。
【００１４】ｐ型ウェル６０１及びｎ型ウェル６０２
が、図の横方向に延在している。メモリセル内のｎチャ
ネルＭＯＳトランジスタがｐ型ウェル６０１内に形成さ
れ、ｐチャネルＭＯＳトランジスタがｎ型ウェル６０２
内に形成されている。ワード線６０６が図の横方向に延
在し、転送ＭＯＳトランジスタＴｒ３及びＴｒ４のゲー
ト電極を兼ねる。
が、図の横方向に延在している。メモリセル内のｎチャ
ネルＭＯＳトランジスタがｐ型ウェル６０１内に形成さ
れ、ｐチャネルＭＯＳトランジスタがｎ型ウェル６０２
内に形成されている。ワード線６０６が図の横方向に延
在し、転送ＭＯＳトランジスタＴｒ３及びＴｒ４のゲー
ト電極を兼ねる。
【００１５】つなぎ部６０５のｐ型ウェル６０１及びｎ
型ウェル６０２内に、それぞれｐ型ウェルタップ領域６
１０及びｎ型ウェルタップ領域６１１が配置されてい
る。つなぎ部６０５内に、ワード線６０６と、その上層
の主ワード線とを接続するためのビアホール６１４が配
置されている。
型ウェル６０２内に、それぞれｐ型ウェルタップ領域６
１０及びｎ型ウェルタップ領域６１１が配置されてい
る。つなぎ部６０５内に、ワード線６０６と、その上層
の主ワード線とを接続するためのビアホール６１４が配
置されている。
【００１６】図１３に、図１２の一点鎖線Ａ１３−Ａ１
３における断面図を示す。ｐ型ウェルタップ領域６１０
は、層間絶縁膜６２０に形成されたビアホール６１２内
を経由して中間導電層６２３に接続されている。中間導
電層６２３は、さらに上層のグランド電圧線に接続され
ている。
３における断面図を示す。ｐ型ウェルタップ領域６１０
は、層間絶縁膜６２０に形成されたビアホール６１２内
を経由して中間導電層６２３に接続されている。中間導
電層６２３は、さらに上層のグランド電圧線に接続され
ている。
【００１７】ｎ型ウェルタップ領域６１１は、層間絶縁
膜６２０に形成されたビアホール６１３内を経由して中
間導電層６２２に接続されている。中間導電層６２２
は、上層の電源電圧線に接続されている。ワード線６０
６は、層間絶縁膜６２０に形成されたビアホール６１４
内を経由して、中間導電層６２１に接続されている。中
間導電層６２１は、上層の主ワード線６２１に接続され
ている。通常、主ワード線は金属で形成されており、多
結晶シリコンで形成されたワード線６０６の実効的な電
気抵抗を低減させる。
膜６２０に形成されたビアホール６１３内を経由して中
間導電層６２２に接続されている。中間導電層６２２
は、上層の電源電圧線に接続されている。ワード線６０
６は、層間絶縁膜６２０に形成されたビアホール６１４
内を経由して、中間導電層６２１に接続されている。中
間導電層６２１は、上層の主ワード線６２１に接続され
ている。通常、主ワード線は金属で形成されており、多
結晶シリコンで形成されたワード線６０６の実効的な電
気抵抗を低減させる。
【００１８】図１２及び図１３に示した従来のＳＲＡＭ
では、メモリセルの各々の内部にはウェルタップ領域が
配置されておらず、４個のメモリセル毎に１つ配置され
たつなぎ部６０５内にウェルタップ領域が配置されてい
る。このため、メモリセル１つあたりの占有面積を小さ
くすることができる。
では、メモリセルの各々の内部にはウェルタップ領域が
配置されておらず、４個のメモリセル毎に１つ配置され
たつなぎ部６０５内にウェルタップ領域が配置されてい
る。このため、メモリセル１つあたりの占有面積を小さ
くすることができる。
【００１９】
【発明が解決しようとする課題】図１４に、図１２に示
した従来のＳＲＡＭのつなぎ部６０５を拡大した平面図
を示す。ｎ型ウェルタップ領域６１１の図の右側及び左
側に、それぞれメモリセルアレイ内の端のメモリセルの
プルアップＭＯＳトランジスタＴｒ５のソース領域６３
０、及び反対側のメモリセルアレイの端のメモリセルの
プルアップＭＯＳトランジスタＴｒ６のソース領域６３
１が配置されている。
した従来のＳＲＡＭのつなぎ部６０５を拡大した平面図
を示す。ｎ型ウェルタップ領域６１１の図の右側及び左
側に、それぞれメモリセルアレイ内の端のメモリセルの
プルアップＭＯＳトランジスタＴｒ５のソース領域６３
０、及び反対側のメモリセルアレイの端のメモリセルの
プルアップＭＯＳトランジスタＴｒ６のソース領域６３
１が配置されている。
【００２０】ｎ型ウェルタップ領域６１１の上層に、中
間導電層６２２が配置されている。ドレイン領域６３０
及び６３１の上層にも、それぞれ中間導電層６３２及び
６３３が配置されている。相互に隣り合う中間導電層６
２２と６３２との間隔Ｄ、及び中間導電層６２２と６３
３との間隔Ｄは、その配線層のパターニングの最小寸法
に設定されている。
間導電層６２２が配置されている。ドレイン領域６３０
及び６３１の上層にも、それぞれ中間導電層６３２及び
６３３が配置されている。相互に隣り合う中間導電層６
２２と６３２との間隔Ｄ、及び中間導電層６２２と６３
３との間隔Ｄは、その配線層のパターニングの最小寸法
に設定されている。
【００２１】つなぎ部６０５の幅は、最小寸法に設定さ
れている間隔Ｄによって制約を受ける。より具体的に
は、つなぎ部６０５の一方の側のメモリセルアレイのプ
ルアップＭＯＳトランジスタＴｒ５のソース領域６３０
と、他方の側のメモリセルアレイのプルアップＭＯＳト
ランジスタＴｒ６のソース領域６３１とを、少なくとも
最小寸法の２倍以上離さなければならない。
れている間隔Ｄによって制約を受ける。より具体的に
は、つなぎ部６０５の一方の側のメモリセルアレイのプ
ルアップＭＯＳトランジスタＴｒ５のソース領域６３０
と、他方の側のメモリセルアレイのプルアップＭＯＳト
ランジスタＴｒ６のソース領域６３１とを、少なくとも
最小寸法の２倍以上離さなければならない。
【００２２】ゲート長が０．１３μｍの世代では、メモ
リセルの横幅が約１．２μｍになり、つなぎ部の幅が約
１μｍになる。メモリセル４個毎に１個のつなぎ部を配
置する場合、つなぎ部を考慮すると、１個のメモリセル
の実質的な横幅は、１．４５μｍになる。
リセルの横幅が約１．２μｍになり、つなぎ部の幅が約
１μｍになる。メモリセル４個毎に１個のつなぎ部を配
置する場合、つなぎ部を考慮すると、１個のメモリセル
の実質的な横幅は、１．４５μｍになる。
【００２３】本発明の目的は、メモリセルのように実質
的に同一の複数の回路が反復して配置されている半導体
装置の集積度を高めることである。
的に同一の複数の回路が反復して配置されている半導体
装置の集積度を高めることである。
【００２４】
【課題を解決するための手段】本発明の一観点による
と、半導体基板の表面上に、第１の方向及び該第１の方
向に交差する第２の方向に反復して配置される複数の繰
り返し単位であって、該繰り返し単位の各々が複数のメ
モリセルを含み、該メモリセルの各々が、第１導電型の
ソース領域、第１導電型のドレイン領域、及びゲート電
極を含む少なくとも１つの第１導電チャネルＭＯＳトラ
ンジスタを含む前記繰り返し単位と、前記半導体基板の
表層部に、前記第１の方向に並んだ前記複数の繰り返し
単位にまたがって形成され、前記複数の繰り返し単位内
の第１導電チャネルＭＯＳトランジスタが配置された第
２導電型のウェルと、前記繰り返し単位に含まれる複数
のメモリセルのうち一部のメモリセルの前記第２導電型
のウェル内に形成された第２導電型のウェルタップ領域
と、前記半導体基板の表面を覆う層間絶縁膜と、前記繰
り返し単位に含まれる複数のメモリセルのうち、前記第
２導電型のウェルタップ領域が配置されているメモリセ
ルと同一または該メモリセルに隣接するメモリセル内に
配置され、前記層間絶縁膜を貫通する第１の層間接続部
材であって、該第１の層間接続部材が、少なくとも該第
１の層間接続部材が配置されているメモリセルの少なく
とも１つの第１導電型チャネルＭＯＳトランジスタのソ
ース領域と前記第２導電型のウェルタップ領域とに接続
された前記第１の層間接続部材とを有する半導体装置。
と、半導体基板の表面上に、第１の方向及び該第１の方
向に交差する第２の方向に反復して配置される複数の繰
り返し単位であって、該繰り返し単位の各々が複数のメ
モリセルを含み、該メモリセルの各々が、第１導電型の
ソース領域、第１導電型のドレイン領域、及びゲート電
極を含む少なくとも１つの第１導電チャネルＭＯＳトラ
ンジスタを含む前記繰り返し単位と、前記半導体基板の
表層部に、前記第１の方向に並んだ前記複数の繰り返し
単位にまたがって形成され、前記複数の繰り返し単位内
の第１導電チャネルＭＯＳトランジスタが配置された第
２導電型のウェルと、前記繰り返し単位に含まれる複数
のメモリセルのうち一部のメモリセルの前記第２導電型
のウェル内に形成された第２導電型のウェルタップ領域
と、前記半導体基板の表面を覆う層間絶縁膜と、前記繰
り返し単位に含まれる複数のメモリセルのうち、前記第
２導電型のウェルタップ領域が配置されているメモリセ
ルと同一または該メモリセルに隣接するメモリセル内に
配置され、前記層間絶縁膜を貫通する第１の層間接続部
材であって、該第１の層間接続部材が、少なくとも該第
１の層間接続部材が配置されているメモリセルの少なく
とも１つの第１導電型チャネルＭＯＳトランジスタのソ
ース領域と前記第２導電型のウェルタップ領域とに接続
された前記第１の層間接続部材とを有する半導体装置。
【００２５】第１の層間接続部材を経由して、第１導電
型ＭＯＳトランジスタＱＰ１のソース領域と第２導電型
のウェルタップ領域とに固定電圧が印加される。ウェル
タップ領域専用の層間接続部材を設ける必要がないた
め、集積度の向上を図ることができる。
型ＭＯＳトランジスタＱＰ１のソース領域と第２導電型
のウェルタップ領域とに固定電圧が印加される。ウェル
タップ領域専用の層間接続部材を設ける必要がないた
め、集積度の向上を図ることができる。
【００２６】
【発明の実施の形態】図１に、本発明の実施例によるＳ
ＲＡＭの等価回路図を示す。複数のメモリセル１０の各
々が、ｐチャネルのプルアップＭＯＳトランジスタＱＰ
１、ＱＰ２、ｎチャネルのプルダウンＭＯＳトランジス
タＱＮ１、ＱＮ２、及びｎチャネルの転送ＭＯＳトラン
ジスタＱＮ３、ＱＮ４を含んで構成される。
ＲＡＭの等価回路図を示す。複数のメモリセル１０の各
々が、ｐチャネルのプルアップＭＯＳトランジスタＱＰ
１、ＱＰ２、ｎチャネルのプルダウンＭＯＳトランジス
タＱＮ１、ＱＮ２、及びｎチャネルの転送ＭＯＳトラン
ジスタＱＮ３、ＱＮ４を含んで構成される。
【００２７】プルアップＭＯＳトランジスタＱＰ１とプ
ルダウンＭＯＳトランジスタＱＮ１とのドレイン端子同
士が接続され、インバータを構成している。同様に、プ
ルアップＭＯＳトランジスタＱＰ２とプルダウンＭＯＳ
トランジスタＱＮ２とのドレイン端子同士が接続され、
もう一つのインバータを構成している。一方のインバー
タの出力が他方のインバータに入力される。プルアップ
ＭＯＳトランジスタＱＰ１及びＱＰ２のソース端子に、
電源電圧Ｖｄｄが印加されている。プルダウンＭＯＳト
ランジスタＱＮ１及びＱＮ２のソース端子に、グランド
電圧Ｖｓｓが印加されている。
ルダウンＭＯＳトランジスタＱＮ１とのドレイン端子同
士が接続され、インバータを構成している。同様に、プ
ルアップＭＯＳトランジスタＱＰ２とプルダウンＭＯＳ
トランジスタＱＮ２とのドレイン端子同士が接続され、
もう一つのインバータを構成している。一方のインバー
タの出力が他方のインバータに入力される。プルアップ
ＭＯＳトランジスタＱＰ１及びＱＰ２のソース端子に、
電源電圧Ｖｄｄが印加されている。プルダウンＭＯＳト
ランジスタＱＮ１及びＱＮ２のソース端子に、グランド
電圧Ｖｓｓが印加されている。
【００２８】複数のメモリセル１０が、行方向及び列方
向に反復して配置されている。行方向に並んだ４個のメ
モリセルが、１個のメモリセルアレイ（繰り返し単位）
を構成する。
向に反復して配置されている。行方向に並んだ４個のメ
モリセルが、１個のメモリセルアレイ（繰り返し単位）
を構成する。
【００２９】メモリセル１０の各行に対応して、ワード
線１６が配置されている。メモリセル１０の各列に対応
して、ビット線２１ａ及び反転ビット線２１ｂが配置さ
れている。ビット線２１ａ及び反転ビット線２１ｂは、
センスアンプ２８に接続されている。
線１６が配置されている。メモリセル１０の各列に対応
して、ビット線２１ａ及び反転ビット線２１ｂが配置さ
れている。ビット線２１ａ及び反転ビット線２１ｂは、
センスアンプ２８に接続されている。
【００３０】メモリセル１０の各々の転送ＭＯＳトラン
ジスタＱＮ３が、ＭＯＳトランジスタＱＰ１とＱＮ１と
で構成されたインバータの出力点（ＭＯＳトランジスタ
のドレイン）と、対応するビット線２１ａとを接続す
る。転送ＭＯＳトランジスタＱＮ４が、ＭＯＳトランジ
スタＱＰ２とＱＮ２とで構成されたインバータの出力点
と、対応する反転ビット線２１ｂとを接続する。転送Ｍ
ＯＳトランジスタＱＮ３及びＱＮ４のゲート電極が、対
応するワード線１６に接続されている。
ジスタＱＮ３が、ＭＯＳトランジスタＱＰ１とＱＮ１と
で構成されたインバータの出力点（ＭＯＳトランジスタ
のドレイン）と、対応するビット線２１ａとを接続す
る。転送ＭＯＳトランジスタＱＮ４が、ＭＯＳトランジ
スタＱＰ２とＱＮ２とで構成されたインバータの出力点
と、対応する反転ビット線２１ｂとを接続する。転送Ｍ
ＯＳトランジスタＱＮ３及びＱＮ４のゲート電極が、対
応するワード線１６に接続されている。
【００３１】ワード線１６と平行に、主ワード線１７が
配置されている。ワード線１６と主ワード線１７とを相
互に接続する接続部材１５が、メモリセルアレイ毎に１
個配置されている。
配置されている。ワード線１６と主ワード線１７とを相
互に接続する接続部材１５が、メモリセルアレイ毎に１
個配置されている。
【００３２】メモリセル１０の各行に対応して、ｐ型ウ
ェル２５及びｎ型ウェル２６が配置されている。ｎチャ
ネルのＭＯＳトランジスタＱＮ１〜ＱＮ４が、ｐ型ウェ
ル２５内に配置され、ｐチャネルのＭＯＳトランジスタ
ＱＰ１及びＱＰ２が、ｎ型ウェル２６内に配置されてい
る。ｐ型ウェル２５が電源電圧Ｖｄｄの配線に接続さ
れ、ｎ型ウェル２６がグランド電圧Ｖｓｓの配線に接続
されている。この接続箇所は、１つのメモリセルアレイ
に対して１箇所配置されている。
ェル２５及びｎ型ウェル２６が配置されている。ｎチャ
ネルのＭＯＳトランジスタＱＮ１〜ＱＮ４が、ｐ型ウェ
ル２５内に配置され、ｐチャネルのＭＯＳトランジスタ
ＱＰ１及びＱＰ２が、ｎ型ウェル２６内に配置されてい
る。ｐ型ウェル２５が電源電圧Ｖｄｄの配線に接続さ
れ、ｎ型ウェル２６がグランド電圧Ｖｓｓの配線に接続
されている。この接続箇所は、１つのメモリセルアレイ
に対して１箇所配置されている。
【００３３】図２に、実施例によるＳＲＡＭの平面図を
示す。図の行方向に並んだ４個のメモリセル１０ａ〜１
０ｄにより、１個のメモリセルアレイ（繰り返し単位）
１０が構成されている。メモリセルアレイ１０の内側の
２つのメモリセル１０ｂと１０ｃとは同一の構成であ
る。両端のメモリセル１０ａ及び１０ｄは、内側のメモ
リセル１０ｂ及び１０ｃの構成とやや異なる。各メモリ
セルの構成については、後に図３〜図７を参照して詳し
く説明する。
示す。図の行方向に並んだ４個のメモリセル１０ａ〜１
０ｄにより、１個のメモリセルアレイ（繰り返し単位）
１０が構成されている。メモリセルアレイ１０の内側の
２つのメモリセル１０ｂと１０ｃとは同一の構成であ
る。両端のメモリセル１０ａ及び１０ｄは、内側のメモ
リセル１０ｂ及び１０ｃの構成とやや異なる。各メモリ
セルの構成については、後に図３〜図７を参照して詳し
く説明する。
【００３４】複数のメモリセルアレイ１０が、行方向及
び列方向に反復して配置されている。メモリセル１０ａ
〜１０ｄの各々の内部に、ｐチャネルのプルアップＭＯ
ＳトランジスタＱＰ１、ＱＰ２、ｎチャネルのプルダウ
ンＭＯＳトランジスタＱＮ１、ＱＮ２、及びｎチャネル
の転送ＭＯＳトランジスタＱＮ３、ＱＮ４が配置されて
いる。
び列方向に反復して配置されている。メモリセル１０ａ
〜１０ｄの各々の内部に、ｐチャネルのプルアップＭＯ
ＳトランジスタＱＰ１、ＱＰ２、ｎチャネルのプルダウ
ンＭＯＳトランジスタＱＮ１、ＱＮ２、及びｎチャネル
の転送ＭＯＳトランジスタＱＮ３、ＱＮ４が配置されて
いる。
【００３５】メモリセルアレイ１０の各行に対応してｐ
型ウェル２５及びｎ型ウェル２６が配置されている。ｐ
型ウェル２５及びｎ型ウェル２６の各々は行方向に延在
し、行方向に並んだ複数のメモリセルアレイ１０にまた
がって配置されている。なお、１個のｐ型ウェル２５
は、隣接した２つの行のメモリセルアレイにまたがり、
１個のｎ型ウェル２６も、隣接した２つの行のメモリセ
ルアレイにまたがっている。行方向に延びるワード線１
６が、転送ＭＯＳトランジスタＱＮ３及びＱＮ４のゲー
ト電極を兼ねている。
型ウェル２５及びｎ型ウェル２６が配置されている。ｐ
型ウェル２５及びｎ型ウェル２６の各々は行方向に延在
し、行方向に並んだ複数のメモリセルアレイ１０にまた
がって配置されている。なお、１個のｐ型ウェル２５
は、隣接した２つの行のメモリセルアレイにまたがり、
１個のｎ型ウェル２６も、隣接した２つの行のメモリセ
ルアレイにまたがっている。行方向に延びるワード線１
６が、転送ＭＯＳトランジスタＱＮ３及びＱＮ４のゲー
ト電極を兼ねている。
【００３６】以下、図３〜図７を参照して、図２に示し
たＳＲＡＭの詳細な構成について説明する。
たＳＲＡＭの詳細な構成について説明する。
【００３７】図３は、活性領域のパターンを示す。シリ
コン基板の表層部に図３の行方向（横方向）に長いｐ型
ウェル２５及びｎ型ウェル２６が配置されている。
コン基板の表層部に図３の行方向（横方向）に長いｐ型
ウェル２５及びｎ型ウェル２６が配置されている。
【００３８】ｐ型ウェル２５内に、活性領域３０ａ〜３
０ｄが行方向に左から右に順番に並んで配置され、４個
の活性領域３０ａ〜３０ｄが一つの繰り返し単位を構成
する。この繰り返し単位が、行方向に反復して配置され
ている。図３では、左端に活性領域３０ｄが現れてい
る。
０ｄが行方向に左から右に順番に並んで配置され、４個
の活性領域３０ａ〜３０ｄが一つの繰り返し単位を構成
する。この繰り返し単位が、行方向に反復して配置され
ている。図３では、左端に活性領域３０ｄが現れてい
る。
【００３９】活性領域３０ｂは、図の縦方向（列方向）
に長い長方形の外周に沿った枠部分３０ｂａと、枠部分
３０ｂａの上辺及び下辺の各々から中心に向かって突出
した突出部３０ｂｂとを有する。活性領域３０ｃ及び３
０ｄは、活性領域３０ｂと同一の形状を有する。
に長い長方形の外周に沿った枠部分３０ｂａと、枠部分
３０ｂａの上辺及び下辺の各々から中心に向かって突出
した突出部３０ｂｂとを有する。活性領域３０ｃ及び３
０ｄは、活性領域３０ｂと同一の形状を有する。
【００４０】活性領域３０ａは、図の縦方向に長い長方
形の外周に沿った枠部分３０ａａと、枠部分３０ａａの
上辺及び下辺の各々から中心に向かって突出した突出部
３０ａｂとを有する。枠部分３０ａａの上辺及び下辺
は、メモリセル３０ｂの枠部分３０ｂａの上辺及び下辺
よりもやや長い。例えば、活性領域３０ｂと３０ｃとの
中心間の横方向の距離は１．２μｍであり、活性領域３
０ａと３０ｂとの中心間の横方向の距離は１．４μｍで
ある。
形の外周に沿った枠部分３０ａａと、枠部分３０ａａの
上辺及び下辺の各々から中心に向かって突出した突出部
３０ａｂとを有する。枠部分３０ａａの上辺及び下辺
は、メモリセル３０ｂの枠部分３０ｂａの上辺及び下辺
よりもやや長い。例えば、活性領域３０ｂと３０ｃとの
中心間の横方向の距離は１．２μｍであり、活性領域３
０ａと３０ｂとの中心間の横方向の距離は１．４μｍで
ある。
【００４１】活性領域３０ａの突出部３０ａｂに、ｐ型
不純物が注入されたｐ型ウェルタップ領域３５が配置さ
れている。
不純物が注入されたｐ型ウェルタップ領域３５が配置さ
れている。
【００４２】ｎ型ウェル２６内に、活性領域３１ａ〜３
１ｄが配置されている。活性領域３１ａ〜３１ｄは、そ
れぞれ横方向に関して活性領域３０ａ〜３０ｄと同じ位
置に配置されている。
１ｄが配置されている。活性領域３１ａ〜３１ｄは、そ
れぞれ横方向に関して活性領域３０ａ〜３０ｄと同じ位
置に配置されている。
【００４３】活性領域３１ｂは、正方形の上辺と下辺に
沿って配置された２本の横方向部分３１ｂａ、２本の横
方向部分３１ｂａの中心点同士を接続する縦方向部分３
１ｂｂ、及び横方向部分３１ｂａの各々の両端から他方
の横方向部分の対応する端部に向かって延びた突出部３
１ｂｃを有する。活性領域３１ｃ及び３１ｄは、活性領
域３１ｂと同一の形状を有する。
沿って配置された２本の横方向部分３１ｂａ、２本の横
方向部分３１ｂａの中心点同士を接続する縦方向部分３
１ｂｂ、及び横方向部分３１ｂａの各々の両端から他方
の横方向部分の対応する端部に向かって延びた突出部３
１ｂｃを有する。活性領域３１ｃ及び３１ｄは、活性領
域３１ｂと同一の形状を有する。
【００４４】活性領域３１ａは、図の横方向に長い長方
形の上辺及び下辺に沿った２本の横方向部分３１ａａ、
２本の横方向部分３１ａａの中心点同士を接続する縦方
向部分３１ａｂ、及び横方向部分３１ａａの各々の両端
から他方の横方向部分の対応する端部に向かって延びた
突出部３１ａｃを有する。
形の上辺及び下辺に沿った２本の横方向部分３１ａａ、
２本の横方向部分３１ａａの中心点同士を接続する縦方
向部分３１ａｂ、及び横方向部分３１ａａの各々の両端
から他方の横方向部分の対応する端部に向かって延びた
突出部３１ａｃを有する。
【００４５】縦方向部分３１ａｂの中央に、ｎ型不純物
が注入されたｎ型ウェルタップ領域３６が配置されてい
る。
が注入されたｎ型ウェルタップ領域３６が配置されてい
る。
【００４６】活性領域３０ｂの右下の１／４の部分、活
性領域３０ｃの左下の１／４の部分、活性領域３１ｂの
右上の１／４の部分、及び活性領域３１ｃの左上の１／
４の部分が、メモリセル１０ｂに対応する。活性領域３
０ａの右下の１／４の部分、活性領域３０ｂの左下の１
／４の部分、活性領域３１ａの右上の１／４の部分、及
び活性領域３１ｂの左上の１／４の部分が、メモリセル
アレイの左端のメモリセル１０ａに対応する。
性領域３０ｃの左下の１／４の部分、活性領域３１ｂの
右上の１／４の部分、及び活性領域３１ｃの左上の１／
４の部分が、メモリセル１０ｂに対応する。活性領域３
０ａの右下の１／４の部分、活性領域３０ｂの左下の１
／４の部分、活性領域３１ａの右上の１／４の部分、及
び活性領域３１ｂの左上の１／４の部分が、メモリセル
アレイの左端のメモリセル１０ａに対応する。
【００４７】図４に、シリコン基板上に形成された多結
晶シリコン層のパターン、及び上層配線と接続するため
のビアホールの位置を示す。
晶シリコン層のパターン、及び上層配線と接続するため
のビアホールの位置を示す。
【００４８】活性領域３０ｂの枠部分３０ｂａの横方向
に延びた辺、及びそれに縦方向に隣り合う活性領域３１
ｂの横方向部分３１ｂａに、２本のゲート電極４０及び
４１が交差する。活性領域３０ｃ、３１ｃ、及び活性領
域３０ｄ、３１ｄについても同様の構成である。
に延びた辺、及びそれに縦方向に隣り合う活性領域３１
ｂの横方向部分３１ｂａに、２本のゲート電極４０及び
４１が交差する。活性領域３０ｃ、３１ｃ、及び活性領
域３０ｄ、３１ｄについても同様の構成である。
【００４９】活性領域３０ａの枠部分３０ａａの横方向
に延びた辺、及びそれに縦方向に隣り合う活性領域３１
ａの横方向部分３１ａａに、２本のゲート電極４０及び
４１が交差する。
に延びた辺、及びそれに縦方向に隣り合う活性領域３１
ａの横方向部分３１ａａに、２本のゲート電極４０及び
４１が交差する。
【００５０】ゲート電極４０と活性領域３０ｂとの交差
箇所、及びゲート電極４０と活性領域３０ａとの交差箇
所にプルダウンＭＯＳトランジスタＱＮ１が配置され
る。ゲート電極４１と活性領域３０ｂとの交差箇所、及
びゲート電極４１と活性領域３０ａとの交差箇所にプル
ダウンＭＯＳトランジスタＱＮ２が配置される。ゲート
電極４０と活性領域３１ｂとの交差箇所、及びゲート電
極４０と活性領域３１ａとの交差箇所にプルアップＭＯ
ＳトランジスタＱＰ１が配置される。ゲート電極４１と
活性領域３１ｂとの交差箇所、及びゲート電極４１と活
性領域３１ａとの交差箇所にプルアップＭＯＳトランジ
スタＱＰ２が配置される。
箇所、及びゲート電極４０と活性領域３０ａとの交差箇
所にプルダウンＭＯＳトランジスタＱＮ１が配置され
る。ゲート電極４１と活性領域３０ｂとの交差箇所、及
びゲート電極４１と活性領域３０ａとの交差箇所にプル
ダウンＭＯＳトランジスタＱＮ２が配置される。ゲート
電極４０と活性領域３１ｂとの交差箇所、及びゲート電
極４０と活性領域３１ａとの交差箇所にプルアップＭＯ
ＳトランジスタＱＰ１が配置される。ゲート電極４１と
活性領域３１ｂとの交差箇所、及びゲート電極４１と活
性領域３１ａとの交差箇所にプルアップＭＯＳトランジ
スタＱＰ２が配置される。
【００５１】図の横方向に延びるワード線１６が、活性
領域３０ａ及び３０ｂの枠部分３０ａａ及び３０ｂａの
縦方向の辺と交差する。１つの活性領域３０ａ及び３０
ｂに対して、２本のワード線１６が交差する。ワード線
１６と活性領域３０ａとの交差箇所、及びワード線１６
と活性領域３０ｂとの交差箇所に、転送ＭＯＳトランジ
スタＱＮ３及びＱＮ４が配置される。
領域３０ａ及び３０ｂの枠部分３０ａａ及び３０ｂａの
縦方向の辺と交差する。１つの活性領域３０ａ及び３０
ｂに対して、２本のワード線１６が交差する。ワード線
１６と活性領域３０ａとの交差箇所、及びワード線１６
と活性領域３０ｂとの交差箇所に、転送ＭＯＳトランジ
スタＱＮ３及びＱＮ４が配置される。
【００５２】ゲート電極４０と４１との間の活性領域内
に、ＭＯＳトランジスタのソース領域Ｓが配置される。
ゲート電極に関してソース領域と反対側にドレイン領域
Ｄが配置される。２本のワード線１６の間の活性領域内
に、転送ＭＯＳトランジスタのソース領域Ｓが配置され
る。
に、ＭＯＳトランジスタのソース領域Ｓが配置される。
ゲート電極に関してソース領域と反対側にドレイン領域
Ｄが配置される。２本のワード線１６の間の活性領域内
に、転送ＭＯＳトランジスタのソース領域Ｓが配置され
る。
【００５３】活性領域３０ａの枠部分３０ａａに囲まれ
た領域内のワード線１６と重なる部分に、ワードコンタ
クトホールＨＷが配置されている。ワードコンタクトホ
ールＨＷは、図３に示したメモリセル１０ａ内に配置さ
れている。活性領域３０ａのうち、ゲート電極４０と４
１との間のソース領域Ｓ内に、ビアホールＨ１が配置さ
れている。ビアホールＨ１は、図の横方向に関して、ワ
ードコンタクトホールＨＷと異なる位置に配置され、図
３に示したメモリセル１０ｄ内に配置されている。すな
わち、ビアホールＨ１とワードコンタクトホールＨＷと
は、相互に隣り合うメモリセル内に配置されている。
た領域内のワード線１６と重なる部分に、ワードコンタ
クトホールＨＷが配置されている。ワードコンタクトホ
ールＨＷは、図３に示したメモリセル１０ａ内に配置さ
れている。活性領域３０ａのうち、ゲート電極４０と４
１との間のソース領域Ｓ内に、ビアホールＨ１が配置さ
れている。ビアホールＨ１は、図の横方向に関して、ワ
ードコンタクトホールＨＷと異なる位置に配置され、図
３に示したメモリセル１０ｄ内に配置されている。すな
わち、ビアホールＨ１とワードコンタクトホールＨＷと
は、相互に隣り合うメモリセル内に配置されている。
【００５４】活性領域３１ａのうち、ゲート電極４０と
４１との間のソース領域Ｓ内に、ビアホールＨ２が配置
されている。ビアホールＨ２は、図の横方向に関してビ
アホールＨ１とほぼ同じ位置に配置されている。他のソ
ース領域、ドレイン領域、及びゲート電極に対応してビ
アホールが配置されている。
４１との間のソース領域Ｓ内に、ビアホールＨ２が配置
されている。ビアホールＨ２は、図の横方向に関してビ
アホールＨ１とほぼ同じ位置に配置されている。他のソ
ース領域、ドレイン領域、及びゲート電極に対応してビ
アホールが配置されている。
【００５５】図５は、第１層目配線のパターンを示すと
共に、図４に示したビアホールを再度示す。ワードコン
タクトホールＨＷに対応して、中間導電層４５が配置さ
れている。活性領域３０ａ及び３１ａが配置された列に
おいて、配線４６が、同一の活性領域３０ａ内の２つの
ビアホールＨ１同士（図の縦方向に隣り合う２つのメモ
リセルのｎチャネルＭＯＳトランジスタＱＮ１のソース
領域同士）を接続する。配線４７が、同一の活性領域３
１ａ内の２つのビアホールＨ２同士（図の縦方向に隣り
合う２つのメモリセルのｐチャネルＭＯＳトランジスタ
ＱＰ１のソース領域同士）を接続する。活性領域３１ａ
においては、その縦方向部分３１ａｂの中央にｎ型ウェ
ルタップ領域３６が配置されているため、図においてｎ
型ウェルタップ領域３６の上側のソース領域Ｓと下側の
ソース領域Ｓとが、シリコン基板の表層部で連続してい
ない。配線４７は、この２つのドレイン領域Ｄを相互に
接続している。
共に、図４に示したビアホールを再度示す。ワードコン
タクトホールＨＷに対応して、中間導電層４５が配置さ
れている。活性領域３０ａ及び３１ａが配置された列に
おいて、配線４６が、同一の活性領域３０ａ内の２つの
ビアホールＨ１同士（図の縦方向に隣り合う２つのメモ
リセルのｎチャネルＭＯＳトランジスタＱＮ１のソース
領域同士）を接続する。配線４７が、同一の活性領域３
１ａ内の２つのビアホールＨ２同士（図の縦方向に隣り
合う２つのメモリセルのｐチャネルＭＯＳトランジスタ
ＱＰ１のソース領域同士）を接続する。活性領域３１ａ
においては、その縦方向部分３１ａｂの中央にｎ型ウェ
ルタップ領域３６が配置されているため、図においてｎ
型ウェルタップ領域３６の上側のソース領域Ｓと下側の
ソース領域Ｓとが、シリコン基板の表層部で連続してい
ない。配線４７は、この２つのドレイン領域Ｄを相互に
接続している。
【００５６】配線４８が、１つのメモリセル内のプルア
ップＭＯＳトランジスタＱＰ１のドレイン領域Ｄとプル
ダウンＭＯＳトランジスタＱＮ１のドレイン領域Ｄとを
接続する。配線４９が、プルアップＭＯＳトランジスタ
ＱＰ２のドレイン領域ＤとプルダウンＭＯＳトランジス
タＱＮ２のドレイン領域Ｄとを接続する。
ップＭＯＳトランジスタＱＰ１のドレイン領域Ｄとプル
ダウンＭＯＳトランジスタＱＮ１のドレイン領域Ｄとを
接続する。配線４９が、プルアップＭＯＳトランジスタ
ＱＰ２のドレイン領域ＤとプルダウンＭＯＳトランジス
タＱＮ２のドレイン領域Ｄとを接続する。
【００５７】活性領域３０ｂ〜３０ｄ、及び活性領域３
１ｂ〜３１ｄが配置された列においても、配線４６Ａ
が、ｎチャネルＭＯＳトランジスタのソース領域同士を
接続する。配線４８Ａが、プルアップＭＯＳトランジス
タＱＰ１のドレイン領域ＤとプルダウンＭＯＳトランジ
スタＱＮ１のドレイン領域Ｄとを接続する。配線４９Ａ
が、プルアップＭＯＳトランジスタＱＰ２のドレイン領
域ＤとプルダウンＭＯＳトランジスタＱＮ２のドレイン
領域Ｄとを接続する。
１ｂ〜３１ｄが配置された列においても、配線４６Ａ
が、ｎチャネルＭＯＳトランジスタのソース領域同士を
接続する。配線４８Ａが、プルアップＭＯＳトランジス
タＱＰ１のドレイン領域ＤとプルダウンＭＯＳトランジ
スタＱＮ１のドレイン領域Ｄとを接続する。配線４９Ａ
が、プルアップＭＯＳトランジスタＱＰ２のドレイン領
域ＤとプルダウンＭＯＳトランジスタＱＮ２のドレイン
領域Ｄとを接続する。
【００５８】配線４９及び配線４９Ａは、図４に示した
ゲート電極４０に接続されている。この接続は、図１に
示したＭＯＳトランジスタＱＰ２及びＱＮ２で構成され
たインバータの出力点と、ＭＯＳトランジスタＱＰ１及
びＱＮ１で構成されたインバータの入力点との接続に相
当する。
ゲート電極４０に接続されている。この接続は、図１に
示したＭＯＳトランジスタＱＰ２及びＱＮ２で構成され
たインバータの出力点と、ＭＯＳトランジスタＱＰ１及
びＱＮ１で構成されたインバータの入力点との接続に相
当する。
【００５９】活性領域３０ｂ〜３０ｄ、及び活性領域３
１ｂ〜３１ｄが配置された列には、ｎ型ウェルタップ領
域３６が配置されていないため、配線４７に対応する配
線は配置されていない。その代わりに、活性領域３１ａ
内に配置された４つのｐチャネルＭＯＳトランジスタに
共通のソース領域Ｓに接続された中間導電層５０が配置
されている。なお、活性領域３０ｂ〜３０ｄ、及び活性
領域３１ｂ〜３１ｄが配置された列には、ワードコンタ
クトホールＨＷが配置されていないため、中間導電層４
５に対応する導電層は配置されていない。
１ｂ〜３１ｄが配置された列には、ｎ型ウェルタップ領
域３６が配置されていないため、配線４７に対応する配
線は配置されていない。その代わりに、活性領域３１ａ
内に配置された４つのｐチャネルＭＯＳトランジスタに
共通のソース領域Ｓに接続された中間導電層５０が配置
されている。なお、活性領域３０ｂ〜３０ｄ、及び活性
領域３１ｂ〜３１ｄが配置された列には、ワードコンタ
クトホールＨＷが配置されていないため、中間導電層４
５に対応する導電層は配置されていない。
【００６０】その他に、図４に示したゲート電極４１に
接続された中間導電層５１が設けられている。
接続された中間導電層５１が設けられている。
【００６１】図６は、第２層目配線のパターン、及び図
５に示した第１層目配線に接続するためのビアホールを
示す。図４に示したワード線１６に対応して、主ワード
線１７が配置されている。主ワード線１７は、活性領域
３０ａの枠部分３０ａａに囲まれた領域内に配置された
ワードコンタクトホールＨＷ１内を経由して、図５に示
した中間導電層４５に接続されている。すなわち、主ワ
ード線１７は、中間導電層４５を介して、対応するワー
ド線１６に接続されている。
５に示した第１層目配線に接続するためのビアホールを
示す。図４に示したワード線１６に対応して、主ワード
線１７が配置されている。主ワード線１７は、活性領域
３０ａの枠部分３０ａａに囲まれた領域内に配置された
ワードコンタクトホールＨＷ１内を経由して、図５に示
した中間導電層４５に接続されている。すなわち、主ワ
ード線１７は、中間導電層４５を介して、対応するワー
ド線１６に接続されている。
【００６２】メモリセル毎に１つの配線５５が配置され
ている。配線５５は、図２に示したメモリセル１０ａに
おいては、図５に示した配線４８と中間導電層５１とを
接続し、図２に示したメモリセル１０ｂ〜１０ｄにおい
ては、図５に示した配線４８Ａと中間導電層５１とを接
続する。
ている。配線５５は、図２に示したメモリセル１０ａに
おいては、図５に示した配線４８と中間導電層５１とを
接続し、図２に示したメモリセル１０ｂ〜１０ｄにおい
ては、図５に示した配線４８Ａと中間導電層５１とを接
続する。
【００６３】活性領域３１ａ〜３１ｄが配列した行に対
応して、電源電圧線５８が配置されている。電源電圧線
５８は、図５に示した対応する行の中間導電層５０及び
配線４７に接続されている。これにより、図４に示した
活性領域３１ａ〜３１ｄ内のソース領域Ｓに電源電圧Ｖ
ｄｄが印加される。また、後述するように、活性領域３
１ａ内のソース領域Ｓは、その表面に形成された金属シ
リサイド膜を経由してｎ型ウェルタップ領域３６に電気
的に接続されている。このため、ｎ型ウェルタップ領域
３６にも電源電圧Ｖｄｄが印加される。これにより、図
３に示したｎ型ウェル２６の電位が固定される。
応して、電源電圧線５８が配置されている。電源電圧線
５８は、図５に示した対応する行の中間導電層５０及び
配線４７に接続されている。これにより、図４に示した
活性領域３１ａ〜３１ｄ内のソース領域Ｓに電源電圧Ｖ
ｄｄが印加される。また、後述するように、活性領域３
１ａ内のソース領域Ｓは、その表面に形成された金属シ
リサイド膜を経由してｎ型ウェルタップ領域３６に電気
的に接続されている。このため、ｎ型ウェルタップ領域
３６にも電源電圧Ｖｄｄが印加される。これにより、図
３に示したｎ型ウェル２６の電位が固定される。
【００６４】中間導電層６０及び６０Ａが、それぞれ図
５に示した配線４６及び４６Ａに接続されている。中間
導電層６１が、図４に示した活性領域３０ａ〜３０ｄの
うち、２本のワード線１６の間の領域に配置されたソー
ス領域Ｓに接続されている。
５に示した配線４６及び４６Ａに接続されている。中間
導電層６１が、図４に示した活性領域３０ａ〜３０ｄの
うち、２本のワード線１６の間の領域に配置されたソー
ス領域Ｓに接続されている。
【００６５】図７は、第３層目配線のパターン、及び下
層の配線と接続するためのビアホールを示す。ビット線
２１ａが、活性領域３０ａ〜３０ｄの各々の図の左側の
辺に沿って縦方向に延びる。反転ビット線２１ｂが、活
性領域３０ａ〜３０ｄの各々の図の右側の辺に沿って縦
方向に延びる。グランド電圧線６５が、活性領域３０ａ
〜３０ｄの各々の横方向の辺と交差するように縦方向に
延びる。
層の配線と接続するためのビアホールを示す。ビット線
２１ａが、活性領域３０ａ〜３０ｄの各々の図の左側の
辺に沿って縦方向に延びる。反転ビット線２１ｂが、活
性領域３０ａ〜３０ｄの各々の図の右側の辺に沿って縦
方向に延びる。グランド電圧線６５が、活性領域３０ａ
〜３０ｄの各々の横方向の辺と交差するように縦方向に
延びる。
【００６６】グランド電圧線６５は、中間導電層６０及
び６０Ａに接続されている。グランド電圧Ｖｓｓが、中
間導電層６０、６０Ａ、及び図５に示した配線４６、４
６Ａを介して、図４に示した活性領域３０ａ〜３０ｄ内
の、ゲート電極４０と４１との間のソース領域Ｓに印加
される。活性領域３０ａ内のソース領域Ｓの上面及びｐ
型ウェルタップ領域３５の上面に、金属シリサイド膜が
形成されており、両者が電気的に接続されている。この
金属シリサイド膜を通して、ｐ型ウェルタップ領域３５
にグランド電圧Ｖｓｓが印加される。これにより、図３
に示したｐ型ウェル２５がグランド電圧Ｖｓｓに固定さ
れる。
び６０Ａに接続されている。グランド電圧Ｖｓｓが、中
間導電層６０、６０Ａ、及び図５に示した配線４６、４
６Ａを介して、図４に示した活性領域３０ａ〜３０ｄ内
の、ゲート電極４０と４１との間のソース領域Ｓに印加
される。活性領域３０ａ内のソース領域Ｓの上面及びｐ
型ウェルタップ領域３５の上面に、金属シリサイド膜が
形成されており、両者が電気的に接続されている。この
金属シリサイド膜を通して、ｐ型ウェルタップ領域３５
にグランド電圧Ｖｓｓが印加される。これにより、図３
に示したｐ型ウェル２５がグランド電圧Ｖｓｓに固定さ
れる。
【００６７】次に、図８及び図９を参照して、上記実施
例によるＳＲＡＭの製造方法について説明する。図８
（Ａ）〜（Ｃ）、図９（Ａ）及び（Ｂ）は、図３の一点
鎖線Ａ８−Ａ８における断面に相当する。
例によるＳＲＡＭの製造方法について説明する。図８
（Ａ）〜（Ｃ）、図９（Ａ）及び（Ｂ）は、図３の一点
鎖線Ａ８−Ａ８における断面に相当する。
【００６８】図８（Ａ）に示すように、ｐ型シリコン基
板７０の表層部に、シャロートレンチアイソレーション
（ＳＴＩ）による素子分離絶縁膜７１を形成する。素子
分離絶縁膜７１は、深さ３００ｎｍの溝の形成、化学気
相成長（ＣＶＤ）による厚さ５００ｎｍの酸化シリコン
膜の形成、及び化学機械研磨（ＣＭＰ）の工程を経て形
成される。素子分離絶縁膜７１で囲まれた活性領域３１
ａが画定される。
板７０の表層部に、シャロートレンチアイソレーション
（ＳＴＩ）による素子分離絶縁膜７１を形成する。素子
分離絶縁膜７１は、深さ３００ｎｍの溝の形成、化学気
相成長（ＣＶＤ）による厚さ５００ｎｍの酸化シリコン
膜の形成、及び化学機械研磨（ＣＭＰ）の工程を経て形
成される。素子分離絶縁膜７１で囲まれた活性領域３１
ａが画定される。
【００６９】ｎ型ウェル２６を形成する領域に開口を有
するレジストパターンをマスクとして、リン（Ｐ）イオ
ンを、加速エネルギ６００ｋｅＶ、ドーズ量３×１０13
ｃｍ -2の条件で注入する。これにより、ｎ型ウェル２６
が形成される。同様に、加速エネルギ３００ｋｅＶ、ド
ーズ量３×１０13ｃｍ-2の条件でボロン（Ｂ）イオンを
注入することにより、図２に示したｐ型ウェル２５を形
成する。
するレジストパターンをマスクとして、リン（Ｐ）イオ
ンを、加速エネルギ６００ｋｅＶ、ドーズ量３×１０13
ｃｍ -2の条件で注入する。これにより、ｎ型ウェル２６
が形成される。同様に、加速エネルギ３００ｋｅＶ、ド
ーズ量３×１０13ｃｍ-2の条件でボロン（Ｂ）イオンを
注入することにより、図２に示したｐ型ウェル２５を形
成する。
【００７０】図８（Ｂ）の状態に至るまでの工程を説明
する。シリコン基板７０の活性領域の表面を熱酸化し、
厚さ４ｎｍの酸化シリコン膜を形成する。この酸化シリ
コン膜及び素子分離絶縁膜７１の上に、ＣＶＤにより厚
さ１８０ｎｍの多結晶シリコン膜を形成する。多結晶シ
リコン膜と酸化シリコン膜とをパターニングし、酸化シ
リコンからなるゲート絶縁膜７２及び多結晶シリコンか
らなるゲート電極４０を残す。この工程で、図４に示し
た他のゲート電極４１及びワード線１６も形成される。
する。シリコン基板７０の活性領域の表面を熱酸化し、
厚さ４ｎｍの酸化シリコン膜を形成する。この酸化シリ
コン膜及び素子分離絶縁膜７１の上に、ＣＶＤにより厚
さ１８０ｎｍの多結晶シリコン膜を形成する。多結晶シ
リコン膜と酸化シリコン膜とをパターニングし、酸化シ
リコンからなるゲート絶縁膜７２及び多結晶シリコンか
らなるゲート電極４０を残す。この工程で、図４に示し
た他のゲート電極４１及びワード線１６も形成される。
【００７１】ｐチャネルＭＯＳトランジスタを形成する
領域に、加速エネルギ０．５ｋｅＶ、ドーズ量８×１０
14ｃｍ-2の条件でボロンイオン（Ｂ+）を注入する。こ
のイオン注入により、低濃度ドレイン（ＬＤＤ）構造の
低濃度領域７４が形成される。ｎチャネルＭＯＳトラン
ジスタを形成する領域に、加速エネルギ５ｋｅＶ、ドー
ズ量８×１０14ｃｍ-2の条件で砒素イオン（Ａｓ+）を
注入する。
領域に、加速エネルギ０．５ｋｅＶ、ドーズ量８×１０
14ｃｍ-2の条件でボロンイオン（Ｂ+）を注入する。こ
のイオン注入により、低濃度ドレイン（ＬＤＤ）構造の
低濃度領域７４が形成される。ｎチャネルＭＯＳトラン
ジスタを形成する領域に、加速エネルギ５ｋｅＶ、ドー
ズ量８×１０14ｃｍ-2の条件で砒素イオン（Ａｓ+）を
注入する。
【００７２】図８（Ｃ）に示すように、ゲート電極４０
の側面上に、酸化シリコンからなるサイドウォールスペ
ーサ７６を形成する。サイドウォールスペーサ７６は、
ＣＶＤにより厚さ１００ｎｍの酸化シリコン膜を堆積さ
せた後、異方性エッチングを行うことにより形成され
る。
の側面上に、酸化シリコンからなるサイドウォールスペ
ーサ７６を形成する。サイドウォールスペーサ７６は、
ＣＶＤにより厚さ１００ｎｍの酸化シリコン膜を堆積さ
せた後、異方性エッチングを行うことにより形成され
る。
【００７３】ｐチャネルＭＯＳトランジスタを形成する
領域に、加速エネルギ５ｋｅＶ、ドーズ量１×１０15ｃ
ｍ-2の条件でボロンイオン（Ｂ+）を注入する。このイ
オン注入により、ソース及びドレイン領域７８が形成さ
れる。同時に、図４に示したｐ型ウェルタップ領域３５
にもボロンイオンを注入する。ここまでの工程で、ｐチ
ャネルＭＯＳトランジスタＱＰ１が形成される。
領域に、加速エネルギ５ｋｅＶ、ドーズ量１×１０15ｃ
ｍ-2の条件でボロンイオン（Ｂ+）を注入する。このイ
オン注入により、ソース及びドレイン領域７８が形成さ
れる。同時に、図４に示したｐ型ウェルタップ領域３５
にもボロンイオンを注入する。ここまでの工程で、ｐチ
ャネルＭＯＳトランジスタＱＰ１が形成される。
【００７４】ｎチャネルＭＯＳトランジスタを形成する
領域に、加速エネルギ１５ｋｅＶ、ドーズ量１×１０15
ｃｍ-2の条件でリンイオン（Ｐ+）を注入する。このイ
オン注入により、ｎチャネルＭＯＳトランジスタのソー
ス及びドレイン領域が形成される。同時に、ｎ型ウェル
タップ領域３６にもリンイオンを注入する。１０００℃
で１０秒間のアニールを行い、注入した不純物イオンを
活性化させる。
領域に、加速エネルギ１５ｋｅＶ、ドーズ量１×１０15
ｃｍ-2の条件でリンイオン（Ｐ+）を注入する。このイ
オン注入により、ｎチャネルＭＯＳトランジスタのソー
ス及びドレイン領域が形成される。同時に、ｎ型ウェル
タップ領域３６にもリンイオンを注入する。１０００℃
で１０秒間のアニールを行い、注入した不純物イオンを
活性化させる。
【００７５】基板上に、厚さ１０ｎｍのコバルト（Ｃ
ｏ）膜を堆積させ、熱処理を行うことにより、ゲート電
極４０の上面の上にコバルトシリサイド（ＣｏＳｉ）膜
８０を形成し、ソース及びドレイン領域７８及びｎ型ウ
ェルタップ領域３６の表面上にＣｏＳｉ膜８１を形成す
る。未反応のＣｏ膜は、熱処理後に除去される。
ｏ）膜を堆積させ、熱処理を行うことにより、ゲート電
極４０の上面の上にコバルトシリサイド（ＣｏＳｉ）膜
８０を形成し、ソース及びドレイン領域７８及びｎ型ウ
ェルタップ領域３６の表面上にＣｏＳｉ膜８１を形成す
る。未反応のＣｏ膜は、熱処理後に除去される。
【００７６】図９（Ｄ）に示すように、ＣＶＤにより酸
化シリコンからなる厚さ１０００ｎｍの層間絶縁膜８３
を形成する。ＣＭＰにより層間絶縁膜８３の表面を平坦
化する。層間絶縁膜８３に、ビアホールＨ２を形成す
る。同時に、図４に示したすべてのビアホールが形成さ
れる。
化シリコンからなる厚さ１０００ｎｍの層間絶縁膜８３
を形成する。ＣＭＰにより層間絶縁膜８３の表面を平坦
化する。層間絶縁膜８３に、ビアホールＨ２を形成す
る。同時に、図４に示したすべてのビアホールが形成さ
れる。
【００７７】次に、厚さ１０ｎｍのチタン（Ｔｉ）層、
厚さ２０ｎｍの窒化チタン（ＴｉＮ）層、厚さ３００ｎ
ｍのタングステン（Ｗ）層を堆積させる。層間絶縁膜８
３の表面が露出するまでＣＭＰを行い、ビアホールＨ２
内に導電性の層間接続部材８４を残す。
厚さ２０ｎｍの窒化チタン（ＴｉＮ）層、厚さ３００ｎ
ｍのタングステン（Ｗ）層を堆積させる。層間絶縁膜８
３の表面が露出するまでＣＭＰを行い、ビアホールＨ２
内に導電性の層間接続部材８４を残す。
【００７８】図９（Ｅ）に示すように、層間絶縁膜８３
の上に、シングルダマシン法により、第１層目の配線を
形成する。以下、シングルダマシン法による配線の形成
方法を簡単に説明する。
の上に、シングルダマシン法により、第１層目の配線を
形成する。以下、シングルダマシン法による配線の形成
方法を簡単に説明する。
【００７９】ＣＶＤにより酸化シリコンからなる厚さ５
００ｎｍの配線層絶縁膜９０を形成する。配線層絶縁膜
９０に、図５に示した第１層目配線に対応する配線溝を
形成する。厚さ２０ｎｍのタンタル（Ｔａ）層と厚さ１
０００ｎｍの銅（Ｃｕ）層とを形成してＣＭＰを行うこ
とにより、配線溝内に第１層目配線を残す。図５に示し
た第１層目配線４７、４８等及び第１層目の中間導電層
４５、５０等が形成される。
００ｎｍの配線層絶縁膜９０を形成する。配線層絶縁膜
９０に、図５に示した第１層目配線に対応する配線溝を
形成する。厚さ２０ｎｍのタンタル（Ｔａ）層と厚さ１
０００ｎｍの銅（Ｃｕ）層とを形成してＣＭＰを行うこ
とにより、配線溝内に第１層目配線を残す。図５に示し
た第１層目配線４７、４８等及び第１層目の中間導電層
４５、５０等が形成される。
【００８０】配線層絶縁膜９０の上に、デュアルダマシ
ン法により第２層目の配線を形成する。以下、デュアル
ダマシン法による配線の形成方法の一例を簡単に説明す
る。
ン法により第２層目の配線を形成する。以下、デュアル
ダマシン法による配線の形成方法の一例を簡単に説明す
る。
【００８１】配線層絶縁膜９０の上に、ＣＶＤにより、
酸化シリコンからなる厚さ１０００ｎｍの層間絶縁膜９
２を形成する。層間絶縁膜９２に、図６に示したビアホ
ールを形成する。さらに、図６に示した第２層目配線に
対応する配線溝を形成する。
酸化シリコンからなる厚さ１０００ｎｍの層間絶縁膜９
２を形成する。層間絶縁膜９２に、図６に示したビアホ
ールを形成する。さらに、図６に示した第２層目配線に
対応する配線溝を形成する。
【００８２】厚さ２０ｎｍのタンタル層と、厚さ１００
０ｎｍの銅層とを順番に形成し、ＣＭＰを行うことによ
って、配線溝及びビアホール内に、タンタル層と銅層と
を残す。電源電圧線５８、及び図６に示した配線５５、
主ワード線１７が形成される。
０ｎｍの銅層とを順番に形成し、ＣＭＰを行うことによ
って、配線溝及びビアホール内に、タンタル層と銅層と
を残す。電源電圧線５８、及び図６に示した配線５５、
主ワード線１７が形成される。
【００８３】層間絶縁膜９２の上に、デュアルダマシン
法により、層間絶縁膜９４、ビット線２１ａ、グランド
電圧線６５、及び図７に示した反転ビット線２１ｂを形
成する。
法により、層間絶縁膜９４、ビット線２１ａ、グランド
電圧線６５、及び図７に示した反転ビット線２１ｂを形
成する。
【００８４】上記実施例では、図９（Ｅ）に示したよう
に、ｐチャネルＭＯＳトランジスタＱＰ１のソース領域
７８に電源電圧Ｖｄｄを印加するための層間接続部材８
４を経由して、ｎ型ウェルタップ領域３６に電源電圧Ｖ
ｄｄが印加される。同様に、図４に示したｎチャネルＭ
ＯＳトランジスタＱＮ１のソース領域Ｓと重なる位置に
配置されたビアホールＨ１内の層間接続部材を経由し
て、ｐ型ウェルタップ領域３５にグランド電圧Ｖｓｓが
印加される。
に、ｐチャネルＭＯＳトランジスタＱＰ１のソース領域
７８に電源電圧Ｖｄｄを印加するための層間接続部材８
４を経由して、ｎ型ウェルタップ領域３６に電源電圧Ｖ
ｄｄが印加される。同様に、図４に示したｎチャネルＭ
ＯＳトランジスタＱＮ１のソース領域Ｓと重なる位置に
配置されたビアホールＨ１内の層間接続部材を経由し
て、ｐ型ウェルタップ領域３５にグランド電圧Ｖｓｓが
印加される。
【００８５】このように、実施例によるＳＲＡＭにおい
ては、図１２〜図１４に示した従来のＳＲＡＭにおける
ｎ型ウェルタップ領域６１１専用のビアホール６１３及
びｐ型ウェルタップ領域６１０専用のビアホール６１２
を設ける必要がない。
ては、図１２〜図１４に示した従来のＳＲＡＭにおける
ｎ型ウェルタップ領域６１１専用のビアホール６１３及
びｐ型ウェルタップ領域６１０専用のビアホール６１２
を設ける必要がない。
【００８６】図１４に示した従来例では、メモリセルア
レイのつなぎ部６０５に、ＭＯＳトランジスタＴｒ５の
ソース領域に接続された中間導電層６３２、ｎ型ウェル
タップ領域６１１に接続された中間導電層６２２、及び
ＭＯＳトランジスタＴｒ６のソース領域に接続された中
間導電層６３３が、行方向に配列している。これらの中
間導電層の間に、第１層目配線パターンの最小間隔Ｄが
確保されている。中間導電層６２２の同じ列方向の位置
に、ワードコンタクト用の中間導電層６２１が配置され
ている。
レイのつなぎ部６０５に、ＭＯＳトランジスタＴｒ５の
ソース領域に接続された中間導電層６３２、ｎ型ウェル
タップ領域６１１に接続された中間導電層６２２、及び
ＭＯＳトランジスタＴｒ６のソース領域に接続された中
間導電層６３３が、行方向に配列している。これらの中
間導電層の間に、第１層目配線パターンの最小間隔Ｄが
確保されている。中間導電層６２２の同じ列方向の位置
に、ワードコンタクト用の中間導電層６２１が配置され
ている。
【００８７】これに対し、実施例の場合には、図４に示
したように、活性領域３０ａの列において、相互に隣り
合う２つのメモリセルのうち一方のメモリセルのｐチャ
ネルＭＯＳトランジスタＱＰ１のソース領域と、他方の
メモリセルのｐチャネルＭＯＳトランジスタＱＰ２のソ
ース領域とが連続し、１つのビアホールＨ２が配置され
ている。同様に、一方のメモリセルのｎチャネルＭＯＳ
トランジスタＱＮ１のソース領域と、他方のメモリセル
のｎチャネルＭＯＳトランジスタＱＮ２のソース領域と
が連続し、１つのビアホールＨ１が配置されている。ワ
ードコンタクト用のビアホールＨＷは、行方向に関し
て、ビアホールＨ１及びＨ２とは異なる位置に配置され
ている。
したように、活性領域３０ａの列において、相互に隣り
合う２つのメモリセルのうち一方のメモリセルのｐチャ
ネルＭＯＳトランジスタＱＰ１のソース領域と、他方の
メモリセルのｐチャネルＭＯＳトランジスタＱＰ２のソ
ース領域とが連続し、１つのビアホールＨ２が配置され
ている。同様に、一方のメモリセルのｎチャネルＭＯＳ
トランジスタＱＮ１のソース領域と、他方のメモリセル
のｎチャネルＭＯＳトランジスタＱＮ２のソース領域と
が連続し、１つのビアホールＨ１が配置されている。ワ
ードコンタクト用のビアホールＨＷは、行方向に関し
て、ビアホールＨ１及びＨ２とは異なる位置に配置され
ている。
【００８８】図５に示したように、行方向に隣り合う２
つのメモリセルアレイの境界領域には、第１層目配線４
６とワードコンタクト用の中間導電層４５との２つのパ
ターンが行方向に並ぶ。第１層目配線４７は、行方向に
関して第１層目配線４６と同じ位置に配置されている。
図１２及び図１４に示した従来の場合に比べて、メモリ
セルアレイの境界部分に行方向に並んで配置される第１
層目配線パターンの数が３から２に減少する。このた
め、実質的なメモリセルの占有面積を小さくすることが
できる。
つのメモリセルアレイの境界領域には、第１層目配線４
６とワードコンタクト用の中間導電層４５との２つのパ
ターンが行方向に並ぶ。第１層目配線４７は、行方向に
関して第１層目配線４６と同じ位置に配置されている。
図１２及び図１４に示した従来の場合に比べて、メモリ
セルアレイの境界部分に行方向に並んで配置される第１
層目配線パターンの数が３から２に減少する。このた
め、実質的なメモリセルの占有面積を小さくすることが
できる。
【００８９】図１２に示した従来のＳＲＡＭでは、例え
ば各メモリセル６００ａ〜６００ｄの横幅が１．２μｍ
であり、つなぎ部６０５の幅が約１μｍであった。すな
わち、メモリセル４個あたりの行方向の長さが約５．８
μｍになる。これに対し、図２に示した実施例のＳＲＡ
Ｍでは、メモリセル１０ｂ及び１０ｃの横幅が１．２μ
ｍ、メモリセル１０ａ及び１０ｄの横幅が約１．４μｍ
になる。すなわち、メモリセル４個あたりの行方向の長
さが約５．２μｍになる。このように、実施例によるＳ
ＲＡＭは、図１２に示した従来のＳＲＡＭに比べて、メ
モリセルの占める面積を約１０％削減することができ
る。
ば各メモリセル６００ａ〜６００ｄの横幅が１．２μｍ
であり、つなぎ部６０５の幅が約１μｍであった。すな
わち、メモリセル４個あたりの行方向の長さが約５．８
μｍになる。これに対し、図２に示した実施例のＳＲＡ
Ｍでは、メモリセル１０ｂ及び１０ｃの横幅が１．２μ
ｍ、メモリセル１０ａ及び１０ｄの横幅が約１．４μｍ
になる。すなわち、メモリセル４個あたりの行方向の長
さが約５．２μｍになる。このように、実施例によるＳ
ＲＡＭは、図１２に示した従来のＳＲＡＭに比べて、メ
モリセルの占める面積を約１０％削減することができ
る。
【００９０】上記実施例によるＳＲＡＭにおいては、図
９（Ｅ）に示したＣｏＳｉ層８１が、ｐ型のソース領域
７８とｎ型ウェルタップ領域３６との境界部でまれに断
線する場合がある。ところが、図３に示すように、ｎ型
ウェル２６は、図の横方向に延在し、１つのｎ型ウェル
内に複数のｎ型ウェルタップ領域３６が配置される。こ
のため、１つのｎ型ウェルタップ領域３６の部分で断線
が発生したとしても、ｎ型ウェル２６の電位は、電源電
圧Ｖｄｄに固定される。このため、回路動作上の問題は
生じない。
９（Ｅ）に示したＣｏＳｉ層８１が、ｐ型のソース領域
７８とｎ型ウェルタップ領域３６との境界部でまれに断
線する場合がある。ところが、図３に示すように、ｎ型
ウェル２６は、図の横方向に延在し、１つのｎ型ウェル
内に複数のｎ型ウェルタップ領域３６が配置される。こ
のため、１つのｎ型ウェルタップ領域３６の部分で断線
が発生したとしても、ｎ型ウェル２６の電位は、電源電
圧Ｖｄｄに固定される。このため、回路動作上の問題は
生じない。
【００９１】次に、図１０を参照して、上記実施例と同
様のウェルタップ領域を論理回路素子に適用した場合
と、上記実施例のようにＳＲＡＭに適用した場合との効
果の相違を説明する。
様のウェルタップ領域を論理回路素子に適用した場合
と、上記実施例のようにＳＲＡＭに適用した場合との効
果の相違を説明する。
【００９２】図１０（Ａ）に、論理回路装置の２つのＭ
ＯＳトランジスタの平面図を示す。活性領域２００内を
２本のゲート電極２０１及び２０２が通過する。ゲート
電極２０１と２０２との間にｎ型のソース領域２０３が
配置され、２本のゲート電極２０１及び２０２の外側
に、それぞれｎ型のドレイン領域２０４及び２０５が配
置される。
ＯＳトランジスタの平面図を示す。活性領域２００内を
２本のゲート電極２０１及び２０２が通過する。ゲート
電極２０１と２０２との間にｎ型のソース領域２０３が
配置され、２本のゲート電極２０１及び２０２の外側
に、それぞれｎ型のドレイン領域２０４及び２０５が配
置される。
【００９３】ｐ側ウェルタップ領域２０８が、ソース領
域２０３に連続する。ソース領域２０３内にビアホール
２１０が配置され、ドレイン領域２０４及び２０５内
に、それぞれビアホール２１１及び２１２が配置され
る。この配置は、例えば、図４に示したｎチャネルＭＯ
ＳトランジスタＱＮ１及びＱＮ２の配置に対応してい
る。
域２０３に連続する。ソース領域２０３内にビアホール
２１０が配置され、ドレイン領域２０４及び２０５内
に、それぞれビアホール２１１及び２１２が配置され
る。この配置は、例えば、図４に示したｎチャネルＭＯ
ＳトランジスタＱＮ１及びＱＮ２の配置に対応してい
る。
【００９４】図１０（Ｂ）に、ｐ型ウェルタップ領域２
０８を、２本のゲート電極２０１と２０２の外側に配置
した場合の構成を示す。ゲート電極２０１と２０２との
間にｐ型ウェルタップ領域２０８が配置されていないた
め、ゲート電極２０１と２０２との間隔を狭めることが
できる。このため、論理回路素子においては、ウェルタ
ップ領域を、２本のゲート電極に挟まれたソース領域に
接続させるのは、集積度向上の点で好ましくない。
０８を、２本のゲート電極２０１と２０２の外側に配置
した場合の構成を示す。ゲート電極２０１と２０２との
間にｐ型ウェルタップ領域２０８が配置されていないた
め、ゲート電極２０１と２０２との間隔を狭めることが
できる。このため、論理回路素子においては、ウェルタ
ップ領域を、２本のゲート電極に挟まれたソース領域に
接続させるのは、集積度向上の点で好ましくない。
【００９５】これに対し、図４に示した実施例の場合に
は、活性領域３０ａの列のゲート電極４０と４１との間
に、ソース領域に接続されるビアホールＨ１及びｐ型ウ
ェルタップ領域３５が配置されると共に、ワードコンタ
クトのためのビアホールＨＷも配置される。図５に示し
たように、ビアホールＨ１に接続される第１層目配線４
６が、ワードコンタクト用のビアホールＨＷの脇を通過
して図の縦方向に延びる。このため、ビアホールＨ１と
ビアホールＨＷとの横方向の位置を相互にずらさなけれ
ばならない。
は、活性領域３０ａの列のゲート電極４０と４１との間
に、ソース領域に接続されるビアホールＨ１及びｐ型ウ
ェルタップ領域３５が配置されると共に、ワードコンタ
クトのためのビアホールＨＷも配置される。図５に示し
たように、ビアホールＨ１に接続される第１層目配線４
６が、ワードコンタクト用のビアホールＨＷの脇を通過
して図の縦方向に延びる。このため、ビアホールＨ１と
ビアホールＨＷとの横方向の位置を相互にずらさなけれ
ばならない。
【００９６】すなわち、活性領域３０ａの列において
は、ゲート電極４０と４１との間に、ビアホール２個を
配置するための間隔が予め確保されている。このため、
ｐ型ウェルタップ領域３５をゲート電極４０と４１との
間に配置しても、ゲート電極４０と４１との間をさらに
広げる必要はない。このため、ＳＲＡＭの場合には、論
理回路素子の場合と違って、ウェルタップ領域を２本の
ゲート電極の間のソース領域に接触させても、集積度が
犠牲になることはない。
は、ゲート電極４０と４１との間に、ビアホール２個を
配置するための間隔が予め確保されている。このため、
ｐ型ウェルタップ領域３５をゲート電極４０と４１との
間に配置しても、ゲート電極４０と４１との間をさらに
広げる必要はない。このため、ＳＲＡＭの場合には、論
理回路素子の場合と違って、ウェルタップ領域を２本の
ゲート電極の間のソース領域に接触させても、集積度が
犠牲になることはない。
【００９７】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００９８】上記実施例から、以下の付記に示された発
明が導出される。 （付記１） 半導体基板の表面上に、第１の方向及び該
第１の方向に交差する第２の方向に反復して配置される
複数の繰り返し単位であって、該繰り返し単位の各々が
複数のメモリセルを含み、該メモリセルの各々が、第１
導電型のソース領域、第１導電型のドレイン領域、及び
ゲート電極を含む少なくとも１つの第１導電チャネルＭ
ＯＳトランジスタを含む前記繰り返し単位と、前記半導
体基板の表層部に、前記第１の方向に並んだ前記複数の
繰り返し単位にまたがって形成され、前記複数の繰り返
し単位内の第１導電チャネルＭＯＳトランジスタが配置
された第２導電型のウェルと、前記繰り返し単位に含ま
れる複数のメモリセルのうち一部のメモリセルの前記第
２導電型のウェル内に形成された第２導電型のウェルタ
ップ領域と、前記半導体基板の表面を覆う層間絶縁膜
と、前記繰り返し単位に含まれる複数のメモリセルのう
ち、前記第２導電型のウェルタップ領域が配置されてい
るメモリセルと同一または該メモリセルに隣接するメモ
リセル内に配置され、前記層間絶縁膜を貫通する第１の
層間接続部材であって、該第１の層間接続部材が、少な
くとも該第１の層間接続部材が配置されているメモリセ
ルの少なくとも１つの第１導電型チャネルＭＯＳトラン
ジスタのソース領域と前記第２導電型のウェルタップ領
域とに接続された前記第１の層間接続部材とを有する半
導体装置。 （付記２） さらに、前記第１の層間接続部材に接続さ
れている第１導電型チャネルＭＯＳトランジスタのソー
ス領域の上面から、前記第２導電型のウェルタップ領域
の上面までを覆う金属シリサイド層を有し、前記第１の
層間接続部材が、前記金属シリサイド層を介して、前記
ソース領域と前記第２導電型のウェルタップ領域とに電
気的に接続されている付記１に記載の半導体装置。 （付記３） 前記第１の層間接続部材が接続されている
ソース領域が、該第１の層間接続部材が配置されている
メモリセルに隣接するメモリセルの少なくとも１つの第
１導電型チャネルＭＯＳトランジスタのソース領域に連
続している付記１または２に記載の半導体装置。 （付記４） 前記メモリセルの各々が、第１導電型のソ
ース領域、第１導電型のドレイン領域、及びゲート電極
を有する第１導電チャネルＭＯＳトランジスタを含む第
１及び第２のインバータと、第１導電型のソース領域、
第１導電型のドレイン領域、及びゲート電極を含む少な
くとも１つの転送ＭＯＳトランジスタとを含み、該第１
のインバータの出力が該第２のインバータに入力されて
おり、該第２のインバータの出力が該第１のインバータ
に入力されており、該第１のインバータの出力が前記転
送ＭＯＳトランジスタを介して、該半導体基板上に形成
された電子回路に入力され、前記第１の層間接続部材が
接続されているソース領域が、該第１のインバータを構
成する１つの第１導電チャネルＭＯＳトランジスタのソ
ース領域である付記１〜３のいずれかに記載の半導体装
置。 （付記５） 前記第１のインバータの各々が、さらに第
２導電型のソース領域、第２導電型のドレイン領域、及
びゲート電極を含んで構成された第２導電チャネルＭＯ
Ｓトランジスタを有し、該第２導電チャネルＭＯＳトラ
ンジスタのドレイン領域が、当該第１のインバータの第
１導電チャネルＭＯＳトランジスタのドレイン領域に接
続されており、さらに、前記半導体装置が、前記半導体
基板の表層部に、前記第１の方向に並んだ前記複数の繰
り返し単位にまたがって形成され、前記複数の繰り返し
単位内の前記第２導電チャネルＭＯＳトランジスタが配
置された第１導電型のウェルと、前記繰り返し単位内の
複数のメモリセルのうち一部のメモリセルの前記第１導
電型のウェル内に形成された第１導電型のウェルタップ
領域と、前記第１導電型のウェルタップ領域が配置され
ているメモリセルまたは該メモリセルに隣接するメモリ
セル内に配置され、前記層間絶縁膜を貫通する第２の層
間接続部材であって、該第２の層間接続部材が、少なく
とも該第２の層間接続部材が配置されているメモリセル
の第２導電チャネルＭＯＳトランジスタのソース領域と
前記第１導電型のウェルタップ領域とに接続された前記
第２の層間接続部材とを有する付記４に記載の半導体装
置。 （付記６） 前記第１の層間接続部材及び第２の層間接
続部材が、同一のメモリセル内に配置されている付記５
に記載の半導体装置。 （付記７） さらに、前記第１の方向に並んだ複数の繰
り返し単位ごとに配置され、メモリセルの前記転送ＭＯ
Ｓトランジスタのゲート電極を兼ねるワード線と、前記
層間絶縁膜の上に配置され、前記第１の方向に延在する
主ワード線と、前記繰り返し単位内の複数のメモリセル
のうち一部のメモリセル内に配置され、前記層間絶縁膜
を貫通し、前記ワード線と前記主ワード線とを接続する
第３の層間接続部材とを有する付記４〜６のいずれかに
記載の半導体装置。 （付記８） 前記第１の層間接続部材が配置されたメモ
リセルに対して、前記第１の方向に隣接するメモリセル
内に、前記第３の層間接続部材が配置されている付記７
に記載の半導体装置。 （付記９） 前記第２の方向に並んだ複数の繰り返し単
位において、前記第１の層間接続部材が、前記第１の方
向に関して同じ位置のメモリセル内に配置されている付
記１〜８のいずれかに記載の半導体装置。 （付記１０） 前記層間絶縁膜の上に配置され、前記第
２の方向に並んだ２つのメモリセルの前記第１の層間接
続部材同士を接続する第１の配線を有し、該第１の配線
が、前記第３の層間接続部材の脇を通過している付記９
に記載の半導体装置。 （付記１１） 半導体基板の表層部に形成され、第１の
方向に延在する第１導電型のウェルと、前記第１導電型
のウェルの表面に、前記第１の方向に反復して配置され
た複数の活性領域であって、第１の方向の長さが他の活
性領域のそれよりも長い活性領域が、１つおきまたは複
数個おきに現れる前記複数の活性領域と、前記活性領域
に対応して前記第１の方向に反復して配置されるように
画定されたメモリセルであって、該メモリセルの各々
が、第２導電型のソース領域、第２導電型のドレイン領
域、及びゲート電極を含む少なくとも１つの第２導電チ
ャネルＭＯＳトランジスタを、対応する活性領域内に含
む前記メモリセルと、前記ウェルに固定電圧を供給する
ためのウェルタップ領域とを有する半導体装置。 （付記１２） 前記ウェルタップ領域が、前記複数の発
生領域のうち第１の方向の長さが長い活性領域内に配置
されている付記１１に記載の半導体装置。
明が導出される。 （付記１） 半導体基板の表面上に、第１の方向及び該
第１の方向に交差する第２の方向に反復して配置される
複数の繰り返し単位であって、該繰り返し単位の各々が
複数のメモリセルを含み、該メモリセルの各々が、第１
導電型のソース領域、第１導電型のドレイン領域、及び
ゲート電極を含む少なくとも１つの第１導電チャネルＭ
ＯＳトランジスタを含む前記繰り返し単位と、前記半導
体基板の表層部に、前記第１の方向に並んだ前記複数の
繰り返し単位にまたがって形成され、前記複数の繰り返
し単位内の第１導電チャネルＭＯＳトランジスタが配置
された第２導電型のウェルと、前記繰り返し単位に含ま
れる複数のメモリセルのうち一部のメモリセルの前記第
２導電型のウェル内に形成された第２導電型のウェルタ
ップ領域と、前記半導体基板の表面を覆う層間絶縁膜
と、前記繰り返し単位に含まれる複数のメモリセルのう
ち、前記第２導電型のウェルタップ領域が配置されてい
るメモリセルと同一または該メモリセルに隣接するメモ
リセル内に配置され、前記層間絶縁膜を貫通する第１の
層間接続部材であって、該第１の層間接続部材が、少な
くとも該第１の層間接続部材が配置されているメモリセ
ルの少なくとも１つの第１導電型チャネルＭＯＳトラン
ジスタのソース領域と前記第２導電型のウェルタップ領
域とに接続された前記第１の層間接続部材とを有する半
導体装置。 （付記２） さらに、前記第１の層間接続部材に接続さ
れている第１導電型チャネルＭＯＳトランジスタのソー
ス領域の上面から、前記第２導電型のウェルタップ領域
の上面までを覆う金属シリサイド層を有し、前記第１の
層間接続部材が、前記金属シリサイド層を介して、前記
ソース領域と前記第２導電型のウェルタップ領域とに電
気的に接続されている付記１に記載の半導体装置。 （付記３） 前記第１の層間接続部材が接続されている
ソース領域が、該第１の層間接続部材が配置されている
メモリセルに隣接するメモリセルの少なくとも１つの第
１導電型チャネルＭＯＳトランジスタのソース領域に連
続している付記１または２に記載の半導体装置。 （付記４） 前記メモリセルの各々が、第１導電型のソ
ース領域、第１導電型のドレイン領域、及びゲート電極
を有する第１導電チャネルＭＯＳトランジスタを含む第
１及び第２のインバータと、第１導電型のソース領域、
第１導電型のドレイン領域、及びゲート電極を含む少な
くとも１つの転送ＭＯＳトランジスタとを含み、該第１
のインバータの出力が該第２のインバータに入力されて
おり、該第２のインバータの出力が該第１のインバータ
に入力されており、該第１のインバータの出力が前記転
送ＭＯＳトランジスタを介して、該半導体基板上に形成
された電子回路に入力され、前記第１の層間接続部材が
接続されているソース領域が、該第１のインバータを構
成する１つの第１導電チャネルＭＯＳトランジスタのソ
ース領域である付記１〜３のいずれかに記載の半導体装
置。 （付記５） 前記第１のインバータの各々が、さらに第
２導電型のソース領域、第２導電型のドレイン領域、及
びゲート電極を含んで構成された第２導電チャネルＭＯ
Ｓトランジスタを有し、該第２導電チャネルＭＯＳトラ
ンジスタのドレイン領域が、当該第１のインバータの第
１導電チャネルＭＯＳトランジスタのドレイン領域に接
続されており、さらに、前記半導体装置が、前記半導体
基板の表層部に、前記第１の方向に並んだ前記複数の繰
り返し単位にまたがって形成され、前記複数の繰り返し
単位内の前記第２導電チャネルＭＯＳトランジスタが配
置された第１導電型のウェルと、前記繰り返し単位内の
複数のメモリセルのうち一部のメモリセルの前記第１導
電型のウェル内に形成された第１導電型のウェルタップ
領域と、前記第１導電型のウェルタップ領域が配置され
ているメモリセルまたは該メモリセルに隣接するメモリ
セル内に配置され、前記層間絶縁膜を貫通する第２の層
間接続部材であって、該第２の層間接続部材が、少なく
とも該第２の層間接続部材が配置されているメモリセル
の第２導電チャネルＭＯＳトランジスタのソース領域と
前記第１導電型のウェルタップ領域とに接続された前記
第２の層間接続部材とを有する付記４に記載の半導体装
置。 （付記６） 前記第１の層間接続部材及び第２の層間接
続部材が、同一のメモリセル内に配置されている付記５
に記載の半導体装置。 （付記７） さらに、前記第１の方向に並んだ複数の繰
り返し単位ごとに配置され、メモリセルの前記転送ＭＯ
Ｓトランジスタのゲート電極を兼ねるワード線と、前記
層間絶縁膜の上に配置され、前記第１の方向に延在する
主ワード線と、前記繰り返し単位内の複数のメモリセル
のうち一部のメモリセル内に配置され、前記層間絶縁膜
を貫通し、前記ワード線と前記主ワード線とを接続する
第３の層間接続部材とを有する付記４〜６のいずれかに
記載の半導体装置。 （付記８） 前記第１の層間接続部材が配置されたメモ
リセルに対して、前記第１の方向に隣接するメモリセル
内に、前記第３の層間接続部材が配置されている付記７
に記載の半導体装置。 （付記９） 前記第２の方向に並んだ複数の繰り返し単
位において、前記第１の層間接続部材が、前記第１の方
向に関して同じ位置のメモリセル内に配置されている付
記１〜８のいずれかに記載の半導体装置。 （付記１０） 前記層間絶縁膜の上に配置され、前記第
２の方向に並んだ２つのメモリセルの前記第１の層間接
続部材同士を接続する第１の配線を有し、該第１の配線
が、前記第３の層間接続部材の脇を通過している付記９
に記載の半導体装置。 （付記１１） 半導体基板の表層部に形成され、第１の
方向に延在する第１導電型のウェルと、前記第１導電型
のウェルの表面に、前記第１の方向に反復して配置され
た複数の活性領域であって、第１の方向の長さが他の活
性領域のそれよりも長い活性領域が、１つおきまたは複
数個おきに現れる前記複数の活性領域と、前記活性領域
に対応して前記第１の方向に反復して配置されるように
画定されたメモリセルであって、該メモリセルの各々
が、第２導電型のソース領域、第２導電型のドレイン領
域、及びゲート電極を含む少なくとも１つの第２導電チ
ャネルＭＯＳトランジスタを、対応する活性領域内に含
む前記メモリセルと、前記ウェルに固定電圧を供給する
ためのウェルタップ領域とを有する半導体装置。 （付記１２） 前記ウェルタップ領域が、前記複数の発
生領域のうち第１の方向の長さが長い活性領域内に配置
されている付記１１に記載の半導体装置。
【００９９】
【発明の効果】以上説明したように、本発明によれば、
ウェルタップ領域に固定電圧を印加するための層間接続
部材が、それに隣接するＭＯＳトランジスタのソース領
域に固定電圧を印加するための層間接続部材と共有され
る。ウェルタップ領域専用の層間接続部材を配置する必
要がないため、集積度の向上を図ることができる。
ウェルタップ領域に固定電圧を印加するための層間接続
部材が、それに隣接するＭＯＳトランジスタのソース領
域に固定電圧を印加するための層間接続部材と共有され
る。ウェルタップ領域専用の層間接続部材を配置する必
要がないため、集積度の向上を図ることができる。
【図１】 実施例によるＳＲＡＭの等価回路図である。
【図２】 実施例によるＳＲＡＭの活性領域及びゲート
電極の配置を示す平面図である。
電極の配置を示す平面図である。
【図３】 実施例によるＳＲＡＭの活性領域の配置を示
す平面図である。
す平面図である。
【図４】 実施例によるＳＲＡＭのゲート電極が配置さ
れる層のパターンを示す平面図である。
れる層のパターンを示す平面図である。
【図５】 実施例によるＳＲＡＭの第１層目配線パター
ンを示す平面図である。
ンを示す平面図である。
【図６】 実施例によるＳＲＡＭの第２層目配線パター
ンを示す平面図である。
ンを示す平面図である。
【図７】 実施例によるＳＲＡＭの第３層目配線パター
ンを示す平面図である。
ンを示す平面図である。
【図８】 実施例によるＳＲＡＭの製造方法を説明する
ための基板の断面図（その１）である。
ための基板の断面図（その１）である。
【図９】 実施例によるＳＲＡＭの製造方法を説明する
ための基板の断面図（その２）である。
ための基板の断面図（その２）である。
【図１０】 実施例によるウェルタップ領域の構成を論
理回路素子に適用した場合の素子の平面図である。
理回路素子に適用した場合の素子の平面図である。
【図１１】 従来例によるＳＲＡＭの平面図及び断面図
である。
である。
【図１２】 他の従来例によるＳＲＡＭの平面図であ
る。
る。
【図１３】 他の従来例によるＳＲＡＭの断面図であ
る。
る。
【図１４】 他の従来例によるＳＲＡＭのつなぎ部の平
面図である。
面図である。
１０ メモリセル
１５ 接続部材
１６ ワード線
１７ 主ワード線
２１ａ ビット線
２１ｂ 反転ビット線
２５ ｐ型ウェル
２６ ｎ型ウェル
３０ａ〜３０ｄ、３１ａ〜３１ｄ 活性領域
３５ ｐ型ウェルタップ領域
３６ ｎ型ウェルタップ領域
４０、４１ ゲート電極
４５、５０、５１、６０、６０Ａ、６１ 中間導電層
４６、４６Ａ、４７、４８、４８Ａ、４９、４９Ａ、５
５ 配線 ５８ 電源電圧線 ６５ グランド電圧線 ７０ シリコン基板 ７１ 素子分離絶縁膜 ７２ ゲート絶縁膜 ７４ 低濃度領域 ７６ サイドウォールスペーサ ７８ 高濃度ソース及びドレイン領域 ８０、８１ ＣｏＳｉ膜 ８３、９２、９４ 層間絶縁膜 ８４ 層間接続部材 ９０ 配線層絶縁膜
５ 配線 ５８ 電源電圧線 ６５ グランド電圧線 ７０ シリコン基板 ７１ 素子分離絶縁膜 ７２ ゲート絶縁膜 ７４ 低濃度領域 ７６ サイドウォールスペーサ ７８ 高濃度ソース及びドレイン領域 ８０、８１ ＣｏＳｉ膜 ８３、９２、９４ 層間絶縁膜 ８４ 層間接続部材 ９０ 配線層絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F048 AA01 AB01 AB03 AC03 BA01
BB05 BB08 BC06 BE03 BE09
BF06 BF12 BF17 BG01 BG13
DA23
5F083 BS27 BS46 GA09 JA35 JA37
JA39 JA40 JA53 KA06 KA15
KA16 KA20 LA17 LA18 MA04
MA06 MA19 NA01 PR34 PR40
Claims (10)
- 【請求項１】 半導体基板の表面上に、第１の方向及び
該第１の方向に交差する第２の方向に反復して配置され
る複数の繰り返し単位であって、該繰り返し単位の各々
が複数のメモリセルを含み、該メモリセルの各々が、第
１導電型のソース領域、第１導電型のドレイン領域、及
びゲート電極を含む少なくとも１つの第１導電チャネル
ＭＯＳトランジスタを含む前記繰り返し単位と、 前記半導体基板の表層部に、前記第１の方向に並んだ前
記複数の繰り返し単位にまたがって形成され、前記複数
の繰り返し単位内の第１導電チャネルＭＯＳトランジス
タが配置された第２導電型のウェルと、 前記繰り返し単位に含まれる複数のメモリセルのうち一
部のメモリセルの前記第２導電型のウェル内に形成され
た第２導電型のウェルタップ領域と、 前記半導体基板の表面を覆う層間絶縁膜と、 前記繰り返し単位に含まれる複数のメモリセルのうち、
前記第２導電型のウェルタップ領域が配置されているメ
モリセルと同一または該メモリセルに隣接するメモリセ
ル内に配置され、前記層間絶縁膜を貫通する第１の層間
接続部材であって、該第１の層間接続部材が、少なくと
も該第１の層間接続部材が配置されているメモリセルの
少なくとも１つの第１導電型チャネルＭＯＳトランジス
タのソース領域と前記第２導電型のウェルタップ領域と
に接続された前記第１の層間接続部材とを有する半導体
装置。 - 【請求項２】 さらに、前記第１の層間接続部材に接続
されている第１導電型チャネルＭＯＳトランジスタのソ
ース領域の上面から、前記第２導電型のウェルタップ領
域の上面までを覆う金属シリサイド層を有し、 前記第１の層間接続部材が、前記金属シリサイド層を介
して、前記ソース領域と前記第２導電型のウェルタップ
領域とに電気的に接続されている請求項１に記載の半導
体装置。 - 【請求項３】 前記第１の層間接続部材が接続されてい
るソース領域が、該第１の層間接続部材が配置されてい
るメモリセルに隣接するメモリセルの少なくとも１つの
第１導電型チャネルＭＯＳトランジスタのソース領域に
連続している請求項１または２に記載の半導体装置。 - 【請求項４】 前記メモリセルの各々が、第１導電型の
ソース領域、第１導電型のドレイン領域、及びゲート電
極を有する第１導電チャネルＭＯＳトランジスタを含む
第１及び第２のインバータと、第１導電型のソース領
域、第１導電型のドレイン領域、及びゲート電極を含む
少なくとも１つの転送ＭＯＳトランジスタとを含み、該
第１のインバータの出力が該第２のインバータに入力さ
れており、該第２のインバータの出力が該第１のインバ
ータに入力されており、該第１のインバータの出力が前
記転送ＭＯＳトランジスタを介して、該半導体基板上に
形成された電子回路に入力され、前記第１の層間接続部
材が接続されているソース領域が、該第１のインバータ
を構成する１つの第１導電チャネルＭＯＳトランジスタ
のソース領域である請求項１〜３のいずれかに記載の半
導体装置。 - 【請求項５】 前記第１のインバータの各々が、さらに
第２導電型のソース領域、第２導電型のドレイン領域、
及びゲート電極を含んで構成された第２導電チャネルＭ
ＯＳトランジスタを有し、該第２導電チャネルＭＯＳト
ランジスタのドレイン領域が、当該第１のインバータの
第１導電チャネルＭＯＳトランジスタのドレイン領域に
接続されており、 さらに、前記半導体装置が、前記半導体基板の表層部
に、前記第１の方向に並んだ前記複数の繰り返し単位に
またがって形成され、前記複数の繰り返し単位内の前記
第２導電チャネルＭＯＳトランジスタが配置された第１
導電型のウェルと、 前記繰り返し単位内の複数のメモリセルのうち一部のメ
モリセルの前記第１導電型のウェル内に形成された第１
導電型のウェルタップ領域と、 前記第１導電型のウェルタップ領域が配置されているメ
モリセルまたは該メモリセルに隣接するメモリセル内に
配置され、前記層間絶縁膜を貫通する第２の層間接続部
材であって、該第２の層間接続部材が、少なくとも該第
２の層間接続部材が配置されているメモリセルの第２導
電チャネルＭＯＳトランジスタのソース領域と前記第１
導電型のウェルタップ領域とに接続された前記第２の層
間接続部材とを有する請求項４に記載の半導体装置。 - 【請求項６】 さらに、前記第１の方向に並んだ複数の
繰り返し単位ごとに配置され、メモリセルの前記転送Ｍ
ＯＳトランジスタのゲート電極を兼ねるワード線と、 前記層間絶縁膜の上に配置され、前記第１の方向に延在
する主ワード線と、 前記繰り返し単位内の複数のメモリセルのうち一部のメ
モリセル内に配置され、前記層間絶縁膜を貫通し、前記
ワード線と前記主ワード線とを接続する第３の層間接続
部材とを有する請求項４または５に記載の半導体装置。 - 【請求項７】 前記第２の方向に並んだ複数の繰り返し
単位において、前記第１の層間接続部材が、前記第１の
方向に関して同じ位置のメモリセル内に配置されている
請求項１〜６のいずれかに記載の半導体装置。 - 【請求項８】 前記層間絶縁膜の上に配置され、前記第
２の方向に並んだ２つのメモリセルの前記第１の層間接
続部材同士を接続する第１の配線を有し、該第１の配線
が、前記第３の層間接続部材の脇を通過している請求項
７に記載の半導体装置。 - 【請求項９】 半導体基板の表層部に形成され、第１の
方向に延在する第１導電型のウェルと、 前記第１導電型のウェルの表面に、前記第１の方向に反
復して配置された複数の活性領域であって、第１の方向
の長さが他の活性領域のそれよりも長い活性領域が、１
つおきまたは複数個おきに現れる前記複数の活性領域
と、 前記活性領域に対応して前記第１の方向に反復して配置
されるように画定されたメモリセルであって、該メモリ
セルの各々が、第２導電型のソース領域、第２導電型の
ドレイン領域、及びゲート電極を含む少なくとも１つの
第２導電チャネルＭＯＳトランジスタを、対応する活性
領域内に含む前記メモリセルと、 前記ウェルに固定電圧を供給するためのウェルタップ領
域とを有する半導体装置。 - 【請求項１０】 前記ウェルタップ領域が、前記複数の
発生領域のうち第１の方向の長さが長い活性領域内に配
置されている請求項９に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
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