JP2003178995A - 所望のドーパント濃度を実現するためのイオン注入法 - Google Patents
所望のドーパント濃度を実現するためのイオン注入法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、ＭＯＳＦＥＴのそれぞれが一義的
に決る閾値電圧をもつ複数のＭＯＳＦＥＴの形成方法を
提供する。 【解決手段】 各ＭＯＳＦＥＴのために、ドープされた
井戸又はタブが形成される。次に、各半導体井戸に近接
して、材料ラインを形成するために、パターン形成され
たマスクが用いられる。この場合、ラインの幅はＭＯＳ
ＦＥＴに所望の閾値電圧に依存する。イオンビームが材
料ラインを通過するように、基板表面に対し鋭い角度
で、傾斜イオン注入が行われる。より厚いラインはイオ
ンビームに対し、より低い透過係数をもち、従って隣接
した半導体井戸に到達するイオンビームの強度は低下す
る。ライン幅を適当に選択することにより、タブ中のド
ーパント濃度、従って最終的なＭＯＳＦＥＴ閾値電圧は
制御できる。
に決る閾値電圧をもつ複数のＭＯＳＦＥＴの形成方法を
提供する。 【解決手段】 各ＭＯＳＦＥＴのために、ドープされた
井戸又はタブが形成される。次に、各半導体井戸に近接
して、材料ラインを形成するために、パターン形成され
たマスクが用いられる。この場合、ラインの幅はＭＯＳ
ＦＥＴに所望の閾値電圧に依存する。イオンビームが材
料ラインを通過するように、基板表面に対し鋭い角度
で、傾斜イオン注入が行われる。より厚いラインはイオ
ンビームに対し、より低い透過係数をもち、従って隣接
した半導体井戸に到達するイオンビームの強度は低下す
る。ライン幅を適当に選択することにより、タブ中のド
ーパント濃度、従って最終的なＭＯＳＦＥＴ閾値電圧は
制御できる。
Description
【０００１】本発明の分野
本発明は電流を流すよう設計された伝導形が変化する接
合を組込んだ半導体デバイス及びそのようなデバイスの
作製方法に関する。より具体的には、本発明は一義的に
決められる閾値電圧を有する金属−酸化物−電界効果ト
ランジスタ（ＭＯＳＦＥＴ）及びそのようなデバイスを
組込んだ集積回路の作製方法に関する。
合を組込んだ半導体デバイス及びそのようなデバイスの
作製方法に関する。より具体的には、本発明は一義的に
決められる閾値電圧を有する金属−酸化物−電界効果ト
ランジスタ（ＭＯＳＦＥＴ）及びそのようなデバイスを
組込んだ集積回路の作製方法に関する。
【０００２】本発明の背景
当業者には周知のように、ほとんどの金属−酸化物−半
導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、横方向
に形成され、電流はソース領域及びドレイン領域間のチ
ャネル中を、基板面又は基板表面に平行に流れる。
導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、横方向
に形成され、電流はソース領域及びドレイン領域間のチ
ャネル中を、基板面又は基板表面に平行に流れる。
【０００３】エンハンスメントモードのｎチャネルＭＯ
ＳＦＥＴの場合、基板はドープされたｐ形で、ソース及
びドレイン領域はｎ＋ドーピングに拡散又は注入され
る。薄い酸化物層がソース及びドレイン領域間で、シリ
コン表面領域から導電性ゲートを分離する。２つのｎ形
領域間に導電性ｎ形チャネルが形成されない限り、ドレ
インからソースに電流は流れない。典型的な場合、ソー
スに接続された基板に対し、ゲートに正の電圧が印加さ
れた時、実効的に正の電荷がゲート金属上に堆積し、そ
れに応答して、負電荷が下のシリコン中に誘起される。
これらの負電荷は可動電子で、シリコン表面の薄い反転
表面領域中に形成される。これらの誘起された可動電子
はＭＯＳＦＥＴのチャネルを形成し、ドレインからソー
スへ電流が流れるようにする。ゲート電圧の効果は誘起
されたチャネルのコンダクタンスを変えることである。
コンダクタンスを下るとソース、チャネル及びドレイン
間で電子が越える障壁が下る。もし、閾値電圧（ＶＴ）
を越えるゲート電圧を印加することによって、障壁が十
分下ると、十分な電子がソースからドレインへ流れる。
閾値電圧はチャネルを誘起、すなわちＭＯＳＦＥＴを伝
導状態に追いやるための反転領域を形成するのに必要な
最小のゲート電圧である。ｎチャネルデバイスの場合、
正のゲート電圧は導電性チャネルが誘起される前の正の
閾値電圧より、大きくなければならない。同様にｐ形チ
ャネルデバイス（ｎ形基板上に作られ、ｐ形ソース及び
ドレイン注入又は拡散を有する）は、チャネル中に（可
動正孔を含む）必要な正の電荷を誘起する閾値より、よ
り負のゲート電圧を必要とする。
ＳＦＥＴの場合、基板はドープされたｐ形で、ソース及
びドレイン領域はｎ＋ドーピングに拡散又は注入され
る。薄い酸化物層がソース及びドレイン領域間で、シリ
コン表面領域から導電性ゲートを分離する。２つのｎ形
領域間に導電性ｎ形チャネルが形成されない限り、ドレ
インからソースに電流は流れない。典型的な場合、ソー
スに接続された基板に対し、ゲートに正の電圧が印加さ
れた時、実効的に正の電荷がゲート金属上に堆積し、そ
れに応答して、負電荷が下のシリコン中に誘起される。
これらの負電荷は可動電子で、シリコン表面の薄い反転
表面領域中に形成される。これらの誘起された可動電子
はＭＯＳＦＥＴのチャネルを形成し、ドレインからソー
スへ電流が流れるようにする。ゲート電圧の効果は誘起
されたチャネルのコンダクタンスを変えることである。
コンダクタンスを下るとソース、チャネル及びドレイン
間で電子が越える障壁が下る。もし、閾値電圧（ＶＴ）
を越えるゲート電圧を印加することによって、障壁が十
分下ると、十分な電子がソースからドレインへ流れる。
閾値電圧はチャネルを誘起、すなわちＭＯＳＦＥＴを伝
導状態に追いやるための反転領域を形成するのに必要な
最小のゲート電圧である。ｎチャネルデバイスの場合、
正のゲート電圧は導電性チャネルが誘起される前の正の
閾値電圧より、大きくなければならない。同様にｐ形チ
ャネルデバイス（ｎ形基板上に作られ、ｐ形ソース及び
ドレイン注入又は拡散を有する）は、チャネル中に（可
動正孔を含む）必要な正の電荷を誘起する閾値より、よ
り負のゲート電圧を必要とする。
【０００４】閾値電圧はＭＯＳＦＥＴのいくつかの物理
的及び電気的パラメータの関数で、その中には酸化物容
量、酸化物厚、ゲート材料（典型的な場合、金属又はポ
リシリコン）とシリコン基板間の仕事関数差、チャネル
ドーピング及びゲート酸化物中の不純物イオン蓄積電荷
が含まれる。以下で述べるように、従来技術に従うと、
典型的な場合、基板ドーピング濃度は単一の集積回路上
に異なる閾値電圧を有するＭＯＳＦＥＴを形成するため
に、変えられる。
的及び電気的パラメータの関数で、その中には酸化物容
量、酸化物厚、ゲート材料（典型的な場合、金属又はポ
リシリコン）とシリコン基板間の仕事関数差、チャネル
ドーピング及びゲート酸化物中の不純物イオン蓄積電荷
が含まれる。以下で述べるように、従来技術に従うと、
典型的な場合、基板ドーピング濃度は単一の集積回路上
に異なる閾値電圧を有するＭＯＳＦＥＴを形成するため
に、変えられる。
【０００５】集積回路チップ上に作製された複数のプレ
ーナｎチャネルＭＯＳＦＥＴ能動デバイスが、図１に断
面で示されている。基板（９）はｐ＋領域（５０）及び
ｐ層（５２）を含み、後者は典型的な場合、ｐ＋領域か
らエピタキシャル技術により、成長させる。ＭＯＳＦＥ
Ｔ（２，４，６）が基板（９）中に作製されている。Ｍ
ＯＳＦＥＴ（２）はＬＯＣＯＳ（シリコン基板の局所酸
化）領域（１０）により、ＭＯＳＦＥＴ（４）から分離
されている。同様に、ＭＯＳＦＥＴ（６）はＬＯＣＯＳ
領域（１２）により、ＭＯＳＦＥＴ（４）から分離され
ている。あるいは、ＭＯＳＦＥＴ（２，４，６）は浅い
トレンチ分離（ＳＩＴ）により、電気的に分離してもよ
い。この場合、非等方性エッチングが２つの能動デバイ
ス間の領域中に、トレンチを形成する。これは絶縁性材
料で満される。
ーナｎチャネルＭＯＳＦＥＴ能動デバイスが、図１に断
面で示されている。基板（９）はｐ＋領域（５０）及び
ｐ層（５２）を含み、後者は典型的な場合、ｐ＋領域か
らエピタキシャル技術により、成長させる。ＭＯＳＦＥ
Ｔ（２，４，６）が基板（９）中に作製されている。Ｍ
ＯＳＦＥＴ（２）はＬＯＣＯＳ（シリコン基板の局所酸
化）領域（１０）により、ＭＯＳＦＥＴ（４）から分離
されている。同様に、ＭＯＳＦＥＴ（６）はＬＯＣＯＳ
領域（１２）により、ＭＯＳＦＥＴ（４）から分離され
ている。あるいは、ＭＯＳＦＥＴ（２，４，６）は浅い
トレンチ分離（ＳＩＴ）により、電気的に分離してもよ
い。この場合、非等方性エッチングが２つの能動デバイ
ス間の領域中に、トレンチを形成する。これは絶縁性材
料で満される。
【０００６】ＭＯＳＦＥＴ（２）はゲート（１４）及び
ｎ形井戸（２０）中に拡散させたソース領域（１６）及
びドレイン領域（１８）を含む。ＭＯＳＦＥＴ（４）は
ゲート（２８）及びｐ形井戸（３４）中に拡散させたソ
ース領域（３０）及びドレイン領域（３２）を含む。最
後に、ＭＯＳＦＥＴ（６）はゲート（３８）及びｎ形井
戸（４４）中に拡散させたソース領域（４０）及びドレ
イン領域（４２）を含む。ゲート（１４，２８，３８）
はゲート酸化物層とも呼ばれる二酸化シリコン層（４
６）により、基板（９）から分離されている。
ｎ形井戸（２０）中に拡散させたソース領域（１６）及
びドレイン領域（１８）を含む。ＭＯＳＦＥＴ（４）は
ゲート（２８）及びｐ形井戸（３４）中に拡散させたソ
ース領域（３０）及びドレイン領域（３２）を含む。最
後に、ＭＯＳＦＥＴ（６）はゲート（３８）及びｎ形井
戸（４４）中に拡散させたソース領域（４０）及びドレ
イン領域（４２）を含む。ゲート（１４，２８，３８）
はゲート酸化物層とも呼ばれる二酸化シリコン層（４
６）により、基板（９）から分離されている。
【０００７】図１は集積回路の一部を簡略化して示すこ
とを意図しているから、各種のコンタクト、相互接続、
ビア及び金属層は示されておらず、形状の寸法比率は実
際と異なる。特にディジタル用途では、チップの隣接し
た領域上にｎチャネル及びｐチャネルＭＯＳＦＥＴの組
合せを作製することが、特に有利である。この相補ＭＯ
ＳＦＥＴ（ＣＭＯＳ）形態が、図２中に基本的なインバ
ータ回路の形で示されており、ＰＭＯＳＦＥＴ（６０）
及びＮＭＯＳＦＥＴ（６２）を含む。ＭＯＳＦＥＴ（６
０）及び（６２）のドレインは相互に接続され、出力端
子（Ｖｏｕｔ）を形成する。入力端子（Ｖｉｎ）はＭＯ
ＳＦＥＴゲートの共通の接続により、形成されている。
動作電圧はＶＤで示されている。図２の概略図におい
て、ＰＭＯＳＦＥＴ（６０）は図１のＭＯＳＦＥＴ
（２）の構造で実施でき、ＮＭＯＳＦＥＴ（６２）は図
１のＭＯＳＦＥＴ（４）の構造で実施できる。
とを意図しているから、各種のコンタクト、相互接続、
ビア及び金属層は示されておらず、形状の寸法比率は実
際と異なる。特にディジタル用途では、チップの隣接し
た領域上にｎチャネル及びｐチャネルＭＯＳＦＥＴの組
合せを作製することが、特に有利である。この相補ＭＯ
ＳＦＥＴ（ＣＭＯＳ）形態が、図２中に基本的なインバ
ータ回路の形で示されており、ＰＭＯＳＦＥＴ（６０）
及びＮＭＯＳＦＥＴ（６２）を含む。ＭＯＳＦＥＴ（６
０）及び（６２）のドレインは相互に接続され、出力端
子（Ｖｏｕｔ）を形成する。入力端子（Ｖｉｎ）はＭＯ
ＳＦＥＴゲートの共通の接続により、形成されている。
動作電圧はＶＤで示されている。図２の概略図におい
て、ＰＭＯＳＦＥＴ（６０）は図１のＭＯＳＦＥＴ
（２）の構造で実施でき、ＮＭＯＳＦＥＴ（６２）は図
１のＭＯＳＦＥＴ（４）の構造で実施できる。
【０００８】現在の集積回路作製では、単一のチップ上
に多くの機能及びサブシステムを組合せる。たとえば、
異なる型の論理回路、論理類、及びメモリ要素を組合せ
る。たとえば、最適の動作及び最小のパワー消費のため
に、集積回路上の個々のデバイスは、異なる動作電圧、
すなわちＶＤ及びＶＳ値で動作してよい。従って、能動
デバイスは選択された動作電圧に適合させるのに必要な
物理的特徴を有するように作製しなければならない。し
かし、これらの特性を有する物理的デバイスを生成する
上で、作製プロセス工程の数を最小かつ簡単化すること
も望ましい。
に多くの機能及びサブシステムを組合せる。たとえば、
異なる型の論理回路、論理類、及びメモリ要素を組合せ
る。たとえば、最適の動作及び最小のパワー消費のため
に、集積回路上の個々のデバイスは、異なる動作電圧、
すなわちＶＤ及びＶＳ値で動作してよい。従って、能動
デバイスは選択された動作電圧に適合させるのに必要な
物理的特徴を有するように作製しなければならない。し
かし、これらの特性を有する物理的デバイスを生成する
上で、作製プロセス工程の数を最小かつ簡単化すること
も望ましい。
【０００９】たとえば、図１のＭＯＳＦＥＴ（２，４，
６）のそれぞれは、異なる動作電圧、すなわちＶＤ／Ｖ
Ｓ又は異なる閾値電圧ＶＴで動作するよう設計してよ
い。一般に、デバイスのパワー消費、従ってチップ全体
のパワー消費を最小にするのに必要な特性を生じる最小
値にデバイス動作電圧を実現するのが望ましい。しか
し、反対の効果があることが知られている。デバイス動
作電圧が低下するにつれ、デバイスの動作速度も低下す
る。従って、これら両方のパラメータの最適値を得るた
めに、個々のデバイスを必要な速度特性と一致する動作
電圧で動作させる必要がある。
６）のそれぞれは、異なる動作電圧、すなわちＶＤ／Ｖ
Ｓ又は異なる閾値電圧ＶＴで動作するよう設計してよ
い。一般に、デバイスのパワー消費、従ってチップ全体
のパワー消費を最小にするのに必要な特性を生じる最小
値にデバイス動作電圧を実現するのが望ましい。しか
し、反対の効果があることが知られている。デバイス動
作電圧が低下するにつれ、デバイスの動作速度も低下す
る。従って、これら両方のパラメータの最適値を得るた
めに、個々のデバイスを必要な速度特性と一致する動作
電圧で動作させる必要がある。
【００１０】チップ上に複数の動作電圧ができると、能
動要素及びチップの回路によって生じる複数の出力電圧
もできる可能性がある。従って、前の出力電圧に応答す
る入力回路又はデバイスは、その出力電圧に適合しなけ
ればならず、能動デバイスは適切な入力電圧でターンオ
ンするよう設計しなければならない。ＭＯＳＦＥＴ及び
接合電界効果デバイス（ＪＦＥＴ）の場合、このターン
オン電圧が閾値電圧で、その値は上述のデバイスのある
種の物理的パラメータにより実現される。
動要素及びチップの回路によって生じる複数の出力電圧
もできる可能性がある。従って、前の出力電圧に応答す
る入力回路又はデバイスは、その出力電圧に適合しなけ
ればならず、能動デバイスは適切な入力電圧でターンオ
ンするよう設計しなければならない。ＭＯＳＦＥＴ及び
接合電界効果デバイス（ＪＦＥＴ）の場合、このターン
オン電圧が閾値電圧で、その値は上述のデバイスのある
種の物理的パラメータにより実現される。
【００１１】異なる閾値電圧を有する複数のＭＯＳＦＥ
Ｔを形成する従来技術のプロセスが、図３ないし６に示
されている。このプロセスの終結において、各タブ又は
井戸は異なるゲート濃度を有し、従って各タブ中に形成
されるＭＯＳＦＥＴは、異なる閾値電圧をもつ。図３に
示されるように、ｐ＋基板（１００）はエピタキシャル
成長させたｐ層（１０２）を支持し、その中に複数（こ
の例では３個）のｎ形タブが形成されている。当業者は
ここに示されている概念は、ｐ又はｎ形基板中にｐ形タ
ブ又は井戸を形成する場合にも適用できることを認識す
る。タブを形成するためには、エピタキシャル層（１０
２）のある領域は、タブ領域を規定するマスク間の空間
を作って、マスク（１０４，１０６，１０８，１１０）
によりマスクされる。矢印はｎ形井戸を作るために、リ
ン又はヒ素を注入することを示す。典型的な場合、注入
エネルギーは１０ないし１００ｋｅＶで、ドーズ量は１
ｃｍ２当り１Ｅ１２ないし５Ｅ１４である。
Ｔを形成する従来技術のプロセスが、図３ないし６に示
されている。このプロセスの終結において、各タブ又は
井戸は異なるゲート濃度を有し、従って各タブ中に形成
されるＭＯＳＦＥＴは、異なる閾値電圧をもつ。図３に
示されるように、ｐ＋基板（１００）はエピタキシャル
成長させたｐ層（１０２）を支持し、その中に複数（こ
の例では３個）のｎ形タブが形成されている。当業者は
ここに示されている概念は、ｐ又はｎ形基板中にｐ形タ
ブ又は井戸を形成する場合にも適用できることを認識す
る。タブを形成するためには、エピタキシャル層（１０
２）のある領域は、タブ領域を規定するマスク間の空間
を作って、マスク（１０４，１０６，１０８，１１０）
によりマスクされる。矢印はｎ形井戸を作るために、リ
ン又はヒ素を注入することを示す。典型的な場合、注入
エネルギーは１０ないし１００ｋｅＶで、ドーズ量は１
ｃｍ２当り１Ｅ１２ないし５Ｅ１４である。
【００１２】図４に示されるように、この注入工程によ
り、３つのｎ形井戸（１２０，１２２，１２４）が形成
され、それぞれ同じドーピング濃度を有する。もし３個
の井戸の全ての他の物理的及び電気的パラメータが等価
なら、プロセスのこの時点で、閾値電圧は等価である。
図４は更に、マスク（１２６）及び（１２８）により井
戸（１２２）及び（１２４）（及び基板（１００）の他
の領域）をマスクしたまま、井戸（１２０）に第２の注
入を適用することを示している。従って、井戸（１２
０）中に形成されるＭＯＳＦＥＴの場合、最終のドーピ
ング濃度及び閾値電圧は、井戸（１２０）中への図４の
注入パラメータにより決る。
り、３つのｎ形井戸（１２０，１２２，１２４）が形成
され、それぞれ同じドーピング濃度を有する。もし３個
の井戸の全ての他の物理的及び電気的パラメータが等価
なら、プロセスのこの時点で、閾値電圧は等価である。
図４は更に、マスク（１２６）及び（１２８）により井
戸（１２２）及び（１２４）（及び基板（１００）の他
の領域）をマスクしたまま、井戸（１２０）に第２の注
入を適用することを示している。従って、井戸（１２
０）中に形成されるＭＯＳＦＥＴの場合、最終のドーピ
ング濃度及び閾値電圧は、井戸（１２０）中への図４の
注入パラメータにより決る。
【００１３】図５に続くと、井戸（１２０）及び（１２
４）はそれぞれマスク（１３０）及び（１３２）により
マスクされる。その中に形成されるＭＯＳＦＥＴの最終
のドーピング濃度及び閾値電圧を実現するため、井戸
（１２２）に対し追加された工程を施す。最後に、図６
に示されるように、マスク（１３４）で井戸（１２０）
及び（１２２）がマスクされ、必要なら基板（１００）
の残りがマスク（１３６）によりマスクされる。井戸
（１２４）中のドーピング濃度、従ってその中に形成さ
れるＭＯＳＦＥＴの閾値電圧を実現するため、追加され
た注入を行う。このプロセスは集積回路上の任意の数の
ＭＯＳＦＥＴに対して容易に拡張できるが、集積回路に
必要な閾値電圧の数に基く数の一義的なマスクとマスク
工程が必要であることに注意する必要がある。集積回路
の作製において、マスクの数を減すことは常に望まし
い。なぜなら、それらを設計し、作製すること及び作製
プロセス工程は、高価だからである。
４）はそれぞれマスク（１３０）及び（１３２）により
マスクされる。その中に形成されるＭＯＳＦＥＴの最終
のドーピング濃度及び閾値電圧を実現するため、井戸
（１２２）に対し追加された工程を施す。最後に、図６
に示されるように、マスク（１３４）で井戸（１２０）
及び（１２２）がマスクされ、必要なら基板（１００）
の残りがマスク（１３６）によりマスクされる。井戸
（１２４）中のドーピング濃度、従ってその中に形成さ
れるＭＯＳＦＥＴの閾値電圧を実現するため、追加され
た注入を行う。このプロセスは集積回路上の任意の数の
ＭＯＳＦＥＴに対して容易に拡張できるが、集積回路に
必要な閾値電圧の数に基く数の一義的なマスクとマスク
工程が必要であることに注意する必要がある。集積回路
の作製において、マスクの数を減すことは常に望まし
い。なぜなら、それらを設計し、作製すること及び作製
プロセス工程は、高価だからである。
【００１４】当業者には周知のように、この時点でＭＯ
ＳＦＥＴの作製は、従来通り進む。各ＭＯＳＦＥＴに対
し、ゲート酸化物を成長させるか堆積させ、ゲートの形
成が続く。ゲートは低濃度ドープドレイン及びソース領
域を形成するため、第１の低ドーズ注入のマスクとして
働く。次に、たとえば化学気相堆積により、二酸化シリ
コンの比較的厚い層を堆積させ、そのある部分を非等方
的にエッチングし、ゲートに隣接した２つの側壁スペー
サのみを残す。スペーサはソース及びドレイン領域を形
成するため、高ドーズドーパント注入に対するマスクと
して働く。ドライブイン拡散工程の後、ソース及びドレ
イン領域と隣接した低濃度ドープ領域が形成させる。
ＳＦＥＴの作製は、従来通り進む。各ＭＯＳＦＥＴに対
し、ゲート酸化物を成長させるか堆積させ、ゲートの形
成が続く。ゲートは低濃度ドープドレイン及びソース領
域を形成するため、第１の低ドーズ注入のマスクとして
働く。次に、たとえば化学気相堆積により、二酸化シリ
コンの比較的厚い層を堆積させ、そのある部分を非等方
的にエッチングし、ゲートに隣接した２つの側壁スペー
サのみを残す。スペーサはソース及びドレイン領域を形
成するため、高ドーズドーパント注入に対するマスクと
して働く。ドライブイン拡散工程の後、ソース及びドレ
イン領域と隣接した低濃度ドープ領域が形成させる。
【００１５】本発明の簡単な要約
半導体デバイスに対し、複数の閾値電圧の形成を更に進
めるため、異なる閾値電圧値をもつＭＯＳＦＥＴデバイ
スを、形成する方法を供する。
めるため、異なる閾値電圧値をもつＭＯＳＦＥＴデバイ
スを、形成する方法を供する。
【００１６】本発明の一実施例に従うと、集積回路半導
体デバイスは複数のドープされたタブ又は井戸を含み、
後にその中にソース、ドレイン及びチャネル領域が形成
される。各井戸中のドーパント濃度は、その井戸中に形
成されるＭＯＳＦＥＴデバイスに必要な閾値電圧を生じ
るように実現される。タブ中に異なるドーピングレベル
を生成するために、フォトレジスト、ポリシリコン、二
酸化シリコン、シリコン窒化物又は注入イオンの浸透を
阻止又は妨げる任意の材料のパターン形成されたライン
を通して、傾斜注入を行う。パターン形成層中の各ライ
ンは、パターン層を貫きラインに隣接した領域中の基板
に入る注入イオンの数を制御するため、異なる幅をも
つ。同じイオン注入エネルギー（典型的な場合、ｋｅＶ
で測定される）に対し、厚いラインより層中の薄いライ
ンを、より多くのイオンが透過する。従って、隣接した
より薄いパターンラインを通した注入により形成された
タブは、より高いドーピング濃度を有し、その中に形成
されたＭＯＳＦＥＴは、より高い閾値電圧をもつ。
体デバイスは複数のドープされたタブ又は井戸を含み、
後にその中にソース、ドレイン及びチャネル領域が形成
される。各井戸中のドーパント濃度は、その井戸中に形
成されるＭＯＳＦＥＴデバイスに必要な閾値電圧を生じ
るように実現される。タブ中に異なるドーピングレベル
を生成するために、フォトレジスト、ポリシリコン、二
酸化シリコン、シリコン窒化物又は注入イオンの浸透を
阻止又は妨げる任意の材料のパターン形成されたライン
を通して、傾斜注入を行う。パターン形成層中の各ライ
ンは、パターン層を貫きラインに隣接した領域中の基板
に入る注入イオンの数を制御するため、異なる幅をも
つ。同じイオン注入エネルギー（典型的な場合、ｋｅＶ
で測定される）に対し、厚いラインより層中の薄いライ
ンを、より多くのイオンが透過する。従って、隣接した
より薄いパターンラインを通した注入により形成された
タブは、より高いドーピング濃度を有し、その中に形成
されたＭＯＳＦＥＴは、より高い閾値電圧をもつ。
【００１７】本発明に従う方法は、異なる閾値電圧を有
するＭＯＳＦＥＴを形成する費用と複雑さを減少させ
る。ある範囲の閾値電圧をもつ複数のＭＯＳＦＥＴが、
マスク工程をつけ加えることなく同時に形成できる。
するＭＯＳＦＥＴを形成する費用と複雑さを減少させ
る。ある範囲の閾値電圧をもつ複数のＭＯＳＦＥＴが、
マスク工程をつけ加えることなく同時に形成できる。
【００１８】本発明の詳細な記述
図７は２対のＣＭＯＳデバイスを示す従来技術のＣＭＯ
Ｓ集積回路（１６８）の部分的な概略図である。ＰＭＯ
ＳＦＥＴ（１７０）及びNMＯＳＦＥＴ（１７２）は第１
のＣＭＯＳ対を形成し、ＰＭＯＳＦＥＴ（１７４）及び
NMＯＳＦＥＴ（１７６）は第２のＣＭＯＳ対を形成す
る。Ｖｉｎ１はＰＭＯＳＦＥＴ（１７０）及びNMＯＳＦ
ＥＴ（１７２）に対するゲート駆動信号で、それは共通
のドレイン接続において、出力信号（Ｖｏｕｔ１）を生
じる。Ｖｉｎ２はＣＭＯＳ対ＰＭＯＳＦＥＴ（１７４）
及びNMＯＳＦＥＴ（１７６）に対するゲート信号で、そ
れは出力信号Ｖｏｕｔ２を生じる。更に、ＰＭＯＳＦＥ
Ｔ（１７０）はドレイン電圧Ｖｄｄに応答し、ＰＭＯＳ
ＦＥＴ（１７４）はドレイン電圧Ｖｄｄ２に応答するこ
とに注意する必要がある。ドレイン電圧Ｖｄｄ１及びＶ
ｄｄ２は図７中ではオフチップ電圧源から生じるように
示されているが、それらはオフチップ又はオンチップで
発生させてよい。一実施例において、Ｖｄｄ１及びＶ
ｄｄ２は等しくないから、Ｖｏｕｔ１はＶｏｕｔ２に等
しくない。典型的な回路形態において、両方の出力信号
Ｖｏｕｔ１及びＶｏｕｔ２は、直列につないだ回路チェ
イン中の次の能動要素を駆動する。たとえば、Ｖ
ｏｕｔ１は入力信号Ｖｉｎ２として働き、Ｖｏｕｔ２は
集積回路（１６８）中の別の要素に供給するか、チップ
外に送ることができる。Ｖｉｎ１は集積回路（１６８）
中の別の回路により生成しても、オフチップ源から生成
してもよい。いずれにしても、異なる動作電圧（Ｖ
ｄｄ１及びＶｄｄ２）及び入力／出力電圧（Ｖｉｎ１，
Ｖｉｎ２，Ｖｏｕｔ１，Ｖｏｕｔ ２）の使用には、異な
る閾値電圧を有するＭＯＳＦＥＴの作製が必要なことは
明らかである。その結果、たとえばＰＭＯＳＦＥＴ（１
７０）及びNMＯＳＦＥＴ（１７２）を含むＣＭＯＳ対
は、第１の閾値電圧を有するように作製し、ＰＭＯＳＦ
ＥＴ（１７４）及びNMＯＳＦＥＴ（１７６）を含むＣＭ
ＯＳ対は、第２の閾値電圧を有するように作製してよ
い。
Ｓ集積回路（１６８）の部分的な概略図である。ＰＭＯ
ＳＦＥＴ（１７０）及びNMＯＳＦＥＴ（１７２）は第１
のＣＭＯＳ対を形成し、ＰＭＯＳＦＥＴ（１７４）及び
NMＯＳＦＥＴ（１７６）は第２のＣＭＯＳ対を形成す
る。Ｖｉｎ１はＰＭＯＳＦＥＴ（１７０）及びNMＯＳＦ
ＥＴ（１７２）に対するゲート駆動信号で、それは共通
のドレイン接続において、出力信号（Ｖｏｕｔ１）を生
じる。Ｖｉｎ２はＣＭＯＳ対ＰＭＯＳＦＥＴ（１７４）
及びNMＯＳＦＥＴ（１７６）に対するゲート信号で、そ
れは出力信号Ｖｏｕｔ２を生じる。更に、ＰＭＯＳＦＥ
Ｔ（１７０）はドレイン電圧Ｖｄｄに応答し、ＰＭＯＳ
ＦＥＴ（１７４）はドレイン電圧Ｖｄｄ２に応答するこ
とに注意する必要がある。ドレイン電圧Ｖｄｄ１及びＶ
ｄｄ２は図７中ではオフチップ電圧源から生じるように
示されているが、それらはオフチップ又はオンチップで
発生させてよい。一実施例において、Ｖｄｄ１及びＶ
ｄｄ２は等しくないから、Ｖｏｕｔ１はＶｏｕｔ２に等
しくない。典型的な回路形態において、両方の出力信号
Ｖｏｕｔ１及びＶｏｕｔ２は、直列につないだ回路チェ
イン中の次の能動要素を駆動する。たとえば、Ｖ
ｏｕｔ１は入力信号Ｖｉｎ２として働き、Ｖｏｕｔ２は
集積回路（１６８）中の別の要素に供給するか、チップ
外に送ることができる。Ｖｉｎ１は集積回路（１６８）
中の別の回路により生成しても、オフチップ源から生成
してもよい。いずれにしても、異なる動作電圧（Ｖ
ｄｄ１及びＶｄｄ２）及び入力／出力電圧（Ｖｉｎ１，
Ｖｉｎ２，Ｖｏｕｔ１，Ｖｏｕｔ ２）の使用には、異な
る閾値電圧を有するＭＯＳＦＥＴの作製が必要なことは
明らかである。その結果、たとえばＰＭＯＳＦＥＴ（１
７０）及びNMＯＳＦＥＴ（１７２）を含むＣＭＯＳ対
は、第１の閾値電圧を有するように作製し、ＰＭＯＳＦ
ＥＴ（１７４）及びNMＯＳＦＥＴ（１７６）を含むＣＭ
ＯＳ対は、第２の閾値電圧を有するように作製してよ
い。
【００１９】図８はNMＯＳデバイス（１８２）及びNMＯ
ＳＦＥＴ（１８４）を含む別の集積回路（１７８）の例
を示す。図７と同様、入力信号Ｖｇ１及びＶｇ２は同じ
電圧範囲になくてよく、従ってNMＯＳＦＥＴデバイス
（１８２）及び（１８４）は、異なる閾値電圧入力信号
にそれぞれ適合するように、作製しなければならない。
この場合、NMＯＳＦＥＴ（１８２）及びＮＭＯＳＦＥＴ
（１８４）の両方のドレイン端子は、単一の供給電圧Ｖ
ｄｄ１に接続されていることに、注意する必要がある。
各トランジスタを同じ供給電圧から動作させるという事
実は、ゲート入力信号に適合するのに必要な決められた
閾値電圧ということではない。ＭＯＳＦＥＴの閾値電圧
は集積回路の多くの設計及び動作特性に基いて選択され
るから、現在の集積回路ではいくつかの異なる閾値電圧
のＭＯＳＦＥＴが必要である可能性がある。
ＳＦＥＴ（１８４）を含む別の集積回路（１７８）の例
を示す。図７と同様、入力信号Ｖｇ１及びＶｇ２は同じ
電圧範囲になくてよく、従ってNMＯＳＦＥＴデバイス
（１８２）及び（１８４）は、異なる閾値電圧入力信号
にそれぞれ適合するように、作製しなければならない。
この場合、NMＯＳＦＥＴ（１８２）及びＮＭＯＳＦＥＴ
（１８４）の両方のドレイン端子は、単一の供給電圧Ｖ
ｄｄ１に接続されていることに、注意する必要がある。
各トランジスタを同じ供給電圧から動作させるという事
実は、ゲート入力信号に適合するのに必要な決められた
閾値電圧ということではない。ＭＯＳＦＥＴの閾値電圧
は集積回路の多くの設計及び動作特性に基いて選択され
るから、現在の集積回路ではいくつかの異なる閾値電圧
のＭＯＳＦＥＴが必要である可能性がある。
【００２０】図７を参照すると、ＰＭＯＳＦＥＴ（１７
０）及びＮＭＯＳＦＥＴ（１７２）は第１の閾値電圧を
有するように作製でき、ＰＭＯＳＦＥＴ（１７４）及び
ＮＭＯＳＦＥＴ（１７６）は第２の閾値電圧を有するよ
うに作製できることがわかる。本発明を図８の回路に適
用することからわかるように、本発明はＣＭＯＳ用途に
のみ適用が限定されるのではなく、そのようなＭＯＳＦ
ＥＴが相互接続され、論理回路、信号処理回路、基本的
なＣＭＯＳビルディングブロック回路又はメモリデバイ
スを形成しても、個々のＭＯＳＦＥＴに応用できる。
０）及びＮＭＯＳＦＥＴ（１７２）は第１の閾値電圧を
有するように作製でき、ＰＭＯＳＦＥＴ（１７４）及び
ＮＭＯＳＦＥＴ（１７６）は第２の閾値電圧を有するよ
うに作製できることがわかる。本発明を図８の回路に適
用することからわかるように、本発明はＣＭＯＳ用途に
のみ適用が限定されるのではなく、そのようなＭＯＳＦ
ＥＴが相互接続され、論理回路、信号処理回路、基本的
なＣＭＯＳビルディングブロック回路又はメモリデバイ
スを形成しても、個々のＭＯＳＦＥＴに応用できる。
【００２１】図９に示されるように、複数のＭＯＳＦＥ
Ｔを形成し、それぞれに独立の閾値電圧を決る第１の工
程は、井戸又はタブを注入することから始る。図９にお
いて、基板（２００）（ｐ＋ドープ）がエピタキシャル
成長ｐ層（２０２）の下にある。マスク要素（２０４，
２０６，２０８，２１０）がエピタキシャル層（２０
２）上に配置され、マスク要素（２０４，２０６，２０
８，２１０）間の空いた空間のエピタキシャル層（２０
２）中に、リン又はヒ素ドーパントが注入される。結果
が図１０に示されており、３つのｎ形井戸（２２０，２
２２，２２４）が示されている。当業者は本発明の指針
に従って、より多く又はより少い井戸が形成できること
を認識する。更に、別の実施例において、注入工程でホ
ウ素イオンを用いて、同じ技術により、ｐチャネルＭＯ
ＳＦＥＴデバイスを生成するためのｐ形井戸が形成でき
る。一実施例において、各井戸（２２０，２２２，２２
４）はシリコンの局所酸化（ＬＯＣＯＳ）領域（２２
５）及び（２２６）により、隣接した井戸から分離され
ている。別の実施例において、浅いトレンチ分離が使用
できる。
Ｔを形成し、それぞれに独立の閾値電圧を決る第１の工
程は、井戸又はタブを注入することから始る。図９にお
いて、基板（２００）（ｐ＋ドープ）がエピタキシャル
成長ｐ層（２０２）の下にある。マスク要素（２０４，
２０６，２０８，２１０）がエピタキシャル層（２０
２）上に配置され、マスク要素（２０４，２０６，２０
８，２１０）間の空いた空間のエピタキシャル層（２０
２）中に、リン又はヒ素ドーパントが注入される。結果
が図１０に示されており、３つのｎ形井戸（２２０，２
２２，２２４）が示されている。当業者は本発明の指針
に従って、より多く又はより少い井戸が形成できること
を認識する。更に、別の実施例において、注入工程でホ
ウ素イオンを用いて、同じ技術により、ｐチャネルＭＯ
ＳＦＥＴデバイスを生成するためのｐ形井戸が形成でき
る。一実施例において、各井戸（２２０，２２２，２２
４）はシリコンの局所酸化（ＬＯＣＯＳ）領域（２２
５）及び（２２６）により、隣接した井戸から分離され
ている。別の実施例において、浅いトレンチ分離が使用
できる。
【００２２】フォトレジスト、シリコン窒化物、二酸化
シリコン又はマスク要素を通して注入すべきイオンを一
部通す他の材料の層を、エピタキシャル層（２０２）上
に形成する。複数の異なる幅のラインをもつマスク要素
が生成され、マスクはラインがたとえばｎ形井戸（２２
０，２２２，２２４）のような注入すべきｎ形井戸のそ
れぞれに近接して配置されるように、層をパターン形成
するために用いられる。図１１の実施例において、３つ
のそのようなパターン形成されたライン（２３０，２３
２，２３４）が示されている。ラインは異なる幅をも
ち、それによりラインを通す傾斜注入の使用によって、
隣接した井戸中のドーピング濃度が制御される。１°な
いし８９°の角度が可能であるが、約７°ないし６０°
の間の角度が典型的である。
シリコン又はマスク要素を通して注入すべきイオンを一
部通す他の材料の層を、エピタキシャル層（２０２）上
に形成する。複数の異なる幅のラインをもつマスク要素
が生成され、マスクはラインがたとえばｎ形井戸（２２
０，２２２，２２４）のような注入すべきｎ形井戸のそ
れぞれに近接して配置されるように、層をパターン形成
するために用いられる。図１１の実施例において、３つ
のそのようなパターン形成されたライン（２３０，２３
２，２３４）が示されている。ラインは異なる幅をも
ち、それによりラインを通す傾斜注入の使用によって、
隣接した井戸中のドーピング濃度が制御される。１°な
いし８９°の角度が可能であるが、約７°ないし６０°
の間の角度が典型的である。
【００２３】矢印の頭（２３６，２３８，２４０）はそ
れぞれ井戸（２２０，２２２，２２４）中へのドーパン
トイオンの傾斜注入を表わす。ある程度のイオンはライ
ン（２３０，２３２，２３４）により吸収され、吸収の
割合は個々のライン幅とライン材料（各候補材料は特定
のイオンに対し、固有の透過係数をもつ）の関数であ
る。従って、井戸（２２２）はライン（２３２）がライ
ン（２３４）より広いため、井戸（２２４）より低い注
入ドーピングを受ける。その結果、井戸（２２２）中に
形成すべきＭＯＳＦＥＴの閾値電圧は、井戸（２２４）
中に形成すべきＭＯＳＦＥＴの閾値電圧より低い。注入
すべきドーパント濃度を制御することにより、必要なＭ
ＯＳＦＥＴ閾値電圧を達成するようライン幅及び材料が
選択される。井戸中にＭＯＳＦＥＴチャネル領域が形成
されるから、幅が変化するラインを形成するために、単
一のマスクを用い、集積回路を通して、異なる閾値電圧
を有するＭＯＳＦＥＴが作製できる。
れぞれ井戸（２２０，２２２，２２４）中へのドーパン
トイオンの傾斜注入を表わす。ある程度のイオンはライ
ン（２３０，２３２，２３４）により吸収され、吸収の
割合は個々のライン幅とライン材料（各候補材料は特定
のイオンに対し、固有の透過係数をもつ）の関数であ
る。従って、井戸（２２２）はライン（２３２）がライ
ン（２３４）より広いため、井戸（２２４）より低い注
入ドーピングを受ける。その結果、井戸（２２２）中に
形成すべきＭＯＳＦＥＴの閾値電圧は、井戸（２２４）
中に形成すべきＭＯＳＦＥＴの閾値電圧より低い。注入
すべきドーパント濃度を制御することにより、必要なＭ
ＯＳＦＥＴ閾値電圧を達成するようライン幅及び材料が
選択される。井戸中にＭＯＳＦＥＴチャネル領域が形成
されるから、幅が変化するラインを形成するために、単
一のマスクを用い、集積回路を通して、異なる閾値電圧
を有するＭＯＳＦＥＴが作製できる。
【００２４】ラインに最も近い井戸の領域は、ラインか
ら遠い領域より高い注入ドーズを受けることに注意すべ
きである。後者の場合、注入イオンはマスク層中でより
長い距離移動するからである。図１２Ａの例を参照する
と、半導体基板（２６２）上に配置されたマスクライン
（２６０）と複数の注入線（２６４）が示されている。
マスクラインはすべての注入線（２６４）が貫通できる
よう十分高いことに注意する必要がある。図１２Ｂは半
導体基板（２６２）中のドーピングプロフィルを示す。
注入プロフィルは実線で示され、拡散後のプロフィルは
破線で示されている。この時点でドーピングプロフィル
に横方向の変化が生じ、デバイス閾値電圧は半導体基板
（２６２）中の合成又は平均ドーピング密度により決
る。
ら遠い領域より高い注入ドーズを受けることに注意すべ
きである。後者の場合、注入イオンはマスク層中でより
長い距離移動するからである。図１２Ａの例を参照する
と、半導体基板（２６２）上に配置されたマスクライン
（２６０）と複数の注入線（２６４）が示されている。
マスクラインはすべての注入線（２６４）が貫通できる
よう十分高いことに注意する必要がある。図１２Ｂは半
導体基板（２６２）中のドーピングプロフィルを示す。
注入プロフィルは実線で示され、拡散後のプロフィルは
破線で示されている。この時点でドーピングプロフィル
に横方向の変化が生じ、デバイス閾値電圧は半導体基板
（２６２）中の合成又は平均ドーピング密度により決
る。
【００２５】図１３Ａの実施例において、マスクライン
（２７０）が半導体基板（２７２）上に配置されている
が、この場合マスクライン（２７０）はすべての注入線
（２７４）が貫通するには十分高くない。従って、注入
線（２７４）のある程度はマスクライン（２７０）を貫
通し、他はマスク（２７０）上を通過する。得られたド
ーパントプロフィルが図１３Ｂに示されている。図で注
入プロフィルは実線で、拡散後のプロフィルは破線で示
されている。この実施例において、デバイス閾値電圧は
半導体基板（２７２）中の平均又は合成ドーピング濃度
により決る。
（２７０）が半導体基板（２７２）上に配置されている
が、この場合マスクライン（２７０）はすべての注入線
（２７４）が貫通するには十分高くない。従って、注入
線（２７４）のある程度はマスクライン（２７０）を貫
通し、他はマスク（２７０）上を通過する。得られたド
ーパントプロフィルが図１３Ｂに示されている。図で注
入プロフィルは実線で、拡散後のプロフィルは破線で示
されている。この実施例において、デバイス閾値電圧は
半導体基板（２７２）中の平均又は合成ドーピング濃度
により決る。
【００２６】本発明の別の実施例において、井戸全体で
比較的一様なドーパント分布が生じるように、第２の注
入が行われる。図１４に示されるように、ライン（２９
０，２９２，２９４）を含む図１１のラインパターンの
鏡像が各井戸（２２０，２２２，２２４）の相対する側
に形成され、図示されるように、相対する側から、第２
の傾斜注入が行われる。井戸の両側から注入されたか
ら、井戸全体のドーピング濃度は、比較的一様である。
比較的一様なドーパント分布が生じるように、第２の注
入が行われる。図１４に示されるように、ライン（２９
０，２９２，２９４）を含む図１１のラインパターンの
鏡像が各井戸（２２０，２２２，２２４）の相対する側
に形成され、図示されるように、相対する側から、第２
の傾斜注入が行われる。井戸の両側から注入されたか
ら、井戸全体のドーピング濃度は、比較的一様である。
【００２７】集積回路を通してライン幅を形成するため
に、典型的場合単一のマスク（あるいはもしより均一な
ドーピング濃度が必要なら２つのマスク）を用いるか
ら、本発明に従うプロセスは、異なる閾値電圧を有する
ＭＯＳＦＥＴを形成するために、複数のマスクを必要と
する従来のプロセスより、かなり費用がかからない。本
発明の一実施例において、ライン（２３０，２３２，２
３４）はフォトレジスト材料で形成される。他の実施例
において、ラインはポリシリコン、シリコン窒化物又は
二酸化シリコンで形成され、それらすべてが従来の集積
回路作製で用いられてきた共通の手段である。各ライン
の幅を決るため、用いるライン材料について、考察しな
ければならない。各材料が注入すべきイオンに対し、異
なる透過特性をもつからである。
に、典型的場合単一のマスク（あるいはもしより均一な
ドーピング濃度が必要なら２つのマスク）を用いるか
ら、本発明に従うプロセスは、異なる閾値電圧を有する
ＭＯＳＦＥＴを形成するために、複数のマスクを必要と
する従来のプロセスより、かなり費用がかからない。本
発明の一実施例において、ライン（２３０，２３２，２
３４）はフォトレジスト材料で形成される。他の実施例
において、ラインはポリシリコン、シリコン窒化物又は
二酸化シリコンで形成され、それらすべてが従来の集積
回路作製で用いられてきた共通の手段である。各ライン
の幅を決るため、用いるライン材料について、考察しな
ければならない。各材料が注入すべきイオンに対し、異
なる透過特性をもつからである。
【００２８】この点から、作製プロセスは従来のＭＯＳ
ＦＥＴ作製工程に従って進める。各ＭＯＳＦＥＴに対
し、ゲート酸化物を成長又は堆積させ、次にゲートを形
成する。ドレイン及びソース延長部とも呼ばれる低濃度
ドープドレイン及びソース領域を形成するための第１の
低ドーズ注入用のマスクとして、ゲートは働く。次に、
たとえば化学気相堆積により、二酸化シリコンの比較的
厚い層を堆積させ、非等方的にエッチングし、ゲートに
隣接した２つの側壁スペーサのみを残す。スペーサはソ
ース及びドレイン領域を形成するための高ドーズドーパ
ント注入用のマスクとして働く。ドライブイン拡散後、
ソース及びドレイン領域と隣接した低濃度ドープ領域が
示される。
ＦＥＴ作製工程に従って進める。各ＭＯＳＦＥＴに対
し、ゲート酸化物を成長又は堆積させ、次にゲートを形
成する。ドレイン及びソース延長部とも呼ばれる低濃度
ドープドレイン及びソース領域を形成するための第１の
低ドーズ注入用のマスクとして、ゲートは働く。次に、
たとえば化学気相堆積により、二酸化シリコンの比較的
厚い層を堆積させ、非等方的にエッチングし、ゲートに
隣接した２つの側壁スペーサのみを残す。スペーサはソ
ース及びドレイン領域を形成するための高ドーズドーパ
ント注入用のマスクとして働く。ドライブイン拡散後、
ソース及びドレイン領域と隣接した低濃度ドープ領域が
示される。
【００２９】ＭＯＳＦＥＴの寸法が縮小し続けるにつ
れ、ある種の不利な動作特性が生じ、その中にはドレイ
ン誘起障壁の低下が含まれる。この現象はソース及びド
レイン領域間の意図しない静電的相互作用がある時起
り、典型的な場合、デバイス領域の寸法が不適切になっ
た時、すなわちソース及びドレイン領域が厚すぎるか、
チャネルドーピングが低すぎる時起る。ドレイン誘起障
壁の低下の結果、ソース及びドレイン間のパンチスルー
漏れ又は降伏が生じ、ゲートの損失がチャネル電流を支
配する。ドレイン誘起障壁の低下を避けるために、チャ
ネル長が減少するとともに、ソース及びドレイン接合は
十分浅く作らなければならない。また、ドレインがソー
ス接合を制御するのを防止するために、チャネルドーピ
ングは十分高くしなければならないが、チャネル領域全
体のドーピング濃度を増すことは、閾値電圧を好ましく
ないほど高くする。従って、チャネルドーピングはソー
ス及びドレイン領域近くのチャネル中に、局在したドー
パント注入をすることにより高くする。局所注入はハロ
又はポケットドーピングとして知られる。ソース及びド
レイン領域近くのドーピングを高くすると、ソース及び
ドレイン空乏幅が減少し、これら２つの領域間の相互作
用が防止される。ハロプロセスは傾斜注入形状を用い、
典型的な場合、ゲート形成後に行われる。この注入によ
り、ゲート下に不均一な横方向プロフィルが生じるが、
ソース及びドレイン領域中の横方向プロフィルは比較的
一様に保たれる。
れ、ある種の不利な動作特性が生じ、その中にはドレイ
ン誘起障壁の低下が含まれる。この現象はソース及びド
レイン領域間の意図しない静電的相互作用がある時起
り、典型的な場合、デバイス領域の寸法が不適切になっ
た時、すなわちソース及びドレイン領域が厚すぎるか、
チャネルドーピングが低すぎる時起る。ドレイン誘起障
壁の低下の結果、ソース及びドレイン間のパンチスルー
漏れ又は降伏が生じ、ゲートの損失がチャネル電流を支
配する。ドレイン誘起障壁の低下を避けるために、チャ
ネル長が減少するとともに、ソース及びドレイン接合は
十分浅く作らなければならない。また、ドレインがソー
ス接合を制御するのを防止するために、チャネルドーピ
ングは十分高くしなければならないが、チャネル領域全
体のドーピング濃度を増すことは、閾値電圧を好ましく
ないほど高くする。従って、チャネルドーピングはソー
ス及びドレイン領域近くのチャネル中に、局在したドー
パント注入をすることにより高くする。局所注入はハロ
又はポケットドーピングとして知られる。ソース及びド
レイン領域近くのドーピングを高くすると、ソース及び
ドレイン空乏幅が減少し、これら２つの領域間の相互作
用が防止される。ハロプロセスは傾斜注入形状を用い、
典型的な場合、ゲート形成後に行われる。この注入によ
り、ゲート下に不均一な横方向プロフィルが生じるが、
ソース及びドレイン領域中の横方向プロフィルは比較的
一様に保たれる。
【００３０】図１５は半導体基板（３００）中へのその
ようなハロ注入を示す。半導体基板（３００）の領域
（３０４）上のゲートマスク（３０２）（すなわち、ゲ
ートはマスクとして働く）に隣接した注入により、領域
（３０４）内のドーピング濃度が制限される。図１５Ｂ
中の線（３１０）は基板（３００）内のドーパント濃度
プロフィルの例を示す。ハロ注入後のドーパント濃度は
線（３１０）により示されている。図示されるように、
領域（３０４）の外のドーピングプロフィルは比較的一
様で、ゲートマスク（３０２）の下では不均一になる。
ＭＯＳＦＥＴデバイスにあてはめると、領域（３０４）
はチャネルを表わし、均一なドーピング濃度の領域は、
ソース又はドレイン領域を表わす。
ようなハロ注入を示す。半導体基板（３００）の領域
（３０４）上のゲートマスク（３０２）（すなわち、ゲ
ートはマスクとして働く）に隣接した注入により、領域
（３０４）内のドーピング濃度が制限される。図１５Ｂ
中の線（３１０）は基板（３００）内のドーパント濃度
プロフィルの例を示す。ハロ注入後のドーパント濃度は
線（３１０）により示されている。図示されるように、
領域（３０４）の外のドーピングプロフィルは比較的一
様で、ゲートマスク（３０２）の下では不均一になる。
ＭＯＳＦＥＴデバイスにあてはめると、領域（３０４）
はチャネルを表わし、均一なドーピング濃度の領域は、
ソース又はドレイン領域を表わす。
【００３１】本発明の指針は以下のように、ハロ注入と
ともに使用できる。図１６Ａに示されるように、２つの
マスクライン（３５０）及び（３５２）が基板（３５
４）上にあり、ＭＯＳＦＥＴのタブ又は井戸領域（３５
５）が含まれる。破線はソース／ドレイン領域（３５
６）及び（３５８）のおおよその位置を示し、それらは
プロセスの後の段階で、タブ領域（３５５）中に形成さ
れる。イオン注入線（３６０）及び（３６２）はそれぞ
れマスクライン（３５０）及び（３５２）を貫通し、タ
ブ（３５５）をドープし、図１６Ｂ中に示されたドーピ
ングプロフィルを生じる。この図はソース／ドレイン領
域（３５６）及び（３５８）を貫く平面に沿ったドーピ
ングプロフィルを示す。
ともに使用できる。図１６Ａに示されるように、２つの
マスクライン（３５０）及び（３５２）が基板（３５
４）上にあり、ＭＯＳＦＥＴのタブ又は井戸領域（３５
５）が含まれる。破線はソース／ドレイン領域（３５
６）及び（３５８）のおおよその位置を示し、それらは
プロセスの後の段階で、タブ領域（３５５）中に形成さ
れる。イオン注入線（３６０）及び（３６２）はそれぞ
れマスクライン（３５０）及び（３５２）を貫通し、タ
ブ（３５５）をドープし、図１６Ｂ中に示されたドーピ
ングプロフィルを生じる。この図はソース／ドレイン領
域（３５６）及び（３５８）を貫く平面に沿ったドーピ
ングプロフィルを示す。
【００３２】次に、図１７Ａに示されるように、ゲート
マスク（３７０）と注入イオン線（３７２）及び（３７
４）を用いて、ハロ注入が行われる。図１７Ｂを参照す
ると、最初のドーピング濃度が線（３７６）により示さ
れており、それは図１６Ａに示されたプロセスから生じ
たものである。ハロ濃度は線（３７８）により示され、
全濃度は線（３８０）により示されている。ソース／ド
レイン領域（３５６）及び（３５８）中の正味のドーパ
ント濃度は、ソース／ドレイン領域（３５６／３５８）
下のタブ領域（３５５）中の濃度より、約２桁高い。後
者の濃度が図１７Ｃに示されている。それは線（３７
４）により図１７Ｂに示される濃度と同じ形をもつこと
に、注意する必要がある。図１７Ｂ中のドーパントプロ
フィルは２方向（すなわち紙面の平面）のドーパント濃
度を表わす。
マスク（３７０）と注入イオン線（３７２）及び（３７
４）を用いて、ハロ注入が行われる。図１７Ｂを参照す
ると、最初のドーピング濃度が線（３７６）により示さ
れており、それは図１６Ａに示されたプロセスから生じ
たものである。ハロ濃度は線（３７８）により示され、
全濃度は線（３８０）により示されている。ソース／ド
レイン領域（３５６）及び（３５８）中の正味のドーパ
ント濃度は、ソース／ドレイン領域（３５６／３５８）
下のタブ領域（３５５）中の濃度より、約２桁高い。後
者の濃度が図１７Ｃに示されている。それは線（３７
４）により図１７Ｂに示される濃度と同じ形をもつこと
に、注意する必要がある。図１７Ｂ中のドーパントプロ
フィルは２方向（すなわち紙面の平面）のドーパント濃
度を表わす。
【００３３】図１７Ｂのドーパントプロフィルは、約１
μｍ以下のゲート幅をもつＭＯＳＦＥＴ中の狭幅効果を
減すために、有利である。特に、１つの負の狭幅効果
は、チャネル幅が減少するのに伴う閾値電圧の増加であ
る。図１７Ｂのドーパントプロフィルはゲートから離れ
た領域中で濃度が高く、この閾値電圧の増加が減少す
る。
μｍ以下のゲート幅をもつＭＯＳＦＥＴ中の狭幅効果を
減すために、有利である。特に、１つの負の狭幅効果
は、チャネル幅が減少するのに伴う閾値電圧の増加であ
る。図１７Ｂのドーパントプロフィルはゲートから離れ
た領域中で濃度が高く、この閾値電圧の増加が減少す
る。
【００３４】本発明に従うシミュレーションの結果は、
０．６５ミクロンのポリシリコン幅を用いると、１Ｅ１
７／ｃｍ３の注入表面ドーピング濃度が生成することを
示し、シミュレーションするＭＯＳＦＥＴにある種の物
理的特性を仮定すると、得られる閾値電圧は０．００２
５ボルトである。ライン幅を０．２０ミクロンに変える
と、表面ドーピング濃度は７Ｅ１７／ｃｍ３で、シミュ
レーションした閾値電圧は０．４００ボルトである。
０．６５ミクロンのポリシリコン幅を用いると、１Ｅ１
７／ｃｍ３の注入表面ドーピング濃度が生成することを
示し、シミュレーションするＭＯＳＦＥＴにある種の物
理的特性を仮定すると、得られる閾値電圧は０．００２
５ボルトである。ライン幅を０．２０ミクロンに変える
と、表面ドーピング濃度は７Ｅ１７／ｃｍ３で、シミュ
レーションした閾値電圧は０．４００ボルトである。
【００３５】タブがチャネル領域を含み、制御されたド
ーパント濃度をもつＭＯＳＦＥＴを形成するのに有用な
プロセスを述べてきた。本発明の具体的な適用例を示し
てきたが、ここで述べた原理は、様々な方法及びIII−
Ｖ族化合物及び他の半導体材料で形成された構造を含む
各種の回路構造で実施する基礎となる。実施例はタブを
基本とするＭＯＳＦＥＴに関するものであったが、本発
明の指針は、デバイス特性がドーピング濃度に依存する
任意のデバイス又はデバイス領域に、適用できる。たと
えば、シリコン−オン−絶縁体及びバイポーラ接合トラ
ンジスタ領域のドーパント濃度は、上述の材料層を通し
た傾斜注入により、制御できる。たとえば、異なる利得
値を有するバイポーラ接合トランジスタは、本発明の指
針を用いて、ベースドーピング濃度を制御することによ
り、集積回路中に、形成できる。また、本発明の視野の
中で、様々な変形が可能である。本発明は特許請求の範
囲によってのみ、限定される。
ーパント濃度をもつＭＯＳＦＥＴを形成するのに有用な
プロセスを述べてきた。本発明の具体的な適用例を示し
てきたが、ここで述べた原理は、様々な方法及びIII−
Ｖ族化合物及び他の半導体材料で形成された構造を含む
各種の回路構造で実施する基礎となる。実施例はタブを
基本とするＭＯＳＦＥＴに関するものであったが、本発
明の指針は、デバイス特性がドーピング濃度に依存する
任意のデバイス又はデバイス領域に、適用できる。たと
えば、シリコン−オン−絶縁体及びバイポーラ接合トラ
ンジスタ領域のドーパント濃度は、上述の材料層を通し
た傾斜注入により、制御できる。たとえば、異なる利得
値を有するバイポーラ接合トランジスタは、本発明の指
針を用いて、ベースドーピング濃度を制御することによ
り、集積回路中に、形成できる。また、本発明の視野の
中で、様々な変形が可能である。本発明は特許請求の範
囲によってのみ、限定される。
【図１】従来技術のＭＯＳＦＥＴデバイスの断面図であ
る。
る。
【図２】従来技術のＣＭＯＳ集積回路の部分的な概略図
である。
である。
【図３】一連のプロセス工程中の異なる閾値電圧をもつ
ＭＯＳＦＥＴを形成する従来技術のプロセスを断面で示
す図である。
ＭＯＳＦＥＴを形成する従来技術のプロセスを断面で示
す図である。
【図４】一連のプロセス工程中の異なる閾値電圧をもつ
ＭＯＳＦＥＴを形成する従来技術のプロセスを断面で示
す図である。
ＭＯＳＦＥＴを形成する従来技術のプロセスを断面で示
す図である。
【図５】一連のプロセス工程中の異なる閾値電圧をもつ
ＭＯＳＦＥＴを形成する従来技術のプロセスを断面で示
す図である。
ＭＯＳＦＥＴを形成する従来技術のプロセスを断面で示
す図である。
【図６】一連のプロセス工程中の異なる閾値電圧をもつ
ＭＯＳＦＥＴを形成する従来技術のプロセスを断面で示
す図である。
ＭＯＳＦＥＴを形成する従来技術のプロセスを断面で示
す図である。
【図７】従来技術の集積回路の概略を示す図である。
【図８】従来技術の集積回路の概略を示す図である。
【図９】本発明の指針に従い、異なる閾値電圧を有する
ＭＯＳＦＥＴを形成するプロセスを断面で示す図であ
る。
ＭＯＳＦＥＴを形成するプロセスを断面で示す図であ
る。
【図１０】本発明の指針に従い、異なる閾値電圧を有す
るＭＯＳＦＥＴを形成するプロセスを断面で示す図であ
る。
るＭＯＳＦＥＴを形成するプロセスを断面で示す図であ
る。
【図１１】本発明の指針に従い、異なる閾値電圧を有す
るＭＯＳＦＥＴを形成するプロセスを断面で示す図であ
る。
るＭＯＳＦＥＴを形成するプロセスを断面で示す図であ
る。
【図１２】ＡおよびＢは、本発明の指針に従い、異なる
閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断
面で示す図である。
閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断
面で示す図である。
【図１３】ＡおよびＢは、本発明の指針に従い、異なる
閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断
面で示す図である。
閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断
面で示す図である。
【図１４】本発明の指針に従い、異なる閾値電圧を有す
るＭＯＳＦＥＴを形成するプロセスを断面で示す図であ
る。
るＭＯＳＦＥＴを形成するプロセスを断面で示す図であ
る。
【図１５】ＡおよびＢは、本発明の指針に従い、異なる
閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断
面で示す図である。
閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断
面で示す図である。
【図１６】ＡおよびＢは、本発明の指針に従い、異なる
閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断
面で示す図である。
閾値電圧を有するＭＯＳＦＥＴを形成するプロセスを断
面で示す図である。
【図１７】Ａ、ＢおよびＣは、本発明の指針に従い、異
なる閾値電圧を有するＭＯＳＦＥＴを形成するプロセス
を断面で示す図である。
なる閾値電圧を有するＭＯＳＦＥＴを形成するプロセス
を断面で示す図である。
２，４，６ ＭＯＳＦＥＴ
９ 基板
１０，１２ ＬＯＣＯＳ領域
１４ ゲート
１６ ソース領域
１８ ドレイン領域
２０ 井戸
２８ ゲート
３０ ソース領域
３２ ドレイン領域
３４ 井戸
３８ ゲート
４０ ソース領域
４２ ドレイン領域
４４ 井戸
４６ 二酸化シリコン層
５０ ｐ＋領域
５２ ｐ層
６０，６２ ＭＯＳＦＥＴ
１００ 基板
１０２ ｐ層、エピタキシャル層
１０４，１０６，１０８，１１０ マスク
１２０，１２２，１２４ 井戸
１２６，１２８，１３０，１３２，１３４，１３６ マ
スク １６８ 集積回路 １７０ ＰＭＯＳＦＥＴ １７２ ＮＭＯＳＦＥＴ １７４ ＰＭＯＳＦＥＴ １７６ ＮＭＯＳＦＥＴ １７８ 集積回路 １８２ ＮＭＯＳデバイス、ＮＭＯＳＦＥＴデバイス、
ＮＭＯＳＦＥＴ １８４ ＮＭＯＳＦＥＴ、ＮＭＯＳＦＥＴデバイス ２００ 基板 ２０２ ｐ層、エピタキシャル層 ２０４，２０６，２０８，２１０ マスク要素 ２２０，２２２，２２４ 井戸 ２２５，２２６ 局所酸化領域 ２３０，２３２，２３４ ライン ２３６，２３８，２４０ 矢印の頭 ２６０ マスクライン ２６２ 半導体基板 ２６４ 注入線 ２７０ マスクライン ２７４ 注入線 ２９０，２９２，２９４ ライン ３００ 半導体基板 ３０２ ゲートマスク ３０４ 領域 ３１０ 線 ３５０，３５２ マスクライン ３５４ 基板 ３５５ タブ領域、タブ ３５６ ソース領域 ３５８ ドレイン領域 ３６０，３６２ 注入線 ３７０ ゲートマスク ３７２，３７４ 注入イオン線 ３７６，３７８，３８０ 線
スク １６８ 集積回路 １７０ ＰＭＯＳＦＥＴ １７２ ＮＭＯＳＦＥＴ １７４ ＰＭＯＳＦＥＴ １７６ ＮＭＯＳＦＥＴ １７８ 集積回路 １８２ ＮＭＯＳデバイス、ＮＭＯＳＦＥＴデバイス、
ＮＭＯＳＦＥＴ １８４ ＮＭＯＳＦＥＴ、ＮＭＯＳＦＥＴデバイス ２００ 基板 ２０２ ｐ層、エピタキシャル層 ２０４，２０６，２０８，２１０ マスク要素 ２２０，２２２，２２４ 井戸 ２２５，２２６ 局所酸化領域 ２３０，２３２，２３４ ライン ２３６，２３８，２４０ 矢印の頭 ２６０ マスクライン ２６２ 半導体基板 ２６４ 注入線 ２７０ マスクライン ２７４ 注入線 ２９０，２９２，２９４ ライン ３００ 半導体基板 ３０２ ゲートマスク ３０４ 領域 ３１０ 線 ３５０，３５２ マスクライン ３５４ 基板 ３５５ タブ領域、タブ ３５６ ソース領域 ３５８ ドレイン領域 ３６０，３６２ 注入線 ３７０ ゲートマスク ３７２，３７４ 注入イオン線 ３７６，３７８，３８０ 線
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092
(72)発明者 ポール アーサー レイマン
アメリカ合衆国 32835 フロリダ，オー
ランド，キャノン レーク サークル
7893
(72)発明者 サミア チャードリイ
アメリカ合衆国 32836 フロリダ，オー
ランド，オークサイド コート 10039
Ｆターム(参考） 5F048 AA09 AB03 AC01 AC03 BA01
BB01 BB14 BB15 BB18 BD04
BE03 BE04 BE06 BG12
Claims (30)
- 【請求項１】 半導体層上にドープされた半導体領域を
形成する工程；半導体層の最上表面上のドープされた半
導体領域に近接した第１の材料ラインを形成する工程；
及び第１の材料ラインを通して第１の傾斜イオン注入を
行う工程が含まれ、イオンビームがドープされた半導体
領域に当る前に、第１の材料ラインを通過するように、
半導体の最上表面に対してある角度で第１の材料ライン
と交差し、注入されたイオンドーズは材料ライン幅に依
存して、ドープされた半導体領域のドーパント濃度を増
すよう、その領域に到達する半導体デバイス領域の作製
方法。 - 【請求項２】 材料ラインの形成工程は、半導体層上に
第１の層を形成し、材料ラインの位置を指定するため
に、第１の層をパターン形成し、材料ラインを除いて第
１の層の材料を除去することを含む請求項１記載の方
法。 - 【請求項３】 第１の材料ラインの材料は、シリコン窒
化物、二酸化シリコン、フォトレジスト及び多結晶シリ
コンから選択される請求項１記載の方法。 - 【請求項４】 傾斜角は約１ないし８９度である請求項
１記載の方法。 - 【請求項５】 材料ラインの幅はドープされた半導体領
域に到達するイオン注入ドーズ量を制御するよう選択さ
れる請求項１記載の方法。 - 【請求項６】 材料ラインの高さはドープされた半導体
領域に到達するイオン注入ドーズ量を制御するよう選択
される請求項１記載の方法。 - 【請求項７】 第１の材料ラインとはドープされた半導
体領域の相対する側で、ドープされた半導体領域に近接
して、第２の材料ラインを形成する工程；及び第２の材
料ラインを通して第２の傾斜イオン注入を行う工程が含
まれ、イオンビームはドープされた半導体領域に当る前
に、第２の材料ラインを通過するように、半導体層の最
上表面に対してある角度で、第２の材料ラインと交差す
る請求項１記載の方法。 - 【請求項８】 第１及び第２の傾斜イオン注入後、ドー
プされた半導体領域中の横方向のドーパント濃度は、本
質的に均一である請求項７記載の方法。 - 【請求項９】 ドーパント濃度は横方向に不均一である
請求項１記載の方法。 - 【請求項１０】 １ないし複数のドーパント導入工程に
より、半導体層上に複数のドープされた半導体領域を形
成し、少くとも１つのドープされた半導体領域には複数
の半導体デバイスの１つが付随する工程；複数の半導体
領域の少くとも１つに近接して、材料ラインを形成する
工程；及びイオン注入を行う工程が含まれ、イオンビー
ムは半導体領域の近くに当る前に、材料ラインを通過す
るように、半導体層の最上表面に対してある角度で材料
と交差し、注入されたイオンは材料ラインの幅で決めら
れるように、ドープされた半導体領域のドーピング濃度
を更に増す半導体デバイス領域のドーピングの方法。 - 【請求項１１】 ドープされた半導体領域は、半導体井
戸である請求項１０記載の方法。 - 【請求項１２】 材料ラインの材料は、シリコン窒化
物、二酸化シリコン、フォトレジスト及び多結晶シリコ
ンから選択される請求項１０記載の方法。 - 【請求項１３】 材料ラインとはドープされた半導体領
域の相対する側に近接した相対する側に、相対する材料
ラインを形成する工程；及び相対する材料ラインを通し
て第２の傾斜イオン注入を行う工程が含まれ、イオンビ
ームはドープされた半導体領域に当る前に、相対する材
料ラインを通過するよう、半導体の最上表面に対してあ
る角度で、相対する材料ラインと交差する請求項１０記
載の方法。 - 【請求項１４】 複数の材料ラインが形成され、各材料
ラインの幅及び高さは、ドープされた半導体領域中の所
望のドーピング濃度を達成するように選択される請求項
１０記載の方法。 - 【請求項１５】 半導体基板上に複数のドープされた半
導体井戸を形成し、ドープされた半導体井戸のそれぞれ
には、電界効果トランジスタが付随する工程；それぞれ
ドープされた半導体井戸に近接した複数の材料ラインを
形成し、複数の材料ラインのそれぞれはあらかじめ決め
られた幅をもつ工程；イオンビームが半導体層の最上表
面に対し、ある鋭い角度で複数の材料ラインの１つと交
差し、近接したドープされた半導体井戸に当り、注入さ
れたイオンが更にドープされた半導体井戸のドーピング
濃度を増加させるように、各材料ラインを通して傾斜イ
オン注入を行う工程；複数の半導体井戸のそれぞれの中
の半導体層の領域上に、酸化物層を形成し、酸化物層下
の領域はチャネル領域を規定する工程；複数の半導体井
戸のそれぞれの中の酸化物層上に、ゲート領域を形成す
る工程；及び複数のドープされた半導体井戸のそれぞれ
の中に、間のチャネル領域とともに、ソース領域及びド
レイン領域を形成する工程が含まれ、複数のドープされ
た半導体井戸に付随したソース領域、ドレイン領域及び
ゲートの組合せは、電界効果トランジスタを形成し、チ
ャネル領域のドーパント濃度は材料ラインを透過するイ
オンに依存し、複数の電界効果トランジスタのそれぞれ
の閾値電圧は、ドーパント濃度に依存する複数の電界効
果トランジスタの作製方法。 - 【請求項１６】 ドープされた半導体井戸の形成工程
後、ドープされた半導体井戸は最小のドーパント濃度を
有する請求項１５記載の方法。 - 【請求項１７】 各材料ラインの透過特性は材料ライン
幅の関数である請求項１５記載の方法。 - 【請求項１８】 材料ラインはシリコン窒化物、二酸化
シリコン、フォトレジスト又は多結晶シリコンから成る
請求項１５記載の方法。 - 【請求項１９】 材料ラインとはドープされた半導体井
戸に近接し、反対側に、相対する材料ラインを形成する
工程；及び相対する材料ラインを通して第２の傾斜イオ
ン注入を行う工程が含まれ、イオンビームはドープされ
た半導体井戸に当る前に、相対する材料ラインを通過す
るように、半導体層の最上表面に対しある角度で、相対
する材料ラインと交差する請求項１５記載の方法。 - 【請求項２０】 複数の材料ラインのそれぞれの幅及び
高さは、付随した電界効果トランジスタに対する所望の
閾値電圧を達成するように選択される請求項１５記載の
方法。 - 【請求項２１】 複数の電界効果トランジスタを含み、
第１のトランジスタは第１の伝導形のタブ領域中に形成
され、第２のトランジスタとは異なる閾値電圧を特徴と
し、第１のトランジスタはゲート構造及びタブ領域中に
形成された第２の伝導形の正味の導電率をもつ第１及び
第２のソース／ドレイン領域を含み、各ソース／ドレイ
ン領域はゲート領域の相対する側のデバイスの横方向表
面領域に沿って形成され、各ソース／ドレイン領域はゲ
ート領域方向に延びる第１の部分とゲート領域から離れ
るように延びる第２の部分を含み、ソース、ドレイン領
域の１つは、横方向表面領域に沿った第１の伝導形のタ
ブドーパント濃度を特徴とし、第２の部分で第１のタブ
ドーパント濃度は相対的に高く、第２の部分及びゲート
構造に向う第１の領域から延びるタブドーパント濃度は
相対的に低い半導体デバイス。 - 【請求項２２】 前記１つのソース／ドレイン領域中の
相対的に低いタブドーパント濃度は、ゲート構造に延び
る請求項２１記載のデバイス。 - 【請求項２３】 前記１つのソース／ドレイン領域中の
相対的に高いタブドーパント濃度は、１ｃｍ３当り１Ｅ
１９より低く、前記１つのソース／ドレイン領域中の相
対的に低いドーパント濃度は、１ｃｍ３当り９Ｅ１８よ
り低い請求項２１記載のデバイス。 - 【請求項２４】 前記１つのソース／ドレイン領域中の
相対的に高いタブドーパント濃度は１ｃｍ３当り１Ｅ１
６ないし１ｃｍ３当り１Ｅ１９で、前記１つのソース／
ドレイン領域中の相対的に低いドーパント濃度は、１ｃ
ｍ３当り９Ｅ１８より低い請求項２１記載のデバイス。 - 【請求項２５】 前記１つのソース／ドレイン領域中の
相対的に高いタブドーパント濃度は、１ｃｍ３当り約２
Ｅ１８で、前記１つのソース／ドレイン領域中の相対的
に低いドーパント濃度は、１ｃｍ３当り約１Ｅ１８であ
る請求項２１記載のデバイス。 - 【請求項２６】 複数の電界効果トランジスタを含み、
第１のトランジスタは第１の伝導形のタブ領域中に形成
され、第１のトランジスタはゲート構造及びタブ領域中
に形成された第２の伝導形の正味の導電率をもつ第１及
び第２のソース／ドレイン領域を含み、１つのソース／
ドレイン領域下のタブ領域は、１つのソース／ドレイン
領域に沿い、ゲート領域に延びる第１の部分と、１つの
ソース／ドレイン領域に沿い、ゲート領域から離れるよ
うに延びる第２の部分を含み、第１の部分は第２の部分
のタブドーパント濃度に比べ低い第１の伝導形のタブド
ーパント濃度を特徴とする半導体デバイス。 - 【請求項２７】 低い第１の部分のタブドーパント濃度
は、ゲート構造下まで延びる請求項２６記載のデバイ
ス。 - 【請求項２８】 第２の部分中のタブドーパント濃度
は、１ｃｍ３当り１Ｅ１９より低く、第１の部分中のタ
ブドーパント濃度は、１ｃｍ３当り９Ｅ１８より低い請
求項２６記載のデバイス。 - 【請求項２９】 第２の部分中のタブドーパント濃度は
１ｃｍ３当り１Ｅ１６ないし１ｃｍ３当り１Ｅ１９で、
第１の部分中のタブドーパント濃度は１ｃｍ ３当り９Ｅ
１８より低い請求項２６記載のデバイス。 - 【請求項３０】 第２の部分中のタブドーパント濃度は
１ｃｍ３当り約１Ｅ１８で、第１の部分中のタブドーパ
ント濃度は１ｃｍ３当り約５Ｅ１７である請求項２６記
載のデバイス。
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