JP2003186860A - シングルチップマイクロコンピュータのメモリ容量切換装置 - Google Patents
シングルチップマイクロコンピュータのメモリ容量切換装置Info
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- JP2003186860A JP2003186860A JP2001386589A JP2001386589A JP2003186860A JP 2003186860 A JP2003186860 A JP 2003186860A JP 2001386589 A JP2001386589 A JP 2001386589A JP 2001386589 A JP2001386589 A JP 2001386589A JP 2003186860 A JP2003186860 A JP 2003186860A
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Abstract
(57)【要約】
【課題】 メモリ容量を容易に切り換え可能であるとと
もに、故障検出率の低下を防止する。 【解決手段】 メモリ容量の全領域または一部の領域を
デコードするアドレスデコーダ回路５を有しており、さ
らに、電源信号（ＶＤＤ１３）またはテスト信号２と最
上位アドレス信号４との論理演算によって、メモリ容量
の切り換えを行う切換信号のアドレステスト切り換え出
力信号７を生成する生成手段であるアドレステスト切り
換え回路６が設けられている。
もに、故障検出率の低下を防止する。 【解決手段】 メモリ容量の全領域または一部の領域を
デコードするアドレスデコーダ回路５を有しており、さ
らに、電源信号（ＶＤＤ１３）またはテスト信号２と最
上位アドレス信号４との論理演算によって、メモリ容量
の切り換えを行う切換信号のアドレステスト切り換え出
力信号７を生成する生成手段であるアドレステスト切り
換え回路６が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、シングルチップマ
イクロコンピュータにおけるメモリ容量をマスクオプシ
ョンスイッチにより容易に切り換えることが可能なシン
グルチップマイクロコンピュータのメモリ容量切換装置
に関する。
イクロコンピュータにおけるメモリ容量をマスクオプシ
ョンスイッチにより容易に切り換えることが可能なシン
グルチップマイクロコンピュータのメモリ容量切換装置
に関する。
【０００２】
【従来の技術】近年、半導体技術の進歩に伴い半導体集
積回路の応用分野は、多岐にわたり、各応用分野毎の半
導体集積回路に対する要求は、多様性を極めている。こ
のため、ユーザの要求を満足する半導体集積回路の設計
および製品化を短期間にて行う必要がある。また、ユー
ザの多様なメモリ容量の要求に対応するために、機能が
同一でメモリ容量の異なるシングルチップマイクロコン
ピュータおよびエミュレーション用マイクロコンピュー
タを製造することも必要となる。
積回路の応用分野は、多岐にわたり、各応用分野毎の半
導体集積回路に対する要求は、多様性を極めている。こ
のため、ユーザの要求を満足する半導体集積回路の設計
および製品化を短期間にて行う必要がある。また、ユー
ザの多様なメモリ容量の要求に対応するために、機能が
同一でメモリ容量の異なるシングルチップマイクロコン
ピュータおよびエミュレーション用マイクロコンピュー
タを製造することも必要となる。
【０００３】ところが、従来、シングルチップマイクロ
コンピュータの開発において、機能が同一でメモリ容量
の異なる場合には、異なる種類のメモリ容量に対応する
ために、それぞれ新規にメモリ回路の設計、マスクの作
成等を行わなければならない。また、機能が同一でメモ
リ容量の異なる２種類のシングルチップマイクロコンピ
ュータに対して、チップ価格の低減のために、設計変更
およびマスクの変更を行う場合には、それぞれのシング
ルチップマイクロコンピュータにおいて、メモリ回路の
設計変更およびマスクの新規作成をしなければならず、
時間および経費の無駄が生じるという問題がある。
コンピュータの開発において、機能が同一でメモリ容量
の異なる場合には、異なる種類のメモリ容量に対応する
ために、それぞれ新規にメモリ回路の設計、マスクの作
成等を行わなければならない。また、機能が同一でメモ
リ容量の異なる２種類のシングルチップマイクロコンピ
ュータに対して、チップ価格の低減のために、設計変更
およびマスクの変更を行う場合には、それぞれのシング
ルチップマイクロコンピュータにおいて、メモリ回路の
設計変更およびマスクの新規作成をしなければならず、
時間および経費の無駄が生じるという問題がある。
【０００４】このような問題に対処するために、特開平
９−３４７４８号公報には、新規にメモリ回路の設計お
よびマスクの作成を行わずに、メモリ容量選択アドレス
信号を、マスクオプションを利用して製造時にメモリ容
量を固定するように設定し、マスクオプションスイッチ
により容易にメモリ容量の切り換えを行えるように設定
する構成が開示されている。
９−３４７４８号公報には、新規にメモリ回路の設計お
よびマスクの作成を行わずに、メモリ容量選択アドレス
信号を、マスクオプションを利用して製造時にメモリ容
量を固定するように設定し、マスクオプションスイッチ
により容易にメモリ容量の切り換えを行えるように設定
する構成が開示されている。
【０００５】図３は、特開平９−３４７４８号公報に開
示されたメモリ容量選択回路を示すブロック図である。
ＰＭＯＳトランジスタ３５のソース端子は、ＶＤＤ（電
源）３２ｂに接続され、ＰＭＯＳトランジスタ３５のゲ
ート端子およびドレイン端子は、それぞれマスクオプシ
ョンスイッチ３４の共通端子、ＮＭＯＳトランジスタ３
６のドレイン端子に接続されている。マスクオプション
スイッチ３４のＶＤＤ端子およびＧＮＤ端子は、それぞ
れＶＤＤ（電源）３２ａおよびＧＮＤ３３に接続されて
いる。ＮＭＯＳトランジスタ３６のドレイン端子は、Ｎ
ＭＯＳトランジスタ３６のゲート端子およびＮＯＲ回路
３８の入力端子がそれぞれ接続されており、ＮＭＯＳト
ランジスタ３６のソース端子は、ＧＮＤに接続されてい
る。ＮＯＲ回路３８の入力端子およびリセット端子に
は、それぞれ入力信号３７およびリセット信号３１が入
力され、これらの信号に基づいてＮＯＲ回路３８の出力
端子より上位アドレス信号３９が出力され、上位アドレ
ス信号３９はメモリに入力する。
示されたメモリ容量選択回路を示すブロック図である。
ＰＭＯＳトランジスタ３５のソース端子は、ＶＤＤ（電
源）３２ｂに接続され、ＰＭＯＳトランジスタ３５のゲ
ート端子およびドレイン端子は、それぞれマスクオプシ
ョンスイッチ３４の共通端子、ＮＭＯＳトランジスタ３
６のドレイン端子に接続されている。マスクオプション
スイッチ３４のＶＤＤ端子およびＧＮＤ端子は、それぞ
れＶＤＤ（電源）３２ａおよびＧＮＤ３３に接続されて
いる。ＮＭＯＳトランジスタ３６のドレイン端子は、Ｎ
ＭＯＳトランジスタ３６のゲート端子およびＮＯＲ回路
３８の入力端子がそれぞれ接続されており、ＮＭＯＳト
ランジスタ３６のソース端子は、ＧＮＤに接続されてい
る。ＮＯＲ回路３８の入力端子およびリセット端子に
は、それぞれ入力信号３７およびリセット信号３１が入
力され、これらの信号に基づいてＮＯＲ回路３８の出力
端子より上位アドレス信号３９が出力され、上位アドレ
ス信号３９はメモリに入力する。
【０００６】次に、メモリ容量選択回路の動作を説明す
る。
る。
【０００７】マスクオプションスイッチ３４の共通端子
がＧＮＤ３３側のＧＮＤ端子に接続（固定）されている
場合、ＰＭＯＳトランジスタ３５はＯＮ状態となり、Ｎ
ＭＯＳトランジスタ３６はＯＦＦ状態となる。この結
果、ＮＯＲ回路３８の入力端子には、ＨＩＧＨレベル状
態の入力信号３７が入力される。
がＧＮＤ３３側のＧＮＤ端子に接続（固定）されている
場合、ＰＭＯＳトランジスタ３５はＯＮ状態となり、Ｎ
ＭＯＳトランジスタ３６はＯＦＦ状態となる。この結
果、ＮＯＲ回路３８の入力端子には、ＨＩＧＨレベル状
態の入力信号３７が入力される。
【０００８】また、マスクオプションスイッチ３４の共
通端子がＶＤＤ３２ａ側のＶＤＤ端子に接続（固定）さ
れている場合、ＰＭＯＳトランジスタ３５はＯＦＦ状態
となり、ＮＭＯＳトランジスタ３６はＯＮ状態となる。
この結果、ＮＯＲ回路３８の入力端子には、ＬＯＷレベ
ル状態の入力信号３７が入力される。
通端子がＶＤＤ３２ａ側のＶＤＤ端子に接続（固定）さ
れている場合、ＰＭＯＳトランジスタ３５はＯＦＦ状態
となり、ＮＭＯＳトランジスタ３６はＯＮ状態となる。
この結果、ＮＯＲ回路３８の入力端子には、ＬＯＷレベ
ル状態の入力信号３７が入力される。
【０００９】ＮＯＲ回路３８のリセット端子にＨＩＧＨ
レベル状態のリセット信号３１が入力される場合（リセ
ット状態）、マスクオプションスイッチ３４がＶＤＤ３
２ａ側およびＧＮＤ３３側のどちらに固定されていて
も、すなわち、マスクオプション切り換え信号である入
力信号３７のＨＩＧＨレベル状態／ＬＯＷレベル状態状
態にかかわらず、ＮＯＲ回路３８の出力端子よりＬＯＷ
レベル状態の上位アドレス信号３９が出力される。
レベル状態のリセット信号３１が入力される場合（リセ
ット状態）、マスクオプションスイッチ３４がＶＤＤ３
２ａ側およびＧＮＤ３３側のどちらに固定されていて
も、すなわち、マスクオプション切り換え信号である入
力信号３７のＨＩＧＨレベル状態／ＬＯＷレベル状態状
態にかかわらず、ＮＯＲ回路３８の出力端子よりＬＯＷ
レベル状態の上位アドレス信号３９が出力される。
【００１０】このように、リセット状態では、上位アド
レス信号３９がＬＯＷレベル状態に設定されているた
め、選択できるメモリ領域は、下位メモリ領域となる。
レス信号３９がＬＯＷレベル状態に設定されているた
め、選択できるメモリ領域は、下位メモリ領域となる。
【００１１】また、ＮＯＲ回路３８のリセット端子にＬ
ＯＷレベル状態のリセット信号３１が入力される場合
（リセット解除状態）、マスクオプションスイッチ３４
がＧＮＤ３３側に固定されていると、ＮＯＲ回路３８の
入力端子には、ＨＩＧＨレベル状態の入力信号３７が入
力され、ＮＯＲ回路３８の出力端子よりＬＯＷレベル状
態の上位アドレス信号３９が出力される。このように、
リセット解除状態では、上位アドレス信号３９がＬＯＷ
レベル状態に設定されているため、選択できるメモリ領
域は、下位メモリ領域となる。
ＯＷレベル状態のリセット信号３１が入力される場合
（リセット解除状態）、マスクオプションスイッチ３４
がＧＮＤ３３側に固定されていると、ＮＯＲ回路３８の
入力端子には、ＨＩＧＨレベル状態の入力信号３７が入
力され、ＮＯＲ回路３８の出力端子よりＬＯＷレベル状
態の上位アドレス信号３９が出力される。このように、
リセット解除状態では、上位アドレス信号３９がＬＯＷ
レベル状態に設定されているため、選択できるメモリ領
域は、下位メモリ領域となる。
【００１２】マスクオプションスイッチ３４がＶＤＤ３
２ａ側に固定されていると、ＮＯＲ回路３８の入力端子
には、ＬＯＷレベル状態の入力信号３７が入力され、Ｎ
ＯＲ回路３８の出力端子よりＨＩＧＨレベル状態の上位
アドレス信号３９が出力される。このように、上位アド
レス信号３９がＨＩＧＨレベル状態に設定されると、選
択できるメモリ領域は、上位メモリ領域となる。
２ａ側に固定されていると、ＮＯＲ回路３８の入力端子
には、ＬＯＷレベル状態の入力信号３７が入力され、Ｎ
ＯＲ回路３８の出力端子よりＨＩＧＨレベル状態の上位
アドレス信号３９が出力される。このように、上位アド
レス信号３９がＨＩＧＨレベル状態に設定されると、選
択できるメモリ領域は、上位メモリ領域となる。
【００１３】このように、図３に示すメモリ容量選択回
路では、ＮＯＲ回路３８のリセット端子にＬＯＷレベル
状態のリセット信号３１が入力され、リセット状態が解
除された際に、上位アドレス信号３９のＨＩＧＨレベル
状態／ＬＯＷレベル状態が確定し、メモリ領域を容易に
選択することができる。
路では、ＮＯＲ回路３８のリセット端子にＬＯＷレベル
状態のリセット信号３１が入力され、リセット状態が解
除された際に、上位アドレス信号３９のＨＩＧＨレベル
状態／ＬＯＷレベル状態が確定し、メモリ領域を容易に
選択することができる。
【００１４】
【発明が解決しようとする課題】しかしながら、特開平
９−３４７４８号公報に開示された構成では、マスクオ
プションスイッチ３４によって、上位アドレス信号３９
をＨＩＧＨレベル状態に設定すると、上位メモリ領域の
みが選択可能となり、上位メモリ領域のリード／ライト
テストは行うことができるが、下位メモリ領域は選択で
きないために、下位メモリ領域のリード／ライトテスト
を行うことができない。
９−３４７４８号公報に開示された構成では、マスクオ
プションスイッチ３４によって、上位アドレス信号３９
をＨＩＧＨレベル状態に設定すると、上位メモリ領域の
みが選択可能となり、上位メモリ領域のリード／ライト
テストは行うことができるが、下位メモリ領域は選択で
きないために、下位メモリ領域のリード／ライトテスト
を行うことができない。
【００１５】また、マスクオプションスイッチ３４によ
って、上位アドレス信号３９をＬＯＷレベル状態に設定
すると、下位メモリ領域のみが選択可能となり、下位メ
モリ領域のリード／ライトテストは行うことができる
が、上位メモリ領域は選択できないために、上位メモリ
領域のリード／ライトテストを行うことができない。
って、上位アドレス信号３９をＬＯＷレベル状態に設定
すると、下位メモリ領域のみが選択可能となり、下位メ
モリ領域のリード／ライトテストは行うことができる
が、上位メモリ領域は選択できないために、上位メモリ
領域のリード／ライトテストを行うことができない。
【００１６】このように、特開平９−３４７４８号公報
に開示された構成では、未使用として設定されたメモリ
領域は、選択されないためにリード／ライトテストが行
えず、故障検出率が低下するおそれがある。
に開示された構成では、未使用として設定されたメモリ
領域は、選択されないためにリード／ライトテストが行
えず、故障検出率が低下するおそれがある。
【００１７】ここで、故障検出率とは、ＬＳＩテスタに
よりＬＳＩをテストするためのテストパターンを評価す
る値であり、設計において想定される各故障が、対象と
なるテストパターンにて、検出されるか否かを判定し、
全故障数に対する検出される故障数の割合を算出した値
である。故障検出率が低下することは、ＬＳＩをテスト
するためのテストパターンでは評価できる範囲が少ない
ことであり、テスト抜けにより故障が検出されずにＬＳ
Ｉが出荷される不具合が生じる原因となる。
よりＬＳＩをテストするためのテストパターンを評価す
る値であり、設計において想定される各故障が、対象と
なるテストパターンにて、検出されるか否かを判定し、
全故障数に対する検出される故障数の割合を算出した値
である。故障検出率が低下することは、ＬＳＩをテスト
するためのテストパターンでは評価できる範囲が少ない
ことであり、テスト抜けにより故障が検出されずにＬＳ
Ｉが出荷される不具合が生じる原因となる。
【００１８】本発明は、このような課題を解決するもの
であり、その目的は、メモリ容量を容易に切り換え可能
であるとともに、故障検出率の低下を防止するシングル
チップマイクロコンピュータのメモリ容量切替装置を提
供することにある。
であり、その目的は、メモリ容量を容易に切り換え可能
であるとともに、故障検出率の低下を防止するシングル
チップマイクロコンピュータのメモリ容量切替装置を提
供することにある。
【００１９】
【課題を解決するための手段】本発明のシングルチップ
マイクロコンピュータのメモリ容量切替装置は、メモリ
容量の全領域または一部の領域をデコードするアドレス
デコーダ回路を有するシングルチップマイクロコンピュ
ータのメモリ容量切換装置であって、電源信号またはテ
スト信号と、アドレス信号との論理演算によってメモリ
容量の切り換えを行う切換信号を生成する生成手段が設
けられていることを特徴とする。
マイクロコンピュータのメモリ容量切替装置は、メモリ
容量の全領域または一部の領域をデコードするアドレス
デコーダ回路を有するシングルチップマイクロコンピュ
ータのメモリ容量切換装置であって、電源信号またはテ
スト信号と、アドレス信号との論理演算によってメモリ
容量の切り換えを行う切換信号を生成する生成手段が設
けられていることを特徴とする。
【００２０】前記生成手段は、マスクオプションスイッ
チを有している。
チを有している。
【００２１】前記切換信号は、前記アドレス信号または
前記テスト信号に基づいて生成され、少なくとも１ビッ
トの信号である。
前記テスト信号に基づいて生成され、少なくとも１ビッ
トの信号である。
【００２２】前記電源信号または前記テスト信号は、前
記マスクオプションスイッチによって選択される。
記マスクオプションスイッチによって選択される。
【００２３】前記アドレス信号が最上位アドレス信号で
ある。
ある。
【００２４】前記テスト信号がＨＩＧＨレベル状態の場
合は、テストモードであり、前記テスト信号がＬＯＷレ
ベル状態の場合は、ノーマルモードである。
合は、テストモードであり、前記テスト信号がＬＯＷレ
ベル状態の場合は、ノーマルモードである。
【００２５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
の実施の形態を説明する。
【００２６】図１は、本発明の実施形態であるシングル
チップマイクロコンピュータのメモリ容量切換回路を示
すブロック図、図２は、メモリ容量切換回路内のアドレ
スデコーダ回路５の回路図である。
チップマイクロコンピュータのメモリ容量切換回路を示
すブロック図、図２は、メモリ容量切換回路内のアドレ
スデコーダ回路５の回路図である。
【００２７】図１に示すように、メモリ容量切換回路
は、ＡＮＤ回路１２およびマスクオプションスイッチ８
が設けられたアドレステスト切換回路６と、メモリ選択
信号であるアドレスデコーダ出力信号１１を生成するア
ドレスデコーダ回路５と、メモリＡ９およびメモリＢ１
０とを有している。
は、ＡＮＤ回路１２およびマスクオプションスイッチ８
が設けられたアドレステスト切換回路６と、メモリ選択
信号であるアドレスデコーダ出力信号１１を生成するア
ドレスデコーダ回路５と、メモリＡ９およびメモリＢ１
０とを有している。
【００２８】アドレス信号１は、最上位アドレス信号４
および最上位以外のアドレス信号３の２系統に分岐さ
れ、最上位アドレス信号４は、アドレステスト切換回路
６内のＡＮＤ回路１２の一方の入力端子に入力される。
最上位以外のアドレス信号３は、アドレスデコーダ回路
５にアドレス信号３ａ〜３ｃとして入力される。
および最上位以外のアドレス信号３の２系統に分岐さ
れ、最上位アドレス信号４は、アドレステスト切換回路
６内のＡＮＤ回路１２の一方の入力端子に入力される。
最上位以外のアドレス信号３は、アドレスデコーダ回路
５にアドレス信号３ａ〜３ｃとして入力される。
【００２９】アドレステスト切換回路６内のマスクオプ
ションスイッチ８のＶＤＤ端子には、ＶＤＤ（電源）１
３が供給され、テスト端子には、テスト信号２が入力さ
れ、ＶＤＤ（電源）１３およびテスト信号２は、マスク
オプションスイッチ８の共通端子によって選択される。
ションスイッチ８のＶＤＤ端子には、ＶＤＤ（電源）１
３が供給され、テスト端子には、テスト信号２が入力さ
れ、ＶＤＤ（電源）１３およびテスト信号２は、マスク
オプションスイッチ８の共通端子によって選択される。
【００３０】マスクオプションスイッチ８によって選択
されたＶＤＤ（電源）１３またはテスト信号２は、ＡＮ
Ｄ回路１２の他方の入力端子に入力され、最上位アドレ
ス信号４とともに、論理演算されＡＮＤ回路１２の出力
端子よりアドレステスト切換出力信号７として出力さ
れ、アドレスデコーダ回路５に入力される。アドレスデ
コーダ回路５は、メモリＡ９およびＢ１０と接続されて
いる。メモリＡ９およびＢ１０は、アドレスデコーダ回
路５の出力端子より出力されるアドレスデコーダ出力信
号１１によって選択される。ここで、メモリＡ９および
Ｂ１０は、それぞれ下位アドレス側のメモリ領域および
上位アドレス側のメモリ領域である。
されたＶＤＤ（電源）１３またはテスト信号２は、ＡＮ
Ｄ回路１２の他方の入力端子に入力され、最上位アドレ
ス信号４とともに、論理演算されＡＮＤ回路１２の出力
端子よりアドレステスト切換出力信号７として出力さ
れ、アドレスデコーダ回路５に入力される。アドレスデ
コーダ回路５は、メモリＡ９およびＢ１０と接続されて
いる。メモリＡ９およびＢ１０は、アドレスデコーダ回
路５の出力端子より出力されるアドレスデコーダ出力信
号１１によって選択される。ここで、メモリＡ９および
Ｂ１０は、それぞれ下位アドレス側のメモリ領域および
上位アドレス側のメモリ領域である。
【００３１】アドレスデコーダ回路５は、図２に示すよ
うに、１つのＰＭＯＳトランジスタ１５と複数の第１〜
第５のＮＭＯＳトランジスタ１６ａ〜１６ｅとが直列接
続された回路と、インバータ１７とを有しており、イン
バータ１７の出力端子よりメモリ選択信号であるアドレ
スデコーダ出力信号１１を出力する。ＰＭＯＳトランジ
スタ１５のソース端子は、ＶＤＤ（電源）１４に接続さ
れ、ＰＭＯＳトランジスタ１５のドレイン端子は、イン
バータ１７の入力端子および第１ＮＭＯＳトランジスタ
１６ａのドレイン端子に接続されており、ＰＭＯＳトラ
ンジスタ１５のゲート端子は、第５ＮＭＯＳトランジス
タ１６ｅのゲート端子に接続されている。
うに、１つのＰＭＯＳトランジスタ１５と複数の第１〜
第５のＮＭＯＳトランジスタ１６ａ〜１６ｅとが直列接
続された回路と、インバータ１７とを有しており、イン
バータ１７の出力端子よりメモリ選択信号であるアドレ
スデコーダ出力信号１１を出力する。ＰＭＯＳトランジ
スタ１５のソース端子は、ＶＤＤ（電源）１４に接続さ
れ、ＰＭＯＳトランジスタ１５のドレイン端子は、イン
バータ１７の入力端子および第１ＮＭＯＳトランジスタ
１６ａのドレイン端子に接続されており、ＰＭＯＳトラ
ンジスタ１５のゲート端子は、第５ＮＭＯＳトランジス
タ１６ｅのゲート端子に接続されている。
【００３２】第１〜第５の隣接するＮＭＯＳトランジス
タ１６ａ〜１６ｅでは、隣接するＮＭＯＳトランジスタ
のドレイン端子とソース端子とが接続され、第５ＮＭＯ
Ｓトランジスタ１６ｅのソース端子は、ＧＮＤに接続さ
れている。そして、ＰＭＯＳトランジスタ１５および第
５ＮＭＯＳトランジスタ１６ｅのゲート端子にはシステ
ムクロック信号５ａが入力され、第１〜第４のＮＭＯＳ
トランジスタ１６ａ〜１６ｄのゲート端子には、それぞ
れアドレス信号３ａ〜３ｃ、アドレステスト切換出力信
号７が入力される。ここで、アドレスデコーダ回路５で
は、アドレス信号３ａ〜３ｃおよびアドレステスト切換
出力信号７の４本の入力信号があり、それらの組合せに
応じて１６（２4）通りのアドレスデコーダ出力信号１
１が生成される。このため、アドレスデコーダ回路５の
出力端子には、１６（２4）通りのアドレスデコーダ出
力信号１１が出力できるように、１６本の配線が設けら
れている。
タ１６ａ〜１６ｅでは、隣接するＮＭＯＳトランジスタ
のドレイン端子とソース端子とが接続され、第５ＮＭＯ
Ｓトランジスタ１６ｅのソース端子は、ＧＮＤに接続さ
れている。そして、ＰＭＯＳトランジスタ１５および第
５ＮＭＯＳトランジスタ１６ｅのゲート端子にはシステ
ムクロック信号５ａが入力され、第１〜第４のＮＭＯＳ
トランジスタ１６ａ〜１６ｄのゲート端子には、それぞ
れアドレス信号３ａ〜３ｃ、アドレステスト切換出力信
号７が入力される。ここで、アドレスデコーダ回路５で
は、アドレス信号３ａ〜３ｃおよびアドレステスト切換
出力信号７の４本の入力信号があり、それらの組合せに
応じて１６（２4）通りのアドレスデコーダ出力信号１
１が生成される。このため、アドレスデコーダ回路５の
出力端子には、１６（２4）通りのアドレスデコーダ出
力信号１１が出力できるように、１６本の配線が設けら
れている。
【００３３】アドレスデコーダ回路５は、システムクロ
ック信号５ａがＨＩＧＨレベル状態となるエバリュエー
ト期間において、アドレス信号３ａ〜３ｃ、アドレステ
スト切換出力信号７の入力レベル状態の組合せに応じ
て、１６本のアドレスデコーダ出力信号１１の内のいず
れか１本のみがＨＩＧＨレベル状態となり、メモリＡ９
またはＢ１０の選択を行う。ここで、アドレステスト切
換出力信号７がＬＯＷレベル状態の場合は、メモリＡ９
内のメモリセルが選択され、アドレステスト切換出力信
号７がＨＩＧＨ状態の場合は、メモリＢ１０内のメモリ
セルが選択されるように、アドレステスト切換出力信号
７と、メモリＡ９およびメモリＢ１０との接続が設定さ
れている。これにより、アドレス信号３ａ〜３ｃの入力
レベル状態にかかわらず、アドレステスト切換出力信号
７の入力レベル状態により、メモリＡ９またはメモリＢ
１０に対する切り換えが可能になる。
ック信号５ａがＨＩＧＨレベル状態となるエバリュエー
ト期間において、アドレス信号３ａ〜３ｃ、アドレステ
スト切換出力信号７の入力レベル状態の組合せに応じ
て、１６本のアドレスデコーダ出力信号１１の内のいず
れか１本のみがＨＩＧＨレベル状態となり、メモリＡ９
またはＢ１０の選択を行う。ここで、アドレステスト切
換出力信号７がＬＯＷレベル状態の場合は、メモリＡ９
内のメモリセルが選択され、アドレステスト切換出力信
号７がＨＩＧＨ状態の場合は、メモリＢ１０内のメモリ
セルが選択されるように、アドレステスト切換出力信号
７と、メモリＡ９およびメモリＢ１０との接続が設定さ
れている。これにより、アドレス信号３ａ〜３ｃの入力
レベル状態にかかわらず、アドレステスト切換出力信号
７の入力レベル状態により、メモリＡ９またはメモリＢ
１０に対する切り換えが可能になる。
【００３４】次に、メモリ容量切換回路の動作を説明す
る。
る。
【００３５】マスクオプションスイッチ８がＶＤＤ１３
を選択し、マスクオプションスイッチ８の共通端子とＶ
ＤＤ端子とが接続されている場合、ＡＮＤ回路１２の一
方の入力端子には最上位アドレス信号４が入力され、他
方の入力端子には、ＶＤＤ１３が供給される。この場
合、ＡＮＤ回路１２内の論理演算にて、最上位アドレス
信号４が優先となり、ＡＮＤ回路１２の出力端子より最
上位アドレス信号４に基づくアドレステスト切換出力信
号７が出力される。
を選択し、マスクオプションスイッチ８の共通端子とＶ
ＤＤ端子とが接続されている場合、ＡＮＤ回路１２の一
方の入力端子には最上位アドレス信号４が入力され、他
方の入力端子には、ＶＤＤ１３が供給される。この場
合、ＡＮＤ回路１２内の論理演算にて、最上位アドレス
信号４が優先となり、ＡＮＤ回路１２の出力端子より最
上位アドレス信号４に基づくアドレステスト切換出力信
号７が出力される。
【００３６】最上位アドレス信号４がＨＩＧＨレベル状
態であれば、ＡＮＤ回路１２よりＨＩＧＨレベル状態の
アドレステスト切換出力信号７が出力され、アドレスデ
コーダ回路５の第４ＮＭＯＳトランジスタ１６ｄのゲー
ト端子に入力される。この時、システムクロック信号５
ａがＨＩＧＨレベル状態となるエバリュエート期間にお
いて、アドレス信号１より分岐し最上位以外のアドレス
信号３であるアドレス信号３ａ〜３ｃ等の入力信号の入
力レベル状態にかかわらず、アドレスデコーダ回路５か
ら出力されるアドレスデコーダ出力信号１１によって、
メモリＢ１０内のメモリセルが選択される。
態であれば、ＡＮＤ回路１２よりＨＩＧＨレベル状態の
アドレステスト切換出力信号７が出力され、アドレスデ
コーダ回路５の第４ＮＭＯＳトランジスタ１６ｄのゲー
ト端子に入力される。この時、システムクロック信号５
ａがＨＩＧＨレベル状態となるエバリュエート期間にお
いて、アドレス信号１より分岐し最上位以外のアドレス
信号３であるアドレス信号３ａ〜３ｃ等の入力信号の入
力レベル状態にかかわらず、アドレスデコーダ回路５か
ら出力されるアドレスデコーダ出力信号１１によって、
メモリＢ１０内のメモリセルが選択される。
【００３７】また、最上位アドレス信号４がＬＯＷレベ
ル状態であれば、ＡＮＤ回路１２よりＬＯＷレベル状態
のアドレステスト切換信号７は出力され、アドレスデコ
ーダ回路５に入力される。この時、システムクロック信
号５ａがＨＩＧＨレベル状態となるエバリュエート期間
において、アドレス信号１より分岐し最上位以外のアド
レス信号３であるアドレス信号３ａ〜３ｃ等の入力信号
の入力レベル状態にかかわらず、アドレスデコーダ回路
５から出力されるアドレスデコーダ出力信号１１によっ
て、メモリＡ９内のメモリセルが選択される。
ル状態であれば、ＡＮＤ回路１２よりＬＯＷレベル状態
のアドレステスト切換信号７は出力され、アドレスデコ
ーダ回路５に入力される。この時、システムクロック信
号５ａがＨＩＧＨレベル状態となるエバリュエート期間
において、アドレス信号１より分岐し最上位以外のアド
レス信号３であるアドレス信号３ａ〜３ｃ等の入力信号
の入力レベル状態にかかわらず、アドレスデコーダ回路
５から出力されるアドレスデコーダ出力信号１１によっ
て、メモリＡ９内のメモリセルが選択される。
【００３８】したがって、マスクオプションスイッチ８
がＶＤＤ１３を選択した場合には、最上位アドレス信号
４の入力レベル状態により、本発明のメモリ容量切換回
路は、メモリＡ９およびメモリＢ１０のどちらも選択可
能となる。
がＶＤＤ１３を選択した場合には、最上位アドレス信号
４の入力レベル状態により、本発明のメモリ容量切換回
路は、メモリＡ９およびメモリＢ１０のどちらも選択可
能となる。
【００３９】マスクオプションスイッチ８がテスト信号
２を選択し、マスクオプションスイッチ８の共通端子と
テスト端子とが接続されている場合、ＡＮＤ回路１２の
一方の入力端子には最上位アドレス信号４が入力され、
他方の入力端子には、テスト信号２が入力される。この
場合、テスト信号２がＨＩＧＨレベル状態では、ＡＮＤ
回路１２内の論理演算にて、最上位アドレス信号４が優
先となり、ＡＮＤ回路１２の出力端子より最上位アドレ
ス信号４に基づくアドレステスト切換出力信号７が出力
される。この結果、マスクオプションスイッチ８がテス
ト信号２を選択するとともに、テスト信号２がＨＩＧＨ
レベル状態の場合には、本発明のメモリ容量切換回路
は、メモリＡ９およびメモリＢ１０のどちらも選択可能
となる。尚、テスト信号２がＨＩＧＨレベル状態になる
のは、テストモードの場合であり、テストモードの場合
のみメモリ容量切換回路は、メモリＢ１０の選択が可能
となる。
２を選択し、マスクオプションスイッチ８の共通端子と
テスト端子とが接続されている場合、ＡＮＤ回路１２の
一方の入力端子には最上位アドレス信号４が入力され、
他方の入力端子には、テスト信号２が入力される。この
場合、テスト信号２がＨＩＧＨレベル状態では、ＡＮＤ
回路１２内の論理演算にて、最上位アドレス信号４が優
先となり、ＡＮＤ回路１２の出力端子より最上位アドレ
ス信号４に基づくアドレステスト切換出力信号７が出力
される。この結果、マスクオプションスイッチ８がテス
ト信号２を選択するとともに、テスト信号２がＨＩＧＨ
レベル状態の場合には、本発明のメモリ容量切換回路
は、メモリＡ９およびメモリＢ１０のどちらも選択可能
となる。尚、テスト信号２がＨＩＧＨレベル状態になる
のは、テストモードの場合であり、テストモードの場合
のみメモリ容量切換回路は、メモリＢ１０の選択が可能
となる。
【００４０】また、テスト信号２がＬＯＷレベル状態で
は、ＡＮＤ回路１２内の論理演算にて、テスト信号２が
優先となり、ＡＮＤ回路１２の出力端子よりテスト信号
２に基づくアドレステスト切換出力信号７が出力され
る。テスト信号２がＬＯＷレベル状態であれば、ＡＮＤ
回路１２よりＬＯＷレベル状態のアドレステスト切換出
力信号７が出力され、アドレスデコーダ回路５の第４Ｎ
ＭＯＳトランジスタ１６ｄのゲート端子に入力される。
この時、システムクロック信号５ａがＨＩＧＨレベル状
態となるエバリュエート期間において、アドレス信号１
より分岐し最上位以外のアドレス信号３であるアドレス
信号３ａ〜３ｃ等の入力信号の入力レベル状態にかかわ
らず、アドレスデコーダ回路５から出力されるアドレス
デコーダ出力信号１１によって、メモリＡ９内のメモリ
セルが選択される。尚、テスト信号２がＬＯＷレベル状
態になるのは、ノーマルモードの場合であり、ノーマル
モードの場合には、メモリ容量切換回路は、メモリＡ９
のみが選択可能となり、メモリＢ１０を選択できない。
は、ＡＮＤ回路１２内の論理演算にて、テスト信号２が
優先となり、ＡＮＤ回路１２の出力端子よりテスト信号
２に基づくアドレステスト切換出力信号７が出力され
る。テスト信号２がＬＯＷレベル状態であれば、ＡＮＤ
回路１２よりＬＯＷレベル状態のアドレステスト切換出
力信号７が出力され、アドレスデコーダ回路５の第４Ｎ
ＭＯＳトランジスタ１６ｄのゲート端子に入力される。
この時、システムクロック信号５ａがＨＩＧＨレベル状
態となるエバリュエート期間において、アドレス信号１
より分岐し最上位以外のアドレス信号３であるアドレス
信号３ａ〜３ｃ等の入力信号の入力レベル状態にかかわ
らず、アドレスデコーダ回路５から出力されるアドレス
デコーダ出力信号１１によって、メモリＡ９内のメモリ
セルが選択される。尚、テスト信号２がＬＯＷレベル状
態になるのは、ノーマルモードの場合であり、ノーマル
モードの場合には、メモリ容量切換回路は、メモリＡ９
のみが選択可能となり、メモリＢ１０を選択できない。
【００４１】したがって、マスクオプションスイッチ８
がテスト信号２を選択し、ノーマルモードとなるテスト
信号２がＬＯＷレベル状態の場合には、メモリ容量切換
回路は、メモリＡ９のみが選択可能となり、テストモー
ドとなるテスト信号２がＨＩＧＨレベル状態の場合に
は、メモリ容量切換回路は、メモリＡ９およびメモリＢ
１０のどちらも選択可能となる。
がテスト信号２を選択し、ノーマルモードとなるテスト
信号２がＬＯＷレベル状態の場合には、メモリ容量切換
回路は、メモリＡ９のみが選択可能となり、テストモー
ドとなるテスト信号２がＨＩＧＨレベル状態の場合に
は、メモリ容量切換回路は、メモリＡ９およびメモリＢ
１０のどちらも選択可能となる。
【００４２】以上、本発明のメモリ容量切換回路は、メ
モリＡ９およびメモリＢ１０の両方のメモリ領域を選択
し使用している場合、全メモリ領域のリード／ライトテ
ストが可能となる。また、このメモリ容量切換回路は、
メモリＡ９のみのメモリ領域を選択し使用している場合
でも、テストモードにて、メモリＢ１０を選択可能とな
るので、全メモリ領域のリード／ライトテストが可能と
なる。
モリＡ９およびメモリＢ１０の両方のメモリ領域を選択
し使用している場合、全メモリ領域のリード／ライトテ
ストが可能となる。また、このメモリ容量切換回路は、
メモリＡ９のみのメモリ領域を選択し使用している場合
でも、テストモードにて、メモリＢ１０を選択可能とな
るので、全メモリ領域のリード／ライトテストが可能と
なる。
【００４３】これにより、本発明のメモリ容量切換回路
は、ユーザの多様なメモリ容量の要求に対して、設計変
更等を行わずに容易に対応可能であり、メモリ領域での
故障検出率の低下も防止できる。
は、ユーザの多様なメモリ容量の要求に対して、設計変
更等を行わずに容易に対応可能であり、メモリ領域での
故障検出率の低下も防止できる。
【００４４】尚、本実施形態では、メモリＡ９およびメ
モリＢ１０の選択の切り換えを行うアドレステスト切換
出力信号７が、ＨＩＧＨレベル状態／ＬＯＷレベル状態
の１ビットであるために、メモリ容量を２分割しかでき
なかったが、アドレステスト切換出力信号７を多ビット
化して設定することによって、メモリの多分割が可能と
なり、ユーザの多様なメモリ容量の要求に対応可能とな
る。
モリＢ１０の選択の切り換えを行うアドレステスト切換
出力信号７が、ＨＩＧＨレベル状態／ＬＯＷレベル状態
の１ビットであるために、メモリ容量を２分割しかでき
なかったが、アドレステスト切換出力信号７を多ビット
化して設定することによって、メモリの多分割が可能と
なり、ユーザの多様なメモリ容量の要求に対応可能とな
る。
【００４５】
【発明の効果】本発明のシングルチップマイクロコンピ
ュータのメモリ容量切換回路は、電源信号またはテスト
信号とアドレス信号との論理演算によって、メモリ容量
の切り換えを行う切換信号のアドレステスト切り換え出
力信号を生成する生成手段であるアドレステスト切り換
え回路が設けられているために、メモリ容量を容易に切
り換え可能であるとともに、故障検出率の低下を防止で
きる。
ュータのメモリ容量切換回路は、電源信号またはテスト
信号とアドレス信号との論理演算によって、メモリ容量
の切り換えを行う切換信号のアドレステスト切り換え出
力信号を生成する生成手段であるアドレステスト切り換
え回路が設けられているために、メモリ容量を容易に切
り換え可能であるとともに、故障検出率の低下を防止で
きる。
【図１】本発明の実施形態であるシングルチップマイク
ロコンピュータのメモリ容量切換回路を示すブロック図
である。
ロコンピュータのメモリ容量切換回路を示すブロック図
である。
【図２】図１に示すアドレスデコーダ回路５の回路図で
ある。
ある。
【図３】従来のメモリ容量選択回路を示すブロック図で
ある。
ある。
１ アドレス信号
２ テスト信号
３ 最上位以外のアドレス信号
３ａ アドレス信号
３ｂ アドレス信号
３ｃ アドレス信号
４ 最上位アドレス信号
５ アドレスデコーダ回路
５ａ システムクロック信号
６ アドレステスト切換回路
７ アドレステスト切換出力信号
８ マスクオプション切換スイッチ
９ メモリＡ
１０ メモリＢ
１１ アドレスデコーダ出力信号１１
１２ ＡＮＤ回路１２
１３ ＶＤＤ（電源）
１４ ＶＤＤ（電源）
１５ ＰＭＯＳトランジスタ
１６ａ ＮＭＯＳトランジスタ
１６ｂ ＮＭＯＳトランジスタ
１６ｃ ＮＭＯＳトランジスタ
１６ｄ ＮＭＯＳトランジスタ
１６ｅ ＮＭＯＳトランジスタ
１７ インバータ
３１ リセット信号
３２ａ ＶＤＤ
３２ｂ ＶＤＤ
３３ ＧＮＤ
３４ マスクオプションスイッチ
３５ ＰＭＯＳトランジスタ
３６ ＮＭＯＳトランジスタ
３７ 入力信号
３８ ＮＯＲ回路
３９ 上位アドレス信号
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B018 GA03 JA22 NA01
5B060 MM15
5B062 AA10 CC01 DD05 GG04 JJ05
Claims (6)
- 【請求項１】 メモリ容量の全領域または一部の領域を
デコードするアドレスデコーダ回路を有するシングルチ
ップマイクロコンピュータのメモリ容量切換装置であっ
て、 電源信号またはテスト信号とアドレス信号との論理演算
によって、メモリ容量の切り換えを行う切換信号を生成
する生成手段が設けられていることを特徴とするシング
ルチップマイクロコンピュータのメモリ容量切換装置。 - 【請求項２】 前記生成手段は、マスクオプションスイ
ッチを有している請求項１に記載のシングルチップマイ
クロコンピュータのメモリ容量切換装置。 - 【請求項３】 前記切換信号は、前記アドレス信号また
は前記テスト信号に基づいて生成され、少なくとも１ビ
ットの信号である請求項１に記載のシングルチップマイ
クロコンピュータのメモリ容量切換装置。 - 【請求項４】 前記電源信号または前記テスト信号は、
前記マスクオプションスイッチによって選択される請求
項２に記載のシングルチップマイクロコンピュータのメ
モリ容量切換装置。 - 【請求項５】 前記アドレス信号が最上位アドレス信号
である請求項３に記載のシングルチップマイクロコンピ
ュータのメモリ容量切換装置。 - 【請求項６】 前記テスト信号がＨＩＧＨレベル状態の
場合は、テストモードであり、前記テスト信号がＬＯＷ
レベル状態の場合は、ノーマルモードである請求項３に
記載のシングルチップマイクロコンピュータのメモリ容
量切換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001386589A JP2003186860A (ja) | 2001-12-19 | 2001-12-19 | シングルチップマイクロコンピュータのメモリ容量切換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001386589A JP2003186860A (ja) | 2001-12-19 | 2001-12-19 | シングルチップマイクロコンピュータのメモリ容量切換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003186860A true JP2003186860A (ja) | 2003-07-04 |
Family
ID=27595700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001386589A Withdrawn JP2003186860A (ja) | 2001-12-19 | 2001-12-19 | シングルチップマイクロコンピュータのメモリ容量切換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003186860A (ja) |
-
2001
- 2001-12-19 JP JP2001386589A patent/JP2003186860A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |