JP2003188360A - 磁気メモリセル - Google Patents
磁気メモリセルInfo
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- JP2003188360A JP2003188360A JP2002312460A JP2002312460A JP2003188360A JP 2003188360 A JP2003188360 A JP 2003188360A JP 2002312460 A JP2002312460 A JP 2002312460A JP 2002312460 A JP2002312460 A JP 2002312460A JP 2003188360 A JP2003188360 A JP 2003188360A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/18—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using Hall-effect devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
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- Semiconductor Memories (AREA)
- Hall/Mr Elements (AREA)
- Thin Magnetic Films (AREA)
- Mram Or Spin Memory Techniques (AREA)
Abstract
(57)【要約】
【課題】 磁気メモリセルを提供する。
【解決手段】 容易な磁区壁の拡張と異常ホール効果と
に基づく磁気メモリデバイスが面に垂直な磁性かつ導電
性の要素（２）を含み、その要素がメモリノード（３）
を含んでいる。導電体（１２〜１５）がノード（３）を
囲むので、通電時にノード（３）の磁化状態を変化させ
るように磁界が発生される。メモリ状態「０」では、磁
区が要素（２）のテーパ部（５）内にピン止めされる。
デバイスに磁界が印加されると、磁区（D）がピン止め
されなくなり、ノード（３）中に延びて「１」状態を形
成する。磁化の状態はホールコンタクト（１１）により
感知される。電流パルス（Jc）が要素（２）を介して印
加されるので、ホール電圧が検知可能になる。
に基づく磁気メモリデバイスが面に垂直な磁性かつ導電
性の要素（２）を含み、その要素がメモリノード（３）
を含んでいる。導電体（１２〜１５）がノード（３）を
囲むので、通電時にノード（３）の磁化状態を変化させ
るように磁界が発生される。メモリ状態「０」では、磁
区が要素（２）のテーパ部（５）内にピン止めされる。
デバイスに磁界が印加されると、磁区（D）がピン止め
されなくなり、ノード（３）中に延びて「１」状態を形
成する。磁化の状態はホールコンタクト（１１）により
感知される。電流パルス（Jc）が要素（２）を介して印
加されるので、ホール電圧が検知可能になる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリアレイを含
んだメモリデバイスに特有な適用であるが、唯一の適用
でない磁気メモリセルに関する。
んだメモリデバイスに特有な適用であるが、唯一の適用
でない磁気メモリセルに関する。
【０００２】
【従来の技術】これまで、従来のダイナミックランダム
アクセスメモリ（DRAM）とハードディスクドライブに取
って代わるものとして、磁気ランダムアクセスメモリ
（MRAM）および強誘電体RAM（FRAM）を含めた不揮発性
ランダムアクセスメモリ（NVRAM）が提案されている。
M. N. Baibich, J.M. Broto, A. Fert, F. Nguyen van
Dau,F. Petroff, P. Erienne, G. Gruzet, A. Friedric
h, J. Chazelas らのPhys.Rev. Lett. 61, 2472 (1988)
に述べられているように、多層構造内の巨大磁気抵抗
（GMR）を利用した多数のデバイスが提案されている。
また、J. F. Bobo, F.B. Mancoff, K. Bessho, M. Shar
ma, K. Sin, D. Guarisco, S. X. Wang, B. M.Clemens
らのJ. Appl. Phys. 83 6685 (1998)に述べられている
ように、磁気トンネル接合内のトンネル磁気抵抗（TM
R）に基づいたデバイスも提案されている。これらのデ
バイスでは、情報は小さなパターン構造の磁化方向に基
づいて記憶され、抵抗を計測することで読み出される。
前述の記載において提案されたMRAMデバイスは、GMRま
たはTMR測定と共に、面内で磁化された磁性層を利用し
ている。
アクセスメモリ（DRAM）とハードディスクドライブに取
って代わるものとして、磁気ランダムアクセスメモリ
（MRAM）および強誘電体RAM（FRAM）を含めた不揮発性
ランダムアクセスメモリ（NVRAM）が提案されている。
M. N. Baibich, J.M. Broto, A. Fert, F. Nguyen van
Dau,F. Petroff, P. Erienne, G. Gruzet, A. Friedric
h, J. Chazelas らのPhys.Rev. Lett. 61, 2472 (1988)
に述べられているように、多層構造内の巨大磁気抵抗
（GMR）を利用した多数のデバイスが提案されている。
また、J. F. Bobo, F.B. Mancoff, K. Bessho, M. Shar
ma, K. Sin, D. Guarisco, S. X. Wang, B. M.Clemens
らのJ. Appl. Phys. 83 6685 (1998)に述べられている
ように、磁気トンネル接合内のトンネル磁気抵抗（TM
R）に基づいたデバイスも提案されている。これらのデ
バイスでは、情報は小さなパターン構造の磁化方向に基
づいて記憶され、抵抗を計測することで読み出される。
前述の記載において提案されたMRAMデバイスは、GMRま
たはTMR測定と共に、面内で磁化された磁性層を利用し
ている。
【０００３】F. G. Monzon, M. Johnson, M. L. Roukes
らのAppl. Phys. Lett. 71, 3087 (1997)に述べられて
いるように、本質的に二次元電子ガスの半導体多層内で
ホール効果測定を利用する他のMRAMデバイスが提案され
ている。
らのAppl. Phys. Lett. 71, 3087 (1997)に述べられて
いるように、本質的に二次元電子ガスの半導体多層内で
ホール効果測定を利用する他のMRAMデバイスが提案され
ている。
【０００４】
【発明が解決しようとする課題】面内で磁化された磁性
層を用いることで、デバイスを小型化するために達成可
能な規模縮小量に制限が課される。デバイスの境界で磁
化の磁気吹込みおよび吹出しによって発生される反磁界
の益々高まる影響により規模縮小が制限される。これに
より、セルの磁性が室温で不安定になる場合にはスーパ
ーパラメトリック限界に達するまで、セルサイズが減少
するにつれ、有効な磁気異方性が減少させられる。
層を用いることで、デバイスを小型化するために達成可
能な規模縮小量に制限が課される。デバイスの境界で磁
化の磁気吹込みおよび吹出しによって発生される反磁界
の益々高まる影響により規模縮小が制限される。これに
より、セルの磁性が室温で不安定になる場合にはスーパ
ーパラメトリック限界に達するまで、セルサイズが減少
するにつれ、有効な磁気異方性が減少させられる。
【０００５】
【課題を解決するための手段】この問題を解決する目的
で、本発明は磁気メモリセルを提供する。その磁気メモ
リセルは、細長い磁性かつ導電性の要素と、前記導電性
の要素に磁界を印加するための磁界発生デバイスと、前
記要素を横切って生じるホール電圧の検知を可能とする
ためのコンタクトとを備え、前記磁性かつ導電性の要素
を構成して、磁区を内部に誘導可能にすると共に、その
磁区壁用のピン止めを設け、それによって、前記磁区
が、前記磁界発生デバイスによって発生された磁界に依
存する第1の形状、または、第2の異なったピン止め形状
を採用し、電流が前記磁性かつ導電性の要素を流れる際
に、ホール電圧の第１および第２の異なる値がそれぞれ
の磁区壁の形状用に発生される。
で、本発明は磁気メモリセルを提供する。その磁気メモ
リセルは、細長い磁性かつ導電性の要素と、前記導電性
の要素に磁界を印加するための磁界発生デバイスと、前
記要素を横切って生じるホール電圧の検知を可能とする
ためのコンタクトとを備え、前記磁性かつ導電性の要素
を構成して、磁区を内部に誘導可能にすると共に、その
磁区壁用のピン止めを設け、それによって、前記磁区
が、前記磁界発生デバイスによって発生された磁界に依
存する第1の形状、または、第2の異なったピン止め形状
を採用し、電流が前記磁性かつ導電性の要素を流れる際
に、ホール電圧の第１および第２の異なる値がそれぞれ
の磁区壁の形状用に発生される。
【０００６】前記磁性かつ導電性の要素が、磁性材料か
らなる少なくとも１つの平坦な層から成り、その面に対
して横に、更に詳細には、その面に対して垂直に延びる
磁化の容易または好適な軸を前記平坦な層が備えること
もある。このように、反磁界の影響が横方向のセルサイ
ズに従来よりも著しく依存せず、小型化のためにセルの
規模縮小が容易になる。磁性材料からなる層が、非磁性
かつ導電性の材料からなる層の間に形成されることもあ
る。１つの物質構造がコバルトおよびプラチナからなる
層を備えていることもあり、その層が超格子として形成
されることもある。あるいは、τ-Mn0.6-XNiXAl0.4(X＜
０．０８)が用いられることもある。
らなる少なくとも１つの平坦な層から成り、その面に対
して横に、更に詳細には、その面に対して垂直に延びる
磁化の容易または好適な軸を前記平坦な層が備えること
もある。このように、反磁界の影響が横方向のセルサイ
ズに従来よりも著しく依存せず、小型化のためにセルの
規模縮小が容易になる。磁性材料からなる層が、非磁性
かつ導電性の材料からなる層の間に形成されることもあ
る。１つの物質構造がコバルトおよびプラチナからなる
層を備えていることもあり、その層が超格子として形成
されることもある。あるいは、τ-Mn0.6-XNiXAl0.4(X＜
０．０８)が用いられることもある。
【０００７】磁性かつ導電性の要素は、誘導される磁区
の形成を促進するように、低減される保磁力の領域を含
むこともある。低減された保磁力の領域は、たとえば高
い流動性のHe+イオンまたはGa+イオンを用いて集束イオ
ンビーム照射によって形成されることもある。
の形成を促進するように、低減される保磁力の領域を含
むこともある。低減された保磁力の領域は、たとえば高
い流動性のHe+イオンまたはGa+イオンを用いて集束イオ
ンビーム照射によって形成されることもある。
【０００８】
【発明の実施の形態】本発明をより完全に理解するため
に、添付の図面を参照しながら実施の形態を説明する。
に、添付の図面を参照しながら実施の形態を説明する。
【０００９】デバイスの概要
図１および図２を参照すると、本発明によるメモリセル
Cは、細長い磁性かつ導電性の要素すなわちストライプ
２によって覆われる面方位（０００１）のサファイア基
板１上に作成されている。そのストライプ２は、図２に
示すように、メモリノードとして作用する中央で卵形部
または略円形部３と、テーパ状エッジ６，６′を備える
テーパ部４，５とを含み、エッジ切れ目７，７′がテー
パ部４，５のそれぞれと中央円形部３との間に設けられ
るようにしている。
Cは、細長い磁性かつ導電性の要素すなわちストライプ
２によって覆われる面方位（０００１）のサファイア基
板１上に作成されている。そのストライプ２は、図２に
示すように、メモリノードとして作用する中央で卵形部
または略円形部３と、テーパ状エッジ６，６′を備える
テーパ部４，５とを含み、エッジ切れ目７，７′がテー
パ部４，５のそれぞれと中央円形部３との間に設けられ
るようにしている。
【００１０】磁性かつ導電性のストライプ２は、幅wが
１μｍ未満であり、面方位（０００１）のプラチナ（P
t）からなる薄い（５nm以下）中間バッファ層８から成
り、コバルト（Co）およびPtの層９，１０を交互に変え
ることにより覆われている。層９，１０の膜厚は２nm未
満であり、スパッタリング法により堆積されることもあ
る。こうして、非磁性かつ導電性のPt層と、磁性かつ導
電性のCo層とからなり、エッジ切れ目７，７′を含んだ
層状構造が作成される。
１μｍ未満であり、面方位（０００１）のプラチナ（P
t）からなる薄い（５nm以下）中間バッファ層８から成
り、コバルト（Co）およびPtの層９，１０を交互に変え
ることにより覆われている。層９，１０の膜厚は２nm未
満であり、スパッタリング法により堆積されることもあ
る。こうして、非磁性かつ導電性のPt層と、磁性かつ導
電性のCo層とからなり、エッジ切れ目７，７′を含んだ
層状構造が作成される。
【００１１】ホールコンタクト１１はノード３から−x
方向に横向きに延在している。コンタクト１１はPtのよ
うな導電性物質で形成され、以下に詳細に説明されるよ
うに、異常ホール効果（EHE）電圧を検知するのに用い
られる。絶縁材料たとえばSiO 2からなる層が、電流スト
ライプ２およびホールコンタクト１１を覆っている。
方向に横向きに延在している。コンタクト１１はPtのよ
うな導電性物質で形成され、以下に詳細に説明されるよ
うに、異常ホール効果（EHE）電圧を検知するのに用い
られる。絶縁材料たとえばSiO 2からなる層が、電流スト
ライプ２およびホールコンタクト１１を覆っている。
【００１２】ノード３は、十字形に配置された横向きの
導電性ストライプ１２〜１５の形状で磁界発生デバイス
によって囲まれている。その十字形配置は、矢印１６の
方向にストライプを通して電流が流れるときに、x-y平
面に垂直な磁界成分Hprepを発生させる。ストライプ１
２〜１５を流れる電流の複合効果によって、図３に概略
的に示された磁界が発生されることが分かる。このよう
に、ノード３の周囲では導体がヘルムホルツコイルのよ
うに作用して、基板１の面に通常向けられる垂直方向の
磁界成分を生成する。図１および２に示した座標系で
は、ストライプ１２〜１５はx-y平面に置かれ、垂直方
向の磁気成分の磁界ベクトルはz方向に延びている。
導電性ストライプ１２〜１５の形状で磁界発生デバイス
によって囲まれている。その十字形配置は、矢印１６の
方向にストライプを通して電流が流れるときに、x-y平
面に垂直な磁界成分Hprepを発生させる。ストライプ１
２〜１５を流れる電流の複合効果によって、図３に概略
的に示された磁界が発生されることが分かる。このよう
に、ノード３の周囲では導体がヘルムホルツコイルのよ
うに作用して、基板１の面に通常向けられる垂直方向の
磁界成分を生成する。図１および２に示した座標系で
は、ストライプ１２〜１５はx-y平面に置かれ、垂直方
向の磁気成分の磁界ベクトルはz方向に延びている。
【００１３】図３から分かるように、ストライプ１２〜
１５の十字形交点に囲まれた領域内の磁界強度は、囲ま
れた領域の範囲外のそれよりも大きいので、ストライプ
を配置することによって磁界がノード３に選択的に印加
可能となる。ストライプ１２，１３は基板１の範囲内で
ノード３およびホールコンタクト１１よりも下方に形成
され、通常、アルミニウムから形成されることもある。
ストライプ１４，１５はノード３の上方で絶縁層１２を
覆い、アルミニウムから形成されることもある。
１５の十字形交点に囲まれた領域内の磁界強度は、囲ま
れた領域の範囲外のそれよりも大きいので、ストライプ
を配置することによって磁界がノード３に選択的に印加
可能となる。ストライプ１２，１３は基板１の範囲内で
ノード３およびホールコンタクト１１よりも下方に形成
され、通常、アルミニウムから形成されることもある。
ストライプ１４，１５はノード３の上方で絶縁層１２を
覆い、アルミニウムから形成されることもある。
【００１４】ストライプ２のテーパ部５内の領域１７
は、ストライプのその他の部分よりも保磁力が非常に低
くなっている。この低保磁力の領域は、以下に説明され
るようにイオン照射によって形成される。
は、ストライプのその他の部分よりも保磁力が非常に低
くなっている。この低保磁力の領域は、以下に説明され
るようにイオン照射によって形成される。
【００１５】書き込みデータ
データを記憶するために、電流が磁界発生ストライプ１
２〜１５に矢印１６の方向へ印加され、導電性ストライ
プ２の磁性を変化させるようにする。電流がストライプ
２を流れる際に、ストライプ２の磁気状態に依存してEH
E電圧がホールコンタクト１１内で発生される。EHE電圧
のレベルは、印加された磁界の結果として、ストライプ
２内に誘導される磁区の形状に依存する。このことが、
図４〜図７を参照して、より詳細に説明されるだろう。
図７Aのパルス１８で示されるように、z方向すなわち磁
気ストライプ２を含むx-y平面と垂直方向にストライプ
２の磁性を飽和させるために強い負の磁界パルスを印加
することにより、メモリセルが初期化される。その後、
弱い正の磁界パルスが印加される。すなわち、図７Ａの
参照番号１９が+ｚ方向に印加される。この弱い正の磁
界が、図４に示す領域１７内で磁区の核生成を促進す
る。この磁区の磁性は、初期化されたストライプ２の他
の部分と比べて反転されている。磁区は、保磁力の減じ
られた領域１７の範囲内で優先的に核となる。結果とし
て得られた領域Dは、厚さ数nmであり、むしろ石鹸のあ
わのように振る舞う磁区壁DWによって画定される。磁区
壁は、図５に示すように、ピン止めされるまで領域１７
内の核生成の中心から外側に広がることにより、その表
面（磁区壁の長さ）を常に最小にしようとする。そのピ
ン止めはエッジ切れ目７によって作り出される。これ
は、「０」が記憶されたメモリ状態に相当する。
２〜１５に矢印１６の方向へ印加され、導電性ストライ
プ２の磁性を変化させるようにする。電流がストライプ
２を流れる際に、ストライプ２の磁気状態に依存してEH
E電圧がホールコンタクト１１内で発生される。EHE電圧
のレベルは、印加された磁界の結果として、ストライプ
２内に誘導される磁区の形状に依存する。このことが、
図４〜図７を参照して、より詳細に説明されるだろう。
図７Aのパルス１８で示されるように、z方向すなわち磁
気ストライプ２を含むx-y平面と垂直方向にストライプ
２の磁性を飽和させるために強い負の磁界パルスを印加
することにより、メモリセルが初期化される。その後、
弱い正の磁界パルスが印加される。すなわち、図７Ａの
参照番号１９が+ｚ方向に印加される。この弱い正の磁
界が、図４に示す領域１７内で磁区の核生成を促進す
る。この磁区の磁性は、初期化されたストライプ２の他
の部分と比べて反転されている。磁区は、保磁力の減じ
られた領域１７の範囲内で優先的に核となる。結果とし
て得られた領域Dは、厚さ数nmであり、むしろ石鹸のあ
わのように振る舞う磁区壁DWによって画定される。磁区
壁は、図５に示すように、ピン止めされるまで領域１７
内の核生成の中心から外側に広がることにより、その表
面（磁区壁の長さ）を常に最小にしようとする。そのピ
ン止めはエッジ切れ目７によって作り出される。これ
は、「０」が記憶されたメモリ状態に相当する。
【００１６】メモリノードに「１」状態を書き込むため
に、図７Aの参照番号２０で示されるように、より強い
正の（+z）磁界パルスを印加する。より強い磁界が
「０」状態用のピン止めの影響を抑え、その結果とし
て、磁区壁DWが、切れ目７によって作り出されたピン止
めを越えて延び、円形のノード領域３を満たし、切れ目
７′によってピン止めされる。
に、図７Aの参照番号２０で示されるように、より強い
正の（+z）磁界パルスを印加する。より強い磁界が
「０」状態用のピン止めの影響を抑え、その結果とし
て、磁区壁DWが、切れ目７によって作り出されたピン止
めを越えて延び、円形のノード領域３を満たし、切れ目
７′によってピン止めされる。
【００１７】「１」状態を書き込むために用いられたも
のと好適には同等な強さの負の磁界パルスを、すなわ
ち、図７Aに示すパルス２１を印加することによって、
「０」状態を再び書き込むことができる。負に進む（-
z）磁界が領域Dおよびその磁区壁DWの縮小をもたらし、
図５に示すように、磁区Dが切れ目７によって再びピン
止めされるようになる。図５および図6の比較から分か
ることは、エッジ切れ目７またはエッジ切れ目７′の何
れかによってピン止めされた磁区の結果として、メモリ
ノード３内のPt/Co層の磁性が、図５に示す「０」状態
と図６に示す「１」状態との間で反転されることであ
る。従って、結果として得られた磁界ベクトルがストラ
イプ２の面に対して垂直に延びている状態で、ノード３
のうち結果として得られた磁性は、「０」状態に対する
反転向きと「１」状態に対する反転向きとの間で交換さ
れる。
のと好適には同等な強さの負の磁界パルスを、すなわ
ち、図７Aに示すパルス２１を印加することによって、
「０」状態を再び書き込むことができる。負に進む（-
z）磁界が領域Dおよびその磁区壁DWの縮小をもたらし、
図５に示すように、磁区Dが切れ目７によって再びピン
止めされるようになる。図５および図6の比較から分か
ることは、エッジ切れ目７またはエッジ切れ目７′の何
れかによってピン止めされた磁区の結果として、メモリ
ノード３内のPt/Co層の磁性が、図５に示す「０」状態
と図６に示す「１」状態との間で反転されることであ
る。従って、結果として得られた磁界ベクトルがストラ
イプ２の面に対して垂直に延びている状態で、ノード３
のうち結果として得られた磁性は、「０」状態に対する
反転向きと「１」状態に対する反転向きとの間で交換さ
れる。
【００１８】ノード３の状態は、コンタクト１１上のホ
ール電圧を測定することで読み出すことができる。電流
Jcはストライプ２に印加される。その電流は、最大１０
7A/cm2の電流密度、最大０．５ｖの直流電流（ｄ.
ｃ）、最大５００MHｚの周波数（ｆ）を有する電流パル
ス、または、最大１０7A/cm2の電流密度、最大１ｍｓの
τを有する単純な単一電流パルスから成ることもある。
結果的にノード３の磁性状態が、電流パルスに応じてコ
ンタクト１１上で発展させられるホール電圧となり、そ
のホール電圧はノード３の磁性状態に依存する。従っ
て、図５に示す「０」状態に対して相対的に低いホール
電圧が生成され、一方、図６に示す「１」状態に対して
相対的に高いホール電圧が生成される。ここで説明され
る相対的に小さな寸法および磁界強度を使って、異常ホ
ール効果が優勢であり、従来のホール抵抗は優勢な要素
ではない。セルの検知可能なホール信号はVH＝２IPH/ｔ
のおよそ７５％であり、ここにIは印加される電流、ｔ
は膜厚、PHは(異常)ホール抵抗であり、温度に依存する
物質の定数である。係数２は、印加される磁界に関し
て、非平行方向から平行方向へ磁性方位の変化により決
まる。電流密度ｊ＝ｌ(ｔ,ｄ c)は、サンプルが操作中に
熱破壊を起こさないように調整されるべきであり、通常
ではパルス電流に対して５×１０7A/cm2を越えるべきで
ない。
ール電圧を測定することで読み出すことができる。電流
Jcはストライプ２に印加される。その電流は、最大１０
7A/cm2の電流密度、最大０．５ｖの直流電流（ｄ.
ｃ）、最大５００MHｚの周波数（ｆ）を有する電流パル
ス、または、最大１０7A/cm2の電流密度、最大１ｍｓの
τを有する単純な単一電流パルスから成ることもある。
結果的にノード３の磁性状態が、電流パルスに応じてコ
ンタクト１１上で発展させられるホール電圧となり、そ
のホール電圧はノード３の磁性状態に依存する。従っ
て、図５に示す「０」状態に対して相対的に低いホール
電圧が生成され、一方、図６に示す「１」状態に対して
相対的に高いホール電圧が生成される。ここで説明され
る相対的に小さな寸法および磁界強度を使って、異常ホ
ール効果が優勢であり、従来のホール抵抗は優勢な要素
ではない。セルの検知可能なホール信号はVH＝２IPH/ｔ
のおよそ７５％であり、ここにIは印加される電流、ｔ
は膜厚、PHは(異常)ホール抵抗であり、温度に依存する
物質の定数である。係数２は、印加される磁界に関し
て、非平行方向から平行方向へ磁性方位の変化により決
まる。電流密度ｊ＝ｌ(ｔ,ｄ c)は、サンプルが操作中に
熱破壊を起こさないように調整されるべきであり、通常
ではパルス電流に対して５×１０7A/cm2を越えるべきで
ない。
【００１９】Pt/Co/Pt層構造およびCo/Pt超格子におけ
るPHの典型的な値は、J. Caulet, C.Train, V. Mathet,
R. Laval, B. Bartenlian, P. Veillet, K. Le Dang,
C. Chappertおよび C. L. Canedy, X. W. Liおよび Gan
g Xiao によるPhys. Rev. B62 508(2000)に述べられて
いるように、およそ０．６μΩcmである。この値は、ホ
ールコンタクト１１での3mvの「１」状態と「０」状態
との間の最大信号変化に相当する。
るPHの典型的な値は、J. Caulet, C.Train, V. Mathet,
R. Laval, B. Bartenlian, P. Veillet, K. Le Dang,
C. Chappertおよび C. L. Canedy, X. W. Liおよび Gan
g Xiao によるPhys. Rev. B62 508(2000)に述べられて
いるように、およそ０．６μΩcmである。この値は、ホ
ールコンタクト１１での3mvの「１」状態と「０」状態
との間の最大信号変化に相当する。
【００２０】図７Bは、図７Aに示した一連の磁界パルス
１８〜２１に応じてコンタクト１１で展開されたEHE電
圧を例示している。操作中の温度の範囲に関して、デバ
イスの操作温度の上昇に伴い、磁区壁速度と異常ホール
抵抗との両方が増加する。これらの傾向は、「０」状態
と「１」状態との間で交換速度を向上させること、そし
て信号レベルを増加することによって、デバイスの操作
特性を向上させる。しかしながら、書き込まれたデータ
の安定性に相当する磁区壁のピン止め強度が、温度の上
昇につれて、減少する。デバイスの作業温度は室温に近
く、メモリノードに用いられる磁性層構造の適切な選択
によって最適化することができる。
１８〜２１に応じてコンタクト１１で展開されたEHE電
圧を例示している。操作中の温度の範囲に関して、デバ
イスの操作温度の上昇に伴い、磁区壁速度と異常ホール
抵抗との両方が増加する。これらの傾向は、「０」状態
と「１」状態との間で交換速度を向上させること、そし
て信号レベルを増加することによって、デバイスの操作
特性を向上させる。しかしながら、書き込まれたデータ
の安定性に相当する磁区壁のピン止め強度が、温度の上
昇につれて、減少する。デバイスの作業温度は室温に近
く、メモリノードに用いられる磁性層構造の適切な選択
によって最適化することができる。
【００２１】デバイス製造
ここで、デバイスの製造が、図８を参照して説明され
る。図８Aを参照すると、溝２２，２３，２４を設ける
ために、サファイア基板１が電子ビームリソグラフィお
よびエッチングを施される。溝２２，２３は、図１に示
した最下段の導電性ストライプ１２，１３の位置に対応
する。溝２４は、ホールコンタクト１１に接続される導
体２５の位置に対応する。その後、適切な導電性料たと
えばアルミニウムが溝２２，２３，２４内にスパッタリ
ングされる。そうして、基板１の上面２６を適切な従来
の方法により研磨して、図８Aに示すような構成を提供
する。
る。図８Aを参照すると、溝２２，２３，２４を設ける
ために、サファイア基板１が電子ビームリソグラフィお
よびエッチングを施される。溝２２，２３は、図１に示
した最下段の導電性ストライプ１２，１３の位置に対応
する。溝２４は、ホールコンタクト１１に接続される導
体２５の位置に対応する。その後、適切な導電性料たと
えばアルミニウムが溝２２，２３，２４内にスパッタリ
ングされる。そうして、基板１の上面２６を適切な従来
の方法により研磨して、図８Aに示すような構成を提供
する。
【００２２】次に、図８Bに示すように、Ptバッファ層
８とCo-Pt層９，１０とがスパッタリングによって堆積
される。Ptの面方位（１１１）は、サファイアAｌ2O3の
面方位（０００１）の面上でエピタキシャル成長でき
る。参考文献は、R. Farrow, G.R. Harp, R.F. Marks,
T. A. Rabedeau, M. F. Toney, D. Weller, S. S. P. P
arkin, J. CrystによるGrowth 122, 47(1993)である。
表面２６をスパッタリング工程用に準備するために、NH
4OH（２８％）：H2O2（３０％）：H2O（１：１：１０
０）の溶液に基板を２分間浸すことにより、層８，９，
１０の堆積に先立って化学表面再構成が実行される。エ
タノールと水でゆすいだ後、基板が窒素ガス中で乾燥さ
れ、スパッタリングチャンバ（図示せず）内に導入さ
れ、６５０℃で２０分間アニールされる。
８とCo-Pt層９，１０とがスパッタリングによって堆積
される。Ptの面方位（１１１）は、サファイアAｌ2O3の
面方位（０００１）の面上でエピタキシャル成長でき
る。参考文献は、R. Farrow, G.R. Harp, R.F. Marks,
T. A. Rabedeau, M. F. Toney, D. Weller, S. S. P. P
arkin, J. CrystによるGrowth 122, 47(1993)である。
表面２６をスパッタリング工程用に準備するために、NH
4OH（２８％）：H2O2（３０％）：H2O（１：１：１０
０）の溶液に基板を２分間浸すことにより、層８，９，
１０の堆積に先立って化学表面再構成が実行される。エ
タノールと水でゆすいだ後、基板が窒素ガス中で乾燥さ
れ、スパッタリングチャンバ（図示せず）内に導入さ
れ、６５０℃で２０分間アニールされる。
【００２３】2種類の異なったスパッタリング技術を利
用して基板上にPt-Co膜を作製する。初めにPtバッファ
層８を堆積するために、直流電流（DC）スパッタリング
が用いられるのに対し、高周波（RF）スパッタリングを
利用してCoおよびPt層９，１０を堆積する。
用して基板上にPt-Co膜を作製する。初めにPtバッファ
層８を堆積するために、直流電流（DC）スパッタリング
が用いられるのに対し、高周波（RF）スパッタリングを
利用してCoおよびPt層９，１０を堆積する。
【００２４】Pt層１０の堆積に関して、スパッタリング
ターゲットとしてマグネトロンカソードが用いられ、結
果として生じるプラズマが、ターゲット近傍の磁界によ
り閉じ込められ、堆積効率を高めると共に膜成長を最適
化する。Co膜９の堆積に関して、Coが強磁性物質である
から、ターゲットが磁束を集めると共に、マグネトロン
効果が用いられない。従って、Coは標準のRFダイオード
技術を用いてスパッタリングされる。
ターゲットとしてマグネトロンカソードが用いられ、結
果として生じるプラズマが、ターゲット近傍の磁界によ
り閉じ込められ、堆積効率を高めると共に膜成長を最適
化する。Co膜９の堆積に関して、Coが強磁性物質である
から、ターゲットが磁束を集めると共に、マグネトロン
効果が用いられない。従って、Coは標準のRFダイオード
技術を用いてスパッタリングされる。
【００２５】層の薄膜堆積は、４つの連続した工程で行
われる。最初に、アルゴン圧力５×１０-3ｍｂおよび基
板温度６１０℃で、成長速度２．５Å/ｓのDCマグネト
ロンスパッタリングを用いて４０Åの膜厚まで、バッフ
ァ層８がサファイア基板上でエピタキシャル成長させら
れる。このような技術により、Ptの面方位（１１１）と
Aｌ2O3の面方位（０００１）との間のミスマッチは１％
未満になる。従って、結果として得られたバッファ層８
は、面方位（１１１）に織られた多結晶層から成り、そ
の多結晶層は、原子間力顕微鏡を用いて測定すると２〜
３Åの表面粗さを有する状態で、平坦で切れ目がない。
われる。最初に、アルゴン圧力５×１０-3ｍｂおよび基
板温度６１０℃で、成長速度２．５Å/ｓのDCマグネト
ロンスパッタリングを用いて４０Åの膜厚まで、バッフ
ァ層８がサファイア基板上でエピタキシャル成長させら
れる。このような技術により、Ptの面方位（１１１）と
Aｌ2O3の面方位（０００１）との間のミスマッチは１％
未満になる。従って、結果として得られたバッファ層８
は、面方位（１１１）に織られた多結晶層から成り、そ
の多結晶層は、原子間力顕微鏡を用いて測定すると２〜
３Åの表面粗さを有する状態で、平坦で切れ目がない。
【００２６】次に、この後に成長させるCo層で界面の質
を最適化するために、５ÅのPt層が、成長速度０．２Å
および基板温度３００℃におけるRFモードでスパッタリ
ングされる。その直後に、同一のスパッタリング条件、
すなわち基板温度３００℃および成長速度０．２Åを維
持して、RFスパッタリングによりCoおよびPt層９，１０
が連続して堆積される。この工程を繰り返して層９，１
０の連続したペアを作製するようにする。３nmオーダー
の膜厚を有する最後のPtキャップ層がCo-Pt層構造を覆
っている。結果として得られる構造体が、[Pt(14Å)-Co
(3Å)]m<10-Pt(14Å)の多層構造から成ることもある。
を最適化するために、５ÅのPt層が、成長速度０．２Å
および基板温度３００℃におけるRFモードでスパッタリ
ングされる。その直後に、同一のスパッタリング条件、
すなわち基板温度３００℃および成長速度０．２Åを維
持して、RFスパッタリングによりCoおよびPt層９，１０
が連続して堆積される。この工程を繰り返して層９，１
０の連続したペアを作製するようにする。３nmオーダー
の膜厚を有する最後のPtキャップ層がCo-Pt層構造を覆
っている。結果として得られる構造体が、[Pt(14Å)-Co
(3Å)]m<10-Pt(14Å)の多層構造から成ることもある。
【００２７】J. Wunderlich, Ph. D. Thesis,のInstitu
t d'Electronique Fondamentale (Universite Paris-Su
d, Orsay-France)およびMax Planck Institut fur Mikr
ostrukturphysik (Halle-Germany), ISBN 3-8265-9110-
0, (2000)に述べられているように、０．２Å/sオーダ
ーの低スパッタリング成長速度でRFスパッタリングを用
いることにより、CoとPtとが著しく混合することなく高
品質の膜が形成される。次に、高解像度の電子ビームリ
ソグラフィを用いて、スパッタリングにより堆積された
層を細長いストライプ２の形に成形する。ストライプ２
の領域２a，２b（図２）がそれぞれPt層のみから成り、
そして、Co-Pt層構造が領域３，４，５内でのみ構成さ
れるように、スパッタリングが実行される。
t d'Electronique Fondamentale (Universite Paris-Su
d, Orsay-France)およびMax Planck Institut fur Mikr
ostrukturphysik (Halle-Germany), ISBN 3-8265-9110-
0, (2000)に述べられているように、０．２Å/sオーダ
ーの低スパッタリング成長速度でRFスパッタリングを用
いることにより、CoとPtとが著しく混合することなく高
品質の膜が形成される。次に、高解像度の電子ビームリ
ソグラフィを用いて、スパッタリングにより堆積された
層を細長いストライプ２の形に成形する。ストライプ２
の領域２a，２b（図２）がそれぞれPt層のみから成り、
そして、Co-Pt層構造が領域３，４，５内でのみ構成さ
れるように、スパッタリングが実行される。
【００２８】図８Bに示すように、SiO2のような絶縁材
料から成る領域２６が、ストライプ２と導体２５との間
に、従来のスパッタリングおよび電子ビームリソグラフ
ィ技術によって堆積される。
料から成る領域２６が、ストライプ２と導体２５との間
に、従来のスパッタリングおよび電子ビームリソグラフ
ィ技術によって堆積される。
【００２９】それから、図８Cに示すように、ストライ
プ２および埋め込み導体２５と電気的に接続を形成する
ように、ホールコンタクト１１が、ちょうど説明した技
術に従ってPtスパッタリングにより形成される。その
後、図８Dに示すように、さらなる絶縁材料１２、通常
はSiO2が、形成された構造の上にスパッタリングされ
る。次に、従来のリソグラフィおよびスパッタリング技
術を用いて、上方の導電性ストライプ１４，１５が堆積
されて図８Eに示す構造を達成する。その図８Eの構造は
図１に対応する。
プ２および埋め込み導体２５と電気的に接続を形成する
ように、ホールコンタクト１１が、ちょうど説明した技
術に従ってPtスパッタリングにより形成される。その
後、図８Dに示すように、さらなる絶縁材料１２、通常
はSiO2が、形成された構造の上にスパッタリングされ
る。次に、従来のリソグラフィおよびスパッタリング技
術を用いて、上方の導電性ストライプ１４，１５が堆積
されて図８Eに示す構造を達成する。その図８Eの構造は
図１に対応する。
【００３０】He+またはGe+イオンを用いた集束イオンビ
ームリソグラフィを使って低減された保磁力の領域１７
を作り出し、デバイス内に磁区D用の人工的な核生成中
心点を設けるようにする。C. Chappert等によるScience
280, 1919 (1998) 、および、T. Aign, P. Meyer, S.
Lemerie, J. -P. Jamet, J. Ferre, V. Mathet, C. Cha
ppert, J. Gierak, C. Vieu, F. Rousseaux, H. Launoi
s, H. BernasによるPhys. Rev. Lett. 81, 5656 (1998)
に述べられているように、Co/Pt界面の混合を誘導する
ことにより、照射が領域１７の磁気特性を幾分変える。
従って、C. Vieu, J. Guerack, H. Launois, T. Aign,
P. Meyer, J. -P. Jamet, J. Ferre, C.Chappert, V. M
athet, H. Bernas, によるMicroelectronic Engineerin
g 53, 191 (2000)に述べられているように、照射を受け
ない領域と比較して、キュリー温度だけでなく保磁力場
も減少される。領域１７はストライプ２のテーパ部５内
に図示され、そして一方、それが他の位置、たとえばテ
ーパ部４内に配置され得ることが理解される。
ームリソグラフィを使って低減された保磁力の領域１７
を作り出し、デバイス内に磁区D用の人工的な核生成中
心点を設けるようにする。C. Chappert等によるScience
280, 1919 (1998) 、および、T. Aign, P. Meyer, S.
Lemerie, J. -P. Jamet, J. Ferre, V. Mathet, C. Cha
ppert, J. Gierak, C. Vieu, F. Rousseaux, H. Launoi
s, H. BernasによるPhys. Rev. Lett. 81, 5656 (1998)
に述べられているように、Co/Pt界面の混合を誘導する
ことにより、照射が領域１７の磁気特性を幾分変える。
従って、C. Vieu, J. Guerack, H. Launois, T. Aign,
P. Meyer, J. -P. Jamet, J. Ferre, C.Chappert, V. M
athet, H. Bernas, によるMicroelectronic Engineerin
g 53, 191 (2000)に述べられているように、照射を受け
ない領域と比較して、キュリー温度だけでなく保磁力場
も減少される。領域１７はストライプ２のテーパ部５内
に図示され、そして一方、それが他の位置、たとえばテ
ーパ部４内に配置され得ることが理解される。
【００３１】前述から理解されることは、本発明による
メモリセルが、ナノ構造媒体内で、特に磁性反転処理を
実施可能なPt/Co/Pt層構造内で、単一の磁区壁DWの形状
に対応させて情報を記憶することである。膜面に垂直な
容易磁化軸を有する薄いPt/Co膜およびそれに類似した
薄層構造内での磁性反転処理についての詳細な研究は、
S. Lemerle, PhD. ThesisのUniversite Paris XI, Orsa
y (1998)およびJ. -P. Jamet, S. Lemerle, P. Meyer,
J. FerreによるPhys. Rev. B57, 14319 (1998)に述べ
られている。図５および図６を参照して説明されたよう
に、磁性反転は、磁区壁により限界を定められた逆磁性
の磁区を核とすることよって始まり、磁区壁の拡大によ
る磁区の成長により継続する。
メモリセルが、ナノ構造媒体内で、特に磁性反転処理を
実施可能なPt/Co/Pt層構造内で、単一の磁区壁DWの形状
に対応させて情報を記憶することである。膜面に垂直な
容易磁化軸を有する薄いPt/Co膜およびそれに類似した
薄層構造内での磁性反転処理についての詳細な研究は、
S. Lemerle, PhD. ThesisのUniversite Paris XI, Orsa
y (1998)およびJ. -P. Jamet, S. Lemerle, P. Meyer,
J. FerreによるPhys. Rev. B57, 14319 (1998)に述べ
られている。図５および図６を参照して説明されたよう
に、磁性反転は、磁区壁により限界を定められた逆磁性
の磁区を核とすることよって始まり、磁区壁の拡大によ
る磁区の成長により継続する。
【００３２】すでに説明したように、分かったことは、
磁区Dが二次元の石鹸のあわのように振る舞い、常にそ
の表面積を最小にしようとし、それによってピン止めを
受けることである。ピン止めは、図２に示された切れ目
７，７′に接触する磁区の振る舞いと同様に石鹸の泡の
ためであることがあり、また、尖った切れ目７，７′の
領域内で発生する消磁エネルギー密度の不均一性のため
であることもある。このことは、J. Wunderlich, Ph.
D. Thesis,のInstitut d'Electronique Fondamentale
(Universite Paris-Sud, Orsay-France)、および、Max
Planck Institutfur Mikrostrukturphysik (Halle-Germ
any), ISBN 3-8265-9110-0, (2001)の中で詳しく論じら
れている。
磁区Dが二次元の石鹸のあわのように振る舞い、常にそ
の表面積を最小にしようとし、それによってピン止めを
受けることである。ピン止めは、図２に示された切れ目
７，７′に接触する磁区の振る舞いと同様に石鹸の泡の
ためであることがあり、また、尖った切れ目７，７′の
領域内で発生する消磁エネルギー密度の不均一性のため
であることもある。このことは、J. Wunderlich, Ph.
D. Thesis,のInstitut d'Electronique Fondamentale
(Universite Paris-Sud, Orsay-France)、および、Max
Planck Institutfur Mikrostrukturphysik (Halle-Germ
any), ISBN 3-8265-9110-0, (2001)の中で詳しく論じら
れている。
【００３３】すでに説明したように、図５および図６に
示した「０」状態および「１」状態に対して磁区Dの異
なった形状が、コンタクト１１上のホール電圧における
異なったレベルを作り出す。説明されたデバイスでは、
異常ホール効果が優勢に立つ。EHEを引き起こす２種類
のメカニズムは識別され、すなわち、スキュー(skew)散
乱とサイドジャンプ散乱である。スキュー散乱はJ.Smit
によるPhysica 24, 39(1958)に記載されている。サイド
ジャンプ散乱はL. BergerによるPhys. Rev. B2 4559 (1
970)に記載されている。これら２つのメカニズムは，ス
ピン軌道カップリングの存在下でスピン偏極電子におけ
るスピン依存非対称散乱から生じる。Coのような遷移金
属の磁性がそのd電子のスピン偏極のためであるから、
これらの伝導電子におけるスピン偏極の平均的な方位が
包括的な磁性を決定する。二次元の磁性層構造における
面内電流が面に垂直な成分に関してスピン偏極されるか
ら、EHEは面に垂直な磁性層構造における実際の磁性分
布に依存する。
示した「０」状態および「１」状態に対して磁区Dの異
なった形状が、コンタクト１１上のホール電圧における
異なったレベルを作り出す。説明されたデバイスでは、
異常ホール効果が優勢に立つ。EHEを引き起こす２種類
のメカニズムは識別され、すなわち、スキュー(skew)散
乱とサイドジャンプ散乱である。スキュー散乱はJ.Smit
によるPhysica 24, 39(1958)に記載されている。サイド
ジャンプ散乱はL. BergerによるPhys. Rev. B2 4559 (1
970)に記載されている。これら２つのメカニズムは，ス
ピン軌道カップリングの存在下でスピン偏極電子におけ
るスピン依存非対称散乱から生じる。Coのような遷移金
属の磁性がそのd電子のスピン偏極のためであるから、
これらの伝導電子におけるスピン偏極の平均的な方位が
包括的な磁性を決定する。二次元の磁性層構造における
面内電流が面に垂直な成分に関してスピン偏極されるか
ら、EHEは面に垂直な磁性層構造における実際の磁性分
布に依存する。
【００３４】PtおよびAuのような、強いスピン軌道相互
作用を有する材料が高い異常ホール信号を呈することが
分かり、そして、フォノン(phonon)散乱の増加による温
度でホール抵抗の増大が発生することが実験により明ら
かとなっている。従って、本発明によるデバイスでは、
材料および条件を適切に選択することで、EHE抵抗を最
適化できる。
作用を有する材料が高い異常ホール信号を呈することが
分かり、そして、フォノン(phonon)散乱の増加による温
度でホール抵抗の増大が発生することが実験により明ら
かとなっている。従って、本発明によるデバイスでは、
材料および条件を適切に選択することで、EHE抵抗を最
適化できる。
【００３５】メモリセルアレイ
ここで図９を参照し、本発明によるメモリセルアレイの
一例が示される。デバイスの原理が一層大きなセルアレ
イに及び得ることが理解されるけれども、そのメモリセ
ルの一例は２×２配列のメモリセルCから成る。セルC11
は図２のセルCに対応し、アレイ内のセルは全て同一の
構造を有している。各メモリセルCは、上方導電性スト
ライプ１４，１５，２８と下方導電性ストライプ１２，
１３，２７とによって規定される自己自身の磁界発生デ
バイスを設けられ、上方および下方導電性ストライプは
電流供給回路２９，３０，３１，３２によって通電され
る。従って、ストライプを適切に通電することにより、
１つの磁界をメモリセル個々に適用できて、それらを
「０」のメモリ状態と「１」のメモリ状態との間で選択
的に交換可能となる。
一例が示される。デバイスの原理が一層大きなセルアレ
イに及び得ることが理解されるけれども、そのメモリセ
ルの一例は２×２配列のメモリセルCから成る。セルC11
は図２のセルCに対応し、アレイ内のセルは全て同一の
構造を有している。各メモリセルCは、上方導電性スト
ライプ１４，１５，２８と下方導電性ストライプ１２，
１３，２７とによって規定される自己自身の磁界発生デ
バイスを設けられ、上方および下方導電性ストライプは
電流供給回路２９，３０，３１，３２によって通電され
る。従って、ストライプを適切に通電することにより、
１つの磁界をメモリセル個々に適用できて、それらを
「０」のメモリ状態と「１」のメモリ状態との間で選択
的に交換可能となる。
【００３６】当該セルに対する磁性および導電性のスト
ライプ２は縦列で互いに接続され、セルのホールコンタ
クト１１は、基板内に埋め込まれた導電性ストライプ３
４，３５によって横列で互いに接続される。
ライプ２は縦列で互いに接続され、セルのホールコンタ
クト１１は、基板内に埋め込まれた導電性ストライプ３
４，３５によって横列で互いに接続される。
【００３７】特定のセルのメモリ状態を読み出すため
に、電流パルス供給回路３６が当該セルのストライプ２
に電流パルスを適用する。たとえば、メモリセルC11が
読み出されると、セルC11のストライプ２を通して電流
を流すように、電流パルスがライン３７に印加される。
対応するEHE電圧がコンタクト１１で作り出され、スト
ライプ３４を介して埋込ストライプ３４，３５に接続さ
れた電圧センサ３８に供給される。このように、センサ
３８で受け取られた電圧がメモリ状態すなわち「０」ま
たは「１」に対応する。
に、電流パルス供給回路３６が当該セルのストライプ２
に電流パルスを適用する。たとえば、メモリセルC11が
読み出されると、セルC11のストライプ２を通して電流
を流すように、電流パルスがライン３７に印加される。
対応するEHE電圧がコンタクト１１で作り出され、スト
ライプ３４を介して埋込ストライプ３４，３５に接続さ
れた電圧センサ３８に供給される。このように、センサ
３８で受け取られた電圧がメモリ状態すなわち「０」ま
たは「１」に対応する。
【００３８】本発明における様々な変更および修正が可
能である。たとえば、前述の例がメモリノード３におけ
る超格子の形状でCo/Pt層構造を利用しているが、2つの
プラチナ層に挟まれた単一の極薄Co層を用いることも可
能である。さらに、He+イオン照射により磁性層構造が
変更され、PtとCoとの間の界面で混合を誘導することも
ある。これにより、磁性層構造の保磁力が減少され、非
常に低く適用される磁界、たとえば１００Oe未満で磁区
壁の容易な拡張が促進される。これはT. Devolder, J.
Ferre, C. Chappert, H. Bernas, J-P Jamet, V. Mathe
tによるPhys. Rev. B 64,064415(2001)に記述されてい
る。イオン照射が、デバイスによって例示されるEHEを
増大させることもある。
能である。たとえば、前述の例がメモリノード３におけ
る超格子の形状でCo/Pt層構造を利用しているが、2つの
プラチナ層に挟まれた単一の極薄Co層を用いることも可
能である。さらに、He+イオン照射により磁性層構造が
変更され、PtとCoとの間の界面で混合を誘導することも
ある。これにより、磁性層構造の保磁力が減少され、非
常に低く適用される磁界、たとえば１００Oe未満で磁区
壁の容易な拡張が促進される。これはT. Devolder, J.
Ferre, C. Chappert, H. Bernas, J-P Jamet, V. Mathe
tによるPhys. Rev. B 64,064415(2001)に記述されてい
る。イオン照射が、デバイスによって例示されるEHEを
増大させることもある。
【００３９】さらに、他の物質の構造を用いることがで
きる。たとえば、サファイア基板を用いる代わりにPt-C
o層構造をSiO2表面上で成長させることができる。ま
た、GaAs上でエピタキシャル成長されたτ-Mn0.6-XNiXA
l0.4(X＜０．０８)の薄膜を用いることができる。その
ような膜は、最大７μΩｃｍの大きなホール抵抗を呈
し、低く適用された磁界でまさに方形のヒステリシスル
ープを示する。これにより、低い磁界強度、たとえば１
００〜２００Oeで磁区壁の拡張が促進される。更に詳細
には、T. SandsらによるJ. Appl. Phys. 73 (10), 6399
(1993)に記載されているように、相対的に低い磁界（最
大２KOe）で強いEHEと、磁区壁の容易な拡張とを促進す
るから、面方位（００１）のGaAs基板上でτ-Mn0.6-XNi
XAl0.4(X＜０．０８)合金からなるエピタキシャル薄膜
（最大１０nm）が用いられることもある。
きる。たとえば、サファイア基板を用いる代わりにPt-C
o層構造をSiO2表面上で成長させることができる。ま
た、GaAs上でエピタキシャル成長されたτ-Mn0.6-XNiXA
l0.4(X＜０．０８)の薄膜を用いることができる。その
ような膜は、最大７μΩｃｍの大きなホール抵抗を呈
し、低く適用された磁界でまさに方形のヒステリシスル
ープを示する。これにより、低い磁界強度、たとえば１
００〜２００Oeで磁区壁の拡張が促進される。更に詳細
には、T. SandsらによるJ. Appl. Phys. 73 (10), 6399
(1993)に記載されているように、相対的に低い磁界（最
大２KOe）で強いEHEと、磁区壁の容易な拡張とを促進す
るから、面方位（００１）のGaAs基板上でτ-Mn0.6-XNi
XAl0.4(X＜０．０８)合金からなるエピタキシャル薄膜
（最大１０nm）が用いられることもある。
【００４０】
【発明の効果】このように、反磁界の影響が横方向のセ
ルサイズに従来よりも著しく依存せず、小型化のために
セルの規模縮小が容易になる。磁性材料からなる層が、
非磁性かつ導電性の材料からなる層の間に形成されるこ
ともある。１つの物質構造がコバルトおよびプラチナか
らなる層を備えていることもあり、その層が超格子とし
て形成されることもある。あるいは、τ-Mn0.6-XNiXAl
0.4(X＜０．０８)が用いられることもある。
ルサイズに従来よりも著しく依存せず、小型化のために
セルの規模縮小が容易になる。磁性材料からなる層が、
非磁性かつ導電性の材料からなる層の間に形成されるこ
ともある。１つの物質構造がコバルトおよびプラチナか
らなる層を備えていることもあり、その層が超格子とし
て形成されることもある。あるいは、τ-Mn0.6-XNiXAl
0.4(X＜０．０８)が用いられることもある。
【図１】図２のA-A′線に沿って取られた発明によるメ
モリセルの概略的な断面図である。
モリセルの概略的な断面図である。
【図２】本発明によるメモリセルの平面図である。
【図３】図2に示す磁界発生導体の通電によりA-A′線に
沿って発生した磁界の垂直方向成分を示す図である。
沿って発生した磁界の垂直方向成分を示す図である。
【図４】初期化前のメモリセルを示す図である。
【図５】「０」状態でのメモリセルの概略図である。
【図６】「１」状態でのメモリセルの概略図である。
【図７A】デバイスに印加される磁界パルスを表すグラ
フである。
フである。
【図７B】図７Aに示され、印加された磁界パルスに応答
して発生する異常ホール効果電圧を表すグラフである。
して発生する異常ホール効果電圧を表すグラフである。
【図８A】デバイスを製造する処理工程を表す図であ
る。
る。
【図８B】デバイスを製造する処理工程を表す図であ
る。
る。
【図８C】デバイスを製造する処理工程を表す図であ
る。
る。
【図８D】デバイスを製造する処理工程を表す図であ
る。
る。
【図８E】デバイスを製造する処理工程を表す図であ
る。
る。
【図９】本発明によるメモリセルアレイを示す図であ
る。
る。
１ 基板
２ ストライプ（磁性かつ導電性の要素）
３ メモリノード
４ テーパ部
５ テーパ部
６ テーパ状エッジ
６′ テーパ状エッジ
７ エッジ切れ目
７′ エッジ切れ目
９ 層
１０ 層
１１ ホールコンタクト
１２ ストライプ
１３ ストライプ
１４ ストライプ
１５ ストライプ
１７ 領域
Claims (16)
- 【請求項１】 細長い磁性かつ導電性の要素（２）と、 前記導電性の要素に磁界を印加するための磁界発生デバ
イス（１２〜１５）と、 前記要素を横切って生じるホール電圧の検知を可能とす
るためのコンタクト（１１）とを備え、 前記磁性かつ導電性の要素を構成して、磁区を内部に誘
導可能にすると共に、その磁区壁用のピン止めを設け、
それによって、前記磁区が、前記磁界発生デバイスによ
って発生された磁界に依存する第1の形状、または、第2
の異なったピン止め形状を採用し、電流が前記磁性かつ
導電性の要素を流れる際に、ホール電圧の第１および第
２の異なる値がそれぞれの磁区壁の形状用に発生される
ことを特徴とする磁気メモリセル。 - 【請求項２】 請求項１に記載の磁気メモリセルにおい
て、 前記磁性かつ導電性の要素（２）が、磁性材料（１０）
からなる少なくとも１つの略平坦な層から成り、その面
に対して横に延びる磁化の容易軸を前記略平坦な層が備
えることを特徴とする磁気メモリセル。 - 【請求項３】 請求項２に記載の磁気メモリセルにおい
て、 磁性材料（１０）からなる前記層または前記層の各々
が、非磁性かつ導電性の材料からなる層（９）の間に堆
積されることを特徴とする磁気メモリセル。 - 【請求項４】 請求項２に記載の磁気メモリセルであっ
て、 前記磁性かつ導電性の要素が、プラチナからなる層の間
にコバルトからなる層を挟んだ積層体（９，１０）から
成ることを特徴とする磁気メモリセル。 - 【請求項５】 請求項２に記載の磁気メモリセルにおい
て、 前記導電性の要素が、τ-Mn0.6-XNiXAl0.4(X＜０．０
８)の層から成ることを特徴とする磁気メモリセル。 - 【請求項６】 請求項１〜５のいずれか1項に記載の磁
気メモリセルにおいて、 前記磁性かつ導電性の要素（２）が、誘導される磁区を
受け入れるために、低減される保磁力の領域（１７）を
有することを特徴とする磁気メモリセル。 - 【請求項７】 請求項５に記載の磁気メモリセルにおい
て、 低減される保磁力の領域（１７）がイオン照射によって
形成されることを特徴とする磁気メモリセル。 - 【請求項８】 請求項１〜７のいずれか1項に記載の磁
気メモリセルにおいて、 磁性かつ導電性の要素（２）が、磁区の前記ピン止め設
けるために、エッジ切れ目（７，７′）を有することを
特徴とする磁気メモリセル。 - 【請求項９】 請求項８に記載の磁気メモリセルにおい
て、 前記磁性かつ導電性の要素（２）が、テーパ状エッジ
（６，６′）を備えた部分（４，５）と、略円形表面を
備えた形状部（３）とから成り、前記エッジ切れ目
（７，７′）が前記部分の間で生じるようにすることを
特徴とする磁気メモリセル。 - 【請求項１０】 請求項９に記載の磁気メモリセルにお
いて、 前記テーパ部（５）が局部的なイオン照射を受けて、前
記磁区の形成を促進することを特徴とする磁気メモリセ
ル。 - 【請求項１１】 請求項１〜１０のいずれか1項に記載
の磁気メモリセルにおいて、 前記磁性かつ導電性の要素がイオン照射されていること
を特徴とする磁気メモリセル。 - 【請求項１２】 請求項１〜１１のいずれか1項に記載
の磁気メモリセルにおいて、 前記磁性かつ導電性の要素が基板（１）上に構成され、
前記磁界発生デバイスが、前記要素（２）の周囲の前記
基板を覆う導電性ストライプから成ることを特徴とする
磁気メモリセル。 - 【請求項１３】 請求項１〜１２のいずれか1項に記載
の磁気メモリセルにおいて、 電流パルスを前記要素（２）に印加して前記ホール電圧
を発生させるためのパルス発生器を備えることを特徴と
する磁気メモリセル。 - 【請求項１４】 請求項１〜１３のいずれか1項に記載
の磁気メモリセルのアレイを含んでいることを特徴とす
るメモリデバイス。 - 【請求項１５】 細長い磁性かつ導電性の要素（２）を
基板上に形成し、 前記導電性の要素に磁界を印加するために磁界発生デバ
イス（１２〜１５）を前記基板上に形成し、 前記要素を横切って発生されるホール電圧の検知を可能
とするコンタクト（１１）を製造する工程を備える磁気
メモリセルの製造方法であって、 前記磁性かつ導電性の要素を形成して磁区を内部に誘導
可能とすると共に、その磁区壁用のピン止めを設け、そ
れによって、前記磁区が、前記磁界発生デバイスによっ
て発生された磁界に依存する第1の形状、または、第２
の異なったピン止め形状を採用し、電流が前記磁性かつ
導電性の要素を流れる際に、前記ホール電圧の第１およ
び第２の異なる値がそれぞれの磁区壁の形状用に発生さ
れることを特徴とする磁気メモリセルの製造方法。 - 【請求項１６】 メモリデバイスであって、 略平坦な磁性かつ導電性のメモリノード（２）と、前記
メモリノードの磁化状態の関数として異常ホール効果電
圧を検知する電極（１１）とを備え、 前記平面に略垂直に延びる磁化の容易軸を前記メモリノ
ードが有することを特徴とするメモリデバイス。
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