JP2003189596A - 電源制御用半導体集積回路および電源装置 - Google Patents
電源制御用半導体集積回路および電源装置Info
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- JP2003189596A JP2003189596A JP2001383938A JP2001383938A JP2003189596A JP 2003189596 A JP2003189596 A JP 2003189596A JP 2001383938 A JP2001383938 A JP 2001383938A JP 2001383938 A JP2001383938 A JP 2001383938A JP 2003189596 A JP2003189596 A JP 2003189596A
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Abstract
(57)【要約】
【課題】 ＰＦＣ方式の電源装置に使用されるＰＦＣ制
御用ＩＣの外部端子（ピン）数を低減し、チップサイズ
およびパッケージサイズを小さくするとともに、ＰＦＣ
制御用ＩＣの外部端子に接続される外付け素子の数を減
らして、システムを構成する部品点数を少なくするとと
もに、外付け素子で生じる電力損失を低減できるように
する。 【解決手段】 ＰＦＣ方式の電源装置を構成するＰＦＣ
制御用ＩＣにおいて、入力波形をモニタするための端子
と入力電圧の直流レベルを検出するための端子を１つに
し、この端子には抵抗分割で生成した入力電圧に比例し
て変化する電圧を入力させ、内部にコンパレータとカウ
ンタを有する実効値検出回路を設けて入力電圧の波形を
コンパレータで整形し、波形の山の数をカウンタで計数
して、その計数値に基づいて入力電圧の実効値を判別す
るようにした。
御用ＩＣの外部端子（ピン）数を低減し、チップサイズ
およびパッケージサイズを小さくするとともに、ＰＦＣ
制御用ＩＣの外部端子に接続される外付け素子の数を減
らして、システムを構成する部品点数を少なくするとと
もに、外付け素子で生じる電力損失を低減できるように
する。 【解決手段】 ＰＦＣ方式の電源装置を構成するＰＦＣ
制御用ＩＣにおいて、入力波形をモニタするための端子
と入力電圧の直流レベルを検出するための端子を１つに
し、この端子には抵抗分割で生成した入力電圧に比例し
て変化する電圧を入力させ、内部にコンパレータとカウ
ンタを有する実効値検出回路を設けて入力電圧の波形を
コンパレータで整形し、波形の山の数をカウンタで計数
して、その計数値に基づいて入力電圧の実効値を判別す
るようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、電源制御装置およ
びそれを用いた電源装置に適用して有効な技術に関し、
特にＡＣ−ＤＣ（交流−直流）変換型の電源装置におけ
る電源に含まれる高調波成分を低減する場合に利用して
有効な技術に関する。
びそれを用いた電源装置に適用して有効な技術に関し、
特にＡＣ−ＤＣ（交流−直流）変換型の電源装置におけ
る電源に含まれる高調波成分を低減する場合に利用して
有効な技術に関する。
【０００２】
【従来の技術】従来、商用のＡＣ電源からＤＣ電源を得
る方式して、図１２に示すように、ダイオードブリッジ
からなる整流回路１１で例えば１００ＶのＡＣ電源１０
からの交流を整流して平滑コンデンサ１２を充電し、こ
の平滑コンデンサ１２の充電電圧Ｂ＋を１次側電圧とし
てスイッチングレギュレータ１３に供給してＰＷＭ（パ
ルス幅変調）制御等で所望の直流電圧を発生させるよう
にした方式がある。この方式にあっては、図１３（Ａ）
に示すように、平滑コンデンサ１２の充電電圧Ｂ＋が１
４０Ｖよりも低い１２０Ｖのような電圧まで下がると平
滑コンデンサ１２に向かって電流が流れてコンデンサが
充電されるように整流回路１１が働くため、図１３
（Ｂ）に示すように、一時的に大きな電流Ｉｉｎが周期
的に流されることになる。そして、この瞬間的な電流に
よって高調波電流が発生し、ＡＣ電源１０に高調波ノイ
ズがのってしまうという不具合がある。
る方式して、図１２に示すように、ダイオードブリッジ
からなる整流回路１１で例えば１００ＶのＡＣ電源１０
からの交流を整流して平滑コンデンサ１２を充電し、こ
の平滑コンデンサ１２の充電電圧Ｂ＋を１次側電圧とし
てスイッチングレギュレータ１３に供給してＰＷＭ（パ
ルス幅変調）制御等で所望の直流電圧を発生させるよう
にした方式がある。この方式にあっては、図１３（Ａ）
に示すように、平滑コンデンサ１２の充電電圧Ｂ＋が１
４０Ｖよりも低い１２０Ｖのような電圧まで下がると平
滑コンデンサ１２に向かって電流が流れてコンデンサが
充電されるように整流回路１１が働くため、図１３
（Ｂ）に示すように、一時的に大きな電流Ｉｉｎが周期
的に流されることになる。そして、この瞬間的な電流に
よって高調波電流が発生し、ＡＣ電源１０に高調波ノイ
ズがのってしまうという不具合がある。
【０００３】そこで、この高調波ノイズを低減するた
め、図１４に示すように、整流回路１１とスイッチング
レギュレータ１３との間に昇圧回路１４を設け、整流回
路１１で整流された電圧を昇圧回路１４で４００Ｖ近く
まで昇圧した電圧Ｂ＋＋をスイッチングレギュレータ１
３の１次側電圧として使用するようにしたＰＦＣ（力率
改善）方式の電源装置があり、この電源装置の昇圧回路
１４を構成するためのＰＦＣ制御用半導体集積回路（以
下、ＰＦＣ制御用ＩＣと称する）２０も実用化されてい
る。なお、図１４の電源回路は、昇圧後の電圧Ｂ＋＋を
抵抗Ｒ３，Ｒ４で分割してＰＦＣ制御用ＩＣ２０へフィ
ードバックし、ＰＦＣ制御用ＩＣ２０はこのフィーバッ
ク電圧に基づいて昇圧電圧Ｂ＋＋が３８５Ｖのような所
望の電圧になるようにスイッチＭＯＳＦＥＴ１６をＰＷ
Ｍ制御しつつ、整流後の入力電圧Ｂ＋のレベルを検出し
てスイッチＭＯＳＦＥＴ１６のＰＷＭ制御を補正して電
流Ｉｉｎの変動を抑制することで、高調波電流を抑える
ようにしてものである。
め、図１４に示すように、整流回路１１とスイッチング
レギュレータ１３との間に昇圧回路１４を設け、整流回
路１１で整流された電圧を昇圧回路１４で４００Ｖ近く
まで昇圧した電圧Ｂ＋＋をスイッチングレギュレータ１
３の１次側電圧として使用するようにしたＰＦＣ（力率
改善）方式の電源装置があり、この電源装置の昇圧回路
１４を構成するためのＰＦＣ制御用半導体集積回路（以
下、ＰＦＣ制御用ＩＣと称する）２０も実用化されてい
る。なお、図１４の電源回路は、昇圧後の電圧Ｂ＋＋を
抵抗Ｒ３，Ｒ４で分割してＰＦＣ制御用ＩＣ２０へフィ
ードバックし、ＰＦＣ制御用ＩＣ２０はこのフィーバッ
ク電圧に基づいて昇圧電圧Ｂ＋＋が３８５Ｖのような所
望の電圧になるようにスイッチＭＯＳＦＥＴ１６をＰＷ
Ｍ制御しつつ、整流後の入力電圧Ｂ＋のレベルを検出し
てスイッチＭＯＳＦＥＴ１６のＰＷＭ制御を補正して電
流Ｉｉｎの変動を抑制することで、高調波電流を抑える
ようにしてものである。
【０００４】
【発明が解決しようとする課題】ＰＦＣ方式の電源装置
においては、昇圧回路１４への入力電圧Ｂ＋は図１５
（Ｂ）に示すようにＡＣ電源からの交流の全波整流波形
となり、入力電流Ｉｉｎは図１５（Ｃ）に示すように入
力電圧Ｂ＋に相似し図１３（Ｂ）の電流Ｉｉｎよりもず
っとピーク電流値の小さな電流となるため、高調波電流
とそれによる電源ノイズを減らすことができる。しかし
ながら、従来のＰＦＣ方式の電源装置に使用されるＰＦ
Ｃ制御用ＩＣ２０は、ＰＦＣ制御のために、入力電圧Ｖ
ｉｎの波形をモニタするための外付け抵抗Ｒ０およびそ
の抵抗接続用の外部端子Ｐ１と、ＡＣ電源１０が１００
Ｖ系か２００Ｖ系かを知るために直流電圧レベルを検出
するための外付け直列抵抗Ｒ１，Ｒ２と容量Ｃ１および
それらの接続用外部端子Ｐ２と、を必要としていた。そ
のため、ＩＣの外部端子数および外付け部品の数が多い
とともに、外付け抵抗でそれぞれ電力損失が発生すると
いう不具合がある。
においては、昇圧回路１４への入力電圧Ｂ＋は図１５
（Ｂ）に示すようにＡＣ電源からの交流の全波整流波形
となり、入力電流Ｉｉｎは図１５（Ｃ）に示すように入
力電圧Ｂ＋に相似し図１３（Ｂ）の電流Ｉｉｎよりもず
っとピーク電流値の小さな電流となるため、高調波電流
とそれによる電源ノイズを減らすことができる。しかし
ながら、従来のＰＦＣ方式の電源装置に使用されるＰＦ
Ｃ制御用ＩＣ２０は、ＰＦＣ制御のために、入力電圧Ｖ
ｉｎの波形をモニタするための外付け抵抗Ｒ０およびそ
の抵抗接続用の外部端子Ｐ１と、ＡＣ電源１０が１００
Ｖ系か２００Ｖ系かを知るために直流電圧レベルを検出
するための外付け直列抵抗Ｒ１，Ｒ２と容量Ｃ１および
それらの接続用外部端子Ｐ２と、を必要としていた。そ
のため、ＩＣの外部端子数および外付け部品の数が多い
とともに、外付け抵抗でそれぞれ電力損失が発生すると
いう不具合がある。
【０００５】なお、従来のＰＦＣ制御用ＩＣに設けられ
ていたモニタ用の２つの外部端子Ｐ１，Ｐ２のうち一方
は１００Ｈｚで変化する入力電圧Ｖｉｎの波形をリアル
タイムでモニタするためのものであり、他方は直流電圧
レベルを検出するためのものであるため、単純には共通
の端子とすることはできない。つまり、入力電圧の直流
電圧レベル（実効値）を検出するためには、図１４のよ
うに直列抵抗Ｒ１，Ｒ２とＲ２に並列の容量Ｃ１を設け
てやれば、ＩＣ内部には簡単なコンパレータを設けるだ
けで入力電圧の実効値が所定のレベル以上か否か判別す
ることができるが、このように入力電圧を直流電圧レベ
ルに変えてしまうと逆に入力波形を正しくモニタするこ
とができず、正確なＰＦＣ制御を行なえなくなる。ま
た、ＡＣ−ＤＣ変換型の電源装置においては、システム
の待機時における電力損失が１Ｗ以下であることが要求
される場合があるが、図１４のように外付け抵抗を３個
必要とする電源装置では、外付け抵抗における電力損失
だけで１００ｍＷを越えてしまい、電源装置全体で１Ｗ
以下を達成することが困難になるという不具合がある。
ていたモニタ用の２つの外部端子Ｐ１，Ｐ２のうち一方
は１００Ｈｚで変化する入力電圧Ｖｉｎの波形をリアル
タイムでモニタするためのものであり、他方は直流電圧
レベルを検出するためのものであるため、単純には共通
の端子とすることはできない。つまり、入力電圧の直流
電圧レベル（実効値）を検出するためには、図１４のよ
うに直列抵抗Ｒ１，Ｒ２とＲ２に並列の容量Ｃ１を設け
てやれば、ＩＣ内部には簡単なコンパレータを設けるだ
けで入力電圧の実効値が所定のレベル以上か否か判別す
ることができるが、このように入力電圧を直流電圧レベ
ルに変えてしまうと逆に入力波形を正しくモニタするこ
とができず、正確なＰＦＣ制御を行なえなくなる。ま
た、ＡＣ−ＤＣ変換型の電源装置においては、システム
の待機時における電力損失が１Ｗ以下であることが要求
される場合があるが、図１４のように外付け抵抗を３個
必要とする電源装置では、外付け抵抗における電力損失
だけで１００ｍＷを越えてしまい、電源装置全体で１Ｗ
以下を達成することが困難になるという不具合がある。
【０００６】この発明の目的は、ＰＦＣ方式の電源装置
に使用されるＰＦＣ制御用ＩＣの外部端子（ピン）数を
低減し、チップサイズおよびパッケージサイズを小さく
できるようにすることにある。この発明の他の目的は、
ＰＦＣ方式の電源装置に使用されるＰＦＣ制御用ＩＣの
外部端子に接続される外付け素子の数を減らして、シス
テムを構成する部品点数を少なくするとともに、外付け
素子で生じる電力損失を低減できるようにすることにあ
る。
に使用されるＰＦＣ制御用ＩＣの外部端子（ピン）数を
低減し、チップサイズおよびパッケージサイズを小さく
できるようにすることにある。この発明の他の目的は、
ＰＦＣ方式の電源装置に使用されるＰＦＣ制御用ＩＣの
外部端子に接続される外付け素子の数を減らして、シス
テムを構成する部品点数を少なくするとともに、外付け
素子で生じる電力損失を低減できるようにすることにあ
る。
【０００７】
【課題を解決するための手段】本発明は、ＰＦＣ方式の
電源装置を構成するＰＦＣ制御用ＩＣにおいて、入力波
形をモニタするための端子と入力電圧の直流レベルを検
出するための端子を１つにし、この端子には抵抗分割で
生成した入力電圧に比例して変化する電圧を入力させ、
内部にコンパレータとカウンタを有する実効値検出回路
を設けて入力電圧をコンパレータでパルス状に波形整形
し、そのパルスの数をカウンタで計数して、その計数値
に基づいて入力電圧の実効値を判別するようにしたもの
である。
電源装置を構成するＰＦＣ制御用ＩＣにおいて、入力波
形をモニタするための端子と入力電圧の直流レベルを検
出するための端子を１つにし、この端子には抵抗分割で
生成した入力電圧に比例して変化する電圧を入力させ、
内部にコンパレータとカウンタを有する実効値検出回路
を設けて入力電圧をコンパレータでパルス状に波形整形
し、そのパルスの数をカウンタで計数して、その計数値
に基づいて入力電圧の実効値を判別するようにしたもの
である。
【０００８】上記した手段によれば、入力電圧の実効値
を判別するために外部で平滑させる必要がなく、入力電
圧に比例して変動する波形を入れてやることができるた
め、入力波形をモニタするための端子と入力電圧の直流
レベル（実効値）を検出するための端子を共用させるこ
とができ、ＰＦＣ制御用ＩＣの外部端子（ピン）数を低
減し、チップサイズおよびパッケージサイズを小さくす
ることができるようになる。また、外部端子が少なくな
った分外部端子に接続される外付け素子の数を減らし
て、システムを構成する部品点数を減らせるとともに、
外付け素子で生じる電力損失を低減できるようになる。
を判別するために外部で平滑させる必要がなく、入力電
圧に比例して変動する波形を入れてやることができるた
め、入力波形をモニタするための端子と入力電圧の直流
レベル（実効値）を検出するための端子を共用させるこ
とができ、ＰＦＣ制御用ＩＣの外部端子（ピン）数を低
減し、チップサイズおよびパッケージサイズを小さくす
ることができるようになる。また、外部端子が少なくな
った分外部端子に接続される外付け素子の数を減らし
て、システムを構成する部品点数を減らせるとともに、
外付け素子で生じる電力損失を低減できるようになる。
【０００９】また、本願の他の発明は、整流回路と該整
流回路に接続されたコイルと該コイルに流れる電流をス
イッチングするスイッチング素子と該スイッチング素子
を制御する電源制御用ＩＣとからなる電源装置におい
て、前記整流回路と前記コイルとの間に平滑コンデンサ
を設けないようにしたものである。整流回路とコイルと
の間に平滑コンデンサがあると、平滑コンデンサの充電
電圧が下がると平滑コンデンサに向かって瞬間的に大き
な電流が流れることによって高調波電流が発生してＡＣ
電源に高調波ノイズがのることとなるが、本願発明のよ
うに整流回路とコイルとの間に平滑コンデンサを設けな
いようにすることによって、瞬間的に流れる電流をなく
し高調波電流の発生を抑えることができる。なお、平滑
コンデンサはコイルの昇圧出力側に設けることにより、
安定して電圧を出力させることができる。
流回路に接続されたコイルと該コイルに流れる電流をス
イッチングするスイッチング素子と該スイッチング素子
を制御する電源制御用ＩＣとからなる電源装置におい
て、前記整流回路と前記コイルとの間に平滑コンデンサ
を設けないようにしたものである。整流回路とコイルと
の間に平滑コンデンサがあると、平滑コンデンサの充電
電圧が下がると平滑コンデンサに向かって瞬間的に大き
な電流が流れることによって高調波電流が発生してＡＣ
電源に高調波ノイズがのることとなるが、本願発明のよ
うに整流回路とコイルとの間に平滑コンデンサを設けな
いようにすることによって、瞬間的に流れる電流をなく
し高調波電流の発生を抑えることができる。なお、平滑
コンデンサはコイルの昇圧出力側に設けることにより、
安定して電圧を出力させることができる。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は、本発明に係るＰＦＣ制
御用ＩＣとそれを用いた電源装置の概略構成を示す。図
において、１１はＡＣ電源１０からの交流を直流に変換
するダイオードブリッジからなる整流回路、２０はＰＦ
Ｃ制御用ＩＣ、１６はＰＦＣ制御用ＩＣ２０によりオ
ン、オフ制御されるスイッチＭＯＳＦＥＴ、１７は昇圧
用コイル、１８は昇圧用のダイオード、１２は平滑用コ
ンデンサであり、スイッチＭＯＳＦＥＴ１６がオンされ
るとコイル１７にＡＣ電源１０からの電流が供給されて
エネルギーが蓄積され、スイッチＭＯＳＦＥＴ１６がオ
フされるとコイル１７に蓄積されていたエネルギーによ
り電流が吐き出されてダイオード１８を介して平滑用コ
ンデンサ１２が充電され、３８５ＶのようなＡＣ電圧よ
りも充分に高い直流電圧ＶRBが発生される。
面に基づいて説明する。図１は、本発明に係るＰＦＣ制
御用ＩＣとそれを用いた電源装置の概略構成を示す。図
において、１１はＡＣ電源１０からの交流を直流に変換
するダイオードブリッジからなる整流回路、２０はＰＦ
Ｃ制御用ＩＣ、１６はＰＦＣ制御用ＩＣ２０によりオ
ン、オフ制御されるスイッチＭＯＳＦＥＴ、１７は昇圧
用コイル、１８は昇圧用のダイオード、１２は平滑用コ
ンデンサであり、スイッチＭＯＳＦＥＴ１６がオンされ
るとコイル１７にＡＣ電源１０からの電流が供給されて
エネルギーが蓄積され、スイッチＭＯＳＦＥＴ１６がオ
フされるとコイル１７に蓄積されていたエネルギーによ
り電流が吐き出されてダイオード１８を介して平滑用コ
ンデンサ１２が充電され、３８５ＶのようなＡＣ電圧よ
りも充分に高い直流電圧ＶRBが発生される。
【００１１】この実施例のＰＦＣ制御用ＩＣ２０には、
ＤＣ１２Ｖのような直流電圧が印加される電源電圧端子
ＶＣＣと、接地電位が印加される接地端子ＧＮＤと、入
力電圧Ｖinのモニタ端子ＶＡＣと、昇圧された出力電圧
ＶRBのモニタ端子ＰＦＣ−ＦＢと、上記スイッチＭＯＳ
ＦＥＴ１６をオン、オフさせる制御パルスを出力する駆
動端子ＰＦＣ−ＤＲＶと、過電流の監視と電流フィード
バック用の端子ＰＦＣ−ＣＳと、位相補償用のＣＲ回路
４１，４２を構成する外付け素子が接続される端子ＰＦ
Ｃ−ＥＯ，ＰＦＣ−ＣＡＯとが設けられている。この実
施例においては、上記のように昇圧された直流電圧ＶRB
が抵抗Ｒ３，Ｒ４によって分割されて、ＰＦＣ制御用Ｉ
Ｃ２０の出力電圧モニタ端子ＰＦＣ−ＦＢにフィードバ
ックされている。また、ＡＣ電源１０からの交流電圧が
入力電圧Ｖｉｎとして抵抗Ｒ１，Ｒ２によって分割され
て、ＰＦＣ制御用ＩＣ２０の入力電圧モニタ端子ＶＡＣ
に印加されている。さらに、整流回路１１の一方のノー
ドｎ１と接地点ＧＮＤとの間には過電流検出用の抵抗Ｒ
ｃｓが接続され、この抵抗Ｒｃｓの接地点ＧＮＤと反対
側の端子はＰＦＣ制御用ＩＣ２０の過電流モニタ端子Ｐ
ＦＣ−ＣＳに接続されている。
ＤＣ１２Ｖのような直流電圧が印加される電源電圧端子
ＶＣＣと、接地電位が印加される接地端子ＧＮＤと、入
力電圧Ｖinのモニタ端子ＶＡＣと、昇圧された出力電圧
ＶRBのモニタ端子ＰＦＣ−ＦＢと、上記スイッチＭＯＳ
ＦＥＴ１６をオン、オフさせる制御パルスを出力する駆
動端子ＰＦＣ−ＤＲＶと、過電流の監視と電流フィード
バック用の端子ＰＦＣ−ＣＳと、位相補償用のＣＲ回路
４１，４２を構成する外付け素子が接続される端子ＰＦ
Ｃ−ＥＯ，ＰＦＣ−ＣＡＯとが設けられている。この実
施例においては、上記のように昇圧された直流電圧ＶRB
が抵抗Ｒ３，Ｒ４によって分割されて、ＰＦＣ制御用Ｉ
Ｃ２０の出力電圧モニタ端子ＰＦＣ−ＦＢにフィードバ
ックされている。また、ＡＣ電源１０からの交流電圧が
入力電圧Ｖｉｎとして抵抗Ｒ１，Ｒ２によって分割され
て、ＰＦＣ制御用ＩＣ２０の入力電圧モニタ端子ＶＡＣ
に印加されている。さらに、整流回路１１の一方のノー
ドｎ１と接地点ＧＮＤとの間には過電流検出用の抵抗Ｒ
ｃｓが接続され、この抵抗Ｒｃｓの接地点ＧＮＤと反対
側の端子はＰＦＣ制御用ＩＣ２０の過電流モニタ端子Ｐ
ＦＣ−ＣＳに接続されている。
【００１２】この実施例のＰＦＣ制御用ＩＣ２０は、上
記入力電圧モニタ端子ＶＡＣに接続され入力電圧Ｖｉｎ
の実効値Ｖｒｍｓを検出する実効値検出回路２１と、上
記出力電圧モニタ端子ＰＦＣ−ＦＢに接続され直流電圧
ＶRBのフィードバック電圧と基準電圧（２．５Ｖ）との
電位差を検出し電位差に応じた電圧ＶEOを出力する誤差
アンプ２２と、上記入力電圧モニタ端子ＶＡＣに接続さ
れ入力電圧Ｖinと上記誤差アンプ２２の出力電圧ＶEOに
応じた電流を出力する掛け算回路２３と、上記実効値検
出回路２１で検出された実効値に応じて上記掛け算回路
２３のゲインＫを選択するゲイン選択回路２４と、上記
掛け算回路２３の出力電流Ｉｍｏを電圧に変換する抵抗
Ｒｍｏと、変換された電圧と接地電位との差に応じた電
圧を出力する誤差アンプ２５と、該誤差アンプ２５の出
力電圧に基づいてスイッチＭＯＳＦＥＴ１６を駆動する
パルスのデューティを決定する駆動パルス制御回路２６
と、駆動パルス生成の元となる１００ｋＨｚのような周
波数のクロックを生成する発振回路２７と、駆動パルス
を出力するドライバ２８などを備えている。
記入力電圧モニタ端子ＶＡＣに接続され入力電圧Ｖｉｎ
の実効値Ｖｒｍｓを検出する実効値検出回路２１と、上
記出力電圧モニタ端子ＰＦＣ−ＦＢに接続され直流電圧
ＶRBのフィードバック電圧と基準電圧（２．５Ｖ）との
電位差を検出し電位差に応じた電圧ＶEOを出力する誤差
アンプ２２と、上記入力電圧モニタ端子ＶＡＣに接続さ
れ入力電圧Ｖinと上記誤差アンプ２２の出力電圧ＶEOに
応じた電流を出力する掛け算回路２３と、上記実効値検
出回路２１で検出された実効値に応じて上記掛け算回路
２３のゲインＫを選択するゲイン選択回路２４と、上記
掛け算回路２３の出力電流Ｉｍｏを電圧に変換する抵抗
Ｒｍｏと、変換された電圧と接地電位との差に応じた電
圧を出力する誤差アンプ２５と、該誤差アンプ２５の出
力電圧に基づいてスイッチＭＯＳＦＥＴ１６を駆動する
パルスのデューティを決定する駆動パルス制御回路２６
と、駆動パルス生成の元となる１００ｋＨｚのような周
波数のクロックを生成する発振回路２７と、駆動パルス
を出力するドライバ２８などを備えている。
【００１３】誤差アンプ２５の出力端子は外部端子ＰＦ
Ｃ−ＣＡＯに接続されており、この外部端子に接続され
ている位相補償用のＣＲ回路４２によって、ＰＦＣ制御
のスイッチング周波数（１００ｋＨｚ）において誤差ア
ンプ２５がフィードバックに反応して発振するのが防止
されるとともに、誤差アンプ２５の出力は駆動パルス制
御回路２６に供給されるため、スイッチＭＯＳＦＥＴ１
６を駆動する制御パルスのデューティは上記外部端子Ｐ
ＦＣ−ＣＡＯの電圧に比例するようになる。また、誤差
アンプ２２の出力端子も位相補償用のＣＲ回路４１が接
続された外部端子ＰＦＣ−ＥＯに接続されており、入力
電圧Ｖinの周波数（５０Ｈｚ）において誤差アンプ２２
がフィードバックに反応して発振するのが防止される
Ｃ−ＣＡＯに接続されており、この外部端子に接続され
ている位相補償用のＣＲ回路４２によって、ＰＦＣ制御
のスイッチング周波数（１００ｋＨｚ）において誤差ア
ンプ２５がフィードバックに反応して発振するのが防止
されるとともに、誤差アンプ２５の出力は駆動パルス制
御回路２６に供給されるため、スイッチＭＯＳＦＥＴ１
６を駆動する制御パルスのデューティは上記外部端子Ｐ
ＦＣ−ＣＡＯの電圧に比例するようになる。また、誤差
アンプ２２の出力端子も位相補償用のＣＲ回路４１が接
続された外部端子ＰＦＣ−ＥＯに接続されており、入力
電圧Ｖinの周波数（５０Ｈｚ）において誤差アンプ２２
がフィードバックに反応して発振するのが防止される
【００１４】上記ゲイン選択回路２４は、上記実効値検
出回路２１で検出された実効値が１００Ｖか２２０Ｖか
に応じて掛け算回路２３のゲインＫを切り替える。これ
により、ＡＣ１００Ｖを昇圧するときもＡＣ２２０Ｖを
昇圧するときも、電源装置の電力供給能力がほぼ同一に
なるようにすることができる。具体的には、ＡＣ２２０
Ｖの電源からの電圧が入力されているときの掛け算回路
２３のゲインＫは、ＡＣ２２０Ｖの電源からの電圧が入
力されているときのゲインの約１／５となるようにゲイ
ン選択回路２４によって切り替えられる。なお、入力電
圧がＡＣ２００ＶかＡＣ１００Ｖかを検出する場合には
ゲインＫを約１／４、また入力電圧がＡＣ２５０ＶかＡ
Ｃ１００Ｖかを検出する場合にはゲインＫを約１／６に
切り替えるようにすれば良い。なお、この明細書におい
ては、ＡＣ２００Ｖ，ＡＣ２２０Ｖ，ＡＣ２５０Ｖなど
を総称して２００Ｖ系と称する。同様にＡＣ１００Ｖや
ＡＣ１２０Ｖなどを総称して１００Ｖ系と称する。
出回路２１で検出された実効値が１００Ｖか２２０Ｖか
に応じて掛け算回路２３のゲインＫを切り替える。これ
により、ＡＣ１００Ｖを昇圧するときもＡＣ２２０Ｖを
昇圧するときも、電源装置の電力供給能力がほぼ同一に
なるようにすることができる。具体的には、ＡＣ２２０
Ｖの電源からの電圧が入力されているときの掛け算回路
２３のゲインＫは、ＡＣ２２０Ｖの電源からの電圧が入
力されているときのゲインの約１／５となるようにゲイ
ン選択回路２４によって切り替えられる。なお、入力電
圧がＡＣ２００ＶかＡＣ１００Ｖかを検出する場合には
ゲインＫを約１／４、また入力電圧がＡＣ２５０ＶかＡ
Ｃ１００Ｖかを検出する場合にはゲインＫを約１／６に
切り替えるようにすれば良い。なお、この明細書におい
ては、ＡＣ２００Ｖ，ＡＣ２２０Ｖ，ＡＣ２５０Ｖなど
を総称して２００Ｖ系と称する。同様にＡＣ１００Ｖや
ＡＣ１２０Ｖなどを総称して１００Ｖ系と称する。
【００１５】また、この実施例のＰＦＣ制御用ＩＣ２０
は、上記出力電圧モニタ端子ＰＦＣ−ＦＢに接続され直
流電圧ＶRBのフィードバック電圧を監視して直流電圧Ｖ
RBのオーバーシュートを検出するオーバーシュート監視
回路２９や、該オーバーシュート検出回路２９の検出信
号と上記実効値検出回路２１の検出信号に基づいてスタ
ート時（電源投入時）に上記誤差アンプ２５の動作電流
を制御する電流制御回路３０、上記過電流モニタ端子Ｐ
ＦＣ−ＣＳに接続された過電流検出用コンパレータ３
１、電源電圧端子ＶＣＣに接続されて電源電圧の立ち上
がりを検出してリセット信号ＲＥＳを生成したりする電
源監視回路３２、基準電圧Ｖｒｅｆを発生する基準電圧
発生回路３３等を備えている。
は、上記出力電圧モニタ端子ＰＦＣ−ＦＢに接続され直
流電圧ＶRBのフィードバック電圧を監視して直流電圧Ｖ
RBのオーバーシュートを検出するオーバーシュート監視
回路２９や、該オーバーシュート検出回路２９の検出信
号と上記実効値検出回路２１の検出信号に基づいてスタ
ート時（電源投入時）に上記誤差アンプ２５の動作電流
を制御する電流制御回路３０、上記過電流モニタ端子Ｐ
ＦＣ−ＣＳに接続された過電流検出用コンパレータ３
１、電源電圧端子ＶＣＣに接続されて電源電圧の立ち上
がりを検出してリセット信号ＲＥＳを生成したりする電
源監視回路３２、基準電圧Ｖｒｅｆを発生する基準電圧
発生回路３３等を備えている。
【００１６】上記掛け算回路２３は、入力電圧Ｖinと上
記誤差アンプ２２の出力電圧ＶEOとゲイン選択回路２４
で選択されたゲインＫとから、次式 Ｉｍｏ＝Ｋ｛Ｖin×（ＶEO−１）｝ で決まるような電流Ｉｍｏを出力する。従って、電流Ｉ
ｍｏの波形は、図２（Ｂ）に示すように、（Ａ）のよう
な入力電圧Ｖinの波形と類似した波形となる。この電流
Ｉｍｏが流される抵抗Ｒｍｏの一方の端子（ノードｎ
２）は、反転入力端子が接地点ＧＮＤに接続された誤差
アンプ２５の非反転入力端子に接続されているため、定
常状態ではノードｎ２の電位が仮想接地されるようにア
ンプ２５が動作する。また、上記出力電圧モニタ端子Ｐ
ＦＣ−ＦＢに反転入力端子が接続された誤差アンプ２５
は端子ＰＦＣ−ＦＢの電位が非反転入力端子に印加され
ている電圧と同一の２．５Ｖとなるように動作する。そ
の結果、ＰＦＣ制御用ＩＣ２０によってスイッチＭＯＳ
ＦＥＴ１６のオン、オフ動作されることにより発生され
る直流電圧ＶRBが抵抗Ｒ３とＲ４の比（７１０：４．
７）で決まる３８５Ｖのような電圧になるようにフィー
ドバック系が動作する。
記誤差アンプ２２の出力電圧ＶEOとゲイン選択回路２４
で選択されたゲインＫとから、次式 Ｉｍｏ＝Ｋ｛Ｖin×（ＶEO−１）｝ で決まるような電流Ｉｍｏを出力する。従って、電流Ｉ
ｍｏの波形は、図２（Ｂ）に示すように、（Ａ）のよう
な入力電圧Ｖinの波形と類似した波形となる。この電流
Ｉｍｏが流される抵抗Ｒｍｏの一方の端子（ノードｎ
２）は、反転入力端子が接地点ＧＮＤに接続された誤差
アンプ２５の非反転入力端子に接続されているため、定
常状態ではノードｎ２の電位が仮想接地されるようにア
ンプ２５が動作する。また、上記出力電圧モニタ端子Ｐ
ＦＣ−ＦＢに反転入力端子が接続された誤差アンプ２５
は端子ＰＦＣ−ＦＢの電位が非反転入力端子に印加され
ている電圧と同一の２．５Ｖとなるように動作する。そ
の結果、ＰＦＣ制御用ＩＣ２０によってスイッチＭＯＳ
ＦＥＴ１６のオン、オフ動作されることにより発生され
る直流電圧ＶRBが抵抗Ｒ３とＲ４の比（７１０：４．
７）で決まる３８５Ｖのような電圧になるようにフィー
ドバック系が動作する。
【００１７】上記掛け算回路２３から出力される電流Ｉ
ｍｏが流される抵抗Ｒｍｏの他方の端子が接続された外
部端子ＰＦＣ−ＣＳの電位は、定常状態では図２（Ｃ）
に示すように（Ｂ）の電流Ｉｍｏの波形と上下対称の０
〜−０．３Ｖのような負電位とされる。そのため、外付
け抵抗Ｒｃｓには、Ｉｓｕｍ＝Ｉｍｏ（Ｒｍｏ／Ｒｃ
ｓ）で決まるような電流が流れる。ところが、コイル１
７がショートしたり、スイッチＭＯＳＦＥＴ１６が破壊
されて電流が流れっぱなしになったりすると、外部端子
ＰＦＣ−ＣＳは−０．３Ｖよりもさらに深い負電位にさ
れる。この実施例のＰＦＣ制御用ＩＣ２０には外部端子
ＰＦＣ−ＣＳに接続され非反転入力端子に−０．５Ｖの
ような比較電位が印加された過電流検出用コンパレータ
３１が設けられているため、抵抗Ｒｃｓに過電流が流れ
て外部端子ＰＦＣ−ＣＳが−０．５Ｖ以下になるとこれ
を検出し、駆動制御回路２８に知らせる。駆動制御回路
２８は、過電流検出用コンパレータ３１からの検出信号
により過電流が流れたことを知るとスイッチＭＯＳＦＥ
Ｔ１６をオフ状態にして電流を遮断する。これによっ
て、過電流が流れっぱなしになるのを防止することがで
きる。
ｍｏが流される抵抗Ｒｍｏの他方の端子が接続された外
部端子ＰＦＣ−ＣＳの電位は、定常状態では図２（Ｃ）
に示すように（Ｂ）の電流Ｉｍｏの波形と上下対称の０
〜−０．３Ｖのような負電位とされる。そのため、外付
け抵抗Ｒｃｓには、Ｉｓｕｍ＝Ｉｍｏ（Ｒｍｏ／Ｒｃ
ｓ）で決まるような電流が流れる。ところが、コイル１
７がショートしたり、スイッチＭＯＳＦＥＴ１６が破壊
されて電流が流れっぱなしになったりすると、外部端子
ＰＦＣ−ＣＳは−０．３Ｖよりもさらに深い負電位にさ
れる。この実施例のＰＦＣ制御用ＩＣ２０には外部端子
ＰＦＣ−ＣＳに接続され非反転入力端子に−０．５Ｖの
ような比較電位が印加された過電流検出用コンパレータ
３１が設けられているため、抵抗Ｒｃｓに過電流が流れ
て外部端子ＰＦＣ−ＣＳが−０．５Ｖ以下になるとこれ
を検出し、駆動制御回路２８に知らせる。駆動制御回路
２８は、過電流検出用コンパレータ３１からの検出信号
により過電流が流れたことを知るとスイッチＭＯＳＦＥ
Ｔ１６をオフ状態にして電流を遮断する。これによっ
て、過電流が流れっぱなしになるのを防止することがで
きる。
【００１８】また、誤差アンプ２２−掛け算回路２３−
誤差アンプ２５−駆動パルス制御回路２６からなる制御
系のみでは、電源の立ち上がり時に急激に昇圧電圧を高
くするように動作することによって関連する素子に過大
なストレスを与えてしまうおそれがあるが、本実施例の
ＰＦＣ制御用ＩＣ２０では実効値検出回路２１で検出さ
れた電圧が低い時は電流制御回路３０が誤差アンプ２５
の動作電流を制御することにより所望の速度で直流電圧
ＶBRが立ち上がるように制御（ソフトスタート）でき
る。これによって、素子に与えるストレスを小さくでき
るとともに、直流電圧ＶBRがオーバーシュートを起しに
くくなる。
誤差アンプ２５−駆動パルス制御回路２６からなる制御
系のみでは、電源の立ち上がり時に急激に昇圧電圧を高
くするように動作することによって関連する素子に過大
なストレスを与えてしまうおそれがあるが、本実施例の
ＰＦＣ制御用ＩＣ２０では実効値検出回路２１で検出さ
れた電圧が低い時は電流制御回路３０が誤差アンプ２５
の動作電流を制御することにより所望の速度で直流電圧
ＶBRが立ち上がるように制御（ソフトスタート）でき
る。これによって、素子に与えるストレスを小さくでき
るとともに、直流電圧ＶBRがオーバーシュートを起しに
くくなる。
【００１９】さらに、この実施例では、オーバーシュー
ト監視回路２９により直流電圧ＶBRが所望の電圧に達し
たことを検出すると、電流制御回路３０によるソフトス
タート処理を終了させることにより、オーバーシュート
を防止できるように構成されている。ここで、誤差アン
プ２５の動作電流を制御する方法は、電流値そのものを
制御する方法でも良いし、断続的に電流を流すようにし
て電流を流すトータルの時間を制御する方法でも良い。
電源監視回路３２は、電源端子ＶＣＣが例えば８Ｖのよ
うな所定の電圧よりも低い時は基準電圧発生回路３３の
動作を停止させることにより、ＩＣ全体の動作を停止さ
せるように機能するとともに、電源の立ち上がり時には
パワーオンリセット信号ＲＥＳを発生する機能を有す
る。なお、電源スイッチがオンされて電源装置が動作し
て所望の直流電圧が電源端子ＶＣＣに供給されるまで当
該ＩＣを動作させるために、電源端子ＶＣＣにはＡＣ電
源１０からの電圧を供給する起動抵抗Ｒｓｔが接続され
ている。
ト監視回路２９により直流電圧ＶBRが所望の電圧に達し
たことを検出すると、電流制御回路３０によるソフトス
タート処理を終了させることにより、オーバーシュート
を防止できるように構成されている。ここで、誤差アン
プ２５の動作電流を制御する方法は、電流値そのものを
制御する方法でも良いし、断続的に電流を流すようにし
て電流を流すトータルの時間を制御する方法でも良い。
電源監視回路３２は、電源端子ＶＣＣが例えば８Ｖのよ
うな所定の電圧よりも低い時は基準電圧発生回路３３の
動作を停止させることにより、ＩＣ全体の動作を停止さ
せるように機能するとともに、電源の立ち上がり時には
パワーオンリセット信号ＲＥＳを発生する機能を有す
る。なお、電源スイッチがオンされて電源装置が動作し
て所望の直流電圧が電源端子ＶＣＣに供給されるまで当
該ＩＣを動作させるために、電源端子ＶＣＣにはＡＣ電
源１０からの電圧を供給する起動抵抗Ｒｓｔが接続され
ている。
【００２０】図３には、上記実効値検出回路２１の概略
構成が示されている。図３に示されているように、実効
値検出回路２１は、入力電圧Ｖinに比例した電圧Ｖin’
が入力される外部端子ＶＡＣに接続され、例えば２．９
２Ｖと２．７７Ｖのような２つの比較電圧Ｖcp１で入力
電圧Ｖinを判別する第１のコンパレータＣＭＰ１と、
１．１５Ｖと０．９１Ｖのような２つの比較電圧Ｖcp２
で入力電圧Ｖin’を判別する第２のコンパレータＣＭＰ
２と、第１のコンパレータＣＭＰ１の出力に基づいて所
定の論理動作を行なって前記ゲイン選択回路２４に対す
るゲイン切替え信号ＧＲＳを生成する第１ロジック回路
ＬＧＣ１と、該第１ロジック回路ＬＧＣ１の出力を保持
するフリップフロップＦＦ１と、第２のコンパレータＣ
ＭＰ２の出力に基づいて所定の論理動作を行なって前記
駆動パルス制御回路２６に対するＰＦＣ制御のオンまた
はオフを知らせるＰＦＣイネーブル信号ＰＥＳを生成す
る第２ロジック回路ＬＧＣ２と、該第２ロジック回路Ｌ
ＧＣ２の出力を保持するフリップフロップＦＦ２などか
ら構成されている。
構成が示されている。図３に示されているように、実効
値検出回路２１は、入力電圧Ｖinに比例した電圧Ｖin’
が入力される外部端子ＶＡＣに接続され、例えば２．９
２Ｖと２．７７Ｖのような２つの比較電圧Ｖcp１で入力
電圧Ｖinを判別する第１のコンパレータＣＭＰ１と、
１．１５Ｖと０．９１Ｖのような２つの比較電圧Ｖcp２
で入力電圧Ｖin’を判別する第２のコンパレータＣＭＰ
２と、第１のコンパレータＣＭＰ１の出力に基づいて所
定の論理動作を行なって前記ゲイン選択回路２４に対す
るゲイン切替え信号ＧＲＳを生成する第１ロジック回路
ＬＧＣ１と、該第１ロジック回路ＬＧＣ１の出力を保持
するフリップフロップＦＦ１と、第２のコンパレータＣ
ＭＰ２の出力に基づいて所定の論理動作を行なって前記
駆動パルス制御回路２６に対するＰＦＣ制御のオンまた
はオフを知らせるＰＦＣイネーブル信号ＰＥＳを生成す
る第２ロジック回路ＬＧＣ２と、該第２ロジック回路Ｌ
ＧＣ２の出力を保持するフリップフロップＦＦ２などか
ら構成されている。
【００２１】第１のコンパレータＣＭＰ１と第２のコン
パレータＣＭＰ２が設けられているのは、図４に示すよ
うに、第１のコンパレータＣＭＰ１でＡＣ電源１０が１
００Ｖ系か２００Ｖ系かを判別し、第２のコンパレータ
ＣＭＰ２でＰＦＣ制御機能（ＰＷＭ制御を含む、以下、
同様）を有効にするか無効にするか決定するためであ
る。ＰＦＣ制御機能を有効にしたり無効にしたりするの
は、入力電圧Ｖinに換算して５０Ｖ程度しか供給されな
いことは通常の商用電源ではありえないので、異常な状
態であるとして電源装置自体が動作しないようにするた
めである。この回路のフリップフロップＦＦ１から出力
されるゲイン切替え信号ＧＲＳがハイレベルにされる
と、ゲイン選択回路２４はＧＲＳがロウレベルの時のゲ
インの１／５のゲインに切り替える。一方、回路のフリ
ップフロップＦＦ２から出力されるＰＦＣイネーブル信
号ＰＥＳがハイレベルにされると前記駆動パルス制御回
路２６はＰＦＣ制御機能が有効にされ、ＰＦＣイネーブ
ル信号ＰＥＳがロウレベルにされるとＰＦＣ制御機能が
無効にされる。
パレータＣＭＰ２が設けられているのは、図４に示すよ
うに、第１のコンパレータＣＭＰ１でＡＣ電源１０が１
００Ｖ系か２００Ｖ系かを判別し、第２のコンパレータ
ＣＭＰ２でＰＦＣ制御機能（ＰＷＭ制御を含む、以下、
同様）を有効にするか無効にするか決定するためであ
る。ＰＦＣ制御機能を有効にしたり無効にしたりするの
は、入力電圧Ｖinに換算して５０Ｖ程度しか供給されな
いことは通常の商用電源ではありえないので、異常な状
態であるとして電源装置自体が動作しないようにするた
めである。この回路のフリップフロップＦＦ１から出力
されるゲイン切替え信号ＧＲＳがハイレベルにされる
と、ゲイン選択回路２４はＧＲＳがロウレベルの時のゲ
インの１／５のゲインに切り替える。一方、回路のフリ
ップフロップＦＦ２から出力されるＰＦＣイネーブル信
号ＰＥＳがハイレベルにされると前記駆動パルス制御回
路２６はＰＦＣ制御機能が有効にされ、ＰＦＣイネーブ
ル信号ＰＥＳがロウレベルにされるとＰＦＣ制御機能が
無効にされる。
【００２２】また、実効値検出回路２１は、フリップフ
ロップＦＦ１，ＦＦ２の出力状態に応じてコンパレータ
ＣＭＰ１，ＣＭＰ２の比較電圧Ｖcp１，Ｖcp２を切り替
える比較電圧切替え回路ＣＶＣ１，ＣＶＣ２を備えてい
る。比較電圧切替え回路ＣＶＣ１，ＣＶＣ２を設けてい
るのは、電源電圧の平均値が変動する場合があるので、
そのような変動で電源装置が誤動作しないようにするた
めである。なお、本実施例では、上記のようなフィード
バックループとしてのヒステリシスの他に、コンパレー
タＣＭＰ１，ＣＭＰ２自身にもヒステリシス特性（数１
０ｍＶ）を持たせて、入力電圧Ｖin’にのっているノイ
ズによってコンパレータＣＭＰ１，ＣＭＰ２が反応した
り電源電圧の揺らぎ等によってチャタリングを起したり
しないように構成されている。
ロップＦＦ１，ＦＦ２の出力状態に応じてコンパレータ
ＣＭＰ１，ＣＭＰ２の比較電圧Ｖcp１，Ｖcp２を切り替
える比較電圧切替え回路ＣＶＣ１，ＣＶＣ２を備えてい
る。比較電圧切替え回路ＣＶＣ１，ＣＶＣ２を設けてい
るのは、電源電圧の平均値が変動する場合があるので、
そのような変動で電源装置が誤動作しないようにするた
めである。なお、本実施例では、上記のようなフィード
バックループとしてのヒステリシスの他に、コンパレー
タＣＭＰ１，ＣＭＰ２自身にもヒステリシス特性（数１
０ｍＶ）を持たせて、入力電圧Ｖin’にのっているノイ
ズによってコンパレータＣＭＰ１，ＣＭＰ２が反応した
り電源電圧の揺らぎ等によってチャタリングを起したり
しないように構成されている。
【００２３】比較電圧切替え回路ＣＶＣ１，ＣＶＣ２は
同一の構成を有しているので、一方のＣＶＣ１の構成を
説明すると、電源電圧端子と接地点との間に直列に接続
された抵抗Ｒ１１，Ｒ１２と、このうちＲ１２と並列に
接続された抵抗Ｒ１３およびスイッチＭＯＳＦＥＴ Ｑ
１とから構成されており、スイッチＭＯＳＦＥＴ Ｑ１
がオフされた状態では抵抗Ｒ１１とＲ１２の比により
２．９２Ｖのような電圧が比較電圧Ｖcp1としてコンパ
レータＣＭＰ１の反転入力端子に印加され、スイッチＭ
ＯＳＦＥＴ Ｑ１がオンされると抵抗Ｒ１１とＲ１２と
Ｒ１３の比により２．７７Ｖのような電圧が比較電圧Ｖ
cp1としてコンパレータＣＭＰ１の反転入力端子に印加
される。なお、スイッチＭＯＳＦＥＴ Ｑ１はフリップ
フロップＦＦ１（ＦＦ２）の出力とリセット信号ＲＥＳ
との論理和をとるＮＯＲゲートＧ１（Ｇ２）の出力によ
ってオン、オフ制御される。
同一の構成を有しているので、一方のＣＶＣ１の構成を
説明すると、電源電圧端子と接地点との間に直列に接続
された抵抗Ｒ１１，Ｒ１２と、このうちＲ１２と並列に
接続された抵抗Ｒ１３およびスイッチＭＯＳＦＥＴ Ｑ
１とから構成されており、スイッチＭＯＳＦＥＴ Ｑ１
がオフされた状態では抵抗Ｒ１１とＲ１２の比により
２．９２Ｖのような電圧が比較電圧Ｖcp1としてコンパ
レータＣＭＰ１の反転入力端子に印加され、スイッチＭ
ＯＳＦＥＴ Ｑ１がオンされると抵抗Ｒ１１とＲ１２と
Ｒ１３の比により２．７７Ｖのような電圧が比較電圧Ｖ
cp1としてコンパレータＣＭＰ１の反転入力端子に印加
される。なお、スイッチＭＯＳＦＥＴ Ｑ１はフリップ
フロップＦＦ１（ＦＦ２）の出力とリセット信号ＲＥＳ
との論理和をとるＮＯＲゲートＧ１（Ｇ２）の出力によ
ってオン、オフ制御される。
【００２４】図５には、実効値検出回路２１のうち第２
のコンパレータＣＭＰ２と第２ロジック回路ＬＧＣ２と
フリップフロップＦＦ２とからなりＰＦＣイネーブル信
号ＰＥＳを生成する回路のより具体的な回路構成例が示
されている。図５に示されているように、第２ロジック
回路ＬＧＣ２には、上記コンパレータＣＭＰ２の他に
０．１Ｖのような電圧を比較電圧Ｖcp３として入力電圧
Ｖｉｎを判別するコンパレータＣＭＰ２１と、該コンパ
レータＣＭＰ２１の出力を遅延する遅延回路ＤＬＹ、前
記コンパレータＣＭＰ２の出力パルス数を計数するカウ
ンタＣＮＴ１と、前記コンパレータＣＭＰ２１の出力パ
ルス数を計数するカウンタＣＮＴ２などが設けられてい
る。
のコンパレータＣＭＰ２と第２ロジック回路ＬＧＣ２と
フリップフロップＦＦ２とからなりＰＦＣイネーブル信
号ＰＥＳを生成する回路のより具体的な回路構成例が示
されている。図５に示されているように、第２ロジック
回路ＬＧＣ２には、上記コンパレータＣＭＰ２の他に
０．１Ｖのような電圧を比較電圧Ｖcp３として入力電圧
Ｖｉｎを判別するコンパレータＣＭＰ２１と、該コンパ
レータＣＭＰ２１の出力を遅延する遅延回路ＤＬＹ、前
記コンパレータＣＭＰ２の出力パルス数を計数するカウ
ンタＣＮＴ１と、前記コンパレータＣＭＰ２１の出力パ
ルス数を計数するカウンタＣＮＴ２などが設けられてい
る。
【００２５】次に、図５の回路の動作を、図６〜図９の
タイミングチャートを用いて説明する。図６〜図９にお
いて、符号（ａ）〜（ｑ）で示す信号は、図５に同様の
符号が付記されている信号線の信号である。なお、図６
〜図９のうち、図６および図７はＰＦＣ制御が無効から
有効にされる場合を、また図８および図９はＰＦＣ制御
が有効から無効にされる場合をそれぞれ示している。こ
の実施例の回路は、図６および図７に示すように、外部
端子ＶＡＣの入力電圧Ｖin’が４回連続で１．１５Ｖを
越えると出力するＰＦＣイネーブル信号ＰＥＳがハイレ
ベルに変化して、ＰＦＣ制御機能を有効化させる。ま
た、ＰＦＣイネーブル信号ＰＥＳがハイレベルに変化さ
れるのと同時にコンパレータＣＭＰ２の比較電圧Ｖcp２
が１．１５Ｖから０．９１Ｖに切り替えられる。
タイミングチャートを用いて説明する。図６〜図９にお
いて、符号（ａ）〜（ｑ）で示す信号は、図５に同様の
符号が付記されている信号線の信号である。なお、図６
〜図９のうち、図６および図７はＰＦＣ制御が無効から
有効にされる場合を、また図８および図９はＰＦＣ制御
が有効から無効にされる場合をそれぞれ示している。こ
の実施例の回路は、図６および図７に示すように、外部
端子ＶＡＣの入力電圧Ｖin’が４回連続で１．１５Ｖを
越えると出力するＰＦＣイネーブル信号ＰＥＳがハイレ
ベルに変化して、ＰＦＣ制御機能を有効化させる。ま
た、ＰＦＣイネーブル信号ＰＥＳがハイレベルに変化さ
れるのと同時にコンパレータＣＭＰ２の比較電圧Ｖcp２
が１．１５Ｖから０．９１Ｖに切り替えられる。
【００２６】一方、図８および図９に示すように、外部
端子ＶＡＣの入力電圧Ｖin’が３回連続で０．９１Ｖを
下回ると、ＰＦＣイネーブル信号ＰＥＳがロウレベルに
変化して、ＰＦＣ制御機能を無効化させる。また、ＰＦ
Ｃイネーブル信号ＰＥＳがロウレベルに変化されるのと
同時にコンパレータＣＭＰ２の比較電圧Ｖcp２が０．９
１Ｖから１．１５Ｖに切り替えられる。なお、第１のコ
ンパレータＣＭＰ１と第１ロジック回路ＬＧＣ１とフリ
ップフロップＦＦ１とからなりゲイン切替え信号ＧＲＳ
を生成する回路もほぼ同様な構成と機能であるので、具
体例の説明は省略する。
端子ＶＡＣの入力電圧Ｖin’が３回連続で０．９１Ｖを
下回ると、ＰＦＣイネーブル信号ＰＥＳがロウレベルに
変化して、ＰＦＣ制御機能を無効化させる。また、ＰＦ
Ｃイネーブル信号ＰＥＳがロウレベルに変化されるのと
同時にコンパレータＣＭＰ２の比較電圧Ｖcp２が０．９
１Ｖから１．１５Ｖに切り替えられる。なお、第１のコ
ンパレータＣＭＰ１と第１ロジック回路ＬＧＣ１とフリ
ップフロップＦＦ１とからなりゲイン切替え信号ＧＲＳ
を生成する回路もほぼ同様な構成と機能であるので、具
体例の説明は省略する。
【００２７】図１０には、上記実施例のＰＦＣ制御ＩＣ
２０を用いた電源装置のシステム構成例を示す。図１０
において、１１０は図１の実施例のような構成を有する
昇圧回路、１２０はこの昇圧回路１１０で昇圧された３
８５Ｖのような電圧ＶRBを１次側電圧として数１０Ｖ程
度の直流電圧ＶDCSを発生する補助電源装置、１３０は
昇圧回路１１０で昇圧された電圧ＶRBを１次側電圧とし
て数Ｖ程度の直流電圧ＶDCMを発生する主電源装置であ
る。補助電源装置１２０は、昇圧回路１１０で昇圧され
た電圧ＶRBを１次側コイルに受けるトランス１２１と、
該トランス１２１の１次側コイルにスイッチング電流を
流すスイッチ素子１２２と、該スイッチ素子１２２をＰ
ＷＭ制御でスイッチングさせるサブ電源制御用ＩＣ１２
３とからなるスイッチングレギュレータにより構成され
ている。主電源装置１３０は、昇圧回路１１０で昇圧さ
れた電圧ＶRBを１次側コイルに受けるトランス１３１
と、該トランス１３１の１次側コイルにスイッチング電
流を流すスイッチ素子１３２と、該スイッチ素子１３２
をＰＷＭ制御でスイッチングさせる主電源制御用ＩＣ１
３３などからなるスイッチングレギュレータにより構成
されている。特に制限されるものでないが、昇圧回路１
１０を構成するＰＦＣ制御用ＩＣ２０のＤＣ１２Ｖのよ
うな直流電源電圧Ｖｃｃは、補助電源装置１２０から供
給されるように構成されている。
２０を用いた電源装置のシステム構成例を示す。図１０
において、１１０は図１の実施例のような構成を有する
昇圧回路、１２０はこの昇圧回路１１０で昇圧された３
８５Ｖのような電圧ＶRBを１次側電圧として数１０Ｖ程
度の直流電圧ＶDCSを発生する補助電源装置、１３０は
昇圧回路１１０で昇圧された電圧ＶRBを１次側電圧とし
て数Ｖ程度の直流電圧ＶDCMを発生する主電源装置であ
る。補助電源装置１２０は、昇圧回路１１０で昇圧され
た電圧ＶRBを１次側コイルに受けるトランス１２１と、
該トランス１２１の１次側コイルにスイッチング電流を
流すスイッチ素子１２２と、該スイッチ素子１２２をＰ
ＷＭ制御でスイッチングさせるサブ電源制御用ＩＣ１２
３とからなるスイッチングレギュレータにより構成され
ている。主電源装置１３０は、昇圧回路１１０で昇圧さ
れた電圧ＶRBを１次側コイルに受けるトランス１３１
と、該トランス１３１の１次側コイルにスイッチング電
流を流すスイッチ素子１３２と、該スイッチ素子１３２
をＰＷＭ制御でスイッチングさせる主電源制御用ＩＣ１
３３などからなるスイッチングレギュレータにより構成
されている。特に制限されるものでないが、昇圧回路１
１０を構成するＰＦＣ制御用ＩＣ２０のＤＣ１２Ｖのよ
うな直流電源電圧Ｖｃｃは、補助電源装置１２０から供
給されるように構成されている。
【００２８】図１１（Ａ）および（Ｂ）は、他の電源装
置の構成例を示す。このうち図１１（Ａ）に示す電源装
置は、昇圧回路１１０のスイッチ素子１６を制御するＰ
ＦＣ制御回路２０の機能と補助電源装置１２０のスイッ
チ素子１２２を制御するサブ電源制御ＩＣ１２３の機能
を１つの半導体集積回路に取り込んで電源制御用ＩＣ２
００としたものである。また、図１１（Ｂ）に示す電源
装置は、さらに主電源装置１２０のスイッチ素子１２２
を制御するサブ電源制御ＩＣ１２３の機能を１つの半導
体集積回路に取り込んで電源制御用ＩＣ２１０としたも
のである。本発明を適用すると、図１１（Ａ）に示すよ
うなＩＣ２００や、図１１（Ｂ）に示すようなＩＣ２１
０を開発する場合、ピン数の少ない電源制御用ＩＣを実
現することができるという利点がある。
置の構成例を示す。このうち図１１（Ａ）に示す電源装
置は、昇圧回路１１０のスイッチ素子１６を制御するＰ
ＦＣ制御回路２０の機能と補助電源装置１２０のスイッ
チ素子１２２を制御するサブ電源制御ＩＣ１２３の機能
を１つの半導体集積回路に取り込んで電源制御用ＩＣ２
００としたものである。また、図１１（Ｂ）に示す電源
装置は、さらに主電源装置１２０のスイッチ素子１２２
を制御するサブ電源制御ＩＣ１２３の機能を１つの半導
体集積回路に取り込んで電源制御用ＩＣ２１０としたも
のである。本発明を適用すると、図１１（Ａ）に示すよ
うなＩＣ２００や、図１１（Ｂ）に示すようなＩＣ２１
０を開発する場合、ピン数の少ない電源制御用ＩＣを実
現することができるという利点がある。
【００２９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、入力電圧Ｖin’が４回連続で１．１５Ｖを
越えるとＰＦＣ制御機能を有効化させ、入力電圧Ｖin’
が３回連続で０．９１Ｖを下回るとＰＦＣ制御機能を無
効化させているが、判定のための回数はそれぞれ４回と
３回に限定されるものでなく、任意の回数とすることが
できる。その場合、図５のカウンタＣＮＴ１，ＣＮＴ２
の構成するだけで容易に変更することができる。また、
実施例においては、ＰＦＣ制御機能を有効にさせるか無
効にさせるかの判別するためのしきい値として１．１５
Ｖと０．９１Ｖを、また電源電圧がＡＣ１００Ｖ系かＡ
Ｃ２００Ｖ系かを判別するためのしきい値電圧として
２．９２Ｖと２．７７Ｖを、それぞれ設定しているがこ
れらのしきい値は一例であり、それぞれの機能を達成す
るに必要な条件を満たす範囲で他の値とすることも可能
である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、入力電圧Ｖin’が４回連続で１．１５Ｖを
越えるとＰＦＣ制御機能を有効化させ、入力電圧Ｖin’
が３回連続で０．９１Ｖを下回るとＰＦＣ制御機能を無
効化させているが、判定のための回数はそれぞれ４回と
３回に限定されるものでなく、任意の回数とすることが
できる。その場合、図５のカウンタＣＮＴ１，ＣＮＴ２
の構成するだけで容易に変更することができる。また、
実施例においては、ＰＦＣ制御機能を有効にさせるか無
効にさせるかの判別するためのしきい値として１．１５
Ｖと０．９１Ｖを、また電源電圧がＡＣ１００Ｖ系かＡ
Ｃ２００Ｖ系かを判別するためのしきい値電圧として
２．９２Ｖと２．７７Ｖを、それぞれ設定しているがこ
れらのしきい値は一例であり、それぞれの機能を達成す
るに必要な条件を満たす範囲で他の値とすることも可能
である。
【００３０】
【発明の効果】本発明に従うと、ＰＦＣ方式の電源装置
に使用されるＰＦＣ制御用ＩＣの外部端子（ピン）数を
低減し、チップサイズおよびパッケージサイズを小さく
して、電源装置の小型化を図ることができる。また、Ｐ
ＦＣ方式の電源装置に使用されるＰＦＣ制御用ＩＣの外
部端子に接続される外付け素子の数を減らして、システ
ムを構成する部品点数を少なくするとともに、外付け素
子で生じる電力損失を低減できるようになる。
に使用されるＰＦＣ制御用ＩＣの外部端子（ピン）数を
低減し、チップサイズおよびパッケージサイズを小さく
して、電源装置の小型化を図ることができる。また、Ｐ
ＦＣ方式の電源装置に使用されるＰＦＣ制御用ＩＣの外
部端子に接続される外付け素子の数を減らして、システ
ムを構成する部品点数を少なくするとともに、外付け素
子で生じる電力損失を低減できるようになる。
【図１】本発明に係るＰＦＣ制御用ＩＣとそれを用いた
電源装置の概略構成を示すブロック図である。
電源装置の概略構成を示すブロック図である。
【図２】実施例の電源装置における整流後の電圧波形と
ＰＦＣ制御用ＩＣ内の掛け算回路からの出力電流波形と
過電流検出用外部端子の電圧波形を示す波形図である。
ＰＦＣ制御用ＩＣ内の掛け算回路からの出力電流波形と
過電流検出用外部端子の電圧波形を示す波形図である。
【図３】ＰＦＣ制御用ＩＣ内の実効値検出回路の一例の
概略構成を示すブロック図である。
概略構成を示すブロック図である。
【図４】入力電圧と実効値検出回路を構成するコンパレ
ータの比較電圧との関係を示す説明図である。
ータの比較電圧との関係を示す説明図である。
【図５】実効値検出回路のより具体的な例を示す論理構
成図である。
成図である。
【図６】実施例の実効値検出回路によりＰＦＣ制御を無
効から有効にさせる場合の回路内の信号の変化を示すタ
イミングチャートである。
効から有効にさせる場合の回路内の信号の変化を示すタ
イミングチャートである。
【図７】実施例の実効値検出回路によりＰＦＣ制御を無
効から有効にさせる場合の回路内の信号の変化を示すタ
イミングチャートである。
効から有効にさせる場合の回路内の信号の変化を示すタ
イミングチャートである。
【図８】実施例の実効値検出回路によりＰＦＣ制御を有
効から無効にさせる場合の回路内の信号の変化を示すタ
イミングチャートである。
効から無効にさせる場合の回路内の信号の変化を示すタ
イミングチャートである。
【図９】実施例の実効値検出回路によりＰＦＣ制御を有
効から無効にさせる場合の回路内の信号の変化を示すタ
イミングチャートである。
効から無効にさせる場合の回路内の信号の変化を示すタ
イミングチャートである。
【図１０】実施例のＰＦＣ制御用ＩＣを用いた電源装置
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図１１】他の電源装置の構成例を示すブロック図であ
る。
る。
【図１２】従来のＡＣ−ＤＣ変換型の電源装置の一例を
示す構成図である。
示す構成図である。
【図１３】図１２の電源装置における整流回路の出力電
圧および出力電流の波形を示す波形図である。
圧および出力電流の波形を示す波形図である。
【図１４】従来のＰＦＣ制御用ＩＣを用いたＡＣ−ＤＣ
変換型電源装置の構成を示す構成図である。
変換型電源装置の構成を示す構成図である。
【図１５】図１４の電源装置における整流回路の出力電
圧および出力電流の波形を示す波形図である。
圧および出力電流の波形を示す波形図である。
１１ 整流回路
１２ 平滑用コンデンサ
１３ スイッチングレギュレータ
１４ 昇圧回路
１６ スイッチング素子（スイッチＭＯＳＦＥＴ）
１７ 昇圧用コイル
１８ 昇圧用ダイオード
２０ ＰＦＣ制御用ＩＣ
２１ 実効値検出回路
２２ 第１差動アンプ（誤差アンプ）
２３ 掛け算回路
２４ ゲイン選択回路
２５ 第２差動アンプ（誤差アンプ）
２６ 駆動パルス制御回路
２７ 発振回路
２８ パルスドライバ
３１ 第３差動コンパレータ（過電流検出用コンパレー
タ） ＣＭＰ１，ＣＭＰ２ コンパレータ ＣＮＴ１，ＣＮＴ２ カウンタ回路 ＣＶＣ１，ＣＶＣ２ 比較電圧切替え回路
タ） ＣＭＰ１，ＣＭＰ２ コンパレータ ＣＮＴ１，ＣＮＴ２ カウンタ回路 ＣＶＣ１，ＣＶＣ２ 比較電圧切替え回路
Claims (10)
- 【請求項１】 交流を直流に変換する整流回路に接続さ
れたコイルに流れる電流をスイッチングして整流回路か
ら出力される電圧を変換して出力する電源装置に使用さ
れ、前記コイルに流れる電流をオン、オフするスイッチ
ング素子の制御パルスを出力する電源制御用半導体集積
回路であって、 前記交流電圧が第１の電圧系か該第１の電圧系よりも高
い第２の電圧系かを判別する電圧判別回路と、出力変換
電圧のフィードバック電圧に応じた電圧を出力する第１
差動アンプと、前記交流電圧に基づいた入力電圧と前記
第１差動アンプの出力電圧とに応じた電流を出力する掛
け算回路と、該掛け算回路の出力電流に応じて、前記ス
イッチング素子のへ供給される制御パルスのパルス幅を
制御するパルス制御回路とを備え、 前記電圧判別回路が判別すべき電圧が入力される外部端
子が、前記掛け算回路への入力電圧が入力される外部端
子を兼用するように構成されていることを特徴とする電
源制御用半導体集積回路。 - 【請求項２】 前記掛け算回路の出力電流に応じた電圧
を出力する第２差動アンプを備え、前記パルス制御回路
は前記第２差動アンプの出力電圧に応じて前記スイッチ
ング素子の制御パルスを生成することを特徴とする請求
項１に記載の電源制御用半導体集積回路。 - 【請求項３】 前記電圧判別回路は、前記兼用の外部端
子に入力されている電圧と所定の第１比較電圧とを比較
する第１コンパレータと、該第１コンパレータの出力パ
ルス数を計数する第１カウンタ回路とを含み、該第１カ
ウンタ回路の計数値が所定値以上になった場合に前記交
流電圧が第２の電圧系であると判定し、前記掛け算回路
のゲインを低い方へ切り替えるように構成されているこ
とを特徴とする請求項１または２に記載の電源制御用半
導体集積回路。 - 【請求項４】 前記電圧判別回路は、前記第１比較電圧
を切り替える比較電圧切替え回路を備え、前記第１カウ
ンタ回路の計数値が所定値以上になった場合に前記第１
比較電圧をより低い第２比較電圧に切り替えるように構
成されていることを特徴とする請求項３に記載の電源制
御用半導体集積回路。 - 【請求項５】 前記電圧判別回路は、前記兼用の外部端
子に入力されている電圧と所定の第３比較電圧とを比較
する第２コンパレータと、該第２コンパレータの出力パ
ルス数を計数する第２カウンタ回路とを含み、該第２カ
ウンタ回路の計数値が所定値以上になった場合に前記交
流電圧がＡＣ１００Ｖ系であると判定し、前記掛け算回
路のゲインを低い方へ切り替えるように構成されている
ことを特徴とする請求項３または４に記載の電源制御用
半導体集積回路。 - 【請求項６】 前記電圧判別回路は、前記第３比較電圧
を切り替える比較電圧切替え回路を備え、前記第２カウ
ンタ回路の計数値が所定値以上になった場合に前記第３
比較電圧をより高い第４比較電圧に切り替えるように構
成されていることを特徴とする請求項５に記載の電源制
御用半導体集積回路。 - 【請求項７】 前記交流電圧が異常に低い状態を検出す
る異常電圧検出回路を備え、該異常電圧検出回路は前記
兼用の外部端子に接続されていることを特徴とする請求
項１〜６のいずれかに記載の電源制御用半導体集積回
路。 - 【請求項８】 交流を直流に変換する整流回路に接続さ
れたコイルに流れる電流をスイッチングして整流回路か
ら出力される電圧を変換して出力する電源装置に使用さ
れ、前記コイルに流れる電流をオン、オフするスイッチ
ング素子の制御パルスを出力する電源制御用半導体集積
回路であって、 前記交流電圧が第１の電圧系か該第１の電圧系よりも高
い第２の電圧系かを判別する電圧判別回路と、出力変換
電圧のフィードバック電圧に応じた電圧を出力する第１
差動アンプと、前記交流電圧に基づいた入力電圧と前記
第１差動アンプの出力電圧とに応じた電流を出力する掛
け算回路と、該掛け算回路の出力電流に応じた電圧を出
力する第２差動アンプと、該第２差動アンプの出力電圧
に応じて、前記スイッチング素子へ供給される制御パル
スのパルス幅を制御するパルス制御回路と、 前記電圧判別回路が判別すべき電圧と前記掛け算回路へ
の入力電圧が入力される兼用の第１外部端子と、第１電
源電圧が印加される第２外部端子と、第２電源電圧が印
加される第３外部端子と、前記出力昇圧電圧のフィード
バック電圧が入力される第４外部端子と、前記第１差動
アンプの出力端子が接続された第５外部端子と、前記第
２差動アンプの出力端子が接続された第６外部端子と、
前記掛け算回路から出力される電流を外部へ出力する第
７外部端子と、前記パルス制御回路で生成された制御パ
ルスを出力する第８外部端子とを備え、前記第５外部端
子と第６外部端子にはそれぞれ位相補償用の外付け素子
が接続されることを特徴とする電源制御用半導体集積回
路。 - 【請求項９】 前記第７外部端子に接続され過電流を検
出する第３差動アンプを備え、前記パルス制御回路は前
記第３差動アンプの出力に基づいて制御パルスの出力を
停止するように構成されていることを特徴とする請求項
８に記載の電源制御用半導体集積回路。 - 【請求項１０】 交流を直流に変換する整流回路と、該
整流回路に接続されたコイルと、該コイルに流れる電流
をオン、オフするスイッチング素子と、該スイッチング
素子を制御する請求項１〜９のいずれかに記載の電源制
御用半導体集積回路とを含み、前記整流回路から出力さ
れる電圧を昇圧して出力する電源装置であって、前記整
流回路と前記コイルとの間に平滑コンデンサを有しない
ように構成されていることを特徴とする電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001383938A JP2003189596A (ja) | 2001-12-18 | 2001-12-18 | 電源制御用半導体集積回路および電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001383938A JP2003189596A (ja) | 2001-12-18 | 2001-12-18 | 電源制御用半導体集積回路および電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003189596A true JP2003189596A (ja) | 2003-07-04 |
Family
ID=27593804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001383938A Pending JP2003189596A (ja) | 2001-12-18 | 2001-12-18 | 電源制御用半導体集積回路および電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003189596A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013502683A (ja) * | 2009-08-18 | 2013-01-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体照明器具用ユニバーサル電圧入力提供方法及び装置 |
| JP2013236424A (ja) * | 2012-05-07 | 2013-11-21 | Fuji Electric Co Ltd | 電源装置の制御回路 |
| KR101926599B1 (ko) * | 2015-10-28 | 2018-12-11 | 주식회사 아모텍 | 감전보호 장치 |
| US10231366B2 (en) | 2015-10-28 | 2019-03-12 | Amotech Co., Ltd. | Electric shock prevention apparatus |
| US11437842B2 (en) | 2019-03-22 | 2022-09-06 | Seiko Epson Corporation | Power supply control device, switching power supply, and electronic apparatus |
-
2001
- 2001-12-18 JP JP2001383938A patent/JP2003189596A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013502683A (ja) * | 2009-08-18 | 2013-01-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体照明器具用ユニバーサル電圧入力提供方法及び装置 |
| JP2013236424A (ja) * | 2012-05-07 | 2013-11-21 | Fuji Electric Co Ltd | 電源装置の制御回路 |
| KR101926599B1 (ko) * | 2015-10-28 | 2018-12-11 | 주식회사 아모텍 | 감전보호 장치 |
| US10231366B2 (en) | 2015-10-28 | 2019-03-12 | Amotech Co., Ltd. | Electric shock prevention apparatus |
| US11437842B2 (en) | 2019-03-22 | 2022-09-06 | Seiko Epson Corporation | Power supply control device, switching power supply, and electronic apparatus |
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