JP2003197874A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 グレインサイズが小さい強誘電体膜を得るこ
とができると共に、低電圧動作が可能で、かつスイッチ
ング電荷量が高い強誘電体キャパシタを備えた半導体装
置の製造方法を提供する。 【解決手段】 半導体基板１の上方に絶縁膜８を形成す
る工程と、絶縁膜８の上にキャパシタ用の第１導電膜１
５を形成する工程と、第１導電膜１５の上にキャパシタ
用の誘電体膜１６を形成する工程と、第１の温度で第１
の熱処理を行い、次いで、第１の温度より高い第２の温
度で第２の熱処理を行う工程と、誘電体膜１６の上にキ
ャパシタ用の第２導電膜１７を形成する工程と、第２の
温度より高い第３の温度で第３熱処理を行う工程とを有
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、より詳しくは、強（高）誘電体キャパシタを
有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、電源を切っても情報を保持でき、
しかも省電力で書き込みや読み出しのできるメモリとし
て、強誘電体不揮発性メモリ（ＦｅＲＡＭ）が注目され
ている。ＦｅＲＡＭは転送トランジスタと強誘電体キャ
パシタからなるメモリセルを有している。この強誘電体
キャパシタは下部電極と上部電極により強誘電体膜を挟
んだ構造を有している。

【０００３】また、他の不揮発メモリーとして、フラッ
シュメモリが知られている。このフラッシュメモリは、
絶縁ゲート型電界効果トランシスタ（ＩＧＦＥＴ）のゲ
ート絶縁膜中に埋め込まれたフローティングゲートを有
し、このフローティングゲートに記憶情報を表す電荷を
蓄積することによって情報を記憶する。フラッシュメモ
リでは、情報の書き込み又は消去を行う際にゲート絶縁
膜を通過するトンネル電流を流す必要があるため、比較
的高い電源電圧を必要とする。

【０００４】一方、ＦｅＲＡＭでは、強誘電体膜のヒス
テリシス特性を利用して情報を記憶する。上部電極と下
部電極とに挟まれた強誘電体膜により構成される強誘電
体キャパシタは、電極間の印加電圧に応じて分極を生
じ、印加電圧を取り去っても自発分極を有する。この自
発分極を検出することにより、情報を読み出すことがで
きる。このように、ＦｅＲＡＭはフラッシュメモリに比
べて低電圧で動作し、かつ省電力で高速の書き込みを行
うことができる。

【０００５】ＦｅＲＡＭの強誘電体キャパシタを構成す
る強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、La
ドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢ
ｉ₂Ｔａ₂Ｏ₉（ＳＢＴ、Ｙ１）、ＳｒＢｉ₂(Ｔａ，Ｎｂ)
₂Ｏ₉（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物材料等
があり、それらの材料は、ゾルゲル法、スパッタリング
法、ＭＯＣＶＤ法等によって成膜される。

【０００６】スパッタリング法により強誘電体膜（ＰＺ
ＴやＳＢＴなど）を高温側で成膜をする場合、蒸気圧の
高いＰｂやＢｉが強誘電体膜中から蒸発して組成ずれを
起こしてしまう。このため、一般的に、低温側（室温程
度）で成膜を行ってアモルファス状態の強誘電体膜を成
膜した後に、熱処理によってペロブスカイト構造へと結
晶化させる手法がとられることが多い。その後、上部電
極を強誘電体膜上に形成してキャパシタ構造を得る。

【０００７】強誘電体膜の結晶化を行うための熱処理
は、炉を用いた熱処理やランプアニール装置を用いた急
速熱処理（ＲＴＡ）などにより行われる。結晶化を行う
ためには一般的に６００℃以上の熱処理が必要であり、
例えば７００℃、６０秒程度の条件下で行われる。

【０００８】炉を用いて強誘電体膜の熱処理を行う場
合、強誘電体膜の結晶が所定の印加電圧でその分極特性
を制御できない方向に揃う巨大グレイン、いわゆるロゼ
ッタが発生することがある。一方、ＲＴＡ装置を用いて
強誘電体膜を熱処理する場合、炉を用いる場合に比べて
ロゼッタが発生しにくいという利点がある。

【０００９】このように、高性能のＦｅＲＡＭを製造す
るためには、強誘電体膜の結晶粒の配向を制御すること
が重要なファクターの一つであり、このため、強誘電体
膜を結晶化させる工程が非常に重要である。

【００１０】強誘電体膜を結晶化させる工程において、
強誘電体膜を形成した後に所定の温度の１ステップで熱
処理して結晶化を行うと、分極に寄与しない方向に自己
配向してしまう恐れがあり、この場合、強誘電体キャパ
シタのスイッチング電荷量Ｑ _SWが低くなってしまう。

【００１１】この問題を解決する方法として、強誘電体
膜をアルゴン（Ａｒ）ガス雰囲気で一旦結晶化した後
に、酸素（Ｏ₂）ガス雰囲気で熱処理する２段階熱処理
方法（従来技術（１））が考案されている。この従来技
術（１）では、強誘電体膜の結晶配向性は改善される
が、強誘電体膜と上部電極との界面に凹凸が発生するた
め、強誘電体キャパシタのスイッチング電荷量Ｑ_SWが低
くなってしまう。

【００１２】そこで、この問題を解決するため、強誘電
体膜をＡｒガス雰囲気で一旦結晶化し、強誘電体膜上に
上部電極を形成した後に、再度、強誘電体膜を熱処理す
る方法（従来技術（２））が考案されている。

【００１３】

【発明が解決しようとする課題】しかしながら、上記し
た従来技術（２）では、強誘電体キャパシタのスイッチ
ング電荷量Ｑ_SWを比較的高く、かつ分極飽和電圧を比較
的小さすることができるという効果はあるものの、強誘
電体膜のグレインサイズ（結晶粒の大きさ）が大きくな
ってしまい、その結果、所望の薄膜の強誘電体膜を得る
ことが困難であるという問題がある。これに加えて、上
記した従来技術（２）では、例えば２Ｖ以下の低電圧で
動作可能な強誘電体キャパシタを形成することは困難で
ある。

【００１４】また、特開平１１−２９７９６４号公報に
は、高誘電体膜を形成後、上部電極を形成後又は層間絶
縁膜を形成後に、高誘電体膜を不活性雰囲気の第１の温
度で熱処理し、その後、第１の温度より低い第２の温度
で熱処理するなどの方法が記載されている。

【００１５】しかしながら、この方法では、高誘電体膜
の誘電率を増やしながらキャパシタの下に形成されたバ
リア膜の酸化を抑制して漏れ電流を省くことができると
いう効果はあるものの、高誘電体膜のグレインサイズを
小さくすることに関しては何ら考慮されていない。

【００１６】本発明は以上の問題点を鑑みて創作された
ものであり、グレインサイズが小さい強（高）誘電体膜
を得ることができると共に、低電圧動作が可能で、かつ
スイッチング電荷量が高い強（高）誘電体キャパシタを
備えた半導体装置の製造方法を提供することを目的とす
る。

【００１７】

【課題を解決するための手段】上記問題を解決するた
め、本発明は半導体装置の製造方法に係り、半導体基板
の上方に絶縁膜を形成する工程と、前記絶縁膜の上にキ
ャパシタ用の第１導電膜を形成する工程と、前記第１導
電膜の上に前記キャパシタ用の強誘電体材料又は高誘電
体材料からなる誘電体膜を形成する工程と、前記半導体
基板を、第１の温度で第１の熱処理を行い、次いで、前
記第１の温度より高い第２の温度で第２の熱処理を行う
工程と、前記誘電体膜の上に前記キャパシタ用の第２導
電膜を形成する工程と、前記半導体基板を前記第２の温
度より高い第３の温度で第３の熱処理を行う工程とを有
することを特徴とする。

【００１８】本発明によれば、絶縁膜を備えた半導体基
板上にキャパシタの下部電極となる第１導電膜を形成
し、その上に強誘電体材料又は高誘電体材料からなる誘
電体膜を形成する。その後、それらの膜が形成された半
導体基板を、所定のガス（例えば不活性ガスと酸化性ガ
スとの混合ガス）の雰囲気の第１の温度（例えば４５０
〜５６０℃）で第１の熱処理を行う。これにより、第１
導電膜と強誘電体膜との界面近傍での各材料の相互拡散
が抑制された状態で、アモルファス状態である強誘電体
膜の第１導電膜側の部分が微結晶化される。

【００１９】続いて、第１の熱処理が施された半導体基
板を第１の温度より高い温度（例えば５６０℃を超えて
６２０℃以下）で第２の熱処理を行う。これにより、強
誘電体膜はそのグレインサイズが小さい状態で第１導電
膜側の部分から上層部に向けて概ね結晶化される。

【００２０】次いで、第１及び第２の熱処理が施された
強誘電体膜上にキャパシタの上部電極となる第２導電膜
を形成する。その後、この半導体基板を第２の温度より
高い第３の温度（例えば６３０〜８００℃）で第３の熱
熱処理を行う。これにより、強誘電体膜は、強誘電体膜
と第２導電膜との界面近傍での各材料の相互拡散が抑制
された状態で、その上層部まで膜厚全体にわたって結晶
化されて緻密化される。その結果、強誘電体膜と第２導
電膜との界面が平坦になる。

【００２１】このようにして、所望の薄い膜厚を有し、
かつグレインサイズが小さい状態で結晶化された強誘電
体膜が得られると同時に、強誘電体膜と第２導電膜との
界面を平坦にすることができる。その後、第２導電膜、
強誘電体膜及び第１導電膜をパターニングして強誘電体
キャパシタを形成すればよい。これにより、スイッチン
グ電荷量が高く、かつ分極飽和電圧が低い強（高）誘電
体キャパシタを容易に形成することができるようにな
る。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。

【００２３】図１〜図５は、本発明の実施形態に係る半
導体装置の製造工程を示す断面図である。

【００２４】まず、図１（ａ）に示す断面構造を得るま
での工程を説明する。

【００２５】図１（ａ）に示すように、ｎ型又はｐ型の
シリコン（半導体）基板１のトランジスタ形成領域の周
囲にフォトリソグラフィ法により素子分離用溝を形成し
た後に、素子分離用溝の中に酸化シリコン(ＳｉＯ₂)を
埋め込んで素子分離絶縁膜２を形成する。そのような構
造の素子分離絶縁膜２は、ＳＴＩ(Shallow Trench Isol
ation)と呼ばれる。なお、ＬＯＣＯＳ（Local Oxidatio
n of Silicon）法により形成した絶縁膜を素子分離絶縁
膜として採用してもよい。

【００２６】続いて、シリコン基板１のトランジスタ形
成領域にｐ型不純物を導入してｐウェル１ａを形成す
る。さらに、シリコン基板１のトランジスタ形成領域表
面を熱酸化して、ゲート絶縁膜３となるシリコン酸化膜
を形成する。

【００２７】次いで、シリコン基板１の上側全面に非晶
質又は多結晶シリコン膜を形成し、これをフォトリソグ
ラフィ法によりパターニングして、ゲート電極４ｘ，４
ｙを形成する。

【００２８】なお、１つのｐウェル１ａ上には２つのゲ
ート電極４ｘ，４ｙが並列に形成され、それらのゲート
電極４ｘ，４ｙはワード線の一部を構成する。

【００２９】次いで、ｐウェル１ａのうちゲート電極４
ｘ，４ｙの両側にｎ型不純物をイオン注入してソース／
ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜
５ｃを形成する。

【００３０】さらに、ＣＶＤ法により絶縁膜、例えば酸
化シリコン（ＳｉＯ₂）膜をシリコン基板１の全面に形
成した後に、その絶縁膜をエッチバックしてゲート電極
４ｘ，４ｙの両側部分に絶縁性のサイドウォールスペー
サ６として残す。

【００３１】続いて、ゲート電極４ｘ，４ｙとサイドウ
ォールスペーサ６をマスクに使用して、第１〜第３のｎ
型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン
注入することにより、第１〜第３のｎ型不純物拡散領域
５ａ〜５ｃをＬＤＤ構造にする。

【００３２】なお、１つのトランジスタ形成領域におけ
る２つのゲート電極４ｘ，４ｙの間の第１のｎ型不純物
拡散領域５ａはビット線に電気的に接続され、トランジ
スタ形成領域の両端側の第２、第３のｎ型不純物拡散領
域５ｂ，５ｃはキャパシタの下部電極に電気的に接続さ
れる。

【００３３】次いで、半導体基板１の全面をＨＦ（フッ
酸）系の薬液で前処理したあと、スパッタリング法を用
いて、下から順に、膜厚が例えば１０ｎｍ／３０ｎｍの
Ｃｏ膜／ＴｉＮ膜（不図示）を成膜する。

【００３４】次いで、窒素雰囲気中で、温度が５００〜
５２０℃の範囲で、３０秒間、第１のＲＴＡ（rapid th
ermal annealing）処理を行うことにより、Ｃｏ膜と第
１〜第３のｎ型不純物拡散領域５ａ〜５ｃ及びゲート電
極４ｘ，４ｙの上層部とを反応させる。

【００３５】次いで、過酸化アンモニア水と硫酸過酸化
水素水との混合液で、ＴｉＮ膜と素子分離絶縁膜２及び
サイドウォールスペーサ６上の未反応のＣｏ膜を除去す
る。

【００３６】次いで、窒素雰囲気中で、温度が８００〜
８４０℃の範囲で、３０秒間の第２のＲＴＡ処理を行
う。これにより、第１〜第３のｎ型不純物拡散領域５ａ
〜５ｃ及びゲート電極４ｘ，４ｙ上にＣｏＳｉ層４ａ〜
４ｅがセルフアラインで形成される。

【００３７】以上の工程により、ｐウェル１ａにはゲー
ト電極４ｘ，４ｙ、ＬＤＤ構造のｎ型不純物拡散層５ａ
〜５及びＣｏサリサイド構造を有する２つのＭＯＳトラ
ンジスタＴ１，Ｔ２が形成される。

【００３８】次いで、ＭＯＳトランジスタＴ１，Ｔ２を
覆うカバー絶縁膜７として約２００ｎｍの厚さの酸窒化
シリコン（ＳｉＯＮ）膜をプラズマＣＶＤ法によりシリ
コン基板１の全面に形成する。その後、ＴＥＯＳガスを
用いるプラズマＣＶＤ法により、膜厚１．０μｍ程度の
酸化シリコン（ＳｉＯ₂）を第１層間絶縁膜８としてカ
バー膜７の上に形成する。

【００３９】続いて、第１層間絶縁膜８の緻密化処理と
して、例えば常圧の窒素雰囲気中で第１層間絶縁膜８を
７００℃の温度で３０分間熱処理する。その後に、第１
層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により
平坦化する。

【００４０】次に、図１（ｂ）に示す構造を形成するま
での工程を説明する。

【００４１】まず、フォトリソグラフィ法によりカバー
絶縁膜７と第１層間絶縁膜８をパターニングして、第１
の不純物拡散領域５ａに到達する深さの第１のコンタク
トホール８ａを形成する。その後、第１層間絶縁膜８上
面とコンタクトホール８ａ内面に、グルー膜として膜厚
３０ｎｍのチタン（Ｔｉ）膜と膜厚５０ｎｍの窒化チタ
ン（ＴｉＮ）膜をスパッタリング法により順に形成す
る。さらに、ＷＦ₆ を用いるＣＶＤ法によってタングス
テン（Ｗ）膜をＴＩＮ膜上に成長して第１のコンタクト
ホール８ａ内を完全に埋め込む。

【００４２】続いて、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭ
Ｐ法により研磨して第１層間絶縁膜８の上面上から除去
する。第１のコンタクトホール８ａ内に残されたタング
ステン膜、ＴｉＮ膜及びＴｉ膜は第１導電性プラグ９と
して使用される。

【００４３】その後に、図１（ｃ）に示すように、第１
層間絶縁膜８上と第１導電性プラグ９上に、膜厚１００
ｎｍの窒化シリコン(Ｓｉ₃Ｎ₄)よりなる酸化防止絶縁膜
１０ａと膜厚１００ｎｍのＳｉＯ₂よりなる下地絶縁膜
１０ｂをプラズマＣＶＤ法により順に形成する。そのＳ
ｉＯ₂膜はＴＥＯＳを用いてプラズマＣＶＤにより成長
される。酸化防止絶縁膜１０は、後のアニール等による
熱処理の際にプラグ９が異常酸化してコンタクト不良を
起こさないようにするために形成され、その膜厚を例え
ば７０ｎｍ以上にすることが望ましい。

【００４４】次いで、レジストパターン（不図示）を用
いて、図２（ａ）に示すように、酸化防止絶縁膜１０
ａ、下地絶縁膜１０ｂ及び第１層間絶縁膜８をエッチン
グすることにより、第２及び第３の不純物拡散領域５
ｂ，５ｃの上に第２及び第３のコンタクトホール８ｂ，
８ｃを形成する。

【００４５】さらに、下地絶縁膜１０ｂ上面と第２、第
３のコンタクトホール８ｂ，８ｃ内面に、グルー膜とし
て膜厚３０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ膜をス
パッタリング法により順に形成する。さらに、ＣＶＤ法
によりＷ膜をＴｉＮ 膜上に成長して第２、第３のコン
タクトホール８ｂ，８ｃ内を完全に埋め込む。

【００４６】続いて、図２（ｂ）に示すように、Ｗ膜、
ＴｉＮ膜及びＴｉ膜をＣＭＰ法により研磨して下地絶縁
膜１０ｂの上面上から除去する。これにより第２、第３
のコンタクトホール８ｂ，８ｃ内に残されたタングステ
ン膜、ＴｉＮ膜及びＴｉ膜をそれぞれ第２、第３導電性
プラグ１１ａ，１１ｂとする。

【００４７】次に、本発明の実施形態の半導体装置の製
造方法に係る強誘電体キャパシタの形成方法について説
明する。図６は本実施形態の半導体装置の製造方法に係
る強誘電体キャパシタ形成における工程フローチャー
ト、図７（ａ）は図３（ｂ）の導電性プラグ上の第１導
電膜、強誘電体膜及び第２導電膜を拡大した部分拡大
図、図７（ｂ）は図７（ａ）の変形例を示す部分拡大断
面図である。

【００４８】図３（ａ）〜図４（ａ）及び図７に示す断
面図を適宜参照しながら、図６のフローチャートに沿っ
て説明する。まず、図６のステップＳ１で、図３（ａ）
及び図７（ａ）に示すように、第２、第３導電性プラグ
１１ａ，１１ｂ上と下地絶縁膜１０ｂ上に、下から順
に、例えば、膜厚２００ｎｍのイリジウム（Ｉｒ）膜１
５ｂ、膜厚３０ｎｍの酸化イリジウム（ＩｒＯ_X）膜１
５ｃ、膜厚３０ｎｍの酸化プラチナ（ＰｔＯ_X）膜１５
ｄ及び膜厚５０ｎｍのプラチナ（Ｐｔ）膜１５ｅを順次
成膜する。

【００４９】これにより、下から順に、Ｉｒ膜１５ｂ／
ＩｒＯ_X膜１５ｃ／ＰｔＯ_X膜１５ｄ／Ｐｔ膜１５ｅによ
り構成される積層膜からなる第１導電膜１５が形成され
る。第１導電膜１５は強誘電体キャパシタの下部電極と
なるものである。

【００５０】この第１導電膜１５の変形例として、図７
（ｂ）に示すように、膜厚が５０ｎｍのＴｉ膜（又は酸
化Ｔｉ膜）１５ｆと膜厚が１５０ｎｍのＰｔ膜１５ｅと
を順次成膜して、第１導電膜１５Ｉとしてもよい。

【００５１】なお、図７（ａ）及び（ｂ）において、第
１導電膜１５として好適な積層膜の構造を例示したが、
Ｐｔ膜、Ｉｒ膜、Ｒｕ膜、Ｔｉ膜、ＰｔＯ_X膜、ＩｒＯ_X
膜、ＲｕＯ_X膜及びＴｉＯ_X膜の群から選択される２つ以
上の膜を含む積層膜を用いてもよい。

【００５２】次いで、この第１導電膜１５を、ＲＴＡ装
置を用いてＡｒ雰囲気の７５０℃の温度で６０秒間、熱
処理することによりＰｔの結晶化を行う。

【００５３】次いで、図６のステップＳ２に進み、第１
導電膜１５上に膜厚が例えば１８０ｎｍのＰＬＺＴ（チ
タン酸ジルコン酸鉛ランタン）膜を室温（２０℃程度）
のスパッタリング法により成膜して強誘電体膜１６とす
る。この誘電体膜１６は室温のスパッタリング法により
成膜されるため、Ｐｂが蒸発しにくい状態で成膜され、
この結果、所望の組成比のＰＬＺＴ膜が成膜される。ま
た、同時に、この強誘電体膜１６はアモルファス状態で
成膜される。

【００５４】強誘電体膜１６の形成方法は、その他に、
ＭＯＤ(metal organic deposition)法、ＭＯＣＶＤ(有
機金属ＣＶＤ)法、ゾル・ゲル法などがある。また、強
誘電体膜１６の材料としては、ＰＬＺＴの他に、ＰＺＴ
やＰＬＣＳＺＴのような他のＰＺＴ系材料、SrBi₂Ta
₂O₉、SrBi₂(Ta,Nb)₂O₉ 等のBi層状構造化合物材料、チ
タン酸ストロンチウム（ＳＴ）、チタン酸ストロンチウ
ムバリウム（ＢＳＴ）又はその他の金属酸化物強誘電体
であってもよい。

【００５５】続いて、図６のステップ３に進み、不活性
ガスと酸化性ガスとの混合ガス雰囲気中の第１の温度、
３０秒の条件で、ＲＴＡ装置を用いて図３（ａ）の構造
体に対して第１熱処理を行う。第１の温度としては、４
５０〜５６０℃の範囲、好適には５２５℃程度である。

【００５６】これにより、第１導電膜１５及び強誘電体
膜１６の界面近傍でのＰｔやＯの相互拡散が抑制された
状態で、強誘電体膜１６の第１導電膜１５側の部分が微
結晶化される。

【００５７】なお、不活性ガスとしては、アルゴン（Ａ
ｒ）、窒素（Ｎ₂）又はヘリウム（Ｈｅ）などを使用す
ることができ、また、酸化性ガスとしては、酸素
（Ｏ₂）などを使用することができる。また、混合ガス
中の酸化性ガスの濃度は、１〜５０％の範囲であること
が好ましい。

【００５８】次いで、図６のステップＳ４に進み、第１
熱処理と同様な雰囲気中の第２の温度、６０秒の条件
で、ＲＴＡ装置を用いて図３（ａ）の構造体に対して第
２熱処理を行う。第２の温度は、第１の温度より高い温
度であって、５６０℃を超えて６２０℃以下の範囲、好
適には６００℃程度である。

【００５９】これにより、強誘電体膜１６は第１導電膜
１５側から上層部に向けてグレインサイズが小さい状態
で概ね結晶化される。その結晶は（１００）方向に配向
するようになる。ＦｅＲＡＭの強誘電体キャパシタ用の
強誘電体膜としては、その結晶が（１００）方向に配向
していることが望ましい。

【００６０】なお、上記した第１熱処理工程及び第２熱
処理工程における好ましい条件として、５２５℃、３０
秒（第１熱処理）と６００℃、６０秒（第２熱処理）と
の組み合わせを例示したが、他の好ましい条件として、
５１５℃、９０秒（第１熱処理）と５８５℃、３０秒
（第２熱処理）との組み合わせ、或いは５１５℃、１２
０秒（第１熱処理）と５８５℃、３０秒（第２熱処理）
との組み合わせの条件を用いてもよい。

【００６１】また、上記した第１及び第２熱処理を行う
工程においては、第１熱処理を行った後に、半導体基板
１をＲＴＡ装置から一旦外部に搬出してその温度を下げ
た後に、再度ＲＴＡ装置内に搬入して第２熱処理を行う
ようにすることが好ましい。あるいは、第１熱処理及び
第２熱処理をＲＴＡ装置内で連続して行うようにしても
よい。

【００６２】次いで、図６のステップＳ５に進み、図３
（ｂ）、図７（ａ）及び（ｂ）に示すように、第２熱処
理を行った強誘電体膜１６上にスパッタリング法によ
り、例えば膜厚２００ｎｍのＩｒＯ_X膜を成膜して第２
導電膜１７とする。この第２導電膜１７は強誘電体キャ
パシタの上部電極となるものである。第２導電膜１６と
しては上記したＩｒＯ_X膜の他に、Ｐｔ膜、Ｉｒ膜、Ｒ
ｕ膜、ＰｔＯ_X膜、ＩｒＯ _X膜及びＲｕＯ_X膜の群から選
択される１つの膜からなる単層膜又は２つ以上の膜から
なる積層膜を用いてもよい。

【００６３】続いて、図６のステップＳ６に進み、同じ
く図３（ｂ）に示すように、第１熱処理と同様な雰囲気
中の第３の温度、２０秒の条件で、ＲＴＡ装置を用いて
図３（ｂ）の構造体に対して第３熱処理を行う。第３の
温度は第２の温度より高い温度であって、６３０〜８０
０℃の範囲、好適には７２５℃である。

【００６４】これにより、強誘電体膜１６及び第２導電
膜１７の界面近傍でのＰｂやＩｒの相互拡散が抑制され
た状態で、強誘電体膜１６がその上層部まで膜厚全体に
わたって結晶化されて緻密化されることで、強誘電体膜
１６と第２導電膜１７との界面が平坦になる。

【００６５】このように、本発明の本実施形態において
は、強誘電体膜１６が形成された後に、第１の温度で第
１熱処理が施され、次いで、第１の温度より高い温度で
第２熱処理が施されることにより、強誘電体膜１６はグ
レインサイズが小さい状態で概ね結晶化される。その
後、強誘電体膜１６が第２導電膜１７で被覆された状態
で、第２の温度より高い第３の温度で第３熱処理が施さ
れることにより、強誘電体膜１６と第２導電膜１７との
界面が平坦な状態で強誘電体膜１６が完全に結晶化され
る。このようにして、所望の薄い膜厚で、かつ所望の組
成比を有し、しかもグレインサイズが小さい状態で結晶
化された強誘電体膜１６が得られるようになる。

【００６６】この後に、図３（ｃ）に示すように、第２
導電膜１７上に、ハードマスク１８としてＴｉＮ膜とＳ
ｉＯ₂膜とを順に形成する。そのハードマスク１８は、
フォトリソグラフィ法により第２及び第３導電性プラグ
１１ａ，１１ｂの上方にキャパシタ平面形状となるよう
にパターンされる。

【００６７】次いで、図６のステップＳ７に進み、図４
（ａ）に示すように、ハードマスク１８に覆われない領
域の第２導電膜１７、強誘電体膜１６、第１導電膜１５
を順次エッチングする。この場合、強誘電体膜１６は、
塩素とアルゴンを含む雰囲気中でスパッタ反応によりエ
ッチングされる。また、第２導電膜１７と第１導電膜１
５は、臭素(Ｂｒ₂)導入雰囲気中、Ｂｒを含む雰囲気
中、又はＨｂｒと酸素のみを導入した雰囲気中でスパッ
タ反応によりエッチングされる。

【００６８】以上により、酸化防止絶縁膜１０の上に
は、第１導電膜１５よりなる下部電極１５ａと、強誘電
体膜１６よりなるキャパシタ用強誘電体膜１６ａと、第
２導電膜１７よりなる上部電極１７ａが形成される。こ
のようにして、本実施形態の半導体装置に製造方法に基
づいて形成された強誘電体キャパシタＱが得られる。

【００６９】そして、トランジスタ形成領域において、
１つの下部電極１５ａは第２導電性プラグ１１ａを介し
て第２不純物拡散領域５ｂに電気的に接続され、また、
別の下部電極１５ａは第３導電性プラグ１１ｂを介して
第３不純物拡散領域５ｃに電気的に接続される。

【００７０】その後に、ハードマスク１８を除去する。
続いて、エッチングによる強誘電体膜１６のダメージを
回復するために、回復アニールを行う。この場合の回復
アニールは、例えば、基板温度６５０℃、６０分間の条
件で酸素雰囲気中で行われる。

【００７１】次いで、図４（ｂ）に示すように、キャパ
シタＱを覆う保護膜１９として膜厚５０ｎｍのアルミナ
をスパッタリング法により基板上に形成した後に、酸素
雰囲気中で６５０℃で６０分間の条件で強誘電体キャパ
シタＱをアニールする。この保護膜１９は、プロセスダ
メージから強誘電体キャパシタＱを保護するものであ
る。

【００７２】その後、ＴＥＯＳガスを用いるプラズマＣ
ＶＤ法により、第２層間絶縁膜２０として膜厚１．０μ
ｍ程度の酸化シリコン（ＳｉＯ₂）を保護膜１９上に形
成する。さらに、第２層間絶縁膜２０の上面をＣＭＰ法
により平坦化する。この例では、ＣＭＰ後の第２層間絶
縁膜２０の残りの膜厚は、キャパシタＱの上部電極１７
ａ上で３００ｎｍ程度とする。

【００７３】次いで、レジストマスク（不図示）を用い
て、図５（ａ）に示すように、第２層間絶縁膜２０、保
護膜１９、酸化防止絶縁膜１０ａ及び下地絶縁膜１０ｂ
を選択的にエッチングすることにより第１導電プラグ９
の上にホール２０ａを形成する。そのエッチング後に
は、強誘電体膜１６をダメージから回復させるために、
例えば酸素雰囲気にて基板温度を５５０℃として６０分
間のアニールを施す。

【００７４】さらに、ホール２０ａ内と第２層間絶縁膜
２０上に、グルー膜として膜厚３０ｎｍのTi膜と膜厚５
０ｎｍのＴｉＮ膜をスパッタリング法により順に形成す
る。さらに、ＣＶＤ法によりＷ膜をグルー層上に成長す
るとともにホール２０ａ内を完全に埋め込む。

【００７５】続いて、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭ
Ｐ法により研磨して第２層間絶縁膜２０の上面上から除
去する。そして、ホール２０ａ内に残されたタングステ
ン膜及びグルー層を、第４導電性プラグ２１とする。こ
の第４導電性プラグ２１は、第１導電性プラグ９を介し
て第１不純物拡散領域５ａに電気的に接続される。

【００７６】次いで、図５（ｂ）に示す構造を形成する
までの工程を説明する。

【００７７】まず、第４導電性プラグ２１上と第２層間
絶縁膜２０上に、第２の酸化防止膜（不図示）としてＳ
ｉＯＮ膜をＣＶＤ法により形成する。さらに、第２の酸
化防止膜（不図示）と第２層間絶縁膜２０をフォトリソ
グラフィ法によりパターニングしてキャパシタＱの上部
電極１７ａ上にコンタクトホール２０ｂを形成する。

【００７８】コンタクトホール２０ｂを形成することに
よりダメージを受けたキャパシタＱはアニールによって
回復される。そのアニールは、例えば酸素雰囲気中で基
板温度５５０℃として６０分間行われる。

【００７９】その後に、第２層間絶縁膜２０上に形成さ
れた酸化防止膜をエッチバックによって除去するととも
に、第４導電性プラグ２１の表面を露出させる。

【００８０】次いで、キャパシタＱの上部電極１７ａ上
のコンタクトホール２０ｂ内と第２層間絶縁膜２０の上
に多層金属膜を形成する。その後に、多層金属膜をパタ
ーニングすることにより、コンタクトホール２０ｂを通
して上部電極１７ａに接続される一層目金属配線２１ａ
と第４導電性プラグ２１に接続される導電性パッド２１
ｂを形成する。その多層金属膜として、例えば、膜厚６
０ｎｍのＴｉ膜、膜厚３０ｎｍのＴｉＮ膜、膜厚４００
ｎｍのＡｌ−Ｃｕ膜 、膜厚５ｎｍのＴｉ膜、及び膜厚
７０ｎｍのＴｉＮ膜を順次に形成する。

【００８１】なお、多層金属膜のパターニング方法とし
て、多層金属膜の上に反射防止膜を形成し、さらに反射
防止膜上にレジストを塗布した後に、レジストを露光、
現像して配線形状等のレジストパターンを形成し、その
レジパターンを用いてエッチングする方法を採用する。

【００８２】さらに、第２層間絶縁膜２０、一層目金属
配線２１ａ及び導電性パッド２１ｂの上に第３層間絶縁
膜２２を形成する。続いて、第３層間絶縁膜２２をパタ
ーニングして導電性パッド２１ｂの上にホール２２ａを
形成し、そのホール２２ａ内に下から順にＴｉ膜、Ｔｉ
Ｎ膜及びＷ膜からなる第５導電性プラグ２３を形成す
る。その後に、特に図示しないが、ビット線を含む二層
目配線を第３層間絶縁膜上に形成する。そのビット線
は、第５導電性プラグ２３、導電性パッド２１ｂ、第４
導電性プラグ２１及び第１導電性プラグ９を介して第１
不純物拡散領域５ａに電気的に接続される。それに続い
て、二層目配線層を覆う絶縁膜等が形成されるが、その
詳細については省略する。

【００８３】以上により、本実施形態の半導体装置の製
造方法に基づいて形成された強誘電体キャパシタＱを有
するＦｅＲＡＭ２４が完成する。

【００８４】次に、本願発明者による調査結果について
説明する。

【００８５】前述した実施形態の半導体装置の製造方法
に基づいて形成された強誘電体キャパシタＱに係る強誘
電体膜１６のグレインの様子をＳＥＭ（Scanning Elect
ronMicroscope）により観察し、従来技術により形成さ
れた強誘電体膜のグレインとの比較を行った。

【００８６】図８は従来技術により形成された強誘電体
キャパシタの断面の様子をＳＥＭにより撮影したもの、
図９は本実施形態の半導体装置の製造方法に基づいて形
成された強誘電体キャパシタの断面の様子をＳＥＭによ
り撮影したものである。

【００８７】なお、図８の従来技術により形成された強
誘電体キャパシタの強誘電体膜においては、本実施形態
に係る強誘電体キャパシタの形成における第１熱処理と
第２熱処理と兼ねて１ステップで熱処理（例えば５８５
℃、９０秒）して結晶化されたものである。

【００８８】図８に示すように、従来技術により形成さ
れた強誘電体キャパシタの強誘電体膜の結晶は柱状構造
を有し、そのグレインサイズは１５０ｎｍ程度以上であ
った。

【００８９】一方、図９に示すように、本実施形態に基
づいて形成された強誘電体キャパシタの強誘電体膜の結
晶は同様に柱状の結晶構造を有し、そのグレインサイズ
は５０〜８０ｎｍ程度以下であって、従来の強誘電体膜
に比べてそのグレインサイズを半分程度以下にすること
ができることが確認された。

【００９０】このように、本実施形態に係る製造方法を
用いることにより、スパッタリング法で成膜されたアモ
ルファス状態の強誘電体膜を、小さいグレインサイズで
結晶化させることができるようになるため、所望の薄膜
の強誘電体膜を容易に得ることができる。これにより、
分極飽和電圧が低い、すなわち低電圧動作が可能な強誘
電体キャパシタを容易に形成することができるようにな
る。

【００９１】次に、前述した実施形態の半導体装置の製
造方法に基づいて形成された強誘電体キャパシタＱの電
気特性について説明する。

【００９２】前述した実施形態の半導体装置の製造方法
に基づいて、半導体基板１上に絶縁膜８を介して第１導
電膜（下部電極用）１５及び強誘電体膜（ＰＬＺＴ膜）
１６を形成し、次いで、第１熱処理及び第２熱処理を順
次行い、その後、第２導電膜（上部電極用）１７を形成
し、第３熱処理を行った後、それらをパターニングして
強誘電体キャパシタＱを形成した。

【００９３】このとき、第１及び第２熱処理として、そ
れぞれ５２５℃、３０秒（第１熱処理）、及び６００
℃、６０秒（第２熱処理）の条件で行ったものをサンプ
ルＡとした。また、第１及び第２熱処理として、それぞ
れ５１５℃、３０秒（第１熱処理）、及び５８５℃、６
０秒（第２熱処理）の条件で行ったものをサンプルＢと
した。さらに、第１及び第２熱処理として、それぞれ５
１５℃、１２０秒（第１熱処理）、及び５８５℃、３０
秒（第２熱処理）の条件で行ったものをサンプルＣとし
た。

【００９４】なお、比較のため、従来技術、すなわち第
１及び第２熱処理を兼ねて、５８５℃、９０秒の条件に
より１ステップで熱処理を行ったものをサンプルＤとし
た。

【００９５】そして、各サンプルＡ，Ｂ，Ｃ，Ｄにおい
て、平面形状が５０×５０μｍ²の大きさを有する強誘
電体キャパシタＱの電気特性を調査した。すなわち、ソ
ーヤタワー回路を有する測定装置を用いて、各サンプル
Ａ，Ｂ，Ｃ，Ｄのそれぞれの上部電極と下部電極との間
にパルス電圧を変化させて印加し、この印加電圧に対す
る強誘電体キャパシタの分極変化を付加キャパシタの電
圧変化として測定することにより、それぞれのサンプル
の強誘電体キャパシタのヒステリシス特性を調査した。
この印加電圧（１．２〜３Ｖ）として三角波を用いて分
極反転電荷（スイッチング電荷）量を求めた。

【００９６】図１０は強誘電体キャパシタのスイッチン
グ電荷量の第１及び第２熱処理に対する依存性を示すも
の（パルス電圧１．８Ｖ印加の場合）、図１１は同じく
スイッチング電荷量の第１及び第２熱処理に対する依存
性を示すもの（パルス電圧３Ｖ印加の場合）である。

【００９７】上記各サンプルの上部電極と下部電極との
間に１．８Ｖのパルス電圧をそれぞれ印加した場合、図
１０に示すように、サンプルＤ（従来技術（５８５℃、
９０秒のみ））のスイッチング電荷量は、１３〜１５μ
Ｃ／ｃｍ²程度であった。これに対して、サンプルＡ
（５２５℃、３０秒＋６００℃、６０秒）では、サンプ
ルＤに対してスイッチング電荷量が若干大きくなる程度
であったが、サンプルＢ（５１５℃、９０秒＋５８５
℃、３０秒）では１９〜２４．５μＣ／ｃｍ²程度に向
上し、更に、サンプルＣ（５１５℃、１２０秒＋５８５
℃、３０秒）では２１〜２５μＣ／ｃｍ²程度に向上し
た。

【００９８】また、上記サンプルの上部電極と下部電極
との間に３．０Ｖのパルス電圧をそれぞれ印加した場
合、図１１に示すように、サンプルＤ（従来技術（５８
５℃、９０秒のみ））のスイッチング電荷量は、２６．
８〜２８．９μＣ／ｃｍ²程度であった。これに対し
て、サンプルＡ（５２５℃、３０秒＋６００℃、６０
秒）では、サンプルＤに対してスイッチング電荷量が若
干大きくなる程度であったが、サンプルＢ（５１５℃、
９０秒＋５８５℃、３０秒）では２９〜３３．９μＣ／
ｃｍ²程度に向上し、更に、サンプルＣ（５１５℃、１
２０秒＋５８５℃、３０秒）では２８．４〜３３．４μ
Ｃ／ｃｍ²程度に向上した。

【００９９】このように、本実施形態の半導体装置の製
造方法に基づいて形成された強誘電体キャパシタでは、
従来の強誘電体キャパシタよりそのスイッチング電荷量
を大きくすることができることが確認された。

【０１００】次に、本実施形態の半導体装置の製造方法
に基づいて形成された強誘電体キャパシタの分極飽和電
圧の第１及び第２熱処理に対する依存性について説明す
る。図１２は強誘電体キャパシタの分極飽和電圧の第１
及び第２熱処理に対する依存性を示すものである。

【０１０１】分極飽和電圧は、キャパシタのスイッチン
グ電荷量がその飽和値の９０％の値に達するときの電圧
として定義されるものである。図１２に示すように、サ
ンプルＤ（従来技術（５８５℃、９０秒のみ））の分極
飽和電圧は、２．４１〜２．６２Ｖ程度であるのに対
し、サンプルＡ（５２５℃、３０秒＋６００℃、６０
秒）では若干低下し、また、サンプルＢ（５１５℃、９
０秒＋５８５℃、３０秒）では２．１８〜２．２３Ｖ程
度まで低下し、更に、サンプルＣ（５１５℃、１２０秒
＋５８５℃、３０秒）では２．１７〜２．２７程度まで
低下した。

【０１０２】このように、本実施形態の半導体装置の製
造方法に基づいて形成された強誘電体キャパシタでは、
従来の強誘電体キャパシタよりその分極飽和電圧を低く
することができ、特に、好適な条件においては分極飽和
電圧を０．３Ｖ程度低くすることができることが確認さ
れた。

【０１０３】次に、本実施形態の半導体装置の製造方法
に基づいて形成された強誘電体キャパシタのリーク電流
密度の第１及び第２熱処理に対する依存性について説明
する。図１３は強誘電体キャパシタのリーク電流密度の
第１及び第２熱処理に対する依存性を示すものである。

【０１０４】図１３に示すように、各サンプルの上部電
極と下部電極とに間にそれぞれ６Ｖの電圧を印加した場
合、サンプルＤ（従来技術（５８５℃、９０秒のみ））
のリーク電流密度は、１０^-2.5〜１０^-3Ａ／ｃｍ²程度
であり、また、各サンプルＡ，Ｂ，Ｃのリーク電流密度
は、若干のばらつきがあるももの、それぞれサンプルＤ
と同等であることが確認された。このように、本実施形
態に基づいて形成された強誘電体キャパシタＱでは、リ
ーク電流密度が低いことが確認された。

【０１０５】以上説明した本実施形態に係る強誘電体キ
ャパシタのＳＥＭ像又は電気特性からも明らかなよう
に、本実施形態の半導体装置の製造方法を用いることに
より、クレインサイズが小さい所望の薄膜の強誘電体膜
が得られると共に、低電圧動作が可能で、かつスイッチ
ング電荷量が高い強誘電体キャパシタを容易に形成する
ことができるようになる。

【０１０６】（付記１） 半導体基板の上方に絶縁膜を
形成する工程と、前記絶縁膜の上にキャパシタ用の第１
導電膜を形成する工程と、前記第１導電膜の上に前記キ
ャパシタ用の強誘電体材料又は高誘電体材料からなる誘
電体膜を形成する工程と、前記半導体基板を、第１の温
度で第１の熱処理を行い、次いで、前記第１の温度より
高い第２の温度で第２の熱処理を行う工程と、前記誘電
体膜の上に前記キャパシタ用の第２導電膜を形成する工
程と、前記半導体基板を前記第２の温度より高い第３の
温度で第３の熱処理を行う工程とを有することを特徴と
する半導体装置の製造方法。

【０１０７】（付記２） 前記第１の熱処理を行うこと
により、前記誘電体膜の前記第１導電膜側の部分が微結
晶化され、次いで、前記第２の熱処理を行うことによ
り、前記誘電体膜が概ね結晶化され、次いで、前記第３
の熱処理を行うことにより、前記誘電体膜が緻密化され
て前記誘電体膜と前記上部電極との界面が平坦になるこ
とを特徴とする付記１に記載の半導体装置の製造方法。

【０１０８】（付記３） 前記熱処理を行う工程におい
て、不活性ガスと酸化性ガスとの混合ガス雰囲気中で行
うことを特徴とする付記１又は２に記載の半導体装置の
製造方法。

【０１０９】（付記４） 前記第３の熱処理を行う工程
の後に、前記第２導電膜、前記誘電体膜及び前記第１導
電膜をパターニングして前記キャパシタを形成する工程
を更に有することを特徴とする付記１乃至３のいずれか
一項に記載の半導体装置の製造方法。

【０１１０】（付記５） 前記第１導電膜は、白金膜、
イリジウム膜、ルテニウム膜、チタン膜、酸化白金膜、
酸化イリジウム膜、酸化ルテニウム膜及び酸化チタン膜
の群から選択される２つ以上の膜により構成される積層
膜であることを特徴とする付記１乃至４のいずれか一項
に記載の半導体装置の製造方法。

【０１１１】（付記６） 前記第２導電膜は、白金膜、
イリジウム膜、ルテニウム膜、酸化白金膜、酸化イリジ
ウム膜及び酸化ルテニウム膜の群から選択されるいずれ
か１つの単層膜又は２つ以上の膜により構成される積層
膜であることを特徴とする付記１乃至４のいずれか一項
に記載の半導体装置の製造方法。

【０１１２】（付記７） 前記酸化性ガスの濃度は１乃
至５０％であることを特徴とする付記３に記載の半導体
装置の製造方法。

【０１１３】（付記８） 前記第１の温度は４５０乃至
５６０℃であることを特徴とする付記１乃至４のいずれ
か一項に記載の半導体装置の製造方法。

【０１１４】（付記９） 前記第２の温度は５６０℃を
超えて６２０℃以下であることを特徴とする付記１乃至
４のいずれか一項に記載の半導体装置の製造方法。

【０１１５】（付記１０） 前記第３の温度は６３０乃
至８００℃であることを特徴とする付記１乃至４のいず
れか一項に記載の半導体装置の製造方法。

【０１１６】

【発明の効果】以上説明したように、本発明によれば、
半導体基板の上に絶縁膜を介してキャパシタの下部電極
となる第１導電膜を形成し、その上に強誘電体膜を形成
した後に、第１の温度で第１の熱処理を行い、次いで、
第１の温度より高い第２の温度で第２の熱処理を行う。
これにより、第１導電膜と強誘電体膜との界面近傍での
各材料の相互拡散が抑制されると共に、強誘電体膜はグ
レインサイズが小さい状態で第１導電膜側の部分から上
層部に向かって部分的に結晶化される。

【０１１７】次いで、キャパシタの上部電極となる第２
導電膜を形成した後、第２の温度より高い第３の温度で
第３の熱熱処理を行う。これにより、強誘電体膜と第２
導電膜の界面近傍での各材料の相互拡散が抑制されると
共に、強誘電体膜の上層部まで完全に結晶化されて緻密
化され、その結果、強誘電体膜と第２導電膜との界面が
平坦になる。このような方法を用いることにより、結晶
のクレインサイズが小さい所望の薄膜の強誘電体膜が得
られると共に、低電圧動作が可能で、かつスイッチング
電荷量が高い強誘電体キャパシタを容易に形成すること
ができるようになる。

【図面の簡単な説明】

【図１】図１は本発明の実施形態に係る半導体装置の製
造工程を示す断面図（その１）である。

【図２】図２は本発明の実施形態に係る半導体装置の製
造工程を示す断面図（その２）である。

【図３】図３は本発明の実施形態に係る半導体装置の製
造工程を示す断面図（その３）である。

【図４】図４は本発明の実施形態に係る半導体装置の製
造工程を示す断面図（その４）である。

【図５】図５は本発明の実施形態に係る半導体装置の製
造工程を示す断面図（その５）である。

【図６】図６は本発明の実施形態の半導体装置の製造方
法に係る強誘電体キャパシタ形成における工程フローチ
ャートである。

【図７】図７（ａ）は図３（ｂ）の第１導電膜、強誘電
体膜及び第２導電膜を拡大した部分拡大断面図、図７
（ｂ）は図７（ａ）の変形例を示す部分拡大断面図であ
る。

【図８】図８は従来技術により形成された強誘電体キャ
パシタの断面の様子をＳＥＭにより撮影したものであ
る。

【図９】図９は本発明の実施形態の半導体装置の製造方
法に基づいて形成された強誘電体キャパシタの断面の様
子をＳＥＭにより撮影したものである。

【図１０】図１０は本発明の実施形態に係る強誘電体キ
ャパシタのスイッチング電荷量の第１及び第２熱処理に
対する依存性を示すもの（その１）である。

【図１１】図１１は本発明の実施形態に係る強誘電体キ
ャパシタのスイッチング電荷量の第１及び第２熱処理に
対する依存性を示すもの（その２）である。

【図１２】図１２は本発明の実施形態に係る強誘電体キ
ャパシタの分極飽和電圧の第１及び第２熱処理に対する
依存性を示すものである。

【図１３】図１３は本発明の実施形態に係る強誘電体キ
ャパシタのリーク電流密度の第１及び第２熱処理に対す
る依存性を示すものである。

【符号の説明】

１…シリコン（半導体）基板、２…素子分離絶縁膜、３
…ゲート絶縁膜、４ａ，４ｂ，４ｃ，４ｄ，４ｅ…Ｃｏ
Ｓｉ層、４ｘ，４ｙ…ゲート電極、５ａ，５ｂ，５ｃ…
不純物拡散領域、６…サイドウォールスペーサ、７…カ
バー絶縁膜、８…層間絶縁膜、８ａ，８ｂ，８ｃ…コン
タクトホール、９…導電性プラグ、１０ａ…酸化防止絶
縁膜、１０ｂ…下地絶縁膜、１１ａ，１１ｂ…導電性プ
ラグ、１５…第１導電膜、１５ａ…上部電極、１５ｂ…
Ｉｒ膜、１５ｃ…ＩｒＯ_X膜、１５ｄ…ＰｔＯ_X膜、１５
ｅ…Ｐｔ膜、１５ｆ…Ｔｉ膜（又はＴｉＯ_X膜）、１６
…強誘電体膜、１６ａ…キャパシタ用強誘電体膜、１７
…第２導電膜、１７ａ…上部電極、１８…ハードマス
ク、１９…保護膜、２０…層間絶縁膜、２１…導電性プ
ラグ、２２…層間絶縁膜、２３…プラグ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高松 知広 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F058 BA11 BC03 BF12 BH03 5F083 AD10 AD21 AD48 FR02 GA05 JA02 JA05 JA14 JA15 JA17 JA19 JA36 JA37 JA38 JA39 JA40 JA43 JA53 MA05 MA06 MA17 MA20 NA01 PR03 PR29 PR33 PR34

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板の上方に絶縁膜を形成する工
   程と、 前記絶縁膜の上にキャパシタ用の第１導電膜を形成する
   工程と、 前記第１導電膜の上に前記キャパシタ用の強誘電体材料
   又は高誘電体材料からなる誘電体膜を形成する工程と、 前記半導体基板を、第１の温度で第１の熱処理を行い、
   次いで、前記第１の温度より高い第２の温度で第２の熱
   処理を行う工程と、 前記誘電体膜の上に前記キャパシタ用の第２導電膜を形
   成する工程と、 前記半導体基板を前記第２の温度より高い第３の温度で
   第３の熱処理を行う工程とを有することを特徴とする半
   導体装置の製造方法。
2. 【請求項２】 前記熱処理を行う工程において、不活性
   ガスと酸化性ガスとの混合ガス雰囲気中で行うことを特
   徴とする請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記第３の熱処理を行う工程の後に、前
   記第２導電膜、前記誘電体膜及び前記第１導電膜をパタ
   ーニングして前記キャパシタを形成する工程を更に有す
   ることを特徴とする請求項１又は２に記載の半導体装置
   の製造方法。
4. 【請求項４】 前記第１導電膜は、白金膜、イリジウム
   膜、ルテニウム膜、チタン膜、酸化白金膜、酸化イリジ
   ウム膜、酸化ルテニウム膜及び酸化チタン膜の群から選
   択される２つ以上の膜により構成される積層膜であるこ
   とを特徴とする請求項１乃至３のいずれか一項に記載の
   半導体装置の製造方法。
5. 【請求項５】 前記第２導電膜は、白金膜、イリジウム
   膜、ルテニウム膜、酸化白金膜、酸化イリジウム膜及び
   酸化ルテニウム膜の群から選択されるいずれか１つの単
   層膜又は２つ以上の膜により構成される積層膜であるこ
   とを特徴とする請求項１乃至４のいずれか一項に記載の
   半導体装置の製造方法。