JP2003204002A - トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法 - Google Patents
トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法Info
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- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 従来よりも書き込み電圧を低くでき、かつ従
来よりも電流ウインドウを大きくでき、かつバンド間ト
ンネル耐性に優れた多値トランジスタとそれを用いた半
導体メモリ、及び多値トランジスタの製造方法を提供す
る。 【解決手段】 セルトランジスタTCは、凸部13aが設け
られたｐ型シリコン基板12と、ゲート絶縁膜15cと、一
対のｎ型のソース・ドレイン領域BL1、BL2と、トンネル
絶縁膜15aと、凸部13aの各側面側に設けられた一対のフ
ローティングゲートとFG1、FG2と、各フローティングゲ
ートFG1、FG2上に形成されたインターポリ絶縁膜15b
と、コントロールゲートCGとを備え、凸部13aの側面
に、ソース・ドレイン領域BLと接するｎ型領域17を設け
ている。
来よりも電流ウインドウを大きくでき、かつバンド間ト
ンネル耐性に優れた多値トランジスタとそれを用いた半
導体メモリ、及び多値トランジスタの製造方法を提供す
る。 【解決手段】 セルトランジスタTCは、凸部13aが設け
られたｐ型シリコン基板12と、ゲート絶縁膜15cと、一
対のｎ型のソース・ドレイン領域BL1、BL2と、トンネル
絶縁膜15aと、凸部13aの各側面側に設けられた一対のフ
ローティングゲートとFG1、FG2と、各フローティングゲ
ートFG1、FG2上に形成されたインターポリ絶縁膜15b
と、コントロールゲートCGとを備え、凸部13aの側面
に、ソース・ドレイン領域BLと接するｎ型領域17を設け
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタとそ
れを用いた半導体メモリ、およびトランジスタの製造方
法に関する。より詳細には、本発明は、半導体メモリの
多値化に有用な技術に関する。
れを用いた半導体メモリ、およびトランジスタの製造方
法に関する。より詳細には、本発明は、半導体メモリの
多値化に有用な技術に関する。
【０００２】
【従来の技術】EEPROM (Electrically Erasable Progra
mmable Read Only Memory)等の不揮発性メモリは、携帯
電話機等に搭載されて、現在広く普及している。通常、
EEPROMは、１つのセルトランジスタに１ビットの情報し
か書き込めない。しかし、デバイスの小型化を図るため
には、セルトランジスタの多値化を図り、１つのセルト
ランジスタに２ビット以上書き込めることが好ましい。
mmable Read Only Memory)等の不揮発性メモリは、携帯
電話機等に搭載されて、現在広く普及している。通常、
EEPROMは、１つのセルトランジスタに１ビットの情報し
か書き込めない。しかし、デバイスの小型化を図るため
には、セルトランジスタの多値化を図り、１つのセルト
ランジスタに２ビット以上書き込めることが好ましい。
【０００３】この多値化技術の一例を図29に示す。図29
は、従来例に係る多値セルトランジスタの断面図である
（係る多値化技術については、たとえば特許文献１参
照。）。
は、従来例に係る多値セルトランジスタの断面図である
（係る多値化技術については、たとえば特許文献１参
照。）。
【０００４】図29において、セルトランジスタ１は、い
わゆるMONOS (Metal Oxide NitrideOxide Semiconducto
r)構造を有している。このMONOS構造を構成するのは、
コントロールゲート７(Metal)、シリコン酸化膜６(Oxid
e)、シリコン窒化膜５(Nitride)、シリコン酸化膜４(Ox
ide)、そしてｐ型シリコン基板２(Semiconductor)であ
る。
わゆるMONOS (Metal Oxide NitrideOxide Semiconducto
r)構造を有している。このMONOS構造を構成するのは、
コントロールゲート７(Metal)、シリコン酸化膜６(Oxid
e)、シリコン窒化膜５(Nitride)、シリコン酸化膜４(Ox
ide)、そしてｐ型シリコン基板２(Semiconductor)であ
る。
【０００５】この種のセルトランジスタにおいては、ｎ
型のソース・ドレイン領域3, 8は、書込シーケンスや読
み出しシーケンスにおける種々のステージで、今までソ
ースであったものがドレインになったりする。すなわ
ち、ソース・ドレイン領域3, 8のどちらがソースでどち
らがドレインであるとは確定できない。よって、ソース
と言う場合には、ソース・ドレイン領域3, 8のうちキャ
リア（この例では電子）が放出される方を指し、ドレイ
ンはもう一方を指すことにする。
型のソース・ドレイン領域3, 8は、書込シーケンスや読
み出しシーケンスにおける種々のステージで、今までソ
ースであったものがドレインになったりする。すなわ
ち、ソース・ドレイン領域3, 8のどちらがソースでどち
らがドレインであるとは確定できない。よって、ソース
と言う場合には、ソース・ドレイン領域3, 8のうちキャ
リア（この例では電子）が放出される方を指し、ドレイ
ンはもう一方を指すことにする。
【０００６】このセルトランジスタ１にデータを書き込
むには、図30(a)のような方法を採る。この方法では、
ソース８を接地し、ドレイン３とコントロールゲート７
とに適当な正電位VD1、VG1を与える。
むには、図30(a)のような方法を採る。この方法では、
ソース８を接地し、ドレイン３とコントロールゲート７
とに適当な正電位VD1、VG1を与える。
【０００７】これによって、ソース・ドレイン領域8、3
間の電界で電子が加速されて、ドレイン３の近傍でホッ
トエレクトロンが発生する。ホットエレクトロンは、フ
ォノン等との衝突や、コントロールゲート７の正電位に
より、シリコン酸化膜４のエネルギ障壁を越えてシリコ
ン窒化膜５に注入される。シリコン窒化膜５には導電性
がないから、注入されたホットエレクトロンは、シリコ
ン窒化膜５においてドレイン３に近い部位（以下では、
「右側ビット」と呼ぶ）に局在する。この状態が“(1、
0)”状態である。
間の電界で電子が加速されて、ドレイン３の近傍でホッ
トエレクトロンが発生する。ホットエレクトロンは、フ
ォノン等との衝突や、コントロールゲート７の正電位に
より、シリコン酸化膜４のエネルギ障壁を越えてシリコ
ン窒化膜５に注入される。シリコン窒化膜５には導電性
がないから、注入されたホットエレクトロンは、シリコ
ン窒化膜５においてドレイン３に近い部位（以下では、
「右側ビット」と呼ぶ）に局在する。この状態が“(1、
0)”状態である。
【０００８】同じことをソース・ドレイン電圧を入れ替
えて行えば、図30(b)に示すように、シリコン窒化膜５
においてドレイン８に近い部位（以下では、「左側ビッ
トと」呼ぶ）に電子が局在し、“(0、1)”状態が得られ
る。
えて行えば、図30(b)に示すように、シリコン窒化膜５
においてドレイン８に近い部位（以下では、「左側ビッ
トと」呼ぶ）に電子が局在し、“(0、1)”状態が得られ
る。
【０００９】図31(a)〜(d)は、セルトランジスタ１で達
成し得る４状態を示す。“(1、1)”状態（図31(a)参
照）は、左右のいずれのビットにも電子が蓄積されな
い。そして、“(0、0)”状態（図31(d)参照）は、左右
の両ビットに電子が蓄積される。こうして、セルトラン
ジスタ１では、２ビットのデータを書き込むことができ
る。
成し得る４状態を示す。“(1、1)”状態（図31(a)参
照）は、左右のいずれのビットにも電子が蓄積されな
い。そして、“(0、0)”状態（図31(d)参照）は、左右
の両ビットに電子が蓄積される。こうして、セルトラン
ジスタ１では、２ビットのデータを書き込むことができ
る。
【００１０】読み出しは、ソース・ドレイン領域8、3の
各々への印加電圧を入れ替えることによりドレイン電流
を２回計測し、各回のドレイン電流値と基準電流値との
大小を比較して行われる。
各々への印加電圧を入れ替えることによりドレイン電流
を２回計測し、各回のドレイン電流値と基準電流値との
大小を比較して行われる。
【００１１】“(0、0)”状態（図31(d)参照）は、両ビ
ットに電子が局在するから、シリコン窒化膜５の電位が
４値の中で最も低くなる。よって、セルトランジスタ１
の閾値電圧が最も高くなり、ドレイン電流は殆ど流れな
い。ドレイン電流値は、ソース・ドレイン領域8、3の印
加電圧を入れ替えても同じで、ほとんど零である。よっ
て、各回のドレイン電流値は基準電流よりも小であると
計測される。
ットに電子が局在するから、シリコン窒化膜５の電位が
４値の中で最も低くなる。よって、セルトランジスタ１
の閾値電圧が最も高くなり、ドレイン電流は殆ど流れな
い。ドレイン電流値は、ソース・ドレイン領域8、3の印
加電圧を入れ替えても同じで、ほとんど零である。よっ
て、各回のドレイン電流値は基準電流よりも小であると
計測される。
【００１２】“(1、1)”状態（図31(a)参照）は両ビッ
トに電子が無いから、シリコン窒化膜５の電位が４状態
の中で最も高い。よって、閾値電圧が４状態の中で最も
低くなり、ドレイン電流が最も多く流れる。係るドレイ
ン電流値は、ソース・ドレイン領域8、3を入れ替えても
同じで、４状態の中で最も大きい。すなわち、各回のド
レイン電流値は基準電流よりも大であると計測される。
トに電子が無いから、シリコン窒化膜５の電位が４状態
の中で最も高い。よって、閾値電圧が４状態の中で最も
低くなり、ドレイン電流が最も多く流れる。係るドレイ
ン電流値は、ソース・ドレイン領域8、3を入れ替えても
同じで、４状態の中で最も大きい。すなわち、各回のド
レイン電流値は基準電流よりも大であると計測される。
【００１３】一方、“(1、0)”と“(0、1)”の各状態（図
31(b)、(c)参照）は、電子が一方のビットにのみ局在す
るから、セルトランジスタ１が左右非対称になり、ソー
ス・ドレイン領域8、3の印加電圧を入れ替えるとドレイ
ン電流値が異なる。よって、“(1、0)”と“(0、1)”との
分別は、初回と終回のどちらのドレイン電流が基準電流
より大であるか（または小であるか）を判定することに
より行える。
31(b)、(c)参照）は、電子が一方のビットにのみ局在す
るから、セルトランジスタ１が左右非対称になり、ソー
ス・ドレイン領域8、3の印加電圧を入れ替えるとドレイ
ン電流値が異なる。よって、“(1、0)”と“(0、1)”との
分別は、初回と終回のどちらのドレイン電流が基準電流
より大であるか（または小であるか）を判定することに
より行える。
【００１４】
【特許文献１】米国特許第6,011,725号明細書。
【００１５】
【発明が解決しようとする課題】ところが、上述のメモ
リトランジスタ１には、次のような問題点がある。一点
目は、書き込みに際し（図30(a)、(b)参照）、ホットエ
レクトロンをシリコン窒化膜５に注入するため、コント
ロールゲート７に高電位VG1を印加する必要がある点で
ある。
リトランジスタ１には、次のような問題点がある。一点
目は、書き込みに際し（図30(a)、(b)参照）、ホットエ
レクトロンをシリコン窒化膜５に注入するため、コント
ロールゲート７に高電位VG1を印加する必要がある点で
ある。
【００１６】ホットエレクトロンがシリコン窒化膜５に
注入されるためには、ホットエレクトロンは、シリコン
基板２の導電帯からシリコン酸化膜４の導電帯にトンネ
リングしないといけない。これらの導電帯間のエネルギ
差は約3.2eVである。
注入されるためには、ホットエレクトロンは、シリコン
基板２の導電帯からシリコン酸化膜４の導電帯にトンネ
リングしないといけない。これらの導電帯間のエネルギ
差は約3.2eVである。
【００１７】しかし、ホットエレクトロンは、シリコン
基板２中のフォノンとの衝突の際にエネルギを失うの
で、3.2Vの電圧をコントロールゲート７に印加しても、
上記の導電帯間をトンネリングできない。よって、実際
には、12〜13Vの高電圧VG1をコントロールゲート７に印
加する必要がある。
基板２中のフォノンとの衝突の際にエネルギを失うの
で、3.2Vの電圧をコントロールゲート７に印加しても、
上記の導電帯間をトンネリングできない。よって、実際
には、12〜13Vの高電圧VG1をコントロールゲート７に印
加する必要がある。
【００１８】高電圧を供給するのはデコーダ回路（図示
しない）中の高耐圧トランジスタであり、高耐圧トラン
ジスタは微細化できない。これは、微細化すると、高耐
圧トランジスタのソース・ドレインがパンチスルーして
しまうという不都合が生じるからである。よって、この
従来例では、デコーダ回路を含むEEPROM全体のチップサ
イズを縮小できない。
しない）中の高耐圧トランジスタであり、高耐圧トラン
ジスタは微細化できない。これは、微細化すると、高耐
圧トランジスタのソース・ドレインがパンチスルーして
しまうという不都合が生じるからである。よって、この
従来例では、デコーダ回路を含むEEPROM全体のチップサ
イズを縮小できない。
【００１９】二点目は、“(1、0)”状態や“(0、1)”状態
を読み出す際、ドレイン電流の電流ウインドウが小さい
点である。電流ウインドウとは、“(1、0)”状態や“(0、
1)”状態を読む際に、ソース・ドレイン領域3、8の印加
電圧を入れ替えて、２回計測した各回のドレイン電流値
の差を言う。
を読み出す際、ドレイン電流の電流ウインドウが小さい
点である。電流ウインドウとは、“(1、0)”状態や“(0、
1)”状態を読む際に、ソース・ドレイン領域3、8の印加
電圧を入れ替えて、２回計測した各回のドレイン電流値
の差を言う。
【００２０】この電流ウインドウは、シリコン窒化膜５
の右端（または左端）に電子がしっかりと局在し、した
がってセルトランジスタ１が明確な非対称性を有する場
合に大きくなる。
の右端（または左端）に電子がしっかりと局在し、した
がってセルトランジスタ１が明確な非対称性を有する場
合に大きくなる。
【００２１】ところが、セルトランジスタ１では、電子
がシリコン窒化膜５にある程度の広がりをもって分布す
るから、非対称性が現れ難い。特に、セル縮小を図るべ
くゲート長Ｌ（図30(a)参照）を短くすると、左右どち
らのビットに電子が局在するのかはっきりしなくなるか
ら、セルトランジスタ１の非対称性が小さくなり、よっ
て電流ウインドウも小さくなる。しかしながら、このよ
うに電流ウインドウが小さいと、ドレイン電流と基準電
流値とのマージンが小さくなるから、書込データを誤認
する危険性が高くなる。
がシリコン窒化膜５にある程度の広がりをもって分布す
るから、非対称性が現れ難い。特に、セル縮小を図るべ
くゲート長Ｌ（図30(a)参照）を短くすると、左右どち
らのビットに電子が局在するのかはっきりしなくなるか
ら、セルトランジスタ１の非対称性が小さくなり、よっ
て電流ウインドウも小さくなる。しかしながら、このよ
うに電流ウインドウが小さいと、ドレイン電流と基準電
流値とのマージンが小さくなるから、書込データを誤認
する危険性が高くなる。
【００２２】三点目は、バンド間トンネル耐性に乏しい
点である。これについて図32を参照して説明する。図32
は、セルトランジスタ１が非選択状態の場合を示す。非
選択状態にすべく、コントロールゲート７には、読出し
時よりも低電位の接地電位が与えられる。一方、選択さ
れた他のセルトランジスタのドレインには正電位VD1が
印加され、正電位VD1はコラム方向のセルに共通である
から、ドレイン３には正電位VD1が印加される。
点である。これについて図32を参照して説明する。図32
は、セルトランジスタ１が非選択状態の場合を示す。非
選択状態にすべく、コントロールゲート７には、読出し
時よりも低電位の接地電位が与えられる。一方、選択さ
れた他のセルトランジスタのドレインには正電位VD1が
印加され、正電位VD1はコラム方向のセルに共通である
から、ドレイン３には正電位VD1が印加される。
【００２３】この状態では、シリコン窒化膜５とドレイ
ン３との電位差ΔVは、コントロールゲート７の電位が
低電位となったので、読出し時よりも大きくなる。特
に、シリコン窒化膜５に電子が局在する場合は、当該電
子によってシリコン窒化膜５の電位が下げられるから、
上記電位差ΔVは一層大きくなる。
ン３との電位差ΔVは、コントロールゲート７の電位が
低電位となったので、読出し時よりも大きくなる。特
に、シリコン窒化膜５に電子が局在する場合は、当該電
子によってシリコン窒化膜５の電位が下げられるから、
上記電位差ΔVは一層大きくなる。
【００２４】しかしながら、電位差ΔVがこのように大
きいと、ドレイン３とシリコン窒化膜５との間にトンネ
ル電流が流れ、このトンネル電流によりシリコン酸化膜
４が劣化するという問題が生じる。
きいと、ドレイン３とシリコン窒化膜５との間にトンネ
ル電流が流れ、このトンネル電流によりシリコン酸化膜
４が劣化するという問題が生じる。
【００２５】また、電位差ΔVが大きいことから、ドレ
イン３の端縁で高電界が生じ、ドレイン３と基板２との
pn接合で降伏が起き易くなる。降伏によって、円内に示
す如く、ホットホールと電子とが対生成する。このう
ち、ホットホールは、低電位側（シリコン窒化膜５側）
に引き付けられて、シリコン酸化膜４を通過する。よっ
て、シリコン酸化膜４は、このホットホールによっても
劣化してしまう。上記の事情のことを、セルトランジス
タ１は「バンド間トンネル耐性が悪い」と言う。
イン３の端縁で高電界が生じ、ドレイン３と基板２との
pn接合で降伏が起き易くなる。降伏によって、円内に示
す如く、ホットホールと電子とが対生成する。このう
ち、ホットホールは、低電位側（シリコン窒化膜５側）
に引き付けられて、シリコン酸化膜４を通過する。よっ
て、シリコン酸化膜４は、このホットホールによっても
劣化してしまう。上記の事情のことを、セルトランジス
タ１は「バンド間トンネル耐性が悪い」と言う。
【００２６】本発明は、このような従来技術の問題点に
鑑みて創作されたものであり、従来よりも書込電圧を低
くでき、かつ従来よりも電流ウインドウを大きくでき、
かつバンド間トンネル耐性に優れた多値トランジスタと
それを用いた半導体メモリ、および多値トランジスタの
製造方法を提供することを目的とする。
鑑みて創作されたものであり、従来よりも書込電圧を低
くでき、かつ従来よりも電流ウインドウを大きくでき、
かつバンド間トンネル耐性に優れた多値トランジスタと
それを用いた半導体メモリ、および多値トランジスタの
製造方法を提供することを目的とする。
【００２７】
【課題を解決するための手段】上記した課題は、第１の
発明である、対向する一対の側面を有する凸部が設けら
れた一導電型半導体基板と、凸部の頂面上に形成された
第１の絶縁膜と、凸部を挟む半導体基板の表面に形成さ
れた一対の反対導電型ソース・ドレイン領域と、凸部の
側面とソース・ドレイン領域とを覆う第２の絶縁膜と、
凸部の各側面側に設けられ、第２の絶縁膜を介して側面
とソース・ドレイン領域とに対向する一対のフローティ
ングゲートと、各フローティングゲート上に形成された
第３の絶縁膜と、第３の絶縁膜を介して各フローティン
グゲートと対向し、かつ第１の絶縁膜を介して凸部の頂
面と対向するコントロールゲートとを備え、ソース・ド
レイン領域を直線的に結ぶ凸部の基端部の一導電型不純
物濃度は、基端部を除く凸部の一導電型不純物濃度より
も高濃度であることを特徴とするトランジスタによって
解決する。
発明である、対向する一対の側面を有する凸部が設けら
れた一導電型半導体基板と、凸部の頂面上に形成された
第１の絶縁膜と、凸部を挟む半導体基板の表面に形成さ
れた一対の反対導電型ソース・ドレイン領域と、凸部の
側面とソース・ドレイン領域とを覆う第２の絶縁膜と、
凸部の各側面側に設けられ、第２の絶縁膜を介して側面
とソース・ドレイン領域とに対向する一対のフローティ
ングゲートと、各フローティングゲート上に形成された
第３の絶縁膜と、第３の絶縁膜を介して各フローティン
グゲートと対向し、かつ第１の絶縁膜を介して凸部の頂
面と対向するコントロールゲートとを備え、ソース・ド
レイン領域を直線的に結ぶ凸部の基端部の一導電型不純
物濃度は、基端部を除く凸部の一導電型不純物濃度より
も高濃度であることを特徴とするトランジスタによって
解決する。
【００２８】または、第２の発明である、対向する一対
の側面を有する凸部が設けられた一導電型半導体基板
と、凸部の頂面上に形成された第１の絶縁膜と、凸部を
挟む半導体基板の表面に形成された一対の反対導電型ソ
ース・ドレイン領域と、凸部の側面とソース・ドレイン
領域とを覆う第２の絶縁膜と、凸部の各側面側に設けら
れ、第２の絶縁膜を介して側面とソース・ドレイン領域
とに対向する一対のフローティングゲートと、各フロー
ティングゲート上に形成された第３の絶縁膜と、第３の
絶縁膜を介して各フローティングゲートと対向し、かつ
第１の絶縁膜を介して凸部の頂面と対向するコントロー
ルゲートとを備え、凸部の側面に、ソース・ドレイン領
域と接する反対導電型領域を設けたことを特徴とするト
ランジスタによって解決する。
の側面を有する凸部が設けられた一導電型半導体基板
と、凸部の頂面上に形成された第１の絶縁膜と、凸部を
挟む半導体基板の表面に形成された一対の反対導電型ソ
ース・ドレイン領域と、凸部の側面とソース・ドレイン
領域とを覆う第２の絶縁膜と、凸部の各側面側に設けら
れ、第２の絶縁膜を介して側面とソース・ドレイン領域
とに対向する一対のフローティングゲートと、各フロー
ティングゲート上に形成された第３の絶縁膜と、第３の
絶縁膜を介して各フローティングゲートと対向し、かつ
第１の絶縁膜を介して凸部の頂面と対向するコントロー
ルゲートとを備え、凸部の側面に、ソース・ドレイン領
域と接する反対導電型領域を設けたことを特徴とするト
ランジスタによって解決する。
【００２９】または、第３の発明である、対向する一対
の側面を有する凸部が設けられた一導電型半導体基板
と、凸部の頂面上に形成された第１の絶縁膜と、凸部を
挟む半導体基板の表面に形成された一対の反対導電型ソ
ース・ドレイン領域と、凸部の側面とソース・ドレイン
領域とを覆う第２の絶縁膜と、凸部の各側面側に設けら
れ、第２の絶縁膜を介して側面とソース・ドレイン領域
とに対向する一対のフローティングゲートと、各フロー
ティングゲート上に形成された第３の絶縁膜と、第３の
絶縁膜を介して各フローティングゲートと対向し、かつ
第１の絶縁膜を介して凸部の頂面と対向するコントロー
ルゲートとを備え、第２の絶縁膜を介してフローティン
グゲートが凸部の側面ならびにソース・ドレイン領域と
対向して形成する第２の静電容量は、第１の絶縁膜を介
してコントロールゲートが凸部の頂面と対向して形成す
る第１の静電容量より大きいことを特徴とするトランジ
スタによって解決する。
の側面を有する凸部が設けられた一導電型半導体基板
と、凸部の頂面上に形成された第１の絶縁膜と、凸部を
挟む半導体基板の表面に形成された一対の反対導電型ソ
ース・ドレイン領域と、凸部の側面とソース・ドレイン
領域とを覆う第２の絶縁膜と、凸部の各側面側に設けら
れ、第２の絶縁膜を介して側面とソース・ドレイン領域
とに対向する一対のフローティングゲートと、各フロー
ティングゲート上に形成された第３の絶縁膜と、第３の
絶縁膜を介して各フローティングゲートと対向し、かつ
第１の絶縁膜を介して凸部の頂面と対向するコントロー
ルゲートとを備え、第２の絶縁膜を介してフローティン
グゲートが凸部の側面ならびにソース・ドレイン領域と
対向して形成する第２の静電容量は、第１の絶縁膜を介
してコントロールゲートが凸部の頂面と対向して形成す
る第１の静電容量より大きいことを特徴とするトランジ
スタによって解決する。
【００３０】または、第４の発明である、対向する一対
の側面を有する凸部が設けられた一導電型半導体基板
と、凸部の頂面上に形成された第１の絶縁膜と、凸部を
挟む半導体基板の表面に形成された一対の反対導電型ソ
ース・ドレイン領域と、凸部の側面とソース・ドレイン
領域とを覆う第２の絶縁膜と、凸部の各側面側に設けら
れ、第２の絶縁膜を介して側面とソース・ドレイン領域
とに対向する一対のフローティングゲートと、各フロー
ティングゲート上に形成された第３の絶縁膜と、第３の
絶縁膜を介して各フローティングゲートと対向し、かつ
第１の絶縁膜を介して凸部の頂面と対向するコントロー
ルゲートとを備え、フローティングゲートは、第２の絶
縁膜を介して凸部の側面ならびにソース・ドレイン領域
と対向して形成した第２の静電容量と、第３の絶縁膜を
介してコントロールゲートと対向して形成した第３の静
電容量とによって容量結合しており、第２の静電容量は
大きく形成されていることを特徴とするトランジスタに
よって解決する。
の側面を有する凸部が設けられた一導電型半導体基板
と、凸部の頂面上に形成された第１の絶縁膜と、凸部を
挟む半導体基板の表面に形成された一対の反対導電型ソ
ース・ドレイン領域と、凸部の側面とソース・ドレイン
領域とを覆う第２の絶縁膜と、凸部の各側面側に設けら
れ、第２の絶縁膜を介して側面とソース・ドレイン領域
とに対向する一対のフローティングゲートと、各フロー
ティングゲート上に形成された第３の絶縁膜と、第３の
絶縁膜を介して各フローティングゲートと対向し、かつ
第１の絶縁膜を介して凸部の頂面と対向するコントロー
ルゲートとを備え、フローティングゲートは、第２の絶
縁膜を介して凸部の側面ならびにソース・ドレイン領域
と対向して形成した第２の静電容量と、第３の絶縁膜を
介してコントロールゲートと対向して形成した第３の静
電容量とによって容量結合しており、第２の静電容量は
大きく形成されていることを特徴とするトランジスタに
よって解決する。
【００３１】または、第５の発明である、第１の発明か
ら第４の発明までのいずれかのトランジスタにおいて、
コントロールゲートは、第３の絶縁膜を介して各フロー
ティングゲートと対向する複数の第１のコントロールゲ
ートセグメントと、第１の絶縁膜を介して凸部の頂面と
対向する第２のコントロールゲートセグメントとを含
み、第１のコントロールゲートセグメントと第２のコン
トロールゲートセグメントは、電気的に一体に形成され
ていることを特徴とするトランジスタによって解決す
る。
ら第４の発明までのいずれかのトランジスタにおいて、
コントロールゲートは、第３の絶縁膜を介して各フロー
ティングゲートと対向する複数の第１のコントロールゲ
ートセグメントと、第１の絶縁膜を介して凸部の頂面と
対向する第２のコントロールゲートセグメントとを含
み、第１のコントロールゲートセグメントと第２のコン
トロールゲートセグメントは、電気的に一体に形成され
ていることを特徴とするトランジスタによって解決す
る。
【００３２】または、第６の発明である、第１の発明か
ら第４の発明までのいずれかのトランジスタにおいて、
コントロールゲートは、第３の絶縁膜を介して各フロー
ティングゲートと対向する複数の第１のコントロールゲ
ートセグメントと、第１の絶縁膜を介して凸部の頂面と
対向する第２のコントロールゲートセグメントとを含
み、第１のコントロールゲートセグメントと第２のコン
トロールゲートセグメントは、各々電気的に独立して制
御可能であることを特徴とするトランジスタによって解
決する。
ら第４の発明までのいずれかのトランジスタにおいて、
コントロールゲートは、第３の絶縁膜を介して各フロー
ティングゲートと対向する複数の第１のコントロールゲ
ートセグメントと、第１の絶縁膜を介して凸部の頂面と
対向する第２のコントロールゲートセグメントとを含
み、第１のコントロールゲートセグメントと第２のコン
トロールゲートセグメントは、各々電気的に独立して制
御可能であることを特徴とするトランジスタによって解
決する。
【００３３】または、第７の発明である、第２の発明の
トランジスタにおいて、凸部の側面に設けられた、ソー
ス・ドレイン領域と接する反対導電型領域の不純物濃度
は、ソース・ドレイン領域の不純物濃度に対して1/100
〜1/10000であることを特徴とするトランジスタによっ
て解決する。
トランジスタにおいて、凸部の側面に設けられた、ソー
ス・ドレイン領域と接する反対導電型領域の不純物濃度
は、ソース・ドレイン領域の不純物濃度に対して1/100
〜1/10000であることを特徴とするトランジスタによっ
て解決する。
【００３４】または、第８の発明である、第１の発明か
ら第７の発明までのいずれかのトランジスタにおいて、
フローティングゲートの一部は、一導電型半導体基板の
凸部の頂面より上方に突出していることを特徴とするト
ランジスタによって解決する。
ら第７の発明までのいずれかのトランジスタにおいて、
フローティングゲートの一部は、一導電型半導体基板の
凸部の頂面より上方に突出していることを特徴とするト
ランジスタによって解決する。
【００３５】または、第９の発明である、第１の発明か
ら第８の発明までのいずれかのトランジスタにおいて、
フローティングゲートの形状は、一導電型半導体基板の
凸部の頂面を覆わないものであることを特徴とするトラ
ンジスタによって解決する。
ら第８の発明までのいずれかのトランジスタにおいて、
フローティングゲートの形状は、一導電型半導体基板の
凸部の頂面を覆わないものであることを特徴とするトラ
ンジスタによって解決する。
【００３６】または、第10の発明である、第１の発明か
ら第９の発明までのいずれかのトランジスタをコラム方
向およびロウ方向に複数配列してなる半導体メモリによ
って解決する。
ら第９の発明までのいずれかのトランジスタをコラム方
向およびロウ方向に複数配列してなる半導体メモリによ
って解決する。
【００３７】または、第11の発明である、第10の発明の
半導体メモリにおいて、コラム方向に隣接するトランジ
スタのソース・ドレイン領域が共通であり、ロウ方向に
隣接するトランジスタ同士がコントロールゲートを共有
し、かつトランジスタ間のソース・ドレイン領域を共有
していることを特徴とする半導体メモリによって解決す
る。
半導体メモリにおいて、コラム方向に隣接するトランジ
スタのソース・ドレイン領域が共通であり、ロウ方向に
隣接するトランジスタ同士がコントロールゲートを共有
し、かつトランジスタ間のソース・ドレイン領域を共有
していることを特徴とする半導体メモリによって解決す
る。
【００３８】または、第12の発明である、第10の発明ま
たは第11の発明の半導体メモリにおいて、複数個のトラ
ンジスタは、ソース・ドレイン領域を結ぶ方向に配置さ
れ、隣接する複数個のトランジスタのうちの一方のフロ
ーティングゲートと、他方のフローティングゲートとの
間に、コントロールゲートとソース・ドレイン領域との
間を電気的に分離する第４の絶縁膜を設けたことを特徴
とする半導体メモリによって解決する。
たは第11の発明の半導体メモリにおいて、複数個のトラ
ンジスタは、ソース・ドレイン領域を結ぶ方向に配置さ
れ、隣接する複数個のトランジスタのうちの一方のフロ
ーティングゲートと、他方のフローティングゲートとの
間に、コントロールゲートとソース・ドレイン領域との
間を電気的に分離する第４の絶縁膜を設けたことを特徴
とする半導体メモリによって解決する。
【００３９】または、第13の発明である、(a)一導電型
半導体基板に、表面から見て深さ方向に不純物濃度が低
い領域と高い領域がこの順に形成されるように不純物を
注入する工程と、(b)半導体基板の表面に、底部が高い
不純物濃度の領域に位置するように溝を形成して、対向
する一対の側面を有する凸部を形成する工程と、(c)溝
の底部に反対導電型の不純物を注入することにより、底
部にソース・ドレイン領域を形成する工程と、(d)ソー
ス・ドレイン領域上と凸部の側面上とに第２の絶縁膜を
形成する工程と、(e)凸部の側面およびソース・ドレイ
ン領域にかけて第２の絶縁膜を介してフローティングゲ
ートを形成する工程と、(f)凸部の頂面に形成された第
１の絶縁膜およびフローティングゲート上に形成された
第３の絶縁膜を介して、第１の絶縁膜および第３の絶縁
膜上にコントロールゲートを形成する工程とを含むこと
を特徴とするトランジスタの製造方法によって解決す
る。
半導体基板に、表面から見て深さ方向に不純物濃度が低
い領域と高い領域がこの順に形成されるように不純物を
注入する工程と、(b)半導体基板の表面に、底部が高い
不純物濃度の領域に位置するように溝を形成して、対向
する一対の側面を有する凸部を形成する工程と、(c)溝
の底部に反対導電型の不純物を注入することにより、底
部にソース・ドレイン領域を形成する工程と、(d)ソー
ス・ドレイン領域上と凸部の側面上とに第２の絶縁膜を
形成する工程と、(e)凸部の側面およびソース・ドレイ
ン領域にかけて第２の絶縁膜を介してフローティングゲ
ートを形成する工程と、(f)凸部の頂面に形成された第
１の絶縁膜およびフローティングゲート上に形成された
第３の絶縁膜を介して、第１の絶縁膜および第３の絶縁
膜上にコントロールゲートを形成する工程とを含むこと
を特徴とするトランジスタの製造方法によって解決す
る。
【００４０】または、第14の発明である、(a)一導電型
半導体基板の表面に溝を形成して、対向する一対の側面
を有する凸部を形成する工程と、(b)凸部に不純物が注
入されることがないようにして、凸部をマスクとして用
いたセルフアライメントプロセスにより、溝の底部に反
対導電型の不純物を注入し、底部にソース・ドレイン領
域を形成する工程と、(c)ソース・ドレイン領域上と凸
部の側面上とに第２の絶縁膜を形成する工程と、(d)凸
部の側面およびソース・ドレイン領域にかけて第２の絶
縁膜を介してフローティングゲートを形成する工程と、
(e)凸部の頂面に形成された第１の絶縁膜およびフロー
ティングゲート上に形成された第３の絶縁膜を介して、
第１の絶縁膜および第３の絶縁膜上にコントロールゲー
トを形成する工程とを含むことを特徴とするトランジス
タの製造方法によって解決する。
半導体基板の表面に溝を形成して、対向する一対の側面
を有する凸部を形成する工程と、(b)凸部に不純物が注
入されることがないようにして、凸部をマスクとして用
いたセルフアライメントプロセスにより、溝の底部に反
対導電型の不純物を注入し、底部にソース・ドレイン領
域を形成する工程と、(c)ソース・ドレイン領域上と凸
部の側面上とに第２の絶縁膜を形成する工程と、(d)凸
部の側面およびソース・ドレイン領域にかけて第２の絶
縁膜を介してフローティングゲートを形成する工程と、
(e)凸部の頂面に形成された第１の絶縁膜およびフロー
ティングゲート上に形成された第３の絶縁膜を介して、
第１の絶縁膜および第３の絶縁膜上にコントロールゲー
トを形成する工程とを含むことを特徴とするトランジス
タの製造方法によって解決する。
【００４１】次に、本発明の作用について説明する。第
１および第13の発明によれば、ソース・ドレイン領域を
直線的に結ぶ凸部の基端部の一導電型不純物濃度を、他
の凸部の一導電型不純物濃度よりも高濃度としたため、
チャネルは、ソース・ドレイン領域を直線的に結ぶ領域
以外の領域、すなわち、凸部の一方の側面→頂面→他方
の側面に形成される。これにより、少ない占有面積でチ
ャネル長を稼ぐことができ、トランジスタの小型化を図
ることができる。
１および第13の発明によれば、ソース・ドレイン領域を
直線的に結ぶ凸部の基端部の一導電型不純物濃度を、他
の凸部の一導電型不純物濃度よりも高濃度としたため、
チャネルは、ソース・ドレイン領域を直線的に結ぶ領域
以外の領域、すなわち、凸部の一方の側面→頂面→他方
の側面に形成される。これにより、少ない占有面積でチ
ャネル長を稼ぐことができ、トランジスタの小型化を図
ることができる。
【００４２】また、これにより各側面は、フローティン
グゲートと対向するから、頂面を流れているキャリアの
進行方向にフローティングゲートが位置することにな
る。よって、書き込みの際、キャリアがフローティング
ゲートに注入されるためには、従来のように当該キャリ
アの進行方向を変える必要が無いから、キャリアを加速
するための加速電圧を低減することができる。従って、
本発明では、従来よりも書込電圧を低くすることができ
る。
グゲートと対向するから、頂面を流れているキャリアの
進行方向にフローティングゲートが位置することにな
る。よって、書き込みの際、キャリアがフローティング
ゲートに注入されるためには、従来のように当該キャリ
アの進行方向を変える必要が無いから、キャリアを加速
するための加速電圧を低減することができる。従って、
本発明では、従来よりも書込電圧を低くすることができ
る。
【００４３】さらに、上記の構成によれば、ソース・ド
レイン領域のパンチスルーを防止することができる。そ
の結果、読出電圧を比較的高くしても、パンチスルーを
発生させることがなく、大きな読出信号を得ることがで
きる。さらには、パンチスルーを防止することができる
結果、セルトランジスタのソース・ドレイン間の間隙を
さらに小さくすることが可能となり、更なる微細化が可
能となる。
レイン領域のパンチスルーを防止することができる。そ
の結果、読出電圧を比較的高くしても、パンチスルーを
発生させることがなく、大きな読出信号を得ることがで
きる。さらには、パンチスルーを防止することができる
結果、セルトランジスタのソース・ドレイン間の間隙を
さらに小さくすることが可能となり、更なる微細化が可
能となる。
【００４４】ソース・ドレイン間を直線的に結んだ領域
の不純物濃度を高くする方法としては、たとえばボロン
を打ち込む方法がある。半導体基板に、メモリ回路に加
えてCMOS回路も合わせて形成したい場合、CMOS回路を形
成する部分をマスキングして、メモリ回路部に、たとえ
ばボロンを打ち込めばよい。
の不純物濃度を高くする方法としては、たとえばボロン
を打ち込む方法がある。半導体基板に、メモリ回路に加
えてCMOS回路も合わせて形成したい場合、CMOS回路を形
成する部分をマスキングして、メモリ回路部に、たとえ
ばボロンを打ち込めばよい。
【００４５】第２の発明および第７の発明によれば、凸
部の側面に、ソース・ドレイン領域と接する反対導電型
領域を設けたので、上記のように、チャネルは、ソース
・ドレイン領域を直線的に結ぶ領域以外の領域、すなわ
ち、凸部の一方の側面→頂面→他方の側面に形成され
る。これにより、少ない占有面積でチャネル長を稼ぐこ
とができ、トランジスタの小型化を図ることができる。
また、当該領域でのチャネル抵抗を抑えることができ、
電圧効果が抑えられる。その結果、当該領域に、ソース
・ドレイン間電圧に比して、若干低下しただけの電圧が
印加することができるから、この電圧によりキャリアが
勢いよく加速され、書込みにおいてはフローティングゲ
ートに効率よくキャリアの注入が行われる。また読出し
時にも当該部分におけるチャネル抵抗が抑えられる。
部の側面に、ソース・ドレイン領域と接する反対導電型
領域を設けたので、上記のように、チャネルは、ソース
・ドレイン領域を直線的に結ぶ領域以外の領域、すなわ
ち、凸部の一方の側面→頂面→他方の側面に形成され
る。これにより、少ない占有面積でチャネル長を稼ぐこ
とができ、トランジスタの小型化を図ることができる。
また、当該領域でのチャネル抵抗を抑えることができ、
電圧効果が抑えられる。その結果、当該領域に、ソース
・ドレイン間電圧に比して、若干低下しただけの電圧が
印加することができるから、この電圧によりキャリアが
勢いよく加速され、書込みにおいてはフローティングゲ
ートに効率よくキャリアの注入が行われる。また読出し
時にも当該部分におけるチャネル抵抗が抑えられる。
【００４６】また、第１の発明の構成に第２の発明の構
成を組み合わせて、凸部の側面に反対導電型不純物を設
けると、当該反対導電型不純物が凸部の基端部における
高い濃度の一導電型不純物を補償することができる。こ
れにより凸部の基端部で高い濃度の一導電型不純物を形
成することに伴うトランジスタの閾値電圧が高くなるこ
とを抑えることができる。
成を組み合わせて、凸部の側面に反対導電型不純物を設
けると、当該反対導電型不純物が凸部の基端部における
高い濃度の一導電型不純物を補償することができる。こ
れにより凸部の基端部で高い濃度の一導電型不純物を形
成することに伴うトランジスタの閾値電圧が高くなるこ
とを抑えることができる。
【００４７】第３の発明および第４の発明によれば、第
２の絶縁膜を介してフローティングゲートが凸部の側面
ならびにソース・ドレイン領域と対向して形成する第２
の静電容量を、第１の絶縁膜を介してコントロールゲー
トが凸部の頂面と対向して形成する第１の静電容量より
大きくし、また、フローティングゲートは、第２の絶縁
膜を介して凸部の側面ならびにソース・ドレイン領域と
対向して形成した第２の静電容量と、第３の絶縁膜を介
してコントロールゲートと対向して形成した第３の静電
容量とによって容量結合しており、第２の静電容量は大
きく形成されているから、上記のごとく、チャネルは、
ソース・ドレイン領域を直線的に結ぶ領域以外の領域、
すなわち、凸部の一方の側面→頂面→他方の側面に形成
される。これにより、少ない占有面積でチャネル長を稼
ぐことができ、トランジスタの小型化を図ることができ
る。
２の絶縁膜を介してフローティングゲートが凸部の側面
ならびにソース・ドレイン領域と対向して形成する第２
の静電容量を、第１の絶縁膜を介してコントロールゲー
トが凸部の頂面と対向して形成する第１の静電容量より
大きくし、また、フローティングゲートは、第２の絶縁
膜を介して凸部の側面ならびにソース・ドレイン領域と
対向して形成した第２の静電容量と、第３の絶縁膜を介
してコントロールゲートと対向して形成した第３の静電
容量とによって容量結合しており、第２の静電容量は大
きく形成されているから、上記のごとく、チャネルは、
ソース・ドレイン領域を直線的に結ぶ領域以外の領域、
すなわち、凸部の一方の側面→頂面→他方の側面に形成
される。これにより、少ない占有面積でチャネル長を稼
ぐことができ、トランジスタの小型化を図ることができ
る。
【００４８】これにより各側面は、フローティングゲー
トと対向するから、頂面を流れているキャリアの進行方
向にフローティングゲートが位置することになる。よっ
て、書き込みの際、キャリアがフローティングゲートに
注入されるためには、従来のように当該キャリアの進行
方向を変える必要が無いから、キャリアを加速するため
の加速電圧を低減することができる。従って、本発明で
は、従来よりも書込電圧を低くすることができる。
トと対向するから、頂面を流れているキャリアの進行方
向にフローティングゲートが位置することになる。よっ
て、書き込みの際、キャリアがフローティングゲートに
注入されるためには、従来のように当該キャリアの進行
方向を変える必要が無いから、キャリアを加速するため
の加速電圧を低減することができる。従って、本発明で
は、従来よりも書込電圧を低くすることができる。
【００４９】一方、読出しに際しては、コントロールゲ
ートに読出し電圧を印加するとともに、一対のソース・
ドレイン領域間に所定電位差を生ぜしめる。
ートに読出し電圧を印加するとともに、一対のソース・
ドレイン領域間に所定電位差を生ぜしめる。
【００５０】フローティングゲートは、大きな静電容量
を有する第２の絶縁膜を介してソース・ドレイン領域と
容量結合される。そこで、読出電圧が正電位である場合
について説明する。フローティングゲートが、一対のソ
ース・ドレイン領域のうちの高電位側にあると、ソース
・ドレイン領域との容量結合によってもフローティング
ゲートの電位が正電位側に引き付けられる。よって、当
該フローティングゲートにキャリアとしてたとえば電子
が注入されていない場合はソース・ドレイン電圧によっ
て、フローティングゲート近傍のチャネル電流は大きく
なり、一方、電子が注入されている場合でも、当該電子
によるフローティングゲートの低電位化が抑えられ、フ
ローティングゲート近傍のチャネルは比較的大きくな
る。よって、これらの場合、ドレインId1は所望に大と
なる。
を有する第２の絶縁膜を介してソース・ドレイン領域と
容量結合される。そこで、読出電圧が正電位である場合
について説明する。フローティングゲートが、一対のソ
ース・ドレイン領域のうちの高電位側にあると、ソース
・ドレイン領域との容量結合によってもフローティング
ゲートの電位が正電位側に引き付けられる。よって、当
該フローティングゲートにキャリアとしてたとえば電子
が注入されていない場合はソース・ドレイン電圧によっ
て、フローティングゲート近傍のチャネル電流は大きく
なり、一方、電子が注入されている場合でも、当該電子
によるフローティングゲートの低電位化が抑えられ、フ
ローティングゲート近傍のチャネルは比較的大きくな
る。よって、これらの場合、ドレインId1は所望に大と
なる。
【００５１】一方、ソース・ドレイン間の電位差を反転
させると、上記したフローティングゲートは、低電位側
のソース・ドレイン領域と対向することになる。一方、
当該フローティングゲートは、同時に比較的小さな静電
容量を有する第３の絶縁膜によってコントロールゲート
にも容量結合されている。したがって、当該フローティ
ングゲートに電子が注入されていない場合には、フロー
ティングゲートが第３の絶縁膜を介してゲート電圧(Vg)
によってわずかに正電位に引き上げられ、あるいはこの
電位がない場合でも、凸部の側面に設けられた反対導電
型領域の存在によって、フローティングゲート近傍のチ
ャネルは確保され、ドレインId2は所望の大きさとな
る。他方、当該フローティングゲートに電子が注入され
ている場合には、当該フローティングゲートは、上述の
状態から、注入電子による電位降下によって電位が引き
下げられ、これによって、フローティングゲート近傍の
チャネル抵抗が大きくなるから、この場合のドレイン電
流Id2は所望に小となる。よって、本発明では、ドレイ
ン電流Id1、およびフローティングゲートに電子が注入
された状態におけるId2の差（電流ウインドウ）が所望
に広がる。
させると、上記したフローティングゲートは、低電位側
のソース・ドレイン領域と対向することになる。一方、
当該フローティングゲートは、同時に比較的小さな静電
容量を有する第３の絶縁膜によってコントロールゲート
にも容量結合されている。したがって、当該フローティ
ングゲートに電子が注入されていない場合には、フロー
ティングゲートが第３の絶縁膜を介してゲート電圧(Vg)
によってわずかに正電位に引き上げられ、あるいはこの
電位がない場合でも、凸部の側面に設けられた反対導電
型領域の存在によって、フローティングゲート近傍のチ
ャネルは確保され、ドレインId2は所望の大きさとな
る。他方、当該フローティングゲートに電子が注入され
ている場合には、当該フローティングゲートは、上述の
状態から、注入電子による電位降下によって電位が引き
下げられ、これによって、フローティングゲート近傍の
チャネル抵抗が大きくなるから、この場合のドレイン電
流Id2は所望に小となる。よって、本発明では、ドレイ
ン電流Id1、およびフローティングゲートに電子が注入
された状態におけるId2の差（電流ウインドウ）が所望
に広がる。
【００５２】これに加え、本発明ではフローティングゲ
ートが２つ設けられ、各フローティングゲートに電子が
独立に存在するから、トランジスタを微細化する場合で
も、どちらのフローティングゲートに電子が存在するか
が明確であり、従来例の如くどちらのビットに電子が局
在するか不明瞭になることが無い。
ートが２つ設けられ、各フローティングゲートに電子が
独立に存在するから、トランジスタを微細化する場合で
も、どちらのフローティングゲートに電子が存在するか
が明確であり、従来例の如くどちらのビットに電子が局
在するか不明瞭になることが無い。
【００５３】さらにまた、トランジスタが非選択状態の
場合、このトランジスタに繋がる他のトランジスタを選
択するために、ソース・ドレイン領域に種々の電位を与
えても、フローティングゲートは、当該ソース・ドレイ
ン領域との対向容量により、このソース・ドレイン領域
の電位側に引き付けられる。
場合、このトランジスタに繋がる他のトランジスタを選
択するために、ソース・ドレイン領域に種々の電位を与
えても、フローティングゲートは、当該ソース・ドレイ
ン領域との対向容量により、このソース・ドレイン領域
の電位側に引き付けられる。
【００５４】よって、フローティングゲートとソース・
ドレイン領域との間の電位差が小さくなるから、それら
の間の第２の絶縁膜に高電界が印加されることが無い。
従って、第２の絶縁膜にトンネル電流が流れ難くなり、
第２の絶縁膜が劣化することが防がれる。
ドレイン領域との間の電位差が小さくなるから、それら
の間の第２の絶縁膜に高電界が印加されることが無い。
従って、第２の絶縁膜にトンネル電流が流れ難くなり、
第２の絶縁膜が劣化することが防がれる。
【００５５】その上、上記のように電位差が小さくなる
ことから、ソース・ドレイン領域と基板とのpn接合で高
電界によりホットホールが発生することが抑えられるの
で、ホットホールにより第２の絶縁膜が劣化するのも防
がれる。換言するなら、本発明ではバンド間トンネル耐
性が向上する。
ことから、ソース・ドレイン領域と基板とのpn接合で高
電界によりホットホールが発生することが抑えられるの
で、ホットホールにより第２の絶縁膜が劣化するのも防
がれる。換言するなら、本発明ではバンド間トンネル耐
性が向上する。
【００５６】第５の発明によれば、第１のコントロール
ゲートセグメントと第２のコントロールゲートセグメン
トは、電気的に一体に形成されているから、コントロー
ルゲートセグメントを一体化して容易に製造できる。
ゲートセグメントと第２のコントロールゲートセグメン
トは、電気的に一体に形成されているから、コントロー
ルゲートセグメントを一体化して容易に製造できる。
【００５７】第６の発明によれば、第１のコントロール
ゲートセグメントと第２のコントロールゲートセグメン
トは、各々電気的に独立して制御可能としたので、これ
らのコントロールゲートセグメントには、書込み、読出
しおよび消去の各工程において、各々最適なゲート電圧
を選択して印加することができ、さらに制御性を増すこ
とができる。
ゲートセグメントと第２のコントロールゲートセグメン
トは、各々電気的に独立して制御可能としたので、これ
らのコントロールゲートセグメントには、書込み、読出
しおよび消去の各工程において、各々最適なゲート電圧
を選択して印加することができ、さらに制御性を増すこ
とができる。
【００５８】第８の発明および第９の発明によれば、フ
ローティングゲートの一部は、一導電型半導体基板の凸
部の頂面より上方に突出しており、およびフローティン
グゲートの形状は、一導電型半導体基板の凸部の頂面を
覆わないものであるため、書込み時に凸部の頂面近傍を
走行するキャリアを効率よくフローティングゲートに注
入して捕獲することができる。また、コントロールゲー
トにより制御される凸部の頂面近傍のチャネル領域の制
御性を良化することができる。
ローティングゲートの一部は、一導電型半導体基板の凸
部の頂面より上方に突出しており、およびフローティン
グゲートの形状は、一導電型半導体基板の凸部の頂面を
覆わないものであるため、書込み時に凸部の頂面近傍を
走行するキャリアを効率よくフローティングゲートに注
入して捕獲することができる。また、コントロールゲー
トにより制御される凸部の頂面近傍のチャネル領域の制
御性を良化することができる。
【００５９】第10の発明および第11の発明によれば、ト
ランジスタをコラム方向およびロウ方向に複数配列して
なる半導体メモリ、およびコラム方向に隣接するセルト
ランジスタのソース・ドレイン領域が共通であり、ロウ
方向に隣接するセルトランジスタ同士がコントロールゲ
ートを共有し、かつセルトランジスタ間のソース・ドレ
イン領域を共有する半導体メモリとしたため、上記のト
ランジスタを集積化した半導体メモリを構成することが
できる。
ランジスタをコラム方向およびロウ方向に複数配列して
なる半導体メモリ、およびコラム方向に隣接するセルト
ランジスタのソース・ドレイン領域が共通であり、ロウ
方向に隣接するセルトランジスタ同士がコントロールゲ
ートを共有し、かつセルトランジスタ間のソース・ドレ
イン領域を共有する半導体メモリとしたため、上記のト
ランジスタを集積化した半導体メモリを構成することが
できる。
【００６０】第12の発明によれば、複数個のトランジス
タは、ソース・ドレイン領域を結ぶ方向に配置され、隣
接する複数個のトランジスタのうちの一方のフローティ
ングゲートと、他方のフローティングゲートとの間に、
コントロールゲートとソース・ドレイン領域との間を電
気的に分離する第４の絶縁膜を設けたため、それらの間
に流れるリーク電流が低減される。
タは、ソース・ドレイン領域を結ぶ方向に配置され、隣
接する複数個のトランジスタのうちの一方のフローティ
ングゲートと、他方のフローティングゲートとの間に、
コントロールゲートとソース・ドレイン領域との間を電
気的に分離する第４の絶縁膜を設けたため、それらの間
に流れるリーク電流が低減される。
【００６１】第14の発明によれば、凸部に不純物が注入
されることがないようにして、凸部をマスクとして用い
たセルフアライメントプロセスにより、溝の底部に反対
導電型の不純物を注入し、底部にソース・ドレイン領域
を形成する工程を有するため、トランジスタを用意に製
造できる。
されることがないようにして、凸部をマスクとして用い
たセルフアライメントプロセスにより、溝の底部に反対
導電型の不純物を注入し、底部にソース・ドレイン領域
を形成する工程を有するため、トランジスタを用意に製
造できる。
【００６２】
【発明の実施の形態】次に、本発明の実施例について、
添付図面を参照しながら詳細に説明する。本実施例にお
いては、各セルトランジスタに含まれる２種類のコント
ロールゲートセグメントを一体化して、全体として１つ
のコントロールゲートを形成することとした。
添付図面を参照しながら詳細に説明する。本実施例にお
いては、各セルトランジスタに含まれる２種類のコント
ロールゲートセグメントを一体化して、全体として１つ
のコントロールゲートを形成することとした。
【００６３】(1)デバイス構造
図１は、本実施例に係る半導体メモリの切り欠き斜視図
である。この半導体メモリ10は、一導電型半導体基板で
あるｐ型シリコン基板12上に形成されている。ｐ型シリ
コン基板12は、p＋基板12bと、その上のｐ型エピタキシ
ャル層12aとから成る。このうち、ｐ型エピタキシャル
層12aには、ｐウエル13が形成されている。
である。この半導体メモリ10は、一導電型半導体基板で
あるｐ型シリコン基板12上に形成されている。ｐ型シリ
コン基板12は、p＋基板12bと、その上のｐ型エピタキシ
ャル層12aとから成る。このうち、ｐ型エピタキシャル
層12aには、ｐウエル13が形成されている。
【００６４】本発明の特徴を成す凸部13aは、ｐ型シリ
コン基板12に複数設けられている。ビット線BL1〜BL4
は、凸部13a、13a、・・・を挟むｐウエル13の表面に形
成されている。ビット線BL1〜BL4は、ｐウエル13の表面
の所定のところに、反対導電型であるｎ型不純物をイオ
ン注入して形成される。同図では他の構成部材に隠れて
いるが、各ビット線BL1〜BL4は、コラム方向に一体化し
ており、ロウ方向に複数形成されている。
コン基板12に複数設けられている。ビット線BL1〜BL4
は、凸部13a、13a、・・・を挟むｐウエル13の表面に形
成されている。ビット線BL1〜BL4は、ｐウエル13の表面
の所定のところに、反対導電型であるｎ型不純物をイオ
ン注入して形成される。同図では他の構成部材に隠れて
いるが、各ビット線BL1〜BL4は、コラム方向に一体化し
ており、ロウ方向に複数形成されている。
【００６５】また、フローティングゲートFG1、FG2、お
よびコントロールゲートCGはいずれもポリシリコンから
形成されている。このうち、コントロールゲートCGは、
ロウ方向に一体化しており、コラム方向に複数形成され
ていて、その各々はワード線WL1、WL2、…として機能す
る。
よびコントロールゲートCGはいずれもポリシリコンから
形成されている。このうち、コントロールゲートCGは、
ロウ方向に一体化しており、コラム方向に複数形成され
ていて、その各々はワード線WL1、WL2、…として機能す
る。
【００６６】コントロールゲートCG、CG、・・・の抵抗
を下げるべくWSi膜36が設けられている。コントロール
ゲートCG、CG、・・・を保護すべくキャップ膜38が設け
られており、これはシリコン酸化膜から成る。
を下げるべくWSi膜36が設けられている。コントロール
ゲートCG、CG、・・・を保護すべくキャップ膜38が設け
られており、これはシリコン酸化膜から成る。
【００６７】本発明の特徴を成すセルトランジスタTCの
拡大断面図を図２に示す。凸部13aの頂面13cには、第１
の絶縁膜であるゲート絶縁膜15cが設けられている。ま
た、凸部13aは、対向する一対の側面13b、13bを有し、
各側面13b、13bの表層には、反対導電型領域であるｎ型
領域17、17が設けられている。このｎ型領域17、17の不
純物濃度は、上記ビット線BL1、BL2の不純物濃度に比し
て、1/100〜1/10000、好ましくは1/1000程度の不純物濃
度に選択される。
拡大断面図を図２に示す。凸部13aの頂面13cには、第１
の絶縁膜であるゲート絶縁膜15cが設けられている。ま
た、凸部13aは、対向する一対の側面13b、13bを有し、
各側面13b、13bの表層には、反対導電型領域であるｎ型
領域17、17が設けられている。このｎ型領域17、17の不
純物濃度は、上記ビット線BL1、BL2の不純物濃度に比し
て、1/100〜1/10000、好ましくは1/1000程度の不純物濃
度に選択される。
【００６８】第２の絶縁膜であるトンネル絶縁膜15a
は、各側面13b、13bとビット線BL1、BL2とを覆ってい
る。後述するが、ビット線BL1、BL2はソース・ドレイン
領域としても機能するので、以下ではビット線BL1、BL2
のことをソース・ドレイン領域とも称す。
は、各側面13b、13bとビット線BL1、BL2とを覆ってい
る。後述するが、ビット線BL1、BL2はソース・ドレイン
領域としても機能するので、以下ではビット線BL1、BL2
のことをソース・ドレイン領域とも称す。
【００６９】フローティングゲートFG1、FG2は、凸部13
aの各側面側にあり、各々トンネル絶縁膜15aを介して、
ソース・ドレイン領域BL1、BL2および側面13b、13bと対
向している。第３の絶縁膜であるインターポリ絶縁膜15
bは、フローティングゲートFG、FGの各表面にある。な
お、トンネル絶縁膜15a、インターポリ絶縁膜15b、およ
びゲート絶縁膜15cは、いずれもシリコン酸化膜から成
る。
aの各側面側にあり、各々トンネル絶縁膜15aを介して、
ソース・ドレイン領域BL1、BL2および側面13b、13bと対
向している。第３の絶縁膜であるインターポリ絶縁膜15
bは、フローティングゲートFG、FGの各表面にある。な
お、トンネル絶縁膜15a、インターポリ絶縁膜15b、およ
びゲート絶縁膜15cは、いずれもシリコン酸化膜から成
る。
【００７０】コントロールゲートCGはその一部が少なく
とも、インターポリ絶縁膜15bを介してフローティング
ゲートFG1、FG2と対向し、またゲート絶縁膜15cを介し
て頂面13cと対向している。このコントロールゲートCG
は、上記インターポリ絶縁膜15bを介してフローティン
グゲートFG1、FG2と対向する部分と、ゲート絶縁膜15c
を介して頂面13cと対向する部分とを各々電気的に独立
して形成し、これらを独立に電気制御するようにしても
よい。
とも、インターポリ絶縁膜15bを介してフローティング
ゲートFG1、FG2と対向し、またゲート絶縁膜15cを介し
て頂面13cと対向している。このコントロールゲートCG
は、上記インターポリ絶縁膜15bを介してフローティン
グゲートFG1、FG2と対向する部分と、ゲート絶縁膜15c
を介して頂面13cと対向する部分とを各々電気的に独立
して形成し、これらを独立に電気制御するようにしても
よい。
【００７１】上記の構造では、チャネルは、凸部13aの
両側面13b、13bと頂面13cの各表層に三次元的に形成さ
れており、従来のように一平面内に形成されてないの
で、少ない占有面積でチャネル長を稼ぐことができ、デ
バイスの小型化を図ることができる。
両側面13b、13bと頂面13cの各表層に三次元的に形成さ
れており、従来のように一平面内に形成されてないの
で、少ない占有面積でチャネル長を稼ぐことができ、デ
バイスの小型化を図ることができる。
【００７２】凸部13aのｐ型不純物濃度は、セルトラン
ジスタTCがノーマリーオフとなるように調整されてい
る。すなわち、一方のソース・ドレイン領域BL1(BL2)に
所定電圧がバイアスされた状態で、このバイアスされた
ソース・ドレイン領域BL1(BL2)とコントロールゲートCG
との電位差が閾値電圧以下のとき、ゲート絶縁膜15cを
介してコントロールゲートCGによって制御される凸部の
頂面近傍のチャネル領域がオフ状態となり、その結果、
セルトランジスタTCがオフ状態となり、電位差が閾値電
圧以上のとき、トランジスタTCがオン状態となるよう
に、ｐ型不純物濃度は調整されている。なお、ソース・
ドレイン領域BL1(BL2)にバイアスされる所定電圧とは、
書込み、読出し等の各種の動作時に印加される後述の電
圧VDDを言う。
ジスタTCがノーマリーオフとなるように調整されてい
る。すなわち、一方のソース・ドレイン領域BL1(BL2)に
所定電圧がバイアスされた状態で、このバイアスされた
ソース・ドレイン領域BL1(BL2)とコントロールゲートCG
との電位差が閾値電圧以下のとき、ゲート絶縁膜15cを
介してコントロールゲートCGによって制御される凸部の
頂面近傍のチャネル領域がオフ状態となり、その結果、
セルトランジスタTCがオフ状態となり、電位差が閾値電
圧以上のとき、トランジスタTCがオン状態となるよう
に、ｐ型不純物濃度は調整されている。なお、ソース・
ドレイン領域BL1(BL2)にバイアスされる所定電圧とは、
書込み、読出し等の各種の動作時に印加される後述の電
圧VDDを言う。
【００７３】図３は、セルトランジスタTCの等価回路を
模式的に表した図であり、様々な容量を示している。各
容量の意味は次の通りである。 ・CCG ・・・コントロールゲートCGと凸部13aの頂面13c
との対向容量である。 ・CCF1 (CCF2)・・・コントロールゲートCGとフローテ
ィングゲートFG1(FG2)との対向容量である。 ・CFG1 (CFG2)・・・フローティングゲートFG1(FG2)
と、凸部13aの側面13bとの対向容量である。 ・CFS (CFD)・・・フローティングゲートFG1(FG2)と、
ソース・ドレイン領域BL1(BL2)との対向容量である。
模式的に表した図であり、様々な容量を示している。各
容量の意味は次の通りである。 ・CCG ・・・コントロールゲートCGと凸部13aの頂面13c
との対向容量である。 ・CCF1 (CCF2)・・・コントロールゲートCGとフローテ
ィングゲートFG1(FG2)との対向容量である。 ・CFG1 (CFG2)・・・フローティングゲートFG1(FG2)
と、凸部13aの側面13bとの対向容量である。 ・CFS (CFD)・・・フローティングゲートFG1(FG2)と、
ソース・ドレイン領域BL1(BL2)との対向容量である。
【００７４】再び図１を参照されたい。セルトランジス
タTC、TC、・・・は、コラム方向およびロウ方向に複数
配列されている。コラム方向に隣接するセルトランジス
タ（例えばTCaとTCb）同士は、ソース・ドレイン領域BL
3、BL4が共通であり、素子分離領域40により電気的に分
離されている。また、ロウ方向に隣接するセルトランジ
スタ（例えばTCcとTCa）は、コントロールゲートCGを共
有し、かつ、それらの間のソース・ドレイン領域BL3を
共有する。
タTC、TC、・・・は、コラム方向およびロウ方向に複数
配列されている。コラム方向に隣接するセルトランジス
タ（例えばTCaとTCb）同士は、ソース・ドレイン領域BL
3、BL4が共通であり、素子分離領域40により電気的に分
離されている。また、ロウ方向に隣接するセルトランジ
スタ（例えばTCcとTCa）は、コントロールゲートCGを共
有し、かつ、それらの間のソース・ドレイン領域BL3を
共有する。
【００７５】(2)駆動方法
次に、上述のセルトランジスタTCの駆動方法について説
明する。
明する。
【００７６】i) 書込動作
書込動作について、図４を参照して説明する。図４は、
セルトランジスタTCへの書込動作について示す断面図で
ある。上述の如く、凸部13aの両側方には一対のフロー
ティングゲートFG1、FG2が設けられており、本発明によ
れば、各フローティングゲートFG1、FG2に独立に電子を
注入することができる。
セルトランジスタTCへの書込動作について示す断面図で
ある。上述の如く、凸部13aの両側方には一対のフロー
ティングゲートFG1、FG2が設けられており、本発明によ
れば、各フローティングゲートFG1、FG2に独立に電子を
注入することができる。
【００７７】例えば、右側のフローティングゲートFG2
に電子を注入するには、図４に示すように、コントロー
ルゲートCGにゲート電圧VＧ(たとえば2.2V)を印加す
る。電子が注入される側のソース・ドレイン領域BL2に
電圧VDD(たとえば6V)を印加する。基板12と、電子が注
入されない側のソース・ドレイン領域BL1とは接地す
る。
に電子を注入するには、図４に示すように、コントロー
ルゲートCGにゲート電圧VＧ(たとえば2.2V)を印加す
る。電子が注入される側のソース・ドレイン領域BL2に
電圧VDD(たとえば6V)を印加する。基板12と、電子が注
入されない側のソース・ドレイン領域BL1とは接地す
る。
【００７８】これによれば、コントロールゲートCGに正
電位が印加されるから、頂面13cの表層に反転層13dが形
成され、ｎ型領域17、17同士が反転層13dにより電気的
に接続される。ｎ型領域17、17は、同じ導電型（すなわ
ちｎ型）のソース・ドレイン領域BL1、BL2に接している
から、結局、ソース・ドレイン領域BL1、BL2が電気的に
接続される。
電位が印加されるから、頂面13cの表層に反転層13dが形
成され、ｎ型領域17、17同士が反転層13dにより電気的
に接続される。ｎ型領域17、17は、同じ導電型（すなわ
ちｎ型）のソース・ドレイン領域BL1、BL2に接している
から、結局、ソース・ドレイン領域BL1、BL2が電気的に
接続される。
【００７９】従って、キャリア（本実施例では電子）
は、同図の矢印50, 52の経路を流れることになる。特
に、頂面13cを流れる電子に注目されたい。この電子か
ら見れば、その運動方向に右側のフローティングゲート
FG2が位置する。よって、電子がこのフローティングゲ
ートFG2に注入されるためには、従来のように電子の運
動方向を変える必要が無いから、電子をフローティング
ゲートFG2に引き付けるためのゲート電圧（書込電圧）V
Gを従来よりも下げることができる。さらにフローティ
ングゲートFG2は、静電容量の大きなゲート絶縁膜15aを
介してドレイン電圧によって電位が引き上げられている
から、電子をフローティングゲートFG2に引き付けるた
めのゲート電圧（書込電圧）VGをさらに下げることがで
きる。
は、同図の矢印50, 52の経路を流れることになる。特
に、頂面13cを流れる電子に注目されたい。この電子か
ら見れば、その運動方向に右側のフローティングゲート
FG2が位置する。よって、電子がこのフローティングゲ
ートFG2に注入されるためには、従来のように電子の運
動方向を変える必要が無いから、電子をフローティング
ゲートFG2に引き付けるためのゲート電圧（書込電圧）V
Gを従来よりも下げることができる。さらにフローティ
ングゲートFG2は、静電容量の大きなゲート絶縁膜15aを
介してドレイン電圧によって電位が引き上げられている
から、電子をフローティングゲートFG2に引き付けるた
めのゲート電圧（書込電圧）VGをさらに下げることがで
きる。
【００８０】しかも、側面13bにｎ型領域17、17を設け
たことで、側面13bが低抵抗となり、そこでの電圧降下
が抑えられる。よって、頂面13cの両端に、ソース・ド
レイン領域BL1〜BL2間電圧(たとえば6V)より若干低下し
た高い電圧が印加されるから、この電圧により電子が頂
面13cで勢いよく加速され、フローティングゲートFG2に
矢印52のように電子が効率良く注入される。このよう
に、ｎ型領域17、17も、書込電圧VGを低減するのに寄与
する。このｎ型領域17、17は、ソース・ドレイン領域の
不純物濃度に比して、1/100〜1/10000、好ましくは1/10
00程度の不純物濃度に選択される。
たことで、側面13bが低抵抗となり、そこでの電圧降下
が抑えられる。よって、頂面13cの両端に、ソース・ド
レイン領域BL1〜BL2間電圧(たとえば6V)より若干低下し
た高い電圧が印加されるから、この電圧により電子が頂
面13cで勢いよく加速され、フローティングゲートFG2に
矢印52のように電子が効率良く注入される。このよう
に、ｎ型領域17、17も、書込電圧VGを低減するのに寄与
する。このｎ型領域17、17は、ソース・ドレイン領域の
不純物濃度に比して、1/100〜1/10000、好ましくは1/10
00程度の不純物濃度に選択される。
【００８１】上述の利点は、頂面13cでのチャネル抵抗
を大きくしても得ることができる。チャネル抵抗を大き
くするには、ゲート絶縁膜15cを厚膜に形成して、コン
トロールゲートCGとチャネル領域との間の静電容量を小
さくすれば良い。本実施例では、図４に示すように、ゲ
ート絶縁膜15cをトンネル絶縁膜15aよりも厚くすること
で静電容量を小さくし、チャネル抵抗を大きくしてい
る。
を大きくしても得ることができる。チャネル抵抗を大き
くするには、ゲート絶縁膜15cを厚膜に形成して、コン
トロールゲートCGとチャネル領域との間の静電容量を小
さくすれば良い。本実施例では、図４に示すように、ゲ
ート絶縁膜15cをトンネル絶縁膜15aよりも厚くすること
で静電容量を小さくし、チャネル抵抗を大きくしてい
る。
【００８２】チャネル抵抗を大きくする構造は上記に限
定されず、図５の構造を採用しても良い。この構造で
は、凸部13aの頂面13cに、一導電型不純物領域である高
抵抗領域13eを設ける。高抵抗領域13eは、頂面13cに、
凸部13aよりも高濃度のｐ型不純物をイオン注入して形
成される。
定されず、図５の構造を採用しても良い。この構造で
は、凸部13aの頂面13cに、一導電型不純物領域である高
抵抗領域13eを設ける。高抵抗領域13eは、頂面13cに、
凸部13aよりも高濃度のｐ型不純物をイオン注入して形
成される。
【００８３】図４または図５のように、頂面13cでのチ
ャネル抵抗を大きくすると、頂面13cでの電圧降下が大
きくなるから、頂面13cの両端にソース・ドレイン領域B
L1〜BL2間電圧より若干低下した高い電圧が印加され
る。よって、上述したのと同じ理由により、書込電圧VG
を低減することができる。
ャネル抵抗を大きくすると、頂面13cでの電圧降下が大
きくなるから、頂面13cの両端にソース・ドレイン領域B
L1〜BL2間電圧より若干低下した高い電圧が印加され
る。よって、上述したのと同じ理由により、書込電圧VG
を低減することができる。
【００８４】このように、書込電圧VGを低減するには、
i)側面13bにｎ型領域17、17を設けるか、ii)トンネル絶
縁膜の静電容量を大きくして、フローティングゲートを
ドレイン電圧によって引き上げるか、iii)ゲート絶縁膜
15cを厚膜にするか、またはiv)頂面13cに高抵抗領域13e
を設ければ良い。これらi)〜iv)を任意に組み合わせる
ことで、上述の利点を得ることもできる。i)〜iv)のい
ずれの場合であっても、書込電圧VGは約2.2V程度で良
く、従来例（約12〜13V）よりも格段に低くすることが
できる。
i)側面13bにｎ型領域17、17を設けるか、ii)トンネル絶
縁膜の静電容量を大きくして、フローティングゲートを
ドレイン電圧によって引き上げるか、iii)ゲート絶縁膜
15cを厚膜にするか、またはiv)頂面13cに高抵抗領域13e
を設ければ良い。これらi)〜iv)を任意に組み合わせる
ことで、上述の利点を得ることもできる。i)〜iv)のい
ずれの場合であっても、書込電圧VGは約2.2V程度で良
く、従来例（約12〜13V）よりも格段に低くすることが
できる。
【００８５】図４では、右側のフローティングゲートFG
2にのみ電子が注入されたが、左側のフローティングゲ
ートFG1に電子を注入するには、ソース・ドレイン領域B
L1、BL2の電圧を入れ替えれば良い。よって、本実施例
では、図６(a)〜(d)に示す４状態が得られる。
2にのみ電子が注入されたが、左側のフローティングゲ
ートFG1に電子を注入するには、ソース・ドレイン領域B
L1、BL2の電圧を入れ替えれば良い。よって、本実施例
では、図６(a)〜(d)に示す４状態が得られる。
【００８６】図６(a)は、両フローティングゲートFG1、
FG2に電子が注入されていない“(1、1)”状態を示す。図
６(b)、(c)は、フローティングゲートFG1、FG2の一方に
のみ電子が注入された“(1、0)”、“(0、1)”状態を示
す。図６(d)は、両フローティングゲートFG1、FG2に電
子が注入された“(0、0)”状態を示す。この状態を得る
には、例えば、右側のフローティングゲートFG2に電子
を注入した後、左側のフローティングゲートFG1に電子
を注入すれば良い。かくして、本実施例では、１つのセ
ルトランジスタTCに２ビットのデータ“(1、1)”〜“(0、
0)”を書き込むことができる。
FG2に電子が注入されていない“(1、1)”状態を示す。図
６(b)、(c)は、フローティングゲートFG1、FG2の一方に
のみ電子が注入された“(1、0)”、“(0、1)”状態を示
す。図６(d)は、両フローティングゲートFG1、FG2に電
子が注入された“(0、0)”状態を示す。この状態を得る
には、例えば、右側のフローティングゲートFG2に電子
を注入した後、左側のフローティングゲートFG1に電子
を注入すれば良い。かくして、本実施例では、１つのセ
ルトランジスタTCに２ビットのデータ“(1、1)”〜“(0、
0)”を書き込むことができる。
【００８７】本実施例ではフローティングゲートFG1、F
G2が２つ設けられ、各フローティングゲートFG1、FG2に
電子が独立に存在するから、セル縮小を図る場合でも、
どちらのフローティングゲートFG1、FG2に電子が存在す
るのかが明確であり、従来例の如くどちらのビットに電
子が局在するか不明瞭になることが無い。
G2が２つ設けられ、各フローティングゲートFG1、FG2に
電子が独立に存在するから、セル縮小を図る場合でも、
どちらのフローティングゲートFG1、FG2に電子が存在す
るのかが明確であり、従来例の如くどちらのビットに電
子が局在するか不明瞭になることが無い。
【００８８】ii) 読み出し動作
次に、読み出し動作について、図７(a)〜(b)を参照して
説明する。データを読み出すには、まず、図７(a)に示
すように、コントロールゲートCGにゲート電圧V G(たと
えば2.2V)を印加する。そして、一方のソース・ドレイ
ン領域BL2に電圧VD D(たとえば1.6V)を印加し、他方のソ
ース・ドレイン領域BL1と基板12とを接地する。
説明する。データを読み出すには、まず、図７(a)に示
すように、コントロールゲートCGにゲート電圧V G(たと
えば2.2V)を印加する。そして、一方のソース・ドレイ
ン領域BL2に電圧VD D(たとえば1.6V)を印加し、他方のソ
ース・ドレイン領域BL1と基板12とを接地する。
【００８９】この電位配分だと、コントロールゲートCG
が正電位となるから、凸部13aの頂面に反転層13dが形成
される。よって、同図の矢印の向きにドレイン電流Ｉd1
が流れる。
が正電位となるから、凸部13aの頂面に反転層13dが形成
される。よって、同図の矢印の向きにドレイン電流Ｉd1
が流れる。
【００９０】次いで、図７(b)に示すように、ゲート電
圧VG(すなわち2.2V)はそのままで、ソース・ドレイン領
域BL1、BL2の電圧を入れ替える。このようにすると、ソ
ース・ドレイン領域BL1〜BL2間の電位差が反転するか
ら、同図の矢印の向きにドレイン電流Id2が流れる。
圧VG(すなわち2.2V)はそのままで、ソース・ドレイン領
域BL1、BL2の電圧を入れ替える。このようにすると、ソ
ース・ドレイン領域BL1〜BL2間の電位差が反転するか
ら、同図の矢印の向きにドレイン電流Id2が流れる。
【００９１】本実施例では、上記のようにソース・ドレ
イン領域BL1、BL2の電圧を入れ替え、各回のドレイン電
流Id1、Id2を計測する。ドレイン電流Id1、Id2の大きさ
は、各状態によって後述の如く異なる。よって、各回の
ドレイン電流値のセット(Id1、Id2)と、各状態とを一対
一に対応させることにより、どの状態であるかを読み出
すことができる。次に、各状態“(1、1)”〜“(0、0)”に
おけるドレイン電流値について説明する。
イン領域BL1、BL2の電圧を入れ替え、各回のドレイン電
流Id1、Id2を計測する。ドレイン電流Id1、Id2の大きさ
は、各状態によって後述の如く異なる。よって、各回の
ドレイン電流値のセット(Id1、Id2)と、各状態とを一対
一に対応させることにより、どの状態であるかを読み出
すことができる。次に、各状態“(1、1)”〜“(0、0)”に
おけるドレイン電流値について説明する。
【００９２】(a)“(1、0)”状態
図8(a)〜(b)は、“(1、0)”状態を読み出す場合の断面図
である。図8(a)において、それぞれの部材に印加する電
圧は上述の図7(a)の通りであって、この電圧によりドレ
イン電流Id1が流れる。
である。図8(a)において、それぞれの部材に印加する電
圧は上述の図7(a)の通りであって、この電圧によりドレ
イン電流Id1が流れる。
【００９３】図8(a)の状態では、右側のフローティング
ゲートFG2は、電子が注入されたことにより電位が下が
る。しかし、フローティングゲートFG2の電位は、対向
容量C CF2、CFDによって、コントロールゲートCG(2.2V)
やソース・ドレインBL2(1.6V)の正電位側に引き上げら
れる。
ゲートFG2は、電子が注入されたことにより電位が下が
る。しかし、フローティングゲートFG2の電位は、対向
容量C CF2、CFDによって、コントロールゲートCG(2.2V)
やソース・ドレインBL2(1.6V)の正電位側に引き上げら
れる。
【００９４】結局、フローティングゲートFG2の電位下
降が抑えられるから、フローティングゲートFG2近傍で
のチャネル抵抗はそれ程大きくない。従って、ドレイン
電流I d1の電流値は比較的大きくなる。
降が抑えられるから、フローティングゲートFG2近傍で
のチャネル抵抗はそれ程大きくない。従って、ドレイン
電流I d1の電流値は比較的大きくなる。
【００９５】特に、図のようにｎ型領域17を設けた場合
は、ｎ型領域17はソース・ドレイン領域BL2に接するか
ら、ｎ型領域17の電位がソース・ドレイン領域BL2のそ
れとほぼ同じとなる。従って、フローティングゲートFG
2の電位は、対向容量CFG2によってもソース・ドレインB
L側に引き上げられる。よって、右側のフローティング
ゲートFG2近傍のチャネル抵抗がさらに小さくなるか
ら、ドレイン電流Id1の電流値はより一層大きくなる。
は、ｎ型領域17はソース・ドレイン領域BL2に接するか
ら、ｎ型領域17の電位がソース・ドレイン領域BL2のそ
れとほぼ同じとなる。従って、フローティングゲートFG
2の電位は、対向容量CFG2によってもソース・ドレインB
L側に引き上げられる。よって、右側のフローティング
ゲートFG2近傍のチャネル抵抗がさらに小さくなるか
ら、ドレイン電流Id1の電流値はより一層大きくなる。
【００９６】一方、図8(b)は、ソース・ドレインBL1、B
L2の電圧を入れ替えて、ドレイン電流Id2を流した場合
である。この場合、注入電子によって、右側のフローテ
ィングゲートFG2の電位が下がる。しかも、右側のソー
ス・ドレイン領域BL2が接地されるから、フローティン
グゲートFG2の電位は、ソース・ドレイン領域BL2との対
向容量CFDにより接地側に引き下げられる。よって、フ
ローティングゲートFG2の電位が図８(a)の場合よりも低
くなるから、フローティングゲートFG2近傍のチャネル
抵抗が大きくなり、ドレイン電流Id2が先のId1よりも小
さくなる。
L2の電圧を入れ替えて、ドレイン電流Id2を流した場合
である。この場合、注入電子によって、右側のフローテ
ィングゲートFG2の電位が下がる。しかも、右側のソー
ス・ドレイン領域BL2が接地されるから、フローティン
グゲートFG2の電位は、ソース・ドレイン領域BL2との対
向容量CFDにより接地側に引き下げられる。よって、フ
ローティングゲートFG2の電位が図８(a)の場合よりも低
くなるから、フローティングゲートFG2近傍のチャネル
抵抗が大きくなり、ドレイン電流Id2が先のId1よりも小
さくなる。
【００９７】特に、ｎ型領域17を設けると、右側のフロ
ーティングゲートFG2の電位は対向容量CFG2によっても
接地側に引き下げられ、ドレイン電流Id2がより一層小
さくなる。このように、“(1、0)”状態は、 ・(Id1、Id2)＝（大、小） で識別することができる。このドレイン電流Id1、Id2の
大小の判定は、図示しないセンスアンプが基準電流と比
較して行う。
ーティングゲートFG2の電位は対向容量CFG2によっても
接地側に引き下げられ、ドレイン電流Id2がより一層小
さくなる。このように、“(1、0)”状態は、 ・(Id1、Id2)＝（大、小） で識別することができる。このドレイン電流Id1、Id2の
大小の判定は、図示しないセンスアンプが基準電流と比
較して行う。
【００９８】本実施例では、各ドレイン電流Id1、Id2の
電流量は、対向容量CCF2、CFD、CFG 2によって、上述の
如く所望に大にしたり小にしたりすることができ、その
差(I d1−Id2)を所望に大きくすることができる。差(I
d1−Id2)とは電流ウインドウであるから、本実施例で
は電流ウインドウを所望に広げることができる。電流ウ
インドウが広いので、ドレイン電流Id1、Id2と基準電流
とのマージンが広くなり、書込データを誤認する危険性
が低減できる。
電流量は、対向容量CCF2、CFD、CFG 2によって、上述の
如く所望に大にしたり小にしたりすることができ、その
差(I d1−Id2)を所望に大きくすることができる。差(I
d1−Id2)とは電流ウインドウであるから、本実施例で
は電流ウインドウを所望に広げることができる。電流ウ
インドウが広いので、ドレイン電流Id1、Id2と基準電流
とのマージンが広くなり、書込データを誤認する危険性
が低減できる。
【００９９】(b)“(0、1)”状態
“(0、1)”状態は、上記とは反対に左側のフローティン
グゲートFG1に電子が注入される。よって、各ドレイン
電流Id1、Id2の電流値は、上記の議論と同様にして評価
され、 ・(Id1、Id2)＝（小、大） となる。
グゲートFG1に電子が注入される。よって、各ドレイン
電流Id1、Id2の電流値は、上記の議論と同様にして評価
され、 ・(Id1、Id2)＝（小、大） となる。
【０１００】(c)“(1、1)”状態
“(1、1)”状態は、いずれのフローティングゲートFG1、
FG2にも電子が注入されない。従って、各フローティン
グゲートFG1、FG2の電位は電子によって引き下げられな
いから、Id1、Id2の双方とも大となる。また、この状態
は左右対称であるから、Id1とId2とに差は生じず、 ・(Id1、Id2)＝（大、大） となる。
FG2にも電子が注入されない。従って、各フローティン
グゲートFG1、FG2の電位は電子によって引き下げられな
いから、Id1、Id2の双方とも大となる。また、この状態
は左右対称であるから、Id1とId2とに差は生じず、 ・(Id1、Id2)＝（大、大） となる。
【０１０１】(d)“(0、0)”状態
“(0、0)”状態は、両方のフローティングゲートFG1、FG
2に電子が注入されるから、左右対称となる。従って、I
d1とId2とに差は生じず、 ・(Id1、Id2)＝（小、小） となる。
2に電子が注入されるから、左右対称となる。従って、I
d1とId2とに差は生じず、 ・(Id1、Id2)＝（小、小） となる。
【０１０２】iii) 消去動作
次に、フローティングゲートFG1、FG2に注入された電子
の消去方法について説明する。蓄積電子を引き抜くに
は、図９に示すように、電子をソース・ドレイン領域BL
1、BL2に引き抜く方法が考えられる。この方法では、コ
ントロールゲートCGを接地して、ソース・ドレイン領域
BL1、BL2に高電位“H”（たとえば12V）を与える。ここ
で、コントロールゲートCGと、ソース・ドレイン領域BL
1、BL2との電位差は相対的に設定することができ、たと
えば、コントロールゲートCGに-6Vを、ソース・ドレイ
ン領域BL1、BL2に6Vを印加するようにしてもよい。
の消去方法について説明する。蓄積電子を引き抜くに
は、図９に示すように、電子をソース・ドレイン領域BL
1、BL2に引き抜く方法が考えられる。この方法では、コ
ントロールゲートCGを接地して、ソース・ドレイン領域
BL1、BL2に高電位“H”（たとえば12V）を与える。ここ
で、コントロールゲートCGと、ソース・ドレイン領域BL
1、BL2との電位差は相対的に設定することができ、たと
えば、コントロールゲートCGに-6Vを、ソース・ドレイ
ン領域BL1、BL2に6Vを印加するようにしてもよい。
【０１０３】他の方法としては、図10に示すように、コ
ントロールゲートCGに高電位VG(たとえば12V)を印加
し、基板12とソース・ドレイン領域BL1、BL2とを接地す
る。この電位配分によれば、フローティングゲートFG1
(FG2)から見ると、コントロールゲートCG側の電位が高
いので、蓄積電子はコントロールゲートCGに引き抜かれ
る。ここでも同様に、コントロールゲートCGに6Vを、ソ
ース・ドレイン領域BL1、BL2に-6Vを印加し、両者間に
相対的に12Vの電位差を生じるようにしてもよい。
ントロールゲートCGに高電位VG(たとえば12V)を印加
し、基板12とソース・ドレイン領域BL1、BL2とを接地す
る。この電位配分によれば、フローティングゲートFG1
(FG2)から見ると、コントロールゲートCG側の電位が高
いので、蓄積電子はコントロールゲートCGに引き抜かれ
る。ここでも同様に、コントロールゲートCGに6Vを、ソ
ース・ドレイン領域BL1、BL2に-6Vを印加し、両者間に
相対的に12Vの電位差を生じるようにしてもよい。
【０１０４】iv) 非選択時
上記i)〜iii)は、いずれもセルトランジスタ１が選択さ
れている場合であった。実際の動作では、セルトランジ
スタ１が常に選択されているということはなく、非選択
状態の場合もある。
れている場合であった。実際の動作では、セルトランジ
スタ１が常に選択されているということはなく、非選択
状態の場合もある。
【０１０５】非選択状態でも、ビット線BL1（図３参
照）には、他のセルトランジスタTCを選択すべく、各動
作用の電圧VDDが印加される。この場合、非選択セルト
ランジスタTCのフローティングゲートFG1は、ビット線B
L1との大きい対向容量CFSにより、ビット線BL1の電位に
引き付けられる。よって、フローティングゲートFG1と
ソース・ドレイン領域BL1との間の電位差が小さくなる
から、それらの間のトンネル絶縁膜15aが高電界に曝さ
れることが無い。従って、トンネル絶縁膜15aにトンネ
ル電流が流れ難くなり、該トンネル絶縁膜15aの劣化を
防ぐことができる。
照）には、他のセルトランジスタTCを選択すべく、各動
作用の電圧VDDが印加される。この場合、非選択セルト
ランジスタTCのフローティングゲートFG1は、ビット線B
L1との大きい対向容量CFSにより、ビット線BL1の電位に
引き付けられる。よって、フローティングゲートFG1と
ソース・ドレイン領域BL1との間の電位差が小さくなる
から、それらの間のトンネル絶縁膜15aが高電界に曝さ
れることが無い。従って、トンネル絶縁膜15aにトンネ
ル電流が流れ難くなり、該トンネル絶縁膜15aの劣化を
防ぐことができる。
【０１０６】ここで、上記駆動時i）〜iv)の各利点を得
るために、フローティングゲートFG1(FG2)とソース・ド
レイン領域BL1(BL2)との対向容量CFs(CFD)が重要な役割
を果たしているのに注意されたい。本実施例では、フロ
ーティングゲートFG1(FG2)をソース・ドレイン領域BL1
(BL2)上に覆設することにより、フローティングゲートF
G1〜FG2の間隔を狭めてデバイスを小型化すると共に、
対向容量CFD、CFSを大きく稼いで上述の利点を得やすく
している。
るために、フローティングゲートFG1(FG2)とソース・ド
レイン領域BL1(BL2)との対向容量CFs(CFD)が重要な役割
を果たしているのに注意されたい。本実施例では、フロ
ーティングゲートFG1(FG2)をソース・ドレイン領域BL1
(BL2)上に覆設することにより、フローティングゲートF
G1〜FG2の間隔を狭めてデバイスを小型化すると共に、
対向容量CFD、CFSを大きく稼いで上述の利点を得やすく
している。
【０１０７】フローティングゲートFG1(FG2)とソース・
ドレイン領域BL1(BL2)との対向面積は限定されない。対
向面積が大きいほど上述の利点を得やすいが、小さくて
も得ることは可能である。従って、図28に示すように、
ソース・ドレイン領域BL1(BL2)を凸部13aから後退さ
せ、該ソース・ドレイン領域BL1(BL2)の一部をフローテ
ィングゲートFG1(FG2)と対向させても上述の利点が得ら
れる。
ドレイン領域BL1(BL2)との対向面積は限定されない。対
向面積が大きいほど上述の利点を得やすいが、小さくて
も得ることは可能である。従って、図28に示すように、
ソース・ドレイン領域BL1(BL2)を凸部13aから後退さ
せ、該ソース・ドレイン領域BL1(BL2)の一部をフローテ
ィングゲートFG1(FG2)と対向させても上述の利点が得ら
れる。
【０１０８】(3)パンチスルー対策と閾値電圧Vthの安定
化 ところで、上記の書き込みや読み出し動作の際に、ソー
ス・ドレインBL1〜BL2間のパンチスルーが問題になるな
ら、図11に示す構造を採用することが良い。図11中のグ
ラフは、凸部13aの深さと、その深さでのボロン（ｐ型
不純物）濃度との関係を示すものである。この構造で
は、凸部13aのボロン濃度を深さ方向に漸増させて、凸
部13aの基端部でのボロン濃度を高くする。このように
すると、ソース・ドレイン領域BL1、BL2に近い部位の側
面13b、13bにおいて、ボロン濃度が高くなる。
化 ところで、上記の書き込みや読み出し動作の際に、ソー
ス・ドレインBL1〜BL2間のパンチスルーが問題になるな
ら、図11に示す構造を採用することが良い。図11中のグ
ラフは、凸部13aの深さと、その深さでのボロン（ｐ型
不純物）濃度との関係を示すものである。この構造で
は、凸部13aのボロン濃度を深さ方向に漸増させて、凸
部13aの基端部でのボロン濃度を高くする。このように
すると、ソース・ドレイン領域BL1、BL2に近い部位の側
面13b、13bにおいて、ボロン濃度が高くなる。
【０１０９】上記の構造により、ｎ型のソース・ドレイ
ンBL1、BL2に近い部位のチャネルにおいてｐ型不純物の
濃度が高くなるから、チャネルは、ｎ型のソース・ドレ
インBL1、BL2を直線的に結んだ領域（ｎ型のソース・ド
レインBL1、BL2に近い部位）から離間した領域、すなわ
ち凸部の側面13b, 13bと頂面13cの各表層に形成される
こととなる。このことは、上記の構造により、ｎ型のソ
ース・ドレインBL1、BL2に近い部位のチャネルにおいて
ｐ型不純物の濃度が高くなるから、ソース・ドレインBL
1、BL2がパンチスルーしにくくなることも意味してお
り、このセルトランジスタを集積化して半導体メモリを
形成する場合に、高い集積度を実現することが可能とな
る。
ンBL1、BL2に近い部位のチャネルにおいてｐ型不純物の
濃度が高くなるから、チャネルは、ｎ型のソース・ドレ
インBL1、BL2を直線的に結んだ領域（ｎ型のソース・ド
レインBL1、BL2に近い部位）から離間した領域、すなわ
ち凸部の側面13b, 13bと頂面13cの各表層に形成される
こととなる。このことは、上記の構造により、ｎ型のソ
ース・ドレインBL1、BL2に近い部位のチャネルにおいて
ｐ型不純物の濃度が高くなるから、ソース・ドレインBL
1、BL2がパンチスルーしにくくなることも意味してお
り、このセルトランジスタを集積化して半導体メモリを
形成する場合に、高い集積度を実現することが可能とな
る。
【０１１０】ところで、セルトランジスタTCの閾値電圧
Vthは、基端部の側面13b、13bでの不純物濃度に大きく
影響される。従って、上述のように基端部でボロン濃度
を高くすると、セルトランジスタTCの閾値電圧Vthは高
くなる。
Vthは、基端部の側面13b、13bでの不純物濃度に大きく
影響される。従って、上述のように基端部でボロン濃度
を高くすると、セルトランジスタTCの閾値電圧Vthは高
くなる。
【０１１１】しかし、側面13bにｎ型領域17を設ける
と、このｎ型領域17中のｎ型不純物と側面13bのｐ型不
純物とが補償するから、側面13bでの実質的なアクセプ
タ濃度を下げることができる。よって、たとえ凸部13a
の基端部でのボロン濃度を高くしても、ｎ型領域17を設
けることで、トランジスタの閾値電圧Vthの増加を抑え
ることができる。
と、このｎ型領域17中のｎ型不純物と側面13bのｐ型不
純物とが補償するから、側面13bでの実質的なアクセプ
タ濃度を下げることができる。よって、たとえ凸部13a
の基端部でのボロン濃度を高くしても、ｎ型領域17を設
けることで、トランジスタの閾値電圧Vthの増加を抑え
ることができる。
【０１１２】また、上述の如く、閾値電圧Vthは基端部
の不純物濃度にデリケートであるから、Vthを安定させ
るためには基端部で不純物濃度が余り変動しないように
することが好ましい。従って、凸部13aにおけるボロン
濃度は、単に漸増するだけでなく、太線で示すピークを
なるべくフラット（平坦）に形成し、フラットな部位を
凸部13aの基端部に位置させることが好ましい。フラッ
トな部位では、ボロン濃度が余り変動しないから、ボロ
ン濃度とｎ型領域17中のヒ素濃度との濃度関係がほぼ一
定となり、閾値電圧Vthを安定させることができる。
の不純物濃度にデリケートであるから、Vthを安定させ
るためには基端部で不純物濃度が余り変動しないように
することが好ましい。従って、凸部13aにおけるボロン
濃度は、単に漸増するだけでなく、太線で示すピークを
なるべくフラット（平坦）に形成し、フラットな部位を
凸部13aの基端部に位置させることが好ましい。フラッ
トな部位では、ボロン濃度が余り変動しないから、ボロ
ン濃度とｎ型領域17中のヒ素濃度との濃度関係がほぼ一
定となり、閾値電圧Vthを安定させることができる。
【０１１３】(4)コントロールゲート−ビット線間のリ
ーク電流対策 本発明では、図12に示すように、ロウ方向に隣接するセ
ルトランジスタTC、TC間のＡ部において、コントロール
ゲートCGとビット線BL2とが対向する。よって、Ａ部に
おいて、各種の動作時に、コントロールゲートCGとビッ
ト線BL2との間にリーク電流が流れることが考えられ
る。
ーク電流対策 本発明では、図12に示すように、ロウ方向に隣接するセ
ルトランジスタTC、TC間のＡ部において、コントロール
ゲートCGとビット線BL2とが対向する。よって、Ａ部に
おいて、各種の動作時に、コントロールゲートCGとビッ
ト線BL2との間にリーク電流が流れることが考えられ
る。
【０１１４】この点が懸念される場合は、図示のよう
に、第４の絶縁膜である選択酸化膜34をトンネル絶縁膜
15aに繋げて設け、さらに、その厚みをトンネル絶縁膜1
5aよりも厚膜にすると良い。このようにすると、選択酸
化膜34の厚みによって、上記のリーク電流を防ぐことが
できる。図12の例においては、コントロールゲートCGと
ビット線BL1, BL2との間のリーク電流を防ぐために、第
４の絶縁膜を選択酸化により形成しているが、これに限
られるものではなく、隣接するフローティングゲート間
に開口を形成して、これに酸化物を充填し、その上に、
コントロールゲートCGを形成するようにしてもよい。
に、第４の絶縁膜である選択酸化膜34をトンネル絶縁膜
15aに繋げて設け、さらに、その厚みをトンネル絶縁膜1
5aよりも厚膜にすると良い。このようにすると、選択酸
化膜34の厚みによって、上記のリーク電流を防ぐことが
できる。図12の例においては、コントロールゲートCGと
ビット線BL1, BL2との間のリーク電流を防ぐために、第
４の絶縁膜を選択酸化により形成しているが、これに限
られるものではなく、隣接するフローティングゲート間
に開口を形成して、これに酸化物を充填し、その上に、
コントロールゲートCGを形成するようにしてもよい。
【０１１５】このようにコントロールゲートCGとビット
線BL1, BL2との間に絶縁物が埋められると、フローティ
ングゲートFG1, FG2はコントロールゲートCGと、インタ
ーポリ絶縁膜15bを介する部分のみが対向することにな
る。
線BL1, BL2との間に絶縁物が埋められると、フローティ
ングゲートFG1, FG2はコントロールゲートCGと、インタ
ーポリ絶縁膜15bを介する部分のみが対向することにな
る。
【０１１６】(5)ビット線の低抵抗化
再び、図１を参照されたい。同図では、セルトランジス
タTC、TC、・・・は数個しか記載されていないが、実際
のデバイスでは多数形成される。セルトランジスタTC、T
C、・・・が多数あると、それに伴いビット線BL1〜BL4
もコラム方向に長く延びる。よって、ビット線BL1〜BL4
の抵抗が無視できなくなるから、ビット線BL1〜BL4をで
きるだけ低抵抗にすることが好ましい。
タTC、TC、・・・は数個しか記載されていないが、実際
のデバイスでは多数形成される。セルトランジスタTC、T
C、・・・が多数あると、それに伴いビット線BL1〜BL4
もコラム方向に長く延びる。よって、ビット線BL1〜BL4
の抵抗が無視できなくなるから、ビット線BL1〜BL4をで
きるだけ低抵抗にすることが好ましい。
【０１１７】このため、本実施例では、ビット線BL1〜B
L4に、高濃度の反対導電型領域であるn＋領域33を併設
し、ビット線BL1〜BL4の抵抗を下げる。図１では、n＋
領域33は、その断面しか見えないが、実際には、ビット
線BL1〜BL4に平行している。これにより、ビット線BL1
〜BL4の抵抗が下がるから、デバイスの動作速度の低下
を抑えることができる。
L4に、高濃度の反対導電型領域であるn＋領域33を併設
し、ビット線BL1〜BL4の抵抗を下げる。図１では、n＋
領域33は、その断面しか見えないが、実際には、ビット
線BL1〜BL4に平行している。これにより、ビット線BL1
〜BL4の抵抗が下がるから、デバイスの動作速度の低下
を抑えることができる。
【０１１８】(6)全体の回路構成
図13に本実施例全体の回路構成を示す。メモリセルアレ
イ44は、セルトランジスタTC、TC、・・・をコラム方向
およびロウ方向に複数配列したものである。各セルトラ
ンジスタTC、TC、・・・のコントロールゲート（以下で
は「ワード線」とも呼ぶ）WL1〜WL4は、ロウデコーダ43
の出力と接続されている。ロウデコーダ43は、所定ビッ
トのロウデコード信号RDCをデコードして、信号RDCに対
応するワード線WL1〜WL4を選択する。
イ44は、セルトランジスタTC、TC、・・・をコラム方向
およびロウ方向に複数配列したものである。各セルトラ
ンジスタTC、TC、・・・のコントロールゲート（以下で
は「ワード線」とも呼ぶ）WL1〜WL4は、ロウデコーダ43
の出力と接続されている。ロウデコーダ43は、所定ビッ
トのロウデコード信号RDCをデコードして、信号RDCに対
応するワード線WL1〜WL4を選択する。
【０１１９】選択されたワード線WL1〜WL4には、ゲート
電圧VGが供給される。ゲート電圧VGは、書込み／読出し
／消去の各動作時に所望に切り替えられ、各々の動作用
の電圧が印加される。上述したように、ゲート電圧V
Gは、書込み時、2.2V、読出し時、2.2V、消去時、12Vで
ある。一方、ワード線WL1〜WL4は非選択時にはフローテ
ィング状態となることがある。
電圧VGが供給される。ゲート電圧VGは、書込み／読出し
／消去の各動作時に所望に切り替えられ、各々の動作用
の電圧が印加される。上述したように、ゲート電圧V
Gは、書込み時、2.2V、読出し時、2.2V、消去時、12Vで
ある。一方、ワード線WL1〜WL4は非選択時にはフローテ
ィング状態となることがある。
【０１２０】一方、各セルトランジスタTC、TC、・・・
のビット線BL1〜BL3は、コラムデコーダ42の出力に接続
される。コラムデコーダ42は、所定ビットのコラムデコ
ード信号CDCをデコードして、信号CDCに対応するビット
線BL1〜BL3を選択する。
のビット線BL1〜BL3は、コラムデコーダ42の出力に接続
される。コラムデコーダ42は、所定ビットのコラムデコ
ード信号CDCをデコードして、信号CDCに対応するビット
線BL1〜BL3を選択する。
【０１２１】選択されたビット線BL1〜BL3には電圧VDD
が供給される。電圧VDDは、書込み／読出し／消去の各
動作時に所望に切り替えられ、各々の動作用の電圧が印
加される。上述したように、電圧VDDは、書込み時、接
地または6V、読出し時、接地または1.6V、消去時、接地
である。一方、ビット線BL1〜BL3は非選択時にはフロー
ティング状態となることがある。
が供給される。電圧VDDは、書込み／読出し／消去の各
動作時に所望に切り替えられ、各々の動作用の電圧が印
加される。上述したように、電圧VDDは、書込み時、接
地または6V、読出し時、接地または1.6V、消去時、接地
である。一方、ビット線BL1〜BL3は非選択時にはフロー
ティング状態となることがある。
【０１２２】任意のセルトランジスタTCは、選択ビット
線BLiと選択ワード線WLjとによって選択されて、書込み
／読出し／消去の各動作が行われる。
線BLiと選択ワード線WLjとによって選択されて、書込み
／読出し／消去の各動作が行われる。
【０１２３】(7)製造プロセス
次に、本実施例に係る半導体メモリの製造方法につい
て、図14〜図25を参照して説明する。最初に、図14(a)
に示すように、一導電型半導体基板であるｐ型シリコン
基板12を準備する。ｐ型シリコン基板12は、p＋基板
（ボロン濃度4.0×10 18cm-2）12b上にｐ型のエピタキシ
ャル層（ボロン濃度1.0×1015cm-2）12aを形成したもの
である。その表面に、シリコン熱酸化膜18を予め形成し
ておく。
て、図14〜図25を参照して説明する。最初に、図14(a)
に示すように、一導電型半導体基板であるｐ型シリコン
基板12を準備する。ｐ型シリコン基板12は、p＋基板
（ボロン濃度4.0×10 18cm-2）12b上にｐ型のエピタキシ
ャル層（ボロン濃度1.0×1015cm-2）12aを形成したもの
である。その表面に、シリコン熱酸化膜18を予め形成し
ておく。
【０１２４】次いで、図14(b)に示すように、シリコン
窒化膜19をシリコン熱酸化膜18上に形成する。その後、
シリコン窒化膜19をパターニングして、開口部19aを形
成する。
窒化膜19をシリコン熱酸化膜18上に形成する。その後、
シリコン窒化膜19をパターニングして、開口部19aを形
成する。
【０１２５】本実施例では、セルトランジスタの製造工
程を、CMOSトランジスタの製造工程と両立して行うこと
ができる。以下では、セルトランジスタだけでなく、CM
OSトランジスタの製造工程も併記する。図中、CMOSトラ
ンジスタ部とは、後でCMOSトランジスタが形成される部
位を指す。セルトランジスタ部が、セルトランジスタが
形成される部位を指す。上述の開口19aは、CMOSトラン
ジスタ部に形成する。
程を、CMOSトランジスタの製造工程と両立して行うこと
ができる。以下では、セルトランジスタだけでなく、CM
OSトランジスタの製造工程も併記する。図中、CMOSトラ
ンジスタ部とは、後でCMOSトランジスタが形成される部
位を指す。セルトランジスタ部が、セルトランジスタが
形成される部位を指す。上述の開口19aは、CMOSトラン
ジスタ部に形成する。
【０１２６】続いて、図15(a)に示すように、フィール
ド酸化膜18aを成長させる。フィールド酸化膜18aは、シ
リコン窒化膜19（図14(b)参照）を酸化時のマスクにし
て成長させる。フィールド酸化膜18aを成長後、シリコ
ン窒化膜19はエッチングして除去する。
ド酸化膜18aを成長させる。フィールド酸化膜18aは、シ
リコン窒化膜19（図14(b)参照）を酸化時のマスクにし
て成長させる。フィールド酸化膜18aを成長後、シリコ
ン窒化膜19はエッチングして除去する。
【０１２７】次いで、図15(b)に示すように、全体にフ
ォトレジスト20を塗布する。このフォトレジスト20を露
光・現像することにより、開口20aを形成する。その
後、フォトレジスト20をマスクにし、ヒ素をイオン注入
して、開口20aの下にｎウエル21を形成する。ｎウエル2
1を形成後、フォトレジスト20を除去する。
ォトレジスト20を塗布する。このフォトレジスト20を露
光・現像することにより、開口20aを形成する。その
後、フォトレジスト20をマスクにし、ヒ素をイオン注入
して、開口20aの下にｎウエル21を形成する。ｎウエル2
1を形成後、フォトレジスト20を除去する。
【０１２８】次に、図16(a)に示すように、新たなフォ
トレジスト22を全体に塗布する。このフォトレジスト22
を露光・現像して、開口22aを形成する。その後、フォ
トレジスト22をマスクにし、ボロンをイオン注入して、
開口22aの下にｐウエル23を形成する。ｐウエル23を形
成後、フォトレジスト22を除去する。
トレジスト22を全体に塗布する。このフォトレジスト22
を露光・現像して、開口22aを形成する。その後、フォ
トレジスト22をマスクにし、ボロンをイオン注入して、
開口22aの下にｐウエル23を形成する。ｐウエル23を形
成後、フォトレジスト22を除去する。
【０１２９】次いで、図16(b)に示すように、全体にフ
ォトレジスト24を塗布する。フォトレジスト24に、露光
・現像により開口24aを形成する。開口24aは、セルトラ
ンジスタ部の上方に形成される。このフォトレジスト24
をマスクにしてイオン注入を行い、ｐウエル13を形成す
る。イオン注入は４回行われ、各回の条件は次の通りで
ある。
ォトレジスト24を塗布する。フォトレジスト24に、露光
・現像により開口24aを形成する。開口24aは、セルトラ
ンジスタ部の上方に形成される。このフォトレジスト24
をマスクにしてイオン注入を行い、ｐウエル13を形成す
る。イオン注入は４回行われ、各回の条件は次の通りで
ある。
【０１３０】
上記４回のイオン注入により、ｐウエル13は、図26のよ
うなボロン濃度分布を示す。図26は、ｐウエル13の表面
からの深さと、その深さでのボロン濃度との関係を示す
グラフである。
うなボロン濃度分布を示す。図26は、ｐウエル13の表面
からの深さと、その深さでのボロン濃度との関係を示す
グラフである。
【０１３１】図において、正味のボロン濃度は、各回の
ボロン濃度（点線）の包絡線（実線）で表される。これ
より明らかなように、ボロンの濃度分布にピーク（太線
部分）が形成される。ピークを、イオン注入条件を適宜
調節してフラットに形成し、フラットな部位を深さ方向
にできるだけ広範に存在させることが好ましい。この理
由は、後述の図17(b)で明らかになる。
ボロン濃度（点線）の包絡線（実線）で表される。これ
より明らかなように、ボロンの濃度分布にピーク（太線
部分）が形成される。ピークを、イオン注入条件を適宜
調節してフラットに形成し、フラットな部位を深さ方向
にできるだけ広範に存在させることが好ましい。この理
由は、後述の図17(b)で明らかになる。
【０１３２】次に、図17(a)に示すように、先のフィー
ルド酸化膜18aは残しつつ、シリコン熱酸化膜18（図16
(b)参照）をエッチングして除去する。その後、基板12
の表面を再び熱酸化し、ゲート絶縁膜15cを形成する。
ゲート絶縁膜15cの膜厚は、約10nm程度である。
ルド酸化膜18aは残しつつ、シリコン熱酸化膜18（図16
(b)参照）をエッチングして除去する。その後、基板12
の表面を再び熱酸化し、ゲート絶縁膜15cを形成する。
ゲート絶縁膜15cの膜厚は、約10nm程度である。
【０１３３】このゲート絶縁膜15c上に、順に、シリコ
ン窒化膜25（たとえば膜厚約10nm）、シリコン酸化膜26
（たとえば膜厚4nm）、およびシリコン窒化膜27（たと
えば膜厚50nm）を形成する。各膜の機能は、後の工程で
明らかになる。これらの膜は、いずれも公知のCVD法
（化学的気相成長法）により形成される。
ン窒化膜25（たとえば膜厚約10nm）、シリコン酸化膜26
（たとえば膜厚4nm）、およびシリコン窒化膜27（たと
えば膜厚50nm）を形成する。各膜の機能は、後の工程で
明らかになる。これらの膜は、いずれも公知のCVD法
（化学的気相成長法）により形成される。
【０１３４】次いで、図17(b)に示すように、最上層の
シリコン窒化膜27上にフォトレジスト45を塗布する。塗
布後、フォトレジスト45を露光・現像することにより、
帯状の開口45a、45a、・・・を形成する。フォトレジス
ト45をエッチングマスクとして用い、エッチングを行
う。エッチングにより、シリコン窒化膜25、27、シリコ
ン酸化膜26、およびゲート絶縁膜15cが開口される。こ
れらの膜の開口を通じてｐ型シリコン基板12がエッチン
グされ、トレンチ28、28、・・・が形成される。
シリコン窒化膜27上にフォトレジスト45を塗布する。塗
布後、フォトレジスト45を露光・現像することにより、
帯状の開口45a、45a、・・・を形成する。フォトレジス
ト45をエッチングマスクとして用い、エッチングを行
う。エッチングにより、シリコン窒化膜25、27、シリコ
ン酸化膜26、およびゲート絶縁膜15cが開口される。こ
れらの膜の開口を通じてｐ型シリコン基板12がエッチン
グされ、トレンチ28、28、・・・が形成される。
【０１３５】トレンチ28、28、・・・は、その底部がボ
ロン濃度のピーク(図26参照)に位置するように形成す
る。ピークは、図16(b)の工程においてフラットに形成
され、しかもこのフラットな部位を深さ方向に広範に存
在させたから、プロセス上でトレンチ28の深さにばらつ
きが生じても、トレンチ28の底部をボロン濃度のピーク
に確実に位置させることができる。
ロン濃度のピーク(図26参照)に位置するように形成す
る。ピークは、図16(b)の工程においてフラットに形成
され、しかもこのフラットな部位を深さ方向に広範に存
在させたから、プロセス上でトレンチ28の深さにばらつ
きが生じても、トレンチ28の底部をボロン濃度のピーク
に確実に位置させることができる。
【０１３６】これにより、基端部でのボロン濃度が高い
凸部13a(図11参照)が形成される。基端部での不純物濃
度は、閾値電圧Vthに大きく影響するが、上述のように
トレンチ28の底部をボロンの濃度のピークに確実に位置
させることができるから、閾値電圧Vthが変動するのを
防ぐことができる。
凸部13a(図11参照)が形成される。基端部での不純物濃
度は、閾値電圧Vthに大きく影響するが、上述のように
トレンチ28の底部をボロンの濃度のピークに確実に位置
させることができるから、閾値電圧Vthが変動するのを
防ぐことができる。
【０１３７】再び、図17(b)を参照する。トレンチ28、2
8、・・・のサイズは限定されないが、本実施例ではそ
の深さは約380nm程度である。また、隣接するトレンチ2
8、28、・・・の間隔（即ち凸部13aの幅）は、160nm程
度である。トレンチ28、28、・・・を形成後、フォトレ
ジスト45は除去される。
8、・・・のサイズは限定されないが、本実施例ではそ
の深さは約380nm程度である。また、隣接するトレンチ2
8、28、・・・の間隔（即ち凸部13aの幅）は、160nm程
度である。トレンチ28、28、・・・を形成後、フォトレ
ジスト45は除去される。
【０１３８】続いて、図18(a)に示すように、露出面全
体にシリコン酸化膜29（厚膜は約20nm）を形成する。シ
リコン酸化膜29は、CVD法により成膜される。次に、図1
8(b)に示すように、シリコン酸化膜29を厚み方向に異方
的にエッチングする。このエッチングは、RIE(Reactive
Ion Etching)により行われる。これにより、シリコン
酸化膜29は、凸部13aの側面13bに形成されたものを残し
て、除去される。
体にシリコン酸化膜29（厚膜は約20nm）を形成する。シ
リコン酸化膜29は、CVD法により成膜される。次に、図1
8(b)に示すように、シリコン酸化膜29を厚み方向に異方
的にエッチングする。このエッチングは、RIE(Reactive
Ion Etching)により行われる。これにより、シリコン
酸化膜29は、凸部13aの側面13bに形成されたものを残し
て、除去される。
【０１３９】その後、ヒ素をイオン注入することによ
り、トレンチ28、28、・・・の底部にビット線BL1、BL
2、・・・を形成する。イオン注入の際、側面13bにはシ
リコン酸化膜29が形成されているから、側面13bにヒ素
が注入されることが防がれる。また、凸部13aがマスク
として機能するので、各ビット線BL1、BL2、・・・をト
レンチ28の底にセルフアライン的に形成することができ
る。このイオン注入の条件は次の通りである。
り、トレンチ28、28、・・・の底部にビット線BL1、BL
2、・・・を形成する。イオン注入の際、側面13bにはシ
リコン酸化膜29が形成されているから、側面13bにヒ素
が注入されることが防がれる。また、凸部13aがマスク
として機能するので、各ビット線BL1、BL2、・・・をト
レンチ28の底にセルフアライン的に形成することができ
る。このイオン注入の条件は次の通りである。
【０１４０】イオン種：As（ヒ素）
加速エネルギ：15(KeV)
ドーズ量：2.0×1014(cm-2)
イオン注入を終了後、側面13bに残存するシリコン酸化
膜29を約10nm程度エッチングして薄くする。薄いため、
以下では、残存するシリコン酸化膜29の図示を省略す
る。
膜29を約10nm程度エッチングして薄くする。薄いため、
以下では、残存するシリコン酸化膜29の図示を省略す
る。
【０１４１】次いで、図19(a)に示すように、凸部13aの
両側面13b、13bにヒ素をイオン注入して、反対導電型領
域であるｎ型領域17、17、・・・を形成する。側面13b
にイオン注入するには、基板12をイオンの入射方向に対
して傾ければ良い。本実施例では、ｐ型シリコン基板12
の法線n1を、イオンの入射方向n0に対して約+/-20°傾
ける。イオン注入の条件は次の通りである。
両側面13b、13bにヒ素をイオン注入して、反対導電型領
域であるｎ型領域17、17、・・・を形成する。側面13b
にイオン注入するには、基板12をイオンの入射方向に対
して傾ければ良い。本実施例では、ｐ型シリコン基板12
の法線n1を、イオンの入射方向n0に対して約+/-20°傾
ける。イオン注入の条件は次の通りである。
【０１４２】イオン種：As（ヒ素）
加速エネルギ：10(KeV)
ドーズ量：5.0×1011(cm-2)
イオン注入の際、側面13bには薄いシリコン酸化膜29
（図18(b)参照）が残存するから、側面13bに過剰にヒ素
が注入するのを防ぐことができる。
（図18(b)参照）が残存するから、側面13bに過剰にヒ素
が注入するのを防ぐことができる。
【０１４３】ところで、トレンチ28、28、・・・の表層
は、デバイスのチャネルとなる部位であり、その性質は
デバイスの特性に大きく影響する。よって、後の種々の
工程において、トレンチ28、28、・・・の表面が汚染さ
れないようにする必要がある。
は、デバイスのチャネルとなる部位であり、その性質は
デバイスの特性に大きく影響する。よって、後の種々の
工程において、トレンチ28、28、・・・の表面が汚染さ
れないようにする必要がある。
【０１４４】この点に鑑み、本実施例では、図19(b)に
示すように、犠牲シリコン酸化膜31をトレンチ28、28、
・・・の側面と底面とに形成する。犠牲シリコン酸化膜
31の膜厚は約4nm程度であって、それは熱酸化により形
成される。
示すように、犠牲シリコン酸化膜31をトレンチ28、28、
・・・の側面と底面とに形成する。犠牲シリコン酸化膜
31の膜厚は約4nm程度であって、それは熱酸化により形
成される。
【０１４５】トレンチ28、28、・・・の表面は、犠牲シ
リコン酸化膜31によって覆われて保護されるから、後の
工程で汚染されることが防がれる。しかも、シリコン酸
化膜31は、トレンチ28、28、・・・の表層の格子欠陥を
取り除くようにも機能するので、格子欠陥によりデバイ
スの特性が劣化するのも防がれる。その後、シリコン窒
化膜（すなわちマスク膜）30を、トレンチ28、28、・・
・内を含む露出面全体に形成する。シリコン窒化膜30の
膜厚は約60nm程度であって、それはCVD法により形成さ
れる。
リコン酸化膜31によって覆われて保護されるから、後の
工程で汚染されることが防がれる。しかも、シリコン酸
化膜31は、トレンチ28、28、・・・の表層の格子欠陥を
取り除くようにも機能するので、格子欠陥によりデバイ
スの特性が劣化するのも防がれる。その後、シリコン窒
化膜（すなわちマスク膜）30を、トレンチ28、28、・・
・内を含む露出面全体に形成する。シリコン窒化膜30の
膜厚は約60nm程度であって、それはCVD法により形成さ
れる。
【０１４６】続いて、図20(a)に示すように、上記のシ
リコン窒化膜30を厚み方向に異方的にエッチングして、
開口である長穴30aを形成する。長穴30aは、トレンチ28
よりも狭幅であることに注意されたい。長穴30aを形成
後、シリコン窒化膜30をエッチングマスクにし、先の犠
牲シリコン酸化膜31と、各ビット線BL1、BL2、・・・の
一部とを選択的にエッチングする。エッチングにより、
各ビット線BL1、BL2、・・・には、リセス（窪み）32
（深さ約10nm）が形成される。
リコン窒化膜30を厚み方向に異方的にエッチングして、
開口である長穴30aを形成する。長穴30aは、トレンチ28
よりも狭幅であることに注意されたい。長穴30aを形成
後、シリコン窒化膜30をエッチングマスクにし、先の犠
牲シリコン酸化膜31と、各ビット線BL1、BL2、・・・の
一部とを選択的にエッチングする。エッチングにより、
各ビット線BL1、BL2、・・・には、リセス（窪み）32
（深さ約10nm）が形成される。
【０１４７】その後、ビット線BL1、BL2、・・・の抵抗
を下げるべく、長穴30aを通じて、ヒ素をビット線BL1、
BL2、・・・にイオン注入する。図に、イオン注入によ
りヒ素が注入された部位（n＋領域）33を示す。イオン
注入の条件は次の通りである。
を下げるべく、長穴30aを通じて、ヒ素をビット線BL1、
BL2、・・・にイオン注入する。図に、イオン注入によ
りヒ素が注入された部位（n＋領域）33を示す。イオン
注入の条件は次の通りである。
【０１４８】イオン種：As（ヒ素）
加速エネルギ：30(KeV)
ドーズ量：3.0×1015(cm-2)
図27(a)は、イオン注入の前における断面図である。一
方、図27(b)は、イオン注入後の断面図である。同図に
示す如く、このイオン注入は、トレンチ28よりも狭幅の
長穴30aを通じて行われるから、各ビット線BL1、BL2、
・・・にヒ素がシャープに注入されて、ヒ素が横方向に
拡散することが抑えられる。よって、隣接するビット線
BL1、BL2（図20(a)参照）がヒ素の拡散によりパンチス
ルーする危険性を低減しながら、ビット線BL1、BL2の抵
抗を下げることができる。
方、図27(b)は、イオン注入後の断面図である。同図に
示す如く、このイオン注入は、トレンチ28よりも狭幅の
長穴30aを通じて行われるから、各ビット線BL1、BL2、
・・・にヒ素がシャープに注入されて、ヒ素が横方向に
拡散することが抑えられる。よって、隣接するビット線
BL1、BL2（図20(a)参照）がヒ素の拡散によりパンチス
ルーする危険性を低減しながら、ビット線BL1、BL2の抵
抗を下げることができる。
【０１４９】次いで、図20(b)に示すように、シリコン
窒化膜30をマスクにし、リセス32、32、・・・を選択的
に酸化して、第４の絶縁膜である選択酸化膜34、34、・
・・を形成する。選択酸化膜34、34、・・・を形成する
方法としては、この方法の他に、図20(a)でリセス32、3
2、・・・を形成せずに、図20(b)でビット線BL1、BL2、
・・・の表面を酸化する方法も考えられる。しかし、こ
の方法では、ビット線BL1、BL2、・・・の表面と、犠牲
シリコン酸化膜31との間で、選択酸化膜34、34、・・・
にバーズビークが発生するので好ましくない。
窒化膜30をマスクにし、リセス32、32、・・・を選択的
に酸化して、第４の絶縁膜である選択酸化膜34、34、・
・・を形成する。選択酸化膜34、34、・・・を形成する
方法としては、この方法の他に、図20(a)でリセス32、3
2、・・・を形成せずに、図20(b)でビット線BL1、BL2、
・・・の表面を酸化する方法も考えられる。しかし、こ
の方法では、ビット線BL1、BL2、・・・の表面と、犠牲
シリコン酸化膜31との間で、選択酸化膜34、34、・・・
にバーズビークが発生するので好ましくない。
【０１５０】本願発明者は、リセス32、32、・・・を形
成し、その後リセス32、32、・・・を酸化することで、
バーズビークが抑えられることを見出した。もし、バー
ズビークが問題にならないなら、リセス32、32、・・・
を形成せずに、選択酸化膜34、34、・・・を形成しても
良い。
成し、その後リセス32、32、・・・を酸化することで、
バーズビークが抑えられることを見出した。もし、バー
ズビークが問題にならないなら、リセス32、32、・・・
を形成せずに、選択酸化膜34、34、・・・を形成しても
良い。
【０１５１】上記の如く選択酸化膜34、34、・・・を形
成した後は、シリコン窒化膜27、30をエッチングして除
去する。エッチングでは、シリコン酸化膜26と犠牲シリ
コン酸化膜31とがエッチングストッパして機能する。次
いで、シリコン酸化膜26をエッチングして除去する。今
度は、シリコン窒化膜25がエッチングストッパとして機
能する。エッチングは、シリコン酸化膜26が完全に除去
され、かつ、選択酸化膜34、34、・・・が残存する程度
に行う。
成した後は、シリコン窒化膜27、30をエッチングして除
去する。エッチングでは、シリコン酸化膜26と犠牲シリ
コン酸化膜31とがエッチングストッパして機能する。次
いで、シリコン酸化膜26をエッチングして除去する。今
度は、シリコン窒化膜25がエッチングストッパとして機
能する。エッチングは、シリコン酸化膜26が完全に除去
され、かつ、選択酸化膜34、34、・・・が残存する程度
に行う。
【０１５２】その後、図21(a)に示すように、トレンチ2
8、28、・・・の底面と側面とを再び酸化して、膜厚が
約5nm程度のトンネル絶縁膜15aを形成する。トンネル絶
縁膜15aは、その膜質がデバイス動作に大きく影響する
から、良好な膜質になるように形成することが好まし
い。
8、28、・・・の底面と側面とを再び酸化して、膜厚が
約5nm程度のトンネル絶縁膜15aを形成する。トンネル絶
縁膜15aは、その膜質がデバイス動作に大きく影響する
から、良好な膜質になるように形成することが好まし
い。
【０１５３】本実施例では、良質なトンネル絶縁膜15a
を形成すべく、プラズマ酸化法を用いる。プラズマ酸化
法においては、ラジアルラインスロットアンテナを使用
したマイクロ波励起高密度プラズマ装置が用いられる。
そして、該装置内に、クリプトン（Kr）と酸素（O2）と
の混合ガスを導入する。
を形成すべく、プラズマ酸化法を用いる。プラズマ酸化
法においては、ラジアルラインスロットアンテナを使用
したマイクロ波励起高密度プラズマ装置が用いられる。
そして、該装置内に、クリプトン（Kr）と酸素（O2）と
の混合ガスを導入する。
【０１５４】マイクロ波により励起されたクリプトン
は、酸素（O2）と衝突して大量の原子状酸素O＊を生成
せしめる。原子状酸素O＊は、トレンチ28、28、・・・
の表層部に容易に浸入する。よって、面方位に依存する
ことなく、全ての面方位が概略同じ酸化速度で均一に酸
化される。そのため、同図の円内に示す如く、トレンチ
28、28、・・・のコーナ部に均一な膜厚でトンネル絶縁
膜15aが形成できる。なお、上記のプラズマ酸化法につ
いては、「第48回応用物理学関係連合講演会 講演予稿
集 29p-YC-4」や、特開2001-160555号公報に詳しい。
は、酸素（O2）と衝突して大量の原子状酸素O＊を生成
せしめる。原子状酸素O＊は、トレンチ28、28、・・・
の表層部に容易に浸入する。よって、面方位に依存する
ことなく、全ての面方位が概略同じ酸化速度で均一に酸
化される。そのため、同図の円内に示す如く、トレンチ
28、28、・・・のコーナ部に均一な膜厚でトンネル絶縁
膜15aが形成できる。なお、上記のプラズマ酸化法につ
いては、「第48回応用物理学関係連合講演会 講演予稿
集 29p-YC-4」や、特開2001-160555号公報に詳しい。
【０１５５】上記のようにトンネル絶縁膜15aを形成し
た後は、図21(b)の工程が行われる。この工程では、ポ
リシリコン膜（導電膜）34を、トンネル絶縁膜15a上と
シリコン窒化膜25上とに形成する。ポリシリコン膜34
は、in-situプロセスでリン(P)が予めドープされてい
る。ポリシリコン膜34の膜厚は、約50nm程度である。
た後は、図21(b)の工程が行われる。この工程では、ポ
リシリコン膜（導電膜）34を、トンネル絶縁膜15a上と
シリコン窒化膜25上とに形成する。ポリシリコン膜34
は、in-situプロセスでリン(P)が予めドープされてい
る。ポリシリコン膜34の膜厚は、約50nm程度である。
【０１５６】次に、図22(a)に示すように、ポリシリコ
ン膜34を厚み方向に異方的にエッチングする。これによ
り、シリコン窒化膜25上のポリシリコン膜34を除去しつ
つ、トレンチ28、28、・・・の側面上のトンネル絶縁膜
15a上にポリシリコン膜34を残存させる。残存したポリ
シリコン膜34は、フローティングゲートFG1、FG2とな
る。フローティングゲートFG1、FG2を形成後、シリコン
窒化膜25をエッチングして除去する。
ン膜34を厚み方向に異方的にエッチングする。これによ
り、シリコン窒化膜25上のポリシリコン膜34を除去しつ
つ、トレンチ28、28、・・・の側面上のトンネル絶縁膜
15a上にポリシリコン膜34を残存させる。残存したポリ
シリコン膜34は、フローティングゲートFG1、FG2とな
る。フローティングゲートFG1、FG2を形成後、シリコン
窒化膜25をエッチングして除去する。
【０１５７】ここで、シリコン窒化膜25（図21(b)参
照）の果たしてきた役割に注意されたい。シリコン窒化
膜25は、図17(a)の工程でゲート絶縁膜15c上に形成され
た。図21(b)の工程まで、ゲート絶縁膜15cはシリコン窒
化膜25で覆われて保護されていた。
照）の果たしてきた役割に注意されたい。シリコン窒化
膜25は、図17(a)の工程でゲート絶縁膜15c上に形成され
た。図21(b)の工程まで、ゲート絶縁膜15cはシリコン窒
化膜25で覆われて保護されていた。
【０１５８】ゲート絶縁膜15cは、デバイスの動作に大
きく影響する。従って、上記の如く、シリコン窒化膜25
でゲート絶縁膜15cを保護しておくと、種々のプロセス
（イオン注入、エッチング、異種の膜の成膜等）によ
り、ゲート絶縁膜15cの膜質が劣化するのを防ぐことが
でき、ひいてはデバイスの動作特性が劣化するのを防ぐ
ことができる。
きく影響する。従って、上記の如く、シリコン窒化膜25
でゲート絶縁膜15cを保護しておくと、種々のプロセス
（イオン注入、エッチング、異種の膜の成膜等）によ
り、ゲート絶縁膜15cの膜質が劣化するのを防ぐことが
でき、ひいてはデバイスの動作特性が劣化するのを防ぐ
ことができる。
【０１５９】続いて、図22(b)に示すように、全体にフ
ォトレジスト35を塗布する。塗布後、フォトレジスト35
を露光・現像することにより、開口35aを形成する。開
口35aは、CMOSトランジスタ部上に形成する。このフォ
トレジスト35をエッチングマスクとして使用し、CMOSト
ランジスタ部上のゲート絶縁膜15cをエッチングする。
これにより、CMOSトランジスタのｎウエル21とｐウエル
23の表面が露出する。
ォトレジスト35を塗布する。塗布後、フォトレジスト35
を露光・現像することにより、開口35aを形成する。開
口35aは、CMOSトランジスタ部上に形成する。このフォ
トレジスト35をエッチングマスクとして使用し、CMOSト
ランジスタ部上のゲート絶縁膜15cをエッチングする。
これにより、CMOSトランジスタのｎウエル21とｐウエル
23の表面が露出する。
【０１６０】次いで、図23(a)に示すように、露出面全
体を既述のプラズマ酸化法により酸化する。これによ
り、ゲート絶縁膜15c下のシリコンが酸化されるから、
ゲート絶縁膜15cが厚膜となる。同時に、フローティン
グゲートFG1、FG2の表面も酸化され、インターポリ絶縁
膜15bが形成される。インターポリ絶縁膜15bの膜厚は、
約8nm程度である。
体を既述のプラズマ酸化法により酸化する。これによ
り、ゲート絶縁膜15c下のシリコンが酸化されるから、
ゲート絶縁膜15cが厚膜となる。同時に、フローティン
グゲートFG1、FG2の表面も酸化され、インターポリ絶縁
膜15bが形成される。インターポリ絶縁膜15bの膜厚は、
約8nm程度である。
【０１６１】フローティングゲートFG1、FG2は、ポリシ
リコンから成るので、その表面には様々な面方位の結晶
粒が多数形成されている。面方位がまちまちでも、上述
のプラズマ酸化法によれば、面方位に依存すること無し
に、均一にシリコン酸化膜が形成できる。よって、イン
ターポリ絶縁膜15bの膜厚が局所的に薄くなることが防
がれ、薄厚の部位での絶縁特性が劣化するという不都合
が生じない。この利点は、ポリシリコンにリン(P)がド
ープされていても得ることができる。
リコンから成るので、その表面には様々な面方位の結晶
粒が多数形成されている。面方位がまちまちでも、上述
のプラズマ酸化法によれば、面方位に依存すること無し
に、均一にシリコン酸化膜が形成できる。よって、イン
ターポリ絶縁膜15bの膜厚が局所的に薄くなることが防
がれ、薄厚の部位での絶縁特性が劣化するという不都合
が生じない。この利点は、ポリシリコンにリン(P)がド
ープされていても得ることができる。
【０１６２】続いて、図23(b)に示す構造を作製する。
この構造を得るには、まず、露出面全体にポリシリコン
膜を形成する。このポリシリコン膜は後でコントロール
ゲートCGとなる。ポリシリコン膜は、in-situプロセス
でリン(P)が予めドープされている。次いで、ポリシリ
コン膜上に、WSi膜36を形成する。さらに、WSi膜36上
に、シリコン酸化膜からなるキャップ膜38を形成する。
そして、これらの積層膜をパターニングすることで、図
示の構造が得られる。
この構造を得るには、まず、露出面全体にポリシリコン
膜を形成する。このポリシリコン膜は後でコントロール
ゲートCGとなる。ポリシリコン膜は、in-situプロセス
でリン(P)が予めドープされている。次いで、ポリシリ
コン膜上に、WSi膜36を形成する。さらに、WSi膜36上
に、シリコン酸化膜からなるキャップ膜38を形成する。
そして、これらの積層膜をパターニングすることで、図
示の構造が得られる。
【０１６３】この工程により、ロウ方向に一体化して成
るコントロールゲートCG、CG、・・・が複数形成され
る。同時に、CMOSトランジスタ部上のｐウエル23、ｎウ
エル21上に、ゲート電極41が形成される。ゲート電極41
は、ポリシリコン膜37を主体に構成され、WSi膜36によ
り、その抵抗が下げられている。WSi膜36は、コントロ
ールゲートCGにも形成されるから、コントロールゲート
CGの抵抗も下がる。
るコントロールゲートCG、CG、・・・が複数形成され
る。同時に、CMOSトランジスタ部上のｐウエル23、ｎウ
エル21上に、ゲート電極41が形成される。ゲート電極41
は、ポリシリコン膜37を主体に構成され、WSi膜36によ
り、その抵抗が下げられている。WSi膜36は、コントロ
ールゲートCGにも形成されるから、コントロールゲート
CGの抵抗も下がる。
【０１６４】次いで、図24(a)に示すように、全体にフ
ォトレジスト39を塗布する。塗布後、フォトレジスト39
を露光・現像することにより、開口39aを形成する。開
口39aを形成する部位は、隣接するコントロールゲートC
G、CG、・・・の間である。
ォトレジスト39を塗布する。塗布後、フォトレジスト39
を露光・現像することにより、開口39aを形成する。開
口39aを形成する部位は、隣接するコントロールゲートC
G、CG、・・・の間である。
【０１６５】続いて、図24(b)に示すように、フォトレ
ジスト39をエッチングマスクとして使用し、コントロー
ルゲートCG、CG、・・・で覆われていない部位のインタ
ーポリ絶縁膜15bをエッチングして除去する。エッチン
グの際、コントロールゲートCG、CG、・・・間のゲート
絶縁膜15cも僅かにエッチングされる。さらに、エッチ
ャントを変えて、コントロールゲートCG、CG、・・・で
覆われていない部位のフローティングゲートFG1、FG2を
エッチングして除去する。この工程により、隣接するコ
ントロールゲートCG、CG、・・・の間に、トンネル絶縁
膜15aが露出する。
ジスト39をエッチングマスクとして使用し、コントロー
ルゲートCG、CG、・・・で覆われていない部位のインタ
ーポリ絶縁膜15bをエッチングして除去する。エッチン
グの際、コントロールゲートCG、CG、・・・間のゲート
絶縁膜15cも僅かにエッチングされる。さらに、エッチ
ャントを変えて、コントロールゲートCG、CG、・・・で
覆われていない部位のフローティングゲートFG1、FG2を
エッチングして除去する。この工程により、隣接するコ
ントロールゲートCG、CG、・・・の間に、トンネル絶縁
膜15aが露出する。
【０１６６】最後に、図25に示すように、素子分離領域
40を形成する。素子分離領域40を形成すべき部位は、コ
ントロールゲートCG、CG、・・・で覆われていない凸部
13aの、側面13bおよび頂面13cである。側面13bおよび頂
面13cは、コントロールゲートCG下でチャネルとなる
が、素子分離領域40によって、隣接するコントロールC
G、CG下のチャネルが電気的に分離される。
40を形成する。素子分離領域40を形成すべき部位は、コ
ントロールゲートCG、CG、・・・で覆われていない凸部
13aの、側面13bおよび頂面13cである。側面13bおよび頂
面13cは、コントロールゲートCG下でチャネルとなる
が、素子分離領域40によって、隣接するコントロールC
G、CG下のチャネルが電気的に分離される。
【０１６７】素子分離領域40を形成するには、フォトレ
ジスト39をマスクにして、ボロンをイオン注入する。イ
オン注入に際しては、素子分離領域40を凸部13aの側面1
3bに形成すべく、基板12をイオンの入射方向に対して傾
ける。本実施例では、ｐ型シリコン基板12の法線n
１を、イオンの入射方向noに対して約+/-20°傾ける。
イオン注入の条件は次の通りである。 ・イオン種：BF２ ・加速エネルギ：20(KeV) ・ドーズ量：1.0×1013(cm-2) その後、フォトレジスト39を除去することで、図１に示
される半導体メモリ10が完成する。なお、CMOS部につい
ては、所要部位にソース・ドレイン領域を形成して完成
させる。
ジスト39をマスクにして、ボロンをイオン注入する。イ
オン注入に際しては、素子分離領域40を凸部13aの側面1
3bに形成すべく、基板12をイオンの入射方向に対して傾
ける。本実施例では、ｐ型シリコン基板12の法線n
１を、イオンの入射方向noに対して約+/-20°傾ける。
イオン注入の条件は次の通りである。 ・イオン種：BF２ ・加速エネルギ：20(KeV) ・ドーズ量：1.0×1013(cm-2) その後、フォトレジスト39を除去することで、図１に示
される半導体メモリ10が完成する。なお、CMOS部につい
ては、所要部位にソース・ドレイン領域を形成して完成
させる。
【０１６８】以上、本発明を詳細に説明したが、本発明
は上記実施例に限定されない。本発明は、その主旨を逸
脱しない範囲内で、適宜変形することができる。例え
ば、上記実施例では、一導電型としてｐ型を用い、反対
導電型としてｎ型を用いたが、これに代えて、一導電型
としてｎ型を用い、反対導電型としてｐ型を用いても良
い。
は上記実施例に限定されない。本発明は、その主旨を逸
脱しない範囲内で、適宜変形することができる。例え
ば、上記実施例では、一導電型としてｐ型を用い、反対
導電型としてｎ型を用いたが、これに代えて、一導電型
としてｎ型を用い、反対導電型としてｐ型を用いても良
い。
【０１６９】
【発明の効果】以上説明したように、本発明によれば、
チャネルは、ソース・ドレイン領域を直線的に結ぶ領域
から離間した領域に二次元的に形成され、従来の如くソ
ース・ドレイン領域を直線的に結ぶ領域内に形成されな
いから、少ない専有面積でチャネル長を稼ぐことがで
き、トランジスタの小型化を図ることができる。
チャネルは、ソース・ドレイン領域を直線的に結ぶ領域
から離間した領域に二次元的に形成され、従来の如くソ
ース・ドレイン領域を直線的に結ぶ領域内に形成されな
いから、少ない専有面積でチャネル長を稼ぐことがで
き、トランジスタの小型化を図ることができる。
【０１７０】また、チャネル内のキャリアは、ソース・
ドレイン領域を直線的に結ぶ領域から離間した領域を二
次元的に流れるため、キャリアの進行方向にフローティ
ングゲートが位置することになる。よって、書き込みの
際、キャリアがフローティングゲートに注入されるため
には、従来のように当該キャリアの進行方向を変える必
要が無いから、キャリアを加速するための加速電圧を低
減することができる。従って、本発明では、従来よりも
書込電圧を低くすることができる。
ドレイン領域を直線的に結ぶ領域から離間した領域を二
次元的に流れるため、キャリアの進行方向にフローティ
ングゲートが位置することになる。よって、書き込みの
際、キャリアがフローティングゲートに注入されるため
には、従来のように当該キャリアの進行方向を変える必
要が無いから、キャリアを加速するための加速電圧を低
減することができる。従って、本発明では、従来よりも
書込電圧を低くすることができる。
【０１７１】また、一導電型半導体基板に凸部を設け、
凸部の両側方にフローティングゲートを対向させたの
で、凸部の頂面を流れるキャリアは、その進行方向を変
える必要なくフローティングゲートに注入されるから、
従来よりも書込電圧を低くすることができる。
凸部の両側方にフローティングゲートを対向させたの
で、凸部の頂面を流れるキャリアは、その進行方向を変
える必要なくフローティングゲートに注入されるから、
従来よりも書込電圧を低くすることができる。
【０１７２】しかも、凸部の側面に反対導電型領域を設
けることで、凸部の頂面の電圧降下を大きくすることが
できるから、頂面でキャリアが勢い良く加速され、書込
電圧をより一層低くすることができる。同様の利点は、
凸部の頂面の第１の絶縁膜を厚膜にしても得られる。あ
るいは、これに代えて、凸部の一導電型不純物濃度より
も高濃度の一導電型不純物領域を凸部の頂面に形成して
も、上記の利点が得られる。
けることで、凸部の頂面の電圧降下を大きくすることが
できるから、頂面でキャリアが勢い良く加速され、書込
電圧をより一層低くすることができる。同様の利点は、
凸部の頂面の第１の絶縁膜を厚膜にしても得られる。あ
るいは、これに代えて、凸部の一導電型不純物濃度より
も高濃度の一導電型不純物領域を凸部の頂面に形成して
も、上記の利点が得られる。
【０１７３】さらに、フローティングゲートの電位は、
凸部側面の反対導電型領域やソース・ドレイン領域、お
よびコントロールゲートとの対向容量により、これらの
部材の電位に引き付けられる。よって、ドレイン電流を
所望に大にしたり小にしたりすることができるから、電
流ウインドウを所望に広げることができる。
凸部側面の反対導電型領域やソース・ドレイン領域、お
よびコントロールゲートとの対向容量により、これらの
部材の電位に引き付けられる。よって、ドレイン電流を
所望に大にしたり小にしたりすることができるから、電
流ウインドウを所望に広げることができる。
【０１７４】しかも、各フローティングゲートの各々に
電子を独立に注入することができるので、セル縮小を図
っても、どちらのフローティングゲートに電子があるの
かが明確である。
電子を独立に注入することができるので、セル縮小を図
っても、どちらのフローティングゲートに電子があるの
かが明確である。
【０１７５】さらに、セルトランジスタが非選択状態の
場合、他のセルを選択すべくソース・ドレイン領域に種
々の電位を与えても、ソース・ドレイン領域との対向容
量により、フローティングゲートはソース・ドレイン領
域の電位側に引き付けられるから、第２の絶縁膜が高電
界に曝されず、バンド間トンネル耐性を向上させること
ができる。
場合、他のセルを選択すべくソース・ドレイン領域に種
々の電位を与えても、ソース・ドレイン領域との対向容
量により、フローティングゲートはソース・ドレイン領
域の電位側に引き付けられるから、第２の絶縁膜が高電
界に曝されず、バンド間トンネル耐性を向上させること
ができる。
【０１７６】また、上記凸部の基端部での一導電型不純
物濃度を高くすると、凸部の両側方のソース・ドレイン
領域がパンチスルーし難くなる。この場合、凸部の側面
に反対導電型領域を設けると、領域中の反対導電型不純
物と、凸部の基端部の一導電型不純物とが補償するか
ら、トランジスタの閾値電圧が高くなることを抑えるこ
とができる。
物濃度を高くすると、凸部の両側方のソース・ドレイン
領域がパンチスルーし難くなる。この場合、凸部の側面
に反対導電型領域を設けると、領域中の反対導電型不純
物と、凸部の基端部の一導電型不純物とが補償するか
ら、トランジスタの閾値電圧が高くなることを抑えるこ
とができる。
【０１７７】さらに、上記の特徴を備えたセルトランジ
スタをコラム方向およびロウ方向に配列することで、メ
モリセルアレイを構成し得る。この場合、ロウ方向に隣
接するセルトランジスタの間において、第２の絶縁膜よ
りも厚膜の第４の絶縁膜を該第２の絶縁膜に繋げて設け
ることで、ソース・ドレイン領域とコントロールゲート
との間のリーク電流を低減することができる。
スタをコラム方向およびロウ方向に配列することで、メ
モリセルアレイを構成し得る。この場合、ロウ方向に隣
接するセルトランジスタの間において、第２の絶縁膜よ
りも厚膜の第４の絶縁膜を該第２の絶縁膜に繋げて設け
ることで、ソース・ドレイン領域とコントロールゲート
との間のリーク電流を低減することができる。
【０１７８】そして、ソース・ドレイン領域に、この領
域よりも高濃度の反対導電型領域を設けることにより、
ソース・ドレイン領域の抵抗を下げることができ、デバ
イスの動作速度の低下を抑えることができる。
域よりも高濃度の反対導電型領域を設けることにより、
ソース・ドレイン領域の抵抗を下げることができ、デバ
イスの動作速度の低下を抑えることができる。
【０１７９】また、本発明の半導体メモリの製造方法に
よれば、第１の絶縁膜を保護膜で保護しておき、フロー
ティングゲートの形成工程の後で、保護膜を除去するか
ら、フローティングゲートの形成工程までの種々のプロ
セスで、第１の絶縁膜がダメージを受けることが防がれ
る。
よれば、第１の絶縁膜を保護膜で保護しておき、フロー
ティングゲートの形成工程の後で、保護膜を除去するか
ら、フローティングゲートの形成工程までの種々のプロ
セスで、第１の絶縁膜がダメージを受けることが防がれ
る。
【０１８０】しかも、保護膜を除去後、露出した第１の
絶縁膜とフローティングの各表面を酸化することによ
り、第１の絶縁膜を厚膜にすることができるとともに、
フローティングゲートの表面上に第３の絶縁膜を形成す
ることができる。
絶縁膜とフローティングの各表面を酸化することによ
り、第１の絶縁膜を厚膜にすることができるとともに、
フローティングゲートの表面上に第３の絶縁膜を形成す
ることができる。
【０１８１】また、溝内にマスク膜を形成し、マスク膜
に幅の狭い開口を形成して、開口を通じてソース・ドレ
イン領域に反対導電型の不純物を注入すると、不純物を
シャープに注入することができ、不純物が横方向に拡散
することを抑えることができる。よって、凸部を挟むソ
ース・ドレイン領域同士が、不純物の拡散によってパン
チスルーすることを防ぎつつ、ソース・ドレイン領域の
抵抗を下げることができる。
に幅の狭い開口を形成して、開口を通じてソース・ドレ
イン領域に反対導電型の不純物を注入すると、不純物を
シャープに注入することができ、不純物が横方向に拡散
することを抑えることができる。よって、凸部を挟むソ
ース・ドレイン領域同士が、不純物の拡散によってパン
チスルーすることを防ぎつつ、ソース・ドレイン領域の
抵抗を下げることができる。
【０１８２】この場合、マスク膜の開口を通じてソース
・ドレイン領域を選択的にエッチングして窪みを形成
し、その後、窪みを選択的に酸化することにより、バー
ズビークを抑えながら、第２の絶縁膜よりも厚い第４の
絶縁膜を形成することができる。
・ドレイン領域を選択的にエッチングして窪みを形成
し、その後、窪みを選択的に酸化することにより、バー
ズビークを抑えながら、第２の絶縁膜よりも厚い第４の
絶縁膜を形成することができる。
【０１８３】さらに、一導電型半導体基板に、一導電型
不純物を複数回注入することにより、一導電型不純物濃
度分布にピークを形成する。この方法では、ピークをフ
ラットに形成し、フラットな部位を基板の深さ方向に広
範に存在させることができる。よって、プロセス上で溝
の深さにばらつきが生じても、溝の底部を確実にピーク
に配置させることができるから、トランジスタの閾値電
圧が変動することを抑えることができる。
不純物を複数回注入することにより、一導電型不純物濃
度分布にピークを形成する。この方法では、ピークをフ
ラットに形成し、フラットな部位を基板の深さ方向に広
範に存在させることができる。よって、プロセス上で溝
の深さにばらつきが生じても、溝の底部を確実にピーク
に配置させることができるから、トランジスタの閾値電
圧が変動することを抑えることができる。
【０１８４】本発明の効果について、さらに述べる。第
１および第13の発明によれば、ソース・ドレイン領域を
直線的に結ぶ凸部の基端部の一導電型不純物濃度を、他
の凸部の一導電型不純物濃度よりも高濃度としたため、
チャネルは、ソース・ドレイン領域を直線的に結ぶ領域
以外の領域、すなわち、凸部の一方の側面→頂面→他方
の側面に形成される。これにより、少ない占有面積でチ
ャネル長を稼ぐことができ、トランジスタの小型化を図
ることができる。
１および第13の発明によれば、ソース・ドレイン領域を
直線的に結ぶ凸部の基端部の一導電型不純物濃度を、他
の凸部の一導電型不純物濃度よりも高濃度としたため、
チャネルは、ソース・ドレイン領域を直線的に結ぶ領域
以外の領域、すなわち、凸部の一方の側面→頂面→他方
の側面に形成される。これにより、少ない占有面積でチ
ャネル長を稼ぐことができ、トランジスタの小型化を図
ることができる。
【０１８５】また、これにより各側面は、フローティン
グゲートと対向するから、頂面を流れているキャリアの
進行方向にフローティングゲートが位置することにな
る。よって、書き込みの際、キャリアがフローティング
ゲートに注入されるためには、従来のように当該キャリ
アの進行方向を変える必要が無いから、キャリアを加速
するための加速電圧を低減することができる。従って、
本発明では、従来よりも書込電圧を低くすることができ
る。
グゲートと対向するから、頂面を流れているキャリアの
進行方向にフローティングゲートが位置することにな
る。よって、書き込みの際、キャリアがフローティング
ゲートに注入されるためには、従来のように当該キャリ
アの進行方向を変える必要が無いから、キャリアを加速
するための加速電圧を低減することができる。従って、
本発明では、従来よりも書込電圧を低くすることができ
る。
【０１８６】さらに、上記の構成によれば、ソース・ド
レイン領域のパンチスルーを防止することができる。そ
の結果、読出電圧を比較的高くしても、パンチスルーを
発生させることがなく、大きな読出信号を得ることがで
きる。さらには、パンチスルーを防止することができる
結果、セルトランジスタのソース・ドレイン間の間隙を
さらに小さくすることが可能となり、更なる微細化が可
能となる。
レイン領域のパンチスルーを防止することができる。そ
の結果、読出電圧を比較的高くしても、パンチスルーを
発生させることがなく、大きな読出信号を得ることがで
きる。さらには、パンチスルーを防止することができる
結果、セルトランジスタのソース・ドレイン間の間隙を
さらに小さくすることが可能となり、更なる微細化が可
能となる。
【０１８７】ソース・ドレイン間を直線的に結んだ領域
の不純物濃度を高くする方法としては、たとえばボロン
を打ち込む方法がある。半導体基板に、メモリ回路に加
えてCMOS回路も合わせて形成したい場合、CMOS回路を形
成する部分をマスキングして、メモリ回路部に、たとえ
ばボロンを打ち込めばよい。
の不純物濃度を高くする方法としては、たとえばボロン
を打ち込む方法がある。半導体基板に、メモリ回路に加
えてCMOS回路も合わせて形成したい場合、CMOS回路を形
成する部分をマスキングして、メモリ回路部に、たとえ
ばボロンを打ち込めばよい。
【０１８８】第２の発明および第７の発明によれば、凸
部の側面に、ソース・ドレイン領域と接する反対導電型
領域を設けたので、上記のように、チャネルは、ソース
・ドレイン領域を直線的に結ぶ領域以外の領域、すなわ
ち、凸部の一方の側面→頂面→他方の側面に形成され
る。これにより、少ない占有面積でチャネル長を稼ぐこ
とができ、トランジスタの小型化を図ることができる。
また、当該領域でのチャネル抵抗を抑えることができ、
電圧効果が抑えられる。その結果、当該領域に、ソース
・ドレイン間電圧に比して、若干低下しただけの電圧が
印加することができるから、この電圧によりキャリアが
勢いよく加速され、書込みにおいてはフローティングゲ
ートに効率よくキャリアの注入が行われる。また読出し
時にも当該部分におけるチャネル抵抗が抑えられる。
部の側面に、ソース・ドレイン領域と接する反対導電型
領域を設けたので、上記のように、チャネルは、ソース
・ドレイン領域を直線的に結ぶ領域以外の領域、すなわ
ち、凸部の一方の側面→頂面→他方の側面に形成され
る。これにより、少ない占有面積でチャネル長を稼ぐこ
とができ、トランジスタの小型化を図ることができる。
また、当該領域でのチャネル抵抗を抑えることができ、
電圧効果が抑えられる。その結果、当該領域に、ソース
・ドレイン間電圧に比して、若干低下しただけの電圧が
印加することができるから、この電圧によりキャリアが
勢いよく加速され、書込みにおいてはフローティングゲ
ートに効率よくキャリアの注入が行われる。また読出し
時にも当該部分におけるチャネル抵抗が抑えられる。
【０１８９】また、第１の発明の構成に第２の発明の構
成を組み合わせて、凸部の側面に反対導電型不純物を設
けると、当該反対導電型不純物が凸部の基端部における
高い濃度の一導電型不純物を補償することができる。こ
れにより凸部の基端部で高い濃度の一導電型不純物を形
成することに伴うトランジスタの閾値電圧が高くなるこ
とを抑えることができる。
成を組み合わせて、凸部の側面に反対導電型不純物を設
けると、当該反対導電型不純物が凸部の基端部における
高い濃度の一導電型不純物を補償することができる。こ
れにより凸部の基端部で高い濃度の一導電型不純物を形
成することに伴うトランジスタの閾値電圧が高くなるこ
とを抑えることができる。
【０１９０】第３の発明および第４の発明によれば、第
２の絶縁膜を介してフローティングゲートが凸部の側面
ならびにソース・ドレイン領域と対向して形成する第２
の静電容量を、第１の絶縁膜を介してコントロールゲー
トが凸部の頂面と対向して形成する第１の静電容量より
大きくし、また、フローティングゲートは、第２の絶縁
膜を介して凸部の側面ならびにソース・ドレイン領域と
対向して形成した第２の静電容量と、第３の絶縁膜を介
してコントロールゲートと対向して形成した第３の静電
容量とによって容量結合しており、第２の静電容量は大
きく形成されているから、上記のごとく、チャネルは、
ソース・ドレイン領域を直線的に結ぶ領域以外の領域、
すなわち、凸部の一方の側面→頂面→他方の側面に形成
される。これにより、少ない占有面積でチャネル長を稼
ぐことができ、トランジスタの小型化を図ることができ
る。
２の絶縁膜を介してフローティングゲートが凸部の側面
ならびにソース・ドレイン領域と対向して形成する第２
の静電容量を、第１の絶縁膜を介してコントロールゲー
トが凸部の頂面と対向して形成する第１の静電容量より
大きくし、また、フローティングゲートは、第２の絶縁
膜を介して凸部の側面ならびにソース・ドレイン領域と
対向して形成した第２の静電容量と、第３の絶縁膜を介
してコントロールゲートと対向して形成した第３の静電
容量とによって容量結合しており、第２の静電容量は大
きく形成されているから、上記のごとく、チャネルは、
ソース・ドレイン領域を直線的に結ぶ領域以外の領域、
すなわち、凸部の一方の側面→頂面→他方の側面に形成
される。これにより、少ない占有面積でチャネル長を稼
ぐことができ、トランジスタの小型化を図ることができ
る。
【０１９１】これにより各側面は、フローティングゲー
トと対向するから、頂面を流れているキャリアの進行方
向にフローティングゲートが位置することになる。よっ
て、書き込みの際、キャリアがフローティングゲートに
注入されるためには、従来のように当該キャリアの進行
方向を変える必要が無いから、キャリアを加速するため
の加速電圧を低減することができる。従って、本発明で
は、従来よりも書込電圧を低くすることができる。
トと対向するから、頂面を流れているキャリアの進行方
向にフローティングゲートが位置することになる。よっ
て、書き込みの際、キャリアがフローティングゲートに
注入されるためには、従来のように当該キャリアの進行
方向を変える必要が無いから、キャリアを加速するため
の加速電圧を低減することができる。従って、本発明で
は、従来よりも書込電圧を低くすることができる。
【０１９２】一方、読出しに際しては、コントロールゲ
ートに読出し電圧を印加するとともに、一対のソース・
ドレイン領域間に所定電位差を生ぜしめる。
ートに読出し電圧を印加するとともに、一対のソース・
ドレイン領域間に所定電位差を生ぜしめる。
【０１９３】フローティングゲートは、大きな静電容量
を有する第２の絶縁膜を介してソース・ドレイン領域と
容量結合される。そこで、読出電圧が正電位である場合
について説明する。フローティングゲートが、一対のソ
ース・ドレイン領域のうちの高電位側にあると、ソース
・ドレイン領域との容量結合によってもフローティング
ゲートの電位が正電位側に引き付けられる。よって、当
該フローティングゲートにキャリアとしてたとえば電子
が注入されていない場合はソース・ドレイン電圧によっ
て、フローティングゲート近傍のチャネル電流は大きく
なり、一方、電子が注入されている場合でも、当該電子
によるフローティングゲートの低電位化が抑えられ、フ
ローティングゲート近傍のチャネルは比較的大きくな
る。よって、これらの場合、ドレインId1は所望に大と
なる。
を有する第２の絶縁膜を介してソース・ドレイン領域と
容量結合される。そこで、読出電圧が正電位である場合
について説明する。フローティングゲートが、一対のソ
ース・ドレイン領域のうちの高電位側にあると、ソース
・ドレイン領域との容量結合によってもフローティング
ゲートの電位が正電位側に引き付けられる。よって、当
該フローティングゲートにキャリアとしてたとえば電子
が注入されていない場合はソース・ドレイン電圧によっ
て、フローティングゲート近傍のチャネル電流は大きく
なり、一方、電子が注入されている場合でも、当該電子
によるフローティングゲートの低電位化が抑えられ、フ
ローティングゲート近傍のチャネルは比較的大きくな
る。よって、これらの場合、ドレインId1は所望に大と
なる。
【０１９４】一方、ソース・ドレイン間の電位差を反転
させると、上記したフローティングゲートは、低電位側
のソース・ドレイン領域と対向することになる。一方、
当該フローティングゲートは、同時に比較的小さな静電
容量を有する第３の絶縁膜によってコントロールゲート
にも容量結合されている。したがって、当該フローティ
ングゲートに電子が注入されていない場合には、フロー
ティングゲートが第３の絶縁膜を介してゲート電圧(Vg)
によってわずかに正電位に引き上げられ、あるいはこの
電位がない場合でも、凸部の側面に設けられた反対導電
型領域の存在によって、フローティングゲート近傍のチ
ャネルは確保され、ドレインId2は所望の大きさとな
る。他方、当該フローティングゲートに電子が注入され
ている場合には、当該フローティングゲートは、上述の
状態から、注入電子による電位降下によって電位が引き
下げられ、これによって、フローティングゲート近傍の
チャネル抵抗が大きくなるから、この場合のドレイン電
流Id2は所望に小となる。よって、本発明では、ドレイ
ン電流Id1、およびフローティングゲートに電子が注入
された状態におけるId2の差（電流ウインドウ）が所望
に広がる。
させると、上記したフローティングゲートは、低電位側
のソース・ドレイン領域と対向することになる。一方、
当該フローティングゲートは、同時に比較的小さな静電
容量を有する第３の絶縁膜によってコントロールゲート
にも容量結合されている。したがって、当該フローティ
ングゲートに電子が注入されていない場合には、フロー
ティングゲートが第３の絶縁膜を介してゲート電圧(Vg)
によってわずかに正電位に引き上げられ、あるいはこの
電位がない場合でも、凸部の側面に設けられた反対導電
型領域の存在によって、フローティングゲート近傍のチ
ャネルは確保され、ドレインId2は所望の大きさとな
る。他方、当該フローティングゲートに電子が注入され
ている場合には、当該フローティングゲートは、上述の
状態から、注入電子による電位降下によって電位が引き
下げられ、これによって、フローティングゲート近傍の
チャネル抵抗が大きくなるから、この場合のドレイン電
流Id2は所望に小となる。よって、本発明では、ドレイ
ン電流Id1、およびフローティングゲートに電子が注入
された状態におけるId2の差（電流ウインドウ）が所望
に広がる。
【０１９５】これに加え、本発明ではフローティングゲ
ートが２つ設けられ、各フローティングゲートに電子が
独立に存在するから、トランジスタを微細化する場合で
も、どちらのフローティングゲートに電子が存在するか
が明確であり、従来例の如くどちらのビットに電子が局
在するか不明瞭になることが無い。
ートが２つ設けられ、各フローティングゲートに電子が
独立に存在するから、トランジスタを微細化する場合で
も、どちらのフローティングゲートに電子が存在するか
が明確であり、従来例の如くどちらのビットに電子が局
在するか不明瞭になることが無い。
【０１９６】さらにまた、トランジスタが非選択状態の
場合、このトランジスタに繋がる他のトランジスタを選
択するために、ソース・ドレイン領域に種々の電位を与
えても、フローティングゲートは、当該ソース・ドレイ
ン領域との対向容量により、このソース・ドレイン領域
の電位側に引き付けられる。
場合、このトランジスタに繋がる他のトランジスタを選
択するために、ソース・ドレイン領域に種々の電位を与
えても、フローティングゲートは、当該ソース・ドレイ
ン領域との対向容量により、このソース・ドレイン領域
の電位側に引き付けられる。
【０１９７】よって、フローティングゲートとソース・
ドレイン領域との間の電位差が小さくなるから、それら
の間の第２の絶縁膜に高電界が印加されることが無い。
従って、第２の絶縁膜にトンネル電流が流れ難くなり、
第２の絶縁膜が劣化することが防がれる。
ドレイン領域との間の電位差が小さくなるから、それら
の間の第２の絶縁膜に高電界が印加されることが無い。
従って、第２の絶縁膜にトンネル電流が流れ難くなり、
第２の絶縁膜が劣化することが防がれる。
【０１９８】その上、上記のように電位差が小さくなる
ことから、ソース・ドレイン領域と基板とのpn接合で高
電界によりホットホールが発生することが抑えられるの
で、ホットホールにより第２の絶縁膜が劣化するのも防
がれる。換言するなら、本発明ではバンド間トンネル耐
性が向上する。
ことから、ソース・ドレイン領域と基板とのpn接合で高
電界によりホットホールが発生することが抑えられるの
で、ホットホールにより第２の絶縁膜が劣化するのも防
がれる。換言するなら、本発明ではバンド間トンネル耐
性が向上する。
【０１９９】第５の発明によれば、第３の絶縁膜を介し
て各フローティングゲートと対向するコントロールゲー
ト、および第１の絶縁膜を介して凸部の頂面と対向する
コントロールゲートは、電気的に一体に形成されている
から、コントロールゲートを一体化して容易に製造でき
る。
て各フローティングゲートと対向するコントロールゲー
ト、および第１の絶縁膜を介して凸部の頂面と対向する
コントロールゲートは、電気的に一体に形成されている
から、コントロールゲートを一体化して容易に製造でき
る。
【０２００】第６の発明によれば、第３の絶縁膜を介し
て各フローティングゲートと対向するコントロールゲー
ト、および第１の絶縁膜を介して凸部の頂面と対向する
コントロールゲートは、各々電気的に独立して制御可能
としたので、これらのコントロールゲートには、書込
み、読出しおよび消去の各工程において、各々最適なゲ
ート電圧を選択して印加することができ、さらに制御性
を増すことができる。
て各フローティングゲートと対向するコントロールゲー
ト、および第１の絶縁膜を介して凸部の頂面と対向する
コントロールゲートは、各々電気的に独立して制御可能
としたので、これらのコントロールゲートには、書込
み、読出しおよび消去の各工程において、各々最適なゲ
ート電圧を選択して印加することができ、さらに制御性
を増すことができる。
【０２０１】第８の発明および第９の発明によれば、フ
ローティングゲートの一部は、一導電型半導体基板の凸
部の頂面より上方に突出しており、およびフローティン
グゲートの形状は、一導電型半導体基板の凸部の頂面を
覆わないものであるため、書込み時に凸部の頂面近傍を
走行するキャリアを効率よくフローティングゲートに注
入して捕獲することができる。また、コントロールゲー
トにより制御される凸部の頂面近傍のチャネル領域の制
御性を良化することができる。
ローティングゲートの一部は、一導電型半導体基板の凸
部の頂面より上方に突出しており、およびフローティン
グゲートの形状は、一導電型半導体基板の凸部の頂面を
覆わないものであるため、書込み時に凸部の頂面近傍を
走行するキャリアを効率よくフローティングゲートに注
入して捕獲することができる。また、コントロールゲー
トにより制御される凸部の頂面近傍のチャネル領域の制
御性を良化することができる。
【０２０２】第10の発明および第11の発明によれば、ト
ランジスタをコラム方向およびロウ方向に複数配列して
なる半導体メモリ、およびコラム方向に隣接するセルト
ランジスタのソース・ドレイン領域が共通であり、ロウ
方向に隣接するセルトランジスタ同士がコントロールゲ
ートを共有し、かつセルトランジスタ間のソース・ドレ
イン領域を共有する半導体メモリとしたため、上記のト
ランジスタを集積化した半導体メモリを構成することが
できる。
ランジスタをコラム方向およびロウ方向に複数配列して
なる半導体メモリ、およびコラム方向に隣接するセルト
ランジスタのソース・ドレイン領域が共通であり、ロウ
方向に隣接するセルトランジスタ同士がコントロールゲ
ートを共有し、かつセルトランジスタ間のソース・ドレ
イン領域を共有する半導体メモリとしたため、上記のト
ランジスタを集積化した半導体メモリを構成することが
できる。
【０２０３】第12の発明によれば、複数個のトランジス
タは、ソース・ドレイン領域を結ぶ方向に配置され、隣
接する複数個のトランジスタのうちの一方のフローティ
ングゲートと、他方のフローティングゲートとの間に、
コントロールゲートとソース・ドレイン領域との間を電
気的に分離する第４の絶縁膜を設けたため、それらの間
に流れるリーク電流が低減される。
タは、ソース・ドレイン領域を結ぶ方向に配置され、隣
接する複数個のトランジスタのうちの一方のフローティ
ングゲートと、他方のフローティングゲートとの間に、
コントロールゲートとソース・ドレイン領域との間を電
気的に分離する第４の絶縁膜を設けたため、それらの間
に流れるリーク電流が低減される。
【０２０４】第14の発明によれば、凸部に不純物が注入
されることがないようにして、凸部をマスクとして用い
たセルフアライメントプロセスにより、溝の底部に反対
導電型の不純物を注入し、底部にソース・ドレイン領域
を形成する工程を有するため、トランジスタを用意に製
造できる。
されることがないようにして、凸部をマスクとして用い
たセルフアライメントプロセスにより、溝の底部に反対
導電型の不純物を注入し、底部にソース・ドレイン領域
を形成する工程を有するため、トランジスタを用意に製
造できる。
【図１】本発明の実施例に係る半導体メモリの切り欠き
斜視図である。
斜視図である。
【図２】本発明の実施例に係る半導体メモリが備えるセ
ルトランジスタの拡大断面図である。
ルトランジスタの拡大断面図である。
【図３】本発明の実施例に係る半導体メモリが備えるセ
ルトランジスタの等価回路を模式的に表した図である。
ルトランジスタの等価回路を模式的に表した図である。
【図４】本発明の実施例に係る半導体メモリが備えるセ
ルトランジスタへの書込動作について示す断面図であ
る。
ルトランジスタへの書込動作について示す断面図であ
る。
【図５】本発明の実施例に係る半導体メモリが備えるセ
ルトランジスタにおいて、凸部の頂面に高抵抗領域を設
けた場合の断面図である。
ルトランジスタにおいて、凸部の頂面に高抵抗領域を設
けた場合の断面図である。
【図６】本発明の実施例に係る半導体メモリが備えるセ
ルトランジスタが達成し得る４状態を示す断面図であ
る。
ルトランジスタが達成し得る４状態を示す断面図であ
る。
【図７】本発明の実施例に係る半導体メモリが備えるセ
ルトランジスタの読出動作について示す断面図である。
ルトランジスタの読出動作について示す断面図である。
【図８】本発明の実施例に係る半導体メモリが備えるセ
ルトランジスタにおいて、“(0、1)”状態を読み出す場
合の断面図である。
ルトランジスタにおいて、“(0、1)”状態を読み出す場
合の断面図である。
【図９】フローティングゲートに注入された電子の消去
方法の一例を示す断面図である。
方法の一例を示す断面図である。
【図１０】本発明の実施例に係る半導体メモリが備える
セルトランジスタにおいて、フローティングゲートに注
入された電子の消去方法を示す断面図である。
セルトランジスタにおいて、フローティングゲートに注
入された電子の消去方法を示す断面図である。
【図１１】本発明の実施例に係る半導体メモリが備える
セルトランジスタにおいて、凸部の基端部のボロン濃度
を高くした場合の断面図である。
セルトランジスタにおいて、凸部の基端部のボロン濃度
を高くした場合の断面図である。
【図１２】本発明の実施例に係る半導体メモリが備える
セルトランジスタにおいて、トンネル絶縁膜に繋がる厚
膜の選択酸化膜を設けた場合の断面図である。
セルトランジスタにおいて、トンネル絶縁膜に繋がる厚
膜の選択酸化膜を設けた場合の断面図である。
【図１３】本発明の実施例に係る半導体メモリ全体の回
路構成図である。
路構成図である。
【図１４】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その１）である。
法について示す切り欠き斜視図（その１）である。
【図１５】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その２）である。
法について示す切り欠き斜視図（その２）である。
【図１６】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その３）である。
法について示す切り欠き斜視図（その３）である。
【図１７】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その４）である。
法について示す切り欠き斜視図（その４）である。
【図１８】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その５）である。
法について示す切り欠き斜視図（その５）である。
【図１９】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その６）である。
法について示す切り欠き斜視図（その６）である。
【図２０】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その７）である。
法について示す切り欠き斜視図（その７）である。
【図２１】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その８）である。
法について示す切り欠き斜視図（その８）である。
【図２２】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その９）である。
法について示す切り欠き斜視図（その９）である。
【図２３】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その10）である。
法について示す切り欠き斜視図（その10）である。
【図２４】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その11）である。
法について示す切り欠き斜視図（その11）である。
【図２５】本発明の実施例に係る半導体メモリの製造方
法について示す切り欠き斜視図（その12）である。
法について示す切り欠き斜視図（その12）である。
【図２６】本発明の実施例に係る半導体メモリの製造方
法において、ｐウエルの表面からの深さと、その深さで
のボロン濃度との関係を示すグラフである。
法において、ｐウエルの表面からの深さと、その深さで
のボロン濃度との関係を示すグラフである。
【図２７】図27(a)は、本発明の実施例において、イオ
ン注入前の断面図であり、図27(b)は、マスク膜の長穴
を通じてイオン注入を行った後の断面図である。
ン注入前の断面図であり、図27(b)は、マスク膜の長穴
を通じてイオン注入を行った後の断面図である。
【図２８】本発明の実施例において、ソース・ドレイン
領域を凸部から後退させた場合の断面図である。
領域を凸部から後退させた場合の断面図である。
【図２９】従来例に係る多値セルトランジスタの断面図
である。
である。
【図３０】従来例に係る多値セルトランジスタへの書込
動作を示すための断面図である。
動作を示すための断面図である。
【図３１】従来例に係る多値セルトランジスタが達成し
得る４状態の断面図である。
得る４状態の断面図である。
【図３２】従来例に係る多値セルトランジスタがバンド
間トンネル耐性に乏しいことを説明するための断面図で
ある。
間トンネル耐性に乏しいことを説明するための断面図で
ある。
【符号の説明】
１、TC セルトランジスタ
２、12 ｐ型シリコン基板
３、８、BL1〜BL4 ソース・ドレイン領域
４、６、26、29 シリコン酸化膜
５、25、27、30 シリコン窒化膜
７、CG コントロールゲート
12a ｐ型エピタキシャル層
12b p＋基板
13 ｐウエル
13a 凸部
13b 凸部の側面
13c 凸部の頂面
13d 反転層
13e 高抵抗領域
15a トンネル絶縁膜
15b インターポリ絶縁膜
15c ゲート絶縁膜
17 ｎ型領域
18 シリコン熱酸化膜
20、24、35、39、45 フォトレジスト
21 ｎウエル
23 ｐウエル
28 トレンチ
30a 長穴
31 犠牲シリコン酸化膜
32 リセス
33 n＋領域
34 選択酸化膜
36 WSi膜
37 ポリシリコン膜
38 キャップ膜
40 素子分離領域
41 ゲート電極
42 コラムデコーダ
43 ロウデコーダ
44 メモリセルアレイ
FG1、FG2 フローティングゲート
WL1〜WL4 ワード線
フロントページの続き
Ｆターム(参考） 5F083 EP09 EP18 EP23 EP62 EP67
EP75 ER02 ER14 ER16 ER17
ER29 ER30 GA09 GA21 JA35
KA08 KA13 NA04 PR25 PR29
PR37 PR42 PR49 PR53 PR54
ZA03 ZA06 ZA07 ZA21
5F101 BA16 BA45 BB17 BC11 BC13
BD05 BD10 BD13 BD14 BD24
BD31 BD32 BD38 BE02 BE05
BE07 BF05 BH09 BH19 BH21
Claims (14)
- 【請求項１】 対向する一対の側面を有する凸部が設け
られた一導電型半導体基板と、 前記凸部の頂面上に形成された第１の絶縁膜と、 前記凸部を挟む前記半導体基板の表面に形成された一対
の反対導電型ソース・ドレイン領域と、 前記凸部の側面と前記ソース・ドレイン領域とを覆う第
２の絶縁膜と、 前記凸部の各側面側に設けられ、前記第２の絶縁膜を介
して前記側面とソース・ドレイン領域とに対向する一対
のフローティングゲートと、 前記各フローティングゲート上に形成された第３の絶縁
膜と、 前記第３の絶縁膜を介して前記各フローティングゲート
と対向し、かつ前記第１の絶縁膜を介して前記凸部の頂
面と対向するコントロールゲートとを備え、 前記ソース・ドレイン領域を直線的に結ぶ前記凸部の基
端部の一導電型不純物濃度は、該基端部を除く凸部の一
導電型不純物濃度よりも高濃度であることを特徴とする
トランジスタ。 - 【請求項２】 対向する一対の側面を有する凸部が設け
られた一導電型半導体基板と、 前記凸部の頂面上に形成された第１の絶縁膜と、 前記凸部を挟む前記半導体基板の表面に形成された一対
の反対導電型ソース・ドレイン領域と、 前記凸部の側面と前記ソース・ドレイン領域とを覆う第
２の絶縁膜と、 前記凸部の各側面側に設けられ、前記第２の絶縁膜を介
して前記側面とソース・ドレイン領域とに対向する一対
のフローティングゲートと、 前記各フローティングゲート上に形成された第３の絶縁
膜と、 前記第３の絶縁膜を介して前記各フローティングゲート
と対向し、かつ前記第１の絶縁膜を介して前記凸部の頂
面と対向するコントロールゲートとを備え、 前記凸部の側面に、前記ソース・ドレイン領域と接する
反対導電型領域を設けたことを特徴とするトランジス
タ。 - 【請求項３】 対向する一対の側面を有する凸部が設け
られた一導電型半導体基板と、 前記凸部の頂面上に形成された第１の絶縁膜と、 前記凸部を挟む前記半導体基板の表面に形成された一対
の反対導電型ソース・ドレイン領域と、 前記凸部の側面と前記ソース・ドレイン領域とを覆う第
２の絶縁膜と、 前記凸部の各側面側に設けられ、前記第２の絶縁膜を介
して前記側面とソース・ドレイン領域とに対向する一対
のフローティングゲートと、 前記各フローティングゲート上に形成された第３の絶縁
膜と、 前記第３の絶縁膜を介して前記各フローティングゲート
と対向し、かつ前記第１の絶縁膜を介して前記凸部の頂
面と対向するコントロールゲートとを備え、 前記第２の絶縁膜を介して前記フローティングゲートが
前記凸部の側面ならびに前記ソース・ドレイン領域と対
向して形成する第２の静電容量は、前記第１の絶縁膜を
介して前記コントロールゲートが前記凸部の頂面と対向
して形成する第１の静電容量より大きいことを特徴とす
るトランジスタ。 - 【請求項４】 対向する一対の側面を有する凸部が設け
られた一導電型半導体基板と、 前記凸部の頂面上に形成された第１の絶縁膜と、 前記凸部を挟む前記半導体基板の表面に形成された一対
の反対導電型ソース・ドレイン領域と、 前記凸部の側面と前記ソース・ドレイン領域とを覆う第
２の絶縁膜と、 前記凸部の各側面側に設けられ、前記第２の絶縁膜を介
して前記側面とソース・ドレイン領域とに対向する一対
のフローティングゲートと、 前記各フローティングゲート上に形成された第３の絶縁
膜と、 前記第３の絶縁膜を介して前記各フローティングゲート
と対向し、かつ前記第１の絶縁膜を介して前記凸部の頂
面と対向するコントロールゲートとを備え、 前記フローティングゲートは、前記第２の絶縁膜を介し
て前記凸部の側面ならびに前記ソース・ドレイン領域と
対向して形成した第２の静電容量と、前記第３の絶縁膜
を介して前記コントロールゲートと対向して形成した第
３の静電容量とによって容量結合しており、前記第２の
静電容量は大きく形成されていることを特徴とするトラ
ンジスタ。 - 【請求項５】 請求項１から４までのいずれかに記載の
トランジスタにおいて、前記コントロールゲートは、前
記第３の絶縁膜を介して前記各フローティングゲートと
対向する複数の第１のコントロールゲートセグメント
と、前記第１の絶縁膜を介して前記凸部の頂面と対向す
る第２のコントロールゲートセグメントとを含み、前記
第１のコントロールゲートセグメントと前記第２のコン
トロールゲートセグメントは、電気的に一体に形成され
ていることを特徴とするトランジスタ。 - 【請求項６】 請求項１から４までのいずれかに記載の
トランジスタにおいて、前記コントロールゲートは、前
記第３の絶縁膜を介して前記各フローティングゲートと
対向する複数の第１のコントロールゲートセグメント
と、前記第１の絶縁膜を介して前記凸部の頂面と対向す
る第２のコントロールゲートセグメントとを含み、前記
第１のコントロールゲートセグメントと前記第２のコン
トロールゲートセグメントは、各々電気的に独立して制
御可能であることを特徴とするトランジスタ。 - 【請求項７】 請求項２に記載のトランジスタにおい
て、前記凸部の側面に設けられた、前記ソース・ドレイ
ン領域と接する反対導電型領域の不純物濃度は、前記ソ
ース・ドレイン領域の不純物濃度に対して1/100〜1/100
00であることを特徴とするトランジスタ。 - 【請求項８】 請求項１から７までのいずれかに記載の
トランジスタにおいて、前記フローティングゲートの一
部は、前記一導電型半導体基板の凸部の頂面より上方に
突出していることを特徴とするトランジスタ。 - 【請求項９】 請求項１から８までのいずれかに記載の
トランジスタにおいて、前記フローティングゲートの形
状は、前記一導電型半導体基板の凸部の頂面を覆わない
ものであることを特徴とするトランジスタ。 - 【請求項１０】 請求項１から９までのいずれかに記載
の前記トランジスタをコラム方向およびロウ方向に複数
配列してなる半導体メモリ。 - 【請求項１１】 請求項10に記載の半導体メモリにおい
て、前記コラム方向に隣接するトランジスタの前記ソー
ス・ドレイン領域が共通であり、前記ロウ方向に隣接す
るトランジスタ同士が前記コントロールゲートを共有
し、かつ前記トランジスタ間の前記ソース・ドレイン領
域を共有していることを特徴とする半導体メモリ。 - 【請求項１２】 請求項10または11に記載の半導体メモ
リにおいて、前記複数個のトランジスタは、前記ソース
・ドレイン領域を結ぶ方向に配置され、隣接する該複数
個のトランジスタのうちの一方の前記フローティングゲ
ートと、他方の前記フローティングゲートとの間に、前
記コントロールゲートと前記ソース・ドレイン領域との
間を電気的に分離する第４の絶縁膜を設けたことを特徴
とする半導体メモリ。 - 【請求項１３】 (a)一導電型半導体基板に、表面から
見て深さ方向に不純物濃度が低い領域と高い領域がこの
順に形成されるように不純物を注入する工程と、 (b)前記半導体基板の表面に、底部が前記高い不純物濃
度の領域に位置するように溝を形成して、対向する一対
の側面を有する凸部を形成する工程と、 (c)前記溝の底部に反対導電型の不純物を注入すること
により、該底部にソース・ドレイン領域を形成する工程
と、 (d)該ソース・ドレイン領域上と前記凸部の側面上とに
第２の絶縁膜を形成する工程と、 (e)前記凸部の側面およびソース・ドレイン領域にかけ
て前記第２の絶縁膜を介してフローティングゲートを形
成する工程と、 (f)前記凸部の頂面に形成された第１の絶縁膜および前
記フローティングゲート上に形成された第３の絶縁膜を
介して、該第１の絶縁膜および第３の絶縁膜上にコント
ロールゲートを形成する工程とを含むことを特徴とする
トランジスタの製造方法。 - 【請求項１４】 (a)一導電型半導体基板の表面に溝を
形成して、対向する一対の側面を有する凸部を形成する
工程と、 (b)該凸部に不純物が注入されることがないようにし
て、該凸部をマスクとして用いたセルフアライメントプ
ロセスにより、前記溝の底部に反対導電型の不純物を注
入し、該底部にソース・ドレイン領域を形成する工程
と、 (c)該ソース・ドレイン領域上と前記凸部の側面上とに
第２の絶縁膜を形成する工程と、 (d)前記凸部の側面およびソース・ドレイン領域にかけ
て前記第２の絶縁膜を介してフローティングゲートを形
成する工程と、 (e)前記凸部の頂面に形成された第１の絶縁膜および前
記フローティングゲート上に形成された第３の絶縁膜を
介して、該第１の絶縁膜および第３の絶縁膜上にコント
ロールゲートを形成する工程とを含むことを特徴とする
トランジスタの製造方法。
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