JP2003208305A - データ処理装置 - Google Patents
データ処理装置Info
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Abstract
(57)【要約】
【課題】 回路の動的再構成に要する時間が処理性能に
及ぼす影響を小さく抑えることにより、優れた処理性能
を有するデータ処理装置を提供する。 【解決手段】 データ処理装置において、ＣＰＵ１０１
による第１のメモリ１０２および第３のメモリ１０９を
用いた処理と並行して、制御部１０５が再構成情報用メ
モリ１０４の内容に従って再構成可能ロジック回路１０
３を構成する処理を行い、再構成可能ロジック回路１０
３の構成が終了した後に、ＣＰＵ１０１に代わって、再
構成可能ロジック回路１０３が第２のメモリ１０８およ
び第３のメモリ１０９を用いて処理を行う。
及ぼす影響を小さく抑えることにより、優れた処理性能
を有するデータ処理装置を提供する。 【解決手段】 データ処理装置において、ＣＰＵ１０１
による第１のメモリ１０２および第３のメモリ１０９を
用いた処理と並行して、制御部１０５が再構成情報用メ
モリ１０４の内容に従って再構成可能ロジック回路１０
３を構成する処理を行い、再構成可能ロジック回路１０
３の構成が終了した後に、ＣＰＵ１０１に代わって、再
構成可能ロジック回路１０３が第２のメモリ１０８およ
び第３のメモリ１０９を用いて処理を行う。
Description
【０００１】
【産業上の利用分野】本発明は再構成可能なロジック回
路を用いたデータ処理装置に関するものである。
路を用いたデータ処理装置に関するものである。
【０００２】
【従来の技術】データ処理装置の演算性能の向上を図る
ための一方法として、再構成可能なロジック回路の利用
がある。
ための一方法として、再構成可能なロジック回路の利用
がある。
【０００３】このような再構成可能ロジック回路を使っ
た従来のデータ処理装置の一例として、特開平１０−２
５４６９６号公報に示されている構成を、図４に示す。
図４に示す従来のデータ処理装置は、その機能が固定的
なファンクションユニット（Function Unit：以下、Ｆ
Ｕと略称する）４０１と、これを制御する命令をデコー
ドする命令デコーダ４０２の他に、処理を加速したい機
能を実現するためのリコンフィギュラブルファンクショ
ンユニット（Reconfigurable Function Unit：以下、Ｒ
ＦＵと略称する）４０３と、これを制御するリコンフィ
ギュラブル回路４０４とを備えている。そして、予め、
ＲＦＵ４０３とこれを制御するリコンフィギュラブル回
路４０４の内部構成を、加速したい処理を実現できるよ
う構成しておき、この機能を使用したい場合に制御線４
０５を能動にする。
た従来のデータ処理装置の一例として、特開平１０−２
５４６９６号公報に示されている構成を、図４に示す。
図４に示す従来のデータ処理装置は、その機能が固定的
なファンクションユニット（Function Unit：以下、Ｆ
Ｕと略称する）４０１と、これを制御する命令をデコー
ドする命令デコーダ４０２の他に、処理を加速したい機
能を実現するためのリコンフィギュラブルファンクショ
ンユニット（Reconfigurable Function Unit：以下、Ｒ
ＦＵと略称する）４０３と、これを制御するリコンフィ
ギュラブル回路４０４とを備えている。そして、予め、
ＲＦＵ４０３とこれを制御するリコンフィギュラブル回
路４０４の内部構成を、加速したい処理を実現できるよ
う構成しておき、この機能を使用したい場合に制御線４
０５を能動にする。
【０００４】以上の構成により、命令キャッシュ４０６
に格納された命令が命令デコーダ４０２およびリコンフ
ィギュラブル回路４０４でデコードされ、制御信号４０
７が出力される。そしてこの制御信号４０７による制御
の下で、ＦＵ４０１、ＲＦＵ４０３、レジスタファイル
４０８、およびデータ・キャッシュ４０９によって、演
算が行われる。
に格納された命令が命令デコーダ４０２およびリコンフ
ィギュラブル回路４０４でデコードされ、制御信号４０
７が出力される。そしてこの制御信号４０７による制御
の下で、ＦＵ４０１、ＲＦＵ４０３、レジスタファイル
４０８、およびデータ・キャッシュ４０９によって、演
算が行われる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の構成では、再構成可能な機能を動的に変更
できないため、加速したい機能が多数ある場合には、各
機能に対応するＲＦＵ４０３を複数設けておく必要があ
り、回路増加を招く。これを防ぐために、リコンフィギ
ュラブル回路４０４およびＲＦＵ４０３を動的に構成す
る方法が考えられる。しかし、単純な方法では構成に要
する時間が陽に現れ、結果として処理性能の向上を図る
ことが出来ないという問題がある。
ような従来の構成では、再構成可能な機能を動的に変更
できないため、加速したい機能が多数ある場合には、各
機能に対応するＲＦＵ４０３を複数設けておく必要があ
り、回路増加を招く。これを防ぐために、リコンフィギ
ュラブル回路４０４およびＲＦＵ４０３を動的に構成す
る方法が考えられる。しかし、単純な方法では構成に要
する時間が陽に現れ、結果として処理性能の向上を図る
ことが出来ないという問題がある。
【０００６】本発明は上記問題点に鑑み、回路の動的再
構成に要する時間が処理性能に及ぼす影響を小さく抑え
ることにより、優れた処理性能を有するデータ処理装置
を提供することを目的とする。
構成に要する時間が処理性能に及ぼす影響を小さく抑え
ることにより、優れた処理性能を有するデータ処理装置
を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明にかかる第１のデータ処理装置は、命令コー
ドおよびデータを保持する第１の記憶部と、前記第１の
記憶部に接続された中央処理装置と、再構成可能なロジ
ック回路と、前記ロジック回路の構成情報を保持する再
構成情報記憶部と、前記中央処理装置の指示のもとに前
記ロジック回路および前記再構成情報記憶部を制御する
制御手段と、前記ロジック回路が使用するデータを保持
する第２の記憶部と、前記中央処理装置および前記ロジ
ック回路で共有するデータを保持する第３の記憶部とを
備え、前記中央処理装置による前記第１および第３の記
憶部を用いた処理と並行して、前記制御手段が前記再構
成情報記憶部の内容に従って前記ロジック回路を構成す
る処理を行い、前記ロジック回路の構成終了後に、前記
中央処理装置に代わって前記ロジック回路が前記第２お
よび第３の記憶部を用いて処理を行うことを特徴とす
る。
に、本発明にかかる第１のデータ処理装置は、命令コー
ドおよびデータを保持する第１の記憶部と、前記第１の
記憶部に接続された中央処理装置と、再構成可能なロジ
ック回路と、前記ロジック回路の構成情報を保持する再
構成情報記憶部と、前記中央処理装置の指示のもとに前
記ロジック回路および前記再構成情報記憶部を制御する
制御手段と、前記ロジック回路が使用するデータを保持
する第２の記憶部と、前記中央処理装置および前記ロジ
ック回路で共有するデータを保持する第３の記憶部とを
備え、前記中央処理装置による前記第１および第３の記
憶部を用いた処理と並行して、前記制御手段が前記再構
成情報記憶部の内容に従って前記ロジック回路を構成す
る処理を行い、前記ロジック回路の構成終了後に、前記
中央処理装置に代わって前記ロジック回路が前記第２お
よび第３の記憶部を用いて処理を行うことを特徴とす
る。
【０００８】この構成によれば、前記ロジック回路の構
成が終了するまで、これと並行して中央処理装置と前記
第１および第３の記憶部で処理を続行することができ
る。これにより、中央処理装置と再構成可能なロジック
回路の両方を用いることにより処理性能が向上し、しか
も、前記制御手段が前記ロジック回路を構成する処理
が、前記中央処理装置による処理と並行して行われるの
で、ロジック回路の構成に要する時間が全体の処理時間
に遅延をもたらすことを抑制できる。
成が終了するまで、これと並行して中央処理装置と前記
第１および第３の記憶部で処理を続行することができ
る。これにより、中央処理装置と再構成可能なロジック
回路の両方を用いることにより処理性能が向上し、しか
も、前記制御手段が前記ロジック回路を構成する処理
が、前記中央処理装置による処理と並行して行われるの
で、ロジック回路の構成に要する時間が全体の処理時間
に遅延をもたらすことを抑制できる。
【０００９】また、上記の目的を達成するために、本発
明にかかる第２のデータ処理装置は、命令コードおよび
データを保持する第１の記憶部と、前記第１の記憶部に
接続された中央処理装置と、再構成可能なロジック回路
と、前記ロジック回路の構成情報を保持する再構成情報
記憶部と、前記中央処理装置の指示のもとに前記ロジッ
ク回路および前記再構成情報記憶部を制御する制御手段
と、前記ロジック回路が使用するデータを保持する第２
の記憶部と、前記中央処理装置及び前記ロジック回路で
共有するデータを保持する第３の記憶部とを備え、前記
中央処理装置が、所望の処理を前記中央処理装置と前記
ロジック回路のどちらで処理した方が早く終了するかを
予め動的に判定し、前記ロジック回路で処理した方が早
く終了すると判定した場合には、前記中央処理装置が前
記ロジック回路での処理に要する所望のデータの準備処
理を行うと共に、前記データの準備処理と並行して前記
制御手段が前記再構成情報記憶部の内容に従って前記ロ
ジック回路の構成を行い、前記所望のデータの準備処理
が終了した後に、前記ロジック回路が前記第２および第
３の記憶部を用いて処理を行うことを特徴とする。
明にかかる第２のデータ処理装置は、命令コードおよび
データを保持する第１の記憶部と、前記第１の記憶部に
接続された中央処理装置と、再構成可能なロジック回路
と、前記ロジック回路の構成情報を保持する再構成情報
記憶部と、前記中央処理装置の指示のもとに前記ロジッ
ク回路および前記再構成情報記憶部を制御する制御手段
と、前記ロジック回路が使用するデータを保持する第２
の記憶部と、前記中央処理装置及び前記ロジック回路で
共有するデータを保持する第３の記憶部とを備え、前記
中央処理装置が、所望の処理を前記中央処理装置と前記
ロジック回路のどちらで処理した方が早く終了するかを
予め動的に判定し、前記ロジック回路で処理した方が早
く終了すると判定した場合には、前記中央処理装置が前
記ロジック回路での処理に要する所望のデータの準備処
理を行うと共に、前記データの準備処理と並行して前記
制御手段が前記再構成情報記憶部の内容に従って前記ロ
ジック回路の構成を行い、前記所望のデータの準備処理
が終了した後に、前記ロジック回路が前記第２および第
３の記憶部を用いて処理を行うことを特徴とする。
【００１０】この構成によれば、所望の処理を中央処理
装置よりもロジック回路で処理した方が早く終了すると
判定した場合には、中央処理装置でのデータ準備処理と
並行して、制御手段がロジック回路の構成処理を行うこ
とで、処理能力を向上させることができる。これによ
り、中央処理装置と再構成可能なロジック回路の両方を
用いることにより処理性能が向上し、しかも、前記制御
手段が前記ロジック回路を構成する処理が、前記中央処
理装置による処理と並行して行われるので、ロジック回
路の構成に要する時間が全体の処理時間に遅延をもたら
すことを抑制できる。
装置よりもロジック回路で処理した方が早く終了すると
判定した場合には、中央処理装置でのデータ準備処理と
並行して、制御手段がロジック回路の構成処理を行うこ
とで、処理能力を向上させることができる。これによ
り、中央処理装置と再構成可能なロジック回路の両方を
用いることにより処理性能が向上し、しかも、前記制御
手段が前記ロジック回路を構成する処理が、前記中央処
理装置による処理と並行して行われるので、ロジック回
路の構成に要する時間が全体の処理時間に遅延をもたら
すことを抑制できる。
【００１１】
【発明の実施の形態】（実施の形態１）以下、本発明に
かかるデータ処理装置の一実施形態について、図面を参
照しながら説明する。図１は、本実施形態のデータ処理
装置の構成を示すブロック図である。図２は、図１のデ
ータ処理装置の動作を示す説明図である。
かかるデータ処理装置の一実施形態について、図面を参
照しながら説明する。図１は、本実施形態のデータ処理
装置の構成を示すブロック図である。図２は、図１のデ
ータ処理装置の動作を示す説明図である。
【００１２】図１に示すように、本実施形態のデータ処
理装置は、中央処理装置（ＣＰＵ）１０１、再構成可能
ロジックブロック１２０、第１のメモリ１０２、第２の
メモリ１０８、第３のメモリ１０９を備えている。再構
成可能ロジックブロック１２０は、再構成情報用メモリ
１０４、再構成可能ロジック回路１０３、および制御部
１０５を備えている。
理装置は、中央処理装置（ＣＰＵ）１０１、再構成可能
ロジックブロック１２０、第１のメモリ１０２、第２の
メモリ１０８、第３のメモリ１０９を備えている。再構
成可能ロジックブロック１２０は、再構成情報用メモリ
１０４、再構成可能ロジック回路１０３、および制御部
１０５を備えている。
【００１３】第１のメモリ１０２は、ＣＰＵ１０１のプ
ログラム及びデータを記憶する。再構成可能ロジック回
路１０３は、ＦＰＧＡ（Field Programable Logic）に
代表されるような、外部から与えられるデータに基づき
内部構成が変更できる回路である。再構成情報用メモリ
１０４は、再構成可能ロジック回路１０３の構成を決め
るデータ（再構成情報）を保持する。再構成情報は、構
成の種類毎に固有の識別番号が付与された状態で、再構
成情報用メモリ１０４に記憶されている。制御部１０５
は、ＣＰＵ１０１の指示に従い、再構成情報用メモリ１
０４の再構成情報を用いて再構成可能ロジック回路１０
３の構成を変更し、また構成の変更が終了したことをＣ
ＰＵ１０１に伝える。第２のメモリ１０８は、再構成可
能ロジック回路１０３が使用するデータを保持する。第
３のメモリ１０９は、ＣＰＵ１０１および再構成可能ロ
ジック回路１０３で共有されるデータを保持する。
ログラム及びデータを記憶する。再構成可能ロジック回
路１０３は、ＦＰＧＡ（Field Programable Logic）に
代表されるような、外部から与えられるデータに基づき
内部構成が変更できる回路である。再構成情報用メモリ
１０４は、再構成可能ロジック回路１０３の構成を決め
るデータ（再構成情報）を保持する。再構成情報は、構
成の種類毎に固有の識別番号が付与された状態で、再構
成情報用メモリ１０４に記憶されている。制御部１０５
は、ＣＰＵ１０１の指示に従い、再構成情報用メモリ１
０４の再構成情報を用いて再構成可能ロジック回路１０
３の構成を変更し、また構成の変更が終了したことをＣ
ＰＵ１０１に伝える。第２のメモリ１０８は、再構成可
能ロジック回路１０３が使用するデータを保持する。第
３のメモリ１０９は、ＣＰＵ１０１および再構成可能ロ
ジック回路１０３で共有されるデータを保持する。
【００１４】信号線１１０は、ＣＰＵ１０１と、第１の
メモリ１０２および第３のメモリ１０９のそれぞれとを
接続する信号線である。信号線１１１は、再構成可能ロ
ジック回路１０３と、第２のメモリ１０８および第３の
メモリ１０９のそれぞれとを接続する。また、図１にお
いて、１０６は、制御部１０５に対し、再構成可能ロジ
ック回路１０３の再構成を指示する制御信号であり、再
構成情報用メモリ１０４にあるどの再構成情報を使用す
るかを示すために、前記の識別番号を含む。１０７は、
制御信号１０６を受けて行った再構成可能ロジック回路
１０３の構成変更が終了したことを示す状態信号であ
る。
メモリ１０２および第３のメモリ１０９のそれぞれとを
接続する信号線である。信号線１１１は、再構成可能ロ
ジック回路１０３と、第２のメモリ１０８および第３の
メモリ１０９のそれぞれとを接続する。また、図１にお
いて、１０６は、制御部１０５に対し、再構成可能ロジ
ック回路１０３の再構成を指示する制御信号であり、再
構成情報用メモリ１０４にあるどの再構成情報を使用す
るかを示すために、前記の識別番号を含む。１０７は、
制御信号１０６を受けて行った再構成可能ロジック回路
１０３の構成変更が終了したことを示す状態信号であ
る。
【００１５】以上のように構成されたデータ処理装置の
動作について、図１および図２を用いて説明する。
動作について、図１および図２を用いて説明する。
【００１６】ＣＰＵ１０１は、その内部に保有するプロ
グラムカウンタ（図示せず）に従い、第１のメモリ１０
２に記憶されているプログラムに従って処理を進める
が、再構成可能ロジック回路１０３を使用することを指
示する命令があると、制御信号１０６を能動にし、再構
成に使用するデータの識別情報を制御部１０５に与え、
再構成を指示する（図２のＳ２０１）。
グラムカウンタ（図示せず）に従い、第１のメモリ１０
２に記憶されているプログラムに従って処理を進める
が、再構成可能ロジック回路１０３を使用することを指
示する命令があると、制御信号１０６を能動にし、再構
成に使用するデータの識別情報を制御部１０５に与え、
再構成を指示する（図２のＳ２０１）。
【００１７】これを受けて、再構成可能ロジックブロッ
ク１２０の制御部１０５は、前記識別情報に基づき再構
成情報用メモリ１０４から再構成用データを取り出し、
取り出した再構成用データにより再構成可能ロジック回
路１０３を再構成する（Ｓ２０２）。またＣＰＵ１０１
は、この構成と並行して、第１のメモリ１０２を用いて
処理を進める（Ｓ２０３）。再構成可能ロジック回路１
０３での構成が終了すると、制御部１０５は、状態信号
１０７を用いてＣＰＵ１０１にその旨を伝える（Ｓ２０
４）。
ク１２０の制御部１０５は、前記識別情報に基づき再構
成情報用メモリ１０４から再構成用データを取り出し、
取り出した再構成用データにより再構成可能ロジック回
路１０３を再構成する（Ｓ２０２）。またＣＰＵ１０１
は、この構成と並行して、第１のメモリ１０２を用いて
処理を進める（Ｓ２０３）。再構成可能ロジック回路１
０３での構成が終了すると、制御部１０５は、状態信号
１０７を用いてＣＰＵ１０１にその旨を伝える（Ｓ２０
４）。
【００１８】ＣＰＵ１０１は、状態信号１０７を受けて
処理を中断し、第３のメモリ１０９に必要なデータを格
納し、格納が終了すると、制御部１０５に対し制御信号
１０６によりデータ処理を指示する（Ｓ２０５）。制御
部１０５は、再構成可能ロジック回路１０３に対して、
第２のメモリ１０８および第３のメモリ１０９を用いて
処理を行うよう指示し、処理が行われる（Ｓ２０６）。
処理を中断し、第３のメモリ１０９に必要なデータを格
納し、格納が終了すると、制御部１０５に対し制御信号
１０６によりデータ処理を指示する（Ｓ２０５）。制御
部１０５は、再構成可能ロジック回路１０３に対して、
第２のメモリ１０８および第３のメモリ１０９を用いて
処理を行うよう指示し、処理が行われる（Ｓ２０６）。
【００１９】ＣＰＵ１０１は、以上の処理により、Ｓ２
０３を再構成可能ロジック回路１０３に任せることが出
来たので、再構成可能ロジック回路１０３の処理と並行
して別の処理を実行する（Ｓ２０７）。
０３を再構成可能ロジック回路１０３に任せることが出
来たので、再構成可能ロジック回路１０３の処理と並行
して別の処理を実行する（Ｓ２０７）。
【００２０】再構成可能ロジック回路１０３は、その処
理が終了すると、その結果を第３のメモリ１０９に格納
すると共に、処理が終了した旨を制御部１０５経由で状
態信号１０７を通してＣＰＵ１０１に伝える（Ｓ２０
８）。
理が終了すると、その結果を第３のメモリ１０９に格納
すると共に、処理が終了した旨を制御部１０５経由で状
態信号１０７を通してＣＰＵ１０１に伝える（Ｓ２０
８）。
【００２１】ＣＰＵ１０１は、第３のメモリ１０９に格
納してある処理完了データを用いて、次のデータ処理を
行う（Ｓ２０９）。
納してある処理完了データを用いて、次のデータ処理を
行う（Ｓ２０９）。
【００２２】以上のように、本実施形態のデータ処理装
置では、制御部１０５が再構成情報用メモリ１０４の内
容で再構成可能ロジック回路１０３を構成している間
は、ＣＰＵ１０１で所望の処理を行い、再構成可能ロジ
ック回路１０３の構成が終了した後は、ＣＰＵ１０１で
行っていた処理の結果を第３のメモリ１０９に格納し、
再構成可能ロジック回路１０３で処理を継続して行うこ
とが出来る。これにより、処理能力の向上を図ると共
に、再構成可能ロジック回路１０３の構成に要する時間
が一般のデータ処理時間に与える影響を少なくすること
が出来る。
置では、制御部１０５が再構成情報用メモリ１０４の内
容で再構成可能ロジック回路１０３を構成している間
は、ＣＰＵ１０１で所望の処理を行い、再構成可能ロジ
ック回路１０３の構成が終了した後は、ＣＰＵ１０１で
行っていた処理の結果を第３のメモリ１０９に格納し、
再構成可能ロジック回路１０３で処理を継続して行うこ
とが出来る。これにより、処理能力の向上を図ると共
に、再構成可能ロジック回路１０３の構成に要する時間
が一般のデータ処理時間に与える影響を少なくすること
が出来る。
【００２３】（実施の形態２）以下、本発明にかかるデ
ータ処理装置の他の実施形態について、図面を参照しな
がら説明する。
ータ処理装置の他の実施形態について、図面を参照しな
がら説明する。
【００２４】本実施形態にかかるデータ処理装置の構成
は実施の形態１で図１に示した構成と同じであり、その
動作のみが異なる。以下、図１および図３を参照しなが
ら、本実施形態にかかるデータ処理装置の動作について
説明する。
は実施の形態１で図１に示した構成と同じであり、その
動作のみが異なる。以下、図１および図３を参照しなが
ら、本実施形態にかかるデータ処理装置の動作について
説明する。
【００２５】ＣＰＵ１０１はその内部に保有するプログ
ラムカウンタ（図示せず）に従って第１のメモリ１０２
に記憶されているプログラムに従った処理を進めるが、
その処理過程で、ＣＰＵ１０１で処理するか再構成可能
ロジック回路１０３で処理するかの判断を、予め動的に
行う（図３のＳ３０１）。
ラムカウンタ（図示せず）に従って第１のメモリ１０２
に記憶されているプログラムに従った処理を進めるが、
その処理過程で、ＣＰＵ１０１で処理するか再構成可能
ロジック回路１０３で処理するかの判断を、予め動的に
行う（図３のＳ３０１）。
【００２６】すなわち、以下のとおりに定義される時間
ｔ１，ｔ２を計算し、ｔ１，ｔ２の大小関係を判定す
る。
ｔ１，ｔ２を計算し、ｔ１，ｔ２の大小関係を判定す
る。
【００２７】ｔ１＝再構成可能ロジック回路１０３の再
構成に要する時間＋再構成可能ロジック回路１０３で所
望の処理を行った時の実行時間 ｔ２＝ＣＰＵ１０１で所望の処理の全てを行った時の実
行時間 この場合、実現したい処理の繰り返し実行回数、再構成
可能ロジック回路１０３で構成する回路の複雑度（複雑
性が増せば構成に要する時間が長くなる）などが主なパ
ラメータとなる。前記の繰り返し実行回数はＣＰＵ１０
１による別のデータ処理により決められ動的に変化する
ので、Ｓ３０１の判断が必要となる。
構成に要する時間＋再構成可能ロジック回路１０３で所
望の処理を行った時の実行時間 ｔ２＝ＣＰＵ１０１で所望の処理の全てを行った時の実
行時間 この場合、実現したい処理の繰り返し実行回数、再構成
可能ロジック回路１０３で構成する回路の複雑度（複雑
性が増せば構成に要する時間が長くなる）などが主なパ
ラメータとなる。前記の繰り返し実行回数はＣＰＵ１０
１による別のデータ処理により決められ動的に変化する
ので、Ｓ３０１の判断が必要となる。
【００２８】ｔ１＞ｔ２の場合は、ＣＰＵ１０１及び第
１のメモリ１０２で処理を行う（Ｓ３０３）。
１のメモリ１０２で処理を行う（Ｓ３０３）。
【００２９】ｔ１＜ｔ２の場合は、ＣＰＵ１０１は、以
下の処理を行う。まず、制御部１０５に対して再構成に
使用するデータの識別情報を与え、再構成可能ロジック
回路１０３の再構成を指示する（Ｓ３０２）。次に、第
１のメモリ１０２を用いたデータ処理を行うと共に、再
構成可能ロジック回路１０３で処理させるデータの準備
を行う（Ｓ３０４）。データ準備が終了すると、データ
を第３のメモリ１０９に格納すると共に、その旨を制御
部１０５に伝える（Ｓ３０５）。
下の処理を行う。まず、制御部１０５に対して再構成に
使用するデータの識別情報を与え、再構成可能ロジック
回路１０３の再構成を指示する（Ｓ３０２）。次に、第
１のメモリ１０２を用いたデータ処理を行うと共に、再
構成可能ロジック回路１０３で処理させるデータの準備
を行う（Ｓ３０４）。データ準備が終了すると、データ
を第３のメモリ１０９に格納すると共に、その旨を制御
部１０５に伝える（Ｓ３０５）。
【００３０】一方、再構成可能ロジックブロック１２０
において、制御部１０５は、ＣＰＵ１０１によるＳ３０
４の処理と並行して、再構成可能ロジック回路１０３の
構成を行う（Ｓ３０６）。Ｓ３０５とＳ３０６が終了す
ると、再構成可能ロジック回路１０３は、第２のメモリ
１０８および第３のメモリ１０９を用いたデータ処理を
行う（Ｓ３０７）。一方、ＣＰＵ１０１は、再構成可能
ロジックブロック１２０によるＳ３０７と並行して、他
のデータ処理を行う（Ｓ３０８）。
において、制御部１０５は、ＣＰＵ１０１によるＳ３０
４の処理と並行して、再構成可能ロジック回路１０３の
構成を行う（Ｓ３０６）。Ｓ３０５とＳ３０６が終了す
ると、再構成可能ロジック回路１０３は、第２のメモリ
１０８および第３のメモリ１０９を用いたデータ処理を
行う（Ｓ３０７）。一方、ＣＰＵ１０１は、再構成可能
ロジックブロック１２０によるＳ３０７と並行して、他
のデータ処理を行う（Ｓ３０８）。
【００３１】再構成可能ロジック回路１０３でのＳ３０
７の処理が終了すると、再構成可能ロジック回路１０３
がその結果を第３のメモリ１０９に格納し、制御部１０
５が状態信号１０７によりその旨をＣＰＵ１０１に伝え
る（Ｓ３０９）。これにより、ＣＰＵ１０１は、第３の
メモリ１０９に格納されている処理結果を用いて、次の
データ処理を行う（Ｓ３１０）。
７の処理が終了すると、再構成可能ロジック回路１０３
がその結果を第３のメモリ１０９に格納し、制御部１０
５が状態信号１０７によりその旨をＣＰＵ１０１に伝え
る（Ｓ３０９）。これにより、ＣＰＵ１０１は、第３の
メモリ１０９に格納されている処理結果を用いて、次の
データ処理を行う（Ｓ３１０）。
【００３２】以上のように、本実施形態によれば、ＣＰ
Ｕ１０１または再構成可能ロジック回路１０３のどちら
で処理すればトータルの処理時間が短くなるかを、ＣＰ
Ｕ１０１が予めかつ動的に判断し、再構成可能ロジック
回路１０３で処理した方が処理時間が短くなると判断し
た場合には、ＣＰＵ１０１でのＳ３０４およびＳ３０５
の処理と並行して、再構成可能ロジックブロック１０３
を再構成する処理（Ｓ３０６）を行う。この処理手順に
よれば、処理能力の向上が図れると共に、Ｓ３０４およ
びＳ３０５の処理とＳ３０６の処理とが並行して実行さ
れるので、再構成可能ロジック回路１０３の構成に要す
る時間が処理全体の所要時間に遅延をもたらすことを抑
制できる。
Ｕ１０１または再構成可能ロジック回路１０３のどちら
で処理すればトータルの処理時間が短くなるかを、ＣＰ
Ｕ１０１が予めかつ動的に判断し、再構成可能ロジック
回路１０３で処理した方が処理時間が短くなると判断し
た場合には、ＣＰＵ１０１でのＳ３０４およびＳ３０５
の処理と並行して、再構成可能ロジックブロック１０３
を再構成する処理（Ｓ３０６）を行う。この処理手順に
よれば、処理能力の向上が図れると共に、Ｓ３０４およ
びＳ３０５の処理とＳ３０６の処理とが並行して実行さ
れるので、再構成可能ロジック回路１０３の構成に要す
る時間が処理全体の所要時間に遅延をもたらすことを抑
制できる。
【００３３】なお、上述の各実施形態では、第２のメモ
リおよび第３のメモリのそれぞれとして独立したメモリ
デバイスを用いる構成を例示したが、第２のメモリと第
３のメモリを、例えば一つのメモリチップ上に設ける
等、物理的に一つのメモリデバイスで実現することも可
能である。さらに、２ポートメモリ化を図ることによ
り、第１のメモリと、第２／第３のメモリとを、物理的
に一つのメモリデバイスで実現することも可能である。
リおよび第３のメモリのそれぞれとして独立したメモリ
デバイスを用いる構成を例示したが、第２のメモリと第
３のメモリを、例えば一つのメモリチップ上に設ける
等、物理的に一つのメモリデバイスで実現することも可
能である。さらに、２ポートメモリ化を図ることによ
り、第１のメモリと、第２／第３のメモリとを、物理的
に一つのメモリデバイスで実現することも可能である。
【００３４】
【発明の効果】以上のように、本発明によれば、回路の
動的再構成に要する時間が処理性能に及ぼす影響を小さ
く抑えることにより、優れた処理性能を有するデータ処
理装置を提供することが可能となる。
動的再構成に要する時間が処理性能に及ぼす影響を小さ
く抑えることにより、優れた処理性能を有するデータ処
理装置を提供することが可能となる。
【図１】 本発明の実施形態としてのデータ処理装置の
概略構成を示すブロック図
概略構成を示すブロック図
【図２】 前記データ処理装置の動作の一例を示すフロ
ーチャート
ーチャート
【図３】 前記データ処理装置の動作の他の例を示すフ
ローチャート
ローチャート
【図４】 従来のデータ処理装置の概略構成を示すブロ
ック図
ック図
１０１ 中央処理装置（ＣＰＵ）
１０２ 第１のメモリ
１０３ 再構成可能ロジック回路
１０４ 再構成情報用メモリ
１０５ 制御部
１０６ 制御信号
１０７ 状態信号
１０８ 第２のメモリ
１０９ 第３のメモリ
１１０ 信号線
１１１ 信号線
１２０ 再構成可能ロジックブロック
Claims (4)
- 【請求項１】 命令コードおよびデータを保持する第１
の記憶部と、前記第１の記憶部に接続された中央処理装
置と、再構成可能なロジック回路と、前記ロジック回路
の構成情報を保持する再構成情報記憶部と、前記中央処
理装置の指示のもとに前記ロジック回路および前記再構
成情報記憶部を制御する制御手段と、前記ロジック回路
が使用するデータを保持する第２の記憶部と、前記中央
処理装置および前記ロジック回路で共有するデータを保
持する第３の記憶部とを備え、 前記中央処理装置による前記第１および第３の記憶部を
用いた処理と並行して、前記制御手段が前記再構成情報
記憶部の内容に従って前記ロジック回路を構成する処理
を行い、 前記ロジック回路の構成終了後に、前記中央処理装置に
代わって前記ロジック回路が前記第２および第３の記憶
部を用いて処理を行うことを特徴とするデータ処理装
置。 - 【請求項２】 命令コードおよびデータを保持する第１
の記憶部と、前記第１の記憶部に接続された中央処理装
置と、再構成可能なロジック回路と、前記ロジック回路
の構成情報を保持する再構成情報記憶部と、前記中央処
理装置の指示のもとに前記ロジック回路および前記再構
成情報記憶部を制御する制御手段と、前記ロジック回路
が使用するデータを保持する第２の記憶部と、前記中央
処理装置及び前記ロジック回路で共有するデータを保持
する第３の記憶部とを備え、 前記中央処理装置が、所望の処理を前記中央処理装置と
前記ロジック回路のどちらで処理した方が早く終了する
かを予め動的に判定し、 前記ロジック回路で処理した方が早く終了すると判定し
た場合には、前記中央処理装置が前記ロジック回路での
処理に要する所望のデータの準備処理を行うと共に、前
記データの準備処理と並行して前記制御手段が前記再構
成情報記憶部の内容に従って前記ロジック回路の構成を
行い、 前記所望のデータの準備処理が終了した後に、前記ロジ
ック回路が前記第２および第３の記憶部を用いて処理を
行うことを特徴とするデータ処理装置。 - 【請求項３】 前記中央処理装置が、前記判定の際に、
前記所望の処理の繰り返し実行回数を考慮して判定を行
う、請求項２に記載のデータ処理装置。 - 【請求項４】 前記中央処理装置が、前記判定の際に、
前記所望の処理を行うためにロジック回路に構成すべき
回路の複雑度を考慮して判定を行う、請求項２または３
に記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002003754A JP3723775B2 (ja) | 2002-01-10 | 2002-01-10 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002003754A JP3723775B2 (ja) | 2002-01-10 | 2002-01-10 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003208305A true JP2003208305A (ja) | 2003-07-25 |
| JP3723775B2 JP3723775B2 (ja) | 2005-12-07 |
Family
ID=27643265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002003754A Expired - Lifetime JP3723775B2 (ja) | 2002-01-10 | 2002-01-10 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3723775B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7200735B2 (en) | 2002-04-10 | 2007-04-03 | Tensilica, Inc. | High-performance hybrid processor with configurable execution units |
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| JP2010044578A (ja) * | 2008-08-12 | 2010-02-25 | Toshiba Corp | マルチコアプロセッサ |
| US7774591B2 (en) | 2006-01-05 | 2010-08-10 | Nec Corporation | Data processing device and data processing method |
| US7774580B2 (en) | 2004-07-12 | 2010-08-10 | Fujitsu Limited | Array processor having reconfigurable data transfer capabilities |
| US10958273B2 (en) | 2016-04-28 | 2021-03-23 | Nec Solution Innovators, Ltd. | Circuit device, circuit rewriting method, and computer-readable recording medium |
| JP7593057B2 (ja) | 2020-10-29 | 2024-12-03 | 富士フイルムビジネスイノベーション株式会社 | 情報処理装置、及びプログラム |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09134277A (ja) * | 1995-11-13 | 1997-05-20 | Toshiba Corp | 演算器 |
| JPH10320201A (ja) * | 1997-05-22 | 1998-12-04 | Canon Inc | コンピュータシステムおよび情報処理方法ならびに記録媒体 |
| JPH11296345A (ja) * | 1998-04-08 | 1999-10-29 | Hitachi Ltd | プロセッサ |
| JP2002537599A (ja) * | 1999-02-15 | 2002-11-05 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 構成可能な機能ユニットを備えるデータプロセッサ及びそのようなデータプロセッサを使用する方法 |
-
2002
- 2002-01-10 JP JP2002003754A patent/JP3723775B2/ja not_active Expired - Lifetime
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| US7822945B2 (en) | 2006-02-06 | 2010-10-26 | Nec Corporation | Configuration managing device for a reconfigurable circuit |
| JP2010044578A (ja) * | 2008-08-12 | 2010-02-25 | Toshiba Corp | マルチコアプロセッサ |
| US10958273B2 (en) | 2016-04-28 | 2021-03-23 | Nec Solution Innovators, Ltd. | Circuit device, circuit rewriting method, and computer-readable recording medium |
| JP7593057B2 (ja) | 2020-10-29 | 2024-12-03 | 富士フイルムビジネスイノベーション株式会社 | 情報処理装置、及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3723775B2 (ja) | 2005-12-07 |
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