JP2003209472A - デルタシグマ変調回路およびデルタシグマ変調型ｄａコンバータ - Google Patents

Abstract

(57)【要約】 【課題】 ＳＮ比を高め、かつ回路構成を単純にする。 【解決手段】 デジタル入力データｐｄｍ＿ｉｎは減算
回路２２０に入力され、減算回路２２０の出力ｓｕｂは
積分回路２３０に入力され、積分回路２３０の出力ｉｎ
ｔは閾値処理回路２４０に入力される。閾値処理回路２
４０の出力（パルス密度変調バイナリデータシーケン
ス）ｐｄｍ＿ｏｕｔは、デルタシグマ変調回路１１０の
１クロック毎に、アナログ・デジタルコンバータ２５０
によってデジタル化された後、デジタルフィードバック
信号ａｄ＿ｏｕｔとして、減算回路２２０にフィードバ
ックされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル入力信号をパル
ス密度変調バイナリデータシーケンスに変換するデルタ
シグマ変調回路、および、このバイナリデータシーケン
スを緩やかに変化するアナログ出力信号に変換するデル
タシグマ変調型ＤＡコンバータに関する。

【０００２】

【従来の技術】無線機装置、例えばＣＤＭＡ（符号分割
多重）方式移動体通信における移動局では、増幅回路の
ゲインコントロールやＡ／Ｄコンバータのオフセットコ
ントロールに際して、デジタル信号を、デルタシグマ変
調型ＤＡコンバータを用いてアナログ信号に変換し、コ
ントロール信号として使用することがある。

【０００３】例えば、ＵＳＰ５，３３７，３３８（「従
来例公報」という。）のＦｉｇ．３にはパルス密度変調
ＤＡコンバータ１００の例が開示されている。

【０００４】このパルス密度変調ＤＡコンバータ１００
ではコンパレータ１０４にカウンタ１０２の出力Ｑと、
デジタル信号Ｐとを入力し、カウンタ１０２にはクロッ
クを入力する。

【０００５】コンパレータ１０４はデジタル信号Ｐと出
力Ｑとを比較し、比較結果をバイナリデータ（ＤＩＧＩ
ＴＡＬ ＰＤＭ ＯＵＴＰＵＴ）として出力する。

【０００６】従来例公報の図４には、コンパレータ１０
４から出力されるバイナリデータが示され、そのパルス
幅、分布が不均一である。このような不均一なパルスを
アナログ化したときにはＳＮ比が低下する。

【０００７】またコンパレータ１０４は回路規模が大で
ある。

【０００８】図１１はこのような従来例の出力パルスを
示す。図１１から明らかなように出力パルスは不均一で
ある。

【０００９】

【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、ＳＮ比が高
く、かつ回路構成が単純なデルタシグマ変調器およびデ
ルタシグマ変調型ＤＡコンバータを提供することを目的
とする。

【００１０】

【課題を解決するための手段】本発明は、デジタル入力
信号が入力される減算回路と、該減算回路の出力を所定
のサンプリング周期で積分する積分回路とを有し、該積
分回路の出力積分結果を閾値処理してパルス密度変調バ
イナリデータを生成するデルタシグマ変調回路におい
て、前記閾値処理を実行する閾値処理回路と、該閾値処
理回路の出力前記パルス密度変調バイナリデータを前記
サンプリング周期でサンプリングして、各サンプリング
値のレベルをデジタルフィードバック信号に変換するア
ナログ・デジタルコンバータと、を備え、前記減算回路
は、この前記デジタル入力信号から前記アナログ・デジ
タルコンバータ変換器の出力を前記デジタル入力信号か
ら減算し、この減算結果を前記積分回路への入力信号と
する。これによって出力するパルス密度変調バイナリデ
ータのＳＮ比が高く、かつ回路構成が単純である。

【００１１】本発明に係るデルタシグマ変調回路におい
て、前記デジタル入力信号は符号付のデータとすると、
前記閾値処理回路の閾値は「０」であり、前記アナログ
・デジタルコンバータは、絶対値が符号付の前記デジタ
ル入力信号の最大値に等しく、前記閾値処理回路の出力
が「１」のときに正でありとし、前記閾値処理回路の出
力が「０」のときに負であるデジタルフィードバック信
号を出力することができる。

【００１２】あるいは本発明に係るデルタシグマ変調回
路において、前記デジタル入力信号は符号なしのデータ
とすると、閾値処理回路の閾値は符号無しの前記デジタ
ル入力信号の最大値の１／２であり、前記アナログ・デ
ジタルコンバータは、前記閾値処理回路の出力が「１」
のときに前記デジタル入力信号の最大値に等しいデジタ
ルフィードバック信号を出力し、前記閾値処理回路の出
力が「０」のときに「０」デジタルフィードバック信号
を出力することができる。

【００１３】あるいは本発明に係るデルタシグマ変調回
路において、前記デジタル入力信号に、前記閾値処理回
路の閾値を加算して、前記減算回路に入力するレベルシ
フト回路をさらに備えることができる。

【００１４】本発明に係るデルタシグマ変調回路は、デ
ジタル入力信号が入力される減算回路と、前記減算回路
の出力が入力される加算回路と該加算回路の出力が入力
され該加算回路の出力を遅延する単純遅延素子とを有し
前記加算回路は前記減算回路の出力と前記単純遅延素子
の出力とを加算するものであり前記減算回路の出力信号
を所定のサンプリング周期で積分する積分回路と、該積
分回路の出力を閾値処理してパルス密度変調バイナリデ
ータを生成する閾値処理回路と、該閾値処理回路の出力
を前記サンプリング周期でサンプリングして、各サンプ
リング値のレベルをデジタルフィードバック信号に変換
するアナログ・デジタルコンバータとを備え、前記減算
回路は、前記デジタル入力信号から、前記アナログ・デ
ジタルコンバータの出力を減算する。これによってデル
タシグマ変調回路の出力の誤差を最小限に抑えることが
できる。

【００１５】本発明に係るデルタシグマ変調回路におい
て、閾値処理回路の閾値は符号無しの前記デジタル入力
信号の最大値であり、前記アナログ・デジタルコンバー
タは、前記閾値処理回路の出力が「１」のときに前記デ
ジタル入力信号の最大値の３／２倍のデジタルフィード
バック信号を出力し、前記閾値処理回路の出力が「０」
のときに前記デジタル入力信号の最大値の１／２倍のデ
ジタルフィードバック信号を出力することができる。

【００１６】あるいは、前記閾値処理回路の閾値、およ
びアナログ・デジタルコンバータの出力値を設定するこ
とによって前記デジタル入力信号のダイナミックレンジ
及びデジタル・アナログコンバータの変換制御周期を調
節する制御手段を更に備えることができる。

【００１７】あるいは、入力と前記減算回路との間に接
続され、前記入力と前記減算回路の入力端との接続関係
を変えることにより、前記パルス密度変調バイナリデー
タのダイナミックレンジ及びデジタル・アナログコンバ
ータの変換制御周期を調節するビット接続切替回路を更
に備えることができる。

【００１８】あるいは、前記アナログ・デジタルコンバ
ータの出力値は前記閾値処理回路の閾値の整数倍の値と
し、これによってアナログ・デジタルコンバータと閾値
処理回路の制御を単純化し得る。

【００１９】本発明に係るデルタシグマ変調型ＤＡコン
バータは、上記いずれかのデルタシグマ変調回路と、該
デルタシグマ変調回路の出力に接続され、後続のアナロ
グ回路の任意の電源電圧と整合させるレベルシフト回路
とを備える。

【００２０】また、本発明のデルタシグマ変調型コンバ
ータは、前記レベルシフト回路の出力に接続され、出力
する波形を緩やかにするローパスフィルタを更に備える
ことができる。

【００２１】

【発明の実施の形態】

【００２２】次に本発明に係るデルタシグマ変調型ＤＡ
コンバータの実施形態を図面に基づいて説明する。

【００２３】［第１実施形態］

【００２４】図１は本発明に係るデルタシグマ変調型Ｄ
Ａコンバータの第１実施形態を示すブロック図、図２
は、図１におけるデルタシグマ変調器を示すブロック
図、図３は、図２のデルタシグマ変調器の動作を示すシ
ミュレーションプログラムを示すソースリスト、図４
は、図２のデルタシグマ変調器の出力を示すグラフ、図
５は、図１のデルタシグマ変調型ＤＡコンバータの入出
力および中間出力を示すグラフである。

【００２５】図１において、デルタシグマ変調型ＤＡコ
ンバータは、デジタル入力信号Ｔｓが入力されるデルタ
シグマ変調回路１１０と、このデルタシグマ変調回路１
１０の出力（パルス密度変調バイナリデータシーケン
ス）Ｓｐｄｍが入力されるレベルシフト回路１２０と、
このレベルシフト回路１２０の出力が入力される１次Ｒ
Ｃフィルタ（ローパスフィルタ）１３０とを備える。

【００２６】レベルシフト回路１２０は前段のデジタル
処理回路と後段のアナログ処理回路の動作電圧差をマッ
チングさせる。

【００２７】１次ＲＣフィルタ１３０はレベルシフト回
路１２０の出力における高周波成分を除去し、緩やかに
変化するアナログ出力信号ＡＮＣを生成する。

【００２８】１次ＲＣフィルタ１３０は、レベルシフト
回路１２０の出力に直列に接続された抵抗１３２と、こ
の抵抗１３２の出力を接地するコンデンサ１３４とより
なる。

【００２９】図２において、信号をより詳細に説明する
ために、Ｔｓをｐｄｍ＿ｉｎ、Ｓｐｄｍをｐｄｍ＿ｏｕ
ｔと表記する。

【００３０】入力デジタルデータは減算回路２２０に入
力され、減算回路２２０の出力ｓｕｂは積分回路２３０
に入力され、積分回路２３０の出力ｉｎｔは閾値処理回
路２４０に入力される。閾値処理回路２４０の出力（パ
ルス密度変調バイナリデータシーケンス）ｐｄｍ＿ｏｕ
ｔは、デルタシグマ変調回路１１０の１クロック毎に、
アナログ・デジタルコンバータ２５０によってデジタル
化された後、デジタルフィードバック信号ａｄ＿ｏｕｔ
として、減算回路２２０にフィードバックされる。

【００３１】デルタシグマ変調回路１１０の各構成要素
は所定のクロックに同期して動作し、デジタルフィード
バック信号ａｄ＿ｏｕｔは１クロック毎に出力ｐｄｍ＿
ｉｎから減算される。

【００３２】閾値処理回路２４０はデジタル入力信号ｐ
ｄｍ＿ｉｎのビット長に応じた閾値Ｔｈによって積分回
路２３０の出力を閾値処理する。閾値処理回路２４０の
１クロック毎の入力、出力をｉｎ、ｏｕｔとすると、こ
れらの関係は式（１）、（２）、（３）のとおりとな
る。

【００３３】

【数１】

【００３４】入力データをＮビットの符号付のデータと
すると（すなわち、有効ビットの中に符号ビットが含ま
れる場合）、アナログ・デジタルコンバータ２５０の処
理は式（４）、（５）に示すとおりである。

【００３５】

【数２】

【００３６】積分回路２３０は、減算回路２２０の出力
が入力される加算回路２３２と、加算回路２３２の出力
を遅延させる単純遅延素子２３４とを備え、単純遅延素
子２３４の出力ｄ＿ｏｕｔは加算回路２３２にフィード
バックされて減算回路２２０の出力ｓｕｂに加算され
る。積分回路２３０は前記クロックをサンプリング周期
として、遅延、加算の動作を繰り返す。

【００３７】デルタシグマ変調回路の出力ｐｄｍ＿ｏｕ
ｔを得るためには所定期間ＩＮＴ＿ＣＮＴ（クロック）
の間、処理を実行する必要があり、この期間はデジタル
入力信号Ｔｓのビット数Ｎによって式（６）のように決
定される。

【００３８】

【数３】

【００３９】図３は、入力データが１０ビットの符号付
きのデータを仮定し、図２のデルタシグマ変調器の動作
を示すシミュレーションプログラムを示すソースリスト
である。

【００４０】図３において、行（１）、（１０）では積
分期間を設定するための繰り返しループを設定し、行
（２）ではデジタル入力信号ｐｄｍ＿ｉｎの値を設定
し、行（３）では、積分回路２３０の出力を繰り返し算
出する。

【００４１】行（４）、（５）では、閾値以上のとき
の、閾値処理回路２４０およびアナログ・デジタルコン
バータ２５０値を生成し、行（６）、（７）では閾値よ
り小のときの、閾値処理回路２４０およびアナログ・デ
ジタルコンバータ２５０値を生成する。

【００４２】行（１１）では積分期間中のパルス数ｐｕ
ｌｓｅ＿ｎを算出する。

【００４３】図４において、パルス密度変調バイナリデ
ータシーケンスＳｐｄｍは均一なパルスよりなることが
明らかであり、ＳＮ比は良い。

【００４４】ここにシグマデルタ変調器は、その固有の
特性から、出力パルスが最大限平均分布となり、連続２
パルスの間隔のばらつきが最大１クロックとなる。

【００４５】図５において（ａ）のデジタル入力信号Ｔ
ｓが（ｃ）のパルス密度変調バイナリデータシーケンス
Ｓｐｄｍに変換され、これが（ｂ）の緩やかに変化する
アナログ出力信号ＡＮＣに変換される。

【００４６】これによってアナログ出力信号ＡＮＣとデ
ジタル入力信号Ｔｓとの対応関係は良好になる。

【００４７】［第２実施形態］

【００４８】図６は第２実施形態におけるデルタシグマ
変調回路１１０を示すブロック図である。

【００４９】第２実施形態ではデジタル入力信号ｐｄｍ
＿ｉｎは符号無しデータとされ、デジタル入力信号ｐｄ
ｍ＿ｉｎは減算回路６２０に入力される。減算回路６２
０の出力ｓｕｂは積分回路６３０に入力され、積分回路
６３０の出力は閾値処理回路６４０に入力されている。
また閾値処理回路６４０の出力ｐｄｍ＿ｏｕｔはアナロ
グ・デジタルコンバータ６５０によってデジタル化され
た後に減算回路６２０にフィードバックされている。

【００５０】積分回路６３０は加算回路６３２、単純遅
延素子６３４を直列に接続してなり、単純遅延素子６３
４の出力ｄ＿ｏｕｔは加算回路６３２にフィードバック
されている。

【００５１】第２実施形態における閾値処理回路６４０
およびアナログ・デジタルコンバータ６５０の処理は式
（７）〜（１１）に示すとおりである。

【００５２】

【数４】

【００５３】

【数５】

【００５４】このように本発明は符号無しデータについ
ても適用し得る。 ［第３実施形態］図７は第３実施形態におけるデルタシ
グマ変調回路１１０を示すブロック図である。

【００５５】第３実施形態ではデジタル入力信号ｐｄｍ
＿ｉｎは符号付きデータとされ、デルタシグマ変調回路
１１０はレベルシフト回路７１０を備え、レベルシフト
回路７１０においてデジタル入力信号ｐｄｍ＿ｉｎを所
定のレベルシフトデータｐｄｍ＿ｉｎ２に変換する。

【００５６】レベルシフトデータｐｄｍ＿ｉｎ２は減算
回路７２０に入力され、減算回路７２０の出力ｓｕｂは
積分回路７３０に入力されている。積分回路７３０の出
力は閾値処理回路７４０に入力され、閾値処理回路７４
０の出力ｐｄｍ＿ｏｕｔはアナログ・デジタルコンバー
タ７５０によってデジタル化された後に減算回路７２０
にフィードバックされている。

【００５７】レベルシフト回路７１０はデジタル入力信
号ｐｄｍ＿ｉｎを２^Ｎ−１だけ上位側にシフトし、これ
によって内部演算を前記デジタル入力信号が符号無しデ
ータである場合と同様に処理することができる。

【００５８】閾値処理回路７４０およびアナログ・デジ
タルコンバータ７５０の処理は式（１２）〜（１６）に
示すとおりである。

【００５９】

【数６】

【００６０】

【数７】

【００６１】［第４実施形態］図８は第４実施形態にお
けるデルタシグマ変調回路１１０を示すブロック図であ
る。

【００６２】第４実施形態ではデジタル入力信号ｐｄｍ
＿ｉｎは符号なしデータとされ、デルタシグマ変調回路
１１０は、レベルシフト回路８１０を備え、レベルシフ
ト回路８１０においてデジタル入力信号ｐｄｍ＿ｉｎを
所定のレベルシフトデータｐｄｍ＿ｉｎ２に変換する。

【００６３】レベルシフトデータｐｄｍ＿ｉｎ２は積分
回路８３０に入力されている。

【００６４】積分回路８３０は加算回路８３２、単純遅
延素子８３４よりなり、加算回路８３２と単純遅延素子
８３４との間に減算回路８２０が挿入されている。

【００６５】単純遅延素子８３４の出力は前記実施形態
と同様に加算回路８３２にフィードバックされている。

【００６６】積分回路８３０の出力は閾値処理回路８４
０に入力され、閾値処理回路８４０の出力ｐｄｍ＿ｏｕ
ｔはアナログ・デジタルコンバータ８５０によってデジ
タル化された後に減算回路８２０にフィードバックされ
ている。

【００６７】レベルシフト回路８１０はデジタル入力信
号ｐｄｍ＿ｉｎを２^Ｎ−１だけ上位側にシフトし、積分
回路８３０の加算回路８３２と減算回路８２０の順位を
変更し、これによって内部演算は全て符号無しデータ演
算で済ませることができる。

【００６８】閾値処理回路８４０およびアナログ・デジ
タルコンバータ８５０の処理は式（１７）〜（２１）に
示すとおりである。

【００６９】

【数８】

【００７０】

【数９】

【００７１】［第５実施形態］図９は第５実施形態のデ
ルタシグマ変調型ＤＡコンバータにおけるデルタシグマ
変調器を示すブロック図である。第５実施形態では、入
力データは符号付のデータとし、入力データの有効ビッ
ト数とデジタル・アナログ変換制御周期が可変とする。

【００７２】図９において、デルタシグマ変調器９００
はビットシフト回路９１０、ビット拡張回路９２０、加
算回路９３０、加算回路９４０、デジタル保持回路９５
０、インバータ９６０を直列に接続し、インバータ９６
０のパルス密度変調バイナリデータシーケンスＳｐｄｍ
を、アナログ・デジタルコンバータ９７０によってデジ
タルフィードバック信号ＤＦＳに変換して加算回路９３
０にフィードバックしている。

【００７３】デジタル保持回路９５０の出力は加算回路
９４０にフィードバックされ、順次加算を行うことによ
り、積分が実行される。

【００７４】ビットシフト回路９１０にはデジタル入力
信号Ｔｓが入力され、デジタル入力信号Ｔｓのビット長
に応じて、ビットシフトが施され、さらにビット拡張回
路９２０によって固定のビット長まで拡張される。これ
によってデジタル入力信号Ｔｓは、加算回路９３０以下
の演算に適合した信号形態に変換される。例えば、内部
演算回路の最大ビット数が１１ビットであって、入力デ
ータが１０ビット、かつ４ビットの変換精度を実現する
場合、すなわち、有効ビット数が４ビットである場合、
まず、入力データを右へ（ＬＳＢ（Least Significant
Bit）側へ）６（＝１０−４）ビットシフトさせる。次
に、入力データのＭＳＢ（MostSignificant Bit：本実
施形態の場合には符号ビットである）が“０”の場合、
ＭＳＢからオール“０”を１１ビットまで拡張し、入力
データのＭＳＢが“１”の場合、ＭＳＢからオール
“１”を１１ビットまで拡張する。これにより、ビット
シフト及びビット拡張の前後で同じ符号のまま、変換精
度ビット数のデータがＬＳＢ側に存在する信号とするこ
とができる。アナログ・デジタルコンバータは実現する
変換精度に応じてその出力値を設定する。例えば、Ｍ＝
４ビットの変換精度の場合、アナログ・デジタルコンバ
ータ出力は次のようになる：

【数１０】

【００７５】加算回路９３０はパルス密度変調バイナリ
データシーケンスＳｐｄｍの誤差成分を除去し、インバ
ータ９６０は積分出力のＭＳＢをパルス密度変調バイナ
リデータシーケンスＳｐｄｍに変換する。

【００７６】このようなデルタシグマ変調においては、
ビットシフト回路９１０、ビット拡張回路９２０、アナ
ログ・デジタルコンバータ９７０の設定は入力信号のビ
ット長に応じてテーブルを参照して実行する。

【００７７】以上の回路ではビットシフト及びビット拡
張によって回路の演算に適する信号形態に変換して、ア
ナログ・デジタルコンバータのフィードバック信号の値
を設定することによってパルス密度変調バイナリデータ
のダイナミックレンジ及びデジタル・アナログ変換制御
周期を有効ビット数に適合させることができる。

【００７８】［第６実施形態］図１０は第６実施形態の
デルタシグマ変調回路１１０を示すブロック図である。
第６実施形態は、第１実施形態のデルタシグマ変調回路
１１０の入力端にビット接続切替回路２１０を付加した
ものである。

【００７９】図１０において、デルタシグマ変調回路１
１０は、デジタル入力信号ｐｄｍ＿ｉｎが入力されるビ
ット接続切替回路２１０を備える。ビット接続切替回路
２１０は、符号なしでＮビットの有効ビットを有するデ
ータをデジタル入力信号ｐｄｍ＿ｉｎとするとき、有効
ビットを出力のＭＳＢに接続し残りのビットを“０”に
することでビット拡張を実行して、一定ビット長のデジ
タルデータｐｄｍ＿ｉｎ２を生成する。デジタルデータ
ｐｄｍ＿ｉｎ２のビット長を１１ビットとするとき、デ
ジタル入力信号ｐｄｍ＿ｉｎとデジタルデータｐｄｍ＿
ｉｎ２との関係は表１のとおりとなる。

【００８０】

【表１】

【００８１】このようにデジタル入力信号Ｔｓとデジタ
ルデータＩＮとの関係を制御することによって、処理対
象データを一定ビット長に変換して、回路の演算に適す
る信号形態に変換し、パルス密度変調バイナリデータの
ダイナミックレンジ及びデジタル・アナログ変換制御周
期は有効ビット数に適合させたものとすることができ
る。例えば、入力データをＮビットの符号無しデータと
し、入力データの更新周期を２^Ｎクロックサイクルとす
ると、分解能がＮビット、デジタル・アナログ変換制御
周期は２^ＮクロックサイクルのＰＤＭ＿ＤＡＣを実現で
きる。

【００８２】

【発明の効果】本発明によれば、ＳＮ比が高く、かつ回
路構成が単純である。

【図面の簡単な説明】

【図１】 本発明に係るデルタシグマ変調型ＤＡコンバ
ータの第１実施形態を示すブロック図である。

【図２】 図１におけるデルタシグマ変調器を示すブロ
ック図である。

【図３】 図２のデルタシグマ変調器の動作を示すシミ
ュレーションプログラムを示すソースリストである。

【図４】 図２のデルタシグマ変調器の出力を示すグラ
フである。

【図５】 図１のデルタシグマ変調型ＤＡコンバータの
入出および中間出力を示すグラフである。

【図６】 第２実施形態におけるデルタシグマ変調器を
示すブロック図である。

【図７】 第３実施形態におけるデルタシグマ変調器を
示すブロック図である。

【図８】 第４実施形態におけるデルタシグマ変調器を
示すブロック図である。

【図９】 第５実施形態のデルタシグマ変調型ＤＡコン
バータを示すブロック図である。

【図１０】 第６実施形態のデルタシグマ変調器を示す
ブロック図である。

【図１１】 従来のデルタシグマ変調器の出力を示すグ
ラフである。

【符号の説明】

１１０ デルタシグマ変調器 １２０、７１０、８１０ レベルシフト回路 １３０ １次ＲＣ回路 ２１０ ビット接続切替回路 ２２０、６２０、７２０、８２０ 減算回路 ２３０、６３０、７３０、８３０ 積分回路 ２３２、６３２、７３２、８３２ 加算回路 ２３４、６３４、７３４、８３４ 単純遅延素子 ２４０、６４０、７４０、８４０ 閾値処理回路 ２５０、６５０、７５０、８５０ Ａ／Ｄコンバータ

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Claims (11)

【特許請求の範囲】
1. 【請求項１】 デジタル入力信号が入力される減算回路
   と、 該減算回路の出力を所定のサンプリング周期で積分する
   積分回路と、 該積分回路の出力を閾値処理してパルス密度変調バイナ
   リデータを生成する閾値処理回路と、 該閾値処理回路の出力を前記サンプリング周期でサンプ
   リングして、各サンプリング値のレベルをデジタルフィ
   ードバック信号に変換するアナログ・デジタルコンバー
   タと、を備え、 前記減算回路は、前記デジタル入力信号から前記アナロ
   グ・デジタルコンバータの出力を減算することを特徴と
   するデルタシグマ変調回路。
2. 【請求項２】 前記閾値処理回路の閾値は「０」であ
   り、前記アナログ・デジタルコンバータは、絶対値が符
   号付の前記デジタル入力信号の最大値に等しく、前記閾
   値処理回路の出力が「１」のときに正であり、前記閾値
   処理回路の出力が「０」のときに負であるデジタルフィ
   ードバック信号を出力することを特徴とする請求項１記
   載のデルタシグマ変調回路。
3. 【請求項３】 閾値処理回路の閾値は符号無しの前記デ
   ジタル入力信号の最大値の１／２であり、前記アナログ
   ・デジタルコンバータは、前記閾値処理回路の出力が
   「１」のときに前記デジタル入力信号の最大値に等しい
   デジタルフィードバック信号を出力し、前記閾値処理回
   路の出力が「０」のときに「０」デジタルフィードバッ
   ク信号を出力することを特徴とする請求項１記載のデル
   タシグマ変調回路。
4. 【請求項４】 前記デジタル入力信号に、前記閾値処理
   回路の閾値を加算して、前記減算回路に入力するレベル
   シフト回路を更に備えることを特徴とする請求項３記載
   のデルタシグマ変調回路。
5. 【請求項５】 デジタル入力信号が入力される減算回路
   と、 前記減算回路の出力が入力される加算回路と該加算回路
   の出力が入力され該加算回路の出力を遅延する単純遅延
   素子とを有し前記加算回路は前記減算回路の出力と前記
   単純遅延素子の出力とを加算するものであり前記減算回
   路の出力信号を所定のサンプリング周期で積分する積分
   回路と、 該積分回路の出力を閾値処理してパルス密度変調バイナ
   リデータを生成する閾値処理回路と、 該閾値処理回路の出力を前記サンプリング周期でサンプ
   リングして、各サンプリング値のレベルをデジタルフィ
   ードバック信号に変換するアナログ・デジタルコンバー
   タと、を備え、 前記減算回路は、前記デジタル入力信号から前記アナロ
   グ・デジタルコンバータの出力を減算することを特徴と
   するデルタシグマ変調回路。
6. 【請求項６】 閾値処理回路の閾値は符号無しの前記デ
   ジタル入力信号の最大値であり、前記アナログ・デジタ
   ルコンバータは、前記閾値処理回路の出力が「１」のと
   きに前記デジタル入力信号の最大値の３／２倍のデジタ
   ルフィードバック信号を出力し、前記閾値処理回路の出
   力が「０」のときに前記デジタル入力信号の最大値の１
   ／２倍のデジタルフィードバック信号を出力することを
   特徴とする請求項５記載のデルタシグマ変調回路。
7. 【請求項７】 前記閾値処理回路の閾値、およびアナロ
   グ・デジタルコンバータの出力値を設定することによっ
   て前記デジタル入力信号のダイナミックレンジ及びデジ
   タル・アナログコンバータの変換制御周期を調節する制
   御手段を更に備えることを特徴とする請求項５記載のデ
   ルタシグマ変調回路。
8. 【請求項８】 入力と前記減算回路との間に接続され、
   前記入力と前記減算回路の入力端との接続関係を変える
   ことにより、前記パルス密度変調バイナリデータのダイ
   ナミックレンジ及びデジタル・アナログコンバータの変
   換制御周期を調節するビット接続切替回路を更に備える
   ことを特徴とする請求項５記載のデルタシグマ変調回
   路。
9. 【請求項９】 前記アナログ・デジタルコンバータの出
   力値は前記閾値処理回路の閾値の整数倍の値であること
   を特徴とする請求項１乃至７いずれかに記載のデルタシ
   グマ変調回路。
10. 【請求項１０】 請求項１乃至９いずれかに記載のデル
    タシグマ変調回路と、 該デルタシグマ変調回路の出力に接続され、後続のアナ
    ログ回路の任意の電源電圧と整合させるレベルシフト回
    路と、を備えることを特徴とするデルタシグマ変調型Ｄ
    Ａコンバータ。
11. 【請求項１１】 前記レベルシフト回路の出力に接続さ
    れ、出力する波形を緩やかにするローパスフィルタを更
    に備えることを特徴とする請求項１０記載のデルタシグ
    マ変調型ＤＡコンバータ。