JP2003228348A - 列電極駆動回路及びこれを用いた表示装置 - Google Patents

列電極駆動回路及びこれを用いた表示装置

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JP2003228348A JP2002105744A JP2002105744A JP2003228348A JP 2003228348 A JP2003228348 A JP 2003228348A JP 2002105744 A JP2002105744 A JP 2002105744A JP 2002105744 A JP2002105744 A JP 2002105744A JP 2003228348 A JP2003228348 A JP 2003228348A
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Abstract

(57)【要約】 【課題】 消費電力を削減することのできる列電極駆動
回路及びこれを用いた表示装置を提供する。 【解決手段】 この列電極駆動回路５０は、階調電圧
（Ｖ６３〜Ｖ０）をそれぞれ入力する増幅器（Ａ６３〜
Ａ０）を有する階調電圧生成部２と、画素又は所定表示
単位毎に、増幅器（Ａ６３〜Ａ０）の各出力信号（＃６
３〜＃０）のうちのいずれかをその画素又は表示単位の
階調レベルを示す画像信号に応じて選択し出力する選択
部（３０〜３ｘ）とを有する。階調電圧生成部２は、所
定モードにおいて所定数の所定階調レベルに対応する増
幅器（Ａ１〜Ａ３，…，Ａ５６〜Ａ５ ８，Ａ６０〜Ａ
６２）の電源供給を断としその他の増幅器（Ａ０，
Ａ４，…，Ａ ５５，Ａ５９，Ａ６３）には電源供給を行
い、選択部（３０〜３ｘ）は、所定モードにおいて電源
供給されている増幅器の出力信号のうちのいずれかを選
択する。分圧回路による構成も開示されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、表示装置に関し、
特に多階調表示又は多色表示可能な表示装置に用いられ
る列電極駆動回路に関する。
【０００２】
【従来の技術】例えば液晶表示装置においては、多数の
画素（領域）が表示領域全域にわたりマトリクス状又は
これに等価な配置形態で形成され、これら画素に対応す
る液晶媒体部分にそれぞれ、当該画素情報に応じた電界
を付与するための行及び列電極が設けられている。行電
極は、その表示領域において水平方向に延在する導電体
パターンであり、列電極は、同領域において垂直方向に
延在する導電体パターンである。
【０００３】アクティブマトリクス型液晶表示装置の多
くは、画素毎に各液晶媒体部分を個別に駆動する能動素
子としての例えばＴＦＴ（薄膜トランジスタ）を備えて
おり、行電極が当該ＴＦＴのゲートに、列電極が当該Ｔ
ＦＴのソースに接続される。通常、画像信号の水平走査
期間毎に、所謂走査ラインに対応する当該行電極のうち
の１つが選択され、その選択された行電極にこれに接続
されるＴＦＴ群を同時にアクティブにするゲート電圧が
供給される。一方、当該列電極からは、当該ラインの画
像を表示するために、アクティブにされたＴＦＴ群に当
該ラインの画像に応じたソース電圧（画素情報信号）が
供給される。このように行及び列電極の電圧供給を行う
駆動回路が、それぞれ設けられる。
【０００４】
【発明が解決しようとする課題】列電極駆動回路の典型
的なものの１つに、当該表示装置に要求される種々の階
調レベルに必要な数の階調電圧を生成し、画素情報信号
の各々につき当該画素情報に応じた階調電圧のいずれか
を選択してその選択した階調電圧を個々に対応する列電
極に供給するようにしたものがある。この駆動回路は、
階調電圧全てを増幅器を介して出力するよう構成されて
いる。また、列電極の各々に出力端が接続される増幅器
を備えるタイプの列電極駆動回路もある。
【０００５】本発明者は、前者は、必要な表示階調レベ
ル数が少ない場合にも絶えずその全ての増幅器を稼働す
ることになり、当該増幅器及びその周辺回路に多大な消
費電力をかけてしまう傾向にあることに気づいた。ま
た、後者においても、表示画像の１ライン分のドット数
に対応する極めて多数の増幅器を絶えず稼働させること
になるので、やはり多大な消費電力が必要となり、今後
の高解像度化によるドット数の増加を考慮すると、益々
消費電力の増大化が進むと予想した。
【０００６】特に最近のエレクトロニクス機器では、表
示機能をこれまでより増して重要視する移動電話などの
携帯機器や着用（ウェラブル）機器が登場し、限られた
バッテリ容量による長時間動作以外にも高い表示性能が
求められる状況が認識されるところである。
【０００７】本発明は、上述した点に鑑みてなされたも
のであり、その目的とするところは、消費電力を削減す
ることのできる列電極駆動回路及びこれを用いた表示装
置を提供することにある。
【０００８】本発明の他の目的は、消費電力を削減し、
限られた電源容量で長時間の動作をさせることのできる
携帯又は着用型機器に好適な駆動回路及びこれを用いた
表示装置を提供することである。
【０００９】本発明のさらに他の目的は、実質的な表示
機能を犠牲にすることなく、省電力化を図ることのでき
る駆動回路及びこれを用いた表示装置を提供することで
ある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様による駆動回路は、階調表示可
能な表示装置の列電極駆動回路であって、漸次レベルシ
フトする値を有する複数の階調電圧をそれぞれ入力する
増幅器を有する階調電圧生成手段と、画素又は所定表示
単位毎に、前記増幅器の各出力信号のうちのいずれかを
当該画素又は表示単位の階調レベルを示す画像信号に応
じて選択し出力する選択手段と、を有し、前記階調電圧
生成手段は、所定モードにおいて前記増幅器のうち所定
数の所定階調レベルに対応する増幅器の電源供給を断と
しその他の増幅器には電源供給を行い、前記選択手段
は、前記所定モードにおいて前記増幅器のうち電源供給
されている増幅器の出力信号のうちのいずれかを選択す
る、列電極駆動回路としている。
【００１１】この態様によれば、当該所定モードにおい
て表示に不要な階調レベルのための階調電圧を出力する
増幅器の電力消費をなくすことが可能となる。また、下
記強制モードのときにも対応することができ、省電力化
を積極的に行うことができて好ましい。また、選択手段
は不稼働となった増幅器と稼働のままの増幅器とに適合
して選択動作するので、適正な階調電圧を選択すること
ができる。なお、ここで言う「画素又は所定表示単位」
は、本発明が複数画素からなるような所定表示単位で画
像を形成するような表示装置のための駆動回路をもカバ
ーしうることを意図したものである。
【００１２】本態様において、前記所定モードは、複数
のサブモードを含み、前記階調電圧生成手段は、サブモ
ード毎に電源供給すべき増幅器が定められているものと
することができる。これは、呈示すべき階調レベルの数
の種類が複数ある場合に適合したものであり、省電力化
のための細やかな制御が可能となる。また、前記所定モ
ードの内容を指定する制御信号を受信する手段を有し、
前記階調電圧生成手段は、前記制御信号に応じて前記増
幅器の電源供給を制御するようにすることもできる。
【００１３】また、電源供給すべき増幅器に入力する特
定階調電圧は、最大階調電圧値から最小階調電圧値まで
の電圧範囲において前記所定モードに準じて選抜された
階調電圧値が割り当てられるものとすることができる。
ここでは、前記特定階調電圧は、最大階調電圧及び／又
は最小階調電圧を含むようにするのが好ましい。これに
より、少数階調レベルの表示モードに移行しても規定の
階調電圧範囲を有効活用することが可能となる。特に、
最大階調電圧及び最小階調電圧の双方を特定階調電圧に
採用した場合は最大限に活用され、少数階調レベルの表
示モード時に表示品質の低下を極力抑えることができ
る。
【００１４】どちらか一方を採用した場合には構成上有
利になることもある。前記特定階調電圧は、前記電圧範
囲において略等間隔で漸次順位付けされた階調電圧値が
割り当てられるものとすることができるが、補正特性の
ある形で敢えて不均等の間隔で順位付けがなされる場合
もある。
【００１５】他方、前記所定モードにおいて入力画像信
号に係るビット列を基に当該所定モードにより指定され
る呈示すべき階調レベルを表す規定ビット数のビット列
を形成するデータ処理を行うデータ処理手段をさらに有
し、前記選択手段は、前記データ処理手段により得られ
る新たなビット列による入力データに応じて選択状態を
決定し、前記階調電圧生成手段は、前記所定モードにお
いて、当該新たなビット列により指定することの可能な
階調レベルに対応する階調電圧を入力とする増幅器を当
該電源供給すべき増幅器としている、ことを特徴とする
列電極駆動回路とすることができる。このようなデータ
処理及びこれに対応する構成によれば、呈示すべき階調
レベル数に合わせて画像信号データビット数が変わって
も、当該選択手段の選択態様を同じにしたままで当該階
調電圧生成手段の有効出力を適正に選択することができ
る。或いは後述する強制モードが指定されたときにこれ
に合致しないデータビット数の画像信号が入力されてい
ても、同様に適正な選択がなされる。ここで、前記デー
タ処理手段は、入力画像信号に係るビット列の上位の少
なくとも１ビットの内容を下位ビットに用いて前記規定
ビット数のビット列を形成するものとしたり、前記デー
タ処理手段は、少なくとも１ビットの固定値を下位ビッ
トに用いて前記規定ビット数のビット列を形成するもの
としたりすることができる。より好ましいのは、前記デ
ータ処理手段は、最大階調電圧及び／又は最小階調電圧
を指定することのできる値を有しうるよう前記規定ビッ
ト数のビット列を形成するものとすることである。これ
により、規定の階調電圧範囲の有効利用を実現すること
ができるのである。
【００１６】また、上記目的を達成するために、本発明
の第２の態様による駆動回路は、階調表示可能な表示装
置の列電極駆動回路であって、漸次レベルシフトする値
を有する複数の階調電圧をそれぞれ中継する増幅器と当
該増幅器の出力に接続されその出力電圧を分圧して逓減
された階調電圧を生成する分圧回路とを有する階調電圧
生成手段と、画素又は所定表示単位毎に、前記階調電圧
のうちのいずれかを当該画素又は表示単位の階調レベル
を示す画像信号に応じて選択し出力する選択手段と、を
有し、前記階調電圧生成手段は、所定モードにおいて前
記階調電圧のうち所定数の所定階調レベルに対応する階
調電圧を生成する分圧回路を当該増幅器の出力から電気
的に分離し又はその分圧作用による当該増幅器の出力電
流供給を略不能にさせることにより当該分圧回路に無効
出力させ、前記選択手段は、前記所定モードにおいて前
記階調電圧のうち有効出力されている階調電圧のうちの
いずれかを選択する、列電極駆動回路としている。この
態様によっても、当該所定モードにおいて表示に不要な
階調レベルのための階調電圧を出力するための分圧回路
における消費電力が削減される。
【００１７】なお、この態様において、前記分圧回路
は、高電位が付される第１の接続端と低電位が付される
第２の接続端とを有しかつこれら第１及び第２の接続端
の電位差について分圧をなし、これら接続端は、前記増
幅器の出力ライン間に結合され、当該接続端の少なくと
も一方は、当該出力ライン間の導通経路を開閉させるス
イッチ回路を介して当該出力ラインに結合され、前記分
圧回路の無効出力時には、前記スイッチ回路により当該
経路を開放する制御が行われるものとすることができ、
階調電圧生成手段が分圧作用による増幅器の出力電流供
給を略不能にさせる場合は、前記分圧回路は、高電位が
付される第１の接続端と低電位が付される第２の接続端
とを有しかつこれら第１及び第２の接続端の電位差につ
いて分圧をなし、これら接続端は、前記増幅器の出力ラ
イン間に結合され、当該接続端の一方のみが、当該出力
ライン間の導通経路を開閉させるスイッチ回路を介して
当該出力ラインに結合され、前記分圧回路の無効出力時
には、前記スイッチ回路により当該経路を開放する制御
が行われるものとすることにより、強制モード又はこれ
と同じ階調呈示をなす表示モードのときに選択手段の選
択態様を変えなくとも適正に所望の階調電圧を出力させ
ることができる。すなわち、かかる無効出力時には、分
圧出力端は当該分圧回路の増幅器出力と接続されたまま
の一方の接続端に付された高電位又は低電位とほぼ等し
い電位となるので、分圧出力端に呈するレベルが選択手
段により選ばれても、その一方接続端の電位に対応する
（分圧されていない）特定の階調電圧が選択されること
になる。これにより簡単に強制モード及びこれに等価な
モードを実現することができる。
【００１８】本態様にも、上述した特徴と同様に、前記
所定モードは、複数のサブモードを含み、前記階調電圧
生成手段は、サブモード毎に有効出力させるべき分圧回
路が定められている点や、前記所定モードの内容を指定
する制御信号を受信する手段を有し、前記階調電圧生成
手段は、前記制御信号に応じて前記分圧回路を無効／有
効出力させるための制御を行う点、有効出力させるべき
特定階調電圧は、最大階調電圧値から最小階調電圧値ま
での電圧範囲において前記所定モードに準じて選抜され
た階調電圧値が割り当てられる点、前記特定階調電圧
は、最大階調電圧及び／又は最小階調電圧を含む点、前
記特定階調電圧は、前記電圧範囲において略等間隔で漸
次順位付けされた階調電圧値が割り当てられる点、前記
所定モードにおいて入力画像信号に係るビット列を基に
当該所定モードにより指定される呈示すべき階調レベル
を表す規定ビット数のビット列を形成するデータ処理を
行うデータ処理手段をさらに有し、前記選択手段は、前
記データ処理手段により得られる新たなビット列による
入力データに応じて選択状態を決定し、前記階調電圧生
成手段は、前記所定モードにおいて、当該新たなビット
列により指定することの可能な階調レベルに対応する階
調電圧を当該有効出力させるべき階調電圧としている
点、前記データ処理手段は、入力画像信号に係るビット
列の上位の少なくとも１ビットの内容を下位ビットに用
いて前記規定ビット数のビット列を形成する点、前記デ
ータ処理手段は、少なくとも１ビットの固定値を下位ビ
ットに用いて前記規定ビット数のビット列を形成する
点、前記データ処理手段は、最大階調電圧及び／又は最
小階調電圧を指定することのできる値を有しうるよう前
記規定ビット数のビット列を形成する点、といった特徴
を加味させることができる。そして各特徴に特有の効果
を期待することができる。
【００１９】上記第１及び第２の態様においては、前記
所定モードは、最大階調レベル数よりも少ない数の階調
レベルを呈示すべき少なくとも１つのモードであること
としたり、前記所定モードは、表示動作に必要な数の階
調レベルを呈示すべきモードと、強制的に指定される階
調レベルを呈示すべきモードとを含むものとして実現で
きる。また、前記階調電圧生成手段の出力は、他に増幅
器を介さずに前記選択手段に供給され、前記選択手段も
他に増幅器を介さずにその選択出力をなすようにするこ
とにより、さらに電力削減効果を増進させることができ
る。
【００２０】本発明はまた、上述したような駆動回路を
用いた表示装置を提供するものでもある。適用される表
示装置が携帯電話のような機器である場合、通話動作の
如き主たる動作モードではなく通話動作を待機するよう
なモードにあるか否か又はその待機の状態に応じて当該
所定モードの内容すなわちその表示階調数を決めるよう
にする形態とすることができる。待機モードでは、ユー
ザはその表示性能についてあまり重要視しないのが普通
である。したがって、このようなモードにおいて、表示
階調数を減らすことは実質的に表示性能を落としたこと
にはならず、このような側面と相俟って上述したような
駆動回路の消費電力の削減を図ることは極めて好都合と
なるのである。
【００２１】
【発明の実施の形態】以下、本発明の実施例を、添付図
面を参照して詳細に説明する。
【００２２】図１は、本発明の一実施例による液晶表示
装置におけるマトリクス駆動回路の概略的構成を示して
いる。
【００２３】図１において、このマトリクス駆動回路１
０は、所定の表示領域内に画素駆動用の能動素子として
例えば電界効果型の薄膜トランジスタ（ＴＦＴ）２１が
各画素に対応して配置されたアクティブマトリクス型液
晶表示（ＬＣＤ）装置の表示パネル２０を駆動するよう
に構成されている。
【００２４】表示パネル２０において、ＴＦＴ２１はＹ
行Ｘ列のマトリクス状に配列され、ＴＦＴ２１のゲート
電極は、行毎に当該表示領域を水平方向に平行に走るゲ
ートバスラインに接続され、ＴＦＴ２１のソース電極
は、列毎に当該表示領域を垂直方向に平行に走るソース
バスラインに接続される。ＴＦＴ２１のドレイン電極
は、個々に画素電極２３に接続され、基本的にはこの画
素電極２３によって個々の画素領域が画定される。
【００２５】表示パネル２０はさらに、当該画素電極に
対向し間隙をもって配される共通電極２５を備えてい
る。かかる間隙には、図示せぬ液晶媒体が封入されてお
り、共通電極２５は、ここでは当該表示領域の全域にわ
たり延在している。ＴＦＴ２１は、ゲートバスラインを
通じて供給されるゲート制御信号により行毎に選択的に
オンとなる一方、オンとされたＴＦＴに対してソースバ
スラインを通じて供給される画素電圧又は画素（情報）
信号たるソース信号のレベルにより当該画素情報に応じ
た駆動状態にさせられる。画素電極２３には、かかる駆
動状態に応じた電位がそのドレイン電極により与えられ
る。この付与された画素電極電位と共通電極２５に供給
される電圧レベルとの差によって定まる強度の電界によ
り、液晶媒体の配向が画素電極毎に制御される。よって
液晶媒体は、画素毎にその画素情報に応じて図示せぬバ
ックライトシステムからの背面照射光や正面側からの外
光（又はフロントライトシステムからの入射光）を変調
することができる。かかる液晶表示パネルの他の詳細な
構成及び動作については、種々様々な文献で周知である
ので、これらの文献に委ねここではこれ以上の説明はし
ないものとする。
【００２６】駆動回路１０は、主に、信号制御部３０
と、基準電圧生成部４０と、列駆動手段としてのソース
ドライバ５０と、行駆動手段としてのゲートドライバ６
０とを備えている。
【００２７】信号制御部３０は、図示せぬ信号供給手段
からの赤（Ｒ），緑（Ｇ）及び青（Ｂ）用の各画像デー
タ信号“data”、ドットクロック信号ＣＬＫ並びに水平
及び垂直同期信号を含む同期信号ＳＹＮＣを受信する。
信号制御部３０は、受信した画像データ信号をクロック
信号ＣＬＫ及び同期信号ＳＹＮＣのタイミングに基づい
て表示パネル２０に適正な画像データ信号“data′”を
生成しこれをソースドライバ５０に転送する。また、信
号制御部３０は、クロック信号ＣＬＫ及び同期信号ＳＹ
ＮＣに基づいて、ソースドライバ５０を同期動作させる
制御信号Ｓｔと、ゲートドライバ６０を制御するための
制御信号Ｇｃとを生成する。
【００２８】電圧生成部４０は、図示せぬ電源系からの
供給電圧Ｖに基づいて、ソースドライバ５０及びゲート
ドライバ６０に必要な電源電圧を生成し供給する。電圧
生成部４０はまた、供給電圧Ｖに基づいて、表示パネル
２０における共通電極２５に適正な電圧信号Ｖcomを生
成し供給する。
【００２９】ソースドライバ５０は、Ｒ，Ｇ，Ｂの画像
データ信号各々についてのディジタル−アナログ変換器
を有しており、各色の画像データ信号は水平走査期間毎
にアナログ変換され、１つの水平走査期間において表示
すべき画素情報片群（すなわち１ライン分の画素情報）
を担う画素信号群が各色につき生成される。これら画素
信号は、各々が所定表示単位としての少なくとも１つの
画素についての階調レベルを示す画像信号に相当するも
のであって、１の水平走査期間の始まりから次の水平走
査期間が到来するまで保持されるとともに、個々に対応
するソースバスラインに供給される。なお、ソースドラ
イバ５０に供給される制御信号Ｓｔが、アナログ変換や
ソースバスラインへの電圧供給等の表示動作における水
平走査期間等のタイミングを定める基礎となっている。
【００３０】ゲートドライバ６０は、信号制御部３０か
らの制御信号Ｇｃに応じて、表示パネル２０におけるゲ
ートバスラインを選択的にアクティブにし、例えば所定
の高電圧をバスラインに順次選択的に供給する。アクテ
ィブにされたゲートバスラインは、それに接続される各
ＴＦＴをオン状態にする一方、これらのＴＦＴのソース
には上記画素信号が供給されるので、各ＴＦＴは、画素
情報に応じた電位をそのドレイン及び画素電極を介して
対応の液晶媒体部分に付与しもってその媒体部分の電界
及び分子配向状態を定めることになる。かくして当該ラ
イン又は行の画素群全部が同時に上記１ライン分の画素
情報に応じて光学変調されることになる。
【００３１】なお、ソースドライバ５０及びゲートドラ
イバ６０の制御並びに共通電圧信号Ｖcomにより表示パ
ネル２０は実際には所謂交流駆動されるが、説明を簡明
とするためにここではその点については言及しないもの
とする。但し本実施例は、こうした交流駆動の形態を排
除するものではないことに留意すべきである。
【００３２】次に、ソースドライバ５０の構成を説明す
る。
【００３３】図２は、ソースドライバ５０の概略的な構
成を機能ブロック図にて示しており、電圧生成部４０か
らの供給電圧ＶＳ，ＶＰは、階調電圧生成回路２に供給
される。階調電圧生成回路２は、当該表示パネルが必要
とする最大数（本例では６４）の階調電圧（以下、＃０
〜＃６３と表記する）を生成するものであり、詳細は後
述する。階調電圧生成回路２にはまた、表示に際し呈示
すべき階調レベル数（すなわち現表示動作に必要とされ
ている階調レベル数）に応じた動作モード信号としての
制御信号４ｓも供給されている。階調電圧生成回路２に
はさらに、現表示動作とは無関係に強制的に呈示すべき
ものとされる階調レベル数に応じた強制モード信号とし
ての制御信号４ｆが供給されている。
【００３４】階調電圧生成回路２から出力された階調電
圧＃０，＃１，…，＃６３は、データ解読及び電圧選択
回路（以下、解読選択回路と略称する）３０，３１，
…，３ｘの各入力端に供給される。ここで、ｘは、表示
パネル２０の列電極の数である。解読選択回路３０，３
１，…，３ｘにはまた、データ変換回路１からのいわゆ
るシリアル−パラレル変換された画像データ信号がそれ
ぞれの選択制御信号として供給される。解読選択回路
は、この選択制御信号に応じて階調電圧のうちのいずれ
か１つを選択し、その選択した電圧を対応する列電極に
供給する。
【００３５】データ変換回路（Ｓ／Ｐ）１は、入力画像
データ信号“data′”をシリアルで受信し取り込む一方
で、これを水平走査周期毎にパラレルで出力する機能を
有する。より詳しくは、図３に示されるように、当該入
力画像データ信号は、本例ではブロック各々が所定表示
単位、ここでは１つの画素の情報として６ビットからな
る画素データブロックＤ０，Ｄ１，Ｄ２，…，Ｄｘ（ｘ
は、１ラインにおける当該所定表示単位の数又は表示パ
ネル２０の列電極の数に対応する）の群が時系列上連続
的に順次到来する形態を有し、データ変換回路１は、こ
の画素データブロック群を、タイミング信号Ｓｔに基づ
いて、水平走査周期（Ｈ）毎に保持するとともに１水平
走査周期分の画素データブロックの各々を同時に更新出
力する。したがって、６ビットの画素データブロックＤ
０，Ｄ１，Ｄ２，…，Ｄｘは、図３に「Ｓ／Ｐ１の出
力」として示されるように、同時にすなわち並列に解読
選択回路３０，３１，３２，…，３ｘに対してそれぞれ
出力されることになる。
【００３６】解読選択回路の各々は、かかる６ビット画
素データブロックの並列出力に応じて、対応する階調電
圧を選択する。１つの画素データブロックがここでは、
６４種類の情報のいずれかを表すので、解読選択回路
は、その情報を解読し当該解読結果に対応した階調電圧
＃０，＃１，…，＃６３のいずれかを選択することが可
能である。かかる解読及び選択の態様は、後述される。
【００３７】かくして画像データ信号“data′”に応じ
た階調電圧が、水平走査周期毎に更新されながら列電極
に線順次にて供給されることになる。
【００３８】図４は、階調電圧生成回路２の内部構成を
概略的に示している。
【００３９】図４において、（前段）電圧生成部４０
（図１参照）からの階調基礎電圧Ｖｓは、給電点と接地
点との間に形成される抵抗素子Ｒ０〜Ｒ６３の直列回路
に基づく分圧回路により分圧される。図に示されるよう
に、これら分圧抵抗素子の共通接続点及び接地点からは
タップ出力がなされ、この出力各々から分圧電圧Ｖ０〜
Ｖ６３が得られる。これら分圧電圧は、個々にバッファ
増幅器Ａ０ないしＡ６３の入力になる。これら増幅器
は、列電極とのインピーダンス整合をとりつつ入力の分
圧電圧に所定の増幅作用（本例では入出力比で１．０）
を施すものであり、階調電圧＃０，＃１，…，＃６３と
して列電極への出力を提供する。
【００４０】階調電圧生成回路２における本実施例の特
徴は、これら増幅器のうちの所定の幾つかは、特定増幅
器を担い電圧生成部４０からのアンプ電源電圧ＶＰが供
給される形態が固定とされている一方で、残りの増幅器
は、所定の省略対象階調レベルに対応する遮断可能増幅
器たる不特定増幅器を担い電源電圧ＶＰが選択的に供給
される点にある。図４から分かるように、特定増幅器Ａ
０，Ａ４，…，Ａ５５，Ａ５９，Ａ６３は、電源ライン
の接続が固定であり、その他の不特定増幅器Ａ １〜
Ａ３，…，Ａ５６〜Ａ５８，Ａ６０〜Ａ６２は、個々に
スイッチ回路ＳＷ１〜ＳＷ３，…，ＳＷ５６〜Ｓ
Ｗ５８，ＳＷ６０〜ＳＷ６２を介して電源ラインと接続
される。そして、これらのスイッチ回路は、共通の制御
信号Ｃ０によりオンオフ制御される構成を有している。
この制御信号Ｃ０は、上記動作モード信号４ｓと上記強
制モード信号４ｆの反転ゲート２００による反転出力と
の論理和をとるＯＲゲート２０１の出力から得られる。
【００４１】本例においては電源供給が固定された特定
増幅器の数は１６個であり、電圧Ｖ ０からＶ６３までの
電圧範囲において略均等の間隔で順位付けされた分圧電
圧（特定階調電圧）Ｖ０，Ｖ４，…，Ｖ５５，Ｖ５９，
Ｖ６３を入力とする増幅器が選定されている。他方、選
択的電源供給がなされるのは、残り４８個の不特定増幅
器であり、当該電圧範囲において特定階調電圧間の省略
対象の階調レベルに対応する中間値を呈する分圧電圧
（不特定階調電圧又は中間階調電圧）Ｖ１〜Ｖ３，…，
Ｖ５６〜Ｖ５８，Ｖ６０〜Ｖ６２を入力とする増幅器と
なっている。
【００４２】［６４階調表示］この階調電圧生成回路２
において、強制モード信号４ｆが強制モードを示さず低
レベルであるときに表示動作において指定されている階
調数が表示パネル２０の最大階調数である６４である場
合には、これに対応する状態（ここでは高レベル）を呈
する制御信号４ｓによって制御信号Ｃ０がアクティブと
なり選択的電源供給型増幅器に付設されたスイッチ回路
がオンとされる。これにより、階調電圧生成回路の全て
の増幅器が稼働し、全階調電圧すなわち、階調電圧＃
０，＃４，…，＃５５，＃５９，＃６３だけでなく、電
圧Ｖ１〜Ｖ３，…，Ｖ５６〜Ｖ５８，Ｖ６０〜Ｖ６２に
基づいた階調電圧＃１〜＃３，…，＃５６〜＃５８，＃
６０〜＃６２も有効に出力されることになる。
【００４３】［１６階調表示］他方、強制モード信号４
ｆが強制モードを示さず低レベルであるときに表示動作
において指定される階調数が１６である場合には、これ
に対応する状態（ここでは低レベル）を呈する制御信号
４ｓによって制御信号Ｃ０が非アクティブとなり選択的
電源供給型増幅器に付設されたスイッチ回路がオフとさ
れる。これにより、当該増幅器は電気的に断とされ（当
該階調電圧ラインは開放状態に等しい状態にされ）、永
続的電源供給型増幅器Ａ０，Ａ４，…，Ａ５５，
Ａ５９，Ａ６３のみが稼働する。したがって、特定の１
６個の階調電圧＃０，＃４，…，＃５５，＃５９，＃６
３だけが有効な出力を呈することとなる。
【００４４】強制モード信号４ｆが強制モードを示し高
レベルであるときは、表示動作において指定されている
階調数に拘わらず制御信号Ｃ０が非アクティブとなりス
イッチ回路がオフとされるので、当該特定の１６階調電
圧のみが同様に有効出力される。
【００４５】このような構成の階調電圧生成回路２を擁
して、またこれと解読選択回路３０〜３ｘとの共働動作
によって、図２に示されるソースドライバ５０は、次の
ような特有の動作をなす。
【００４６】通常の６４階調表示の場合、画素データ信
号“data′”は１画素当たり６ビット全て有効の形態で
到来する。このとき１つの画素データブロックＤｎの形
式は、図５のように表すことができる。すなわちＬＳＢ
からＭＳＢまで、それぞれ任意の２進数値を有する
Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５の６ビットが順次
配される形態を採る。また、図５にさらに詳しい一例が
示されているように、これらのビットの採りうる値と階
調電圧との関係が規定される。本例では、当該ビット列
が示す２進数の値をそのまま階調電圧の順位番号として
いる。
【００４７】上述したように、６４階調表示の場合は、
階調電圧生成回路２における全ての増幅器が稼働され全
ての階調電圧が有効に出力され解読選択回路３０〜３ｘ
に供給される。これに対して、解読選択回路３０〜３ｘ
も、図５に示される関係に基づき、画素データブロック
Ｄｎをデコードしその内容に対応するものは何かを判定
して、供給された階調電圧＃０〜＃６３のいずれかを選
択する。１水平走査期間分の全画素データブロックは６
４種類全ての階調電圧を指定しうるので、全ての階調電
圧が有効に出力されるとともにこれらの内からいずれか
１つを列電極毎に選択することにより、毎画素６ビット
形式の画像データのフルの階調表示が実現されるのであ
る。
【００４８】これとは異なり通常の１６階調表示の場合
は、画素データ信号“data′”は、図６の上段に示され
るような１画素当たり４ビット有効の形態で到来する。
このとき１つの画素データブロックＤｎの形式は、図６
の中段に示されるようなものとすることができる。本例
では、上記６４階調表示時のブロック形式を基本的に崩
さずに、当該ブロック内ＭＳＢ側からそれぞれ任意の２
進数値を有するＱ３，Ｑ２，Ｑ１，Ｑ０の４ビットが順
次配されるとともに同ブロック内ＬＳＢ側２ビット位置
には当該ビット列の最上位側２ビットＱ３，Ｑ２が順に
繰り返される形態を採る（上位ビット再配置形式）。図
６の下段は、この形態のさらなる詳細を示しており、こ
れらのビットの採りうる値と階調電圧との関係が規定さ
れる。
【００４９】他方、強制的１６階調表示の場合は、画素
データ信号“data′”は、図７の上段に示されるような
１画素当たり６ビット全て有効の形態で到来することも
ある。このとき１つの画素データブロックＤｎの形式
は、図７の中段に示されるようなものとすることができ
る。本例では、上記６４階調表示時のブロック形式を基
本的に崩さずに、当該ブロック内ＭＳＢ側からそれぞれ
任意の２進数値を有するＱ５，Ｑ４，Ｑ３，Ｑ２の４ビ
ットが順次配されるとともに同ブロック内ＬＳＢ側２ビ
ット位置には元の２ビットＱ１，Ｑ０に代えて当該元の
ビット列の最上位側の２ビットＱ５，Ｑ４が順に繰り返
される形態を採る（上位ビット再配置形式）。図７の下
段は、この形態のさらなる詳細を示しており、これらの
ビットの採りうる値と階調電圧との関係が規定される。
【００５０】強制的１６階調表示の場合において、画素
データ信号“data′”が図６の上段に示されるような１
画素当たり４ビット有効の形態で到来するときは、上述
した通常の１６階調表示の場合と同様に上位Ｑ３，Ｑ２
の２ビットが下位ビットにコピーされる。
【００５１】結果的に、６ビットデータ入力の場合も４
ビットデータ入力の場合も、同じ１６階調電圧を指定す
ることができる。
【００５２】上述したように、通常／強制１６階調表示
の場合は、階調電圧生成回路２における一部の増幅器Ａ
０，Ａ４，…，Ａ５５，Ａ５９，Ａ６３のみが稼働され
１６種類に限定された階調電圧＃０，＃４，＃８，＃１
２，＃１７，＃２１，＃２５，＃２９，＃３４，＃３
８，＃４２，＃４６，＃５１，＃５５，＃５９，＃６３
だけが有効に出力され解読選択回路に供給される。これ
に対して、解読選択回路３０〜３ｘも、図６及び図７に
示される関係に基づき、画素データブロックＤｎをデコ
ードしその内容に対応するものは何かを判定して、供給
された階調電圧＃０，＃４，＃８，＃１２，＃１７，＃
２１，＃２５，＃２９，＃３４，＃３８，＃４２，＃４
６，＃５１，＃５５，＃５９，＃６３のうちからいずれ
か１つを選択する。１水平走査期間分の全画素データブ
ロックでもこれら１６種類に限ってしか階調電圧を指定
し得ないので、これらの内からいずれか１つを列電極毎
に選択することにより、毎画素４ビット形式の画像デー
タの階調表示が適正に実現されるのである。
【００５３】以上説明したようなソースドライバ５０に
よれば、少ない階調数の表示モードのときには、不要な
階調電圧を出力する増幅器を電気的に断とすることがで
きるので、消費電力が削減されることになる。このよう
な効果は、表示すべき中間調の数が変わりうる表示機器
に顕著となる。例えば、携帯電話を代表とする所謂モバ
イル又はウェラブル機器においては、ユーザが当該機器
を操作する機会はそれほど多くなく、むしろ待機動作す
る時間が圧倒的に長いものである。また、このような機
器では、高い表示品質を要求する動作モードから単にツ
ートーン表示で済む動作モードまでバリエーションに富
む機能性を有することが多い。したがって、このような
待機動作や少数中間調表示モードにおいて、無駄な電力
を省くことは実際の動作に適合し合理的でありまた実際
の動作等に何ら犠牲を強いることがなく、極めて好まし
いのである。
【００５４】なお、図６及び図７に示されるビット列と
階調電圧との関係から分かるように、この１６階調表示
時においても、６４階調時と同様に最小階調電圧の＃０
と最大階調電圧の＃６３とが用いられる。そして、この
最小階調電圧と最大階調電圧との間において略均等に順
位づけされるような階調電圧が選ばれる。本実施例で
は、このような階調電圧の選択（順位付け）を上述した
上位２ビット再配置形式にて実現している。このような
形式を採ることにより、階調電圧の最大値と最小値との
双方を使うことができ当該階調電圧範囲の全域を無駄な
く存分に活用することができるとともに、その電圧範囲
において略等しい間隔で順位づけられた階調電圧を簡単
に選択することができる。
【００５５】本実施例においては、上位２ビット再配置
形式にて１６階調表示時の階調電圧を選定したが、これ
以外の選定法もある。図８は、かかる変形選定法による
階調電圧生成回路２′の構成を示しており、図４と同等
部分には同一の符号が付されている。
【００５６】図８において図４の構成と異なるのは、最
大電圧Ｖ６３を固定出力するように増幅器Ａ６３が絶え
ず給電される増幅器として選ばれ、これを基準にして４
つの電圧ライン毎に絶えず給電される増幅器が選ばれて
いる点である。この点は、図９及び図１０を参照すると
明瞭になる。
【００５７】図９及び図１０は、図６及び図７と同様
に、画素データブロックＤｎの形式とともに、選定され
る階調電圧及び解読選択回路のデコード規則例を示して
いる。図９では、同じく上記６４階調表示時のブロック
形式を基本的に崩さずに、当該ブロック内ＭＳＢ側から
それぞれ任意の２進数値を有するＱ３，Ｑ２，Ｑ１，Ｑ
０の４ビットが順次配されるとともに同ブロック内ＬＳ
Ｂ側２ビット位置には固定値“１１”が割り当てられる
形態を採る（最大値基準下位ビット固定形式）。図１０
は、強制的１６階調表示の場合において入力画素データ
ブロックとしてＱ ５，Ｑ４，Ｑ３，Ｑ２，Ｑ１，Ｑ０の
６ビットが供給されたときに行われるデータ処理を示し
ており、元の上位ビット列Ｑ５，Ｑ４，Ｑ３，Ｑ２はそ
のままにし、その下位側ビット列Ｑ１，Ｑ０の代わりに
固定値“１１”を割り当てるようにしている（同じく最
大値基準下位ビット固定形式）。
【００５８】これによれば、当該上位４ビット列が最大
値を示したときには６ビットブロックで最大値を示すこ
とになる一方、当該上位４ビット列が最小値を示しても
６ビットブロックで最小値を示さないことになる。また
図６及び図７における場合と同様に、強制１６階調表示
のときには、結果として６ビットデータ入力の場合も４
ビットデータ入力の場合も、同じ１６階調電圧を指定す
ることができる。
【００５９】これらの例から分かるように、最大階調電
圧＃６３から下方に丁度４ステップずつ順位が漸減する
階調電圧が選ばれる。図６及び図７の場合と比較するた
めに、図１１を参照されたい。図１１は、全体の階調電
圧範囲（ここでは階調電圧が完全にリニアに変化する例
を挙げている）における階調電圧の順位付けを示したも
のである。黒丸のポイントは図６及び図７の上位２ビッ
ト再配置形式による階調電圧を、白丸のポイントは図９
及び図１０の最大値基準２ビット下位固定形式による階
調電圧を示している。これから分かるように、前者にお
いては、階調電圧範囲の最大値及び最小値の双方が階調
電圧として採用され、その他の階調電圧は当該範囲内に
おいて略均等に位置するものが選ばれる。これに対して
後者においては、当該最大値が階調電圧として採用さ
れ、当該最大値からこれを基準として当該電圧範囲内に
おいて全く均等な間隔で位置するものが、その他の階調
電圧として選ばれる。
【００６０】限られたある一定の電圧範囲を有効に活用
し階調表示のレンジを犠牲にしない（結果としてより豊
富な中間調表現ができる）という点では、前者のものの
方が有利である。但し、適用されるシステムによって
は、前者における上位２ビットの再配置の処理が、当該
処理特有のメモリ機能を必要とするなど構成を複雑化す
る可能性もあり、データ処理の簡素化の点で後者の方法
が有利なときもある。また、後者においては、１６階調
表示時には階調電圧＃０，＃１，＃２の分の中間調表示
が破棄される形とはなるが、最小階調電圧＃３も十分に
低く無視出来るし、また元々６４階調の表示から１６階
調の表示への切り替わりは、表示される中間調が粗くな
ることを意味するので、あまり問題にならないことが多
い。
【００６１】なお、図８による構成に代わるさらなる変
形例として、最小電圧Ｖ０を特定階調電圧として固定出
力するように増幅器Ａ０が絶えず電源供給されるものと
して選ばれ、これを基準にして４つの電圧ライン毎に絶
えず給電されかつ他の特定階調電圧を出力する増幅器が
選ばれるようにしてもよい。
【００６２】図１２は、かかる変形例による階調電圧生
成回路２″の構成を示しており、図４と同等部分には同
一の符号が付されている。
【００６３】図１２においては、最大電圧Ｖ６３ではな
く、最小電圧Ｖ０を固定出力するように増幅器Ａ０が絶
えず給電される増幅器として選ばれ、これを基準にして
４つの電圧ライン毎に絶えず給電される増幅器が選ばれ
ている点である。この点は、図１３及び図１４を参照す
ると明瞭になる。
【００６４】図１３及び図１４は、図６及び図７又は図
９及び図１０と同様に、画素データブロックＤｎの形式
とともに、選定される階調電圧及び解読選択回路のデコ
ード規則例を示している。図１３では、同じく上記６４
階調表示時のブロック形式を基本的に崩さずに、当該ブ
ロック内ＭＳＢ側からそれぞれ任意の２進数値を有する
Ｑ３，Ｑ２，Ｑ１，Ｑ０の４ビットが順次配されるとと
もに同ブロック内ＬＳＢ側２ビット位置には固定値“０
０”が割り当てられる形態を採る（最小値基準下位ビッ
ト固定形式）。図１４は、強制的１６階調表示の場合に
おいて入力画素データブロックとしてＱ５，Ｑ４，
Ｑ３，Ｑ２，Ｑ１，Ｑ０の６ビットが供給されたときに
行われるデータ処理を示しており、元の上位ビット列Ｑ
５，Ｑ４，Ｑ ３，Ｑ２はそのままにし、その下位側ビッ
ト列Ｑ１，Ｑ０の代わりに今度は固定値“００”を割り
当てるようにしている（同じく最小値基準下位ビット固
定形式）。
【００６５】これによれば、当該上位４ビット列が最小
値を示したときには６ビットブロックで最小値を示すこ
とになる一方、当該上位４ビット列が最大値を示しても
６ビットブロックで最大値を示さないことになる。また
先の各例と同様に、強制１６階調表示のときには、結果
として６ビットデータ入力の場合も４ビットデータ入力
の場合も、同じ１６階調電圧の指定をすることができ
る。
【００６６】本例によれば、最小階調電圧＃０から上方
に丁度４ステップずつ順位が漸増する階調電圧が選ばれ
る。図１１を参照すると、図８ないし図１０の場合にお
ける全ての白丸ポイントが当該直線上原点方向に４ステ
ップシフトした形となる。
【００６７】したがって、図８ないし図１０の場合と同
様にデータ処理の簡素化の点での有利性を持つ。また、
１６階調表示時には階調電圧＃６３，＃６２，＃６１の
分の中間調表示が破棄される形とはなるが、本例の最大
階調電圧＃６０も十分に大きいのでこれらを無視出来る
ことなどから十分実用的なものとなる。
【００６８】なお、これまでの説明では下位ビット固定
形式において下位ビットを“１１”，“００”に固定す
る例を述べたが、これ以外の“０１”や“１０”のビッ
トを下位に固定することもできる。すなわち、これら
“０１”，“１０”の下位ビットでは、上述したような
最大値基準も最小値基準も得られないが、当該最大値又
は最小値から若干ずれた値が基準となる形式が提供され
ることになり、１つの基準値を定めて特定階調電圧を等
間隔で選択するという側面では同等であり、同様の作用
効果を奏する。
【００６９】上述した上位ビット再配置形式及び下位ビ
ット固定形式のデータ構成処理は、データ系列“dat
a′”の供給元側に適正な手段を設けて行うようにする
ことができる。
【００７０】図１５は、このような例を示したものであ
り、データ変換回路１の前段にデータ系列“data′”を
入力とするデータ処理回路９を配している。データ処理
回路９は、基本的に、制御信号４ｓ及び４ｆを受信し、
これらに応じて上位ビット再配置形式又は下位ビット固
定形式にて当該入力データ系列“data′”の６ビット又
は４ビット列を処理して常時６ビットの出力データ系列
を生成し、データ変換回路１に転送するようにしてい
る。これによれば、データ変換回路１及び選択回路３０
〜３ｘに本発明による変更を強いることがない、という
利点がある。
【００７１】或いは、選択回路３０〜３０ｘは、そのデ
コード規則自体は不変であるので、当該選択回路の直前
に、例えば制御信号４ｓに応答して４ビットデータ時に
６ビット選択制御信号に対し不足の２ビットを補うメカ
ニズムに切り換える構成を配備して等価なデータ処理を
実現してもよい。
【００７２】図１６は、このような例であって図６及び
図７の上位ビット再配置形式のデータ処理を実現するも
のの一部を示している。ここでは、データ変換回路１の
出力６ビットのうちＬＳＢ側２ビットをそれぞれ一入力
としＭＳＢ側２ビットをそれぞれ他入力とするとともに
上記制御信号Ｃ０を共に制御入力とするセレクタ９１，
９２を設けている。また、選択回路の選択制御入力用上
位４ビット入力は、データ変換回路１の上位４ビット出
力が直接結合される一方、選択制御入力用下位２ビット
入力は、セレクタ９１，９２の出力がそれぞれ供給され
るようにしている。セレクタ９１，９２は、上記制御信
号Ｃ０に応じていずれか一方の入力を選択し出力するこ
とができるので、通常／強制１６階調表示のときにデー
タ変換回路１の出力６ビットのうちＭＳＢ側２ビットを
選択出力し当該上位ビット再配置を達成することができ
る。
【００７３】なお、図１６は１つの選択回路（１つ目の
選択回路３０）についての構成についてのみ示している
が、他の選択回路についても同様の構成が適用される。
また、下位ビット固定形式の場合は、セレクタ９１，９
２の他入力として“１１”ビット等の所定の固定ビット
を入力するようにすればよい。
【００７４】他にも、選択回路を表示階調数の切り替わ
りに伴う階調電圧生成回路２の出力形態の変化に適合さ
せる態様（例えばデータ変換回路１内でのデータ処理な
ど）は幾つも考えられる。
【００７５】図１７は、本発明による他の実施例のソー
スドライバに用いられる階調電圧生成回路２Ａを示して
いる。
【００７６】図１７において、（前段）電圧生成部４０
（図１参照）からの階調基礎電圧Ｖｓは、給電点と接地
点との間に形成される抵抗素子Ｒ６３，Ｒ６２−５９，
Ｒ５ ８−５５，…，Ｒ３−０の直列回路に基づく粗調分
圧回路により分圧される。図１７に示されるように、こ
れら分圧抵抗素子の共通接続点及び接地点からはタップ
出力がなされ、この出力各々から１６個の粗調分圧電圧
（基本階調電圧）Ｖ０，Ｖ４，…，Ｖ５５，Ｖ５９，Ｖ
６３が得られる。これら粗調分圧電圧は、個々に１６個
のバッファ増幅器Ａ０′，Ａ４′，…，Ａ５５′，Ａ
５９′，Ａ６３′の入力になる。これら増幅器は、上述
の例と同様に、対応する列電極とのインピーダンス整合
をとりつつ入力の分圧電圧に所定の増幅作用を施すもの
であり、階調電圧＃０，＃４，…，＃５５，＃５９，＃
６３として出力を提供する。
【００７７】１のバッファ増幅器の出力ラインと次段の
バッファ増幅器の出力ラインとの間には、４つ又は５つ
の抵抗素子による直列回路に基づく微調分圧回路Ｄ
４−０，…，Ｄ５９−５５，Ｄ６３−５９が形成され
る。また、この微調分圧回路の両端は、スイッチ回路Ｓ
Ｗ０，ＳＷ４Ｌ，ＳＷ４Ｈ，…，ＳＷ５５Ｌ，ＳＷ
５５Ｈ，ＳＷ５９Ｌ，ＳＷ５９Ｈ，ＳＷ６３を介して増
幅器の出力ラインと接続されている。各スイッチ回路
は、先の実施例におけるものと同等の制御信号Ｃ０によ
りオンオフ制御される。
【００７８】各スイッチ回路閉成時においては、微調分
圧回路によって、階調電圧＃４，…，＃５５，＃５９，
＃６３が分圧される。図１７に示されるように、微調分
圧回路における分圧抵抗素子の共通接続点からはタップ
出力がなされ、この出力各々から上記粗調分圧電圧間の
値を有する微調分圧電圧（中間階調電圧）＃１〜＃３，
…，＃５６〜＃５８，＃６０〜＃６２が得られる。これ
ら微調分圧電圧は、上記粗調分圧電圧Ｖ０，Ｖ４，…，
Ｖ５５，Ｖ５９，Ｖ６３の出力＃０，＃４，…，＃５
５，＃５９，＃６３とともに列電極に供給される。
【００７９】本実施例においては、所定の１６個の階調
電圧については増幅器の出力を直接列電極に供給し、他
の階調電圧については、当該所定の階調電圧を（さらに
細かく）分圧することにより得るようにするとともに、
当該他の階調電圧が不要なときにはスイッチ回路により
微調分圧回路を電気的にこの階調電圧生成回路から切り
離すようにしている。
【００８０】このような構成によれば、１６階調表示の
ときはスイッチ回路をオフとすることにより、微調分圧
回路が増幅器の負荷にならなくなるので、増幅器は当該
微調分圧回路への電流を供給する必要がなくなる。した
がって、先の実施例と同様に、消費電力の削減効果が発
揮されるのである。
【００８１】なお、本実施例も、先述した上位ビット再
配置形式に基づくものである。すなわち、増幅器を介し
て出力される特定階調電圧は、図６及び図７に示される
順位番号の階調電圧であり、その他の階調電圧は、これ
以外の順位番号に係る微調分圧回路の分圧出力によるも
のとされるのである。
【００８２】また、本実施例の構成を、既述した最大値
基準下位ビット固定形式に基づくものに改変してもよ
い。この改変例による階調電圧生成回路２Ａ′を示した
のが図１８である。図１８の構成は、図９及び図１０に
示した最大値基準下位２ビット固定形式に従うものであ
るが、これに代わって図１３及び図１４に示した最小値
基準下位２ビット固定形式はもとより、他の下位ビット
固定形式に従うようにしてもよく、それらの構成は当業
者にとってはこれまでの説明から自明である。
【００８３】なお、上記実施例においては、動作モード
信号としての制御信号４ｓは、この信号を供給する手段
として例えば外部入力端子を当該駆動回路に設けること
により受信可能である。これによれば、当該表示機器内
のＣＰＵ等から得られ表示階調数に対応する状態を呈す
る信号を導き入れることが可能である。
【００８４】また、強制モード信号としての制御信号４
ｆも、同様の形態で受信可能であり、ユーザが例えば簡
易表示（省電力）モードにすべく入力操作を行ってその
信号状態を決定するようにすることができる。また、当
該表示機器内のＣＰＵ等においてバッテリの充電量が所
定レベル以下であると判断されたときにこの制御信号４
ｆをアクティブにして自動的に強制的簡易表示（省電
力）モードに移行させるようにしてもよい。
【００８５】以上、代表的実施例及びその変形例を説明
したが、本発明は、これだけに限定されることなく種々
改変した実施例が見い出されることは勿論である。例え
ば、階調電圧は図１１のようなものではなく所定の補正
特性を有する値とすることも可能であるし、６４個及び
１６個の階調電圧ではなくこれらとは異なる数の階調電
圧を生成する場合でも本発明は適用可能である。
【００８６】また、２種類の表示モードに限定されず
に、例えば６４階調，３２階調，１６階調，…のそれぞ
れの表示モードについて同様に適正な階調電圧の出力回
路の電気的分離を行うようにしてもよい。この場合、か
かる電気的分離は階層的になされることになる。
【００８７】図１９は、上位ビット再配置形式に準じた
３ビットの画素データによる表示すなわち８階調表示の
際のデータブロックＤｎの構成及び結果として得られる
特定階調電圧の順位番号を示しており、ここでは当該表
示装置における最多の階調レベル数の表示を行わせる６
ビットに足りない分の３ビットに対し、入力の３ビット
全てを割り当てている。図２０は、同じく上位ビット再
配置形式に準じた２ビットの画素データによる表示すな
わち４階調表示の際のデータブロックＤｎの構成及び結
果として得られる特定階調電圧の順位番号を示してお
り、ここでは当該足りない分の４ビットに対し、入力の
２ビットを順次２回繰り返し割り当てている。図２１
は、これも同じく上位ビット再配置形式に準じた１ビッ
トの画素データによる表示すなわち２階調表示の際のデ
ータブロックＤｎの構成及び結果として得られる特定階
調電圧の順位番号を示しており、ここでは当該足りない
分の５ビット全てに対し、入力の１ビットを割り当てて
いる。上位ビット再配置形式だけでなく、各表示モード
について下位ビット固定形式を採用することも可能であ
る。
【００８８】多段階表示に対応する階調電圧生成回路の
具体例を、図２２及び図２３に示す。
【００８９】この構成は、６，４，３及び１ビットの画
素データによる他段階の階調数切換と強制的な省電力表
示モードとに対応するようにしたものである。この構成
はまた、先の図４の構成を拡張させたものであり、上位
ビット再配置形式を採用している。
【００９０】この階調電圧生成回路２ｍにおいては、
６，４，３及び１ビットの画素データによる表示形態に
それぞれ対応してアクティブとなる制御信号Ｃ６，
Ｃ４，Ｃ３及びＣ１と強制表示モードにおいてアクティ
ブとなる制御信号Ｃｘとを用いている。これら制御信号
は図２４に示される表の如く規定される。これによれ
ば、通常表示モードのとき（制御信号Ｃｘが非アクティ
ブのとき）には、呈示すべき階調レベル数に対応して制
御信号Ｃ６，Ｃ４，Ｃ３及びＣ１のいずれかがアクティ
ブ（高レベル）となり、強制表示モードのときは、制御
信号Ｃｘがアクティブ（高レベル）となり、他の制御信
号の状態に拘わらず、呈示させる階調レベルの数を２と
すべきことを示している。
【００９１】このような制御信号に応じて、指定される
表示モードに必要な増幅器のみを稼働させるようにした
のが図２２及び図２３であり、図６，図１９及び図２１
とともに確認されたい。なお、強制モードのときにも選
択回路３０〜３ｘに適切な制御信号を得るべく画素デー
タの処理をするものである。この点は、これまでの記載
から明らかである。
【００９２】かくして呈示すべき階調レベル数が３段階
以上に分かれていても、各段階に応じた（木目細かな）
適切な省電力化を実現することができる。
【００９３】図２２及び図２３の構成に代わるものとし
ては、図２５及び図２６に示されるものがある。
【００９４】この構成は、６，４，３及び１ビットの画
素データによる他段階の階調数切換と強制的な省電力表
示モードとに対応するようにしたものである。この構成
はまた、先の図１７の構成を拡張させたものであり、上
位ビット再配置形式を採用している。
【００９５】この階調電圧生成回路２ｍＡにおいても、
同等の制御信号Ｃ６，Ｃ４，Ｃ３及びＣ１，Ｃｘを用い
ており、当該制御信号に応じて、指定される表示モード
に必要な分圧回路のみに上流側増幅器の出力を供給させ
るようにしている。本例も、図６，図１９及び図２１並
びに図２４とともに確認されたい。
【００９６】上記実施例においては、強制モードのとき
には例えばフルのビット数の画素データが入力しても図
７や図１０、図１４のような処理（多数ビット列の示す
値を間引くようにする処理）を行って選択対象となる階
調レベルの数を減らすとともに階調電圧生成回路におい
ては当該選択対象以外の階調電圧の生成のための回路要
素を電気的に切り離しているが、かかる間引き処理を行
わなくとも適正な省電力化のための強制モードを実現す
ることができる。
【００９７】図２７は、このような強制モードを実現す
る構成を示している。この階調電圧生成回路２Ｂは、図
１７の構成に改変を加えたものに相当する。これによれ
ば、通常表示モードを指定する制御信号４ｓは、ＯＲゲ
ート２０２及びＡＮＤゲート２０３の各一入力とされ、
強制表示モードを指定する制御信号４ｆは、ＯＲゲート
２０２の他入力とされかつ反転ゲート２０４を介してＡ
ＮＤゲート他入力に供給される。ＯＲゲート２０２の出
力は、各微調分圧回路の高電位が付される上流側スイッ
チ回路ＳＷ４Ｌ，…，ＳＷ５５Ｌ，ＳＷ５９Ｌ，ＳＷ
６３の制御入力部に供給される。ＡＮＤゲート２０３の
出力は、各微調分圧回路の低電位が付される下流側スイ
ッチ回路ＳＷ０，ＳＷ４Ｈ，…，ＳＷ５５Ｈ，ＳＷ
５９Ｈの制御入力部に供給される。
【００９８】このような構成により、制御信号４ｆがア
クティブ（高レベル）となったときにはゲート２０２の
出力はアクティブ（高レベル）となって当該上流側スイ
ッチ回路がオンとされるとともに、ゲート２０３の出力
は非アクティブ（低レベル）となり、当該下流側スイッ
チ回路がオフとされる。この状態では、それぞれ分圧回
路として機能しなくなり、上流側スイッチ回路が当該増
幅器出力間の導通経路を閉じてはいるが下流側スイッチ
回路がこれを開放するので、増幅器の出力間において分
圧作用による微調分圧回路を通じた電流が流れない。ま
たこのとき各微調分圧回路の分圧出力端はいずれも、そ
の上流側供給電圧に略等しい電圧を呈することとなる。
これは概して、当該分圧出力端は選択回路３０〜３ｘを
介して当該表示装置の列電極に結合されることになる
が、その列電極を含めた信号系統は負荷として容量成分
が主であり微調分圧回路の分圧抵抗成分は無視できるこ
とに起因する。
【００９９】例えば強制モード時に入力画素データのビ
ット列が“０００００１”である場合を考える。この場
合、該当の選択回路は電圧＃１を選択することになる
が、当該ビット列の値に対応する分圧回路Ｄ４−０にお
いては下流スイッチＳＷ０が開放し上流スイッチＳＷ
４Ｌが閉じた状態となるので、＃１の出力としては、増
幅器Ａ４′の出力が抵抗Ｒ３，Ｒ２，Ｒ１を通じたもの
となる。これに対し該当の選択回路は、上記間引き処理
を行わずデータ“０００００１”に対応する選択を行う
ので、そのまま＃１の出力を選択することとなる。しか
しながら、この出力＃１は、選択回路を介し表示領域に
おいて非常に長く延在する列電極と結合するので、上述
したような状態の負荷を伴うことになり、実質的に抵抗
Ｒ３，Ｒ２，Ｒ１が分圧回路を形成せず、増幅器Ａ４′
の出力電圧とほぼ同じ値の電圧が＃１の電圧となる。図
２７の矢印（ｉ）が指す部分図はこの様子を表したもの
である。同様にして、＃２や＃３の電圧が選択されたと
きも増幅器Ａ４′の出力電圧とほぼ同じ値の電圧が出力
されることになる。
【０１００】したがって、選択回路は、データ“０００
０１０”（＃４に対応）のときだけでなく“０００００
１” （＃１に対応），“００００１０” （＃２に対
応），“００００１１” （＃３に対応）のときにも＃
４の特定階調電圧を出力することになる。他の微調分圧
回路においても同様に上流側の特定階調電圧が分圧出力
とされる。よって、上述したような間引き処理に拠らず
に適正な強制表示モードが達成されるのである。
【０１０１】なお、強制モードに限らず、通常の４ビッ
ト表示モードにおいて同様のスイッチ制御を行い選択回
路側の間引き処理を省略するようにしてもよい。このよ
うな改変例は、図２８及び図２９に示される。
【０１０２】図２８は上流側スイッチ回路のみを設けた
一例の階調電圧生成回路２Ｃを示し、図２９は下流側ス
イッチ回路のみを設けた他の例の階調電圧生成回路２Ｄ
を示している。当該一例によれば、強制モード時及び通
常４ビット表示モード時のいずれにおいても当該上流側
スイッチ回路が開となり、各分圧回路に付される低電位
がほぼ等しくその分圧出力端に呈されることになる。当
該他の例によれば、強制モード時及び通常４ビット表示
モード時のいずれにおいても当該下流側スイッチ回路が
開となり、各分圧回路に付される高電位がほぼ等しくそ
の分圧出力端に呈されることになる。そしてどちらの例
においても間引き処理を必要としないで済むことになる
のである。
【０１０３】なお、このように分圧出力端を上側か又は
下側の特定階調電圧にする特徴は、図１８の構成や図２
５及び図２６の構成などにも適用可能であることは勿論
である。
【０１０４】また、これまでは、階調電圧の順位づけを
等間隔でなす趣旨のみ説明したが、必ずしもこれに限ら
ない。ここで述べた「略等間隔」の程度は幅広く解釈さ
れるべきである。
【０１０５】また、上述においては、列電極に対して行
毎にすなわち線順次にて画素信号を更新出力する例を挙
げたが、これに限定されることなく、画素又は所定表示
単位毎にすなわち点順次にて画素信号を更新出力する形
態に改変することも可能である。例えばＬＴＰＳ（低温
ポリシリコン）系のＴＦＴが形成される表示パネルにお
けるソースドライバの一部又はこれに結合する付帯回路
において、図３の「Ｓ／Ｐ１の入力」に示されるような
画素情報片の列として供給される形式のシリアル入力に
同期又は応答して同じく画素情報片の列の形式でシリア
ル出力をなし列電極を列順次に駆動するようにしてもよ
いことは勿論である。この場合、データ変換回路１は不
要となる場合がある。
【０１０６】さらに注記するに、これまでは、階調電圧
生成回路の構成として、増幅器の稼働／不稼働によるも
のと分圧回路出力の有効／無効によるものとの２つのタ
イプについて説明したが、適宜これら２つのタイプを組
み合わせることも可能である。
【０１０７】またさらに付言すれば、これまでの説明で
は、階調電圧＃０のラインは増幅器を介しているが、こ
の増幅器を省略してもよい場合がある。したがって、本
発明は、このような場合を排除するものではないことに
留意すべきである。
【０１０８】他にも本発明は、請求項に記載の保護範囲
に逸脱することなく当業者が適宜改変例を創作すること
のできるものである。
【図面の簡単な説明】
【図１】 本発明が適用されるマトリクス駆動回路の概
略的構成を示すブロック図。
【図２】 本発明によるソースドライバの構成を示すブ
ロック図。
【図３】 図１のソースドライバにおけるデータ変換回
路の動作を示すタイムチャート。
【図４】 図１のソースドライバにおける階調電圧生成
回路の一構成例を示す図。
【図５】 画像データ信号中の画素データブロックの構
成及びその値と対応する階調電圧との関係を示す模式
図。
【図６】 １６階調表示時における画像データ信号中の
画素データブロックの一構成例及びその値と対応する階
調電圧との関係を示す模式図。
【図７】 強制モードにおいて６ビット画像データが入
力されたときの画素データブロックの構成例示す図。
【図８】 図４の構成の変形例を示す図。
【図９】 図８の構成に採用される、１６階調表示時に
おける画像データ信号中の画素データブロックの他の構
成例及びその値と対応する階調電圧との関係を示す模式
図。
【図１０】 図８の構成に採用される、強制モードにお
いて６ビット画像データが入力されたときの画素データ
ブロックの構成例示す図。
【図１１】 画素データブロックの一構成例と他の構成
例とを比較するための、階調電圧値とその順位との関係
を示すグラフ。
【図１２】 図８の構成に代わる図４の構成の変形例を
示す図。
【図１３】 図１２の構成に採用される、１６階調表示
時における画像データ信号中の画素データブロックの他
の構成例及びその値と対応する階調電圧との関係を示す
模式図。
【図１４】 図１２の構成に採用される、強制モードに
おいて６ビット画像データが入力されたときの画素デー
タブロックの構成例示す図。
【図１５】 画素データブロックの処理形態の一例を示
すブロック図。
【図１６】 画素データブロックの処理形態の他の例を
示すブロック図。
【図１７】 ソースドライバにおける階調電圧生成回路
の他の構成例を示す図。
【図１８】 図１７の構成の変形例を示す図。
【図１９】 ３ビット表示モードにおける画素データブ
ロックの構成例及びその値と対応する階調電圧との関係
を示す模式図。
【図２０】 ２ビット表示モードにおける画素データブ
ロックの構成例及びその値と対応する階調電圧との関係
を示す模式図。
【図２１】 １ビット表示モードにおける画素データブ
ロックの構成例及びその値と対応する階調電圧との関係
を示す模式図。
【図２２】 本発明による一例の多段階階調切換型の階
調電圧生成回路の上側部分の概略的構成を示すブロック
図。
【図２３】 本発明による一例の多段階階調切換型の階
調電圧生成回路の下側部分の概略的構成を示すブロック
図。
【図２４】 図２２及び図２３の階調電圧生成回路に用
いられる制御信号の規定内容を示す図表。
【図２５】 本発明による他の例の多段階階調切換型の
階調電圧生成回路の上側部分の概略的構成を示すブロッ
ク図。
【図２６】 本発明による他の例の多段階階調切換型の
階調電圧生成回路の下側部分の概略的構成を示すブロッ
ク図。
【図２７】 本発明によるまた別の実施例の階調電圧生
成回路の概略的構成を示すブロック図。
【図２８】 本発明によるさらに他の実施例の階調電圧
生成回路の概略的構成を示すブロック図。
【図２９】 本発明によるまたさらに他の実施例の階調
電圧生成回路の概略的構成を示すブロック図。
【符号の説明】
１０…マトリクス駆動回路 ２０…液晶表示パネル ２１…ＴＦＴ ２３…画素電極 ２５…共通電極 ３０…信号制御部 ４０…電圧生成部 ５０…ソースドライバ ６０…ゲートドライバ ２，２Ａ，２Ａ′，２Ｂ，２Ｃ，２Ｄ，２ｍ，２ｍＡ…
階調電圧生成回路 １…データ変換回路 ３０〜３ｘ…解読選択回路 Ｖ６３〜Ｖ０…階調電圧 Ａ６３〜Ａ０…増幅器 ＳＷ６３〜ＳＷ０…スイッチ回路 Ｄ６３−５９〜Ｄ４−０…分圧回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｃ ６４１Ｐ ６５０ ６５０Ｍ (72)発明者 萩野 修司 兵庫県神戸市西区高塚台４丁目３番１号 フィリップスモバイルディスプレイシステ ムズ神戸株式会社内 Ｆターム(参考） 2H093 NA53 NC03 NC44 ND39 5C006 AA16 AC09 AC21 AF45 AF69 AF83 BC12 BC16 BF25 BF43 FA04 FA47 FA56 5C080 AA10 BB05 CC03 DD26 EE29 FF11 GG09 JJ02 JJ03 KK07 KK47

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 階調表示可能な表示装置の列電極駆動回
    路であって、 漸次レベルシフトする値を有する複数の階調電圧をそれ
    ぞれ入力する増幅器を有する階調電圧生成手段と、 画素又は所定表示単位毎に、前記増幅器の各出力信号の
    うちのいずれかを当該画素又は表示単位の階調レベルを
    示す画像信号に応じて選択し出力する選択手段と、を有
    し、 前記階調電圧生成手段は、所定モードにおいて前記増幅
    器のうち所定数の所定階調レベルに対応する増幅器の電
    源供給を断としその他の増幅器には電源供給を行い、前
    記選択手段は、前記所定モードにおいて前記増幅器のう
    ち電源供給されている増幅器の出力信号のうちのいずれ
    かを選択する、列電極駆動回路。
  2. 【請求項２】 請求項１に記載の列電極駆動回路であっ
    て、前記所定モードは、複数のサブモードを含み、前記
    階調電圧生成手段は、サブモード毎に電源供給すべき増
    幅器が定められている、ことを特徴とする列電極駆動回
    路。
  3. 【請求項３】 請求項１に記載の列電極駆動回路であっ
    て、前記所定モードの内容を指定する制御信号を受信す
    る手段を有し、前記階調電圧生成手段は、前記制御信号
    に応じて前記増幅器の電源供給を制御する、ことを特徴
    とする列電極駆動回路。
  4. 【請求項４】 請求項１に記載の列電極駆動回路であっ
    て、電源供給すべき増幅器に入力する特定階調電圧は、
    最大階調電圧値から最小階調電圧値までの電圧範囲にお
    いて前記所定モードに準じて選抜された階調電圧値が割
    り当てられる、ことを特徴とする列電極駆動回路。
  5. 【請求項５】 請求項４に記載の列電極駆動回路であっ
    て、前記特定階調電圧は、最大階調電圧及び／又は最小
    階調電圧を含む、ことを特徴とする列電極駆動回路。
  6. 【請求項６】 請求項４又は５に記載の列電極駆動回路
    であって、前記特定階調電圧は、前記電圧範囲において
    略等間隔で漸次順位付けされた階調電圧値が割り当てら
    れる、ことを特徴とする列電極駆動回路。
  7. 【請求項７】 請求項１に記載の列電極駆動回路であっ
    て、 前記所定モードにおいて入力画像信号に係るビット列を
    基に当該所定モードにより指定される呈示すべき階調レ
    ベルを表す規定ビット数のビット列を形成するデータ処
    理を行うデータ処理手段をさらに有し、 前記選択手段は、前記データ処理手段により得られる新
    たなビット列による入力データに応じて選択状態を決定
    し、 前記階調電圧生成手段は、前記所定モードにおいて、当
    該新たなビット列により指定することの可能な階調レベ
    ルに対応する階調電圧を入力とする増幅器を当該電源供
    給すべき増幅器としている、ことを特徴とする列電極駆
    動回路。
  8. 【請求項８】 請求項７に記載の列電極駆動回路であっ
    て、前記データ処理手段は、入力画像信号に係るビット
    列の上位の少なくとも１ビットの内容を下位ビットに用
    いて前記規定ビット数のビット列を形成する、ことを特
    徴とする列電極駆動回路。
  9. 【請求項９】 請求項７又は８に記載の列電極駆動回路
    であって、前記データ処理手段は、少なくとも１ビット
    の固定値を下位ビットに用いて前記規定ビット数のビッ
    ト列を形成する、ことを特徴とする列電極駆動回路。
  10. 【請求項１０】 請求項８又は９に記載の列電極駆動回
    路であって、前記データ処理手段は、最大階調電圧及び
    ／又は最小階調電圧を指定することのできる値を有しう
    るよう前記規定ビット数のビット列を形成する、ことを
    特徴とする列電極駆動回路。
  11. 【請求項１１】 階調表示可能な表示装置の列電極駆動
    回路であって、 漸次レベルシフトする値を有する複数の階調電圧をそれ
    ぞれ中継する増幅器と当該増幅器の出力に接続されその
    出力電圧を分圧して逓減された階調電圧を生成する分圧
    回路とを有する階調電圧生成手段と、 画素又は所定表示単位毎に、前記階調電圧のうちのいず
    れかを当該画素又は表示単位の階調レベルを示す画像信
    号に応じて選択し出力する選択手段と、 を有し、 前記階調電圧生成手段は、所定モードにおいて前記階調
    電圧のうち所定数の所定階調レベルに対応する階調電圧
    を生成する分圧回路を当該増幅器の出力から電気的に分
    離し又はその分圧作用による当該増幅器の出力電流供給
    を略不能にさせることにより当該分圧回路に無効出力さ
    せ、前記選択手段は、前記所定モードにおいて前記階調
    電圧のうち有効出力されている階調電圧のうちのいずれ
    かを選択する、列電極駆動回路。
  12. 【請求項１２】 請求項１１に記載の列電極駆動回路で
    あって、前記所定モードは、複数のサブモードを含み、
    前記階調電圧生成手段は、サブモード毎に有効出力させ
    るべき分圧回路が定められている、ことを特徴とする列
    電極駆動回路。
  13. 【請求項１３】 請求項１１に記載の列電極駆動回路で
    あって、前記所定モードの内容を指定する制御信号を受
    信する手段を有し、前記階調電圧生成手段は、前記制御
    信号に応じて前記分圧回路を無効／有効出力させるため
    の制御を行う、ことを特徴とする列電極駆動回路。
  14. 【請求項１４】 請求項１１に記載の列電極駆動回路で
    あって、有効出力させるべき特定階調電圧は、最大階調
    電圧値から最小階調電圧値までの電圧範囲において前記
    所定モードに準じて選抜された階調電圧値が割り当てら
    れる、ことを特徴とする列電極駆動回路。
  15. 【請求項１５】 請求項１４に記載の列電極駆動回路で
    あって、前記特定階調電圧は、最大階調電圧及び／又は
    最小階調電圧を含む、ことを特徴とする列電極駆動回
    路。
  16. 【請求項１６】 請求項１４又は１５に記載の列電極駆
    動回路であって、前記特定階調電圧は、前記電圧範囲に
    おいて略等間隔で漸次順位付けされた階調電圧値が割り
    当てられる、ことを特徴とする列電極駆動回路。
  17. 【請求項１７】 請求項１１に記載の列電極駆動回路で
    あって、 前記所定モードにおいて入力画像信号に係るビット列を
    基に当該所定モードにより指定される呈示すべき階調レ
    ベルを表す規定ビット数のビット列を形成するデータ処
    理を行うデータ処理手段をさらに有し、 前記選択手段は、前記データ処理手段により得られる新
    たなビット列による入力データに応じて選択状態を決定
    し、 前記階調電圧生成手段は、前記所定モードにおいて、当
    該新たなビット列により指定することの可能な階調レベ
    ルに対応する階調電圧を当該有効出力させるべき階調電
    圧としている、ことを特徴とする列電極駆動回路。
  18. 【請求項１８】 請求項１７に記載の列電極駆動回路で
    あって、前記データ処理手段は、入力画像信号に係るビ
    ット列の上位の少なくとも１ビットの内容を下位ビット
    に用いて前記規定ビット数のビット列を形成する、こと
    を特徴とする列電極駆動回路。
  19. 【請求項１９】 請求項１７又は１８に記載の列電極駆
    動回路であって、前記データ処理手段は、少なくとも１
    ビットの固定値を下位ビットに用いて前記規定ビット数
    のビット列を形成する、ことを特徴とする列電極駆動回
    路。
  20. 【請求項２０】 請求項１８又は１９に記載の列電極駆
    動回路であって、前記データ処理手段は、最大階調電圧
    及び／又は最小階調電圧を指定することのできる値を有
    しうるよう前記規定ビット数のビット列を形成する、こ
    とを特徴とする列電極駆動回路。
  21. 【請求項２１】 請求項１１に記載の列電極駆動回路で
    あって、前記分圧回路は、高電位が付される第１の接続
    端と低電位が付される第２の接続端とを有しかつこれら
    第１及び第２の接続端の電位差について分圧をなし、こ
    れら接続端は、前記増幅器の出力ライン間に結合され、
    当該接続端の少なくとも一方は、当該出力ライン間の導
    通経路を開閉させるスイッチ回路を介して当該出力ライ
    ンに結合され、前記分圧回路の無効出力時には、前記ス
    イッチ回路により当該経路を開放する制御が行われる、
    ことを特徴とする列電極駆動回路。
  22. 【請求項２２】 請求項１１に記載の列電極駆動回路で
    あって、前記分圧回路は、高電位が付される第１の接続
    端と低電位が付される第２の接続端とを有しかつこれら
    第１及び第２の接続端の電位差について分圧をなし、こ
    れら接続端は、前記増幅器の出力ライン間に結合され、
    当該接続端の一方のみが、当該出力ライン間の導通経路
    を開閉させるスイッチ回路を介して当該出力ラインに結
    合され、前記分圧回路の無効出力時には、前記スイッチ
    回路により当該経路を開放する制御が行われる、ことを
    特徴とする列電極駆動回路。
  23. 【請求項２３】 請求項１ないし２２のうちいずれか１
    つに記載の列電極駆動回路であって、前記所定モード
    は、最大階調レベル数よりも少ない数の階調レベルを呈
    示すべき少なくとも１つのモードである、ことを特徴と
    する列電極駆動回路。
  24. 【請求項２４】 請求項２３に記載の列電極駆動回路で
    あって、前記所定モードは、表示動作に必要な数の階調
    レベルを呈示すべきモードと、強制的に指定される階調
    レベルを呈示すべきモードとを含む、ことを特徴とする
    列電極駆動回路。
  25. 【請求項２５】 請求項１ないし２４のうちいずれか１
    つに記載の列電極駆動回路であって、前記階調電圧生成
    手段の出力は、他に増幅器を介さずに前記選択手段に供
    給され、前記選択手段も他に増幅器を介さずにその選択
    出力をなすことを特徴とする列電極駆動回路。
  26. 【請求項２６】 請求項１ないし２５のうちいずれか１
    つに記載の列電極駆動回路を用いた表示装置。
  27. 【請求項２７】 請求項２６に記載の表示装置であっ
    て、当該表示装置の待機状態に応じて前記所定モードの
    内容が規定されることを特徴とする表示装置。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005043865A (ja) * 2003-07-08 2005-02-17 Seiko Epson Corp 表示装置の駆動方法及び駆動装置
JP2006042363A (ja) * 2004-07-27 2006-02-09 Samsung Electronics Co Ltd 増幅器の制御回路及び増幅器の制御方法
JP2006208575A (ja) * 2005-01-26 2006-08-10 Internatl Business Mach Corp <Ibm> 情報処理装置、液晶表示装置の表示制御方法、該表示制御方法を実行させるためのプログラム、および視野角の広さの調整効果が改善された情報処理装置
JP2006276114A (ja) * 2005-03-28 2006-10-12 Sanyo Epson Imaging Devices Corp 液晶表示装置
WO2006123551A1 (ja) * 2005-05-16 2006-11-23 Tpo Hong Kong Holding Limited マトリクス駆動方法及び回路並びにこれを用いた表示装置
KR100676896B1 (ko) 2003-12-25 2007-02-02 엔이씨 일렉트로닉스 가부시키가이샤 표시장치용 구동회로
JP2007286525A (ja) * 2006-04-20 2007-11-01 Nec Electronics Corp 階調電圧発生回路、ドライバｉｃ、及び液晶表示装置
JP2008233864A (ja) * 2007-02-23 2008-10-02 Seiko Epson Corp ソースドライバ、電気光学装置、投写型表示装置及び電子機器
JP2008233863A (ja) * 2007-02-23 2008-10-02 Seiko Epson Corp ソースドライバ、電気光学装置、投写型表示装置及び電子機器
JP2011059706A (ja) * 2010-10-27 2011-03-24 Renesas Electronics Corp 表示装置用駆動回路
JP2011150256A (ja) * 2010-01-25 2011-08-04 Renesas Electronics Corp 駆動回路及び駆動方法
US8223099B2 (en) 2006-04-20 2012-07-17 Renesas Electronics Corporation Display and circuit for driving a display
JP2013186384A (ja) * 2012-03-09 2013-09-19 Rohm Co Ltd ガンマ補正電圧発生回路およびそれを備える電子機器
JP5734951B2 (ja) * 2010-03-03 2015-06-17 シャープ株式会社 表示装置およびその駆動方法、ならびに液晶表示装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005099665A (ja) * 2003-08-22 2005-04-14 Renesas Technology Corp 表示装置用駆動装置
JP4107240B2 (ja) * 2004-01-21 2008-06-25 セイコーエプソン株式会社 駆動回路、電気光学装置及び電気光学装置の駆動方法、並びに電子機器
KR100588745B1 (ko) * 2004-07-30 2006-06-12 매그나칩 반도체 유한회사 액정표시장치의 소스 드라이버
JP4285386B2 (ja) * 2004-10-04 2009-06-24 セイコーエプソン株式会社 ソースドライバ、電気光学装置及び電子機器
KR100649884B1 (ko) * 2005-06-22 2006-11-27 삼성전자주식회사 구동 전압 편차를 보상하는 ａｍｏｌｅｄ용 구동 회로 및그 구동 방법
US7791575B2 (en) * 2005-07-15 2010-09-07 Solomon Systech Limited Circuit for driving display panel with transition control
KR20070115168A (ko) * 2006-06-01 2007-12-05 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
JP2008134496A (ja) * 2006-11-29 2008-06-12 Nec Electronics Corp 階調電位発生回路、表示装置のデータドライバ、及びその表示装置
JP5017032B2 (ja) 2007-09-14 2012-09-05 パナソニック株式会社 電圧発生回路
US8043044B2 (en) * 2008-09-11 2011-10-25 General Electric Company Load pin for compressor square base stator and method of use
TWI409783B (zh) * 2009-05-26 2013-09-21 Himax Tech Ltd 源極驅動器以及應用該源極驅動器之顯示器
TWI417862B (zh) * 2009-11-30 2013-12-01 Innolux Corp 液晶顯示器及其驅動方法
US20110242120A1 (en) * 2010-03-31 2011-10-06 Renesas Technology Corp. Display apparatus and driviing device for displaying
JP5734715B2 (ja) * 2011-03-24 2015-06-17 オリンパス株式会社 データ処理装置およびデータ処理方法
TWI607427B (zh) * 2017-06-26 2017-12-01 Chipone Technology Beijing Co Ltd Source driver circuit
KR102833385B1 (ko) * 2021-04-13 2025-07-14 삼성디스플레이 주식회사 표시 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2695981B2 (ja) * 1990-10-05 1998-01-14 株式会社東芝 液晶表示器駆動電源回路
JPH05232904A (ja) * 1992-02-18 1993-09-10 Mitsubishi Electric Corp 液晶表示装置
JP3234043B2 (ja) * 1993-05-10 2001-12-04 株式会社東芝 液晶駆動用電源回路
KR0171938B1 (ko) * 1994-08-25 1999-03-20 사토 후미오 액정표시장치
US5867057A (en) * 1996-02-02 1999-02-02 United Microelectronics Corp. Apparatus and method for generating bias voltages for liquid crystal display
US6118439A (en) * 1998-02-10 2000-09-12 National Semiconductor Corporation Low current voltage supply circuit for an LCD driver
JP3813463B2 (ja) * 2000-07-24 2006-08-23 シャープ株式会社 液晶表示装置の駆動回路及びそれを用いた液晶表示装置並びにその液晶表示装置を用いた電子機器
JP3832627B2 (ja) * 2000-08-10 2006-10-11 シャープ株式会社 信号線駆動回路、画像表示装置および携帯機器
JP3759394B2 (ja) * 2000-09-29 2006-03-22 株式会社東芝 液晶駆動回路および負荷駆動回路
JP3607197B2 (ja) * 2000-12-26 2005-01-05 シャープ株式会社 表示駆動装置および表示装置モジュール

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005043865A (ja) * 2003-07-08 2005-02-17 Seiko Epson Corp 表示装置の駆動方法及び駆動装置
KR100676896B1 (ko) 2003-12-25 2007-02-02 엔이씨 일렉트로닉스 가부시키가이샤 표시장치용 구동회로
JP2006042363A (ja) * 2004-07-27 2006-02-09 Samsung Electronics Co Ltd 増幅器の制御回路及び増幅器の制御方法
JP2006208575A (ja) * 2005-01-26 2006-08-10 Internatl Business Mach Corp <Ibm> 情報処理装置、液晶表示装置の表示制御方法、該表示制御方法を実行させるためのプログラム、および視野角の広さの調整効果が改善された情報処理装置
JP2006276114A (ja) * 2005-03-28 2006-10-12 Sanyo Epson Imaging Devices Corp 液晶表示装置
CN100573647C (zh) * 2005-05-16 2009-12-23 统宝香港控股有限公司 矩阵驱动方法及电路，及使用其的显示装置
WO2006123551A1 (ja) * 2005-05-16 2006-11-23 Tpo Hong Kong Holding Limited マトリクス駆動方法及び回路並びにこれを用いた表示装置
US8284122B2 (en) 2005-05-16 2012-10-09 Tpo Hong Kong Holding Limited Matrix addressing method and circuitry and display device using the same
US8094107B2 (en) 2006-04-20 2012-01-10 Renesas Electronics Corporation Liquid crystal display apparatus containing driver IC with grayscale voltage generating circuit
US8223099B2 (en) 2006-04-20 2012-07-17 Renesas Electronics Corporation Display and circuit for driving a display
JP2007286525A (ja) * 2006-04-20 2007-11-01 Nec Electronics Corp 階調電圧発生回路、ドライバｉｃ、及び液晶表示装置
JP2008233863A (ja) * 2007-02-23 2008-10-02 Seiko Epson Corp ソースドライバ、電気光学装置、投写型表示装置及び電子機器
JP2008233864A (ja) * 2007-02-23 2008-10-02 Seiko Epson Corp ソースドライバ、電気光学装置、投写型表示装置及び電子機器
JP2011150256A (ja) * 2010-01-25 2011-08-04 Renesas Electronics Corp 駆動回路及び駆動方法
JP5734951B2 (ja) * 2010-03-03 2015-06-17 シャープ株式会社 表示装置およびその駆動方法、ならびに液晶表示装置
JP2011059706A (ja) * 2010-10-27 2011-03-24 Renesas Electronics Corp 表示装置用駆動回路
JP2013186384A (ja) * 2012-03-09 2013-09-19 Rohm Co Ltd ガンマ補正電圧発生回路およびそれを備える電子機器

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