JP2003229367A - 半導体薄膜製造方法 - Google Patents
半導体薄膜製造方法Info
- Publication number
- JP2003229367A JP2003229367A JP2002027830A JP2002027830A JP2003229367A JP 2003229367 A JP2003229367 A JP 2003229367A JP 2002027830 A JP2002027830 A JP 2002027830A JP 2002027830 A JP2002027830 A JP 2002027830A JP 2003229367 A JP2003229367 A JP 2003229367A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- substrate
- compound semiconductor
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Chemical Vapour Deposition (AREA)
Abstract
(57)【要約】
【課題】 面方位が（００１）で＜０１１＞方向への４
°オフしたＳｉ基板上に使用状況に応じた膜厚制限内で
ＧａＰ層またはＧａＰを機軸とする２種類のIII−Ｖ族
化合物半導体を積層し、誘電体中間層とＳｉ基板との間
にある格子不整合を緩和するとともに、同じく誘電体中
間層とＳｉ基板との間にある熱膨張係数差をも緩和す
る。 【解決手段】 使用するＳｉ基板を面方位が（００１）
で＜０１１＞方向へのオフ角が４°のものとした上で、
Ｓｉ上に積層する材料として９０ｎｍ以下のＧａＰ層ま
たはＧａＰを機軸とする２種類のIII−Ｖ族化合物半導
体を積層しておき、その上にペロブスカイト系の酸化膜
を積層する。ＧａＰを機軸とする２種類のIII−Ｖ族化
合物半導体層を挿入する。
°オフしたＳｉ基板上に使用状況に応じた膜厚制限内で
ＧａＰ層またはＧａＰを機軸とする２種類のIII−Ｖ族
化合物半導体を積層し、誘電体中間層とＳｉ基板との間
にある格子不整合を緩和するとともに、同じく誘電体中
間層とＳｉ基板との間にある熱膨張係数差をも緩和す
る。 【解決手段】 使用するＳｉ基板を面方位が（００１）
で＜０１１＞方向へのオフ角が４°のものとした上で、
Ｓｉ上に積層する材料として９０ｎｍ以下のＧａＰ層ま
たはＧａＰを機軸とする２種類のIII−Ｖ族化合物半導
体を積層しておき、その上にペロブスカイト系の酸化膜
を積層する。ＧａＰを機軸とする２種類のIII−Ｖ族化
合物半導体層を挿入する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体薄膜の製造方
法に関し、特に、すべてのヘテロエピタキシャル成長膜
の成長に対して適用可能な半導体薄膜の製造方法に関す
る。この方法で製造された半導体薄膜は、あらゆる分野
の電子デバイス、光デバイス、電子−光の混合デバイス
を作成するのに適用される。
法に関し、特に、すべてのヘテロエピタキシャル成長膜
の成長に対して適用可能な半導体薄膜の製造方法に関す
る。この方法で製造された半導体薄膜は、あらゆる分野
の電子デバイス、光デバイス、電子−光の混合デバイス
を作成するのに適用される。
【０００２】
【従来の技術】Ｓｉは電子デバイスの分野で大きく発展
し、ＳｉＧｅを含めた形で現在最も広く使われるように
なった半導体材料である。一方、ＧａＡｓやＩｎＰなど
に代表される化合物半導体は発光素子などの光デバイス
分野で発展を遂げる一方、近年では超高速電子デバイス
用の基板として用いられるようになってきている。
し、ＳｉＧｅを含めた形で現在最も広く使われるように
なった半導体材料である。一方、ＧａＡｓやＩｎＰなど
に代表される化合物半導体は発光素子などの光デバイス
分野で発展を遂げる一方、近年では超高速電子デバイス
用の基板として用いられるようになってきている。
【０００３】化合物半導体は化合物半導体同士、Ｓｉは
ＳｉＧｅを含めたＳｉ系材料同士という関係が今日では
一般的な考え方となっており、両者はなかなか融合する
には至らなかった。これらが融合することによって半導
体レーザーや発光ダイオードなどの光デバイスと電子デ
バイスを１チップ化することが可能となり、光通信機器
や光インターコネクションなどの分野において新機能を
付加することができるようになる。
ＳｉＧｅを含めたＳｉ系材料同士という関係が今日では
一般的な考え方となっており、両者はなかなか融合する
には至らなかった。これらが融合することによって半導
体レーザーや発光ダイオードなどの光デバイスと電子デ
バイスを１チップ化することが可能となり、光通信機器
や光インターコネクションなどの分野において新機能を
付加することができるようになる。
【０００４】また、化合物半導体のように高い基板を用
いなくとも、安価で大型のＳｉ基板を用いることで超高
速デバイスのコストを大幅に削減することができる。こ
のような化合物半導体材料とＳｉとの融合はＳｉ基板上
に化合物半導体材料の結晶性を劣化させることなく結晶
成長させることができれば実現される。
いなくとも、安価で大型のＳｉ基板を用いることで超高
速デバイスのコストを大幅に削減することができる。こ
のような化合物半導体材料とＳｉとの融合はＳｉ基板上
に化合物半導体材料の結晶性を劣化させることなく結晶
成長させることができれば実現される。
【０００５】このＳｉ基板上に化合物半導体を結晶成長
させるための技術は、これまでにも様々な手法が試みら
れ、最近になって急速に結晶性向上技術が発展してきて
いる。それらは短周期超格子構造を導入・化合物半導体
材料による中間層を導入・ペロブスカイト系の酸化膜に
よる中間層を導入・ＳｉＯ2マスクによるラテラル成長
を用いた欠陥の低減等の手法であり、中でもペロブスカ
イト系の酸化膜による中間層を導入した場合では、Ｇａ
Ａｓ／Ｓｉの電子デバイス構造において、ＧａＡｓ基板
上での特性と遜色のない結果が得られるまでに達してい
る。
させるための技術は、これまでにも様々な手法が試みら
れ、最近になって急速に結晶性向上技術が発展してきて
いる。それらは短周期超格子構造を導入・化合物半導体
材料による中間層を導入・ペロブスカイト系の酸化膜に
よる中間層を導入・ＳｉＯ2マスクによるラテラル成長
を用いた欠陥の低減等の手法であり、中でもペロブスカ
イト系の酸化膜による中間層を導入した場合では、Ｇａ
Ａｓ／Ｓｉの電子デバイス構造において、ＧａＡｓ基板
上での特性と遜色のない結果が得られるまでに達してい
る。
【０００６】ここでは、現在最も結晶性の優れた化合物
半導体結晶成長膜を形成できるとされるペロブスカイト
系の酸化膜による中間層を導入した場合について図３を
用いて説明する。
半導体結晶成長膜を形成できるとされるペロブスカイト
系の酸化膜による中間層を導入した場合について図３を
用いて説明する。
【０００７】３０１は面方位が（００１）でオフ角が
０．５°より小さいＳｉ基板、３０２は膜厚が２ｎｍ以
下のアモルファス状Ｓｉ酸化膜、３０３はチタン酸スト
ロンチウム（ＳｒＴｉＯ3、以下ＳＴＯ）に代表される
ペロブスカイト系酸化膜による中間層、３０４はＳＴＯ
膜３０３上に化合物半導体を成長する場合に施す前処理
によって形成されるテンプレート層、３０５はＧａＡｓ
などに代表される化合物半導体層である。
０．５°より小さいＳｉ基板、３０２は膜厚が２ｎｍ以
下のアモルファス状Ｓｉ酸化膜、３０３はチタン酸スト
ロンチウム（ＳｒＴｉＯ3、以下ＳＴＯ）に代表される
ペロブスカイト系酸化膜による中間層、３０４はＳＴＯ
膜３０３上に化合物半導体を成長する場合に施す前処理
によって形成されるテンプレート層、３０５はＧａＡｓ
などに代表される化合物半導体層である。
【０００８】以上のような構成にして結晶を積層してい
けば、格子定数の大きく異なるＳｉ基板上にＧａＡｓ層
を、転位を極端に減らした状態でエピタキシャル成長す
ることができる。ＧａＡｓとの格子定数差が約２％であ
るＳＴＯをＳｉ基板上に堆積するうえで、膜厚が２ｎｍ
以下のアモルファス状Ｓｉ酸化膜３０２がＳｉとＳＴＯ
との格子定数差を緩和し、転位のないＳＴＯ膜をＳｉ基
板上に形成できる。これによって、４％近く離れている
ＧａＡｓとＳｉとの格子定数差を縮めることができ、従
来よりも大幅に転位が少ないＧａＡｓ層３０５がＳｉ基
板３０１上に作成できるようになる。
けば、格子定数の大きく異なるＳｉ基板上にＧａＡｓ層
を、転位を極端に減らした状態でエピタキシャル成長す
ることができる。ＧａＡｓとの格子定数差が約２％であ
るＳＴＯをＳｉ基板上に堆積するうえで、膜厚が２ｎｍ
以下のアモルファス状Ｓｉ酸化膜３０２がＳｉとＳＴＯ
との格子定数差を緩和し、転位のないＳＴＯ膜をＳｉ基
板上に形成できる。これによって、４％近く離れている
ＧａＡｓとＳｉとの格子定数差を縮めることができ、従
来よりも大幅に転位が少ないＧａＡｓ層３０５がＳｉ基
板３０１上に作成できるようになる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
結晶成長技術は課題を有している。熱膨張係数差がＧａ
Ａｓ層をＳｉ基板上に直接積層した場合よりも大きくな
っている点である。熱膨張係数差がより広がるのは非常
に深刻な課題であって、せっかく格子定数差を縮めてい
ても熱膨張係数差が大きいと、成長中と取り出し後とで
格子定数が変わってしまい、再び成長層に転位や歪みが
生じることとなる。このため、熱膨張係数差を極力小さ
くする必要がある。
結晶成長技術は課題を有している。熱膨張係数差がＧａ
Ａｓ層をＳｉ基板上に直接積層した場合よりも大きくな
っている点である。熱膨張係数差がより広がるのは非常
に深刻な課題であって、せっかく格子定数差を縮めてい
ても熱膨張係数差が大きいと、成長中と取り出し後とで
格子定数が変わってしまい、再び成長層に転位や歪みが
生じることとなる。このため、熱膨張係数差を極力小さ
くする必要がある。
【００１０】
【課題を解決するための手段】この目的を達成するため
に本発明では、Ｓｉ上に積層する材料として９０ｎｍ以
下のＧａＰ層またはＧａＰを機軸とする２種類のIII−
Ｖ族化合物半導体を積層しておき、その上にペロブスカ
イト系の酸化膜を積層する。ＧａＰを機軸とする２種類
のIII−Ｖ族化合物半導体層を挿入することで熱膨張係
数差に対する緩衝層の役割を果たすと共に格子定数の緩
和層としての役割も同時に果たそうとするものである。
に本発明では、Ｓｉ上に積層する材料として９０ｎｍ以
下のＧａＰ層またはＧａＰを機軸とする２種類のIII−
Ｖ族化合物半導体を積層しておき、その上にペロブスカ
イト系の酸化膜を積層する。ＧａＰを機軸とする２種類
のIII−Ｖ族化合物半導体層を挿入することで熱膨張係
数差に対する緩衝層の役割を果たすと共に格子定数の緩
和層としての役割も同時に果たそうとするものである。
【００１１】
【発明の実施の形態】（実施例１）以下、本発明の第１
の実施例について、図面を参照しながら説明する。
の実施例について、図面を参照しながら説明する。
【００１２】図１は本発明の実施例における半導体薄膜
の断面図である。図１において、１０１は面方位が（０
０１）で＜０１１＞方向へのオフ角が４°のＳｉ基板、
１０２は膜厚が９０ｎｍ以下のＡｌxＧａ1-xＰ層であっ
て、「０≦ｘ＜０．８」なる条件を満たしている。１０
３はチタン酸ストロンチウム（ＳｒＴｉＯ3、以下ＳＴ
Ｏ）に代表されるペロブスカイト系酸化膜による中間
層、１０４はＳＴＯ膜１０３上に化合物半導体を成長す
る場合に施す前処理によって形成されるテンプレート
層、１０５はＧａＡｓなどに代表される化合物半導体層
である。
の断面図である。図１において、１０１は面方位が（０
０１）で＜０１１＞方向へのオフ角が４°のＳｉ基板、
１０２は膜厚が９０ｎｍ以下のＡｌxＧａ1-xＰ層であっ
て、「０≦ｘ＜０．８」なる条件を満たしている。１０
３はチタン酸ストロンチウム（ＳｒＴｉＯ3、以下ＳＴ
Ｏ）に代表されるペロブスカイト系酸化膜による中間
層、１０４はＳＴＯ膜１０３上に化合物半導体を成長す
る場合に施す前処理によって形成されるテンプレート
層、１０５はＧａＡｓなどに代表される化合物半導体層
である。
【００１３】Ｓｉ基板に対し、ＡｌＧａＰはＧａＡｓよ
りも熱膨張係数差が小さいだけでなく、その格子定数差
も０．４％程度であり、III−Ｖ族化合物半導体の中で
はＳｉに格子定数が近い材料である。これを緩衝層とす
ることによってＳｉとＳＴＯとの間の熱膨張係数差を緩
和すると共に格子不整合をも緩和することができる。
りも熱膨張係数差が小さいだけでなく、その格子定数差
も０．４％程度であり、III−Ｖ族化合物半導体の中で
はＳｉに格子定数が近い材料である。これを緩衝層とす
ることによってＳｉとＳＴＯとの間の熱膨張係数差を緩
和すると共に格子不整合をも緩和することができる。
【００１４】ＧａＡｓとの格子定数差が約２％であるＳ
ＴＯをＳｉ基板上に堆積するうえで、前記のような構成
にして結晶を積層していけば、格子定数の大きく異なる
Ｓｉ基板上にＧａＡｓ層を、転位を極端に減らした状態
でエピタキシャル成長することができる。従来手法のよ
うにＳｉ基板上へ直接ＳＴＯ層を形成する場合は膜厚に
して２ｎｍ以下のアモルファス状Ｓｉ酸化膜３０２がＳ
ｉとＳＴＯとの格子定数差を緩和していたが、本発明で
はアモルファス状Ｓｉ酸化膜のような非晶質材料ではな
く、すべて単結晶構造のもので構成していることに特徴
がある。
ＴＯをＳｉ基板上に堆積するうえで、前記のような構成
にして結晶を積層していけば、格子定数の大きく異なる
Ｓｉ基板上にＧａＡｓ層を、転位を極端に減らした状態
でエピタキシャル成長することができる。従来手法のよ
うにＳｉ基板上へ直接ＳＴＯ層を形成する場合は膜厚に
して２ｎｍ以下のアモルファス状Ｓｉ酸化膜３０２がＳ
ｉとＳＴＯとの格子定数差を緩和していたが、本発明で
はアモルファス状Ｓｉ酸化膜のような非晶質材料ではな
く、すべて単結晶構造のもので構成していることに特徴
がある。
【００１５】（実施例２）以下、本発明の第２の実施例
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００１６】図２は本発明の実施例における半導体薄膜
の断面図である。図２において、２０１は面方位が（０
０１）で＜０１１＞方向へのオフ角が４°のＳｉ基板、
２０２はＡｌxＧａ1-xＰ層であって、「０≦ｘ＜０．
８」なる条件を満たしており、膜厚は９０ｎｍ以下であ
る。２０３はＧａＰ1-yＮyであって、「０≦ｙ＜０．
１」なる条件を満たしていて、この条件下であれば膜厚
に制限はない。
の断面図である。図２において、２０１は面方位が（０
０１）で＜０１１＞方向へのオフ角が４°のＳｉ基板、
２０２はＡｌxＧａ1-xＰ層であって、「０≦ｘ＜０．
８」なる条件を満たしており、膜厚は９０ｎｍ以下であ
る。２０３はＧａＰ1-yＮyであって、「０≦ｙ＜０．
１」なる条件を満たしていて、この条件下であれば膜厚
に制限はない。
【００１７】２０４はチタン酸ストロンチウム（ＳｒＴ
ｉＯ3、以下ＳＴＯ）に代表されるペロブスカイト系酸
化膜による中間層、２０５はＳＴＯ膜２０４上に化合物
半導体を成長する場合に施す前処理によって形成される
テンプレート層、２０６はＧａＡｓなどに代表される化
合物半導体層である。
ｉＯ3、以下ＳＴＯ）に代表されるペロブスカイト系酸
化膜による中間層、２０５はＳＴＯ膜２０４上に化合物
半導体を成長する場合に施す前処理によって形成される
テンプレート層、２０６はＧａＡｓなどに代表される化
合物半導体層である。
【００１８】実施例１でも述べたようにＳｉ基板に対
し、ＡｌＧａＰはＧａＡｓよりも熱膨張係数差が小さい
だけでなく、その格子定数差も０．４％程度であり、II
I−Ｖ族化合物半導体の中ではＳｉに格子定数が近い材
料である。これを緩衝層とすることによってＳｉとＳＴ
Ｏとの間の熱膨張係数差を緩和すると共に格子不整合を
も緩和することができる。ＡｌxＧａ1-xＰ層２０２の効
果は実施例１で述べたが、本実施例ではＧａＰ1-yＮy層
２０３を設けることによって、中間層２０４を積む前の
半導体層の積層において、Ｓｉ基板に近い格子定数へ戻
すことによってＡｌxＧａ1-xＰ層２０２にかかっている
歪みを補償するという効果を持つ。この時点でＳｉ基板
の用に極性を持たない基板がＧａＰ1-yＮy層２０３のよ
うな有極性の化合物半導体基板へと変換されたことにな
り、それ単体でもＳｉ基板を化合物半導体材料の基板へ
応用できる状態になっている。なお、Ｓｉ基板上に直接
ＧａＰ1-yＮy層２０３を積層するにはＮ雰囲気での成長
となるため、Ｓｉ基板が先に窒化されてしまい、事実上
不可能である。
し、ＡｌＧａＰはＧａＡｓよりも熱膨張係数差が小さい
だけでなく、その格子定数差も０．４％程度であり、II
I−Ｖ族化合物半導体の中ではＳｉに格子定数が近い材
料である。これを緩衝層とすることによってＳｉとＳＴ
Ｏとの間の熱膨張係数差を緩和すると共に格子不整合を
も緩和することができる。ＡｌxＧａ1-xＰ層２０２の効
果は実施例１で述べたが、本実施例ではＧａＰ1-yＮy層
２０３を設けることによって、中間層２０４を積む前の
半導体層の積層において、Ｓｉ基板に近い格子定数へ戻
すことによってＡｌxＧａ1-xＰ層２０２にかかっている
歪みを補償するという効果を持つ。この時点でＳｉ基板
の用に極性を持たない基板がＧａＰ1-yＮy層２０３のよ
うな有極性の化合物半導体基板へと変換されたことにな
り、それ単体でもＳｉ基板を化合物半導体材料の基板へ
応用できる状態になっている。なお、Ｓｉ基板上に直接
ＧａＰ1-yＮy層２０３を積層するにはＮ雰囲気での成長
となるため、Ｓｉ基板が先に窒化されてしまい、事実上
不可能である。
【００１９】一方、現時点で表面に出ているＧａＰ1-y
Ｎy層２０３は窒化物系の誘電体膜との相性が良く、誘
電体中間層２０４をペロブスカイト系酸化膜に絞る必要
が無くなり、選択の幅が大きく広がるという利点も兼ね
合わせている。
Ｎy層２０３は窒化物系の誘電体膜との相性が良く、誘
電体中間層２０４をペロブスカイト系酸化膜に絞る必要
が無くなり、選択の幅が大きく広がるという利点も兼ね
合わせている。
【００２０】また、２０３はＧａＡｓzＰ1-z層であっ
て、「０≦ｚ＜０．６」なる条件を満たしていて、Ａｌ
xＧａ1-xＰ層２０２とＧａＡｓzＰ1-z層２０３との合計
の膜厚を９０ｎｍ以下とすることもできる。
て、「０≦ｚ＜０．６」なる条件を満たしていて、Ａｌ
xＧａ1-xＰ層２０２とＧａＡｓzＰ1-z層２０３との合計
の膜厚を９０ｎｍ以下とすることもできる。
【００２１】この場合には、ＧａＡｓzＰ1-z層２０３を
設けることによって中間層２０４を積む前の半導体層の
積層において、歪み臨界膜厚を超えることなく格子定数
をＳＴＯと同じ設定することができ、従来例には存在し
ていた膜厚にして２ｎｍ以下のアモルファス状Ｓｉ酸化
膜が不要となる。このアモルファス状Ｓｉ酸化膜はＳｉ
とＳＴＯとの格子定数差を緩和していたが、本発明では
アモルファス状Ｓｉ酸化膜のような非晶質材料ではな
く、すべて単結晶構造のもので構成していることに特徴
がある。
設けることによって中間層２０４を積む前の半導体層の
積層において、歪み臨界膜厚を超えることなく格子定数
をＳＴＯと同じ設定することができ、従来例には存在し
ていた膜厚にして２ｎｍ以下のアモルファス状Ｓｉ酸化
膜が不要となる。このアモルファス状Ｓｉ酸化膜はＳｉ
とＳＴＯとの格子定数差を緩和していたが、本発明では
アモルファス状Ｓｉ酸化膜のような非晶質材料ではな
く、すべて単結晶構造のもので構成していることに特徴
がある。
【００２２】
【発明の効果】以上説明したように、本発明による材料
選択及び、結晶成長方法によって従来困難とされてきた
シリコン基板上への化合物半導体の結晶成長が低転位欠
陥密度で容易に実現する。
選択及び、結晶成長方法によって従来困難とされてきた
シリコン基板上への化合物半導体の結晶成長が低転位欠
陥密度で容易に実現する。
【図１】本発明の第１の実施例にかかる製造方法による
半導体薄膜製の側面図
半導体薄膜製の側面図
【図２】本発明の第２の実施例にかかる製造方法による
半導体薄膜製の側面図
半導体薄膜製の側面図
【図３】従来技術による製造方法による半導体薄膜製の
側面図
側面図
１０１ 面方位が（００１）で＜０１１＞方向へのオフ
角が４°のＳｉ基板 １０２ 膜厚が９０ｎｍ以下のＡｌxＧａ1-xＰ層 １０３ 誘電体中間層 １０４ テンプレート層 １０５ 化合物半導体層 ２０１ 面方位が（００１）で＜０１１＞方向へのオフ
角が４°のＳｉ基板 ２０２ ＡｌxＧａ1-xＰ層 ２０３ ＧａＰ1-yＮyまたはＧａＡｓzＰ1-z層 ２０４ 誘電体中間層 ２０５ テンプレート層 ２０６ 化合物半導体層 ３０１ 面方位が（００１）でオフ角が０．５°より小
さいＳｉ基板 ３０２ 膜厚が２ｎｍ以下のアモルファス状Ｓｉ酸化膜 ３０３ チタン酸ストロンチウム（ＳｒＴｉＯ3、以下
ＳＴＯ）に代表されるペロブスカイト系酸化膜による中
間層 ３０４ ＳＴＯ膜２０３上に化合物半導体を成長する場
合に施す前処理によって形成されるテンプレート層 ３０５ ＧａＡｓなどに代表される化合物半導体層
角が４°のＳｉ基板 １０２ 膜厚が９０ｎｍ以下のＡｌxＧａ1-xＰ層 １０３ 誘電体中間層 １０４ テンプレート層 １０５ 化合物半導体層 ２０１ 面方位が（００１）で＜０１１＞方向へのオフ
角が４°のＳｉ基板 ２０２ ＡｌxＧａ1-xＰ層 ２０３ ＧａＰ1-yＮyまたはＧａＡｓzＰ1-z層 ２０４ 誘電体中間層 ２０５ テンプレート層 ２０６ 化合物半導体層 ３０１ 面方位が（００１）でオフ角が０．５°より小
さいＳｉ基板 ３０２ 膜厚が２ｎｍ以下のアモルファス状Ｓｉ酸化膜 ３０３ チタン酸ストロンチウム（ＳｒＴｉＯ3、以下
ＳＴＯ）に代表されるペロブスカイト系酸化膜による中
間層 ３０４ ＳＴＯ膜２０３上に化合物半導体を成長する場
合に施す前処理によって形成されるテンプレート層 ３０５ ＧａＡｓなどに代表される化合物半導体層
Claims (5)
- 【請求項１】 面方位が（００１）で＜０１１＞方向へ
のオフ角が４°のＳｉ基板によって構成される第一の半
導体層上に、膜厚が９０ｎｍ以下の化合物半導体層で構
成される第二の半導体層を積層し、前記第二の半導体層
上に積層される誘電体層を中間層としたうえで、化合物
半導体で構成される第三の半導体層を成長する半導体薄
膜製造方法。 - 【請求項２】 第二の半導体層が、ＡｌxＧａ1-xＰで構
成されており、「０≦ｘ＜０．８」なる条件を満たして
いることを特徴とする請求項１に記載の半導体薄膜製造
方法。 - 【請求項３】 第二の半導体層が、 （イ）膜厚が９０ｎｍ以下のＡｌxＧａ1-xＰであって、
「０≦ｘ＜０．８」なる条件を満たしている第一の化合
物半導体層と、 （ロ）前記第一の化合物半導体層上に任意の膜厚で積ま
れ、Ｓｉ基板に格子整合する組成のＧａＰ1-yＮyであっ
て、「０≦ｙ＜０．１」なる条件を満たしている第二の
化合物半導体層と、で構成されていることを特徴とする
請求項１に記載の半導体薄膜製造方法。 - 【請求項４】 第二の半導体層が （イ）ＡｌxＧａ1-xＰであって、「０≦ｘ＜０．８」な
る条件を満たしている第一の化合物半導体層と、 （ロ）ＧａＡｓzＰ1-zであって、「０≦ｚ＜０．６」な
る条件を満たしている第二の化合物半導体層と、で構成
されており、前記第一の化合物半導体層の膜厚と前記第
二の化合物半導体層の膜厚との合計が９０ｎｍ以下とな
っていることを特徴とする請求項１に記載の半導体薄膜
製造方法。 - 【請求項５】 誘電体層が、チタン酸ストロンチウム
（ＳｒＴｉＯ3、以下ＳＴＯ）に代表されるペロブスカ
イト系酸化膜で構成されることを特徴とする請求項１か
ら４の何れかに記載の半導体薄膜製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002027830A JP2003229367A (ja) | 2002-02-05 | 2002-02-05 | 半導体薄膜製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002027830A JP2003229367A (ja) | 2002-02-05 | 2002-02-05 | 半導体薄膜製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003229367A true JP2003229367A (ja) | 2003-08-15 |
Family
ID=27749233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002027830A Pending JP2003229367A (ja) | 2002-02-05 | 2002-02-05 | 半導体薄膜製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003229367A (ja) |
-
2002
- 2002-02-05 JP JP2002027830A patent/JP2003229367A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1595280B1 (en) | Buffer structure for heteroepitaxy on a silicon substrate | |
| US7655090B2 (en) | Method of controlling stress in gallium nitride films deposited on substrates | |
| US9337265B2 (en) | Compound semiconductor structure | |
| US8405128B2 (en) | Method for enhancing growth of semipolar (Al,In,Ga,B)N via metalorganic chemical vapor deposition | |
| US9105471B2 (en) | Rare earth oxy-nitride buffered III-N on silicon | |
| US9147734B2 (en) | High quality GaN high-voltage HFETs on silicon | |
| US6967355B2 (en) | Group III-nitride on Si using epitaxial BP buffer layer | |
| US7968438B2 (en) | Ultra-thin high-quality germanium on silicon by low-temperature epitaxy and insulator-capped annealing | |
| US20120183767A1 (en) | Hexagonal reo template buffer for iii-n layers on silicon | |
| US7575947B2 (en) | Method for enhancing growth of semi-polar (Al,In,Ga,B)N via metalorganic chemical vapor deposition | |
| CN211404521U (zh) | 一种超晶格量子点结构 | |
| KR100678857B1 (ko) | 질화물 반도체 소자 및 그 제조방법 | |
| JP2003229367A (ja) | 半導体薄膜製造方法 | |
| JP2003234294A (ja) | 半導体薄膜製造方法 |