JP2003233348A

JP2003233348A - 液晶駆動回路

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Publication number: JP2003233348A
Application number: JP2002030336A
Authority: JP
Inventors: Takaaki Ishii; 孝明石井
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-02-07
Filing date: 2002-02-07
Publication date: 2003-08-22
Anticipated expiration: 2022-02-07
Also published as: JP3995492B2

Abstract

(57)【要約】【課題】ポリシリコンＴＦＴ―ＬＣＤパネルの映像信
号ＲＧＢの表示乱れ及び画素信号の誤書き込みによる解
像度の低下を防止する。【解決手段】ポリシリコンＴＦＴ−ＬＣＤパネル上に
形成されたシフトレジスタ回路４１から出力される信号
ＳＨＯＵＴと、水平シフトクロック信号ＣＫＨとの遅延
量を検出する位相検出回路５０を設け、シフトレジスタ
回路４１の内部遅延量を精度良く検出し、その検出結果
に応じた最適なタイミングの画素信号をサンプルホール
ドするためのサンプルホールド信号ＳＨＲ、ＳＨＧおよ
びＳＨＢの信号位相を判定する。これにより、制御回路
２０では、その判定結果に応じた最適なタイミングのサ
ンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢがサンプ
ルホールド回路３０へ出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶駆動回路に関
し、特に、ＬＣＤパネル上に形成されたポリシリコンＴ
ＦＴによって構成される集積回路の内部遅延量を検出
し、最適な映像信号のサンプルホールド信号のタイミン
グを判定する位相検出回路を備える液晶駆動回路に関す
る。

【０００２】

【従来の技術】ポリシリコンＴＦＴ−ＬＣＤモジュール
において、ＬＣＤパネル上に集積回路を形成できるとい
う利点を生かし、Ｘ方向ドライバー、Ｙ方向ドライバー
等の集積回路がパネル上に形成され、外付け部品の削減
と液晶表示モジュールの小型化が実現されている。

【０００３】図５は、従来のポリシリコンＴＦＴ−ＬＣ
Ｄパネル及び、その駆動回路の構成を示す図である。１
はカウンタ回路であって、基準クロック信号ＣＬＫを計
数し、映像信号の１水平表示期間（１Ｈ）に対応して表
示開始タイミングを指示する水平スタート信号ＳＴＨ、
水平シフトクロック信号ＣＫＨ、映像信号Ｒ、Ｇ、Ｂを
サンプルホールドするためのサンプルホールド信号ＳＨ
Ｒ、ＳＨＧ、ＳＨＢが出力される。２はサンプルホール
ド回路であって、ラッチ２１〜２５で構成され、サンプ
ルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢに応じて、映
像信号Ｒ、Ｇ、Ｂが順次サンプリングされるとともに、
そのサンプリングされた映像信号が同時に信号ＲＯＵ
Ｔ、ＧＯＵＴ及びＢＯＵＴとして出力される。３はＬＣ
Ｄパネルモジュールであって、水平スタート信号ＳＴＨ
を水平シフトクロック信号ＣＫＨに応じてシフトするシ
フトレジスタ回路３１がポリシリコンＴＦＴによって構
成される。そして、シフトレジスタ回路３１では、水平
シフトクロック信号ＣＫＨに応じて水平スタート信号Ｓ
ＴＨをシフトし、表示部の画素に映像信号ＲＯＵＴ、Ｇ
ＯＵＴ及びＢＯＵＴを書き込ませる書き込み信号が信号
ａ、ｂ・・・順次出力される。そして、表示部３２で
は、例えば、信号ａに対応する画素Ｒａ、Ｇａ及びＢａ
に映像信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴが同時に書
き込まれる。次に、シフトレジスタ回路３１から書き込
み信号ｂが出力されると、表示部３２では、画素Ｒａ、
Ｇａ及びＢａの次の画素位置の画素Ｒｂ、Ｇｂ及びＢｂ
に映像信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴが書き込ま
れる。このようにして、順次水平方向の画素に対して映
像信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴが書き込まれる
ことにより映像の表示が行なわれる。

【０００４】図６は、サンプルホールド回路２の動作を
説明するための図である。サンプルホールド回路２で
は、図６ア、イ、ウに示すように映像信号Ｒ、信号Ｇ、
信号Ｂが順次入力される。そして、サンプルホールド信
号ＳＨＲのＨレベルパスルが図６カに示すように入力さ
れると、例えば、信号Ｒ１がラッチ２１でサンプリング
される。次に、サンプルホールド信号ＳＨＧのＨレベル
パスルが図６キに示すように入力されると、信号Ｇ１が
ラッチ２２でサンプリングされる。そして、サンプルホ
ールド信号ＳＨＢのＨレベルパルスが図６クに示すよう
に入力されると、信号Ｂ１がラッチ３５でサンプリング
されると供に、ラッチ２１及び２２でサンプリングされ
た信号Ｒ１及びＧ１がラッチ３３及び３４にサンプリン
グされる。これにより、ラッチ３３〜３５では、サンプ
リングされた信号Ｒ１、Ｇ１、及びＢ１が図６ケ、コ、
サに示すように同時に出力信号ＲＯＵＴ、ＧＯＵＴ及び
ＢＯＵＴとして出力される。また、シフトレジスタ回路
３１では、水平スタート信号ＳＴＨが信号ＣＫＨに応じ
てシフトされ、例えば、図６のｄ点において、書き込み
信号ａが出力されると、表示部３２の水平方向のＲＧＢ
各ドット１組で構成される１画素に対して、例えば、画
素Ｒａ、Ｇａ及びＢａにｄ点の映像データＲ１、Ｇ１及
びＢ１である信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴが書
き込まれる。なお、シフトレジスタ回路３１では、図６
に示すように信号ＣＫＨの立ち上がり及び立ち下がりに
応じて水平スタート信号ＳＴＨが順次シフトされ、シフ
ト量に対応した水平方向の画素に順次信号ＲＯＵＴ、Ｇ
ＯＵＴ及びＢＯＵＴが書き込まれる。

【０００５】ところで、低温で形成されたポリシリコン
ＴＦＴの動作周波数は、一般的に、３ＭＨｚ程度であ
る。そして、液晶パネルの水平方向の画素数は、高解像
度化に伴い、５２０画素以上が要求されている。ここ
で、ＴＶ放送の水平周波数は、周知のようにＮＴＳＣ方
式においては、約１５．７ＫＨｚであり、その１水平期
間の水平同期期間を除いた映像表示領域期間は、５０μ
ｓｅｃ程度より短い期間となる。その映像データの表示
を水平画素の５２０画素以上の液晶パネルに対応するに
は、映像信号Ｒ、Ｇ、Ｂを順次書き込むための画素クロ
ックは、例えば、１１ＭＨｚ以上の周波数となる。な
お、画素クロックの周波数は、図３の基準クロック信号
ＣＬＫの周波数に相当する。そして、Ｘ方向の５２０画
素以上の画素数に対する表示を実現するためには、上述
のように液晶パネル上で映像信号ＲＧＢの３画素を同時
に書き込むことで、液晶パネル上に形成されたＸ方向ド
ライバーなどの動作速度を１／３の速度に遅くして対応
している。この１／３の速度に遅くした周波数は、水平
シフトクロック信号ＣＫＨの周波数である。これによ
り、Ｘ方向の画素数の解像度を低下させることなく、液
晶パネルに入力されるＲＧＢ信号を液晶パネルの画素数
に合わせて、予めサンプルホールド回路２に映像信号
Ｒ、Ｇ、Ｂがサンプルホールドされている。

【０００６】

【発明が解決しようとする課題】しかし、ポリシリコン
ＴＦＴ特性において、ポリシリコン内部に存在するグレ
イン（結晶粒界）が小さく結晶性が悪いことや、絶縁膜
界面またはグレイン境界に多くの準位が存在しキャリア
障壁が高いことに起因して、ＴＦＴの移動度は低く、つ
まり、動作遅延が大きい。これにより、ポリシリコンＴ
ＦＴによって構成されるシフトレジスタ回路３１の動作
遅延が大きいと、上述したサンプルホールド回路２から
出力される信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴが表示
部３２の画素に伝達されるタイミングに対して、シフト
レジスタ回路３１から出力されるＬＣＤパネルの画素に
書き込むための書き込み信号ａ、ｂ、・・・の遅延した
タイミングが、例えば、図６ｄ点の書き込み信号がｄ’
点まで遅れ、本来書き込むべき画素位置に、その次の画
素位置に書き込む映像信号が書き込まれてしまうという
問題が発生する。そして、この問題によって、液晶パネ
ルの表示品位が劣化、または、解像度の低下となる。

【０００７】このため、本発明の課題は、ポリシリコン
ＴＦＴによって構成される映像信号の書き込み信号を発
生するシフトレジスタ回路の遅延量を検出し、その検出
結果に対応した最適なタイミングでサンプルホールド回
路から映像信号が表示部の画素へ出力されるサンプルホ
ールド信号の位相タイミングを判定する位相検出回路を
提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明は、上記課題に鑑
みてなされたものであり、その特徴とするところは、複
数の映像信号をサンプルホールドするサンプルホールド
回路と、第１信号を順次シフトし、シフト動作毎に駆動
信号を発生するシフト回路と、液晶画面上の画素にサン
プルホールドされた映像信号を液晶に表示させる液晶駆
動回路において、前記シフト回路の遅延特性によって前
記第１信号に生じる位相ずれを検出する位相検出回路
と、前記位相検出回路の検出信号に応じて、前記遅延特
性を除去するようにサンプルホールド回路のサンプルホ
ールドタイミングを制御する制御回路とを備えることを
特徴とする。

【０００９】また、前記制御回路は、複数のサンプルホ
ールド信号の中から、前記位相検出回路の検出信号に基
づいて、前記位相ずれを除去するのに適したサンプルホ
ールド選択し、サンプルホールド回路に出力することを
特徴とする。

【００１０】更に、前記位相検出回路は、複数の検出期
間を設定し、前記シフト回路の出力信号の変化が、どの
検出期間に入るか否かによって位相ずれを検出すること
を特徴とする。

【００１１】また、前記制御回路は、前記位相検出回路
の検出信号を複数回検出し、その複数回検出した複数の
検出信号に基づいて、前記位相ずれを除去するのに適し
たサンプルホールド選択し、サンプルホールド回路に出
力することを特徴とする。

【００１２】更に、前記位相検出回路は水平周期毎に前
記第１信号に生じる位相ずれを検出し、前記制御回路
は、液晶駆動回路の電源投入後、映像表示領域以外の領
域で複数の連続した水平周期の複数の検出信号に基づい
て、前記複数のサンプルホールド信号の中から、前記位
相ずれを除去するのに適したサンプルホールド信号を選
択し、サンプルホールド回路に出力することを特徴とす
る。

【００１３】また、前記複数の検出期間は、前記シフト
回路のシフト動作に用いるシフトクロック信号を生成す
る基準クロック信号の立ち上がり及び立ち下がりにそれ
ぞれ同期した基準クロック信号の１クロック幅のパルス
の複数の位相から成ることを特徴とする。

【００１４】このように、本発明によれば、ＬＣＤパネ
ル上に形成されたポリシリコンＴＦＴによって構成され
るシフトレジスタ回路に入力される水平シフトクロック
信号ＣＫＨとシフトレジスタ回路から出力される信号Ｓ
ＨＯＵＴとの位相差を検出することにより、シフトレジ
スタ回路の動作遅延量を検出し、検出結果に応じてサン
プルホールド回路の映像データをサンプルホールドする
タイミングを判定出力する位相検出回路を設けたので、
サンプルホールド回路では最適なタイミングで映像信号
をサンプリングするので、表示部の画素に画素データを
書き込むための書き込み信号と画素信号との位相タイミ
ングを確実に最適化できる。

【００１５】

【発明の実施の形態】本発明の実施の形態を図面に従っ
て具体的に説明する。図１は、本発明の位相検出回路の
構成を示す図である。図１において、１０はカウンタ回
路であって、基準クロック信号ＣＬＫを計数し、水平ス
タート信号ＳＴＨ、水平シフトクロック信号ＣＫＨ信号
を発生すると供に、映像信号をサンプルホールドするた
めのタイミング信号ＳＨ１〜ＳＨ６を出力する。また、
カウンタ回路１０では、基準クロック信号ＣＬＫの立ち
上がり及び立ち下がりに同期した検出タイミング信号Ｔ
Ａ〜ＴＦ信号が、基準クロック信号ＣＬＫの３クロック
分の周期で基準クロック信号ＣＬＫの１クロック幅のパ
ルスが順次出力される。２０は制御回路であって、カウ
ンタ回路１０から出力されるタイミング信号ＳＨ１〜Ｓ
Ｈ６の何れかが後述する判定回路５４から出力される判
定出力信号に応じて映像信号Ｒ、Ｇ、Ｂのサンプルホー
ルド信号ＳＨＲ、ＳＨＧ、ＳＨＢ信号として選択出力さ
れる。３０はサンプルホールド回路であって、ラッチ３
１〜３５で構成され、制御回路２０から出力されるサン
プルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢに応じて、
映像信号Ｒ、Ｇ、Ｂが順次サンプリングされるととも
に、そのサンプリングされた映像信号が同時に信号ＲＯ
ＵＴ、ＧＯＵＴ及びＢＯＵＴとして出力される。４０は
ポリシリコンＴＦＴ−ＬＣＤモジュールであって、シフ
トレジスタ回路４１と表示画素で構成される表示部４２
とを備える。シフトレジスタ回路４１では、カウンタ回
路１０から出力される水平スタート信号ＳＴＨが水平シ
フトクロック信号ＣＫＨに応じて順次シフトされ、表示
部４２の画素に対する書き込み信号ａ、ｂ・・・を順次
出力する。また、シフトレジスタ回路４１では、水平ス
タート信号ＳＴＨが水平シフトクロック信号ＣＫＨに応
じて順次シフトされ、シフトレジスタ回路４１の最終段
から信号ＳＨＯＵＴとして出力される。信号ＳＨＯＵＴ
は、水平シフトクロック信号ＣＫＨによりシフトされた
水平スタート信号ＳＴＨがシフトレジスタ回路４１の動
作遅延を含んだタイミングで出力される。なお、シフト
レジスタ回路４１のシフト量は、例えば、（１８８×３
＋２）ＣＬＫに設定されているものとする。また、表示
部４２では、シフトレジスタ回路４１から順次出力され
る書き込み信号ａ、ｂ・・・に対して、例えば、信号ａ
が出力されると画素Ｒａ、Ｇａ、Ｂａにサンプルホール
ド回路３０から出力された信号ＲＯＵＴ、ＧＯＵＴ、Ｂ
ＯＵＴが書き込まれ、映像の表示が実行される。

【００１６】５０は位相検出回路であって、ラッチ回路
５１、第１検出回路、第２検出回路及び判定回路５４で
構成される。ラッチ回路５１では、信号ＳＨＯＵＴを基
準クロック信号ＣＬＫの立ち上がりに同期してラッチす
るとともに、ラッチした信号が信号ＳＨＯＵＴ２として
出力される。また、ラッチ回路５１では、信号ＳＨＯＵ
Ｔが基準クロック信号ＣＬＫの立ち下がりに同期してラ
ッチされるとともに、ラッチされた信号が信号ＳＨＯＵ
Ｔ３として出力される。第１検出回路５２では、信号Ｓ
ＨＯＵＴ２が検出タイミング信号ＴＡ、ＴＢ、ＴＣの何
れかのパルス期間でラッチされたかを検出する。第２検
出回路５３では、信号ＳＨＯＵＴ３が検出タイミング信
号ＴＤ、ＴＥ、ＴＦの何れかのパルス期間でラッチされ
たかを検出する。判定回路５４では、第１及び第２検出
回路の検出結果に応じてサンプルホールド信号のタイミ
ング位相条件を示すパターン信号ＰＴ１〜ＰＴ６の何れ
かを出力する。

【００１７】次に、図１の動作を図２及び図３のタイム
チャートを用いて具体的に説明する。まず、シフトレジ
スタ回路４１の内部遅延が理想的にゼロであると、シフ
トレジスタ回路５１のシフト量は、（１８８×３＋２）
ＣＬＫであるので、信号ＳＨＯＵＴは図３エに示すａ点
で立ち上がる。そして、このときのサンプルホールド信
号のタイミング位相条件をパターン信号ＰＴ１としてい
る。このパターン信号ＰＴ１に対応するサンプルホール
ド信号ＳＨＲ、ＳＨＧ及びＳＨＢは、従来の駆動回路で
用いているサンプルホールド信号と同一タイミングの、
図３オ、キ、ケに示すタイミング信号ＳＨ１、ＳＨ３及
びＳＨ５のタイミングである。

【００１８】次に、シフトレジスタ回路４１の動作遅延
により、例えば、図３エに示すｂ点において、基準クロ
ック信号ＣＬＫの立ち上がり近傍で出力信号ＳＨＯＵＴ
が立ち上がる場合の動作を説明するとともに、さらに図
２も参照し、その立ち上がりとクロック信号ＣＬＫとの
関係を参照して、動作を説明する。図２イに示すように
基準クロック信号ＣＬＫの立ち上がり近傍で信号ＳＨＯ
ＵＴが立ち上がると、ラッチ回路５１では、基準クロッ
ク信号ＣＬＫの立ち上がりに応じて信号ＳＨＯＵＴがラ
ッチされる。そして、図２イのＸに示すようにクロック
信号ＣＬＫの立ち上がりより信号ＳＨＯＵＴの立ち上が
りの方が早い場合、図２ウに示すように信号ＳＨＯＵＴ
２として出力される。すると、第１検出回路５２では、
信号ＳＨＯＵＴ２がタイミング信号ＴＡのパルス期間で
ラッチ回路５１にラッチされたことを示す信号Ａが出力
される。

【００１９】また、ラッチ回路５１では、基準クロック
信号ＣＬＫの立ち下がりに応じて信号ＳＨＯＵＴがラッ
チされる。そして、図２イのＸに示すようにクロック信
号ＣＬＫの立ち上がり近傍で信号ＳＨＯＵＴが立ち上が
っているので、安定して図２クに示すように信号ＳＨＯ
ＵＴ３として出力される。すると、第２検出回路５３で
は、信号ＳＨＯＵＴ３がタイミング信号ＴＤのパルス期
間でラッチ回路５１にラッチされたことを示す信号Ｄが
出力される。

【００２０】そして、判別回路５４では、検出タイミン
グ信号ＴＡ及びＴＤのパルス期間において、信号ＳＨＯ
ＵＴがラッチ回路５１でラッチされたことを示す信号Ａ
及びＤにより、信号ＳＨＯＵＴ２よりｒ点〜ｔ点の間、
また、信号ＳＨＯＵＴ３よりｓ点〜ｕ点の間であるか
ら、信号ＳＨＯＵＴの立ち上がりが図２のｓ点〜ｔ点間
の期間内で発生したことを判定するとともに、サンプル
ホールド信号の位相タイミング条件を示す信号ＰＴ６が
図２シに示すように出力される。

【００２１】信号ＰＴ６が出力されると、制御回路２０
では、図４の表に示すように信号ＳＨ６、ＳＨ２及びＳ
Ｈ４がそれぞれサンプルホールド信号ＳＨＲ、ＳＨＧ及
びＳＨＢとして選択され、図３ス、セ、ソの実線に示す
ようにサンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢ
が出力される。

【００２２】このように、ポリシリコンＴＦＴによって
構成されるシフトレジスタ回路４１の動作遅延量が水平
クロック信号ＣＫＨと信号ＳＨＯＵＴとの位相差を検出
することにより位相検出回路５０によって判定され、シ
フトレジスタ回路４１から出力される画素信号書き込み
信号ａ、ｂ・・・が発生するタイミングがサンプルホー
ルド回路３０から出力される画素信号ＲＯＵＴ、ＧＯＵ
Ｔ、ＢＯＵＴが安定した状態となるようにしたので、確
実に書き込み信号ａ、ｂ・・・に対応する表示部４２の
画素位置の画素に画素信号ＲＯＵＴ、ＧＯＵＴ、ＢＯＵ
Ｔが書き込むことができる。

【００２３】一方、図２イのＹに示すようにクロック信
号ＣＬＫの立ち上がりより信号ＳＨＯＵＴの立ち上がり
の方が遅い場合、図２エに示すように信号ＳＨＯＵＴ
２’として出力される。すると、第１検出回路５２で
は、信号ＳＨＯＵＴ２’がタイミング信号ＴＢのパルス
期間でラッチ回路５１にラッチされたことを示す信号Ｂ
が出力される。

【００２４】また、ラッチ回路５１では、基準クロック
信号ＣＬＫの立ち下がりに応じて信号ＳＨＯＵＴがラッ
チされる。そして、図２イのＹに示すようにクロック信
号ＣＬＫの立ち上がり近傍で信号ＳＨＯＵＴが立ち上が
っているので、信号ＳＨＯＵＴは安定してラッチされ図
２クに示すように信号ＳＨＯＵＴ３として出力される。
そして、第２検出回路５３では、信号ＳＨＯＵＴ３が検
出タイミング信号ＴＤのパルス期間でラッチ回路５１に
ラッチされたことを示す信号Ｄが出力される。

【００２５】そして、判別回路５４では、検出タイミン
グ信号ＴＢ及びＴＤのパルス期間において、信号ＳＨＯ
ＵＴがラッチ回路５１でラッチされたことを示す信号Ｂ
及びＤにより、信号ＳＨＯＵＴ２’よりｔ点〜ｖ点の
間、また、信号ＳＨＯＵＴ３よりｓ点〜ｕ点の間である
から、信号ＳＨＯＵＴの立ち上がりが図２のｔ点〜ｕ点
間の期間で発生したことを判定するとともに、サンプル
ホールド信号の位相タイミング条件を示す信号ＰＴ１が
図２スの破線に示すように出力される。

【００２６】信号ＰＴ１が出力されると、制御回路２０
では、図４の表に示すように信号ＳＨ１、ＳＨ３及びＳ
Ｈ５がそれぞれサンプルホールド信号ＳＨＲ、ＳＨＧ及
びＳＨＢとして選択され、図３ス、セ、ソの破線に示す
タイミングでサンプルホールド信号ＳＨＲ、ＳＨＧ及び
ＳＨＢが出力される。

【００２７】そして、サンプルホールド回路３０では、
映像信号Ｒ、Ｇ、Ｂがサンプルホールド信号ＳＨＲ、Ｓ
ＨＧ及びＳＨＢに応じて順次サンプリングされ、そのサ
ンプリングされた映像信号が画素信号ＲＯＵＴ、ＧＯＵ
Ｔ、ＢＯＵＴとして同期化されて同時出力される。

【００２８】また、信号ＳＨＯＵＴの立ち上がりタイミ
ングと、水平シフトクロック信号ＣＫＨの立ち上がりの
タイミングとが概ね同一タイミングの場合、上述した位
相検出動作を、例えば、連続した５水平期間というよう
に複数回実行することにより、シフトレジスタ回路４１
の動作遅延をより正確に検出することができる。例え
ば、信号ＳＨＯＵＴの立ち上がりタイミングが図２イに
示すｔ点であると、ラッチ回路５１では、クロック信号
ＣＬＫの立ち上がりで信号ＳＨＯＵＴも立ち上がってい
るので、信号ＣＬＫの立ち上がりで信号ＳＨＯＵＴをラ
ッチするラッチ動作は、データセットアップ時間及びデ
ータホールド時間がゼロであり、ラッチ動作を行う毎
に、信号ＳＨＯＵＴ２または信号ＳＨＯＵＴ２’と、ラ
ッチエラーを起す。よって、第１検出回路５２では、検
出動作を行う毎に、検出タイミング信号ＴＡまたはＴＢ
のパルス期間で信号ＳＨＯＵＴがラッチされたことを示
す信号ＡまたはＢが出力される。

【００２９】そして、判別回路５４では、検出タイミン
グ信号ＴＡまたはＴＢ、且つ信号ＴＤのパルス期間にお
いて、信号ＳＨＯＵＴがラッチ回路５１でラッチされた
ことを示す信号ＡまたはＢ、且つ信号Ｄにより、信号Ｓ
ＨＯＵＴ２よりｒ点〜ｔ点の間または、信号ＳＨＯＵＴ
２’よりｔ点〜ｖ点の間、また、信号ＳＨＯＵＴ３より
ｓ点〜ｕ点の間であるから、信号ＳＨＯＵＴの立ち上が
りが図２の概ねｔ点で発生したことを判定することがで
きる。このように、信号ＳＨＯＵＴの立ち上がりと水平
シフトクロック信号ＣＫＨの立ち上がりとのタイミング
が概ね同時の場合は、サンプルホールド信号の位相タイ
ミング条件は、パターンＰＴ６とすれば良い。これによ
り、サンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢの
タイミングと、シフトレジスタ回路４１から出力される
書き込み信号ａ、ｂ・・・のタイミングとは、図６に示
すような映像信号が確実にサンプルホールドされた状態
で画素に書き込まれる位相関係となり、パネル部４２の
画素に確実に映像信号ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴを
書き込むことができる。

【００３０】なお、図４に第１及び第２検出回路５２お
よび５３において検出された条件に対応する、判定結果
とサンプルホールド信号のタイミング位相の判定条件を
示す。表において、例えば、位相検出結果が安定して、
検出タイミング信号ＴＢ及びＴＤのパルス期間で信号Ｓ
ＨＯＵＴ２及びＳＨＯＵＴ３の立ち上がりが検出される
と、図２のｓ点〜ｔ点間で信号ＳＨＯＵＴが立ち上がる
ので、サンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢ
の最適なタイミングは図４に示すようにパターンＰＴ１
であると判定する。また、位相検出結果において、タイ
ミング信号ＴＢのパルス期間で安定して信号ＳＨＯＵＴ
２の立ち上がりが検出され、且つ、ラッチエラーにより
検出タイミング信号ＴＤまたはＴＥのパルス期間で信号
ＳＨＯＵＴ３の立ち上がりが検出されると、信号ＳＨＯ
ＵＴの立ち上がりは概ねｕ点であるので、サンプルホー
ルド信号ＳＨＲ、ＳＨＧ及びＳＨＢの最適なタイミング
は図４に示すパターンＰＴ２であると判定する。

【００３１】このように、カウンタ回路１０から水平シ
フトクロック信号ＣＫＨの１クロックに対して、基準ク
ロック信号ＣＬＫの立ち上がりに同期した３相の検出タ
イミング信号ＴＡ〜ＴＣと基準クロック信号ＣＬＫの立
ち下がりに同期した３相の検出タイミング信号ＴＤ〜Ｔ
Ｆとの計６相の検出タイミング信号ＴＡ〜ＴＦを用い
て、第１及び第２検出回路５２及び５３によって、信号
ＳＨＯＵＴと信号ＣＫＨとの位相差を検出するようにし
たことにより、信号ＳＨＯＵＴの遅延量を確実に検出す
ることができる。これにより、最適なタイミングのサン
プルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢが制御回路
２０から出力され、また、サンプルホールド回路３０で
は、表示部４２の画素に画素信号ＲＯＵＴ、ＧＯＵＴ及
びＢＯＵＴがシフトレジスタ回路４１から出力される書
き込み信号ａ、ｂ・・・によって書き込まれるタイミン
グに好適なタイミングでサンプルホールド出力される。

【００３２】なお、本発明の位相検出回路５０の検出信
号ＰＴ１〜ＰＴ６を制御回路で検出する動作は、液晶駆
動回路の電源投入後の映像表示領域外の期間において行
なわれることで、表示中にサンプルホールド信号のタイ
ミングを切り換えることによる表示部４２で表示される
映像が乱れることがなく、最適なサンプルホールドタイ
ミングのサンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨ
Ｂのタイミングが制御回路２０から選択出力される。

【００３３】また、水平シフトクロック信号ＣＫＨの１
クロック内に基準クロック信号ＣＬＫが６クロック含ま
れる場合で説明したが、特に、６クロックに限定される
ものではなく、基準クロック信号ＣＬＫの周波数が高
く、信号ＣＫＨの１クロック内に含まれる基準クロック
信号ＣＬＫの立ち上がり及び立ち下がりにそれぞれ同期
した６位相以上の検出タイミング信号を作成することに
より、より精度の高い水平シフトクロック信号ＣＫＨと
信号ＳＨＯＵＴとの位相差を検出できることは言うまで
もない。

【００３４】

【発明の効果】上述の如く、本発明によれば、位相検出
回路５０を備え、ポリシリコンＴＦＴによって形成され
たシフトレジスタ回路４１の出力信号ＳＨＯＵＴとシフ
トクロック信号ＣＫＨとの位相差を検出し、サンプルホ
ールド回路３０の最適なサンプルホールド動作を行うタ
イミングを判定し、制御回路２０では、その判定結果に
応じてサンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢ
が出力されるので、ＬＣＤパネルの水平方向の表示画素
位置に対応した画素信号が書き込め、画素信号の誤書き
込みによる解像度の低下を確実に防止できるという有利
な効果が得られる。

【図面の簡単な説明】

【図１】本発明の位相検出回路の構成を示す図である。

【図２】図１の位相検出回路の動作を説明するためのタ
イミング例を示すタイムチャートである。

【図３】図１の位相検出回路の判定結果とサンプルホー
ルドタイミングを説明するためのタイムチャートであ
る。

【図４】本発明のサンプルホールドの最適タイミング判
定を説明するテーブルを示す図である。

【図５】従来のサンプルホールド信号発生回路の構成を
示す図である。

【図６】画像データ信号Ｒ、Ｇ、Ｂのサンプルホールド
させるタイミングを説明するためのタイムチャートであ
る。

【符号の説明】

１０カウンタ回路２０制御回路３０サンプルホールド回路４０ポリシリコンＴＦＴ−ＬＣＤモジュール４１シフトレジスタ回路５０位相検出回路５１ラッチ回路５２第１検出回路５３第２検出回路５４判定回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６７０Ｇ０９Ｇ 3/20 ６７０ＤＦターム(参考） 2H093 NA16 NC09 NC11 NC13 NC15 NC16 NC22 NC23 NC34 NC49 NC62 ND31 5C006 AA01 AA22 AF42 AF46 AF50 AF51 AF52 AF53 AF61 AF71 BB16 BC11 BC16 BC20 BF03 BF04 BF14 BF22 FA16 FA18 5C080 AA10 BB05 CC03 DD05 DD09 EE19 FF11 GG07 GG08 JJ02 JJ04

Claims

【特許請求の範囲】

【請求項１】複数の映像信号をサンプルホールドする
サンプルホールド回路と、第１信号を順次シフトし、シ
フト動作毎に駆動信号を発生するシフト回路と、液晶画
面上の画素にサンプルホールドされた映像信号を液晶に
表示させる液晶駆動回路において、前記シフト回路の遅延特性によって前記第１信号に生じ
る位相ずれを検出する位相検出回路と、前記位相検出回路の検出信号に応じて、前記遅延特性を
除去するようにサンプルホールド回路のサンプルホール
ドタイミングを制御する制御回路とを備えることを特徴
とする液晶駆動回路。
【請求項２】前記制御回路は、複数のサンプルホール
ド信号の中から、前記位相検出回路の検出信号に基づい
て、前記位相ずれを除去するのに適したサンプルホール
ド選択し、サンプルホールド回路に出力することを特徴
とする請求項１記載の液晶駆動回路。
【請求項３】前記位相検出回路は、複数の検出期間を
設定し、前記シフト回路の出力信号の変化が、どの検出
期間に入るか否かによって位相ずれを検出することを特
徴とする請求項１又は２記載の液晶駆動回路。
【請求項４】前記制御回路は、前記位相検出回路の検
出信号を複数回検出し、その複数回検出した複数の検出
信号に基づいて、前記位相ずれを除去するのに適したサ
ンプルホールド選択し、サンプルホールド回路に出力す
ることを特徴とする請求項３記載の液晶駆動回路。
【請求項５】前記位相検出回路は水平周期毎に前記第
１信号に生じる位相ずれを検出し、前記制御回路は、液晶駆動回路の電源投入後、映像表示
領域以外の領域で複数の連続した水平周期の複数の検出
信号に基づいて、前記複数のサンプルホールド信号の中
から、前記位相ずれを除去するのに適したサンプルホー
ルド信号を選択し、サンプルホールド回路に出力するこ
とを特徴とする請求項４記載の液晶駆動回路。
【請求項６】前記複数の検出期間は、前記シフト回路
のシフト動作に用いるシフトクロック信号を生成する基
準クロック信号の立ち上がり及び立ち下がりにそれぞれ
同期した基準クロック信号の１クロック幅のパルスの複
数の位相から成ることを特徴とする請求項３又は４又は
５記載の液晶駆動回路。