JP2003233429A - 電源回路及びバイアス回路 - Google Patents
電源回路及びバイアス回路Info
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Abstract
(57)【要約】
【課題】 基準電圧の電源電圧依存性の低減を図る。
【解決手段】 第１トランジスタ（Ｍ１）と高電位側電
源（ＶＤＤ）との間にデプレッションタイプの第３トラ
ンジスタ（Ｍ３）を設け、この第３トランジスタのバッ
クゲートをグランド（ＧＮＤ）、若しくは上記第１トラ
ンジスタと上記第２トランジスタとの直列接続ノードに
接続することにより、第３トランジスタは定電圧源とし
て作用し、第１トランジスタの端子電圧を安定化させ、
それによって基準電圧の電源電圧依存性の低減を図る。
源（ＶＤＤ）との間にデプレッションタイプの第３トラ
ンジスタ（Ｍ３）を設け、この第３トランジスタのバッ
クゲートをグランド（ＧＮＤ）、若しくは上記第１トラ
ンジスタと上記第２トランジスタとの直列接続ノードに
接続することにより、第３トランジスタは定電圧源とし
て作用し、第１トランジスタの端子電圧を安定化させ、
それによって基準電圧の電源電圧依存性の低減を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路技術、さ
らには所定の基準電圧を得るための電源回路や、所定の
バイアス電流を得るためのバイアス回路に関する。
らには所定の基準電圧を得るための電源回路や、所定の
バイアス電流を得るためのバイアス回路に関する。
【０００２】
【従来の技術】デプレションタイプの第１ｎチャネル型
ＭＯＳトランジスタと、エンハンスメントタイプの第２
ｎチャネル型ＭＯＳトランジスタとを直列接続し、その
直列接続ノードから基準電圧を得るようにした基準電圧
回路が知られている。上記第１ｎチャネル型ＭＯＳトラ
ンジスタのゲート及び上記第２ｎチャネル型ＭＯＳトラ
ンジスタのゲートは、上記直列接続ノードに結合され
る。また、上記第１ｎチャネル型ＭＯＳトランジスタの
ソースが高電位側電源に結合され、上記第２ｎチャネル
型ＭＯＳトランジスタのソースが低電位側電源（グラン
ド）に結合される。この場合、上記基準電圧は、上記第
１トランジスタのしきい値と上記第２トランジスタのし
きい値との差分とされる。
ＭＯＳトランジスタと、エンハンスメントタイプの第２
ｎチャネル型ＭＯＳトランジスタとを直列接続し、その
直列接続ノードから基準電圧を得るようにした基準電圧
回路が知られている。上記第１ｎチャネル型ＭＯＳトラ
ンジスタのゲート及び上記第２ｎチャネル型ＭＯＳトラ
ンジスタのゲートは、上記直列接続ノードに結合され
る。また、上記第１ｎチャネル型ＭＯＳトランジスタの
ソースが高電位側電源に結合され、上記第２ｎチャネル
型ＭＯＳトランジスタのソースが低電位側電源（グラン
ド）に結合される。この場合、上記基準電圧は、上記第
１トランジスタのしきい値と上記第２トランジスタのし
きい値との差分とされる。
【０００３】尚、基準電圧回路について記載された文献
の例としては、１９９３年６月にコロナ社から発行され
た「集積回路工学（２）第１８０頁」がある。
の例としては、１９９３年６月にコロナ社から発行され
た「集積回路工学（２）第１８０頁」がある。
【０００４】
【発明が解決しようとする課題】基準電圧は、高電位側
電源電圧の変動に対して影響を受けないのが理想的であ
る。しかしながら、上記のようにデプレションタイプの
第１ｎチャネル型ＭＯＳトランジスタと、エンハンスメ
ントタイプの第２ｎチャネル型ＭＯＳトランジスタとを
直列接続し、その直列接続ノードから基準電圧を得るよ
うにした基準電圧回路においては、そこに適用されるＭ
ＯＳトランジスタの補正係数（アーリー電圧により決ま
る値）の影響により、高電位側電源電圧の変動に対して
基準電圧が変動されてしまい、例えば３端子レギュレー
タなどに適用される回路としては、基準電圧のラインレ
ギュレーション特性が十分とはいえないことが、本願発
明者によって見いだされた。また、半導体集積回路、特
に定電流出力型演算増幅器４０などにおいては、出力電
流のラインレギュレーション特性が重要とされる。定電
流出力型演算増幅器４０における出力電流のラインレギ
ュレーション特性を向上させるには、当該演算増幅器に
含まれるバイアス回路の電源電圧依存性を低減すること
が重要とされる。
電源電圧の変動に対して影響を受けないのが理想的であ
る。しかしながら、上記のようにデプレションタイプの
第１ｎチャネル型ＭＯＳトランジスタと、エンハンスメ
ントタイプの第２ｎチャネル型ＭＯＳトランジスタとを
直列接続し、その直列接続ノードから基準電圧を得るよ
うにした基準電圧回路においては、そこに適用されるＭ
ＯＳトランジスタの補正係数（アーリー電圧により決ま
る値）の影響により、高電位側電源電圧の変動に対して
基準電圧が変動されてしまい、例えば３端子レギュレー
タなどに適用される回路としては、基準電圧のラインレ
ギュレーション特性が十分とはいえないことが、本願発
明者によって見いだされた。また、半導体集積回路、特
に定電流出力型演算増幅器４０などにおいては、出力電
流のラインレギュレーション特性が重要とされる。定電
流出力型演算増幅器４０における出力電流のラインレギ
ュレーション特性を向上させるには、当該演算増幅器に
含まれるバイアス回路の電源電圧依存性を低減すること
が重要とされる。
【０００５】本発明の目的は、基準電圧の電源電圧依存
性を低減するための技術を提供することにある。
性を低減するための技術を提供することにある。
【０００６】本発明の別の目的は、バイアス回路の電源
電圧依存性を低減するための技術を提供することにあ
る。
電圧依存性を低減するための技術を提供することにあ
る。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、デプレションタイプの第１トラ
ンジスタと、それに直列接続されたエンハンスメントタ
イプの第２トランジスタとを含んで電源回路が構成され
るとき、第１トランジスタと高電位側電源との間にデプ
レッションタイプの第３トランジスタを設け、この第３
トランジスタのバックゲートをグランド、若しくは上記
第１トランジスタと上記第２トランジスタとの直列接続
ノードに接続する。
ンジスタと、それに直列接続されたエンハンスメントタ
イプの第２トランジスタとを含んで電源回路が構成され
るとき、第１トランジスタと高電位側電源との間にデプ
レッションタイプの第３トランジスタを設け、この第３
トランジスタのバックゲートをグランド、若しくは上記
第１トランジスタと上記第２トランジスタとの直列接続
ノードに接続する。
【００１０】上記の手段によれば、第３トランジスタ
は、定電圧源として作用し、上記第１トランジスタの端
子電圧を安定化する。このことが、基準電圧の電源電圧
依存性の低減を達成する。
は、定電圧源として作用し、上記第１トランジスタの端
子電圧を安定化する。このことが、基準電圧の電源電圧
依存性の低減を達成する。
【００１１】このとき、上記第１トランジスタと上記第
３トランジスタとの直列接続ノードの電位は、上記第１
トランジスタと上記第２トランジスタとの直列接続ノー
ドの電位と上記第１トランジスタのしきい値との加算値
よりも高くなるように設定することができる。また、上
記第３トランジスタのゲートサイズ比は、上記第１トラ
ンジスタのゲートサイズの比よりも大きく設定すること
ができる。さらに、基準電圧をさらに安定化させるに
は、上記第３トランジスタを複数個直列接続するとよ
い。
３トランジスタとの直列接続ノードの電位は、上記第１
トランジスタと上記第２トランジスタとの直列接続ノー
ドの電位と上記第１トランジスタのしきい値との加算値
よりも高くなるように設定することができる。また、上
記第３トランジスタのゲートサイズ比は、上記第１トラ
ンジスタのゲートサイズの比よりも大きく設定すること
ができる。さらに、基準電圧をさらに安定化させるに
は、上記第３トランジスタを複数個直列接続するとよ
い。
【００１２】また、ゲートとソースとがグランドに結合
された第１トランジスタと、ゲートとソースとが上記第
１トランジスタのドレインに結合された第２トランジス
タと、を含み、上記第２トランジスタのバックゲートを
上記グランドに結合することでバイアス回路を構成す
る。
された第１トランジスタと、ゲートとソースとが上記第
１トランジスタのドレインに結合された第２トランジス
タと、を含み、上記第２トランジスタのバックゲートを
上記グランドに結合することでバイアス回路を構成す
る。
【００１３】上記の手段によれば、上記第２トランジス
タは定電圧源として作用し、上記第１トランジスタの端
子電圧を安定化する。このとき、上記第２トランジスタ
を定電流源として機能させることにより、そこに流れる
バイアス電流を安定化させることができる。このこと
が、バイアス回路の電源電圧依存性の低減を達成する。
タは定電圧源として作用し、上記第１トランジスタの端
子電圧を安定化する。このとき、上記第２トランジスタ
を定電流源として機能させることにより、そこに流れる
バイアス電流を安定化させることができる。このこと
が、バイアス回路の電源電圧依存性の低減を達成する。
【００１４】
【発明の実施の形態】図１５には、本発明にかかる電源
回路の一例である定電圧回路の構成例が示される。図１
５に示される定電圧回路は、特に制限されないが、電圧
を低電圧化するための３端子レギュレータ１０を含んで
成る。３端子レギュレータ１０は、高電位側電源（ＶＤ
Ｄ）端子と、グランド（ＧＮＤ）端子と、出力（ＯＵ
Ｔ）端子とを有する。高電位側電源（ＶＤＤ）端子に
は、高電位側電源ＶＤＤが供給され、出力（ＯＵＴ）端
子から低電圧化された電圧が出力される。グランド（Ｇ
ＮＤ）端子はグランドＧＮＤに結合される。高電位側電
源（ＶＤＤ）端子にはキャパシタ１１が結合され、出力
（ＯＵＴ）端子にはキャパシタ１２が結合される。出力
（ＯＵＴ）端子からの出力電圧は、高電位側電源ＶＤＤ
の依存性が低減されており、抵抗１３，１４の直列接続
回路により分圧され、その分圧出力Ｖｏｕｔが、図示さ
れない回路に供給される。
回路の一例である定電圧回路の構成例が示される。図１
５に示される定電圧回路は、特に制限されないが、電圧
を低電圧化するための３端子レギュレータ１０を含んで
成る。３端子レギュレータ１０は、高電位側電源（ＶＤ
Ｄ）端子と、グランド（ＧＮＤ）端子と、出力（ＯＵ
Ｔ）端子とを有する。高電位側電源（ＶＤＤ）端子に
は、高電位側電源ＶＤＤが供給され、出力（ＯＵＴ）端
子から低電圧化された電圧が出力される。グランド（Ｇ
ＮＤ）端子はグランドＧＮＤに結合される。高電位側電
源（ＶＤＤ）端子にはキャパシタ１１が結合され、出力
（ＯＵＴ）端子にはキャパシタ１２が結合される。出力
（ＯＵＴ）端子からの出力電圧は、高電位側電源ＶＤＤ
の依存性が低減されており、抵抗１３，１４の直列接続
回路により分圧され、その分圧出力Ｖｏｕｔが、図示さ
れない回路に供給される。
【００１５】図１６には、本発明にかかる電源回路の一
例である定電流回路の構成例が示される。図１６に示さ
れる定電流回路も、特に制限されないが、上記定電圧回
路と同様に３端子レギュレータ１０を含んで成る。３端
子レギュレータ１０の出力電圧によって駆動されるｎｐ
ｎ型バイポーラトランジスタ１５が設けられる。ｎｐｎ
型バイポーラトランジスタ１５のコレクタは、ｐｎｐ型
バイポーラトランジスタ１６を介して高電位側電源ＶＤ
Ｄに結合される。ｎｐｎ型バイポーラトランジスタ１５
のソースは、抵抗１８を介してグランドＧＮＤに結合さ
れる。バイポーラトランジスタ１６にカレントミラー結
合されたｐｎｐ型バイポーラトランジスタ１７が設けら
れ、このバイポーラトランジスタ１７を介して定電流出
力Ｉｏｕｔが得られる。
例である定電流回路の構成例が示される。図１６に示さ
れる定電流回路も、特に制限されないが、上記定電圧回
路と同様に３端子レギュレータ１０を含んで成る。３端
子レギュレータ１０の出力電圧によって駆動されるｎｐ
ｎ型バイポーラトランジスタ１５が設けられる。ｎｐｎ
型バイポーラトランジスタ１５のコレクタは、ｐｎｐ型
バイポーラトランジスタ１６を介して高電位側電源ＶＤ
Ｄに結合される。ｎｐｎ型バイポーラトランジスタ１５
のソースは、抵抗１８を介してグランドＧＮＤに結合さ
れる。バイポーラトランジスタ１６にカレントミラー結
合されたｐｎｐ型バイポーラトランジスタ１７が設けら
れ、このバイポーラトランジスタ１７を介して定電流出
力Ｉｏｕｔが得られる。
【００１６】図１には、上記３端子レギュレータ１０の
構成例が示される。
構成例が示される。
【００１７】図１に示される３端子レギュレータ１０
は、特に制限されないが、公知の半導体集積回路製造技
術により、単結晶シリコン基板などの一つの半導体基板
に形成される。
は、特に制限されないが、公知の半導体集積回路製造技
術により、単結晶シリコン基板などの一つの半導体基板
に形成される。
【００１８】ｎチャネル型ＭＯＳトランジスタＭ５，Ｍ
６は、それらのソースがｎチャネル型ＭＯＳトランジス
タＭ４を介してグランドＧＮＤに結合されることで差動
結合される。また、ｎチャネル型ＭＯＳトランジスタＭ
５，Ｍ６のドレインは、対応するｐチャネル型ＭＯＳト
ランジスタＭ７，Ｍ８を介して高電位側電源ＶＤＤに結
合される。ｐチャネル型ＭＯＳトランジスタＭ７がｐチ
ャネル型ＭＯＳトランジスタＭ８にカレントミラー結合
される。ｎチャネル型ＭＯＳトランジスタＭ５のゲー
ト、及びｎチャネル型ＭＯＳトランジスタＭ４のゲート
には、基準電圧回路２０によって形成された基準電圧Ｖ
ＲＥＦＦが供給される。この基準電圧ＶＲＥＦＦは、特
に制限されないが、１．６Ｖとされる。上記ｎチャネル
型ＭＯＳトランジスタＭ５のドレインから差動出力が得
られ、それが後段のｐチャネル型ＭＯＳトランジスタＭ
９のゲートに伝達される。このｐチャネル型ＭＯＳトラ
ンジスタＭ９のソースは高電位側電源ＶＤＤに結合され
る。ｐチャネル型ＭＯＳトランジスタＭ９のドレインか
ら、この３端子レギュレータ１０の出力（ＯＵＴ）端子
が引き出される。この出力端子からの出力電圧は、互い
に直列接続された抵抗Ｒ１，Ｒ２で分圧されることで検
出され、この検出結果がｐチャネル型ＭＯＳトランジス
タＭ６のゲートに供給される。特に制限されないが、抵
抗Ｒ１は５１．５ｋΩとされ、抵抗Ｒ２は４８．５ｋΩ
とされる。ｐチャネル型ＭＯＳトランジスタＭ９のソー
スとゲートには位相補償のためのキャパシタＣが設けら
れる。
６は、それらのソースがｎチャネル型ＭＯＳトランジス
タＭ４を介してグランドＧＮＤに結合されることで差動
結合される。また、ｎチャネル型ＭＯＳトランジスタＭ
５，Ｍ６のドレインは、対応するｐチャネル型ＭＯＳト
ランジスタＭ７，Ｍ８を介して高電位側電源ＶＤＤに結
合される。ｐチャネル型ＭＯＳトランジスタＭ７がｐチ
ャネル型ＭＯＳトランジスタＭ８にカレントミラー結合
される。ｎチャネル型ＭＯＳトランジスタＭ５のゲー
ト、及びｎチャネル型ＭＯＳトランジスタＭ４のゲート
には、基準電圧回路２０によって形成された基準電圧Ｖ
ＲＥＦＦが供給される。この基準電圧ＶＲＥＦＦは、特
に制限されないが、１．６Ｖとされる。上記ｎチャネル
型ＭＯＳトランジスタＭ５のドレインから差動出力が得
られ、それが後段のｐチャネル型ＭＯＳトランジスタＭ
９のゲートに伝達される。このｐチャネル型ＭＯＳトラ
ンジスタＭ９のソースは高電位側電源ＶＤＤに結合され
る。ｐチャネル型ＭＯＳトランジスタＭ９のドレインか
ら、この３端子レギュレータ１０の出力（ＯＵＴ）端子
が引き出される。この出力端子からの出力電圧は、互い
に直列接続された抵抗Ｒ１，Ｒ２で分圧されることで検
出され、この検出結果がｐチャネル型ＭＯＳトランジス
タＭ６のゲートに供給される。特に制限されないが、抵
抗Ｒ１は５１．５ｋΩとされ、抵抗Ｒ２は４８．５ｋΩ
とされる。ｐチャネル型ＭＯＳトランジスタＭ９のソー
スとゲートには位相補償のためのキャパシタＣが設けら
れる。
【００１９】ここで、上記ｎチャネル型ＭＯＳトランジ
スタＭ４、及びｐチャネル型ＭＯＳトランジスタＭ７，
Ｍ８，Ｍ９は、エンハンスメントタイプとされ、上記ｎ
チャネル型ＭＯＳトランジスタＭ５，Ｍ６はデプレショ
ンタイプとされる。また、上記ｎチャネル型ＭＯＳトラ
ンジスタＭ４のゲートサイズ比（ゲート幅Ｗとゲート長
Ｌの比）Ｗ／Ｌは、特に制限されないが、１６／８０と
される。
スタＭ４、及びｐチャネル型ＭＯＳトランジスタＭ７，
Ｍ８，Ｍ９は、エンハンスメントタイプとされ、上記ｎ
チャネル型ＭＯＳトランジスタＭ５，Ｍ６はデプレショ
ンタイプとされる。また、上記ｎチャネル型ＭＯＳトラ
ンジスタＭ４のゲートサイズ比（ゲート幅Ｗとゲート長
Ｌの比）Ｗ／Ｌは、特に制限されないが、１６／８０と
される。
【００２０】上記基準電圧回路２０は、次のように構成
される。
される。
【００２１】ｎチャネル型ＭＯＳトランジスタＭ１，Ｍ
２が直列接続され、それにｎチャネル型ＭＯＳトランジ
スタＭ３が直列接続される。ｎチャネル型ＭＯＳトラン
ジスタＭ３のドレインは高電位側電源ＶＤＤに結合さ
れ、ｎチャネル型ＭＯＳトランジスタＭ２のソースはグ
ランドＧＮＤに結合される。ｎチャネル型ＭＯＳトラン
ジスタＭ１のゲートはソースに結合され、ｎチャネル型
ＭＯＳトランジスタＭ２のゲートはドレインに結合され
る。ｎチャネル型ＭＯＳトランジスタＭ３のゲートはソ
ースに結合される。上記ｎチャネル型ＭＯＳトランジス
タＭ１，Ｍ３はデプレションタイプとされ、上記ｎチャ
ネル型ＭＯＳトランジスタＭ２はエンハンスメントタイ
プとされる。ｎチャネル型ＭＯＳトランジスタＭ１やＭ
２のゲートサイズ比Ｗ／Ｌは１６／８０、ｎチャネル型
ＭＯＳトランジスタＭ３のゲートサイズ比Ｗ／Ｌは１０
０／５とされる。ｎチャネル型ＭＯＳトランジスタＭ１
とＭ２との直列接続ノードから、この基準電圧回路２０
の出力電圧ＶＲＥＦが得られる。ｎチャネル型ＭＯＳト
ランジスタＭ３の電圧をＶＳ３とし、ｎチャネル型ＭＯ
ＳトランジスタＭ１のしきい値をＶＴ１とするとき、電
圧ＶＳ３が、ＶＲＥＦ＋ＶＴ１よりも大きくなるように
ＭＯＳトランジスタのゲートサイズ比が決定される。ま
た、ｎチャネル型ＭＯＳトランジスタＭ１やＭ２のバッ
クゲートはソースに結合されているが、ｎチャネル型Ｍ
ＯＳトランジスタＭ３のバックゲートはグランドＧＮＤ
に結合されている。これにより、基準電圧ＶＲＥＦの高
電位側電源ＶＤＤ依存性を低減することができる。この
ように基準電圧ＶＲＥＦの高電位側電源ＶＤＤ依存性が
低減されることにより、基準電圧ＶＲＥＦに基づいて出
力電圧を形成する３端子レギュレータ１０の高電位側電
源に対する出力電圧（ＶＤＤ−ＯＵＴ）特性は、図２に
示されるように、高電位側電源ＶＤＤの所定の範囲内
で、３．３Ｖに固定される。
２が直列接続され、それにｎチャネル型ＭＯＳトランジ
スタＭ３が直列接続される。ｎチャネル型ＭＯＳトラン
ジスタＭ３のドレインは高電位側電源ＶＤＤに結合さ
れ、ｎチャネル型ＭＯＳトランジスタＭ２のソースはグ
ランドＧＮＤに結合される。ｎチャネル型ＭＯＳトラン
ジスタＭ１のゲートはソースに結合され、ｎチャネル型
ＭＯＳトランジスタＭ２のゲートはドレインに結合され
る。ｎチャネル型ＭＯＳトランジスタＭ３のゲートはソ
ースに結合される。上記ｎチャネル型ＭＯＳトランジス
タＭ１，Ｍ３はデプレションタイプとされ、上記ｎチャ
ネル型ＭＯＳトランジスタＭ２はエンハンスメントタイ
プとされる。ｎチャネル型ＭＯＳトランジスタＭ１やＭ
２のゲートサイズ比Ｗ／Ｌは１６／８０、ｎチャネル型
ＭＯＳトランジスタＭ３のゲートサイズ比Ｗ／Ｌは１０
０／５とされる。ｎチャネル型ＭＯＳトランジスタＭ１
とＭ２との直列接続ノードから、この基準電圧回路２０
の出力電圧ＶＲＥＦが得られる。ｎチャネル型ＭＯＳト
ランジスタＭ３の電圧をＶＳ３とし、ｎチャネル型ＭＯ
ＳトランジスタＭ１のしきい値をＶＴ１とするとき、電
圧ＶＳ３が、ＶＲＥＦ＋ＶＴ１よりも大きくなるように
ＭＯＳトランジスタのゲートサイズ比が決定される。ま
た、ｎチャネル型ＭＯＳトランジスタＭ１やＭ２のバッ
クゲートはソースに結合されているが、ｎチャネル型Ｍ
ＯＳトランジスタＭ３のバックゲートはグランドＧＮＤ
に結合されている。これにより、基準電圧ＶＲＥＦの高
電位側電源ＶＤＤ依存性を低減することができる。この
ように基準電圧ＶＲＥＦの高電位側電源ＶＤＤ依存性が
低減されることにより、基準電圧ＶＲＥＦに基づいて出
力電圧を形成する３端子レギュレータ１０の高電位側電
源に対する出力電圧（ＶＤＤ−ＯＵＴ）特性は、図２に
示されるように、高電位側電源ＶＤＤの所定の範囲内
で、３．３Ｖに固定される。
【００２２】次に、上記のように基準電圧回路２０の出
力電圧ＶＲＥＦの高電位側電源ＶＤＤ依存性が低減され
る理由について詳細に説明する。
力電圧ＶＲＥＦの高電位側電源ＶＤＤ依存性が低減され
る理由について詳細に説明する。
【００２３】先ず、基準電圧発生のための基本回路につ
いて説明する。
いて説明する。
【００２４】図３に示されるように、デプレッションタ
イプのｎチャネル型ＭＯＳトランジスタＭ１と、エンハ
ンスメントタイプのｎチャネル型ＭＯＳトランジスタＭ
２とが直列接続されて成る基準電圧回路は、ＭＯＳトラ
ンジスタＭ１のしきい値ＶＴ １と、ＭＯＳトランジスタ
Ｍ２のしきい値ＶＴ２の差分が基準電圧ＶＲＥＦとされ
る（図４参照）。尚、以下の説明では、−ＶＴ１＝ＶＴ
２＝０．８、Ｋ＝０．７５、２φＦ＝０．６５、ＶＢ＝
−１．２Ｖ、β０１＝β０２＝７７．５μＡ／Ｖ２とさ
れる。ここで、ＶＴ１はＭＯＳトランジスタＭ１のしき
い値、ＶＴ２はＭＯＳトランジスタＭ２のしきい値、Ｋ
はゲート酸化膜厚で決まる定数、２φＦは基板の不純物
濃度と真性キャリア濃度により決まる定数、ＶＢはＭＯ
Ｓトランジスタのバックゲート電圧、β０１はＭＯＳト
ランジスタＭ１のゲートの構造により決定される定数、
β０２はＭＯＳトランジスタＭ２のゲートの構造により
決定される定数とされる。
イプのｎチャネル型ＭＯＳトランジスタＭ１と、エンハ
ンスメントタイプのｎチャネル型ＭＯＳトランジスタＭ
２とが直列接続されて成る基準電圧回路は、ＭＯＳトラ
ンジスタＭ１のしきい値ＶＴ １と、ＭＯＳトランジスタ
Ｍ２のしきい値ＶＴ２の差分が基準電圧ＶＲＥＦとされ
る（図４参照）。尚、以下の説明では、−ＶＴ１＝ＶＴ
２＝０．８、Ｋ＝０．７５、２φＦ＝０．６５、ＶＢ＝
−１．２Ｖ、β０１＝β０２＝７７．５μＡ／Ｖ２とさ
れる。ここで、ＶＴ１はＭＯＳトランジスタＭ１のしき
い値、ＶＴ２はＭＯＳトランジスタＭ２のしきい値、Ｋ
はゲート酸化膜厚で決まる定数、２φＦは基板の不純物
濃度と真性キャリア濃度により決まる定数、ＶＢはＭＯ
Ｓトランジスタのバックゲート電圧、β０１はＭＯＳト
ランジスタＭ１のゲートの構造により決定される定数、
β０２はＭＯＳトランジスタＭ２のゲートの構造により
決定される定数とされる。
【００２５】ｎチャネル型ＭＯＳトランジスタＭ１のド
レイン電流ＩＤ１は数１により示され、基準電圧ＶＲＥ
Ｆは数２により示される。
レイン電流ＩＤ１は数１により示され、基準電圧ＶＲＥ
Ｆは数２により示される。
【００２６】
【数１】
【００２７】
【数２】
【００２８】ここで、数２に数１を代入して各値を適用
すると、数３に示されるように、基準電圧ＶＲＥＦは
１．６Ｖとされる。さらに、（β０１・Ｗ１／Ｌ１）／
（β０ ２・Ｗ２／Ｌ２）＝１とおき、数１のルート内を
“１”とすることにより温度特性をゼロにすることがで
きる。
すると、数３に示されるように、基準電圧ＶＲＥＦは
１．６Ｖとされる。さらに、（β０１・Ｗ１／Ｌ１）／
（β０ ２・Ｗ２／Ｌ２）＝１とおき、数１のルート内を
“１”とすることにより温度特性をゼロにすることがで
きる。
【００２９】
【数３】
【００３０】しかしながら、図５に示されるＭＯＳトラ
ンジスタのドレイン・ソース電流（ＩＤＳ）特性から明
かなように、ｎチャネル型ＭＯＳトランジスタＭ１の補
正係数λの影響があるため、図６に示されるように、高
電位側電源ＶＤＤの変化に対して基準電圧ＶＲＥＦが微
妙に変動される。基準電圧ＶＲＥＦの高電位側電源ＶＤ
Ｄ依存性の低減を図るため、図７に示されるように、ｎ
チャネル型ＭＯＳトランジスタＭ１と高電位側電源ＶＤ
Ｄとの間にエンハンスメントタイプのｎチャネル型ＭＯ
ＳトランジスタＭ０を設けることが考えられるが、実際
には十分な効果が得られない。
ンジスタのドレイン・ソース電流（ＩＤＳ）特性から明
かなように、ｎチャネル型ＭＯＳトランジスタＭ１の補
正係数λの影響があるため、図６に示されるように、高
電位側電源ＶＤＤの変化に対して基準電圧ＶＲＥＦが微
妙に変動される。基準電圧ＶＲＥＦの高電位側電源ＶＤ
Ｄ依存性の低減を図るため、図７に示されるように、ｎ
チャネル型ＭＯＳトランジスタＭ１と高電位側電源ＶＤ
Ｄとの間にエンハンスメントタイプのｎチャネル型ＭＯ
ＳトランジスタＭ０を設けることが考えられるが、実際
には十分な効果が得られない。
【００３１】ここで、ドレイン・ソース間電圧ＶＤＳの
変動を考慮した場合のドレイン電流ＩＤ１は、数４によ
って示され、この数４を数２に適用し、（β０１・Ｗ１
／Ｌ １）／（β０２・Ｗ２／Ｌ２）＝１とおくと、基準
電圧ＶＲＥＦは数５に示されるようになる。
変動を考慮した場合のドレイン電流ＩＤ１は、数４によ
って示され、この数４を数２に適用し、（β０１・Ｗ１
／Ｌ １）／（β０２・Ｗ２／Ｌ２）＝１とおくと、基準
電圧ＶＲＥＦは数５に示されるようになる。
【００３２】
【数４】
【００３３】
【数５】
【００３４】次に、数５をｎチャネル型ＭＯＳトランジ
スタＭ１のドレイン・ソース間電圧ＶＤＳ１で微分する
と、数６に示されるようになる。また、λ１・ＶＤＳ１
≪１であるから、λ１・ＶＤＳ１＝０とおき、数６を整
理すると、数７に示されるようになる。
スタＭ１のドレイン・ソース間電圧ＶＤＳ１で微分する
と、数６に示されるようになる。また、λ１・ＶＤＳ１
≪１であるから、λ１・ＶＤＳ１＝０とおき、数６を整
理すると、数７に示されるようになる。
【００３５】
【数６】
【００３６】
【数７】
【００３７】数７にλ（１／５０Ｖ）、ＶＴ１＝−０．
８Ｖを代入すると、ラインレギュレーションは８ｍＶ／
Ｖ以上の結果からｎチャネル型ＭＯＳトランジスタＭ１
の補正係数λの影響によりＶＲＥＦラインレギュレーシ
ョンが悪化するのは明かである。
８Ｖを代入すると、ラインレギュレーションは８ｍＶ／
Ｖ以上の結果からｎチャネル型ＭＯＳトランジスタＭ１
の補正係数λの影響によりＶＲＥＦラインレギュレーシ
ョンが悪化するのは明かである。
【００３８】そこで、図１に示されるように、デプレシ
ョンタイプのｎチャネル型ＭＯＳトランジスタＭ３を設
け、このＭＯＳトランジスタＭ３のバックゲートをグラ
ンドＧＮＤに結合することで、基準電圧回路２０を構成
する。
ョンタイプのｎチャネル型ＭＯＳトランジスタＭ３を設
け、このＭＯＳトランジスタＭ３のバックゲートをグラ
ンドＧＮＤに結合することで、基準電圧回路２０を構成
する。
【００３９】図８には、図１における基準電圧回路２０
のみが代表的に示される。
のみが代表的に示される。
【００４０】デプレションタイプのｎチャネル型ＭＯＳ
トランジスタＭ３は、ｎチャンネル型ＭＯＳトランジス
タＭ１と高電位側電源ＶＤＤとの間に設けられ、ＭＯＳ
トランジスタＭ３のバックゲートがグランドＧＮＤに結
合される。また、ＶＳ３＞ＶＲＥＦ＋ＶＴ１となるよう
にＭＯＳトランジスタＭ３のゲートサイズ比（Ｗ３／Ｌ
３）が設定される。これにより、ＭＯＳトランジスタＭ
３はＭＯＳトランジスタＭ１によって決定されるドレイ
ン電流ＩＤ１を流すのに十分な能力を有しているため、
しきい値（ＶＴ３）が強制的に引き上げられ、ＭＯＳト
ランジスタＭ３の電流を抑えるよう帰還がかかる。この
結果、ＭＯＳトランジスタＭ３のソースとグランド（バ
ックゲート）間に電位差（ＶＳ３）が発生する。これに
より、図９に示されるように、ＭＯＳトランジスタＭ３
自体がバイアス電流（ＩＤ１）により動作する一種の定
電圧源となり、高電位側電源ＶＤＤが変動しても、ＭＯ
ＳトランジスタＭ１のドレイン電圧（＝ＶＳ３）は、図
１０に示されるように、ほぼ一定に保たれる。このた
め、基準電圧ＶＲＥＦのラインレギュレーションを大幅
に改善することができる。
トランジスタＭ３は、ｎチャンネル型ＭＯＳトランジス
タＭ１と高電位側電源ＶＤＤとの間に設けられ、ＭＯＳ
トランジスタＭ３のバックゲートがグランドＧＮＤに結
合される。また、ＶＳ３＞ＶＲＥＦ＋ＶＴ１となるよう
にＭＯＳトランジスタＭ３のゲートサイズ比（Ｗ３／Ｌ
３）が設定される。これにより、ＭＯＳトランジスタＭ
３はＭＯＳトランジスタＭ１によって決定されるドレイ
ン電流ＩＤ１を流すのに十分な能力を有しているため、
しきい値（ＶＴ３）が強制的に引き上げられ、ＭＯＳト
ランジスタＭ３の電流を抑えるよう帰還がかかる。この
結果、ＭＯＳトランジスタＭ３のソースとグランド（バ
ックゲート）間に電位差（ＶＳ３）が発生する。これに
より、図９に示されるように、ＭＯＳトランジスタＭ３
自体がバイアス電流（ＩＤ１）により動作する一種の定
電圧源となり、高電位側電源ＶＤＤが変動しても、ＭＯ
ＳトランジスタＭ１のドレイン電圧（＝ＶＳ３）は、図
１０に示されるように、ほぼ一定に保たれる。このた
め、基準電圧ＶＲＥＦのラインレギュレーションを大幅
に改善することができる。
【００４１】ここで、基準電圧ＶＲＥＦのラインレギュ
レーション特性について、さらに考察する。
レーション特性について、さらに考察する。
【００４２】尚、数式の簡略化のため、以下の説明で
は、λのゲート長（Ｌ）依存性とドレイン電流（Ｉ
Ｄ１）の微小変化を無視するものとする。
は、λのゲート長（Ｌ）依存性とドレイン電流（Ｉ
Ｄ１）の微小変化を無視するものとする。
【００４３】先ず、ＭＯＳトランジスタＭ３のソース電
圧ＶＳ３を求める。一般式であるＩＤ１＝（１／２）・
（β０３・Ｗ３／Ｌ３）・（−ＶＴ３）２の変形より、
数８を得ることができる。
圧ＶＳ３を求める。一般式であるＩＤ１＝（１／２）・
（β０３・Ｗ３／Ｌ３）・（−ＶＴ３）２の変形より、
数８を得ることができる。
【００４４】
【数８】
【００４５】また、ＭＯＳトランジスタＭ３はバックゲ
ートがグランドＧＮＤへ接続されているために、しきい
値（ＶＴ３）は基板バイアス効果の影響を受ける。この
とき、しきい値ＶＴ３は数９によって示され、それをバ
ックゲート電圧（ＶＢ３）について変形すると、数１０
に示されるようになる。
ートがグランドＧＮＤへ接続されているために、しきい
値（ＶＴ３）は基板バイアス効果の影響を受ける。この
とき、しきい値ＶＴ３は数９によって示され、それをバ
ックゲート電圧（ＶＢ３）について変形すると、数１０
に示されるようになる。
【００４６】
【数９】
【００４７】
【数１０】
【００４８】以上により、ＭＯＳトランジスタＭ３のソ
ース電圧ＶＳ３は、数１０に数８を代入することによ
り、数１１で示されるようになる。
ース電圧ＶＳ３は、数１０に数８を代入することによ
り、数１１で示されるようになる。
【００４９】
【数１１】
【００５０】この数１１に、ＶＴ０３＝−０．８、Ｋ＝
０．７５、２φＦ＝０．６５、β０ ３＝７７．５μＡ／
Ｖ２、Ｗ３／Ｌ３＝１００／５、ＩＤ１＝５μＡを代入
すると、ＶＳ３＝２．５Ｖを得る。
０．７５、２φＦ＝０．６５、β０ ３＝７７．５μＡ／
Ｖ２、Ｗ３／Ｌ３＝１００／５、ＩＤ１＝５μＡを代入
すると、ＶＳ３＝２．５Ｖを得る。
【００５１】次に、高電位側電源Ｖｄｄに対するソース
電圧ＶＳ３の変動量を求める。ドレイン・ソース間電圧
ＶＤＳの影響を考慮したときのしきい値ＶＴ３は、数８
を変形して数１２のようになる。そしてこの数１２を数
１０へ代入することで、数１３が得られ、この数１３を
ＶＤＳ３で微分すること、数１４が得られる。
電圧ＶＳ３の変動量を求める。ドレイン・ソース間電圧
ＶＤＳの影響を考慮したときのしきい値ＶＴ３は、数８
を変形して数１２のようになる。そしてこの数１２を数
１０へ代入することで、数１３が得られ、この数１３を
ＶＤＳ３で微分すること、数１４が得られる。
【００５２】
【数１２】
【００５３】
【数１３】
【００５４】
【数１４】
【００５５】また、λ・ＶＤＳ１≪１であるから、λ・
ＶＤＳ１＝０とおき、数１４を整理すると、数１５が得
られる。
ＶＤＳ１＝０とおき、数１４を整理すると、数１５が得
られる。
【００５６】
【数１５】
【００５７】この数１５に、ＶＴ０３＝−０．８、Ｋ＝
０．７５、２φＦ＝０．６５、β０ ３＝７７．５μＡ／
Ｖ２、Ｗ３／Ｌ３＝６０／１５、λ＝１／５０Ｖ、ＩＤ
１＝５μＡを代入してＶＳ３の変化量を求めると、δＶ
Ｓ３／δＶＤＤ＝６．５５ｍＶ／Ｖを得ることができ
る。
０．７５、２φＦ＝０．６５、β０ ３＝７７．５μＡ／
Ｖ２、Ｗ３／Ｌ３＝６０／１５、λ＝１／５０Ｖ、ＩＤ
１＝５μＡを代入してＶＳ３の変化量を求めると、δＶ
Ｓ３／δＶＤＤ＝６．５５ｍＶ／Ｖを得ることができ
る。
【００５８】以上から、ＭＯＳトランジスタＭ３を設け
たときのＶＲＥＦラインレギュレーションは、数７と数
１５との積より、数１６で示されるようになる。すなわ
ち、ＭＯＳトランジスタＭ３が存在しない場合のＶＲＥ
Ｆラインレギュレーションは、８．００ｍＶ／Ｖである
のに対して（図６参照）、ＭＯＳトランジスタＭ３を設
けた場合のＶＲＥＦラインレギュレーションは、５２．
４μＶ／Ｖとなるから、ＭＯＳトランジスタＭ３を設け
ることにより、ＶＲＥＦラインレギュレーションが格段
に向上されるのが明らかである（図１１参照）。
たときのＶＲＥＦラインレギュレーションは、数７と数
１５との積より、数１６で示されるようになる。すなわ
ち、ＭＯＳトランジスタＭ３が存在しない場合のＶＲＥ
Ｆラインレギュレーションは、８．００ｍＶ／Ｖである
のに対して（図６参照）、ＭＯＳトランジスタＭ３を設
けた場合のＶＲＥＦラインレギュレーションは、５２．
４μＶ／Ｖとなるから、ＭＯＳトランジスタＭ３を設け
ることにより、ＶＲＥＦラインレギュレーションが格段
に向上されるのが明らかである（図１１参照）。
【００５９】
【数１６】
【００６０】図１に示される３端子レギュレータ１０の
出力端子からの出力電圧ＯＵＴは、数１７で示され、Ｖ
Ｔ２＝−ＶＴ１＝０．８Ｖとすると、出力電圧ＯＵＴ
は、３．３Ｖとされる。この出力電圧ＯＵＴ＝３．３Ｖ
は、基準電圧回路２０においてＶＲＥＦラインレギュレ
ーションの良好な基準電圧ＶＲＥＦに基づいて生成され
るため、高電位側電源Ｖｄｄ依存性が低減されて安定化
されている。
出力端子からの出力電圧ＯＵＴは、数１７で示され、Ｖ
Ｔ２＝−ＶＴ１＝０．８Ｖとすると、出力電圧ＯＵＴ
は、３．３Ｖとされる。この出力電圧ＯＵＴ＝３．３Ｖ
は、基準電圧回路２０においてＶＲＥＦラインレギュレ
ーションの良好な基準電圧ＶＲＥＦに基づいて生成され
るため、高電位側電源Ｖｄｄ依存性が低減されて安定化
されている。
【００６１】
【数１７】
【００６２】上記の例によれば、以下の作用効果を得る
ことができる。
ことができる。
【００６３】（１）基準電圧回路２０においては、ＭＯ
ＳトランジスタＭ１と高電位側電源ＶＤＤとの間にデプ
レッションタイプのＭＯＳトランジスタＭ３を設け、こ
のＭＯＳトランジスタＭ３のバックゲートをグランドＧ
ＮＤに接続することにより、上記ＭＯＳトランジスタＭ
３は定電圧源として作用し、ＭＯＳトランジスタＭ１の
端子電圧を安定化させることができるため、基準電圧Ｖ
ＲＥＦの電源電圧依存性を低減することができる。
ＳトランジスタＭ１と高電位側電源ＶＤＤとの間にデプ
レッションタイプのＭＯＳトランジスタＭ３を設け、こ
のＭＯＳトランジスタＭ３のバックゲートをグランドＧ
ＮＤに接続することにより、上記ＭＯＳトランジスタＭ
３は定電圧源として作用し、ＭＯＳトランジスタＭ１の
端子電圧を安定化させることができるため、基準電圧Ｖ
ＲＥＦの電源電圧依存性を低減することができる。
【００６４】（２）上記（１）の作用効果により、基準
電圧ＶＲＥＦに基づいて動作される３端子レギュレータ
１０における出力電圧ＯＵＴの電源電圧依存性を低減す
ることができる。
電圧ＶＲＥＦに基づいて動作される３端子レギュレータ
１０における出力電圧ＯＵＴの電源電圧依存性を低減す
ることができる。
【００６５】図１２には３端子レギュレータ１０の別の
構成例が示される。図１２に示される３端子レギュレー
タ１０が図１に示されるのと大きく相違するのは、ｎチ
ャネル型ＭＯＳトランジスタＭ１０を設けた点である。
すなわち、デプレッションタイプのｎチャネル型ＭＯＳ
トランジスタＭ３と高電位側電源Ｖｄｄとの間に、デプ
レッションタイプのｎチャネル型ＭＯＳトランジスタＭ
１０が設けられ、このＭＯＳトランジスタＭ１０のバッ
クゲートがグランドＧＮＤに接続される。ＭＯＳトラン
ジスタＭ１０のゲートはソースに結合される。また、特
に制限されないが、ＭＯＳトランジスタＭ１０のゲート
サイズ比は、ＭＯＳトランジスタＭ３と同一とされる。
ＭＯＳトランジスタＭ３が一種の定電圧源として機能す
るのは前述の通りであるが、このＭＯＳトランジスタＭ
３に縦積みされたＭＯＳトランジスタＭ１０もまた同様
に一種の定電圧源として機能することで、ＭＯＳトラン
ジスタＭ１０のソース電圧（これはＭ３のドレイン電圧
に等しい）が安定化されることから、図１２に示される
構成は、図１に示される場合よりも、基準電圧回路２０
におけるＶＲＥＦラインレギュレーションを向上させる
ことができる。このため、出力端子ＯＵＴから出力され
る電圧はさらに安定化される。尚、ＶＲＥＦラインレギ
ュレーションをさらに向上させるために、ＭＯＳトラン
ジスタＭ１０に相当するＭＯＳトランジスタをさらに増
設することは有効とされる。
構成例が示される。図１２に示される３端子レギュレー
タ１０が図１に示されるのと大きく相違するのは、ｎチ
ャネル型ＭＯＳトランジスタＭ１０を設けた点である。
すなわち、デプレッションタイプのｎチャネル型ＭＯＳ
トランジスタＭ３と高電位側電源Ｖｄｄとの間に、デプ
レッションタイプのｎチャネル型ＭＯＳトランジスタＭ
１０が設けられ、このＭＯＳトランジスタＭ１０のバッ
クゲートがグランドＧＮＤに接続される。ＭＯＳトラン
ジスタＭ１０のゲートはソースに結合される。また、特
に制限されないが、ＭＯＳトランジスタＭ１０のゲート
サイズ比は、ＭＯＳトランジスタＭ３と同一とされる。
ＭＯＳトランジスタＭ３が一種の定電圧源として機能す
るのは前述の通りであるが、このＭＯＳトランジスタＭ
３に縦積みされたＭＯＳトランジスタＭ１０もまた同様
に一種の定電圧源として機能することで、ＭＯＳトラン
ジスタＭ１０のソース電圧（これはＭ３のドレイン電圧
に等しい）が安定化されることから、図１２に示される
構成は、図１に示される場合よりも、基準電圧回路２０
におけるＶＲＥＦラインレギュレーションを向上させる
ことができる。このため、出力端子ＯＵＴから出力され
る電圧はさらに安定化される。尚、ＶＲＥＦラインレギ
ュレーションをさらに向上させるために、ＭＯＳトラン
ジスタＭ１０に相当するＭＯＳトランジスタをさらに増
設することは有効とされる。
【００６６】図１３には３端子レギュレータ１０の別の
構成例が示される。
構成例が示される。
【００６７】図１３に示される３端子レギュレータ１０
が、図１に示されるのと大きく相違するのは、ＭＯＳト
ランジスタＭ５，Ｍ６のバックゲートをグランドＧＮＤ
に固定した点である。このようにしても図１に示される
回路と同様の作用効果を得ることができる。
が、図１に示されるのと大きく相違するのは、ＭＯＳト
ランジスタＭ５，Ｍ６のバックゲートをグランドＧＮＤ
に固定した点である。このようにしても図１に示される
回路と同様の作用効果を得ることができる。
【００６８】図１４には、本発明にかかるバイアス回路
が適用された定電流出力型演算増幅器が示される。
が適用された定電流出力型演算増幅器が示される。
【００６９】図１４に示される定電流出力型演算増幅器
４０は、バイアス回路３０を有し、このバイアス回路３
０によって供給されるバイアス電流に基づいて動作され
るようになっている。ｐチャネル型ＭＯＳトランジスタ
Ｍ２５とＭ２６とは、それらのソースがｐチャネル型Ｍ
ＯＳトランジスタＭ２４を介して高電位側電源Ｖｄｄに
共通接続されることで差動結合されている。バイアス回
路３０は、ｐチャネル型ＭＯＳトランジスタＭ２３を介
して高電位側電源Ｖｄｄに結合されることで、このＭＯ
ＳトランジスタＭ２３に所定電流が流れる。ｐチャネル
型ＭＯＳトランジスタＭ２４は、上記ＭＯＳトランジス
タＭ２３にミラー結合されているため、ＭＯＳトランジ
スタＭ２４は、差動対（Ｍ２５，Ｍ２６）の定電流源と
して機能する。ｎチャネル型ＭＯＳトランジスタＭ２
７，Ｍ２８は、差動結合されたＭＯＳトランジスタＭ２
５，Ｍ２６の負荷であり、ミラー結合されている。ＭＯ
ＳトランジスタＭ２６のドレインから差動出力が得ら
れ、それが後段のｎチャネル型ＭＯＳトランジスタＭ３
１のゲートに伝達される。ｎチャネル型ＭＯＳトランジ
スタＭ３１にｎチャネル型ＭＯＳトランジスタＭ３２が
並列接続され、それに、ｐチャネル型ＭＯＳトランジス
タＭ２９，Ｍ３０が結合されている。このＭＯＳトラン
ジスタＭ２９，Ｍ３０は、ＭＯＳトランジスタＭ２３に
ミラー結合されており、定電流源として機能する。ま
た、上記ＭＯＳトランジスタＭ３２に対してｎチャネル
型ＭＯＳトランジスタＭ３３がミラー結合される。そし
てこのＭＯＳトランジスタＭ３３にｐチャネル型ＭＯＳ
トランジスタＭ３４が直列接続され、このＭＯＳトラン
ジスタＭ３４にｐチャネル型ＭＯＳトランジスタＭ３５
がミラー結合される。ＭＯＳトランジスタＭ３５に、ｎ
チャネル型ＭＯＳトランジスタＭ３６が直列接続され、
このＭＯＳトランジスタの直列接続ノードから出力電流
ＯＵＴが得られる。ＭＯＳトランジスタＭ３６のゲート
には、上記ＭＯＳトランジスタＭ２６のドレインが結合
されることで、差動対（Ｍ２５，Ｍ２６）の差動出力が
伝達されるようになっている。また、ＭＯＳトランジス
タＭ３６のゲートとドレインとの間には位相補償用のキ
ャパシタＣが接続される。
４０は、バイアス回路３０を有し、このバイアス回路３
０によって供給されるバイアス電流に基づいて動作され
るようになっている。ｐチャネル型ＭＯＳトランジスタ
Ｍ２５とＭ２６とは、それらのソースがｐチャネル型Ｍ
ＯＳトランジスタＭ２４を介して高電位側電源Ｖｄｄに
共通接続されることで差動結合されている。バイアス回
路３０は、ｐチャネル型ＭＯＳトランジスタＭ２３を介
して高電位側電源Ｖｄｄに結合されることで、このＭＯ
ＳトランジスタＭ２３に所定電流が流れる。ｐチャネル
型ＭＯＳトランジスタＭ２４は、上記ＭＯＳトランジス
タＭ２３にミラー結合されているため、ＭＯＳトランジ
スタＭ２４は、差動対（Ｍ２５，Ｍ２６）の定電流源と
して機能する。ｎチャネル型ＭＯＳトランジスタＭ２
７，Ｍ２８は、差動結合されたＭＯＳトランジスタＭ２
５，Ｍ２６の負荷であり、ミラー結合されている。ＭＯ
ＳトランジスタＭ２６のドレインから差動出力が得ら
れ、それが後段のｎチャネル型ＭＯＳトランジスタＭ３
１のゲートに伝達される。ｎチャネル型ＭＯＳトランジ
スタＭ３１にｎチャネル型ＭＯＳトランジスタＭ３２が
並列接続され、それに、ｐチャネル型ＭＯＳトランジス
タＭ２９，Ｍ３０が結合されている。このＭＯＳトラン
ジスタＭ２９，Ｍ３０は、ＭＯＳトランジスタＭ２３に
ミラー結合されており、定電流源として機能する。ま
た、上記ＭＯＳトランジスタＭ３２に対してｎチャネル
型ＭＯＳトランジスタＭ３３がミラー結合される。そし
てこのＭＯＳトランジスタＭ３３にｐチャネル型ＭＯＳ
トランジスタＭ３４が直列接続され、このＭＯＳトラン
ジスタＭ３４にｐチャネル型ＭＯＳトランジスタＭ３５
がミラー結合される。ＭＯＳトランジスタＭ３５に、ｎ
チャネル型ＭＯＳトランジスタＭ３６が直列接続され、
このＭＯＳトランジスタの直列接続ノードから出力電流
ＯＵＴが得られる。ＭＯＳトランジスタＭ３６のゲート
には、上記ＭＯＳトランジスタＭ２６のドレインが結合
されることで、差動対（Ｍ２５，Ｍ２６）の差動出力が
伝達されるようになっている。また、ＭＯＳトランジス
タＭ３６のゲートとドレインとの間には位相補償用のキ
ャパシタＣが接続される。
【００７０】上記ＭＯＳトランジスタＭ２５のゲートか
ら反転入力端子ＩＮ（−）が引き出され、上記ＭＯＳト
ランジスタＭ２６のゲートから非反転入力端子ＩＮ
（＋）が引き出される。反転入力端子ＩＮ（−）と非反
転入力端子ＩＮ（＋）との間に入力された信号の電位差
に応じて出力電圧ＯＵＴが得られる。上記ＭＯＳトラン
ジスタＭ２３〜Ｍ３６はエンハンスメントタイプとされ
る。
ら反転入力端子ＩＮ（−）が引き出され、上記ＭＯＳト
ランジスタＭ２６のゲートから非反転入力端子ＩＮ
（＋）が引き出される。反転入力端子ＩＮ（−）と非反
転入力端子ＩＮ（＋）との間に入力された信号の電位差
に応じて出力電圧ＯＵＴが得られる。上記ＭＯＳトラン
ジスタＭ２３〜Ｍ３６はエンハンスメントタイプとされ
る。
【００７１】ここで、上記バイアス回路３０は、ｎチャ
ネル型ＭＯＳトランジスタＭ１００とＭ３００とが直列
接続され、基本的には、図１に示される基準電圧回路２
０においてＭＯＳトランジスタＭ２が省略されたものと
等価とされる。ＭＯＳトランジスタＭ１００のゲート、
ソース、及びバックゲートはグランドＧＮＤに結合され
る。また、ＭＯＳトランジスタＭ３００においては、ゲ
ートがソースに結合され、バックゲートがグランドＧＮ
Ｄに結合されている。ＭＯＳトランジスタＭ１００，Ｍ
３００はデプレションタイプとされる。ＭＯＳトランジ
スタＭ３００のゲートサイズ比は、ＭＯＳトランジスタ
Ｍ１００のゲートサイズ比に比べて遙かに大きくなるよ
うに設定されている。この関係は、図１に示される基準
電圧回路２０におけるＭＯＳトランジスタＭ３とＭ１と
の関係と同じである。これは、ＭＯＳトランジスタＭ１
００の定電流源としての機能が、ＭＯＳトランジスタＭ
３００によって制限されないようにするためである。Ｍ
ＯＳトランジスタＭ３００は、図１に示される基準電圧
回路２０におけるＭＯＳトランジスタＭ３と同様に一種
の定電圧源として機能し、ＭＯＳトランジスタＭ１００
のドレイン電圧が、高電位側電源ＶＤＤに変動に対して
安定化される。ＭＯＳトランジスタＭ１００のドレイン
電圧が安定化されるため、ＭＯＳトランジスタＭ２３や
Ｍ３００に流れる電流が安定化される。ＭＯＳトランジ
スタＭ２３やＭ３００に流れるバイアス電流は、定電流
源として機能するＭＯＳトランジスタＭ１００によって
決定される。
ネル型ＭＯＳトランジスタＭ１００とＭ３００とが直列
接続され、基本的には、図１に示される基準電圧回路２
０においてＭＯＳトランジスタＭ２が省略されたものと
等価とされる。ＭＯＳトランジスタＭ１００のゲート、
ソース、及びバックゲートはグランドＧＮＤに結合され
る。また、ＭＯＳトランジスタＭ３００においては、ゲ
ートがソースに結合され、バックゲートがグランドＧＮ
Ｄに結合されている。ＭＯＳトランジスタＭ１００，Ｍ
３００はデプレションタイプとされる。ＭＯＳトランジ
スタＭ３００のゲートサイズ比は、ＭＯＳトランジスタ
Ｍ１００のゲートサイズ比に比べて遙かに大きくなるよ
うに設定されている。この関係は、図１に示される基準
電圧回路２０におけるＭＯＳトランジスタＭ３とＭ１と
の関係と同じである。これは、ＭＯＳトランジスタＭ１
００の定電流源としての機能が、ＭＯＳトランジスタＭ
３００によって制限されないようにするためである。Ｍ
ＯＳトランジスタＭ３００は、図１に示される基準電圧
回路２０におけるＭＯＳトランジスタＭ３と同様に一種
の定電圧源として機能し、ＭＯＳトランジスタＭ１００
のドレイン電圧が、高電位側電源ＶＤＤに変動に対して
安定化される。ＭＯＳトランジスタＭ１００のドレイン
電圧が安定化されるため、ＭＯＳトランジスタＭ２３や
Ｍ３００に流れる電流が安定化される。ＭＯＳトランジ
スタＭ２３やＭ３００に流れるバイアス電流は、定電流
源として機能するＭＯＳトランジスタＭ１００によって
決定される。
【００７２】このようにバイアス回路３において、ＭＯ
ＳトランジスタＭ３００が設けられ、このＭＯＳトラン
ジスタ３００のバックゲートがグランドＧＮＤに結合さ
れることによって、ＭＯＳトランジスタＭ１００のドレ
イン電圧を安定化させることができ、それによって、Ｍ
ＯＳトランジスタＭ２３，Ｍ３００に流れるバイアス電
流のラインレギュレーションを向上させることができる
ので、出力電流ＯＵＴのラインレギュレーションの向上
を図ることができる。
ＳトランジスタＭ３００が設けられ、このＭＯＳトラン
ジスタ３００のバックゲートがグランドＧＮＤに結合さ
れることによって、ＭＯＳトランジスタＭ１００のドレ
イン電圧を安定化させることができ、それによって、Ｍ
ＯＳトランジスタＭ２３，Ｍ３００に流れるバイアス電
流のラインレギュレーションを向上させることができる
ので、出力電流ＯＵＴのラインレギュレーションの向上
を図ることができる。
【００７３】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
【００７４】例えば、上記の例では、ＭＯＳトランジス
タＭ３のバックゲートをグランドＧＮＤに結合させた
が、助うっきバックゲートを、ＭＯＳトランジスタＭ１
とＭ２との直列接続ノードに結合させることで、基準電
圧ＶＲＥＦレベルに固定するようにしても、上記の例の
場合と同様の作用効果を得ることができる。
タＭ３のバックゲートをグランドＧＮＤに結合させた
が、助うっきバックゲートを、ＭＯＳトランジスタＭ１
とＭ２との直列接続ノードに結合させることで、基準電
圧ＶＲＥＦレベルに固定するようにしても、上記の例の
場合と同様の作用効果を得ることができる。
【００７５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である３端子
レギュレータや演算増幅器に適用した場合ついて説明し
たが、本発明はそれに限定されるものではなく、各種電
子回路に広く適用することができる。
なされた発明をその背景となった利用分野である３端子
レギュレータや演算増幅器に適用した場合ついて説明し
たが、本発明はそれに限定されるものではなく、各種電
子回路に広く適用することができる。
【００７６】本発明は、少なくともトランジスタを含む
ことを条件に適用することができる。
ことを条件に適用することができる。
【００７７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００７８】すなわち、第１トランジスタと高電位側電
源との間にデプレッションタイプの第３トランジスタを
設け、この第３トランジスタのバックゲートをグラン
ド、若しくは上記第１トランジスタと上記第２トランジ
スタとの直列接続ノードに接続することにより、第３ト
ランジスタは定電圧源として作用し、第１トランジスタ
の端子電圧を安定化させることができるため、基準電圧
の電源電圧依存性の低減を図ることができる。
源との間にデプレッションタイプの第３トランジスタを
設け、この第３トランジスタのバックゲートをグラン
ド、若しくは上記第１トランジスタと上記第２トランジ
スタとの直列接続ノードに接続することにより、第３ト
ランジスタは定電圧源として作用し、第１トランジスタ
の端子電圧を安定化させることができるため、基準電圧
の電源電圧依存性の低減を図ることができる。
【００７９】また、ゲートとソースとがグランドに結合
された第１トランジスタと、ゲートとソースとが上記第
１トランジスタのドレインに結合された第２トランジス
タと、を含み、上記第２トランジスタのバックゲートを
上記グランドに結合することでバイアス回路を構成した
場合には、上記第２トランジスタは定電圧源として作用
し、上記第１トランジスタの端子電圧を安定化すること
ができるため、上記第２トランジスタを定電流源として
機能させることにより、そこに流れるバイアス電流を安
定化させることができ、バイアス回路の電源電圧依存性
の低減を図ることができる。
された第１トランジスタと、ゲートとソースとが上記第
１トランジスタのドレインに結合された第２トランジス
タと、を含み、上記第２トランジスタのバックゲートを
上記グランドに結合することでバイアス回路を構成した
場合には、上記第２トランジスタは定電圧源として作用
し、上記第１トランジスタの端子電圧を安定化すること
ができるため、上記第２トランジスタを定電流源として
機能させることにより、そこに流れるバイアス電流を安
定化させることができ、バイアス回路の電源電圧依存性
の低減を図ることができる。
【図１】本発明にかかる電源回路の一例である３端子レ
ギュレータの構成例回路図である。
ギュレータの構成例回路図である。
【図２】上記３端子レギュレータの高電位側電源に対す
る出力電圧の特性図である。
る出力電圧の特性図である。
【図３】基準電圧回路の基本構成の回路図である。
【図４】上記基準電圧回路における基準電圧発生の動作
原理説明のための特性図である。
原理説明のための特性図である。
【図５】ＭＯＳトランジスタのドレイン・ソース電圧に
対するドレイン・ソース間電流の特性図である。
対するドレイン・ソース間電流の特性図である。
【図６】図３に示される基準電圧回路におけるラインレ
ギュレーションの特性図である。
ギュレーションの特性図である。
【図７】図３に示される基準電圧回路を改良した場合の
構成例回路図である。
構成例回路図である。
【図８】本発明にかかる電源回路に適用される基準電圧
回路の構成例回路図である。
回路の構成例回路図である。
【図９】上記基準電圧回路におけるドレイン電流に対す
るソース電圧の特性図である。
るソース電圧の特性図である。
【図１０】上記基準電圧回路におけるドレイン電圧に対
する基準電圧及びソース電圧の特性図である。
する基準電圧及びソース電圧の特性図である。
【図１１】上記基準電圧回路におけるラインレギュレー
ションの特性図である。
ションの特性図である。
【図１２】上記３端子レギュレータの別の構成例回路図
である。
である。
【図１３】上記３端子レギュレータの別の構成例回路図
である。
である。
【図１４】本発明にかかるバイアス回路が適用された定
電流出力型演算増幅器の構成例回路図である。
電流出力型演算増幅器の構成例回路図である。
【図１５】上記３端子レギュレータが適用された定電圧
回路の構成例回路図である。
回路の構成例回路図である。
【図１６】上記３端子レギュレータが適用された定電流
回路の構成例回路図である。
回路の構成例回路図である。
１０ ３端子レギュレータ
２０ 基準電圧回路
３０ バイアス回路
４０ 定電流出力型演算増幅器
Ｍ１，Ｍ２，Ｍ３ ｎチャネル型ＭＯＳトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F038 BB02 EZ20
5H420 NA16 NA28 NB02 NB12 NB22
NB25 NC02 NC03 NC14 NC26
NC33
5J056 BB40 CC01 CC02 CC10 DD17
DD18 DD46 DD51 EE04 GG09
KK03
Claims (5)
- 【請求項１】 デプレションタイプの第１トランジスタ
と、それに直列接続されたエンハンスメントタイプの第
２トランジスタとを含み、上記第１トランジスタと上記
第２トランジスタとのしきい値の差分を基準電圧として
得るようにした電源回路であって、 上記第１トランジスタと高電位側電源との間にデプレッ
ションタイプの第３トランジスタを設け、この第３トラ
ンジスタのバックゲートをグランド、若しくは上記第１
トランジスタと上記第２トランジスタとの直列接続ノー
ドに接続して成ることを特徴とする電源回路。 - 【請求項２】 上記第１トランジスタと上記第３トラン
ジスタとの直列接続ノードの電位は、上記第１トランジ
スタと上記第２トランジスタとの直列接続ノードの電位
と上記第１トランジスタのしきい値との加算値よりも高
くなるように設定された請求項１記載の電源回路。 - 【請求項３】 上記第３トランジスタのゲートサイズ比
は、上記第１トランジスタのゲートサイズの比よりも大
きく設定された請求項１又は２記載の電源回路。 - 【請求項４】 上記第３トランジスタが複数個直列接続
された請求項１乃至３の何れか１項記載の電源回路。 - 【請求項５】 所定のバイアス電流を得るためのバイア
ス回路であって、 ゲートとソースとがグランドに結合された第１トランジ
スタと、ゲートとソースとが上記第１トランジスタのド
レインに結合された第２トランジスタと、を含み、上記
第２トランジスタのバックゲートを上記グランドに結合
して成ることを特徴とするバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002031595A JP2003233429A (ja) | 2002-02-08 | 2002-02-08 | 電源回路及びバイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002031595A JP2003233429A (ja) | 2002-02-08 | 2002-02-08 | 電源回路及びバイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003233429A true JP2003233429A (ja) | 2003-08-22 |
Family
ID=27774956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002031595A Withdrawn JP2003233429A (ja) | 2002-02-08 | 2002-02-08 | 電源回路及びバイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003233429A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007066046A (ja) * | 2005-08-31 | 2007-03-15 | Ricoh Co Ltd | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
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| JP2007266715A (ja) * | 2006-03-27 | 2007-10-11 | Seiko Instruments Inc | カスコード回路および半導体装置 |
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| JP2012022559A (ja) * | 2010-07-15 | 2012-02-02 | Ricoh Co Ltd | 半導体回路及びそれを用いた定電圧回路 |
| JP2012226422A (ja) * | 2011-04-15 | 2012-11-15 | Rohm Co Ltd | 基準電流生成回路及びこれを用いた電源装置 |
| US8988360B2 (en) | 2008-12-24 | 2015-03-24 | Samsung Display Co., Ltd. | Method and apparatus for detecting a touch position, and touchscreen display apparatus having the same |
| JP2019105954A (ja) * | 2017-12-12 | 2019-06-27 | ミツミ電機株式会社 | レギュレータ回路および半導体装置並びに電源装置 |
-
2002
- 2002-02-08 JP JP2002031595A patent/JP2003233429A/ja not_active Withdrawn
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| JP6993569B2 (ja) | 2017-12-12 | 2022-01-13 | ミツミ電機株式会社 | レギュレータ回路および半導体装置並びに電源装置 |
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |