JP2003244946A

JP2003244946A - 同期整流回路及び電源装置

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Publication number: JP2003244946A
Application number: JP2002040918A
Authority: JP
Inventors: Takayuki Iwasaki; 貴之岩崎; Mitsuzo Sakamoto; 光造坂本; Masaki Shiraishi; 正樹白石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-02-19
Filing date: 2002-02-19
Publication date: 2003-08-29
Anticipated expiration: 2022-02-19
Also published as: JP3655247B2

Abstract

(57)【要約】【課題】軽負荷時から重負荷時にかけて、電源効率が高
い同期整流回路及び電源装置を提供する。【解決手段】ＭＯＳＦＥＴ２がオンになると直流入力電
源１から供給された電流がチョークコイル４を介してコ
ンデンサ５を充電しながら、負荷６へ出力される。MOSF
ET2がオフすると、転流電流がコンデンサ５，負荷６を
経由して検出抵抗７に流れる。検出電圧が小さい軽負荷
時にはＭＯＳＦＥＴ３のゲート電圧を低くし、検出電圧
が大きな重負荷時にはＭＯＳＦＥＴ２のゲート電圧を高
くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源装置に係り、
特に、電子機器等に用いる同期整流回路及び電源装置に
関する。

【０００２】

【従来の技術】従来技術の電子機器等に用いる電源装置
として、図１６に示す電源装置が知られている。図１６
に示す電源装置では、直流入力電源６０から入力コンデ
ンサ６１を備えた入力部５１に入力した直流電力を駆動
部７０が出力する制御信号に基づいてスイッチング部５
２でスイッチングし、ダイオード６３や出力フィルタ５
５を備えた出力部５３から負荷６６に電力を供給する。
また、負荷６６へ出力した電圧や電流を検出部６７で検
出し、この検出値と設定部６８で設定した負荷６６の制
御目標値とを比較演算部６９で比較して、駆動部７０か
ら比較結果に基づいた制御信号をスイッチング部５２に
出力する。このようにして負荷に供給される電力が制御
目標値と一致するように制御する。

【０００３】このような従来技術の電源装置の具体的な
回路構成を図１７に示す。図１７に示すように、スイッ
チング部５２は、能動素子(例えばトランジスタやMOSFE
T等)６２で構成されている。出力部５３は、ダイオード
６３と、チョークコイル６４及びコンデンサ６５で構成
された出力フィルタ５５とで構成されている。制御部５
４は、比較演算部６９，設定部６８，駆動部７０で構成
されている。さらに、制御部５４は図示しない発振回路
を備えており、駆動部７０からパルス信号を能動素子６
２に出力する。これにより能動素子６２に印加される直
流入力電源６０からの直流電圧Ｖｉｎがスイッチングさ
れる。

【０００４】能動素子６２がオンの場合には、直流電力
はチョークコイル６４及びコンデンサ６５にチャージさ
れると共に負荷６６へ供給される。能動素子６２がオフ
の場合は、チョークコイル６４及びコンデンサ６５にチ
ャージされていたエネルギーがダイオード６３を介して
負荷６６に供給される。

【０００５】このとき、制御部５４では、比較演算部６
９において検出部６７で検出した出力電圧Ｖｏをモニタ
し、これと設定部６８で設定された制御目標値と比較
し、駆動部７０から比較結果に基づいた制御信号をスイ
ッチング部５２に出力する。これにより能動素子６２が
オンオフ制御され、負荷に供給される電力が制御目標値
と一致するように制御される。このときの出力電圧Ｖ０
は次の（数１）式で示される。

【０００６】Ｖ０＝Ｖ_IN×（Ｔ_ON／Ｔ） …（数１）（数１）式中、Ｖ_INは入力直流電圧、Ｔは駆動部７０が
出力するパルス信号の周期、Ｔ_ONは周期Ｔのうち能動素
子６２が導通の時間を示す。すなわち、Ｔ_ON／Ｔはデュ
ーティ比を示す。

【０００７】別の従来技術として、図１９に示す転流側
にＭＯＳＦＥＴ３を使用した同期整流方式の電源装置が
ある。この従来技術は図２０に示すように、ダイオード
の電流−電圧特性が非線形性であるのに対し、ＭＯＳＦ
ＥＴの電流−電圧特性がゲート電圧によっては線形性に
なり、電圧降下がダイオードより小さいことを利用して
いる。

【０００８】この図１９に示す電源装置は、スイッチン
グ用のＭＯＳＦＥＴ２を備え、このＭＯＳＦＥＴ２のゲ
ート端子に、制御回路８から制御信号を入力する。MOSF
ET2が導通状態の場合は、入力電力はチョークコイル４
を通ってコンデンサ５に充電されると共に負荷６に供給
される。次にＭＯＳＦＥＴ２が非導通状態になると、チ
ョークコイル４に蓄えられていた磁気エネルギーが放出
され、コンデンサ５及び負荷６を経由して転流電流が検
出抵抗７，寄生ダイオード３Ａを流れる。このとき、検
出抵抗７により電圧降下が生じるが、この電圧降下を検
出電圧として比較器８０で基準電圧電源８２から出力さ
れる基準電圧Ｖｒｅｆと比較する。そして、検出電圧が
基準電圧よりも高い場合には比較器８０はハイレベルを
出力し、駆動回路８１を介してＭＯＳＦＥＴ３を導通さ
せる。

【０００９】さらに別の従来技術が実開平６−４４３９
６号公報に開示されていて、ダイオードに生じる電力損
失ＰＤが大きくなる問題を解決するため、ＭＯＳＦＥＴ
を並列に接続してオン抵抗を１／２にする。これを図２
２に示す。

【００１０】また特開２００１−１６１０７２号公報
に、出力電流により、並列接続したＭＯＳＦＥＴのう
ち、オンになるＭＯＳＦＥＴ数を段階的に変える従来技
術が開示されている。これを図２４に示す。図２４に示
す同期整流回路は、基準電圧電源８２，１２２の電圧に
応じて少なくとも１つを選択して駆動する。Ｖｒｅｆ１
＜Ｖｒｅｆ２のとき、複数のスイッチ素子が全て同一特
性、すなわち流せる電流の大きさが同じ場合において、
検出値が小さいとき、すなわち軽負荷時には１つのスイ
ッチング素子ＭＯＳＦＥＴ３を駆動し、検出値が大きく
なる、すなわち重負荷になるに従って駆動するスイッチ
ング素子を増やすことができる。このため、軽負荷時に
は１つのスイッチング素子のみを駆動することにより、
無駄な駆動電力の消費を防ぎ、重負荷時には複数のスイ
ッチング素子を駆動することによりスイッチ素子１個当
たりの損失を小さくできる。従って軽負荷時から重負荷
時に亘って、電源効率を向上できる。

【００１１】

【発明が解決しようとする課題】前記図１６に示した従
来技術の出力部５３の転流側には、図１７に示すように
受動素子であるダイオード６３を使用するのが通常であ
る。ダイオード６３は、図１８に示すような電流−電圧
特性を有しており、電流がある所定値以上になると、順
方向電圧が飽和状態になる。この飽和電圧は、高速ダイ
オードにおいては０.９Ｖ〜１.３Ｖ、ショットキーダイ
オードでは０.４５Ｖ〜０.５５Ｖ程度となっている。こ
のように、ダイオード６３の順方向電圧が飽和すること
により電力損失が生じ、電源変換効率を悪化させる問題
があった。さらに、電力損失が大きく素子のジャンクシ
ョン温度が上昇するため、出力電流を大きくする程、ダ
イオード６３を多くし、２個や３個等を並列接続し、１
素子当たりの電力損失を分散させ、ジャンクション温度
を抑制する必要がある。

【００１２】また、前記図１９に示す電源回路の変換効
率（出力電圧／入力電圧）ηは図２１に示す如く、出力
電流Ｉｏの増加と共に低下する。これは、下記（数２）
式に示すＭＯＳＦＥＴの電力損失Ｐ_FETがオン抵抗Ｒｏ
ｎ一定の下、ドレイン電流ＩＤの２乗の比例して増加す
るためである。

【００１３】Ｐ_FET＝Ｒｏｎ×ＩＤ²＝（Ｒｏｎ×ＩＤ）×ＩＤ …（数２）さらに、ＭＯＳＦＥＴの電圧降下（Ｒｏｎ×ＩＤ）とダ
イオードの電圧降下ＶＦとを比較すると、Ｒｏｎ×ＩＤ
＜ＶＦとなるのが一般的である。従って、出力電流が大
きくなるほど下記（数３）式に示すダイオードに生じる
電力損失ＰＤが大きくなる。

【００１４】ＰＤ＝ＶＦ×Ｉ …（数３）また、前記図２２に示す電源装置では、２個のＭＯＳＦ
ＥＴを常に同時に駆動するため、駆動電力が２倍必要と
なり、図２３に示すように定格出力時の効率を改善でき
ても、軽負荷時の損失が相対的に増加し、効率が低下す
る問題がある。

【００１５】本発明は、軽負荷時から重負荷時に亘っ
て、連続的な制御ができ、さらにチップ数の増加がない
ため、ピンに伴う寄生容量や実装面積の増加がない電源
装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明は、上記目的を達
成するために、出力側から戻る戻り電流を同期整流する
スイッチ素子と、前記のスイッチ素子と直列に接続する
と共に前記戻り電流を検出する検出手段とを含む同期整
流回路であって、前記検出手段の検出値に応じて前記の
スイッチ素子のゲート電圧を変えて駆動する駆動手段を
備えた。

【００１７】同期整流回路は、例えば入力電力をスイッ
チングし、入力電力がオンのときに入力電力を蓄えなが
ら負荷へ出力し、入力電力がオフのときには蓄えた電力
を負荷へ出力するような電源装置に用いられる。同期整
流回路は、例えば出力側、すなわち負荷側から戻る戻り
電流、すなわち、例えば入力電力がオンの際に流れる整
流電流や入力電力がオフのときに流れる転流電流を同期
整流するスイッチ素子を備えている。このスイッチ素子
は制御信号に基づいて制御され、例えば制御信号がハイ
レベルの場合にオンにし、ローレベルの場合はオフにす
る。

【００１８】また、前記のスイッチ素子は、検出手段と
直列に接続している。従って、例えば制御信号によりス
イッチ素子がオンされた場合には検出手段を流れる電流
が該スイッチ素子にも流れ、制御信号によりスイッチ素
子がオフされた場合には検出手段を流れる電流は該スイ
ッチ素子には流れない。このスイッチ素子には、ユニポ
ーラトランジスタ、例えばＭＯＳＦＥＴやバイポーラト
ランジスタや、IGBTを用いることができる。

【００１９】検出手段は、スイッチ素子と直列に接続し
ており、出力側からの戻り電流、すなわち整流電流又は
転流電流を検出する。この検出手段は、例えば抵抗を用
いることができる。電流がこの検出手段を流れることに
より、流れた電流に応じた電圧を検出できる。

【００２０】このような同期整流回路において、駆動手
段は、検出手段の検出値に応じてスイッチ素子を駆動す
る。検出値が小さい場合、すなわち軽負荷時にはゲート
電圧を低くし、検出値が大きくなるに従って、すなわち
重負荷になるに従ってゲート電圧を高くする。このた
め、軽負荷時にはゲート電圧が低いので、ゲートの充放
電損失が低減し、重負荷時にはゲート電圧を高くして、
スイッチ素子のオン抵抗を低減し、損失を小さくする。
従って、軽負荷時から重負荷時に亘って電源効率を向上
できる。

【００２１】

【発明の実施の形態】以下、本願発明の実施例を図面を
用いて詳しく説明する。

【００２２】（実施例１）以下、図面を参照して本実施
例を説明する。図１に本実施例に係る電源装置を示す。
図１に示すように、電源装置はＰチャンネルのＭＯＳＦ
ＥＴ２を備え、ＭＯＳＦＥＴ２のソース端子に電源側端
子が接続し、電源側端子に入力電圧Ｖinを印加する。Ｍ
ＯＳＦＥＴ２のドレイン端子はチョークコイル４の一端
とＮチャンネルのＭＯＳＦＥＴ３のドレイン端子とに接
続している。チョークコイル４の他端は、コンデンサ
(例えば電解コンデンサ)５の一端と負荷６とに接続し、
コンデンサ５の他端はＧＮＤ(接地)端子に接続してい
る。ＭＯＳＦＥＴ３のソース端子は検出抵抗７の一端に
接続し、検出抵抗７の他端が、ＧＮＤに接続している。
検出抵抗７の両端の電圧差をＤＣ−ＤＣコンバータ９に
入力し、ＭＯＳＦＥＴ３のゲート電圧を制御する。な
お、ＭＯＳＦＥＴ３は、その特性により寄生ダイオード
３Ａを備えている。

【００２３】次に、本実施例１の動作を説明する。ま
ず、制御回路８が出力する制御信号でＭＯＳＦＥＴ２が
導通（オン）するとドレイン電流ＩＤが流れ、該ドレイ
ン電流ＩＤがチョークコイル４を介してコンデンサ５を
充電しながら負荷６へ出力される。

【００２４】次に、ＭＯＳＦＥＴ２が非導通(オフ)にな
ると、チョークコイル４に蓄積されていたエネルギーが
コンデンサ５，負荷６を経由して検出抵抗７，ＭＯＳＦ
ＥＴ３の寄生ダイオード３Ａを転流電流ＩＳとして流れ
る。このとき、検出抵抗７の抵抗値Ｒ１と転流電流ＩＳ
との積とによる電圧降下、検出電圧ＶＳ１(＝(Ｒ１×Ｉ
Ｓ))により、ＭＯＳＦＥＴ３のゲート電圧を変える。転
流電流ＩＳが小さい時、すなわち軽負荷時にはＭＯＳＦ
ＥＴ３のゲート電圧を低くし、転流電流ＩＳが大きくな
った時には、ゲート電圧を高くする。ここで、ＭＯＳＦ
ＥＴ３を駆動したときに生じる損失Ｐ１は下記（数４）
式で計算できる。

【００２５】Ｐ１＝Ｒｏｎ×(ＩＤ１)²＋Ｐｄｒ …（数４）（数４）式中、ＩＤ１はＭＯＳＦＥＴ３に流れるドレイ
ン電流の実効値、ＲonはＭＯＳＦＥＴ３のオン抵抗、Ｐ
ｄｒはドライブ電力を示す。ゲート電圧を高くした場
合、オン抵抗Ｒｏｎは低下し、導通損失は低下する。一
方、ゲートの充放電損失は増加する。よって、導通損失
の低下＞ゲート充放電損失の増加を満たす場合、電源効
率は向上する。

【００２６】図２に各部の電圧及び電流波形を示す。図
２（Ｃ），（Ｄ），（Ｅ）に示すように、電流値が小さ
いとき、すなわち軽負荷時には下アームＭＯＳのゲート
電圧を低くし、電流値が大きいとき、すなわち重負荷時
にはゲート電圧を高くする。

【００２７】このように、軽負荷時にゲート電圧を低く
することで、損失を低減できる理由を述べる。軽負荷時
の主要な損失成分は、ゲート充放電損失Ｐｄｒであるの
で、ゲート電圧を低くすることで、（４）式のオン抵抗
Ｒｏｎは高くなるが、ゲート充放電損失Ｐｄｒを低減で
きる。ここで、ＭＯＳＦＥＴ３のゲート充放電損失Ｐｄ
ｒは、下記（数５）式の如く計算できる。

【００２８】Ｐｄｒ＝Ｃｇ×Ｖｇ²×ｆ …（数５）（数５）式中、Ｃｇはゲート容量、Ｖｇはゲート電圧、
ｆはスイッチング周波数である。

【００２９】次に、重負荷時に、ゲート電圧を高くする
ことで、損失を低減できる理由を述べる。重負荷時の主
要な損失成分は、ＭＯＳＦＥＴ３の導通損失、すなわ
ち、（数４）式のＲｏｎ×(ＩＤ１)²の項である。ゲー
ト電圧を高くすると、(数５）式に示すようにゲート充
放電損失Ｐｄｒは大きくなるが、オン抵抗Ｒｏｎが小さ
くなるので、全体の損失は小さくなる。したがって、図
３に示すように、電流値が大きくなるとともに、ゲート
電圧を高くすることにより、軽負荷時から重負荷時に亘
って損失を低減でき、ゲート電圧一定で駆動した場合と
比べて、電源効率を向上できる。

【００３０】図４は、本実施例と、特開２００１−１６
１０７２号公報（図２４）に開示の従来技術とを比較し
たものである。従来技術では、並列接続したＭＯＳＦＥ
Ｔのうち、オンになるＭＯＳＦＥＴの数を段階的に変え
るので、切り替えの際に効率が低下し、グラフに窪みが
できる。出力電流値が大きくなった場合に、オンになる
ＭＯＳＦＥＴ数を増やす「しきい電流」を図４に示すよ
うに、小さい順に、Ｉｓ１，Ｉｓ２とする。図４に示す
ように従来技術では、このしきい電流付近で効率が低下
する。電流値が大きくなるに従い、オンになるＭＯＳＦ
ＥＴ数を増やすという従来技術では、制御が段階状にな
るので、ＭＯＳＦＥＴ数を切り換える際の効率低下を避
けることができない。

【００３１】一方、本実施例では、ゲート電圧を可変に
するので、連続的な制御が可能となり、軽負荷から重負
荷まで、高効率を達成できる。本実施例では、電流値に
応じて、ゲート電圧を連続的に変えることが望ましい
が、ゲート電圧をゼロから段階的に変えても、同様に高
い効率を達成できる。図５に示すように、ＭＯＳＦＥＴ
に流れる電流がＩｓ１，Ｉｓ２，Ｉｓ３，Ｉｓ４のと
き、ゲート電圧をゼロから段階的に高くする。この方法
は検出抵抗７の両端の電圧を、ＤＣ−ＤＣコンバータ９
内で複数の基準電圧と比較して、ゲート電圧を出力する
場合に相当する。

【００３２】図６は、ゲート電圧を段階的に切り換えた
電源装置である。図６の電源装置は、スイッチング用の
ＭＯＳＦＥＴ２を備え、このＭＯＳＦＥＴ２のゲート端
子には、制御回路８から制御信号が入力される。ＭＯＳ
ＦＥＴ２が導通状態の場合は、入力電力はチョークコイ
ル４を通ってコンデンサ５を充電すると共に負荷６に供
給される。次にＭＯＳＦＥＴ２が非導通状態になると、
チョークコイル４に蓄えていた磁気エネルギーを放出
し、コンデンサ５及び負荷６を経由して転流電流が検出
抵抗７，寄生ダイオード３Ａに流れる。このとき、検出
抵抗７で電圧降下を生じるが、この電圧降下を検出電圧
として、比較器８０，１２０で、基準電圧電源８２，１
２２が出力する基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２とそれ
ぞれ比較する。そして、検出電圧が基準電圧よりも高い
場合には比較器８０はハイレベルを出力し、駆動回路８
１，１２１を介してＭＯＳＦＥＴ１１１，１１２を導通
させる。Ｖｒｅｆ１とＶｒｅｆ２には、Ｖｒｅｆ１＜Ｖ
ｒｅｆ２の関係があるため、低い電流値でＭＯＳＦＥＴ
１１２がオンになる。ＭＯＳＦＥＴ１１２のドレイン端
子には直流電源１１５のＶｄｄ１が接続し、ソース端子
にはダイオード１１３を介して、増幅器１２３の電源端
子に接続する。Ｖｄｄ１はＭＯＳＦＥＴ３を駆動する電
源となる。ＭＯＳＦＥＴ３を流れる電流が増加し、検出
抵抗７の電圧降下がさらに大きくなると、Ｖｒｅｆ２以
上になり、ＭＯＳＦＥＴ１１１がオンになる。この場
合、ＭＯＳＦＥＴ３を駆動する電源は直流電源１１４の
Ｖｄｄ２となる。但し、Ｖｄｄ２＞Ｖｄｄ１の関係があ
り、ダイオード１１３はMOSFET111がオンになったとき
に、Ｖｄｄ１→ＭＯＳＦＥＴ１１１→ＭＯＳＦＥＴ１１
２→Ｖｄｄ２の経路で短絡電流が流れないように挿入す
る。以上述べたように、電流値に応じて、段階的にゲー
ト電圧を切り換える場合は、ＭＯＳＦＥＴ３，１０のゲ
ートドライブ回路が簡易になる。

【００３３】実施例１では、ＭＯＳＦＥＴ３に流れる電
流を検出する手段として、検出抵抗７を用いたが、ＭＯ
ＳＦＥＴ３のソース，ドレイン間の電圧を検出し、この
電圧に応じてＭＯＳＦＥＴ３のゲート電圧を制御しても
良い。ＭＯＳＦＥＴ３のソース，ドレイン間の電圧を検
出すれば、電流検出に伴う損失が無いため、効率が向上
する。

【００３４】ゲート電圧を、電流値により可変とする方
法は、図１の下アームＭＯＳＦＥＴ３だけでなく、上ア
ームＭＯＳＦＥＴ２に対しても有効である。図７は上ア
ームと下アームＭＯＳＦＥＴのゲート電圧とを可変とし
た場合の電圧，電流波形である。図７(Ｃ)，(Ｄ)に示す
ように、ＭＯＳＦＥＴ２およびＭＯＳＦＥＴ３のドレイ
ン電流が大きくなるに従い、図７(Ａ)，(Ｂ)に示すよう
にＭＯＳＦＥＴ２とＭＯＳＦＥＴ３のゲート電圧を高く
する。このようにして、下アームMOSFET3だけでなく、
上アームＭＯＳＦＥＴ２の損失も低減できるので、電源
効率が向上する。

【００３５】（実施例２）次に、図８を用いて本実施例
を説明する。実施例１と異なる点は、上アームＭＯＳＦ
ＥＴ１０がＮチャンネルという点である。図８で、ＭＯ
ＳＦＥＴ１０がオンのとき、ＭＯＳＦＥＴ１０のソース
電位は、直流入力電源１の電圧となるので、ゲートに
は、「入力電源電圧＋ゲート電圧」の大きさの電圧を印
加する必要があり、制御回路８にはトランスやブートス
トラップコンデンサなどを用いる。ただし、Ｎチャンネ
ルのＭＯＳＦＥＴ１０はＰチャンネルのＭＯＳＦＥＴ２
と比べ、オン抵抗ＲＯＮが小さいので導通損失が小さ
く、より電源効率が向上できる。

【００３６】（実施例３）次に、本実施例を図９を用い
て説明する。実施例１と異なる点は、下アームＭＯＳＦ
ＥＴ３と並列にショットキーダイオード１８を挿入した
点である。図２（Ｅ）に示すように、上アームＭＯＳＦ
ＥＴ２がオフになってから、下アームＭＯＳＦＥＴ３が
オンになるまで、上および下アームＭＯＳがともにオフ
する期間、いわゆるデッドタイムを設ける。デッドタイ
ム中は、下アームＭＯＳＦＥＴ３の寄生ダイオード３Ａ
に電流が流れる。デッドタイムを設ける理由は、上およ
び下アームＭＯＳＦＥＴが同時にオンになる直流入力電
源１，上アームMOSFET2，下アームＭＯＳＦＥＴ３の経
路で、大きな貫通電流が流れ損失を発生し、最悪の場
合、発熱のためＭＯＳＦＥＴが破壊することを防止する
ためである。ショットキーダイオード１８の順方向飽和
電圧は寄生ダイオード３Ａより小さいため転流電流によ
る損失を低減でき、電源効率を向上できる。

【００３７】（実施例４）図１０を用いて本実施例を説
明する。本実施例ではトランスの１次側のスイッチング
素子がオンのときチョークコイルにエネルギーを蓄えな
がら出力し、スイッチング素子がオフのときに、チョー
クコイルに蓄えたエネルギーを放出するいわゆるフォワ
ード型の電源装置である。

【００３８】本実施例の電源装置は、トランス１１を備
えている。トランス１１の１次巻線１１Ａの一端は、直
流入力電源１のプラス側が接続し、他端はＭＯＳＦＥＴ
１２のドレイン端子が接続している。ＭＯＳＦＥＴ１２
のゲート端子は制御回路８が接続しており、ソース端子
は直流入力電源１のマイナス側に接続している。ＭＯＳ
ＦＥＴ１２のゲート端子に制御回路８により制御信号を
入力してトランス１１の１次巻線１１Ａに印加される直
流電圧をスイッチングする。これにより、トランス１１
の２次巻線１１Ｂ側に、交流電圧が誘起される。

【００３９】２次巻線１１Ｂの一端は、ＭＯＳＦＥＴ１
３のドレインとチョークコイル４の一端に接続してお
り、２次巻線１１Ｂの他端はＭＯＳＦＥＴ１４のドレイ
ンに接続している。チョークコイル４の他端はコンデン
サ５の一端と、負荷６の一端とに接続し、コンデンサ５
の他端、および負荷６の他端はＭＯＳＦＥＴ１３および
ＭＯＳＦＥＴ１４に直列に接続した検出抵抗７に接続し
ている。

【００４０】次に、本実施例の動作を説明する。制御回
路８から、ＭＯＳＦＥＴ１２のゲート端子に、所定周期
でオンオフを繰り返す制御信号を出力する。そして、MO
SFET１２がオンになるとドレイン電流ＩＤがトランス１
１の１次巻線１１Ａを流れ、２次巻線１１Ｂに電圧が誘
起される。この誘起された電圧による電流がチョークコ
イル４に蓄積されながらコンデンサ５により平滑されて
出力電流Ｉｏとして負荷側へ流れる。また、負荷側から
整流電流Ｉ１がＭＯＳＦＥＴ１４とその寄生ダイオード
１４Ａとを流れる。

【００４１】次に、ＭＯＳＦＥＴ１２がオフになると、
チョークコイル４に蓄積されたエネルギーがコンデンサ
５，負荷６を経由して転流電流Ｉ２としてＭＯＳＦＥＴ
１３とその寄生ダイオード１３Ａとを流れる。

【００４２】整流時には、ＭＯＳＦＥＴ１４の検出抵抗
７の抵抗値Ｒｓと整流電流Ｉ１との積による電圧降下、
すなわち検出電圧ＶＳ(＝Ｒｓ×Ｉ１)により、ＭＯＳＦ
ＥＴ１４をドライブするゲート電圧を制御する。軽負荷
時はゲート電圧を低くし、重負荷時はゲート電圧を高く
する。転流時についても、同様にＭＯＳＦＥＴ１３に直
列接続した検出抵抗７の両端の電圧に応じて、ゲート電
圧を制御する。

【００４３】図１１に本実施例の各素子の電圧，電流波
形を示す。検出抵抗７の電流値により、ＭＯＳＦＥＴ１
３とＭＯＳＦＥＴ１４とのゲート電圧を変えることで、
電源効率を向上できる。図１８では２次側のＭＯＳＦＥ
Ｔ１３，１４のみゲート電圧を可変としたが、１次側の
ＭＯＳＦＥＴ１２も、１次側に電流検出抵抗を配置し、
検出した電流値に応じてゲート電圧を同様に可変とすれ
ばさらに電源効率が上がる。

【００４４】（実施例５）図１２を用いて本実施例を説
明する。本実施例は、トランスの１次側のスイッチング
素子がオンのときにトランスにエネルギーを蓄え、スイ
ッチング素子がオフのときに出力側へ電力を送る所謂フ
ライバック型の電源装置である。なお、図１２の符号は
図１０の電源装置と同一部分については同一符号を付
す。

【００４５】図１２に示す電源装置が図１０に示す電源
装置と異なる点は、トランス１１の１次巻線１１Ａと２
次巻線１１Ｂとの極性が異なる点、チョークコイル４と
転流用のＭＯＳＦＥＴが無い点である。すなわち、図１
２に示す電源装置は、MOSFET１２がオンのときにトラン
ス１１にエネルギーを蓄え、ＭＯＳＦＥＴ１２がオフの
ときに出力側へ電力を送る。

【００４６】次に、本実施例の電源装置の動作を説明す
る。制御回路８からＭＯＳＦＥＴ12のゲート端子に所定
周期でオンオフを繰り返す制御信号を出力する。MOSFET
12がオンになるとドレイン電流ＩＤがトランス１１の１
次巻線１１Ａを流れ、２次巻線１１Ｂに電圧が誘起され
る。次にＭＯＳＦＥＴ１２がオフになると、２次巻線１
１Ｂに蓄積されたエネルギーがコンデンサ５により平滑
されて出力電流Ｉｏとして負荷側へ出力される。また、
負荷側から整流電流Ｉ１がＭＯＳＦＥＴ１５とその寄生
ダイオード１５Ａとを流れる。

【００４７】整流時には、ＭＯＳＦＥＴ１４の検出抵抗
７の抵抗値Ｒｓと整流電流Ｉ１との積による電圧降下、
すなわち検出電圧ＶＳ(＝Ｒｓ×Ｉ１)により、ＭＯＳＦ
ＥＴ１４をドライブするゲート電圧を選択する。軽負荷
時はゲート電圧を低くし、重負荷時はゲート電圧を高く
する。

【００４８】図１３に各素子の電圧，電流波形を示す。
検出抵抗７の電流値により、MOSFET１５のゲート電圧を
変えて、電源効率が向上する。

【００４９】（実施例６）図１４を用いて本実施例を説
明する。本実施例は、トランスの１次側に複数のスイッ
チング素子を備え、これらのスイッチング素子を所定の
タイミングで交互にオンオフさせることによりトランス
の使用効率を高めることができる所謂多石方式（ハーフ
ブリッジ方式）の電源装置である。なお、図１４で、図
１０に示す電源装置と同一部分については同一符号を付
す。

【００５０】図１４に示すように本実施例の電源装置
は、１次巻線１１Ａと、中点（センタータップ）を設け
た２次巻線１１Ｂ，１１Ｃとを具備したトランス１１を
備えている。トランス１１の１次巻線１１Ａの一端は、
ＭＯＳＦＥＴ１０３のソース端子及びＭＯＳＦＥＴ１０
４のドレイン端子が接続している。ＭＯＳＦＥＴ１０３
のドレイン端子は直流入力電源１のプラス側及びコンデ
ンサ１０１の一端に接続している。コンデンサ１０１の
他端は１次巻線１１Ａの他端とコンデンサ１０２の一端
とに接続している。コンデンサ１０２の他端はＭＯＳＦ
ＥＴ１０４のソース端子に接続すると共に接地してい
る。

【００５１】ＭＯＳＦＥＴ１０３，１０４のゲート端子
は制御回路８が接続している。制御回路８は、ＭＯＳＦ
ＥＴ１０３，１０４を所定のタイミングで交互にオンオ
フさせる制御信号を出力する。これにより、トランス１
１の１次巻線１１Ａに極性が異なる電圧が交互に印加さ
れる。すなわち、１次巻線１１Ａ側の回路は、所謂ハー
フブリッジ型のインバータ回路となっている。

【００５２】２次巻線１１Ｂと１１Ｃ接続点である中点
は、チョークコイル４の一端に接続しており、チョーク
コイル４の他端は負荷６及びコンデンサ５の一端に接続
している。コンデンサ５の他端はＭＯＳＦＥＴ１６およ
び１７に直列に接続した検出抵抗７に接続する。

【００５３】次に、本実施例動作を説明する。まず、制
御回路８からＭＯＳＦＥＴ１０３，１０４のゲート端子
に所定の制御信号、すなわちＭＯＳＦＥＴ１０３，１０
４を所定周期で交互にオンオフさせる制御信号を出力す
る。ＭＯＳＦＥＴ１０３がオンになると、直流入力電源
１→ＭＯＳＦＥＴ１０３→トランス１１の１次巻線１１
Ａ→コンデンサ１０２の経路で電流が流れ、ＭＯＳＦＥ
Ｔ１０４がオンになると、直流入力電源１→コンデンサ
１０１→トランス１１の１次巻線１１Ａ→ＭＯＳＦＥＴ
１０４の経路で電流が流れる。

【００５４】従って、１次巻線１１Ａに流れる電流の向
き（１次巻線１１Ａに印加される電圧の向き）は、ＭＯ
ＳＦＥＴ１０３がオンの場合とＭＯＳＦＥＴ１０４がオ
ンの場合とで逆向きとなる。この１次側電流ＩＤは、ト
ランス１１のインダクタンスのために次第に増加する波
形となる。

【００５５】これにより、トランス１１の１次巻線１１
Ａには、一定のオフ期間Ｔｏｆｆを挟んで、極性の異な
る電圧（一次側トランス電圧Ｖｐ）が交互に印加されて
互いに逆向きの電流が交互に流れる。トランス１１の１
次巻線１１Ａに上記のように電圧が印加されると、２次
巻線１１Ｂ，１１Ｃに２次側巻線電圧が発生する。

【００５６】ＭＯＳＦＥＴ１０３がオンのときには、図
１４のトランス１１の２次巻線11Ｂの中点→チョークコ
イル４→コンデンサ５及び負荷６→ＭＯＳＦＥＴ１６、
およびその寄生ダイオード１６Ａの経路で電流Ｉ１が流
れる。

【００５７】一方、ＭＯＳＦＥＴ１０４がオンのときに
は、図１４で、トランス１１の２次巻線１１Ｂの中点→
チョークコイル４→コンデンサ５及び負荷６→ＭＯＳＦ
ＥＴ１７、およびその寄生ダイオード１７Ａの経路で電
流Ｉ２が流れる。

【００５８】なお、ＭＯＳＦＥＴ１０３，１０４が共に
オフの時には、トランス１１の２次巻線１１Ｂ，１１Ｃ
に電圧が誘起されないため、チョークコイル４に蓄えた
エネルギーにより、チョークコイル４→コンデンサ５及
び負荷６→ＭＯＳＦＥＴ１６，１７→２次巻線１１Ｂ，
１１Ｃの中点の経路で電流Ｉ１，Ｉ２が同時に各々流れ
る。

【００５９】ＭＯＳＦＥＴ１０３がオンの時には、ＭＯ
ＳＦＥＴ１６の検出抵抗７の抵抗値Ｒｓ、と整流電流Ｉ
１との積による電圧降下、すなわち検出電圧ＶＳ（＝Ｒ
ｓ×Ｉ１）により、ゲート電圧値を制御する。具体的に
は、ＭＯＳＦＥＴ１６に流れる電流が小さい場合、すな
わち軽負荷時には、ＭＯＳＦＥＴ１６のゲート電圧を低
くし、ＭＯＳＦＥＴ１６に流れる電流が大きい場合、す
なわち重負荷時には、ＭＯＳＦＥＴ１６のゲート電圧を
高くする。軽負荷時、および重負荷時の各素子の電圧，
電流波形を図１５に示す。検出抵抗７の電流値により、
ＭＯＳＦＥＴ16および１７のゲート電圧を変えて、電源
効率を向上できる。

【００６０】

【発明の効果】以上説明したように、本発明によれば、
出力電流検出手段の検出値に応じて、半導体スイッチン
グ素子をドライブする電圧を可変にしたので、軽負荷か
ら重負荷にかけて、電源効率を向上できる。

【図面の簡単な説明】

【図１】実施例１の電源装置の概略構成図である。

【図２】実施例１における各部の電流及び電圧の波形図
である。

【図３】実施例１の出力電流と電源効率との関係の説明
図である。

【図４】実施例１と従来技術の出力電流と電源効率との
関係を示す図である。

【図５】実施例１の出力電流とゲート電圧との関係を示
す図である。

【図６】実施例１のべつの電源装置の概略構成図であ
る。

【図７】実施例１の各部の電流及び電圧の波形図であ
る。

【図８】実施例２の電源装置の概略構成図である。

【図９】実施例３の電源装置の概略構成図である。

【図１０】実施例４の電源装置の概略構成図である。

【図１１】実施例４の各部の電流及び電圧の波形図であ
る。

【図１２】実施例５の電源装置の概略構成図である。

【図１３】実施例５における各部の電流及び電圧の波形
図である。

【図１４】実施例６の電源装置の概略構成図である。

【図１５】実施例６における各部の電流及び電圧の波形
図である。

【図１６】従来技術の電源装置の概略構成図である。

【図１７】従来技術の電源装置の回路構成図である。

【図１８】ダイオードの電圧降下と電流の関係の説明図
である。

【図１９】従来技術の電源装置の概略構成図である。

【図２０】ダイオードとＭＯＳＦＥＴの電圧降下と電流
の関係の説明図である。

【図２１】従来技術の電源装置の出力電流と電源効率と
の関係の説明図である。

【図２２】従来技術の電源装置の概略構成図である。

【図２３】従来技術の出力電流と電源効率との関係の説
明図である。

【図２４】従来技術の電源装置の概略構成図である。

【符号の説明】

１…直流入力電源、２，３，１０，１２，１３，１４，
１５，１６，１７，１０３，１０４，１１１，１１２…
ＭＯＳＦＥＴ、３Ａ，１２Ａ,１３Ａ,１４Ａ，１５Ａ，
１６Ａ，１７Ａ…寄生ダイオード、４，６４…チョーク
コイル、５，６５，１０１，１０２…コンデンサ、６…
負荷、７…検出抵抗、８…制御回路、９…ＤＣ−ＤＣコ
ンバータ、１１…トランス、１１Ａ…１次巻線、１１
Ｂ，11Ｃ…２次巻線、１８…ショットキーダイオード、
２１…ＡＤ変換器、５１…入力部、５２…スイッチング
部、５３…出力部、５４…制御部、５５…出力フィル
タ、６０…直流入力電源、６１…入力コンデンサ、６２
…能動素子、６３，１１３…ダイオード、６６…負荷、
６７…検出部、６８…設定部、６９…比較演算部、７０
…駆動部、８０，１２０…比較器、８１，１２１…駆動
回路、８２，１２２…基準電圧電源、１１４，１１５…
直流電源、１２３…増幅器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者白石正樹茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内Ｆターム(参考） 5H006 CA02 CB07 CC02 DA04 DB01 DC02 5H730 AA14 BB13 BB23 BB26 BB43 BB57 DD04 EE02 EE03 EE13 FD51 FG05 FG15

Claims

【特許請求の範囲】

【請求項１】電力半導体スイッチ素子と該電力半導体ス
イッチ素子を流れる主電流を検出する検出手段とを備え
た電子回路であって、前記検出手段の検出値の大小に応じて、前記電力半導体
スイッチ素子の制御端子駆動電圧を変化させることを特
徴とする電子回路。
【請求項２】出力側から戻る戻り電流を同期整流する半
導体スイッチ素子と、戻り電流を検出する検出手段とを
具備した同期整流回路であって、前記検出手段の検出値の大小に応じて、前記半導体スイ
ッチ素子の制御端子駆動電圧を変化させることを特徴と
する同期整流回路。
【請求項３】１次巻線と該１次巻線と同一極性の２次巻
線とを備えたトランスと、前記トランスの１次巻線に印
加される電力をスイッチングするスイッチング手段と、
前記トランスの１次巻線に電力が印加されているとき
に、前記２次巻線に誘起された電力を蓄積すると共に平
滑して出力側へ出力する平滑手段と、出力側から戻る戻
り電流を同期整流する並列に接続した半導体スイッチ素
子と、前記戻り電流を検出する検出手段と、前記検出手
段の検出値の大小に応じて、前記半導体スイッチ素子の
駆動電圧を可変する手段とを具備することを特徴とする
電源装置。
【請求項４】１次巻線と該１次巻線の極性と異なる２次
巻線とを備えたトランスと、前記トランスの１次巻線に
印加される電力をスイッチングするスイッチング手段
と、前記２次巻線に誘起された電力を平滑して出力側へ
出力する平滑手段と、出力側から戻る戻り電流を同期整
流する半導体スイッチ素子と、前記戻り電流を検出する
検出手段と、前記検出手段の検出値の大小に応じて、前
記半導体スイッチ素子の駆動電圧を可変する手段とを具
備することを特徴とする電源装置。
【請求項５】１次巻線と、中点が設けた２次巻線とを備
えたトランスと、前記トランスの１次巻線に一方向の電
圧を印加した後に前記電圧の印加を所定時間停止し、前
記１次巻線に他方向の電圧を印加した後に電圧の印加を
所定時間停止することを繰り返す電圧印加手段と、前記
トランスの２次巻線の両端と、この両端を互いに接続す
る接続点との間に配置した一対のスイッチ手段と、前記
２次巻線の中点と前記接続点との間に配置し、前記中点
と接続点との間の電力を平滑して出力する平滑手段と、
前記戻り電流を検出する一対の検出手段と、前記検出手
段の検出値の大小に応じて、前記スイッチ素子の駆動電
圧を可変する手段とを具備することを特徴とする電源装
置。
【請求項６】請求項２から５の何れかに記載の電源装置
において、前記検出手段が検出した電流値が大きくなる
に従い、前記半導体スイッチ素子の制御端子電圧を高く
することを特徴とする電源装置。
【請求項７】請求項６に記載の電源装置において、前記
駆動電圧を段階的に変化させることを特徴とする電源装
置。