JP2003249088A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
- Publication number
- JP2003249088A JP2003249088A JP2002339892A JP2002339892A JP2003249088A JP 2003249088 A JP2003249088 A JP 2003249088A JP 2002339892 A JP2002339892 A JP 2002339892A JP 2002339892 A JP2002339892 A JP 2002339892A JP 2003249088 A JP2003249088 A JP 2003249088A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- node
- pump circuit
- charge pump
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 229910044991 metal oxide Inorganic materials 0.000 claims description 15
- 150000004706 metal oxides Chemical class 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 15
- 230000000694 effects Effects 0.000 abstract description 31
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 238000013459 approach Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 3
- 101100454435 Biomphalaria glabrata BG05 gene Proteins 0.000 description 1
- 101100454436 Biomphalaria glabrata BG06 gene Proteins 0.000 description 1
- 101000917858 Homo sapiens Low affinity immunoglobulin gamma Fc region receptor III-A Proteins 0.000 description 1
- 101000917839 Homo sapiens Low affinity immunoglobulin gamma Fc region receptor III-B Proteins 0.000 description 1
- 102100029185 Low affinity immunoglobulin gamma Fc region receptor III-B Human genes 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
- H02M3/075—Charge pumps of the Schenkel-type including a plurality of stages and two sets of clock signals, one set for the odd and one set for the even numbered stages
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
- H02M3/078—Charge pumps of the Schenkel-type with means for reducing the back bias effect, i.e. the effect which causes the threshold voltage of transistors to increase as more stages are added to the converters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 ボディエフェクトの影響を防ぐチャージポン
プ回路を提供する。 【解決手段】 カスケードの形式で互いに接続する複数
の駆動素子は、入力端と、出力端と、第一ノードと、第
二ノードと、第一ノードに接続される第一キャパシター
と、出力端に接続される第二キャパシターと、第一トラ
ンジスターと、第二トランジスターと、第三トランジス
ターとを含んでなり、第一トランジスターは第二ノード
に接続される基板と、出力端に接続されるゲートと、入
力端に接続されるドレインと、第一ノードに接続される
ソースとを具え、第二トランジスターは第二ノードに接
続される基板と、第一ノードに接続されるゲートと、入
力端に接続されるドレインと、出力端に接続されるソー
スとを具え、第三トランジスターは第二ノードに接続さ
れる基板と、第一ノードに接続されるゲートと、第二ノ
ードに接続されるソースと、出力端に接続されるドレイ
ンとを具える。
プ回路を提供する。 【解決手段】 カスケードの形式で互いに接続する複数
の駆動素子は、入力端と、出力端と、第一ノードと、第
二ノードと、第一ノードに接続される第一キャパシター
と、出力端に接続される第二キャパシターと、第一トラ
ンジスターと、第二トランジスターと、第三トランジス
ターとを含んでなり、第一トランジスターは第二ノード
に接続される基板と、出力端に接続されるゲートと、入
力端に接続されるドレインと、第一ノードに接続される
ソースとを具え、第二トランジスターは第二ノードに接
続される基板と、第一ノードに接続されるゲートと、入
力端に接続されるドレインと、出力端に接続されるソー
スとを具え、第三トランジスターは第二ノードに接続さ
れる基板と、第一ノードに接続されるゲートと、第二ノ
ードに接続されるソースと、出力端に接続されるドレイ
ンとを具える。
Description
【０００１】
【発明の属する技術分野】この発明は、チャージポンプ
回路に関し、特にボディエフェクトの影響を除くチャー
ジポンプ回路に関する。
回路に関し、特にボディエフェクトの影響を除くチャー
ジポンプ回路に関する。
【０００２】
【従来の技術】図１に従来のイーピーロム（erasable a
nd programmable read-only memory：ＥＰＲＯＭと称す
る）１０の構造を開示する。図１によれば、イーピーロ
ム１０は基板１２と、ソース１４と、ドレイン１６と、
フローティングゲート１８と、及びコントロールゲート
２０とを含んでなる。フローティングゲート１８と基板
１２は酸化層２４によって隔離され、基板１２が参考電
圧Ｖｂｂに接続される（一般には該参考電圧を接地電圧
にする）。例えば、イーピーロム１０はＮ型金属酸化膜
半導体（ＮＭＯＳ）構造であれば、基板１２がＰ型ドー
ピング領域となり、ソース１４とドレイン１６がＮ型ド
ーピング領域となる。逆に、もしイーピーロム１０はＰ
型金属酸化膜半導体（ＰＭＯＳ）構造であれば、基板１
２がＮ型ドーピング領域となり、ソース１４とドレイン
１６がＰ型ドーピング領域となる。
nd programmable read-only memory：ＥＰＲＯＭと称す
る）１０の構造を開示する。図１によれば、イーピーロ
ム１０は基板１２と、ソース１４と、ドレイン１６と、
フローティングゲート１８と、及びコントロールゲート
２０とを含んでなる。フローティングゲート１８と基板
１２は酸化層２４によって隔離され、基板１２が参考電
圧Ｖｂｂに接続される（一般には該参考電圧を接地電圧
にする）。例えば、イーピーロム１０はＮ型金属酸化膜
半導体（ＮＭＯＳ）構造であれば、基板１２がＰ型ドー
ピング領域となり、ソース１４とドレイン１６がＮ型ド
ーピング領域となる。逆に、もしイーピーロム１０はＰ
型金属酸化膜半導体（ＰＭＯＳ）構造であれば、基板１
２がＮ型ドーピング領域となり、ソース１４とドレイン
１６がＰ型ドーピング領域となる。
【０００３】イーピーロム１０の原理を以下に詳述す
る。コントロールゲート２０に入力される制御電圧Ｖｃ
ｇはフローティングゲート１８に貯蔵された電子の数を
変更でき、よって、チャネル２２を生成することに必要
な閾値電圧を変更できる。したがって、読み取る場合
に、イーピーロム１０はフローティングゲート１８に貯
蔵された電子の数によって二種類の状態に分けられる。
即ち、チャネル２２にある電子が、駆動されて酸化層２
４を介してフローティングゲート１８に至り、フローテ
ィングゲート１８に貯蔵された電子の数を変更する。よ
って、イーピーロム１０のソース１４とドレイン１６と
を導通させるために、コントロールゲート２０に制御電
圧Ｖｃｇを入力してフローティングゲート１８のチャネ
ル２２に与える影響を修正し、そしてソース１４とドレ
イン１６との間に流れる電流を検出して、制御電圧Ｖｃ
ｇの印加においてイーピーロム１０が表わす状態が、
“１”か“０”かを判定する。
る。コントロールゲート２０に入力される制御電圧Ｖｃ
ｇはフローティングゲート１８に貯蔵された電子の数を
変更でき、よって、チャネル２２を生成することに必要
な閾値電圧を変更できる。したがって、読み取る場合
に、イーピーロム１０はフローティングゲート１８に貯
蔵された電子の数によって二種類の状態に分けられる。
即ち、チャネル２２にある電子が、駆動されて酸化層２
４を介してフローティングゲート１８に至り、フローテ
ィングゲート１８に貯蔵された電子の数を変更する。よ
って、イーピーロム１０のソース１４とドレイン１６と
を導通させるために、コントロールゲート２０に制御電
圧Ｖｃｇを入力してフローティングゲート１８のチャネ
ル２２に与える影響を修正し、そしてソース１４とドレ
イン１６との間に流れる電流を検出して、制御電圧Ｖｃ
ｇの印加においてイーピーロム１０が表わす状態が、
“１”か“０”かを判定する。
【０００４】イーピーロム１０に対してプログラムを行
うために、コントロールゲート２０に１０Ｖの制御電圧
Ｖｃｇを入力し、ドレイン１６に５Ｖの電圧Ｖｄを入力
し、かつソース１４に接地電圧Ｖｓを入力する。電子が
チャネル２２を経由してソース１４からドレイン１６へ
移動する時、コントロールゲート２０とソース１４との
間に生成する電場と、ソース１４とドレイン１６との間
に生成する電場により電子がフローティングゲート１８
に引きよせられる。逆に、イーピーロム１０に対してデ
ータの消去を行うために、コントロールゲート２０に−
１０Ｖの制御電圧Ｖｃｇを入力し、ソース１４に５Ｖの
電圧Ｖｓを入力し、かつドレイン１６をフローティング
する。コントロールゲート２０がマイナス電圧であっ
て、ソース１４がプラス電圧であるので、コントロール
ゲート２０とソース１４との間に生成する電場はフロー
ティングゲート１８にある電子を駆動させてソース１４
へ引き寄せ、データの消去の効果を達成する。
うために、コントロールゲート２０に１０Ｖの制御電圧
Ｖｃｇを入力し、ドレイン１６に５Ｖの電圧Ｖｄを入力
し、かつソース１４に接地電圧Ｖｓを入力する。電子が
チャネル２２を経由してソース１４からドレイン１６へ
移動する時、コントロールゲート２０とソース１４との
間に生成する電場と、ソース１４とドレイン１６との間
に生成する電場により電子がフローティングゲート１８
に引きよせられる。逆に、イーピーロム１０に対してデ
ータの消去を行うために、コントロールゲート２０に−
１０Ｖの制御電圧Ｖｃｇを入力し、ソース１４に５Ｖの
電圧Ｖｓを入力し、かつドレイン１６をフローティング
する。コントロールゲート２０がマイナス電圧であっ
て、ソース１４がプラス電圧であるので、コントロール
ゲート２０とソース１４との間に生成する電場はフロー
ティングゲート１８にある電子を駆動させてソース１４
へ引き寄せ、データの消去の効果を達成する。
【０００５】近年、ポータブル電子製品のニーズの増加
に従って、イーピーロム１０の技術が進歩し、マーケッ
トでの需要も増加しつつある。フラッシュメモリは、そ
の例の一つである。ポータブル電子製品は使用時間を延
長するために、一般的に低操作電圧によって（例えば
３．３Ｖ、もしくは５Ｖ）作動する。なお、上述のよう
に、データの消去とプログラムの過程にそれぞれコント
ロールゲート２０に−１０Ｖと１０Ｖの制御電圧Ｖｃｇ
を入力するために、イーピーロム１０にはチャージポン
プ回路が使用され、該低操作電圧を用いてデータの消去
とプログラムに必要な制御電圧Ｖｃｇを生成する。
に従って、イーピーロム１０の技術が進歩し、マーケッ
トでの需要も増加しつつある。フラッシュメモリは、そ
の例の一つである。ポータブル電子製品は使用時間を延
長するために、一般的に低操作電圧によって（例えば
３．３Ｖ、もしくは５Ｖ）作動する。なお、上述のよう
に、データの消去とプログラムの過程にそれぞれコント
ロールゲート２０に−１０Ｖと１０Ｖの制御電圧Ｖｃｇ
を入力するために、イーピーロム１０にはチャージポン
プ回路が使用され、該低操作電圧を用いてデータの消去
とプログラムに必要な制御電圧Ｖｃｇを生成する。
【０００６】図２に、図１によるイーピーロム１０の駆
動回路３０を開示する。図２によれば、駆動回路３０が
メモリアレイ３２と、クロックジェネレーター３４と、
プラスチャージポンプ回路３６と、マイナスチャージポ
ンプ回路３８と、アドレスデコーダー４０とを含んでな
る。メモリアレイ３２は、メモリアレイ３２内に配列さ
れた複数のメモリセル４２を具え、アドレスデコーダー
４０によってメモリアレイ３２のそれぞれのメモリセル
４２を処理する。駆動回路３０は、電源供給手段４３に
よって必要な操作電圧Ｖｄｄを提供するため、もし操作
電圧Ｖｄｄは低電圧レベル（例えば３．３Ｖ）であれ
ば、操作電圧Ｖｄｄによってメモリセル４２に対してデ
ータの消去とプログラムを行うことができなくなる。従
って、プラスチャージポンプ回路３６によってメモリセ
ル４２をプログラムする必要なプラス電圧（例えば１０
Ｖ）を提供し、マイナスチャージポンプ回路３８によっ
てメモリセル４２内のデータを消去するために必要なマ
イナス電圧（例えば−１０Ｖ）を提供することにする。
また、プラスチャージポンプ回路３６とマイナスチャー
ジポンプ回路３８との操作を制御するために、クロック
ジェネレーター３４によって非重合（non-overlappin
g）クロック信号が生成され、プラスチャージポンプ回
路３６とマイナスチャージポンプ回路３８とが駆動され
る。その原理を以下に詳述する。
動回路３０を開示する。図２によれば、駆動回路３０が
メモリアレイ３２と、クロックジェネレーター３４と、
プラスチャージポンプ回路３６と、マイナスチャージポ
ンプ回路３８と、アドレスデコーダー４０とを含んでな
る。メモリアレイ３２は、メモリアレイ３２内に配列さ
れた複数のメモリセル４２を具え、アドレスデコーダー
４０によってメモリアレイ３２のそれぞれのメモリセル
４２を処理する。駆動回路３０は、電源供給手段４３に
よって必要な操作電圧Ｖｄｄを提供するため、もし操作
電圧Ｖｄｄは低電圧レベル（例えば３．３Ｖ）であれ
ば、操作電圧Ｖｄｄによってメモリセル４２に対してデ
ータの消去とプログラムを行うことができなくなる。従
って、プラスチャージポンプ回路３６によってメモリセ
ル４２をプログラムする必要なプラス電圧（例えば１０
Ｖ）を提供し、マイナスチャージポンプ回路３８によっ
てメモリセル４２内のデータを消去するために必要なマ
イナス電圧（例えば−１０Ｖ）を提供することにする。
また、プラスチャージポンプ回路３６とマイナスチャー
ジポンプ回路３８との操作を制御するために、クロック
ジェネレーター３４によって非重合（non-overlappin
g）クロック信号が生成され、プラスチャージポンプ回
路３６とマイナスチャージポンプ回路３８とが駆動され
る。その原理を以下に詳述する。
【０００７】図３に、図２によるプラスチャージポンプ
回路３６を開示する。図４に、図２によるクロックジェ
ネレーター３４のクロック信号を開示する。図３、４に
よれば、プラスチャージポンプ回路３６は複数のトラン
ジスター４４、４６、４８、５０、５２と、複数のキャ
パシター５４、５６、５８、６０、６２とを含んでな
り、トランジスター４４、４６、４８、５０、５２が金
属酸化膜半導体（ＭＯＳと称する）トランジスターであ
る。クロックジェネレーター３４はキャパシター５４、
５８に入力される第一クロック６４と、キャパシター５
６、６０に入力される第二クロック６６とを生成し、か
つ第一クロック６４の高低電圧レベルの電圧差および第
二クロック６６の高低電圧レベルの電圧差が、プラスチ
ャージポンプ回路３６の操作電圧Ｖｄｄと同じ大きさを
持つ。図４に開示するように、時刻ｔ０において、トラ
ンジスター４４が導通して操作電圧Ｖｄｄによってキャ
パシター５４に対して充電する。トランジスター４４が
出力電圧で電圧降下Ｖｔを発生するため、エンドポイン
トＡの電圧は（Ｖｄｄ−Ｖｔ）となる。
回路３６を開示する。図４に、図２によるクロックジェ
ネレーター３４のクロック信号を開示する。図３、４に
よれば、プラスチャージポンプ回路３６は複数のトラン
ジスター４４、４６、４８、５０、５２と、複数のキャ
パシター５４、５６、５８、６０、６２とを含んでな
り、トランジスター４４、４６、４８、５０、５２が金
属酸化膜半導体（ＭＯＳと称する）トランジスターであ
る。クロックジェネレーター３４はキャパシター５４、
５８に入力される第一クロック６４と、キャパシター５
６、６０に入力される第二クロック６６とを生成し、か
つ第一クロック６４の高低電圧レベルの電圧差および第
二クロック６６の高低電圧レベルの電圧差が、プラスチ
ャージポンプ回路３６の操作電圧Ｖｄｄと同じ大きさを
持つ。図４に開示するように、時刻ｔ０において、トラ
ンジスター４４が導通して操作電圧Ｖｄｄによってキャ
パシター５４に対して充電する。トランジスター４４が
出力電圧で電圧降下Ｖｔを発生するため、エンドポイン
トＡの電圧は（Ｖｄｄ−Ｖｔ）となる。
【０００８】時刻ｔ１において、第一クロック６４は振
幅がＶｄｄであるパルスを発生し、第二クロック６６は
低電圧レベルであるため、エンドポイントＡの電圧は
（２Ｖｄｄ−Ｖｔ）となる。よって、トランジスター４
６が導通してエンドポイントＡの電圧（２Ｖｄｄ−Ｖ
ｔ）によってキャパシター５６に対して充電すると、エ
ンドポイントＢの電圧は（２Ｖｄｄ−２Ｖｔ）となる。
このように、最後にエンドポイントＣの電圧は（５Ｖｄ
ｄ−５Ｖｔ）となり、操作電圧Ｖｄｄより大きい電圧
（５Ｖｄｄ−５Ｖｔ）を得ることができる。
幅がＶｄｄであるパルスを発生し、第二クロック６６は
低電圧レベルであるため、エンドポイントＡの電圧は
（２Ｖｄｄ−Ｖｔ）となる。よって、トランジスター４
６が導通してエンドポイントＡの電圧（２Ｖｄｄ−Ｖ
ｔ）によってキャパシター５６に対して充電すると、エ
ンドポイントＢの電圧は（２Ｖｄｄ−２Ｖｔ）となる。
このように、最後にエンドポイントＣの電圧は（５Ｖｄ
ｄ−５Ｖｔ）となり、操作電圧Ｖｄｄより大きい電圧
（５Ｖｄｄ−５Ｖｔ）を得ることができる。
【０００９】但し、一般的には、トランジスター４４、
４６、４８、５０、５２の基板（substrate）（即ちボ
ディである）は接地電圧に接続され、トランジスター４
４、４６、４８、５０、５２のボディとソースとの間に
電圧差によってボディエフェクトが起こる。よって、ト
ランジスター４４、４６、４８、５０、５２が導通する
時に出力電圧の電圧降下が（Ｖｔ＋ｄＶ）に増加する。
ここにｄＶは、ボディエフェクトによるＶｔの増加量で
ある。このため、キャパシター５４、５６、５８、６
０、６２の両端を跨ぐ電圧差が徐々に上昇する時に、ボ
ディとソースとの間の電圧差もそれに従って増加する。
よって、トランジスター４４、４６、４８、５０、５２
が導通する時の出力電圧で発生する有効電圧上昇が減
り、ボディエフェクトによって出力電圧に対して悪い影
響を与える。即ち、電圧を上昇させる過程に、ボディエ
フェクトによって実際に電圧上昇の効率が低い。
４６、４８、５０、５２の基板（substrate）（即ちボ
ディである）は接地電圧に接続され、トランジスター４
４、４６、４８、５０、５２のボディとソースとの間に
電圧差によってボディエフェクトが起こる。よって、ト
ランジスター４４、４６、４８、５０、５２が導通する
時に出力電圧の電圧降下が（Ｖｔ＋ｄＶ）に増加する。
ここにｄＶは、ボディエフェクトによるＶｔの増加量で
ある。このため、キャパシター５４、５６、５８、６
０、６２の両端を跨ぐ電圧差が徐々に上昇する時に、ボ
ディとソースとの間の電圧差もそれに従って増加する。
よって、トランジスター４４、４６、４８、５０、５２
が導通する時の出力電圧で発生する有効電圧上昇が減
り、ボディエフェクトによって出力電圧に対して悪い影
響を与える。即ち、電圧を上昇させる過程に、ボディエ
フェクトによって実際に電圧上昇の効率が低い。
【００１０】
【発明が解決しようとする課題】従って、本発明は、上
記の問題点を解決し、ボディエフェクトの影響を防ぎ、
電圧上昇の効率を改善できるチャージポンプ回路を提供
することを目的とする。
記の問題点を解決し、ボディエフェクトの影響を防ぎ、
電圧上昇の効率を改善できるチャージポンプ回路を提供
することを目的とする。
【００１１】
【課題を解決するための手段】そこで、本発明者は従来
の技術に見られる欠点に鑑み鋭意研究を重ねた結果、カ
スケードの形式で互いに接続する複数の駆動素子を含む
チャージポンプ回路であって、前記駆動素子は、入力端
と、出力端と、第一ノードと、第二ノードと、前記第一
ノードに接続される第一キャパシターと、前記出力端に
接続される第二キャパシターと、第一トランジスター
と、第二トランジスターと、第三トランジスターとを含
んでなり、前記第一トランジスターは、前記第二ノード
に接続される基板と、前記出力端に接続されるゲート
と、前記入力端に接続されるドレインと、前記第一ノー
ドに接続されるソースとを具え、前記第二トランジスタ
ーは、前記第二ノードに接続される基板と、前記第一ノ
ードに接続されるゲートと、前記入力端に接続されるド
レインと、前記出力端に接続されるソースとを具え、前
記第三トランジスターは、前記第二ノードに接続される
基板と、前記第一ノードに接続されるゲートと、前記第
二ノードに接続されるソースと、前記出力端に接続され
るドレインとを具える構造によって課題を解決できる点
に着眼し、かかる知見に基づいて本発明を完成させた。
の技術に見られる欠点に鑑み鋭意研究を重ねた結果、カ
スケードの形式で互いに接続する複数の駆動素子を含む
チャージポンプ回路であって、前記駆動素子は、入力端
と、出力端と、第一ノードと、第二ノードと、前記第一
ノードに接続される第一キャパシターと、前記出力端に
接続される第二キャパシターと、第一トランジスター
と、第二トランジスターと、第三トランジスターとを含
んでなり、前記第一トランジスターは、前記第二ノード
に接続される基板と、前記出力端に接続されるゲート
と、前記入力端に接続されるドレインと、前記第一ノー
ドに接続されるソースとを具え、前記第二トランジスタ
ーは、前記第二ノードに接続される基板と、前記第一ノ
ードに接続されるゲートと、前記入力端に接続されるド
レインと、前記出力端に接続されるソースとを具え、前
記第三トランジスターは、前記第二ノードに接続される
基板と、前記第一ノードに接続されるゲートと、前記第
二ノードに接続されるソースと、前記出力端に接続され
るドレインとを具える構造によって課題を解決できる点
に着眼し、かかる知見に基づいて本発明を完成させた。
【００１２】また、前記駆動素子は、第一期間におい
て、前記第一トランジスターがターンオンして前記第一
ノードの電圧レベルを前記入力端の電圧レベルに近づ
け、第二期間において、前記第一トランジスターがター
ンオフとなり、第三期間において、前記第二トランジス
ターがターンオンして前記出力端の電圧レベルを前記入
力端の電圧レベルに近づけ、かつ前記第三トランジスタ
ーがターンオンして前記第二ノードと前記出力端との電
圧レベルを同じレベルに近づけ、そして第四期間におい
て、前記第二トランジスターと前記第三トランジスター
がターンオフとなることによって、この発明の課題であ
るボディエフェクトの影響を防ぐチャージポンプ回路が
得られる。
て、前記第一トランジスターがターンオンして前記第一
ノードの電圧レベルを前記入力端の電圧レベルに近づ
け、第二期間において、前記第一トランジスターがター
ンオフとなり、第三期間において、前記第二トランジス
ターがターンオンして前記出力端の電圧レベルを前記入
力端の電圧レベルに近づけ、かつ前記第三トランジスタ
ーがターンオンして前記第二ノードと前記出力端との電
圧レベルを同じレベルに近づけ、そして第四期間におい
て、前記第二トランジスターと前記第三トランジスター
がターンオフとなることによって、この発明の課題であ
るボディエフェクトの影響を防ぐチャージポンプ回路が
得られる。
【００１３】以下、本発明について具体的に説明する。
【００１４】請求項１に記載のチャージポンプ回路は、
カスケードの形式で互いに接続する複数の駆動素子を含
むチャージポンプ回路であって、前記駆動素子は、入力
端と、出力端と、第一ノードと、第二ノードと、前記第
一ノードに接続される第一キャパシターと、前記出力端
に接続される第二キャパシターと、第一トランジスター
と、第二トランジスターと、第三トランジスターとを含
んでなり、前記第一トランジスターは、前記第二ノード
に接続される基板と、前記出力端に接続されるゲート
と、前記入力端に接続されるドレインと、前記第一ノー
ドに接続されるソースとを具え、前記第二トランジスタ
ーは、前記第二ノードに接続される基板と、前記第一ノ
ードに接続されるゲートと、前記入力端に接続されるド
レインと、前記出力端に接続されるソースとを具え、前
記第三トランジスターは、前記第二ノードに接続される
基板と、前記第一ノードに接続されるゲートと、前記第
二ノードに接続されるソースと、前記出力端に接続され
るドレインとを具える。
カスケードの形式で互いに接続する複数の駆動素子を含
むチャージポンプ回路であって、前記駆動素子は、入力
端と、出力端と、第一ノードと、第二ノードと、前記第
一ノードに接続される第一キャパシターと、前記出力端
に接続される第二キャパシターと、第一トランジスター
と、第二トランジスターと、第三トランジスターとを含
んでなり、前記第一トランジスターは、前記第二ノード
に接続される基板と、前記出力端に接続されるゲート
と、前記入力端に接続されるドレインと、前記第一ノー
ドに接続されるソースとを具え、前記第二トランジスタ
ーは、前記第二ノードに接続される基板と、前記第一ノ
ードに接続されるゲートと、前記入力端に接続されるド
レインと、前記出力端に接続されるソースとを具え、前
記第三トランジスターは、前記第二ノードに接続される
基板と、前記第一ノードに接続されるゲートと、前記第
二ノードに接続されるソースと、前記出力端に接続され
るドレインとを具える。
【００１５】請求項２に記載のチャージポンプ回路は、
請求項１におけるチャージポンプ回路が、クロックジェ
ネレーターを更に含み、前記クロックジェネレーター
は、前記第一及び第二キャパシターに接続し、クロック
信号を発生して前記第一と第二キャパシターに入力する
ことによって、次第に前記駆動素子を駆動する。
請求項１におけるチャージポンプ回路が、クロックジェ
ネレーターを更に含み、前記クロックジェネレーター
は、前記第一及び第二キャパシターに接続し、クロック
信号を発生して前記第一と第二キャパシターに入力する
ことによって、次第に前記駆動素子を駆動する。
【００１６】請求項３に記載のチャージポンプ回路は、
請求項１における駆動素子が、第一期間において、前記
第一トランジスターがターンオンして前記第一ノードの
電圧レベルを前記入力端の電圧レベルに近づける。
請求項１における駆動素子が、第一期間において、前記
第一トランジスターがターンオンして前記第一ノードの
電圧レベルを前記入力端の電圧レベルに近づける。
【００１７】請求項４に記載のチャージポンプ回路は、
請求項３における駆動素子が、前記第一期間の後の第二
期間において、前記第一トランジスターがターンオフと
なる。
請求項３における駆動素子が、前記第一期間の後の第二
期間において、前記第一トランジスターがターンオフと
なる。
【００１８】請求項５に記載のチャージポンプ回路は、
請求項４における駆動素子が、前記第二期間の後の第三
期間において、前記第二トランジスターがターンオンし
て前記出力端の電圧レベルを前記入力端の電圧レベルに
近づけ、かつ前記第三トランジスターがターンオンして
前記第二ノードと前記出力端との電圧レベルを同じレベ
ルに近づける。
請求項４における駆動素子が、前記第二期間の後の第三
期間において、前記第二トランジスターがターンオンし
て前記出力端の電圧レベルを前記入力端の電圧レベルに
近づけ、かつ前記第三トランジスターがターンオンして
前記第二ノードと前記出力端との電圧レベルを同じレベ
ルに近づける。
【００１９】請求項６に記載のチャージポンプ回路は、
請求項５における駆動素子が、前記第三期間の後の第四
期間において、前記第二トランジスターと前記第三トラ
ンジスターがターンオフとなる。
請求項５における駆動素子が、前記第三期間の後の第四
期間において、前記第二トランジスターと前記第三トラ
ンジスターがターンオフとなる。
【００２０】請求項７に記載のチャージポンプ回路は、
請求項６における第一、第二、第三、及び第四期間にお
いて、前記駆動素子に接続する隣接の駆動素子の第二ト
ランジスターがターンオフとなる。
請求項６における第一、第二、第三、及び第四期間にお
いて、前記駆動素子に接続する隣接の駆動素子の第二ト
ランジスターがターンオフとなる。
【００２１】請求項８に記載のチャージポンプ回路は、
請求項１におけるトランジスターが、Ｐ型金属酸化膜半
導体トランジスターである。
請求項１におけるトランジスターが、Ｐ型金属酸化膜半
導体トランジスターである。
【００２２】請求項９に記載のチャージポンプ回路は、
請求項１におけるトランジスターが、Ｎ型金属酸化膜半
導体トランジスターである。
請求項１におけるトランジスターが、Ｎ型金属酸化膜半
導体トランジスターである。
【００２３】請求項１０に記載のチャージポンプ回路
は、請求項１におけるトランジスターが、三重ウェルの
構造を具える。
は、請求項１におけるトランジスターが、三重ウェルの
構造を具える。
【００２４】請求項１１に記載のチャージポンプ回路
は、請求項１におけるチャージポンプ回路が、前記複数
の駆動素子の前端に接続する入力素子を更に具え、前記
入力素子は、入力端と、前記駆動素子の入力端に接続さ
れる出力端と、第一ノードと、第二ノードと、前記第一
ノードに接続される第一キャパシターと、前記出力端に
接続される第二キャパシターと、第一トランジスター
と、第二トランジスターと、第三トランジスターとを含
んでなり、前記第一トランジスターは、電圧レベルに接
続される基板と、前記出力端に接続されるゲートと、前
記入力端に接続されるドレインと、前記第一ノードに接
続されるソースとを具え、前記第二トランジスターは、
前記第二ノードに接続される基板と、前記第一ノードに
接続されるゲートと、前記入力端に接続されるドレイン
と、前記出力端に接続されるソースとを具え、前記第三
トランジスターは、前記第二ノードに接続される基板
と、前記第一ノードに接続されるゲートと、前記第二ノ
ードに接続されるソースと、前記出力端に接続されるド
レインとを具える。
は、請求項１におけるチャージポンプ回路が、前記複数
の駆動素子の前端に接続する入力素子を更に具え、前記
入力素子は、入力端と、前記駆動素子の入力端に接続さ
れる出力端と、第一ノードと、第二ノードと、前記第一
ノードに接続される第一キャパシターと、前記出力端に
接続される第二キャパシターと、第一トランジスター
と、第二トランジスターと、第三トランジスターとを含
んでなり、前記第一トランジスターは、電圧レベルに接
続される基板と、前記出力端に接続されるゲートと、前
記入力端に接続されるドレインと、前記第一ノードに接
続されるソースとを具え、前記第二トランジスターは、
前記第二ノードに接続される基板と、前記第一ノードに
接続されるゲートと、前記入力端に接続されるドレイン
と、前記出力端に接続されるソースとを具え、前記第三
トランジスターは、前記第二ノードに接続される基板
と、前記第一ノードに接続されるゲートと、前記第二ノ
ードに接続されるソースと、前記出力端に接続されるド
レインとを具える。
【００２５】請求項１２に記載のチャージポンプ回路
は、請求項１におけるチャージポンプ回路が、前記複数
の駆動素子の後端に接続する出力素子を更に具え、前記
出力素子は、前記駆動素子の出力端に接続される入力端
と、出力端と、前記入力端に接続される第一キャパシタ
ーと、前記出力端に接続される第二キャパシターと、第
一トランジスターと、第二トランジスターとを含んでな
り、前記第一トランジスターは、基板と、前記入力端に
接続されるゲートと、前記入力端に接続されるドレイン
と、前記出力端に接続されるソースとを具え、前記第二
トランジスターは、前記第一トランジスターの基板に接
続される基板と、前記第一トランジスターのゲートに接
続されるゲートと、前記第一トランジスターの基板に接
続されるソースと、前記出力端に接続されるドレインと
を具える。
は、請求項１におけるチャージポンプ回路が、前記複数
の駆動素子の後端に接続する出力素子を更に具え、前記
出力素子は、前記駆動素子の出力端に接続される入力端
と、出力端と、前記入力端に接続される第一キャパシタ
ーと、前記出力端に接続される第二キャパシターと、第
一トランジスターと、第二トランジスターとを含んでな
り、前記第一トランジスターは、基板と、前記入力端に
接続されるゲートと、前記入力端に接続されるドレイン
と、前記出力端に接続されるソースとを具え、前記第二
トランジスターは、前記第一トランジスターの基板に接
続される基板と、前記第一トランジスターのゲートに接
続されるゲートと、前記第一トランジスターの基板に接
続されるソースと、前記出力端に接続されるドレインと
を具える。
【００２６】請求項１３に記載のチャージポンプ回路
は、カスケードの形式で互いに接続する複数の駆動素子
を含むチャージポンプ回路であって、前記駆動素子は入
力端と、出力端と、第一ノードと、第二ノードと、前記
第一ノードに接続される第一キャパシターと、前記出力
端に接続される第二キャパシターと、第一トランジスタ
ーと、第二トランジスターと、第三トランジスターとを
含んでなり、前記第一トランジスターは、前記第二ノー
ドに接続される基板と、前記出力端に接続されるゲート
と、前記入力端に接続されるドレインと、前記第一ノー
ドに接続されるソースとを具え、前記第二トランジスタ
ーは、前記第二ノードに接続される基板と、前記第一ノ
ードに接続されるゲートと、前記入力端に接続されるド
レインと、前記出力端に接続されるソースとを具え、前
記第三トランジスターは、前記第二ノードに接続される
基板と、前記入力端に接続されるゲートと、前記第二ノ
ードに接続されるソースと、前記出力端に接続されるド
レインとを具える。
は、カスケードの形式で互いに接続する複数の駆動素子
を含むチャージポンプ回路であって、前記駆動素子は入
力端と、出力端と、第一ノードと、第二ノードと、前記
第一ノードに接続される第一キャパシターと、前記出力
端に接続される第二キャパシターと、第一トランジスタ
ーと、第二トランジスターと、第三トランジスターとを
含んでなり、前記第一トランジスターは、前記第二ノー
ドに接続される基板と、前記出力端に接続されるゲート
と、前記入力端に接続されるドレインと、前記第一ノー
ドに接続されるソースとを具え、前記第二トランジスタ
ーは、前記第二ノードに接続される基板と、前記第一ノ
ードに接続されるゲートと、前記入力端に接続されるド
レインと、前記出力端に接続されるソースとを具え、前
記第三トランジスターは、前記第二ノードに接続される
基板と、前記入力端に接続されるゲートと、前記第二ノ
ードに接続されるソースと、前記出力端に接続されるド
レインとを具える。
【００２７】請求項１４に記載のチャージポンプ回路
は、請求項１３におけるチャージポンプ回路が、クロッ
クジェネレーターを更に含み、前記クロックジェネレー
ターは、前記第一及び第二キャパシターに接続し、クロ
ック信号を発生して前記第一と第二キャパシターに入力
することによって、次第に前記駆動素子を駆動する。
は、請求項１３におけるチャージポンプ回路が、クロッ
クジェネレーターを更に含み、前記クロックジェネレー
ターは、前記第一及び第二キャパシターに接続し、クロ
ック信号を発生して前記第一と第二キャパシターに入力
することによって、次第に前記駆動素子を駆動する。
【００２８】請求項１５に記載のチャージポンプ回路
は、請求項１３における駆動素子が、第一期間におい
て、前記駆動素子の第一トランジスターがターンオンし
て前記第一ノードの電圧レベルを前記入力端の電圧レベ
ルに近づける。
は、請求項１３における駆動素子が、第一期間におい
て、前記駆動素子の第一トランジスターがターンオンし
て前記第一ノードの電圧レベルを前記入力端の電圧レベ
ルに近づける。
【００２９】請求項１６に記載のチャージポンプ回路
は、請求項１５における駆動素子が、前記第一期間の後
の第二期間において、前記第一トランジスターがターン
オフとなる。
は、請求項１５における駆動素子が、前記第一期間の後
の第二期間において、前記第一トランジスターがターン
オフとなる。
【００３０】請求項１７に記載のチャージポンプ回路
は、請求項１６における駆動素子が、前記第二期間の後
の第三期間において、前記第二トランジスターがターン
オンして前記出力端の電圧レベルを前記入力端の電圧レ
ベルに近づけ、かつ前記第三トランジスターがターンオ
ンして前記第二ノードと前記出力端との電圧レベルを同
じレベルに近づける。
は、請求項１６における駆動素子が、前記第二期間の後
の第三期間において、前記第二トランジスターがターン
オンして前記出力端の電圧レベルを前記入力端の電圧レ
ベルに近づけ、かつ前記第三トランジスターがターンオ
ンして前記第二ノードと前記出力端との電圧レベルを同
じレベルに近づける。
【００３１】請求項１８に記載のチャージポンプ回路
は、請求項１７における駆動素子が、前記第三期間の後
の第四期間において、前記第二トランジスターと前記第
三トランジスターがターンオフとなる。
は、請求項１７における駆動素子が、前記第三期間の後
の第四期間において、前記第二トランジスターと前記第
三トランジスターがターンオフとなる。
【００３２】請求項１９に記載のチャージポンプ回路
は、請求項１８における第一、第二、第三、及び第四期
間において、前記駆動素子に接続する隣接の駆動素子の
第二トランジスターがターンオフとなる。
は、請求項１８における第一、第二、第三、及び第四期
間において、前記駆動素子に接続する隣接の駆動素子の
第二トランジスターがターンオフとなる。
【００３３】請求項２０に記載のチャージポンプ回路
は、請求項１３におけるトランジスターが、Ｐ型金属酸
化膜半導体トランジスターである。
は、請求項１３におけるトランジスターが、Ｐ型金属酸
化膜半導体トランジスターである。
【００３４】請求項２１に記載のチャージポンプ回路
は、請求項１３におけるトランジスターが、Ｎ型金属酸
化膜半導体トランジスターである。
は、請求項１３におけるトランジスターが、Ｎ型金属酸
化膜半導体トランジスターである。
【００３５】請求項２２に記載のチャージポンプ回路
は、請求項１３におけるトランジスターが、三重ウェル
の構造を具える。
は、請求項１３におけるトランジスターが、三重ウェル
の構造を具える。
【００３６】請求項２３に記載のチャージポンプ回路
は、請求項１３におけるチャージポンプ回路が、前記複
数の駆動素子の前端に接続する入力素子を更に具え、前
記入力素子は、入力端と、前記駆動素子の入力端に接続
される出力端と、第一ノードと、第二ノードと、前記第
一ノードに接続される第一キャパシターと、前記出力端
に接続される第二キャパシターと、第一トランジスター
と、第二トランジスターと、第三トランジスターとを含
んでなり、前記第一トランジスターは、電圧レベルに接
続される基板と、前記出力端に接続されるゲートと、前
記入力端に接続されるドレインと、前記第一ノードに接
続されるソースとを具え、前記第二トランジスターは、
前記第二ノードに接続される基板と、前記第一ノードに
接続されるゲートと、前記入力端に接続されるドレイン
と、前記出力端に接続されるソースとを具え、前記第三
トランジスターは、前記第二ノードに接続される基板
と、前記第一ノードに接続されるゲートと、前記第二ノ
ードに接続されるソースと、前記出力端に接続されるド
レインとを具える。
は、請求項１３におけるチャージポンプ回路が、前記複
数の駆動素子の前端に接続する入力素子を更に具え、前
記入力素子は、入力端と、前記駆動素子の入力端に接続
される出力端と、第一ノードと、第二ノードと、前記第
一ノードに接続される第一キャパシターと、前記出力端
に接続される第二キャパシターと、第一トランジスター
と、第二トランジスターと、第三トランジスターとを含
んでなり、前記第一トランジスターは、電圧レベルに接
続される基板と、前記出力端に接続されるゲートと、前
記入力端に接続されるドレインと、前記第一ノードに接
続されるソースとを具え、前記第二トランジスターは、
前記第二ノードに接続される基板と、前記第一ノードに
接続されるゲートと、前記入力端に接続されるドレイン
と、前記出力端に接続されるソースとを具え、前記第三
トランジスターは、前記第二ノードに接続される基板
と、前記第一ノードに接続されるゲートと、前記第二ノ
ードに接続されるソースと、前記出力端に接続されるド
レインとを具える。
【００３７】請求項２４に記載のチャージポンプ回路
は、請求項１３におけるチャージポンプ回路が、前記複
数の駆動素子の後端に接続する出力素子を更に具え、前
記出力素子は前記駆動素子の一の出力端に接続される入
力端と、出力端と、前記入力端に接続される第一キャパ
シターと、前記出力端に接続される第二キャパシター
と、第一トランジスターと、第二トランジスターとを含
んでなり、前記第一トランジスターは、基板と、前記入
力端に接続されるゲートと、前記入力端に接続されるド
レインと、前記出力端に接続されるソースとを具え、前
記第二トランジスターは、前記第一トランジスターの基
板に接続される基板と、前記第一トランジスターのゲー
トに接続されるゲートと、前記第一トランジスターの基
板に接続されるソースと、前記出力端に接続されるドレ
インとを具える。
は、請求項１３におけるチャージポンプ回路が、前記複
数の駆動素子の後端に接続する出力素子を更に具え、前
記出力素子は前記駆動素子の一の出力端に接続される入
力端と、出力端と、前記入力端に接続される第一キャパ
シターと、前記出力端に接続される第二キャパシター
と、第一トランジスターと、第二トランジスターとを含
んでなり、前記第一トランジスターは、基板と、前記入
力端に接続されるゲートと、前記入力端に接続されるド
レインと、前記出力端に接続されるソースとを具え、前
記第二トランジスターは、前記第一トランジスターの基
板に接続される基板と、前記第一トランジスターのゲー
トに接続されるゲートと、前記第一トランジスターの基
板に接続されるソースと、前記出力端に接続されるドレ
インとを具える。
【００３８】
【発明の実施の形態】この発明は、ボディエフェクトの
影響を除くチャージポンプ回路を提供するものであっ
て、前記駆動素子は、入力端と、出力端と、第一ノード
と、第二ノードと、前記第一ノードに接続される第一キ
ャパシターと、前記出力端に接続される第二キャパシタ
ーと、第一トランジスターと、第二トランジスターと、
第三トランジスターとを含んでなる。
影響を除くチャージポンプ回路を提供するものであっ
て、前記駆動素子は、入力端と、出力端と、第一ノード
と、第二ノードと、前記第一ノードに接続される第一キ
ャパシターと、前記出力端に接続される第二キャパシタ
ーと、第一トランジスターと、第二トランジスターと、
第三トランジスターとを含んでなる。
【００３９】かかるチャージポンプ回路の構造と特徴を
詳述するために、具体的な実施例を挙げ、図示を参照に
して以下に説明する。
詳述するために、具体的な実施例を挙げ、図示を参照に
して以下に説明する。
【００４０】（第１の実施例）図５に本発明による第１
実施例のチャージポンプ回路８０を開示する。図６に、
図５におけるチャージポンプ回路８０のタイムシーケン
スを開示する。チャージポンプ回路８０は、より高いマ
イナス電圧を提供することに用いられ、入力回路８１
と、複数の駆動素子８２ａ、８２ｂと、および出力回路
８３とを含んでなる。駆動素子８２ａ、８２ｂはカスケ
ードの方式で互いに接続され、かつ駆動素子８２ａ、８
２ｂは同様の回路である。即ち、駆動素子８２ａ、８２
ｂは同様のデバイスを含むだけでなく、そのデバイスも
同様な形式で接続される。以下、関連技術の開示に影響
を与えないことを前提として説明するために、二つの駆
動素子８２ａ、８２ｂのみ開示する。
実施例のチャージポンプ回路８０を開示する。図６に、
図５におけるチャージポンプ回路８０のタイムシーケン
スを開示する。チャージポンプ回路８０は、より高いマ
イナス電圧を提供することに用いられ、入力回路８１
と、複数の駆動素子８２ａ、８２ｂと、および出力回路
８３とを含んでなる。駆動素子８２ａ、８２ｂはカスケ
ードの方式で互いに接続され、かつ駆動素子８２ａ、８
２ｂは同様の回路である。即ち、駆動素子８２ａ、８２
ｂは同様のデバイスを含むだけでなく、そのデバイスも
同様な形式で接続される。以下、関連技術の開示に影響
を与えないことを前提として説明するために、二つの駆
動素子８２ａ、８２ｂのみ開示する。
【００４１】駆動素子８２ａは、複数のキャパシター９
０、９２と、複数のトランジスター９４、９６、９８と
を含んでなる。駆動素子８２ｂは、複数のキャパシター
９１、９３と、複数のトランジスター９５、９７、９９
とを含んでなる。駆動素子８２ａにあるトランジスター
９４、９６、９８はＰ型金属酸化膜半導体（ＰＭＯＳ）
トランジスターであり、トランジスター９４のボディが
エンドポイントＹに、ゲートがエンドポイントＺに、ド
レインがエンドポイントＷに、そしてソースがエンドポ
イントＸに接続される。トランジスター９６のボディが
エンドポイントＹに、ゲートがエンドポイントＸに、ド
レインがエンドポイントＷに、そしてソースがエンドポ
イントＺに接続される。トランジスター９８のボディが
エンドポイントＹに、ゲートがエンドポイントＸに、ソ
ースがエンドポイントＹに、そしてドレインがエンドポ
イントＺに接続される。
０、９２と、複数のトランジスター９４、９６、９８と
を含んでなる。駆動素子８２ｂは、複数のキャパシター
９１、９３と、複数のトランジスター９５、９７、９９
とを含んでなる。駆動素子８２ａにあるトランジスター
９４、９６、９８はＰ型金属酸化膜半導体（ＰＭＯＳ）
トランジスターであり、トランジスター９４のボディが
エンドポイントＹに、ゲートがエンドポイントＺに、ド
レインがエンドポイントＷに、そしてソースがエンドポ
イントＸに接続される。トランジスター９６のボディが
エンドポイントＹに、ゲートがエンドポイントＸに、ド
レインがエンドポイントＷに、そしてソースがエンドポ
イントＺに接続される。トランジスター９８のボディが
エンドポイントＹに、ゲートがエンドポイントＸに、ソ
ースがエンドポイントＹに、そしてドレインがエンドポ
イントＺに接続される。
【００４２】更に、クロックジェネレーター８４は第一
クロック８５と、第二クロック８６と、第三クロック８
７と、および第四クロック８８とを発生し、それぞれ駆
動素子８２ａ、８２ｂに入力させる。図６に開示するよ
うに、第一クロック８５と、第二クロック８６と、第三
クロック８７と、および第四クロック８８は同一の時刻
点で一つだけ電圧レベルの変化が発生する。例えば、こ
の実施例において、クロックジェネレーター８４の発生
するクロック信号の振幅は操作電圧Ｖｄｄと同じ大きさ
を持つ。時刻ｔ０において、第一クロック８５だけ電圧
レベル大きさＶｄｄの変化が発生する。時刻ｔ１におい
て、第三クロック８７だけ電圧レベル大きさＶｄｄの変
化が発生する。よって、クロックジェネレーター８４は
同一の時刻点で複数のクロック信号に電圧レベルの変化
を発生させない。
クロック８５と、第二クロック８６と、第三クロック８
７と、および第四クロック８８とを発生し、それぞれ駆
動素子８２ａ、８２ｂに入力させる。図６に開示するよ
うに、第一クロック８５と、第二クロック８６と、第三
クロック８７と、および第四クロック８８は同一の時刻
点で一つだけ電圧レベルの変化が発生する。例えば、こ
の実施例において、クロックジェネレーター８４の発生
するクロック信号の振幅は操作電圧Ｖｄｄと同じ大きさ
を持つ。時刻ｔ０において、第一クロック８５だけ電圧
レベル大きさＶｄｄの変化が発生する。時刻ｔ１におい
て、第三クロック８７だけ電圧レベル大きさＶｄｄの変
化が発生する。よって、クロックジェネレーター８４は
同一の時刻点で複数のクロック信号に電圧レベルの変化
を発生させない。
【００４３】ここで注意すべき点は、チャージポンプ回
路８０が動作し始める前に、チャージポンプ回路８０の
トランジスターが自身の構造によるＰ型ドーピング領域
とＮ型ドーピング領域との間の順バイアスによって導通
することを防ぐために、各々のトランジスターのボディ
に操作電圧Ｖｄｄを入力して上述の現象を避ける点であ
る。更に、この実施例において、駆動素子８２ａ、８２
ｂのトランジスター９４、９５、９６、９７、９８、９
９は三重ウェル（triple well）の形式で構成する。チ
ャージポンプ回路８０に関する作動を以下に詳述する。
路８０が動作し始める前に、チャージポンプ回路８０の
トランジスターが自身の構造によるＰ型ドーピング領域
とＮ型ドーピング領域との間の順バイアスによって導通
することを防ぐために、各々のトランジスターのボディ
に操作電圧Ｖｄｄを入力して上述の現象を避ける点であ
る。更に、この実施例において、駆動素子８２ａ、８２
ｂのトランジスター９４、９５、９６、９７、９８、９
９は三重ウェル（triple well）の形式で構成する。チ
ャージポンプ回路８０に関する作動を以下に詳述する。
【００４４】仮に入力回路８１によって駆動素子８２ａ
のエンドポイントＷに発生する電圧レベルがＶ０であ
り、かつクロックジェネレーター８４が出力した高電圧
レベルと低電圧レベルとの間の電圧差は操作電圧Ｖｄｄ
と同じ大きさを持つ。時刻ｔ０において、第一クロック
８５は高電圧レベルから降下し、よってエンドポイント
Ｗの電圧レベルが操作電圧Ｖｄｄの大きさで降下して
（Ｖ０−Ｖｄｄ）となる。この時に第三クロック８７は
低電圧レベルであって、第四クロック８８は高電圧レベ
ルである。よって、トランジスター９６がターンオフし
て、トランジスター９４がターンオンする。トランジス
ター９４のターンオンに従って、エンドポイントＸの電
圧レベルを降下させキャパシター９０により多いマイナ
ス電荷を貯蔵させる。かつトランジスター９４のボディ
がエンドポイントＹに接続するため、トランジスター９
４がボディエフェクトにほとんど影響されることはな
い。
のエンドポイントＷに発生する電圧レベルがＶ０であ
り、かつクロックジェネレーター８４が出力した高電圧
レベルと低電圧レベルとの間の電圧差は操作電圧Ｖｄｄ
と同じ大きさを持つ。時刻ｔ０において、第一クロック
８５は高電圧レベルから降下し、よってエンドポイント
Ｗの電圧レベルが操作電圧Ｖｄｄの大きさで降下して
（Ｖ０−Ｖｄｄ）となる。この時に第三クロック８７は
低電圧レベルであって、第四クロック８８は高電圧レベ
ルである。よって、トランジスター９６がターンオフし
て、トランジスター９４がターンオンする。トランジス
ター９４のターンオンに従って、エンドポイントＸの電
圧レベルを降下させキャパシター９０により多いマイナ
ス電荷を貯蔵させる。かつトランジスター９４のボディ
がエンドポイントＹに接続するため、トランジスター９
４がボディエフェクトにほとんど影響されることはな
い。
【００４５】時刻ｔ１において、第三クロック８７が低
電圧レベルから高電圧レベルに上昇し、よってトランジ
スター９４がターンオフしてかつエンドポイントＺの電
圧レベルがＶｄｄを増加する。そして時刻ｔ２におい
て、第四クロック８８が高電圧レベルから低電圧レベル
に降下する。キャパシター９０がより多いマイナス電荷
を貯蔵するため、エンドポイントＸの電圧レベルがＶｄ
ｄを降下した後、その電圧レベルの降下によってトラン
ジスター９８がターンオンとなる。トランジスター９８
がターンオンとなると、エンドポイントＹの電圧レベル
はエンドポイントＺの電圧レベルに従って変動する。例
えば、エンドポイントＺの電圧レベルが上昇すると、エ
ンドポイントＹの電圧レベルもトランジスター９８のタ
ーンオンによってエンドポイントＺの電圧レベルに従っ
て更に上昇する。このため、トランジスター９６にとっ
て、トランジスター９８のターンオンがトランジスター
９６のボディとソースを同じ電圧レベルに近づき、更に
ボディエフェクトによるトランジスター９６の閾値電圧
に対する影響を減らすことができる。
電圧レベルから高電圧レベルに上昇し、よってトランジ
スター９４がターンオフしてかつエンドポイントＺの電
圧レベルがＶｄｄを増加する。そして時刻ｔ２におい
て、第四クロック８８が高電圧レベルから低電圧レベル
に降下する。キャパシター９０がより多いマイナス電荷
を貯蔵するため、エンドポイントＸの電圧レベルがＶｄ
ｄを降下した後、その電圧レベルの降下によってトラン
ジスター９８がターンオンとなる。トランジスター９８
がターンオンとなると、エンドポイントＹの電圧レベル
はエンドポイントＺの電圧レベルに従って変動する。例
えば、エンドポイントＺの電圧レベルが上昇すると、エ
ンドポイントＹの電圧レベルもトランジスター９８のタ
ーンオンによってエンドポイントＺの電圧レベルに従っ
て更に上昇する。このため、トランジスター９６にとっ
て、トランジスター９８のターンオンがトランジスター
９６のボディとソースを同じ電圧レベルに近づき、更に
ボディエフェクトによるトランジスター９６の閾値電圧
に対する影響を減らすことができる。
【００４６】よって、時刻ｔ２から時刻ｔ３までの時間
に、トランジスター９６がターンオンするのみならず、
トランジスター９６のゲートとソースとの間の電圧差が
増加してより大きい電流を伝送できる。よって、プラス
電荷はトランジスター９６を介してエンドポイントＺか
らエンドポイントへ移動し、そしてキャパシター９２は
より多いマイナス電荷を貯蔵する。更に、エンドポイン
トＸの電圧レベルは時刻ｔ２から時刻ｔ３までの時間に
おいて、少なくともＶｔの電圧差でエンドポイントＷ、
Ｚの電圧レベルより低いため、エンドポイントＷの電圧
レベルに閾値電圧Ｖｔの影響が消去され、エンドポイン
トＷの電圧レベルが（Ｖ０−Ｖｄｄ）に近づく。そして
時刻ｔ３において、第四クロック８８は低電圧レベルか
ら高電圧レベルに上昇し、よってエンドポイントＸの電
圧レベルがＶｄｄを増加してトランジスター９６をター
ンオフさせる。
に、トランジスター９６がターンオンするのみならず、
トランジスター９６のゲートとソースとの間の電圧差が
増加してより大きい電流を伝送できる。よって、プラス
電荷はトランジスター９６を介してエンドポイントＺか
らエンドポイントへ移動し、そしてキャパシター９２は
より多いマイナス電荷を貯蔵する。更に、エンドポイン
トＸの電圧レベルは時刻ｔ２から時刻ｔ３までの時間に
おいて、少なくともＶｔの電圧差でエンドポイントＷ、
Ｚの電圧レベルより低いため、エンドポイントＷの電圧
レベルに閾値電圧Ｖｔの影響が消去され、エンドポイン
トＷの電圧レベルが（Ｖ０−Ｖｄｄ）に近づく。そして
時刻ｔ３において、第四クロック８８は低電圧レベルか
ら高電圧レベルに上昇し、よってエンドポイントＸの電
圧レベルがＶｄｄを増加してトランジスター９６をター
ンオフさせる。
【００４７】上述のとおり、駆動素子８２ａ、８２ｂは
カスケードの形式で互いに接続され、駆動素子８２ａは
第一段（first stage）回路であって、駆動素子８２ｂ
は第二段（second stage）回路である。駆動素子８２ｂ
は駆動素子８２ａのエンドポイントＺで出力する信号に
対して次段階の処理を行って用いられる。時刻ｔ４にお
いて、第三クロック８７は高電圧レベルから低電圧レベ
ルに降下し、エンドポイントＺの電圧レベルが（Ｖ０−
２Ｖｄｄ）に近づく。この時、第一クロック８５は低電
圧レベルであって第二クロック８６は高電圧レベルであ
り、よってトランジスター９７がターンオフしてトラン
ジスター９５がターンオンする。トランジスター９５が
ターンオンするため、エンドポイントＳの電圧レベルが
降下してキャパシター９１により多いマイナス電荷を貯
蔵させる。そしてトランジスター９５のボディはエンド
ポイントＴに接続するので、トランジスター９５に対す
るボディエフェクトの影響が低い。時刻ｔ５において、
第一クロック８５は低電圧レベルから高電圧レベルに上
昇するため、トランジスター９５がターンオフしてエン
ドポイントＲの電圧レベルはＶｄｄを増加する。時刻ｔ
６において、第二クロック８６は高電圧レベルから低電
圧レベルに降下し、キャパシター９１がより多い電荷を
貯蔵するため、エンドポイントＳの電圧レベルがＶｄｄ
を降下することによってトランジスター９９がターンオ
ンする。トランジスター９９がターンオンすると、エン
ドポイントＴの電圧レベルがエンドポイントＲの電圧レ
ベルに従って変動する。このため、トランジスター９７
において、トランジスター９９のターンオンにより、ト
ランジスター９７のボディとソースとを同じ電圧レベル
に近づけると、更にトランジスター９７の閾値電圧Ｖｔ
に対するボディエフェクトの影響が減少する。よって、
トランジスター９７がターンオンするのみならず、トラ
ンジスター９７のゲートとソースとの間の電圧差の増加
に基づいてトランジスター９７がより大きい電流を伝送
でき、かつキャパシター９２に貯蔵するマイナス電荷が
トランジスター９７を介して、エンドポイントＺからエ
ンドポイントＲに移り、キャパシター９３がより多いマ
イナス電荷を貯蔵する。上述のとおり、エンドポイント
Ｚの電圧レベルは（Ｖ０−２Ｖｄｄ）に近づく。時刻ｔ
７において、第二クロック８６は低電圧レベルから高電
圧レベルに上昇し、よってエンドポイントＳの電圧レベ
ルはＶｄｄを増加してトランジスター９７にターンオフ
させる。
カスケードの形式で互いに接続され、駆動素子８２ａは
第一段（first stage）回路であって、駆動素子８２ｂ
は第二段（second stage）回路である。駆動素子８２ｂ
は駆動素子８２ａのエンドポイントＺで出力する信号に
対して次段階の処理を行って用いられる。時刻ｔ４にお
いて、第三クロック８７は高電圧レベルから低電圧レベ
ルに降下し、エンドポイントＺの電圧レベルが（Ｖ０−
２Ｖｄｄ）に近づく。この時、第一クロック８５は低電
圧レベルであって第二クロック８６は高電圧レベルであ
り、よってトランジスター９７がターンオフしてトラン
ジスター９５がターンオンする。トランジスター９５が
ターンオンするため、エンドポイントＳの電圧レベルが
降下してキャパシター９１により多いマイナス電荷を貯
蔵させる。そしてトランジスター９５のボディはエンド
ポイントＴに接続するので、トランジスター９５に対す
るボディエフェクトの影響が低い。時刻ｔ５において、
第一クロック８５は低電圧レベルから高電圧レベルに上
昇するため、トランジスター９５がターンオフしてエン
ドポイントＲの電圧レベルはＶｄｄを増加する。時刻ｔ
６において、第二クロック８６は高電圧レベルから低電
圧レベルに降下し、キャパシター９１がより多い電荷を
貯蔵するため、エンドポイントＳの電圧レベルがＶｄｄ
を降下することによってトランジスター９９がターンオ
ンする。トランジスター９９がターンオンすると、エン
ドポイントＴの電圧レベルがエンドポイントＲの電圧レ
ベルに従って変動する。このため、トランジスター９７
において、トランジスター９９のターンオンにより、ト
ランジスター９７のボディとソースとを同じ電圧レベル
に近づけると、更にトランジスター９７の閾値電圧Ｖｔ
に対するボディエフェクトの影響が減少する。よって、
トランジスター９７がターンオンするのみならず、トラ
ンジスター９７のゲートとソースとの間の電圧差の増加
に基づいてトランジスター９７がより大きい電流を伝送
でき、かつキャパシター９２に貯蔵するマイナス電荷が
トランジスター９７を介して、エンドポイントＺからエ
ンドポイントＲに移り、キャパシター９３がより多いマ
イナス電荷を貯蔵する。上述のとおり、エンドポイント
Ｚの電圧レベルは（Ｖ０−２Ｖｄｄ）に近づく。時刻ｔ
７において、第二クロック８６は低電圧レベルから高電
圧レベルに上昇し、よってエンドポイントＳの電圧レベ
ルはＶｄｄを増加してトランジスター９７にターンオフ
させる。
【００４８】ここで、時刻ｔ４から時刻ｔ７までの時間
に、駆動素子８２ａ中のトランジスター９６は、常にタ
ーンオフ状態であり、よって駆動素子８２ｂが動作する
時、エンドポイントＺの電圧レベルは駆動素子８２ａの
影響を受けなくなる点である。上述のとおり、時刻ｔ０
から時刻ｔ７までの時間を経って、駆動素子８２ｂのエ
ンドポイントＲの電圧レベルを（Ｖ０−２Ｖｄｄ）に変
更し、最後に出力回路８３を介して出力する。
に、駆動素子８２ａ中のトランジスター９６は、常にタ
ーンオフ状態であり、よって駆動素子８２ｂが動作する
時、エンドポイントＺの電圧レベルは駆動素子８２ａの
影響を受けなくなる点である。上述のとおり、時刻ｔ０
から時刻ｔ７までの時間を経って、駆動素子８２ｂのエ
ンドポイントＲの電圧レベルを（Ｖ０−２Ｖｄｄ）に変
更し、最後に出力回路８３を介して出力する。
【００４９】上述のとおり、もしチャージポンプ回路８
０はより数多くの駆動素子８２ａ、８２ｂを具えれば、
より低いマイナス電圧を出力することができる。この実
施例において、トランジスター９８、９９のターンオン
によってエンドポイントＹ、Ｔの電圧レベルがエンドポ
イントＺ、Ｒの電圧レベルに従って変更するため、チャ
ージポンプ回路８０の作動過程中に、実際の出力電圧に
対するボディエフェクトの影響を大幅に避けることがで
きる。従って、電圧上昇の効率を高めることができる。
更に、駆動素子８２ａ、８２ｂは次第に作動し、即ち駆
動素子８２ｂが作動する時、駆動素子８２ａのトランジ
スター９６はターンオフとなって駆動素子８２ｂに影響
を与えない。よって一つの駆動素子が作動する時、その
隣の駆動素子は作動しないため作動する駆動素子に影響
を与えない。
０はより数多くの駆動素子８２ａ、８２ｂを具えれば、
より低いマイナス電圧を出力することができる。この実
施例において、トランジスター９８、９９のターンオン
によってエンドポイントＹ、Ｔの電圧レベルがエンドポ
イントＺ、Ｒの電圧レベルに従って変更するため、チャ
ージポンプ回路８０の作動過程中に、実際の出力電圧に
対するボディエフェクトの影響を大幅に避けることがで
きる。従って、電圧上昇の効率を高めることができる。
更に、駆動素子８２ａ、８２ｂは次第に作動し、即ち駆
動素子８２ｂが作動する時、駆動素子８２ａのトランジ
スター９６はターンオフとなって駆動素子８２ｂに影響
を与えない。よって一つの駆動素子が作動する時、その
隣の駆動素子は作動しないため作動する駆動素子に影響
を与えない。
【００５０】（第２の実施例）図７に本発明による第２
実施例のチャージポンプ回路１００を開示する。図８
に、図７におけるチャージポンプ回路１００のタイムシ
ーケンスを開示する。図７によれば、チャージポンプ回
路１００はより高いプラス電圧を提供するに用いられ、
入力回路１０１と、複数の駆動素子１０２と、出力回路
１０３とを含んでなる。チャージポンプ回路１００はチ
ャージポンプ回路８０に使用されるトランジスターをＮ
型金属酸化膜半導体（ＮＭＯＳ）トランジスターに取替
え、そして駆動素子１０２は複数のキャパシター１０
４、１０６と、複数のトランジスター１０８、１１０、
１１２とを具える。
実施例のチャージポンプ回路１００を開示する。図８
に、図７におけるチャージポンプ回路１００のタイムシ
ーケンスを開示する。図７によれば、チャージポンプ回
路１００はより高いプラス電圧を提供するに用いられ、
入力回路１０１と、複数の駆動素子１０２と、出力回路
１０３とを含んでなる。チャージポンプ回路１００はチ
ャージポンプ回路８０に使用されるトランジスターをＮ
型金属酸化膜半導体（ＮＭＯＳ）トランジスターに取替
え、そして駆動素子１０２は複数のキャパシター１０
４、１０６と、複数のトランジスター１０８、１１０、
１１２とを具える。
【００５１】ここで、上述の現象を避けるために、チャ
ージポンプ回路１００は作動し始める前に、チャージポ
ンプ回路１００のトランジスター自身の構造によるＰ型
ドーピング領域とＮ型ドーピング領域との間の順バイア
スによって導通することを防ぐために、各々のトランジ
スターのボディに接地電圧を入力する。更に、クロック
ジェネレーター１１４は第一クロック１１５と、第二ク
ロック１１６と、第三クロック１１７と、および第四ク
ロック１１８とを発生して、それぞれ駆動素子１０２に
入力する。チャージポンプ回路１００に関する動作を以
下に詳述する。
ージポンプ回路１００は作動し始める前に、チャージポ
ンプ回路１００のトランジスター自身の構造によるＰ型
ドーピング領域とＮ型ドーピング領域との間の順バイア
スによって導通することを防ぐために、各々のトランジ
スターのボディに接地電圧を入力する。更に、クロック
ジェネレーター１１４は第一クロック１１５と、第二ク
ロック１１６と、第三クロック１１７と、および第四ク
ロック１１８とを発生して、それぞれ駆動素子１０２に
入力する。チャージポンプ回路１００に関する動作を以
下に詳述する。
【００５２】仮に入力回路１０１によって駆動素子１０
２のエンドポイントＷに発生する電圧レベルがＶ０であ
り、かつクロックジェネレーター１１４が出力した高電
圧レベルと低電圧レベルとの間の電圧差は操作電圧Ｖｄ
ｄと同じ大きさを持つ。時刻ｔ０において、第一クロッ
ク１１５は低電圧レベルから高電圧レベルに上昇し、よ
ってエンドポイントＷの電圧レベルが操作電圧Ｖｄｄの
大きさを増加して（Ｖ０＋Ｖｄｄ）となる。この時に第
三クロック１１７は高電圧レベルであって、第四クロッ
ク１１８は低電圧レベルである。よって、トランジスタ
ー１１０がターンオフして、トランジスター１０８がタ
ーンオンする。トランジスター１０８のターンオンに従
って、エンドポイントＸの電圧レベルを上昇させキャパ
シター１０４により多いプラス電荷を貯蔵させる。かつ
エンドポイントＸの電圧レベルの上昇によってトランジ
スター１１２がターンオンするため、エンドポイントＹ
の電圧レベルがエンドポイントＺの電圧レベルに従って
変動する。よって、トランジスター１１０において、ト
ランジスター１１２のターンオンについでトランジスタ
ー１１０のボディとソースを同じ電圧レベルに近づき、
トランジスター１１０の閾値電圧に対するボディエフェ
クトの影響を更に減少させることができる。
２のエンドポイントＷに発生する電圧レベルがＶ０であ
り、かつクロックジェネレーター１１４が出力した高電
圧レベルと低電圧レベルとの間の電圧差は操作電圧Ｖｄ
ｄと同じ大きさを持つ。時刻ｔ０において、第一クロッ
ク１１５は低電圧レベルから高電圧レベルに上昇し、よ
ってエンドポイントＷの電圧レベルが操作電圧Ｖｄｄの
大きさを増加して（Ｖ０＋Ｖｄｄ）となる。この時に第
三クロック１１７は高電圧レベルであって、第四クロッ
ク１１８は低電圧レベルである。よって、トランジスタ
ー１１０がターンオフして、トランジスター１０８がタ
ーンオンする。トランジスター１０８のターンオンに従
って、エンドポイントＸの電圧レベルを上昇させキャパ
シター１０４により多いプラス電荷を貯蔵させる。かつ
エンドポイントＸの電圧レベルの上昇によってトランジ
スター１１２がターンオンするため、エンドポイントＹ
の電圧レベルがエンドポイントＺの電圧レベルに従って
変動する。よって、トランジスター１１０において、ト
ランジスター１１２のターンオンについでトランジスタ
ー１１０のボディとソースを同じ電圧レベルに近づき、
トランジスター１１０の閾値電圧に対するボディエフェ
クトの影響を更に減少させることができる。
【００５３】時刻ｔ１において、第三クロック１１７が
高電圧レベルから低電圧レベルに降下し、よってトラン
ジスター１０８がターンオフし、かつエンドポイントＺ
の電圧レベルがＶｄｄに降下する。そして時刻ｔ２にお
いて、第四クロック１１８が低電圧レベルから高電圧レ
ベルに上昇する。キャパシター１０４がより多いプラス
電荷を貯蔵するため、エンドポイントＸの電圧レベルが
Ｖｄｄに上昇した後、トランジスター１１０がターンオ
ンするだけでなく、トランジスター１１０のゲートとソ
ースとの間の電圧差をキャパシター１０４の影響で増加
して、トランジスター１１０がより大きい電流を伝送で
きる。よって、プラス電荷がトランジスター１１０を介
してエンドポイントＷからエンドポイントＺに移り、キ
ャパシター１０６により多いプラス電荷を貯蔵させる。
更に、トランジスター１１２がターンオンしてトランジ
スター１１０のボディエフェクトによる影響が減少する
ため、エンドポイントＺの電圧レベルが容易に（Ｖ０＋
２Ｖｄｄ）に近づく。時刻ｔ３において、第四クロック
１１８は高電圧レベルから低電圧レベルに降下するた
め、エンドポイントＸの電圧レベルがＶｄｄに降下して
トランジスター１１０にターンオフさせる。そして次段
階の駆動素子１０２によってエンドポイントＺでの出力
信号を処理する。時刻ｔ４において、第三クロック１１
７は低電圧レベルから高電圧レベルに上昇するため、エ
ンドポイントＺの電圧レベルがＶｄｄに増加して（Ｖ０
＋２Ｖｄｄ）となる。最後に、上述のチャージポンプ回
路８０の作動過程のように、時刻ｔ０から時刻ｔ７まで
の時間を経って、チャージポンプ回路１００では、エン
ドポイントＲの電圧レベルが（Ｖ０＋２Ｖｄｄ）に近づ
き、かつ出力回路１０３を介して出力される。
高電圧レベルから低電圧レベルに降下し、よってトラン
ジスター１０８がターンオフし、かつエンドポイントＺ
の電圧レベルがＶｄｄに降下する。そして時刻ｔ２にお
いて、第四クロック１１８が低電圧レベルから高電圧レ
ベルに上昇する。キャパシター１０４がより多いプラス
電荷を貯蔵するため、エンドポイントＸの電圧レベルが
Ｖｄｄに上昇した後、トランジスター１１０がターンオ
ンするだけでなく、トランジスター１１０のゲートとソ
ースとの間の電圧差をキャパシター１０４の影響で増加
して、トランジスター１１０がより大きい電流を伝送で
きる。よって、プラス電荷がトランジスター１１０を介
してエンドポイントＷからエンドポイントＺに移り、キ
ャパシター１０６により多いプラス電荷を貯蔵させる。
更に、トランジスター１１２がターンオンしてトランジ
スター１１０のボディエフェクトによる影響が減少する
ため、エンドポイントＺの電圧レベルが容易に（Ｖ０＋
２Ｖｄｄ）に近づく。時刻ｔ３において、第四クロック
１１８は高電圧レベルから低電圧レベルに降下するた
め、エンドポイントＸの電圧レベルがＶｄｄに降下して
トランジスター１１０にターンオフさせる。そして次段
階の駆動素子１０２によってエンドポイントＺでの出力
信号を処理する。時刻ｔ４において、第三クロック１１
７は低電圧レベルから高電圧レベルに上昇するため、エ
ンドポイントＺの電圧レベルがＶｄｄに増加して（Ｖ０
＋２Ｖｄｄ）となる。最後に、上述のチャージポンプ回
路８０の作動過程のように、時刻ｔ０から時刻ｔ７まで
の時間を経って、チャージポンプ回路１００では、エン
ドポイントＲの電圧レベルが（Ｖ０＋２Ｖｄｄ）に近づ
き、かつ出力回路１０３を介して出力される。
【００５４】上述のとおり、例えばチャージポンプ回路
１００はより数多くの駆動素子１０２を具えれば、より
高いプラス電圧を出力することができる。この実施例に
おいて、トランジスター１１２のターンオンによってエ
ンドポイントＹの電圧レベルがエンドポイントＺの電圧
レベルに従って変更するため、チャージポンプ回路１０
０の作動過程中に、実際の出力電圧に対するボディエフ
ェクトの影響を大幅に避けることができる。従って、電
圧上昇の効率を高めることができる。かつ一つの駆動素
子が作動する時、その隣の駆動素子は作動しないため作
動する駆動素子に影響を与えない。
１００はより数多くの駆動素子１０２を具えれば、より
高いプラス電圧を出力することができる。この実施例に
おいて、トランジスター１１２のターンオンによってエ
ンドポイントＹの電圧レベルがエンドポイントＺの電圧
レベルに従って変更するため、チャージポンプ回路１０
０の作動過程中に、実際の出力電圧に対するボディエフ
ェクトの影響を大幅に避けることができる。従って、電
圧上昇の効率を高めることができる。かつ一つの駆動素
子が作動する時、その隣の駆動素子は作動しないため作
動する駆動素子に影響を与えない。
【００５５】（第３の実施例）図９に本発明による第３
実施例のチャージポンプ回路１３０を開示する。図９に
よれば、チャージポンプ回路１３０はチャージポンプ回
路８０中の駆動素子８２のトランジスター９８の接続方
式を変更し、より高いマイナス電圧を提供するために用
いられる。図５に開示するように、チャージポンプ回路
８０において、トランジスター９８のゲートがエンドポ
イントＸに接続され、もしそのゲートがエンドポイント
Ｗに接続された場合、チャージポンプ回路１３０とな
る。図９に開示するように、チャージポンプ回路１３０
の作動方式はチャージポンプ回路８０の作動方式と同じ
であり、図６に開示するタイムシーケンスで駆動され
る。同様に、チャージポンプ回路１３０も出力電圧に対
するボディエフェクトの影響を減らすことができる。
実施例のチャージポンプ回路１３０を開示する。図９に
よれば、チャージポンプ回路１３０はチャージポンプ回
路８０中の駆動素子８２のトランジスター９８の接続方
式を変更し、より高いマイナス電圧を提供するために用
いられる。図５に開示するように、チャージポンプ回路
８０において、トランジスター９８のゲートがエンドポ
イントＸに接続され、もしそのゲートがエンドポイント
Ｗに接続された場合、チャージポンプ回路１３０とな
る。図９に開示するように、チャージポンプ回路１３０
の作動方式はチャージポンプ回路８０の作動方式と同じ
であり、図６に開示するタイムシーケンスで駆動され
る。同様に、チャージポンプ回路１３０も出力電圧に対
するボディエフェクトの影響を減らすことができる。
【００５６】（第４の実施例）図１０に本発明による第
４実施例のチャージポンプ回路１４０を開示する。図
７、図８、及び図１０によれば、チャージポンプ回路１
４０はチャージポンプ回路１００中の駆動素子１０２の
トランジスター１１２の接続方式を変更し、より高いプ
ラス電圧を提供するために用いられる。図７に開示する
ように、チャージポンプ回路１００において、トランジ
スター１１２のゲートがエンドポイントＸに接続され、
例えば、そのゲートがエンドポイントＷに接続された場
合、チャージポンプ回路１４０となる。図１０に開示す
るように、チャージポンプ回路１４０の作動方式はチャ
ージポンプ回路１００の作動方式と同じであり、図８に
開示するタイムシーケンスで駆動される。同様に、チャ
ージポンプ回路１４０も出力電圧に対するボディエフェ
クトの影響を減らすことができる。
４実施例のチャージポンプ回路１４０を開示する。図
７、図８、及び図１０によれば、チャージポンプ回路１
４０はチャージポンプ回路１００中の駆動素子１０２の
トランジスター１１２の接続方式を変更し、より高いプ
ラス電圧を提供するために用いられる。図７に開示する
ように、チャージポンプ回路１００において、トランジ
スター１１２のゲートがエンドポイントＸに接続され、
例えば、そのゲートがエンドポイントＷに接続された場
合、チャージポンプ回路１４０となる。図１０に開示す
るように、チャージポンプ回路１４０の作動方式はチャ
ージポンプ回路１００の作動方式と同じであり、図８に
開示するタイムシーケンスで駆動される。同様に、チャ
ージポンプ回路１４０も出力電圧に対するボディエフェ
クトの影響を減らすことができる。
【００５７】尚、上記チャージポンプ回路は、上記の構
成に限定されることなく、当業者のなし得る修正、もし
くは変更されたチャージポンプ回路に対しても適応可能
であり、また、本発明に対して同等の効果を有するもの
は、いずれもこの発明の特許請求の範囲の範囲に属する
ものとする。
成に限定されることなく、当業者のなし得る修正、もし
くは変更されたチャージポンプ回路に対しても適応可能
であり、また、本発明に対して同等の効果を有するもの
は、いずれもこの発明の特許請求の範囲の範囲に属する
ものとする。
【００５８】
【発明の効果】本発明によるチャージポンプ回路の駆動
素子には、各々のトランジスターのボディが互いに接続
して、該ボディの電圧レベルは電圧上昇の過程において
それぞれの駆動素子の出力電圧に従って変動する。プラ
ス電圧のチャージポンプ回路にとって、この発明による
チャージポンプ回路は出力電圧を毎段階の駆動素子に従
って上昇すると同時に、駆動素子中のトランジスターの
ボディの電圧も出力電圧に従って上昇する。よって、ト
ランジスターのボディとソースとの間の電圧差を減らし
てボディエフェクトを避け、最後に出力電圧がボディエ
フェクトの影響を受けて大幅に減ることはない。同様
に、マイナス電圧のチャージポンプ回路にとって、この
発明によるチャージポンプ回路は出力電圧を毎段階の駆
動素子に従って降下する同時に、駆動素子中のトランジ
スターのボディの電圧も出力電圧に従って降下する。よ
って、トランジスターのボディとソースとの間の電圧差
を減らして出力電圧に対するボディエフェクトの影響を
減らすことができる。このため、この発明によるチャー
ジポンプ回路はトランジスターに対するボディエフェク
トの影響を減らすことができ、出力電圧がボディエフェ
クトの影響を受けて減ることをしないで、更に電圧上昇
の効率を高める効果を有する。
素子には、各々のトランジスターのボディが互いに接続
して、該ボディの電圧レベルは電圧上昇の過程において
それぞれの駆動素子の出力電圧に従って変動する。プラ
ス電圧のチャージポンプ回路にとって、この発明による
チャージポンプ回路は出力電圧を毎段階の駆動素子に従
って上昇すると同時に、駆動素子中のトランジスターの
ボディの電圧も出力電圧に従って上昇する。よって、ト
ランジスターのボディとソースとの間の電圧差を減らし
てボディエフェクトを避け、最後に出力電圧がボディエ
フェクトの影響を受けて大幅に減ることはない。同様
に、マイナス電圧のチャージポンプ回路にとって、この
発明によるチャージポンプ回路は出力電圧を毎段階の駆
動素子に従って降下する同時に、駆動素子中のトランジ
スターのボディの電圧も出力電圧に従って降下する。よ
って、トランジスターのボディとソースとの間の電圧差
を減らして出力電圧に対するボディエフェクトの影響を
減らすことができる。このため、この発明によるチャー
ジポンプ回路はトランジスターに対するボディエフェク
トの影響を減らすことができ、出力電圧がボディエフェ
クトの影響を受けて減ることをしないで、更に電圧上昇
の効率を高める効果を有する。
【図１】従来のイーピーロムの構造を表わす説明図であ
る。
る。
【図２】図１に開示するイーピーロムの駆動回路を表わ
す説明図である。
す説明図である。
【図３】図２に開示するプラスチャージポンプ回路を表
わす説明図である。
わす説明図である。
【図４】図２に開示するクロックジェネレーターのタイ
ムシーケンスを表わす説明図である。
ムシーケンスを表わす説明図である。
【図５】本発明による第１実施例のチャージポンプ回路
を表わす説明図である。
を表わす説明図である。
【図６】図５に開示するチャージポンプ回路のタイムシ
ーケンスを表わす説明図である。
ーケンスを表わす説明図である。
【図７】本発明による第２実施例のチャージポンプ回路
を表わす説明図である。
を表わす説明図である。
【図８】図７に開示するチャージポンプ回路のタイムシ
ーケンスを表わす説明図である。
ーケンスを表わす説明図である。
【図９】本発明による第３実施例のチャージポンプ回路
を表わす説明図である。
を表わす説明図である。
【図１０】本発明による第４実施例のチャージポンプ回
路を表わす説明図である。
路を表わす説明図である。
１０ イーピーロム
１２ 基板
１４ ソース
１６ ドレイン
１８ フローティングゲート
２０ コントロールゲート
２２ チャネル
２４ 酸化層
３０ 駆動回路
３２ メモリアレイ
３４、３８、１１４ クロックジェネレーター
３６ プラスチャージポンプ回路
３８ マイナスチャージポンプ回路
４０ アドレスデコーダー
４２ メモリセル
４３ 電源供給手段
４４、４６、４８、５０、５２、９４、９５、９６、９
７、９８、９９、１０８、１１０、１１２
トランジスター ５４、５６、５８、６０、６２、９０、９１、９２、９
３、１０４、１０６キャパシター ６４、８５、１１５ 第一クロック ６６、８６、１１６ 第二クロック ８０、１００、１３０、１４０ チャージポンプ回
路 ８１、１０１ 入力回路 ８２ａ、８２ｂ、１０２ 駆動素子 ８３、１０３ 出力回路 ８７、１１７ 第三クロック ８８、１１８ 第四クロック ４２ Ｎ型金属酸化膜半導体トラン
ジスター
７、９８、９９、１０８、１１０、１１２
トランジスター ５４、５６、５８、６０、６２、９０、９１、９２、９
３、１０４、１０６キャパシター ６４、８５、１１５ 第一クロック ６６、８６、１１６ 第二クロック ８０、１００、１３０、１４０ チャージポンプ回
路 ８１、１０１ 入力回路 ８２ａ、８２ｂ、１０２ 駆動素子 ８３、１０３ 出力回路 ８７、１１７ 第三クロック ８８、１１８ 第四クロック ４２ Ｎ型金属酸化膜半導体トラン
ジスター
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 何 建 宏
台湾新竹市東區關東路187巷59號
Ｆターム(参考） 5B025 AA01 AD09 AD10 AE00
5F038 BG02 BG03 BG05 BG06 BG08
CD16 DF01 DF05 EZ12 EZ20
5H730 AA14 AS01 BB01 BB86 BB88
DD04 DD32
5J055 AX43 BX16 CX12 CX27 DX13
DX14 DX22 DX48 EX07 EY10
EY21 EZ18 EZ20 FX05 FX13
FX27 GX01
Claims (24)
- 【請求項１】 カスケードの形式で互いに接続する複数
の駆動素子を含むチャージポンプ回路であって、 前記駆動素子は、入力端と、出力端と、第一ノードと、
第二ノードと、前記第一ノードに接続される第一キャパ
シターと、前記出力端に接続される第二キャパシター
と、第一トランジスターと、第二トランジスターと、第
三トランジスターとを含んでなり、 前記第一トランジスターは、前記第二ノードに接続され
る基板と、前記出力端に接続されるゲートと、前記入力
端に接続されるドレインと、前記第一ノードに接続され
るソースとを具え、 前記第二トランジスターは、前記第二ノードに接続され
る基板と、前記第一ノードに接続されるゲートと、前記
入力端に接続されるドレインと、前記出力端に接続され
るソースとを具え、 前記第三トランジスターは、前記第二ノードに接続され
る基板と、前記第一ノードに接続されるゲートと、前記
第二ノードに接続されるソースと、前記出力端に接続さ
れるドレインとを具えることを特徴とするチャージポン
プ回路。 - 【請求項２】 前記チャージポンプ回路は、クロックジ
ェネレーターを更に含み、 前記クロックジェネレーターは、前記第一及び第二キャ
パシターに接続し、クロック信号を発生して前記第一と
第二キャパシターに入力することによって、次第に前記
駆動素子を駆動することを特徴とする請求項１記載のチ
ャージポンプ回路。 - 【請求項３】 前記駆動素子は、第一期間において、前
記第一トランジスターがターンオンして前記第一ノード
の電圧レベルを前記入力端の電圧レベルに近づけること
を特徴とする請求項１記載のチャージポンプ回路。 - 【請求項４】 前記駆動素子は、前記第一期間の後の第
二期間において、前記第一トランジスターがターンオフ
となることを特徴とする請求項３記載のチャージポンプ
回路。 - 【請求項５】 前記駆動素子は、前記第二期間の後の第
三期間において、前記第二トランジスターがターンオン
して前記出力端の電圧レベルを前記入力端の電圧レベル
に近づけ、かつ前記第三トランジスターがターンオンし
て前記第二ノードと前記出力端との電圧レベルを同じレ
ベルに近づけることを特徴とする請求項４記載のチャー
ジポンプ回路。 - 【請求項６】 前記駆動素子は、前記第三期間の後の第
四期間において、前記第二トランジスターと前記第三ト
ランジスターがターンオフとなることを特徴とする請求
項５記載のチャージポンプ回路。 - 【請求項７】 前記第一、第二、第三、及び第四期間に
おいて、前記駆動素子に接続する隣接の駆動素子の第二
トランジスターがターンオフとなることを特徴とする請
求項６記載のチャージポンプ回路。 - 【請求項８】 前記トランジスターが、Ｐ型金属酸化膜
半導体トランジスターであることを特徴とする請求項１
記載のチャージポンプ回路。 - 【請求項９】 前記トランジスターが、Ｎ型金属酸化膜
半導体トランジスターであることを特徴とする請求項１
記載のチャージポンプ回路。 - 【請求項１０】 前記トランジスターが、三重ウェルの
構造を具えることを特徴とする請求項１記載のチャージ
ポンプ回路。 - 【請求項１１】 前記チャージポンプ回路は、前記複数
の駆動素子の前端に接続する入力素子を更に具え、 前記入力素子は、入力端と、前記駆動素子の入力端に接
続される出力端と、第一ノードと、第二ノードと、前記
第一ノードに接続される第一キャパシターと、前記出力
端に接続される第二キャパシターと、第一トランジスタ
ーと、第二トランジスターと、第三トランジスターとを
含んでなり、 前記第一トランジスターは、電圧レベルに接続される基
板と、前記出力端に接続されるゲートと、前記入力端に
接続されるドレインと、前記第一ノードに接続されるソ
ースとを具え、 前記第二トランジスターは、前記第二ノードに接続され
る基板と、前記第一ノードに接続されるゲートと、前記
入力端に接続されるドレインと、前記出力端に接続され
るソースとを具え、 前記第三トランジスターは、前記第二ノードに接続され
る基板と、前記第一ノードに接続されるゲートと、前記
第二ノードに接続されるソースと、前記出力端に接続さ
れるドレインとを具えることを特徴とする請求項１記載
のチャージポンプ回路。 - 【請求項１２】 前記チャージポンプ回路は、前記複数
の駆動素子の後端に接続する出力素子を更に具え、 前記出力素子は、前記駆動素子の出力端に接続される入
力端と、出力端と、前記入力端に接続される第一キャパ
シターと、前記出力端に接続される第二キャパシター
と、第一トランジスターと、第二トランジスターとを含
んでなり、 前記第一トランジスターは、基板と、前記入力端に接続
されるゲートと、前記入力端に接続されるドレインと、
前記出力端に接続されるソースとを具え、 前記第二トランジスターは、前記第一トランジスターの
基板に接続される基板と、前記第一トランジスターのゲ
ートに接続されるゲートと、前記第一トランジスターの
基板に接続されるソースと、前記出力端に接続されるド
レインとを具えることを特徴とする請求項１記載のチャ
ージポンプ回路。 - 【請求項１３】 カスケードの形式で互いに接続する複
数の駆動素子を含むチャージポンプ回路であって、前記
駆動素子は入力端と、出力端と、第一ノードと、第二ノ
ードと、前記第一ノードに接続される第一キャパシター
と、前記出力端に接続される第二キャパシターと、第一
トランジスターと、第二トランジスターと、第三トラン
ジスターとを含んでなり、 前記第一トランジスターは、前記第二ノードに接続され
る基板と、前記出力端に接続されるゲートと、前記入力
端に接続されるドレインと、前記第一ノードに接続され
るソースとを具え、 前記第二トランジスターは、前記第二ノードに接続され
る基板と、前記第一ノードに接続されるゲートと、前記
入力端に接続されるドレインと、前記出力端に接続され
るソースとを具え、 前記第三トランジスターは、前記第二ノードに接続され
る基板と、前記入力端に接続されるゲートと、前記第二
ノードに接続されるソースと、前記出力端に接続される
ドレインとを具えることを特徴とするチャージポンプ回
路。 - 【請求項１４】 前記チャージポンプ回路は、クロック
ジェネレーターを更に含み、 前記クロックジェネレーターは、前記第一及び第二キャ
パシターに接続し、クロック信号を発生して前記第一と
第二キャパシターに入力することによって、次第に前記
駆動素子を駆動することを特徴とする請求項１３記載の
チャージポンプ回路。 - 【請求項１５】 前記駆動素子は、第一期間において、
前記駆動素子の第一トランジスターがターンオンして前
記第一ノードの電圧レベルを前記入力端の電圧レベルに
近づけることを特徴とする請求項１３記載のチャージポ
ンプ回路。 - 【請求項１６】 前記駆動素子は、前記第一期間の後の
第二期間において、前記第一トランジスターがターンオ
フとなることを特徴とする請求項１５記載のチャージポ
ンプ回路。 - 【請求項１７】 前記駆動素子は、前記第二期間の後の
第三期間において、前記第二トランジスターがターンオ
ンして前記出力端の電圧レベルを前記入力端の電圧レベ
ルに近づけ、かつ前記第三トランジスターがターンオン
して前記第二ノードと前記出力端との電圧レベルを同じ
レベルに近づけることを特徴とする請求項１６記載のチ
ャージポンプ回路。 - 【請求項１８】 前記駆動素子は、前記第三期間の後の
第四期間において、前記第二トランジスターと前記第三
トランジスターがターンオフとなることを特徴とする請
求項１７記載のチャージポンプ回路。 - 【請求項１９】 前記第一、第二、第三、及び第四期間
において、前記駆動素子に接続する隣接の駆動素子の第
二トランジスターがターンオフとなることを特徴とする
請求項１８記載のチャージポンプ回路。 - 【請求項２０】 前記トランジスターが、Ｐ型金属酸化
膜半導体トランジスターであることを特徴とする請求項
１３記載のチャージポンプ回路。 - 【請求項２１】 前記トランジスターが、Ｎ型金属酸化
膜半導体トランジスターであることを特徴とする請求項
１３記載のチャージポンプ回路。 - 【請求項２２】 前記トランジスターが、三重ウェルの
構造を具えることを特徴とする請求項１３記載のチャー
ジポンプ回路。 - 【請求項２３】 前記チャージポンプ回路は、前記複数
の駆動素子の前端に接続する入力素子を更に具え、 前記入力素子は、入力端と、前記駆動素子の入力端に接
続される出力端と、第一ノードと、第二ノードと、前記
第一ノードに接続される第一キャパシターと、前記出力
端に接続される第二キャパシターと、第一トランジスタ
ーと、第二トランジスターと、第三トランジスターとを
含んでなり、 前記第一トランジスターは、電圧レベルに接続される基
板と、前記出力端に接続されるゲートと、前記入力端に
接続されるドレインと、前記第一ノードに接続されるソ
ースとを具え、 前記第二トランジスターは、前記第二ノードに接続され
る基板と、前記第一ノードに接続されるゲートと、前記
入力端に接続されるドレインと、前記出力端に接続され
るソースとを具え、 前記第三トランジスターは、前記第二ノードに接続され
る基板と、前記第一ノードに接続されるゲートと、前記
第二ノードに接続されるソースと、前記出力端に接続さ
れるドレインとを具えることを特徴とする請求項１３記
載のチャージポンプ回路。 - 【請求項２４】 前記チャージポンプ回路は、前記複数
の駆動素子の後端に接続する出力素子を更に具え、 前記出力素子は前記駆動素子の一の出力端に接続される
入力端と、出力端と、前記入力端に接続される第一キャ
パシターと、前記出力端に接続される第二キャパシター
と、第一トランジスターと、第二トランジスターとを含
んでなり、 前記第一トランジスターは、基板と、前記入力端に接続
されるゲートと、前記入力端に接続されるドレインと、
前記出力端に接続されるソースとを具え、 前記第二トランジスターは、前記第一トランジスターの
基板に接続される基板と、前記第一トランジスターのゲ
ートに接続されるゲートと、前記第一トランジスターの
基板に接続されるソースと、前記出力端に接続されるド
レインとを具えることを特徴とする請求項１３記載のチ
ャージポンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW091103202 | 2002-02-22 | ||
| TW091103202A TW564434B (en) | 2002-02-22 | 2002-02-22 | Charge pump circuit without body effects |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003249088A true JP2003249088A (ja) | 2003-09-05 |
| JP3647434B2 JP3647434B2 (ja) | 2005-05-11 |
Family
ID=27752444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002339892A Expired - Fee Related JP3647434B2 (ja) | 2002-02-22 | 2002-11-22 | チャージポンプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6642773B2 (ja) |
| JP (1) | JP3647434B2 (ja) |
| TW (1) | TW564434B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319056A (ja) * | 2005-05-11 | 2006-11-24 | Sharp Corp | 昇圧回路 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3741100B2 (ja) * | 2002-11-26 | 2006-02-01 | セイコーエプソン株式会社 | 電源回路及び半導体集積回路 |
| US6878981B2 (en) * | 2003-03-20 | 2005-04-12 | Tower Semiconductor Ltd. | Triple-well charge pump stage with no threshold voltage back-bias effect |
| JP4393182B2 (ja) * | 2003-05-19 | 2010-01-06 | 三菱電機株式会社 | 電圧発生回路 |
| JP4417693B2 (ja) * | 2003-11-12 | 2010-02-17 | 東芝モバイルディスプレイ株式会社 | Ｄｃ−ｄｃ変換回路 |
| US6952129B2 (en) * | 2004-01-12 | 2005-10-04 | Ememory Technology Inc. | Four-phase dual pumping circuit |
| KR100573780B1 (ko) * | 2004-05-25 | 2006-04-25 | 재단법인서울대학교산학협력재단 | 전하펌프 |
| US6965253B1 (en) * | 2004-06-30 | 2005-11-15 | Pericom Semiconductor Corp. | Reduced-capacitance bus switch in isolated P-well shorted to source and drain during switching |
| DE102004060969A1 (de) * | 2004-12-17 | 2006-07-13 | Infineon Technologies Ag | Integrierte Ladungspumpe |
| CN100405718C (zh) * | 2005-03-18 | 2008-07-23 | 统宝光电股份有限公司 | 直流电源转换电路及直流电源转换装置 |
| TW200826446A (en) * | 2006-12-08 | 2008-06-16 | Ememory Technology Inc | Two-phase charge pump circuit capable of avoiding body effect |
| TWI328925B (en) * | 2007-04-11 | 2010-08-11 | Au Optronics Corp | Negative voltage converter |
| US7714636B2 (en) * | 2007-11-26 | 2010-05-11 | Elite Semiconductor Memory Technology Inc. | Charge pump circuit and cell thereof |
| US8456874B2 (en) * | 2009-07-15 | 2013-06-04 | Ramot At Tel Aviv University Ltd. | Partial arbitrary matrix topology (PMAT) and general transposed serial-parallel topology (GTSP) capacitive matrix converters |
| TWI564691B (zh) * | 2013-03-29 | 2017-01-01 | 奇景光電股份有限公司 | 減少體效應的方法與電路 |
| CN104767383B (zh) * | 2015-04-21 | 2017-07-14 | 苏州芯宽电子科技有限公司 | 一种低压四相位电荷泵升压电路 |
| CN107306082B (zh) * | 2016-04-18 | 2020-05-22 | 晶门科技（深圳）有限公司 | 电荷泵电路 |
| TWI669714B (zh) * | 2018-05-29 | 2019-08-21 | 力旺電子股份有限公司 | 電壓控制裝置及記憶體系統 |
| CN109302057B (zh) * | 2018-11-27 | 2020-02-11 | 珠海创飞芯科技有限公司 | 一种倍压源电路、电荷泵电路及电子设备 |
| US12273105B2 (en) * | 2022-04-28 | 2025-04-08 | Olympus Medical Systems Corp. | Voltage generation circuit, image sensor, scope, and voltage generation method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130574A (en) * | 1997-01-24 | 2000-10-10 | Siemens Aktiengesellschaft | Circuit configuration for producing negative voltages, charge pump having at least two circuit configurations and method of operating a charge pump |
| US5982223A (en) * | 1997-06-20 | 1999-11-09 | Integrated Silicon Solution, Inc. | Charge pump system with improved programming current distribution |
| JP3385960B2 (ja) * | 1998-03-16 | 2003-03-10 | 日本電気株式会社 | 負電圧チャージポンプ回路 |
| US6452438B1 (en) * | 2000-12-28 | 2002-09-17 | Intel Corporation | Triple well no body effect negative charge pump |
-
2002
- 2002-02-22 TW TW091103202A patent/TW564434B/zh not_active IP Right Cessation
- 2002-08-09 US US10/064,714 patent/US6642773B2/en not_active Expired - Lifetime
- 2002-11-22 JP JP2002339892A patent/JP3647434B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319056A (ja) * | 2005-05-11 | 2006-11-24 | Sharp Corp | 昇圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3647434B2 (ja) | 2005-05-11 |
| US6642773B2 (en) | 2003-11-04 |
| US20030160648A1 (en) | 2003-08-28 |
| TW564434B (en) | 2003-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003249088A (ja) | チャージポンプ回路 | |
| JP3877426B2 (ja) | チャージポンピング回路及び該チャージポンピング回路を持つ不揮発性メモリ装置 | |
| US9225237B2 (en) | Charge pump circuit comprising multiple—gate transistors and method of operating the same | |
| US6888400B2 (en) | Charge pump circuit without body effects | |
| TWI716137B (zh) | 使用在非揮發性快閃記憶體裝置中之改良式電荷泵 | |
| TWI696999B (zh) | 位準移位器與半導體裝置 | |
| TW201631587A (zh) | 用於快閃記憶體裝置之混成充電泵與調節構件及方法 | |
| US5105384A (en) | Low current semiconductor memory device | |
| US6191963B1 (en) | Charge pump with no diode drop at output stage | |
| US10763834B2 (en) | Latch circuit | |
| US6191642B1 (en) | Charge pump circuit | |
| CN103312311B (zh) | 一种用于电平转换的集成电路及其方法 | |
| US20070069800A1 (en) | Negative charge-pump with circuit to eliminate parasitic diode turn-on | |
| US6812774B2 (en) | Method and apparatus for generating a high voltage | |
| CN107437434B (zh) | 高压电平位移电路和非易失性存储器 | |
| JP3553508B2 (ja) | 発信回路 | |
| US7372308B2 (en) | High-voltage generation circuits and nonvolatile semiconductor memory device with improved high-voltage efficiency and methods of operating | |
| KR100560769B1 (ko) | 고전압 펌핑 회로 | |
| JPH08263991A (ja) | 半導体不揮発性記憶装置の高電圧発生回路 | |
| KR19990020397A (ko) | 플래쉬 메모리셀의 소거 방법 | |
| JPH10261297A (ja) | 半導体記憶装置及びその駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050111 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050208 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |