JP2003249660A5

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Publication number: JP2003249660A5
Application number: JP2003026486A
Authority: JP
Filing date: 2003-02-03
Publication date: 2004-07-15
Anticipated expiration: 2019-06-24

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、絶縁体上の半導体層にチャネルが形成されてトランジスタ動作を行う電界効果トランジスタ（ＳＯＩ−ＭＯＳＦＥＴと略記する。ＳＯＩは、ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ、又は、ＳｅｍｉｃｏｎｄｕｃｔｏｒｏｎＩｎｓｕｌａｔｏｒの略称）において、基板浮遊効果を抑制する半導体装置及びその製造方法に関するものである。

【００１６】
本発明の目的は、ＳＯＩ基板（ＳＯＩ構造を持つ半導体基板）に形成される半導体装置において、基板浮遊効果を抑制するとともに、バックチャネルを抑制することのできる電界効果トランジスタを搭載した半導体装置とその製造方法を提供することにある。

【００２４】
上述した本発明の半導体装置の第１、２の製造方法に共通する形態として、前記基板が、支持基板とその上の絶縁体と、更に前記絶縁体を覆う素子形成領域となる半導体領域から構成される、或いは、前記基板の全体が半導体である、という構成を有する。
また、本発明の半導体装置は、半導体上にゲート絶縁膜を介して導電性のゲート電極が設け、ゲート電極をはさんで半導体領域にソース／ドレイン領域が設けられた第１導電型及び第２導電型の電界効果型トランジスタが同一基板上に形成され、第１導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第１の導電性材料、第２の導電性材料がこの順に積層された構造を持ち、第２導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第２の導電性材料が設けられたものである。
あるいは半導体上にゲート絶縁膜を介して導電性のゲート電極が設け、ゲート電極をはさんで半導体領域にソース／ドレイン領域が設けられた第１導電型及び第２導電型の電界効果型トランジスタが同一基板上に形成され、第１導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第１の導電性材料、第２の導電性材料、第３の導電性材料がこの順に積層された構造を持ち、第２導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第２の導電性材料、第３の導電性材料がこの順に積層された構造を持つことを特徴とする半導体装置を開示している。
これらの半導体装置において、第１導電型の電界効果型トランジスタのゲート電極を構成する第２の導電性材料と、第２導電型の電界効果型トランジスタのゲート電極を構成する第２の導電性材料は同一工程において堆積されたものであることが望ましい。また上述の後者の半導体装置においては、ゲート電極において前記第２の導電性材料が、第３の導電性材料の下方及び側方に設けられることが好適である。

【発明の名称】半導体装置およびその製造方法

Claims

少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第１導電型トランジスタの形成領域と第２導電型トランジスタの形成領域とが設定され、前記半導体領域上に第１の絶縁膜を形成した後、少なくとも下層が第２の導電性材料よりなるマスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第１導電型トランジスタの形成領域にダミーゲート電極を、前記第２導電型トランジスタの形成領域に第２のゲート電極をそれぞれ設けるとともに、前記第２のゲート電極下の前記第１の絶縁膜を第２のゲート絶縁膜とならしめ、前記第１導電型トランジスタの形成領域において、前記ダミーゲート電極をマスクにして、前記ダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設け、前記第２導電型トランジスタの形成領域において、前記第２のゲート電極をマスクにして、前記第２のゲート電極の両側に第２導電型のソース／ドレイン領域を設け、少なくとも前記第１導電型のソース／ドレイン領域、前記第２導電型のソース／ドレイン領域、前記第２のゲート電極及び前記ダミーゲート電極を覆うように前記第１の絶縁膜上に第２の絶縁膜を堆積し、少なくとも前記ダミーゲート電極上部の前記第２の絶縁膜を一部除去して前記ダミーゲート電極を露出させ、前記ダミーゲート電極を選択的に除去することによりスリットを設け、前記スリット中において、前記半導体領域上に第１のゲート絶縁膜を介して第１の導電性材料を埋め込むことにより第１のゲート電極を形成することを特徴とする半導体装置の製造方法。
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、前記ｎ型トランジスタの前記第１のゲート電極のうち、前記第１のゲート絶縁膜に接する部分を構成する前記第１の導電性材料は、その仕事関数が、真空準位とシリコン伝導帯下端とのエネルギー差の絶対値より大きく、真空準位から、シリコンの伝導帯下端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも小さい請求項１記載の半導体装置の製造方法。
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、前記ｎ型トランジスタの前記第１のゲート電極のうち、前記第１のゲート絶縁膜に接する部分を構成する前記第１の導電性材料は、エルビウムシリサイドである請求項１又は２記載の半導体装置の製造方法。
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、前記マスク材料層のうち、少なくとも前記第１の絶縁膜に接する部分を構成する前記第２の導電性材料の仕事関数は、真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さく、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きい請求項１乃至３記載の半導体装置の製造方法。
前記マスク材料層のうち、少なくとも前記第１の絶縁膜に接する部分を構成する前記第２の導電性材料が、多結晶シリコンゲルマニウム混晶である請求項１乃至４記載の半導体装置の製造方法。
前記マスク材料層が、下から順にｐ＋型シリコンゲルマニウム混晶、シリコン窒化膜の積層膜である請求項１乃至５記載の半導体装置の製造方法。
少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第１導電型トランジスタの形成領域と第２導電型トランジスタの形成領域とが設定され、前記半導体領域上に第３の絶縁膜を形成した後マスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第１導電型トランジスタの形成領域に第１のダミーゲート電極を、前記第２導電型トランジスタの形成領域に第２のダミーゲート電極をそれぞれ設けるとともに、前記第１導電型トランジスタの形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設け、前記第２導電型のトランジスタ形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設けるか、或いは、前記第２導電型トランジスタの形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設け、前記第１導電型のトランジスタ形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設けるかして、少なくとも前記第１導電型のソース／ドレイン領域、前記第２導電型のソース／ドレイン領域、前記第１のダミーゲート電極及び前記第２のダミーゲート電極を覆うように第４の絶縁膜を堆積し、少なくとも前記第１のダミーゲート電極の上部が露出するように前記第４の絶縁膜を一部除去し、露出した前記第１のダミーゲート電極を除去して第１のスリットを設け、前記第１のスリット中において、前記半導体領域上に第３のゲート絶縁膜を介して第３の導電性材料を埋め込んで第３のゲート電極を形成し、前記第２のダミーゲート電極を除去して第２のスリットを設け、前記第２のスリット中において、前記半導体領域上に第４のゲート絶縁膜を介して第４の導電性材料を埋め込んで第４のゲート電極を形成することを特徴とする半導体装置の製造方法。
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｎ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料は、その仕事関数が、真空準位とシリコン伝導帯下端とのエネルギー差の絶対値より大きく、真空準位から、シリコンの伝導帯下端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも小さく、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｎ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料は、その仕事関数が、真空準位とシリコン伝導帯下端とのエネルギー差の絶対値より大きく、真空準位から、シリコンの伝導帯下端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも小さい請求項７記載の半導体装置の製造方法。
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｎ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料が、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｎ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、エルビウムシリサイドである請求項７又は８記載の半導体装置の製造方法。
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｐ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料は、その仕事関数が、真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さく、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きく、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｐ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料は、その仕事関数が、真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さく、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きい請求項７乃至９記載の半導体装置の製造方法。
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、ｐ型トランジスタの前記第４のゲート電極のうち、前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、前記第１導電型がｐ型で前記第２導電型がｎ型であるときは、ｐ型トランジスタの前記第３のゲート電極のうち、前記第３のゲート絶縁膜に接する部分を構成する前記第３の導電性材料が、ｐ＋型ポリシリコン又はｐ＋型多結晶シリコンゲルマニウム混晶又は白金シリサイドのいずれかである請求項７乃至１０記載の半導体装置の製造方法。
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、前記第３のゲート電極の構成が、少なくとも前記第３のゲート絶縁膜に接するエルビウムシリサイドと、その上を覆うｐ＋型ポリシリコン又はｐ＋型多結晶シリコンゲルマニウム混晶又は白金シリサイドのいずれかと、を含み、前記第４のゲート電極のうち、少なくとも前記第４のゲート絶縁膜に接する部分を構成する前記第４の導電性材料が、前記第３のゲート電極において、エルビウムシリサイドを覆う材料と同一である請求項７乃至１１記載の半導体装置の製造方法。
前記マスク材料層が、シリコン窒化膜である請求項７乃至１２記載の半導体装置の製造方法。
前記基板が、支持基板とその上の絶縁体と、更に前記絶縁体を覆う素子形成領域となる半導体領域から構成される請求項１乃至１３記載の半導体装置の製造方法。
前記基板の全体が半導体である請求項１乃至１３記載の半導体装置の製造方法。
少なくとも表面に半導体領域を持つ基板において、前記半導体領域上に第１の絶縁膜を形成した後、少なくとも下層が導電性材料よりなり上層にシリコン窒化膜よりなる層を持つマスク材料層を堆積し、前記マスク材料層をパターニングすることによりダミーゲート電極を設け、前記ダミーゲート電極をマスクにして、前記ダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設け、少なくとも前記第１導電型のソース／ドレイン領域と前記ダミーゲート電極を覆うように前記第１の絶縁膜上に第２の絶縁膜を堆積し、前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてＣＭＰ工程を実施することにより前記シリコン窒化膜上の前記第２の絶縁膜を除去し、前記ダミーゲート電極を選択的に除去することによりスリットを設け、前記スリット中において、前記半導体領域上に第１のゲート絶縁膜を介して第１の導電性材料を埋め込むことにより第１のゲート電極を形成することを特徴とする半導体装置の製造方法。
少なくとも表面に半導体領域を持つ基板において、前記半導体領域上に第１の絶縁膜を形成した後、少なくとも下層が多結晶シリコンまたは多結晶ＳｉＧｅよりなり上層にシリコン窒化膜よりなる層を持つマスク材料層を堆積し、前記マスク材料層をパターニングすることによりダミーゲート電極を設け、前記ダミーゲート電極をマスクにして、前記ダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設け、少なくとも前記第１導電型のソース／ドレイン領域と前記ダミーゲート電極を覆うように前記第１の絶縁膜上に第２の絶縁膜を堆積し、前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてＣＭＰ工程を実施することにより前記シリコン窒化膜上の前記第２の絶縁膜を除去し、前記ダミーゲート電極を選択的に除去することによりスリットを設け、前記スリット中において、前記半導体領域上に第１のゲート絶縁膜を介して第１の導電性材料を埋め込むことにより第１のゲート電極を形成することを特徴とする半導体装置の製造方法。
前記ダミーゲート電極を選択的に除去することによりスリットを設けたのち、前記スリット中において、前記第１の絶縁膜を除去した後、前記第１のゲート絶縁膜を形成することを特徴とする、請求項１６乃至１７の半導体装置の製造方法
前記ダミーゲート電極を選択的に除去することによりスリットを設けたのち、前記スリット中において、前記第１の絶縁膜を第１のゲート絶縁膜とすることを特徴とする、請求項１６乃至１７の半導体装置の製造方法
前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてＣＭＰ工程を実施することにより前記シリコン窒化膜上の前記第２の絶縁膜を除去したのち、レジストをマスクに前記シリコン窒化膜だけ除去し、レジストを除去したのちに前記ダミーゲート電極の残りの領域を除去することにより前記スリットを設けることを特徴とする、請求項１６の半導体装置の製造方法
前記マスク材料層は上層にシリコン窒化膜よりなる層を持つように形成されていることと、前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてＣＭＰ工程を実施することにより前記シリコン窒化膜上の前記第２の絶縁膜を除去して前記ダミーゲート電極を露出させることを特徴とする、請求項１の半導体装置の製造方法。
前記ダミーゲート電極を選択的に除去することによりスリットを設けたのち、前記スリット中において、前記第１の絶縁膜を除去した後、前記第１のゲート絶縁膜を形成することを特徴とする、請求項２１の半導体装置の製造方法
前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてＣＭＰ工程を実施することにより前記シリコン窒化膜上の前記第２の絶縁膜を除去したのち、レジストをマスクに前記シリコン窒化膜だけ除去し、レジストを除去したのちに前記ダミーゲート電極の残りの領域を除去することにより前記スリットを設けることを特徴とする、請求項２１の半導体装置の製造方法
前記第１導電型がｎ型で前記第２導電型がｐ型であるときは、前記ｎ型トランジスタの前記第１のゲート電極のうち、前記第１のゲート絶縁膜に接する部分を構成する前記第１の導電性材料は、エルビウムシリサイドである請求項２１乃至２３記載の半導体装置の製造方法。
前記マスク材料層のうち、前記第１の絶縁膜に接する部分を構成する前記第２の導電性材料が、ｐ＋型シリコンゲルマニウム混晶層である請求項２１乃至２４記載の半導体装置の製造方法。
前記マスク材料層は上層にシリコン窒化膜よりなる層を持つように形成されていることと、前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてＣＭＰ工程を実施することにより少なくとも前記第１のダミーゲート電極の上部が露出するように前記第４の絶縁膜を一部除去することを特徴とする、請求項７の半導体装置の製造方法。
前記第１または第２のダミーゲート電極を選択的に除去することにより前記第１または第２のスリットをそれぞれ設けたのち、前記第１または第２のスリット中において、第３または第４の絶縁膜をそれぞれ除去した後、改めて第３または第４のゲート絶縁膜をそれぞれ形成することを特徴とする、請求項２６の半導体装置の製造方法
前記第１または第２のダミーゲート電極を選択的に除去することにより前記第１または第２のスリットをそれぞれ設けたのち、前記第１または第２のスリット中のそれぞれ第３または第４の絶縁膜をそれぞれ第３または第４のゲート絶縁膜として用いることを特徴とする、請求項２６の半導体装置の製造方法
前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてＣＭＰ工程を実施することにより前記シリコン窒化膜上の前記第２の絶縁膜を除去したのち、レジストをマスクに前記シリコン窒化膜だけ除去し、レジストを除去したのちに前記ダミーゲート電極の残りの領域を除去することにより前記スリットを設けることを特徴とする、請求項２６の半導体装置の製造方法
ｎ型電界効果型トランジスタを形成する領域において、スリット中のゲート絶縁膜上に埋めこむ導電性材料がエルビウムシリサイドである請求項２６乃至２９記載の半導体装置の製造方法。
前記マスク材料層のうち、前記第１の絶縁膜に接する部分を構成する前記第２の導電性材料が、白金シリサイドである請求項２６乃至２９記載の半導体装置の製造方法。
少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第１導電型トランジスタの形成領域と第２導電型トランジスタの形成領域とが設定され、前記半導体領域上に第３の絶縁膜を形成した後マスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第１導電型トランジスタの形成領域に第１のダミーゲート電極を、前記第２導電型トランジスタの形成領域に第２のダミーゲート電極をそれぞれ設けるとともに、前記第１導電型トランジスタの形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設け、前記第２導電型のトランジスタ形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設けるか、或いは、前記第２導電型トランジスタの形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設け、前記第１導電型のトランジスタ形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設けるかして、少なくとも前記第１導電型のソース／ドレイン領域、前記第２導電型のソース／ドレイン領域、前記第１のダミーゲート電極及び前記第２のダミーゲート電極を覆うように第４の絶縁膜を堆積し、少なくとも前記第１のダミーゲート電極の上部が露出するように前記第４の絶縁膜を一部除去し、露出した前記第１のダミーゲート電極を除去して第１のスリットを設け、第１のスリット中において、前記半導体領域上に第３のゲート絶縁膜を介して第３の導電性材料を埋め込み、前記第２のダミーゲート電極周辺の第３の導電性材料を除去したのち、前記第２のダミーゲート電極を除去して第２のスリットを設け、前記第２のスリット中の第４のゲート絶縁膜上、及び第１のスリット中の第３の導電性材料上に第４の導電性材料を埋め込むことと、前記第１のスリット中に第３のゲート電極が、前記第２のスリット中に第４のゲート電極がそれぞれ形成されることを特徴とする半導体装置の製造方法。
少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第１導電型トランジスタの形成領域と第２導電型トランジスタの形成領域とが設定され、前記半導体領域上に第３の絶縁膜を形成した後マスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第１導電型トランジスタの形成領域に第１のダミーゲート電極を、前記第２導電型トランジスタの形成領域に第２のダミーゲート電極をそれぞれ設けるとともに、前記第１導電型トランジスタの形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設け、前記第２導電型のトランジスタ形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設けるか、或いは、前記第２導電型トランジスタの形成領域において、前記第２のダミーゲート電極をマスクにして、前記第２のダミーゲート電極の両側に第２導電型のソース／ドレイン領域を設け、前記第１導電型のトランジスタ形成領域において、前記第１のダミーゲート電極をマスクにして、前記第１のダミーゲート電極の両側に第１導電型のソース／ドレイン領域を設けるかして、少なくとも前記第１導電型のソース／ドレイン領域、前記第２導電型のソース／ドレイン領域、前記第１のダミーゲート電極及び前記第２のダミーゲート電極を覆うように第４の絶縁膜を堆積し、少なくとも前記第１のダミーゲート電極の上部が露出するように前記第４の絶縁膜を一部除去し、露出した前記第１のダミーゲート電極を除去して第１のスリットを設け、第１のスリット中において、前記半導体領域上に第３のゲート絶縁膜を介して第３の導電性材料を埋め込み、前記第２のダミーゲート電極周辺の第３の導電性材料を除去したのち、前記第２のダミーゲート電極を除去して第２のスリットを設け、前記第２のスリット中の第４のゲート絶縁膜上、及び第１のスリット中の第３の導電性材料上に第４の導電性材料を埋め込み、さらに第１のスリット中の第４の導電性材料、第３のゲート電極及び第４のゲート電極を形成することを特徴とする半導体装置の製造方法。
半導体上にゲート絶縁膜を介して導電性のゲート電極が設け、ゲート電極をはさんで半導体領域にソース／ドレイン領域が設けられた第１導電型及び第２導電型の電界効果型トランジスタが同一基板上に形成され、第１導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第１の導電性材料、第２の導電性材料がこの順に積層された構造を持ち、第２導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第２の導電性材料が設けられた構造を持つことを特徴とする半導体装置。
半導体上にゲート絶縁膜を介して導電性のゲート電極が設け、ゲート電極をはさんで半導体領域にソース／ドレイン領域が設けられた第１導電型及び第２導電型の電界効果型トランジスタが同一基板上に形成され、第１導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第１の導電性材料、第２の導電性材料、第３の導電性材料がこの順に積層された構造を持ち、第２導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第２の導電性材料、第３の導電性材料がこの順に積層された構造を持つことを特徴とする半導体装置。
前記第１導電型の電界効果型トランジスタのゲート電極を構成する第２の導電性材料と、前記第２導電型の電界効果型トランジスタのゲート電極を構成する第２の導電性材料は同一工程において堆積されたものであることを特徴とする請求項３４乃至３５の半導体装置。
ゲート電極において前記第２の導電性材料が、第３の導電性材料の下方及び側方に設けられることを特徴とする請求項３５の半導体装置。