JP2003257199A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ４辺にパッドが設けられたチップにおいて、
テストの針当てを行う辺を２辺にし、Ｉ／Ｏの不良を特
定できるようにする。 【解決手段】 半導体記憶装置には、データを入出力す
る複数のデータパッドを所定の２辺に配置し、制御用デ
ータを入出力する複数の制御パッドを他の２辺に配置さ
れている。装置は、データパッドの各々に対応して接続
された複数のテスト回路であって、各々が、テスト信号
に基づいて、入力されたデータを保持し、出力するレジ
スタ回路を有し、シリアルに接続された複数のテスト回
路と、複数のテスト回路に対応して接続され、データを
記憶する複数の記憶素子とを備える。装置テスト時に、
各記憶素子は、特定のデータパッドから入力され、所定
のテスト回路に伝送されたデータを記憶しており、レジ
スタ回路は、対応する記憶素子のデータを読み出し、他
のレジスタ回路を介して、特定のデータパッドから出力
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多ビットの入出力
を行う半導体記憶装置のテストに関する。

【０００２】

【従来の技術】多ビットの入出力を行う多ビット構成の
半導体記憶装置のチップ（x36,x72品等）では、チップ
と外部基板等とを接続し、データの入出力を行うピンの
数が多くなる。そのため、近年、ピンとチップとを接続
するパッドを、チップの４辺に配置する場合が多くなっ
ている。この場合、一般には、チップの２辺にデータパ
ッドを配置し、残りの２辺にアドレス／コントロールパ
ッドを配置することが多い。

【０００３】４辺にパッドを配置した場合の問題点は、
ウェハテストコストの増大にある。通常、ウェハテスト
では、複数のチップを同時にテストすることにより、テ
スト時間を削減する。これはすなわち、テストコストの
削減を実現する。しかし、チップの４辺全部にテスト用
針（プローブ）を当てると、複数のチップを同時にテス
トすることができない。これではテストコストが大幅に
増大する。最近では、多数のチップ（例えば、３２個）
を同時に測定するのが一般的である。したがって、例え
ば、３２個のチップを同時に測定できないのであれば、
テスト時間は一気に３２倍となり、単純に計算するとテ
ストコストも３２倍になる。これは無視できない問題で
ある。

【０００４】特開平１１−３１７１００号公報は、上述
の問題点を回避する技術を開示する。この文献は、９個
の出力データ（Ｉ／Ｏデータ）を１個に縮退、すなわち
低減して、測定の対象となる入出力（Ｉ／Ｏ）の数を少
なくする方法を提案する。９個のＩ／Ｏデータを１個に
縮退するので、ｘ３６品のチップを、ｘ４品のチップと
してテストできる。データパッドの数を大幅に減らすこ
とができるので、針当てするパッドを２辺にまとめるこ
とができ、よって、チップの２辺に存在するパッドにの
み針当てすればよいことになる。これにより、多数個の
チップを同時に測定できる。

【０００５】

【発明が解決しようとする課題】上述の文献が提案する
方法は、データを縮退しているため、冗長救済の自由度
が下がってしまう。すなわち、この方法では、Ｉ／Ｏの
不良を検出しても、どのＩ／Ｏが不良であるかまでは判
別できない。

【０００６】不良のＩ／Ｏを救済するために、通常、冗
長回路が設けられている。冗長回路は、例えば、Ｉ／Ｏ
と同じ構成で設けられた１以上の回路であり、不良のＩ
／Ｏの代替として利用される。上述の方法により検出し
た不良を冗長回路で救済しようとすると、９個のＩ／Ｏ
全ての該当アドレスを同時に置き換えなければならな
い。冗長回路の数には限りがあるので、例えばアドレス
２個分の冗長があるとすれば、各Ｉ／Ｏの異なるアドレ
スに1個ずつ不良があった場合、3個以上のＩ／Ｏに不良
があれば、救済不可能となる。このような不良でも、各
Ｉ／Ｏごとに独立して冗長を置換できれば、救済は可能
である。これは、歩留まりの差として現れる。特に最近
では冗長救済品の比率が増えているため、冗長回路の自
由度による歩留まりの差は大きくなる傾向にある。歩留
まりの低下は、当然にチップコストの増加となって現れ
る。

【０００７】本発明の目的は、４辺にパッドが設けられ
たチップにおいて、テストの針当てを行う辺を２辺にす
るとともに、Ｉ／Ｏの不良が特定できるようにすること
である。さらに、本発明の別の目的は、Ｉ／Ｏの不良を
特定するにあたり、内部信号が印加されているか否かを
検出することである。

【０００８】

【課題を解決するための手段】本発明の半導体記憶装置
は、データを入出力する複数のデータパッドを所定の２
辺に配置し、制御用データを入出力する複数の制御パッ
ドを他の２辺に配置した半導体記憶装置であり、前記複
数のデータパッドの各々に対応して接続された複数のテ
スト回路であって、各々が、テスト信号に基づいて、入
力されたデータを保持し、出力するレジスタ回路を有
し、シリアルに接続された複数のテスト回路と、前記複
数のテスト回路と対応して接続され、データを記憶する
複数の記憶素子とを備えている。該半導体記憶装置のテ
スト時においては、前記複数の記憶素子は、前記複数の
データパッドのうちの特定のデータパッドから入力さ
れ、所定のテスト回路に伝送されたデータを記憶してお
り、前記レジスタ回路は、対応する記憶素子に記憶され
た前記データを読み出し、シリアルに接続された前記複
数のテスト回路の他のレジスタ回路を介して、前記特定
のデータパッドから出力する。これにより、上記目的を
達成できる。

【０００９】前記所定のテスト回路は、前記特定のデー
タパッドからシリアルに入力された前記複数のテスト回
路ごとのデータを受け取ってもよい。

【００１０】前記特定のデータパッドは、前記複数のデ
ータパッドのうち、前記他の２辺のいずれかに接するデ
ータパッドであってもよい。

【００１１】前記特定のデータパッドは複数存在し、前
記所定のテスト回路は、前記特定のデータパッドからパ
ラレルに入力された前記複数のテスト回路ごとのデータ
を受け取ってもよい。

【００１２】前記複数の記憶素子の各々は、対応するテ
スト回路ごとのデータを記憶し、前記対応するテスト回
路のレジスタ回路に読み出されたデータは、シリアルに
前記特定のデータパッドから出力されてもよい。

【００１３】前記特定のデータパッドは、前記複数のデ
ータパッドのうち、前記他の２辺のいずれかに接するデ
ータパッドであってもよい。

【００１４】前記複数のテスト回路は、ＪＴＡＧバウン
ダリスキャンレジスタ回路であってもよい。

【００１５】前記ＪＴＡＧバウンダリスキャンレジスタ
回路は、前記前記特定のデータパッドに出力された、前
記記憶素子からのデータを取り込んでもよい。

【００１６】前記ＪＴＡＧバウンダリスキャンレジスタ
回路は、セットされた書き込みデータを前記前記特定の
データパッドに出力した後に、前記記憶素子に与えても
よい。

【００１７】前記複数のデータパッドの間隔は、前記複
数の制御パッドの間隔よりも狭くてもよい。

【００１８】本発明による半導体記憶装置は、所定の２
辺に配置され、データを入出力する複数のデータパッド
と、前記所定の２辺と異なる他の２辺に配置された、制
御用データを入出力する複数の制御パッドと、該半導体
記憶装置の動作を制御する制御回路とを有する。半導体
記憶装置は、テスト信号に基づいて、データの入出力に
関する性能をテストできる。前記制御回路は、少なくと
も１つの制御パッドと接続され、該制御パッドに印加さ
れた制御信号に基づいて、該半導体記憶装置を動作させ
る内部回路と、電流を供給する電源と、前記テスト信号
がテストモードレベルの場合に、前記電源から供給され
た電流を、前記少なくとも１つの制御パッドに送る電流
発生回路とを備えている。これにより上記目的が達成さ
れる。

【００１９】半導体記憶装置は、各々が、前記テスト信
号に基づいて、入力されたデータを保持し、出力するレ
ジスタ回路を有し、シリアルに接続された複数のテスト
回路と、データを記憶する複数の記憶素子とをさらに備
えている。テスト時において、前記複数の記憶素子は、
前記複数のデータパッドのうちの特定のデータパッドか
ら入力され、所定のテスト回路に伝送されたデータを記
憶し、前記レジスタ回路は、クロック信号に基づいて、
対応する記憶素子に記憶された前記データを読み出し、
シリアルに接続された前記複数のテスト回路の他のレジ
スタ回路を介して、前記特定のデータパッドから出力す
る。前記電流発生回路は、前記テスト信号がテストモー
ドレベルの場合に、前記クロック信号のエッジの入力に
応じて、前記電源から供給された電流を、前記少なくと
も１つの制御パッドに送る。

【００２０】前記電流発生回路は、前記クロック信号の
立ち上がり、または、立ち下がりのいずれか一方のエッ
ジの入力に応じて、前記電源から供給された電流を、前
記少なくとも１つの制御パッドに送ってもよい。

【００２１】

【発明の実施の形態】以下、添付の図面を参照して、本
発明の実施の形態を説明する。

【００２２】（実施の形態１）実施の形態１で扱う半導
体記憶装置のチップには、チップの４辺に、データの入
出力を行うデータ入出力パッドが配置されているとす
る。データの入出力に用いられるパッドは、例えば、７
２個である。このようなパッドを備えたチップは、「ｘ
７２構成の半導体記憶装置のチップ」とも言及される。
本明細書において、「半導体記憶装置」とは、主として
ＳＲＡＭ（Static Random Access Memory）を意図して
いるが、ＤＲＡＭ（Dynamic Random Access Memory）等
にも適用できる。

【００２３】図１は、ｘ７２構成の半導体記憶装置のチ
ップ１０の上面図を示す。チップ１０は、その対向する
２辺に７２個のデータ入出力パッドＤＱ（ＤＱａ１−１
８、ＤＱｂ１−１８、ＤＱｃ１−１８、ＤＱｄ１−１
８）を有し、残りの対向する２辺にアドレス／コントロ
ールパッドＰ（Ｐ１、Ｐ２等）を有する。アドレス／コ
ントロールパッドＰには、チップ１０の制御に関する制
御データが入出力される。すなわち、アドレス／コント
ロールパッドＰは、制御パッドとして称される。制御パ
ッドＰ１には、制御回路１４が接続されている。制御回
路１４については、実施の形態４〜６において詳述す
る。データ入出力パッドＤＱのグループ（ＤＱａ，ＤＱ
ｂ，ＤＱｃ，ＤＱｄ）の各々では、少なくとも１つのパ
ッドが、アドレス／コントロールパッドＰが存在する２
辺のいずれかに接する。具体的には、データ入出力パッ
ドＤＱａ１、ＤＱｂ１、ＤＱｃ１、ＤＱｄ１ が、アド
レス／コントロールパッドＰが存在する２辺に接する。

【００２４】本発明の特徴は、データの入出力に関する
チップの性能テスト（チップテスト）において、テスト
データを縮退させることなく、ＤＱａ〜ｄのグループご
とに１つのパッドから、そのグループの１８個のＩ／Ｏ
データをシリアルに出力させることである。アドレス／
コントロールパッドＰの辺に接するパッド（すなわち４
角のパッド）からデータを入出力することにより、針当
てを容易に行えるとともに、テストに利用するパッドの
数を低減できる。

【００２５】図２は、実施の形態１によるチップ１０
（図１）のデータ入出力パッド周辺の回路（以下、「パ
ッド周辺回路」という）２０の構成を示すブロック図で
ある。図示されるように、データ入出力パッドＤＱ１
に、テスト用の針（プローブ）が当てられるとする。な
お、データ入出力パッドＤＱ１は、チップ１０（図１）
における、アドレス／コントロールパッドＰが存在する
２辺のいずれかに接するパッドＤＱａ１、ＤＱｂ１、Ｄ
Ｑｃ１、ＤＱｄ１に相当する。

【００２６】図２を参照して、パッド周辺回路２０の構
成を説明する。以下では、ｎは、１〜１８の整数とす
る。パッド周辺回路２０は、データ入出力パッドＤＱｎ
と、出力用テスト回路２１−ｎと、入力用テスト回路２
２−ｎと、入力バッファ２３−ｎと、出力バッファ２４
−ｎとを備えている。また、パッド周辺回路２０は、記
憶素子としてのメモリコア（図示せず）に書きこむデー
タを入力するライトデータバスＷＤｎと、メモリコア
（図示せず）からのデータを読み出すリードデータバス
ＲＤｎとを有する。Ｉ／Ｏの入力用テスト回路２２−ｋ
（ｋ：１〜１７の整数）の出力ＳＯＷは、隣の入力用テ
スト回路２２−（ｋ＋１）の入力ＳＩＷと接続され、シ
リアルパスを形成する。同様に、Ｉ／Ｏの出力用テスト
回路２１−ｋ（ｋ：１〜１７の整数）の出力ＳＯＲは隣
の出力用テスト回路２２−（ｋ＋１）の入力ＳＩＲと接
続され、シリアルパスを形成する。

【００２７】図２を参照して、通常の使用における、半
導体記憶装置のチップ１０（図１）からのデータの読み
出しは、リードデータバスＲＤｎからの信号が出力バッ
ファ２４−ｎに与えられ、データ入出力パッドＤＱｎか
ら出力されることにより行われる。また、通常の使用に
おける、半導体記憶装置のチップ１０（図１）へのデー
タの書き込みは、データ入出力パッドＤＱｎを介して入
力バッファ２３−ｎがデータを受け取り、入力バッファ
２３−ｎの出力がライトデータバスＷＤｎに与えること
により行われる。

【００２８】半導体記憶装置のチップ１０（図１）のテ
ストを行う場合には、複数のテストモード信号Ｔｅｓｔ
が、出力用テスト回路２１−ｎ／入力用テスト回路２２
−ｎに与えられ、本発明の機能を実現する。以下、具体
的に説明する。

【００２９】本実施の形態では、針当てされるデータ入
出力パッドＤＱ１に対して適用される出力用テスト回路
２１−１／入力用テスト回路２２−１と、針当てされな
いデータ入出力パッドＤＱｎ（ｎ：２〜１８の整数）に
対して適用される出力用テスト回路２１−ｎ／入力用テ
スト回路２２−ｎ（ｎ：２〜１８の整数）とは、異なっ
ている。

【００３０】まず出力用テスト回路２１−１を説明す
る。図３は、出力用テスト回路２１−１の構成を示すブ
ロック図である。出力用テスト回路２１−１は、セレク
タ回路３１−１、３１−２、レジスタ回路３２を含む。
セレクタ回路３１−１、３１−２のブロックにおいて、
Ｓは、テストモードの動作を制御するテスト信号（セレ
クト入力）Ｓｈｉｆｔ、０はＳ＝０のとき選択される入
力、１はＳ＝１のとき選択される入力、Ｏは出力を表
す。レジスタ回路３２のブロックにおいて、Ｃは、テス
トモードの動作を制御するテスト信号Ｃｌｏｃｋの入
力、Ｄはデータ入力、Ｑはデータ出力を表す。図示され
るように、セレクト入力信号Ｓｈｉｆｔが０の場合は、
通常の読み出し動作が行われる。セレクタ回路３１−２
は、リードデータバスＲＤからデータを受け取り、出力
バッファ２４−１（図１）にデータを出力する。なお、
セレクト入力信号Ｓｈｉｆｔが０であるので、セレクタ
回路３１−２は、セレクタ回路３１−１、レジスタ回路
３２を経由した信号を受け取ることはない。一方、セレ
クト入力信号Ｓｈｉｆｔが１の場合には、テスト動作が
行われる。セレクタ回路３１−１は、隣の出力用テスト
回路２１−２（図１）からデータを受け取り、レジスタ
回路３２へと出力する。レジスタ回路３２は、受け取っ
たデータを保持して、クロック信号Ｃｌｏｃｋに基づい
て、レジスタ回路３２に保持したデータを出力する。セ
レクタ回路３１−２は、レジスタ回路３２から受け取っ
たデータを出力バッファへ出力する。

【００３１】次に、出力用テスト回路２１−１以外の出
力用テスト回路を説明する。図４は、出力用テスト回路
２１−ｎ（ｎ：２〜１８の整数）の構成を示すブロック
図である。この出力用テスト回路は、セレクタ回路４１
と、レジスタ回路４２とを含む。セレクタ回路４１、お
よび、レジスタ回路４２の構成および動作は、それぞれ
セレクタ回路３１−１、および、レジスタ回路３２と同
じである。セレクト入力信号Ｓｈｉｆｔが１の場合は、
セレクタ回路４１は、隣の出力用テスト回路からデータ
を受け取り、レジスタ回路４２へ出力する。レジスタ回
路４２は、そのデータを保持し、クロック信号Ｃｌｏｃ
ｋに基づいて、レジスタ回路４２に保持したデータを、
隣の出力用テスト回路に出力する。

【００３２】続いて、入力用テスト回路の構成を説明す
る。入力用テスト回路は、データの書き込みテストに利
用される回路である。データの書き込み方法は、２つの
タイプに分けることができる。すなわち、（１）パッド
に同一のデータをパラレルに与え、１８のＩ／Ｏにパラ
レルに書きこむ方法と、（２）読み出し時と同様に、１
つのパッドに１８個の別個のデータをシリアルに与え、
これを１８個のＩ／Ｏに独立して書きこむ方法である。

【００３３】図５および図６は、上述の（１）の方法を
採用する場合の、入力用テスト回路２２−１、および、
入力用テスト回路２２−ｎ（ｎ：２〜１８の整数）を示
す。なお図６では、入力用テスト回路２２−２を例とし
て示す。まず図５は、入力用テスト回路２２−１の構成
を示すブロック図である。この例では、入力ＳＩＷと出
力ＳＯＷは共通で、ＷＤ＿ｐａｒａとしている。入力用
テスト回路２２−１は、入力バッファ２３から送られた
データ、または、隣の出力用テスト回路から出力された
データを、ライトデータバスＷＤに送る。一方、図６
は、入力用テスト回路２２−２の構成を示すブロック図
である。この入力用テスト回路は、セレクタ回路６１か
らなる。セレクタ回路６１の構成および動作は、セレク
タ回路３１−１と同じである。セレクタ回路６１は、テ
ストモード信号Ｔｅｓｔに基づいて、隣の入力用テスト
回路からの、または、入力バッファからのデータを切り
替え、受け取ったデータをライトデータバスＷＤに送
る。図７および図８は、上述の（２）の方法を採用する
場合の、入力用テスト回路２２−１、および、入力用テ
スト回路２２−ｎ（ｎ：２〜１８の整数）を示す。なお
図８では、入力用テスト回路２２−２を例として示す。
図７は、入力用テスト回路２２−１の構成を示すブロッ
ク図である。入力用テスト回路２２−１は、レジスタ回
路７１と、セレクタ回路７２とを含む。これらの構成お
よび動作は、それぞれ、レジスタ回路３２（図３）およ
びセレクタ回路３１−１（図３）と同じである。また、
図８は、入力用テスト回路２２−２の構成を示すブロッ
ク図である。入力用テスト回路２２−２は、レジスタ回
路８１と、セレクタ回路８２とを含む。これらの構成お
よび動作は、それぞれ、レジスタ回路３２（図３）およ
びセレクタ回路３１−１（図３）と同じである。

【００３４】以上説明したように構成されたパッド周辺
回路２０（図２）の動作を、図９および図１０を参照し
て説明する。図９は、書き込み方法（１）を採用した場
合のテスト波形を示す図である。この図において、時刻
ｔ０〜ｔ２１は、時刻を表す。ライトデータバスＷＤｉ
の波形を参照して、データ入出力パッドＤＱに与えられ
たデータＤのメモリコア（図示せず）への書き込みは、
ライトイネーブル信号／ＷＥを”Ｌ”、出力イネーブル
信号／ＯＥを”Ｈ”として、システムクロックＣＬＫを
変化させることにより実行される。このときＴｅｓｔ信
号を”Ｈ”としておくことで、データ入出力パッドＤＱ
１に与えられたデータＤは、全てのライトデータバスＷ
Ｄ１−ＷＤ１８に伝えられ、時刻ｔ０−ｔ１間に全Ｉ／
Ｏへ同一データＤが書き込まれる。

【００３５】一方、データの読み出しは、／ＷＥを”
Ｈ”、／ＯＥを”Ｌ”として、ＣＬＫを変化させること
により実行される。このとき時刻ｔ１−ｔ２間に各Ｉ／
Ｏの読み出しデータＱ１−Ｑ１８が、各リードデータバ
スＲＤ１−ＲＤ１８へ読み出される。この後、時刻ｔ２
においてテスト信号Ｃｌｏｃｋを動作させると、各リー
ドデータバスＲＤのデータは、それぞれのＩ／Ｏに付随
した、出力用テスト回路内のレジスタ出力ＳＯＲｉに取
り込まれる。次に、時刻ｔ３−ｔ４間にテスト信号Ｓｈ
ｉｆｔを”Ｌ”から”Ｈ”に変化させると、各レジス
タ）はシリアルに接続され、１８ビット長のシフトレジ
スタが構成される。さらに、時刻ｔ３以降にテスト信号
Ｃｌｏｃｋを動作させる毎に、取りこまれたデータが出
力用テスト回路２１−１（図２）方向にシフトする。そ
の結果、出力用テスト回路２１−１（図２）の出力ＳＯ
Ｒ１、すなわちデータ入出力パッドＤＱ１からは、出力
用テスト回路２１−１〜２１−１８（図２）のデータ
（図９に示すＱ１〜Ｑ１８）が順番に出力される。この
ようにして、１８個のＩ／Ｏのデータを１つのパッドか
ら出力させることができる。これを、データ入出力パッ
ドの４つのグループ（ＤＱａ〜ＤＱｄ）に対して行うこ
とにより、７２個のＩ／Ｏのデータを、４つのパッドか
ら出力させることができる。

【００３６】図１０は、書き込み方法（２）を採用した
場合の、書き込み部分のテスト波形を示す図である。読
み出し部分は図９と同様とする。書き込み方法（２）を
採用した場合は、書き込みデータＤ１８〜Ｄ１を、デー
タ入出力パッドＤＱ１にシリアルに与えつつ、テスト信
号Ｃｌｏｃｋを動作させる。具体的には、まず、時刻ｔ
０−ｔ１間でテスト信号Ｃｌｏｃｋを動作させると、時
刻ｔ１において、データ入出力パッドＤＱ１に与えられ
たデータＤ１８が、入力用テスト回路２２−１（図２）
のレジスタ出力ＳＯＷ１に取りこまれる。このデータ
は、Ｃｌｏｃｋを１７回動作させることにより、入力用
テスト回路を伝って、ＳＯＷ１８、すなわちライトデー
タバスＷＤ１８まで到達する。この間、書き込みデータ
Ｄ１７−Ｄ１を順にデータ入出力パッドＤＱ１に与えな
がらシフト動作を行うことにより、データは各Ｉ／Ｏに
付随した入力用テスト回路内のレジスタに送られ、１８
個全てのレジスタ出力ＳＯＷ１−１８にデータＤ１−Ｄ
１８がセットされる。これにより所望のデータが各ＷＤ
１−ＷＤ１８にセットされるので、その後時刻ｔ１９に
おいてメモリコアへの書き込み動作を実施する。時刻ｔ
２０以降の読み出し動作は、図９の時刻ｔ１以降と同様
である。なお、書き込み方法（１）は、書き込み方法
（２）に比較してテストを簡略化できる利点がある。し
かし、１８個のＩ／Ｏに同一データしか書き込めないた
め、テストの自由度は下がる。一方、方法（２）は、方
法（１）に比較してテストが複雑であり、テスト時間も
延びるが、各Ｉ／Ｏに任意のデータを書きこむことがで
きる。よって、テスト自体の自由度は上がる。

【００３７】実施の形態１の発明によれば、データパッ
ドが配置された辺とは異なる他の２辺に接したパッドの
みを使用してテストするので、針当ては２辺のみでよ
く、よって、複数個のチップを同時に測定することがで
きる。

【００３８】（実施の形態２）実施の形態１では、各Ｉ
／Ｏについて入力用テスト回路および出力用テスト回路
のテスト専用回路を追加しなければならないため、チッ
プには、テスト専用回路の面積相当のスペースが必須で
あった。そこで、実施の形態２では、テスト専用回路の
面積の増加を最小限に抑える構成を説明する。

【００３９】近年の半導体記憶装置、特にＢＧＡ（Ball
Grid Array）パッケージに封入される半導体記憶装置
は、そのほとんどが、ＪＴＡＧ（Joint Test Action Gr
oup）バウンダリスキャンの機能をサポートしている。
バウンダリスキャンを行うためには、ＩＣの内部にバウ
ンダリ・スキャンのための機構を設ける必要がある。す
なわち、内部のコア・ロジックと入出力ピンの境界にバ
ウンダリスキャンレジスタ（Boundary Scan Register;
ＢＳＲ）を配置し、これらを接続してシフトレジスタを
構成する必要がある。実施の形態２では、バウンダリス
キャンに用いられる回路を流用して、新たな回路の追加
を最小限にとどめる構成を説明する。なお、ＢＧＡパッ
ケージとは、実装が容易であり、実装密度の向上を実現
できるよう、端子として半田ボールピンを用いたＩＣパ
ッケージである。ＪＴＡＧとは、基板実装工程で、ボー
ドレベルやチップレベルでの機能検証が可能なテストイ
ンターフェースの標準規格である。以下では、ＪＴＡＧ
規格に基づく機能、回路は、ＪＴＡＧ機能、ＪＴＡＧ回
路等と言及する。最後に、バウンダリスキャンは、上述
したシフトレジスタを制御することにより、テスト・コ
ードの入力とこれに対する応答によりテストを実行する
ことができる。デバイスの内部と外部の境界をスキャニ
ングすることから、バウンダリスキャンと呼ばれる。

【００４０】図１１は、実施の形態２によるチップ１０
（図１）の、データ入出力パッド周辺の回路（以下、
「パッド周辺回路」という）１１０を示すブロック図で
ある。実施の形態２によるチップ１０（図１）は、ＪＴ
ＡＧ機能を含む。

【００４１】パッド周辺回路１１０の構成は、パッド周
辺回路２０（図２）の構成と非常に類似している。した
がって、ＪＴＡＧ回路を流用すれば、新たな回路の追加
を最小限にしつつ本発明を実施できる構成を得ることが
できる。

【００４２】パッド周辺回路１１０が、パッド周辺回路
２０（図２）と異なるのは、データ入出力パッドＤＱ１
を例にとると、入力バッファ２３−１とライトデータバ
スＷＤ１の間に、入力用バウンダリスキャンレジスタ１
１２−１が設けられ、出力バッファ２４−１とリードデ
ータバスＲＤ１の間に、出力用バウンダリスキャンレジ
スタ１１１−１が挿入されていることである。これは、
各データ入出力パッドＤＱについても同様である。上述
のように、隣同士のバウンダリスキャンレジスタの出力
ＳＯと入力ＳＩとはシリアルに接続され、全体でシフト
レジスタを構成している。

【００４３】図１２は、代表的なバウンダリスキャンレ
ジスタ１１１−ｎ、１１２−ｎ（ｎ：１〜１８の整数）
の構成を示すブロック図である。この構成は、入力用、
および、出力用バウンダリスキャンレジスタの双方に共
通である。図１２に示す信号ＳｈｉｆｔＤＲ，Ｃｌｏｃ
ｋＤＲ，ＵｐｄａｔｅＤＲ，Ｍｏｄｅは、ＪＴＡＧ回路
で発生される信号である。また、入力ＰＩ／出力はＰＯ
はそれぞれ、入力用バウンダリスキャンレジスタ１１１
−ｎでは、入力バッファからの信号／ライトデータバス
ＷＤ、出力用バウンダリスキャンレジスタ１１２−ｎで
はリードデータバスＲＤ／出力バッファへの信号とな
る。ＳＩはシリアル入力、ＳＯはシリアル出力である。

【００４４】図１３は、実施の形態２による、別のパッ
ド周辺回路１３０の構成を示すブロック図である。パッ
ド周辺回路１３０では、データ入出力パッドＤＱ１に針
当てを行い、バウンダリスキャンレジスタのスキャン方
向は、データ入出力パッドＤＱ１からＤＱ１８への方向
とする。なお、スキャン方向が逆の場合や、データ入出
力パッドＤＱ１パッド以外を針当てに使用する場合も、
原則として図１３に示す構成を利用できる。

【００４５】パッド周辺回路１３０では、データ入出力
パッドＤＱ１８がシフトレジスタの最終段になるため、
データ入出力パッドＤＱ１８の出力用バウンダリスキャ
ンレジスタ１３１−１８のシリアル出力ＳＯＲ１８は、
データ入出力パッドＤＱ１の出力用バウンダリスキャン
レジスタ１３１−１に入力される。留意すべきは、針当
てされるデータ入出力パッドＤＱ１のレジスタ１３１−
１、１３２−１の構成は、図１２に示すバウンダリスキ
ャンレジスタの構成とは異なることである。図１４は、
出力用バウンダリスキャンレジスタ１３１−１の構成を
示すブロック図である。また、図１５は、入力用バウン
ダリスキャンレジスタ１３２−１の構成を示すブロック
図である。図１４および１５において、テストモード信
号Ｔｅｓｔはテストモード実行時に”Ｈ”となるテスト
信号である。

【００４６】以上説明したように構成されたパッド周辺
回路１３０（図１３）の動作を、図１６および図１７を
参照して説明する。以下では、書き込み時にデータ入出
力パッドＤＱ１から入力されたデータを、全てのＩ／Ｏ
に同時に書き込む場合は、実施の形態１と同様の構成を
採用できる。よって、ここではデータ入出力パッドＤＱ
１よりシリアルに書き込みデータを入力し、ライトデー
タバスＷＤ１−ＷＤ１８に独立にデータを与える方法を
説明する。

【００４７】図１６は、書き込み時のテスト波形を示す
図である。図１６において、信号ＴＣＫはＪＴＡＧのテ
ストクロック、信号ＴＭＳはＪＴＡＧのテストモード制
御信号である。これらの入力信号に応じて、ＪＴＡＧで
採用されているＴＡＰ−ｓｔａｔｅが変化する。ＴＡＰ
−ｓｔａｔｅの状態に応じて、ＪＴＡＧのテストモード
制御信号ＣｌｏｃｋＤＲ，ＳｈｉｆｔＤＲ，Ｕｐｄａｔ
ｅＤＲが発生される。信号Ｍｏｄｅは、ＪＴＡＧの命令
（インストラクション）に基づいて決定される信号であ
る。本実施の形態におけるテストモード時は、信号Ｍｏ
ｄｅは”Ｈ”となるように設定する。

【００４８】初期状態では、ＴＡＰ−ｓｔａｔｅは、テ
ストモードで、かつ、アイドリングであることを示す、
Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅである。ＴＡＰ−ｓｔａｔ
ｅは、信号ＴＭＳの入力にしたがって、時刻ｔ１でＳｅ
ｌｅｃｔＤＲ、時刻ｔ２でＣａｐｕｒｅＤＲ状態に変化
する。ＣａｐｔｕｒｅＤＲの時刻ｔ２−ｔ３では、信号
ＣｌｏｃｋＤＲが動作し、時刻ｔ３では、入力用バウン
ダリスキャンレジスタ１３２−１（図１３）のシフトレ
ジスタ出力ＳＯ１Ｗに、このときのＤＱ１パッドへの入
力信号Ｄ１８が取り込まれる。時刻ｔ３においてＴＡＰ
−ｓｔａｔｅをＳｈｉｆｔＤＲとすると、時刻ｔ３−ｔ
４間にＳｈｉｆｔＤＲが”Ｈ”となり、バウンダリスキ
ャンレジスタ間のシフト動作が可能になる。同時に、信
号ＣｌｏｃｋＤＲが動作し、時刻ｔ４において次のデー
タ取り込みと、シフト動作が実行される。

【００４９】各入力用バウンダリスキャンレジスタの間
には、出力用バウンダリスキャンレジスタが存在する。
よって、データ入出力パッドＤＱ１には、ダミーデータ
としてＤ１８を与える。この後、ＴＡＰ−ｓｔａｔｅは
ＳｈｉｆｔＤＲのまま、信号ＴＣＫの２クロック毎に、
データ入出力パッドＤＱ１にデータＤ１７，Ｄ１６，
…，Ｄ１を与えることにより、データを入力しつつデー
タを順にシフトさせることができる。

【００５０】時刻ｔ３７において、最初の入力データＤ
１８が、入力用バウンダリスキャンレジスタ１１２−１
８の出力ＳＯ１８Ｗに到達すると、ＴＡＰ−ｓｔａｔｅ
をＥｘｉｔ１ＤＲに変化させる。このとき時刻ｔ３７−
ｔ３８間にＳｈｉｆｔＤＲが”Ｌ”となり、シフト動作
を完了する。時刻ｔ３８では、ＴＡＰ−ｓｔａｔｅをＵ
ｐｄａｔｅＤＲに変化させ、時刻ｔ３８−ｔ３９におい
てＵｐｄａｔｅＤＲ信号が動作することで、各入力用バ
ウンダリスキャンレジスタのシフトレジスタ出力ＳＯＲ
ｉに蓄えられていたデータＤｉがパラレルレジスタ出力
ＰＯＲｉに書き込まれる。パラレルレジスタの出力ＰＯ
Ｒｉは各ライトデータバスＷＤｉに接続されているた
め、ライトデータバスＷＤｉにデータＤｉが与えられ
る。この状態で、ライトイネーブル信号／ＷＥを”Ｌ”
として、時刻ｔ４０においてシステムクロックＣＬＫを
動作させると、メモリコアへの書き込みが実行される。
なお、出力イネーブル信号は図１６には示していない
が、書き込み動作中は”Ｈ”として出力をディスエーブ
ルにする必要がある。

【００５１】図１７は、読み出し時のテスト波形を示す
図である。時刻ｔ０においてライトイネーブル信号／Ｗ
Ｅが”Ｈ”の状態で、システムクロックＣＬＫを動作さ
せる。すると、メモリコアの読み出し動作が開始され、
各Ｉ／ＯのリードデータバスＲＤｉに読み出しデータＱ
ｉが出力される。この状態で信号ＴＣＫおよびＴＭＳを
入力し、ＴＡＰ−ｓｔａｔｅを初期状態Ｒｕｎ−Ｔｅｓ
ｔ／Ｉｄｌｅから、時刻ｔ２においてＳｅｌｅｃｔＤＲ
に変化させ、時刻ｔ３においてＣａｐｔｕｒｅＤＲに変
化させる。ＣａｐｔｕｒｅＤＲに変化させたとき、信号
ＣｌｏｃｋＤＲが動作することにより、リードデータバ
スＲＤｉのデータＱｉが、出力用バウンダリスキャンレ
ジスタのシフトレジスタ出力ＳＯＲｉに取り込まれる。
このとき、出力用バウンダリスキャンレジスタ１３１−
１８のシフトレジスタ出力ＳＯＲ１８は、出力用バウン
ダリスキャンレジスタ１３１−１に入力されている。信
号Ｔｅｓｔが”Ｈ”であるから、時刻ｔ４においてデー
タ入出力パッドＤＱ１へデータＳＯＲ１８のデータ、す
なわちＱ１８が出力される。

【００５２】この後、時刻ｔ４においてＴＡＰ−ｓｔａ
ｔｅをＳｈｉｆｔＤＲに変化させると、時刻ｔ４−ｔ５
間でＳｈｉｆｔＤＲが”Ｈ”となり、バウンダリスキャ
ンレジスタのシフト動作が可能になる。さらに、Ｓｈｉ
ｆｔＤＲの状態で信号ＴＣＫを動作させると、取り込ま
れたデータＱｉがシフトされて、出力用バウンダリスキ
ャンレジスタ１３１−１８および出力用バウンダリスキ
ャンレジスタ１３１−１を介して、データ入出力パッド
ＤＱ１から出力される。時刻ｔ５では、Ｉ／Ｏ１７の入
力用バウンダリスキャンレジスタのデータが、データ入
出力パッドＤＱ１に出力されるため、不定データとなる
が、時刻ｔ６においてはＩ／Ｏ１７の出力用バウンダリ
スキャンレジスタのデータ、すなわちＱ１７が出力され
る。この後、ＴＣＫの２サイクル毎にＱ１６，Ｑ１５，
…，Ｑ１と順にデータ入出力パッドＤＱ１に出力され
る。全ての読み出しデータＱ１８〜Ｑ１が出力された
後、ＴＡＰ−ｓｔａｔｅを、順に、Ｅｘｉｔ１ＤＲ、Ｕ
ｐｄａｔｅＤＲ、Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅと変化さ
せ、初期状態に戻す。なお、図１７には示していない
が、出力イネーブル信号はリード動作中は”Ｌ”として
出力をイネーブル状態にしておく必要がある。後はこれ
らの繰り返しにより読み出し／書き込みを実行できる。

【００５３】（実施の形態３）実施の形態２では、入力
用バウンダリスキャンレジスタと出力用バウンダリスキ
ャンレジスタとが別個に設けられた構成を説明した（図
１１）。当該構成によれば、シフトレジスタのビット長
が長くなるため、必要なデータをスキャンする回数が多
くなってしまう。

【００５４】そこで、実施の形態３では、入力用と出力
用のバウンダリスキャンレジスタを１つにした構成を説
明する。図１８は、入出力兼用のバウンダリスキャンレ
ジスタ１８１−ｎ（ｎ：１〜１８の整数）を備えたパッ
ド周辺回路１８０の構成を示すブロック図である。入出
力兼用バウンダリスキャンレジスタ１８１−ｎの機能お
よび動作は、読み出しテスト時には、出力用バウンダリ
スキャンレジスタ１１１−ｎ（図１１）と同じであり、
書き込みテスト時には、入力用バウンダリスキャンレジ
スタ１１２−ｎ（図１１）と同じである。

【００５５】ここで、入出力兼用バウンダリスキャンレ
ジスタ１８１−ｎは、例えば、図１９に示す簡略な構成
を採用することができる。この構成は、ＪＴＡＧ規格に
おいて、バウンダリスキャンレジスタからライトデータ
バスＷＤ方向、すなわち内部方向にデータを送る機能で
あるＩＮＴＥＳＴ機能を必要としない場合に採用でき
る。この構成を採用することにより、必要な素子数の観
点からも、実装面積の観点からも、より効率よく本発明
の機能を追加できる。

【００５６】パッド周辺回路１３０についても、入出力
兼用バウンダリスキャンレジスタを利用できる。図２０
は、入出力兼用のバウンダリスキャンレジスタを備えた
パッド周辺回路２００の構成を示すブロック図である。
パッド周辺回路２００は、入出力兼用バウンダリスキャ
ンレジスタ２０１と、入出力兼用バウンダリスキャンレ
ジスタ１８１−ｎ（ｎ：２〜１８の整数）とを備える。
入出力兼用バウンダリスキャンレジスタの具体的な構成
は、原則として、図１９に示すバウンダリスキャンレジ
スタと同じである。しかし、針当てされるデータ入出力
パッドＤＱ１に対応するレジスタは、例えば、図２１に
示す回路に置き換える必要がある。図２１は、入出力兼
用バウンダリスキャンレジスタ２０１の構成を示すブロ
ック図である。ここで、テスト信号ＴｅｓｔＷはテスト
モードの書き込み動作時に”Ｈ”となり、テスト信号Ｔ
ｅｓｔＲは、テストモードの読み出し動作時に”Ｈ”と
なる。

【００５７】次に、以上説明したように構成されたパッ
ド周辺回路２００（図２０）の動作を、図２２および図
２３を参照して説明する。図２２は、書き込み時のテス
ト波形を示す図である。書き込み動作時は、まず信号Ｔ
ｅｓｔＷを”Ｈ”、信号ＴｅｓｔＲを”Ｌ”とし、さら
に信号Ｍｏｄｅを”Ｈ”とする。図２１に示す各外部信
号（信号ＣｌｏｃｋＤＲ、信号ＳｈｉｆｔＤＲ、信号Ｕ
ｐｄａｔｅＤＲ等）は、図２２に示す通りのタイミング
で入力される。

【００５８】データ入出力パッドＤＱ１に与えられた書
き込み信号は、信号ＴｅｓｔＷが”Ｈ”のため、信号Ｓ
ｈｉｆｔＤＲのレベルに関係なく、入出力兼用バウンダ
リスキャンレジスタ２０１（図２０）に入力される。よ
って、信号ＣｌｏｃｋＤＲが動作するたびに、データが
シフトされる。図２２の波形は、原則として、実施の形
態２で参照して説明した図１６と同様であるが、データ
のシフト時に余分なダミーサイクルを挟む必要がないた
め、シフト時間を短くすることができる。また、信号Ｍ
ｏｄｅが”Ｈ”であるため、状態がＵｐｄａｔｅＤＲの
ときには、データＤｉは一旦各Ｉ／Ｏの出力バッファに
与えられる。しかし、データＤｉは、各データ入出力パ
ッドＤＱに出力され、そのままライトデータバスＷＤに
伝えられるので、所望のデータを書き込むことができ
る。

【００５９】一方、図２３は、読み出し時のテスト波形
を示す図である。読み出し動作時は、信号ＴｅｓｔＲ
を”Ｈ”、信号ＴｅｓｔＷを”Ｌ”として、信号Ｍｏｄ
ｅを”Ｌ”とする。各外部信号（信号ＣｌｏｃｋＤＲ、
信号ＳｈｉｆｔＤＲ、信号ＵｐｄａｔｅＤＲ等）は、図
２３に示す通りのタイミングで入力される。各リードデ
ータバスに読み出されたデータは、信号Ｍｏｄｅが”
Ｌ”であるため一旦各パッドに出力されるが、これがそ
のまま入力バッファから各バウンダリスキャンレジスタ
のパラレル入力ＰＩに伝わる。よって、状態がＣａｐｔ
ｕｒｅＤＲのときに出力データをシフトレジスタに取り
込むことができる。なお、データ入出力パッドＤＱ１の
み、シリアルデータを出力するために使用する。よっ
て、データ入出力パッドＤＱ１を通じて出力データを取
り込むことができない。このため、信号ＴｅｓｔＲが”
Ｈ”の時は、データバス出力を直接シフトレジスタに取
り込めるようにしている。また、入出力兼用バウンダリ
スキャンレジスタ２０１（図２０）には、入出力兼用バ
ウンダリスキャンレジスタ１８１−１８（図２０）のシ
リアル出力ＳＯ１８が入力されている。パッド周辺回路
２００（図２０）では、信号Ｍｏｄｅが”Ｌ”の時で
も、信号ＴｅｓｔＲが”Ｈ”であれば、ＳＯ１８がデー
タ入出力パッドＤＱ１に出力される。

【００６０】図２３の波形は、原則として、実施の形態
２で参照して説明した図１７と同様であるが、図２３に
示す波形についても、シリアル出力中に不要なデータが
挟まれないため、短いシフト時間で全てのデータを読み
出すことができる。なお、ここでは針当てするパッドを
データ入出力パッドＤＱ１とした。しかし、針当てする
パッドは、どのパッドであってもよい。例えば、図２４
は、データ入出力パッドＤＱ２を針あてパッドにした場
合のパッド周辺回路２４０の構成を示すブロック図であ
る。留意すべきは、針当てするデータ入出力パッドＤＱ
２に対応するバウンダリスキャンレジスタ２４１−２
と、スキャン方向の先頭のバウンダリスキャンレジスタ
２４１−１の構成を一部変更する必要があることであ
る。図２５は、バウンダリスキャンレジスタ２４１−２
の構成の例を示すブロック図であり、図２６は、バウン
ダリスキャンレジスタ２４１−１の構成の例を示すブロ
ック図である。以上のように変更を加えることにより、
パッド周辺回路２００（図２０）と同様の動作をさせる
ことが可能である。

【００６１】これまでに説明した実施の形態１〜３によ
れば、特定の１つのデータ入出力パッドのみに針当てを
行い、そのパッドから、他の複数のパッドのデータを入
出力させてウェハテストを行うことができる。ここで、
ウェハテスト時の針当てを、ＤＱパッド以外のパッド
（パッドＰ）の存在する２辺のみに限定することによ
り、パッドの間隔を従来よりも狭くすることができる。

【００６２】図２７は、パッドの間隔を狭くした半導体
記憶装置のチップ２７０の上面図である。一般に、ウェ
ハテストの制約に基づくパッド配置の条件は、アセンブ
リの制約に基づく条件よりも厳しい。すなわち、ウェハ
テストの制約によって、パッドの間隔を広くしなければ
ならない。具体的には、ウェハテストの際には、パッド
の間隔は約１２５μｍ必要である。一方、アセンブリの
際には、パッドの間隔は約１００μｍ必要である。これ
は、ウェハテストのために、パッドの間隔を約２５μｍ
だけ大きくしなければならないことを意味する。

【００６３】よって、ウェハテスト時に、データ入出力
パッドＤＱを集めた２辺の端部を除くパッドに針当てし
ないという条件を課せば、図２７に示すように、データ
入出力パッドＤＱを集めた２辺上のパッド間隔を約１０
０μｍにすることができる。これにより、１パッドあた
り、約２５μｍだけ狭くすることができるので、パッド
領域の長さも短くできる。アドレス／コントロールパッ
ドＰの間隔は、テスト時にも制御信号を与える必要があ
ることから、従来のとおり約１２５μｍである。よっ
て、データ入出力パッドＤＱの間隔は、アドレス／コン
トロールパッドＰの間隔よりも狭い。データ入出力パッ
ドＤＱの間隔を狭くできるので、チップサイズが縮小で
きる。

【００６４】（実施の形態４）実施の形態１では、図５
および図６を参照して、１８のパッドに同一のデータを
パラレルに与え、Ｉ／Ｏにパラレルに書き込む方法を説
明した。パラレルにデータを書き込み、その後、シリア
ルにデータを読み出すテストモードの場合、全てのビッ
トが同一の値に書き込まれ、読出しも同一のデータが連
続して読み出されることになる。同一のデータが連続し
て読み出されている場合、内部が正常にシリアル読み出
しのテスト状態にあるのか、シリアル読み出しのテスト
状態になっておらず単に同一ビットのデータを読み出し
ているのかが外部から判断できない。

【００６５】そこで、実施の形態４では、パラレルにデ
ータを書き込み、シリアルにデータを読み出すテストモ
ードの動作が正常に行われていることを、チップ外部か
ら確認できる構成および方法を説明する。実施の形態４
の構成を、実施の形態１〜３の構成にさらに組み込むこ
とにより、より改良された半導体記憶装置のチップを提
供できる。

【００６６】図２８は、実施の形態４による制御回路１
４の構成を示すブロック図である。制御回路１４は、ロ
ーレベルまたはハイレベルの制御信号（制御電圧）が印
加される制御パッドＰ１と接続され、制御電圧がローレ
ベルのときに、チップ１０（図１）を活性化する。より
具体的に説明すると、制御回路１４は、内部回路１２
と、入力保護回路１３と、微小電流発生回路１５と、電
源１６とを有する。内部回路１２と、入力保護回路１３
とは、制御回路には一般的に備えられた構成要素であ
る。まず入力保護回路１３は、制御パッドＰ１に印加さ
れる制御電圧が大きすぎる場合に、内部回路１２等を保
護する。内部回路１２は、制御パッドＰ１に印加された
制御電圧がローレベルのときに活性化され、チップ１０
（図１）の動作を開始する。なお、制御パッドＰ１に印
加される電圧に応じて、チップ１０（図１）が活性化さ
れるか否かが選択することから、制御パッドＰ１は、チ
ップセレクト端子（ＣＳ）とも称される。

【００６７】実施の形態４の制御回路１４の特徴は、テ
ストモード時にハイレベルになるＴＥＳＴ信号１１を検
出する構成、すなわち微小電流発生回路１５および電源
１６を追加したことである。ＴＥＳＴ信号１１は、例え
ば、図２に示されたＴＥＳＴ信号と同じである。テスト
モード時にハイレベルになるＴＥＳＴ信号１１が印加さ
れているか否か検出することができれば、チップ１０
（図１）の内部が、テスト状態にあることを確認でき
る。

【００６８】微小電流発生回路１５は、ＰＭＯＳトラン
ジスタであり、ゲートにインバータを接続することによ
り、ＴＥＳＴ信号１１がハイレベルの時にオン動作し、
オン電流を流す。オン電流は十分小さく、ノード１７、
入力保護回路１３を介して、制御パッドＰ１において検
出される。電源１６は、電力を供給しており、微小電流
発生回路１５のオン動作時には、上述したように十分小
さいオン電流を流す。オン電流を微小とする理由は以下
のとおりである。ＴＥＳＴ信号１１の有無を検出する際
には、チップ１０（図１）が活性化されていることが前
提となる。よって、ノード１７および内部回路１２に
は、ローレベルの制御電圧が印加されていることが必要
である。しかしオン電流が大きければ、ノード１７にハ
イレベルの電圧が印加されてしまい、内部回路１２にロ
ーレベルの制御電圧が印加できない。以上から、オン電
流は微小でなければならない。

【００６９】以下、制御回路１４の動作を説明する。チ
ップ１０（図１）の内部がテストモードになったとき、
ＴＥＳＴ信号１１がハイレベルになり、微小電流発生回
路１５がＯＮになる。入力端子１４にローレベル信号が
印加され、チップが活性化されている場合には、電源１
６から微小電流発生回路１５、ノード１７、および、入
力保護回路１３を介して制御パッドＰ１に微小電流が流
れる。テストモードになっていない場合、すなわち、Ｔ
ＥＳＴ信号１１がローレベルの場合、微小電流発生回路
１５はオフのままなので、微小電流発生回路１５には電
流は流れない。よって、電流を検出する測定装置を制御
パッドＰ１に接続して、制御パッドＰ１から微小電流を
検出することにより、ＴＥＳＴ信号１１の印加の有無を
判断でき、よって、テストモード動作に入っているか否
かをチップ外部から検出できる。

【００７０】微小電流発生回路１５で生じる電圧降下
は、十分小さくする必要がある。そのためには、オン電
流をより小さくすることが有効である。例えば、微小電
流発生回路１５をなす図２８のＰＭＯＳトランジスタの
チャネル幅を小さくする、または、チャネル長を大きく
する等により、オン電流をより小さくできる。また、抵
抗を大きくしてオン電流が流れにくくしてもよい。図２
９は、微小電流発生回路１５の別の構成を示すブロック
図である。ここでは、２つのＰＭＯＳトランジスタ１５
−１および１５−２が直列に接続されている。他の構成
は、図２８に示す制御回路１４と同じである。このよう
に構成すると、抵抗が大きくなって電流は流れにくくな
り、微小電流発生回路１５で生じる電圧降下が小さくな
る。

【００７１】本実施の形態では、制御パッドＰ１にロー
レベルの制御電圧が印加されたときに、チップ１０（図
１）が活性化され、その状態においてＴＥＳＴ信号１１
の有無を検出する例を説明した。しかし、いうまでもな
く、制御パッドＰ１にハイレベルの制御電圧が印加され
たときに、チップ１０（図１）が活性化されるとしても
よい。

【００７２】図３０は、ハイレベルの制御電圧により活
性化される制御回路１４に微小電流発生回路１５’を設
けた場合の構成を示すブロック図である。図２８に示す
制御回路１４では、微小電流発生回路１５としてのＰＭ
ＯＳトランジスタは、ソースは電源１６に、ドレインは
ノード１７に接続されていた。一方、図３０では、微小
電流発生回路１５’は、ＮＭＯＳトランジスタであり、
ソースはノード１７に、ドレインは接地されている。こ
こでは、ＴＥＳＴ信号１１がハイレベルの場合に、微小
電流発生回路１５はオンして、十分小さいオン電流が流
れる。

【００７３】図３０の制御回路１４の動作を説明する。
チップ１０（図１）の内部がテストモードになったと
き、ＴＥＳＴ信号１１がハイレベルになり、微小電流発
生回路１５がＯＮになる。このとき、制御パッドＰ１に
ハイレベルの制御電圧が印加されており、チップ１０
（図１）が活性化状態であれば、制御パッドＰ１から微
小電流発生回路１５’を介して基準電源に微小電流が流
れる。ＴＥＳＴ信号１１がローレベルでテストモードに
なっていない場合、微小電流発生回路１５’はオフされ
たままなので、制御パッドＰ１にハイレベルの制御電圧
が印加された状態であっても電流は流れない。よって、
電流を検出可能な測定装置を制御パッドＰ１に接続し
て、測定装置から制御パッドＰ１へ流入する微小電流を
検出することにより、ＴＥＳＴ信号１１の印加の有無を
判断でき、よって、テストモード動作に入っているか否
かをチップ外部から検出できる。

【００７４】（実施の形態５）実施の形態４では、制御
パッドＰ１（図２８）の微小電流を検出することで、Ｔ
ＥＳＴ信号の有無、および、テストモード動作に入って
いるか否かの検出を行うとした。実施の形態５では、こ
れに加えてさらに、データをシリアルに転送する際に、
データを逐次シフトさせるためのクロック信号が正常に
発生しているか否かを外部から検出できる構成を説明す
る。

【００７５】図３１は、実施の形態５による制御回路１
４の構成を示すブロック図である。この制御回路１４で
は、ＴＥＳＴ信号１１のみならず、さらに、シリアル転
送時にデータを逐次シフトしていくためのクロック信号
（ＣＬＯＣＫ信号）１９を検出する。内部回路１２−１
は、内部回路１２（図２８）と同じ機能を有し、制御パ
ッドＰ１にローレベル信号の制御電圧が印加された場合
に活性化される。内部回路１２−２は、制御パッドＰ２
にハイレベル信号の制御電圧が印加された場合に活性化
される。入力保護回路１３−１および１３−２は、入力
保護回路１３（図２８）と同じ機能を有し、内部回路１
２−１および１２−２に印加される電圧の大きさを制限
し、内部回路１２−１および１２−２を保護する。

【００７６】微小電流発生回路Ｍ１およびＭ２は、それ
ぞれ、制御パッドＰ１およびＰ２に対して微小電流を発
生するＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タである。微小電流発生回路Ｍ１のゲートには、ＴＥＳ
Ｔ信号１１とＣＬＯＣＫ信号１９のＮＡＮＤ演算の結果
が入力されている。微小電流発生回路Ｍ２のゲートに
は、ＴＥＳＴ信号１１と、反転されたＣＬＯＣＫ信号１
９のＡＮＤ演算の結果が入力されている。

【００７７】以下、図３２を参照して、制御回路１４の
動作を説明する。図３２は、ＴＥＳＴ信号１１および反
転されたＣＬＯＣＫ信号１９と、微小電流発生回路Ｍ１
およびＭ２の動作との関係を示す真理値表である。

【００７８】図３２の（ａ）に示すように、テストモー
ドではないとき、すなわち、ＴＥＳＴ信号１１（図３
１）がローレベル（Ｌ）のとき、微小電流発生回路Ｍ１
およびＭ２はオフされている。これは、ＣＬＯＣＫ信号
１９（図３１）の状態にかかわらず常に成り立つ。よっ
て、制御パッドＰ１およびＰ２では、微小電流は検出さ
れない。

【００７９】テストモードに入った場合には、ＴＥＳＴ
信号１１（図３１）がハイレベル（Ｌ）になる。このと
き、ＣＬＯＣＫ信号１９（図３１）がローレベルであれ
ば、図３２の（ｂ）に示すように、微小電流発生回路Ｍ
２のみがオンされる。微小電流発生回路Ｍ１はオフされ
たままである。よって、制御パッドＰ２においてのみ微
小電流が検出される。一方、ＣＬＯＣＫ信号１９（図３
１）もハイレベルであれば、図３２の（ｃ）に示すよう
に、微小電流発生回路Ｍ１のみＯＮされ、微小電流発生
回路Ｍ２はオフされたままである。よって、制御パッド
Ｐ１においてのみ微小電流が検出される。

【００８０】上述の説明から理解されるとおり、制御パ
ッドＰ１のみから微小電流が検出された場合には、ＴＥ
ＳＴ信号１１（図３１）およびＣＬＯＣＫ信号１９（図
３１）の両方がハイレベルであり、正確に印加されてい
ることを意味する。また、制御パッドＰ２のみから微小
電流が検出された場合には、ＴＥＳＴ信号１１（図３
１）のみがハイレベルであり、ＣＬＯＣＫ信号１９（図
３１）はローレベルである。よって、この場合は、ＴＥ
ＳＴ信号１１（図３１）のみが正確に印加され、ＣＬＯ
ＣＫ信号１９（図３１）は印加されていないことを意味
する。制御パッドＰ１およびＰ２から、微小電流が検出
されない場合には、ＴＥＳＴ信号１１（図３１）が印加
されていないことを意味する。よって、電流を検出する
ために外部に設けられた測定装置により、テストモード
信号の状態とテストモード時のクロック信号の状態を外
部から判断できる。

【００８１】（実施の形態６）実施の形態５では、複数
の端子（制御パッドＰ１およびＰ２）を利用してテスト
モード信号およびクロック信号の動作を確認できる構成
を説明した。実施の形態６では、単一の制御パッドを利
用して、それらを確認できる構成を説明する。

【００８２】図３３は、実施の形態６による制御回路１
４の構成を示すブロック図である。本実施の形態におけ
る制御回路１４は、図２８の制御回路にＤフリップフロ
ップ３３を追加して、ＴＥＳＴ信号１１およびＣＬＯＣ
Ｋ信号１９の状態を確認できるようにしている。微小電
流発生回路Ｍ３のゲートには、Ｄフリップフロップ３３
のＱ出力と、ＴＥＳＴ信号１１（図３１）とのＮＡＮＤ
演算の結果が入力されている。ＮＡＮＤ演算の結果は、
Ｄフリップフロップ３３のＤ端子への入力としてフィー
ドバックされている。他の構成は図２８の制御回路と同
じであるので、その説明は省略する。

【００８３】以下、制御回路１４に追加された新たな構
成を説明する。制御回路１４は、セット端子付のＤフリ
ップフロップ３３を備えている。Ｄフリップフロップ３
３は、データ（Ｄ）端子およびクロック（Ｃ）端子を有
し、Ｃ端子の有為なエッジ（本実施の形態では立ち上が
りエッジ）において入力されているＤ端子のデータの値
を状態として取り込み、クロック入力に有為な次のエッ
ジを受け取るまで、その状態を保持する回路である。Ｄ
端子の値が変化しても、次のクロックの立ち上りまでは
出力Ｑは変化しない。次のエッジを受け取ると、Ｄ端子
の値が出力Ｑに現れる。図３４は、Ｄフリップフロップ
３３の具体的な構成を示すブロック図である。このよう
なＤフリップフロップ３３の構成は周知であるため、具
体的な説明は省略する。図３５は、Ｄフリップフロップ
３３の入力および出力の関係を示す真理値表である。Ｑ
端子の欄の記号「−」は、前の状態から変化しないこと
を表す。Ｄフリップフロップ３３（図３４）の動作を説
明すると、セット端子（／Ｓ）およびクロック端子Ｃが
ローレベルＬのとき、Ｑ端子はハイレベルＨに変化す
る。一方、セット端子（／Ｓ）がハイレベルＨのとき、
クロック端子Ｃのローレベルからハイレベルへの立ち上
がりにおいて、データ端子Ｄの値に変化し、それ以外で
はＱ端子は変化しない。

【００８４】次に、上述のＤフリップフロップ３３を含
む制御回路１４の動作を説明する。図３６は、制御回路
１４（図３３）の動作を示すタイミングチャートであ
る。ＴＥＳＴ信号とＣＬＯＣＫ信号の状態に応じて、制
御回路１４内の各種信号が変化していることが理解され
る。テストモードでない場合には、（ａ）のタイミング
に示すように、ＴＥＳＴ信号およびＣＬＯＣＫ信号はい
ずれもローレベルである。よって、ＮＡＮＤ演算の結
果、微小電流発生回路Ｍ３のゲートはハイレベルになる
ので、微小電流発生回路Ｍ３はオフされている。すなわ
ち、制御パッドＰ１において、微小電流は検出されな
い。

【００８５】テストモードに入った場合には、ＴＥＳＴ
信号がハイレベルになる。（ｂ）のタイミングに示すよ
うに、セット（Ｓ）端子にハイレベルのＴＥＳＴ信号が
入力されると、Ｑ端子出力は同じくハイレベルであるか
ら、ＮＡＮＤ演算の結果はローレベルになる。よって、
微小電流発生回路Ｍ３はオンされる。つまり、このタイ
ミングで制御パッドＰ１において微小電流が検知されれ
ば、テストモードに入ったことが判断できる。次に、
（ｃ）のタイミングに示すように、ハイレベルのＣＬＯ
ＣＫ信号を入力することにより、微小電流発生回路Ｍ３
はオフする。よって、制御パッドＰ１では微小電流が検
出されなくなる。このタイミングで制御パッドＰ１にお
いて微小電流が検出されなくなれば、ＣＬＯＣＫ信号の
パルスが正常に発生したと判断できる。

【００８６】次に、ＣＬＯＣＫ信号を再度入力すること
で、タイミングは（ｄ）の状態へ移る。このタイミング
では、微小電流発生回路Ｍ３はＯＮする。つまり、ここ
で再び微小電流が検知されれば、ＣＬＯＣＫ信号のパル
スが正常に発生したことが判断できる。以下、クロック
信号４１を入力する毎に、（ｃ）および（ｄ）の状態を
繰り返し、入力毎に微小電流の検知可否を判定すること
により、ＣＬＯＣＫ信号が正常に発生しているか否かを
チップ外部から確認できる。

【００８７】以上、実施の形態４〜６に説明した発明に
より、並列にデータを書き込み、直列にデータを読み出
すテストモードを備えた半導体記憶装置において、テス
トモード状態での動作が正しく行われているか否かをチ
ップ外部から確認できる。また、実施の形態４〜６は、
実施の形態１〜３に適用できるとして説明した。しか
し、上述したＴＥＳＴ信号やＣＬＯＣＫ信号を利用して
チップテストを行うチップであれば、実施の形態４〜６
の構成を用いてＴＥＳＴ信号の有無、および／または、
ＣＬＯＣＫ信号の有無を検出できる。

【００８８】なお、実施の形態４〜６を通して、チップ
１０（図１）の入力端子として、制御パッド（チップセ
レクト端子）を挙げた。しかし、微小電流を検出するた
めの電位を入力しても回路動作の上で支障を生じなけれ
ば、他の入力端子を用いてもよい。

【００８９】

【発明の効果】本発明によれば、複数のデータパッドの
うちの特定のデータパッドを利用して、複数のデータパ
ッドに与えるべきデータを入力するので、テストの針当
てを行う辺が２辺のみになり、針当てするパッドの数は
大幅に減少される。よって、半導体記憶装置を複数個同
時にウェハテストでき、かつ、どのＩ／Ｏが不良かを特
定できる。さらに記憶素子に記憶されたデータは、対応
するテスト回路のレジスタ回路に読み出され、シリアル
に接続された複数のテスト回路のレジスタ回路を介し
て、特定のデータパッドから出力される。これによりテ
ストの針当てを行う辺が２辺のみになり、針当てするパ
ッドの数は大幅に減少される。よって、半導体記憶装置
を複数個同時にウェハテストでき、かつ、どのＩ／Ｏが
不良かを特定できる。

【００９０】複数のデータパッドに与えるべきデータ
は、特定のデータパッドからシリアルに入力される。シ
リアルに入力することにより、不良発生時のＩ／Ｏを特
定できるので、冗長救済の自由度を上げることができ
る。

【００９１】また、本発明によれば、読み出しテストに
用いられる特定のデータパッドは、複数のデータパッド
のうち、データパッドが配置された辺とは異なる他の２
辺のいずれかに接するデータパッドである。これによ
り、半導体記憶装置の隅に設けられたデータパッドを利
用してウェハテストできるので、テストの針当てが容易
になる。

【００９２】複数のデータパッドに与えるべきデータ
は、特定のデータパッドからパラレルに入力される。パ
ラレルに入力しても、不良発生時のＩ／Ｏを特定できる
ので、冗長救済の自由度を上げることができる。

【００９３】テスト時には、記憶素子に記憶されたデー
タは、シリアルに特定のデータパッドから出力される。
シリアルに出力することにより、不良発生時のＩ／Ｏを
特定できるので、冗長救済の自由度を上げることができ
る。

【００９４】また、本発明によれば、書き込みテストに
用いられる特定のデータパッドは、複数のデータパッド
のうち、データパッドが配置された辺とは異なる他の２
辺のいずれかに接するデータパッドである。これによ
り、半導体記憶装置の隅に設けられたデータパッドを利
用してウェハテストできるので、テストの針当てが容易
になる。

【００９５】本発明によれば、テスト回路は、ＪＴＡＧ
バウンダリスキャンレジスタ回路である。半導体記憶装
置に元来設けられていたＪＴＡＧバウンダリスキャンレ
ジスタ回路を利用して、テストを行うことができるの
で、本発明の実施に必要な構成要素に起因する面積増加
を最小限に抑えることができる。

【００９６】ＪＴＡＧバウンダリスキャンレジスタ回路
は、特定のデータパッドに出力された、記憶素子からの
データを取り込み、または、セットされた書き込みデー
タを特定のデータパッドに出力した後に、記憶素子に与
える。

【００９７】複数のデータパッドの間隔は、複数の制御
パッドの間隔よりも狭い。これにより、半導体記憶装置
のチップサイズが縮小できる。

【００９８】本発明による半導体記憶装置の電流発生回
路は、テスト信号がテストモードレベルの場合に、電源
から供給された電流を１つの制御パッドに送る。よっ
て、この電流を検出することにより、半導体記憶装置外
部からであっても、テスト信号に基づくテストモードの
動作が正常に行われていることを確認できる。

【００９９】また、レジスタ回路は、クロック信号に基
づいて、対応する記憶素子に記憶されたデータの読み出
し等を行う。電流発生回路は、テスト信号がテストモー
ドレベルの場合に、クロック信号のエッジの入力、例え
ば、立ち上がりエッジの入力に応じて、電源から供給さ
れた電流を、制御パッドに送る。よって、この電流を検
出することにより、半導体記憶装置外部からであって
も、クロック信号の印加を含むテストモードの動作が正
常に行われていることを確認できる。

【図面の簡単な説明】

【図１】 ｘ７２構成の半導体記憶装置のチップの上面
図を示す。

【図２】 実施の形態１によるチップのパッド周辺回路
の構成を示すブロック図である。

【図３】 出力用テスト回路の構成を示すブロック図で
ある。

【図４】 出力用テスト回路の構成を示すブロック図で
ある。

【図５】 入力用テスト回路の構成を示すブロック図で
ある。

【図６】 入力用テスト回路の構成を示すブロック図で
ある。

【図７】 入力用テスト回路の構成を示すブロック図で
ある。

【図８】 入力用テスト回路の構成を示すブロック図で
ある。

【図９】 第１の書き込み方法を採用した場合のテスト
波形を示す図である。

【図１０】 第２の書き込み方法を採用した場合の、書
き込み部分のテスト波形を示す図である。

【図１１】 実施の形態２によるチップの、パッド周辺
回路の構成を示すブロック図である。

【図１２】 代表的なバウンダリスキャンレジスタの構
成を示すブロック図である。

【図１３】 実施の形態２による、別のパッド周辺回路
の構成を示すブロック図である。

【図１４】 出力用バウンダリスキャンレジスタの構成
を示すブロック図である。

【図１５】 入力用バウンダリスキャンレジスタの構成
を示すブロック図である。

【図１６】 書き込み時のテスト波形を示す図である。

【図１７】 読み出し時のテスト波形を示す図である。

【図１８】 入出力兼用のバウンダリスキャンレジスタ
を備えたパッド周辺回路の構成を示すブロック図であ
る。

【図１９】 入出力兼用バウンダリスキャンレジスタの
簡略化した構成を示すブロック図である。

【図２０】 入出力兼用のバウンダリスキャンレジスタ
を備えたパッド周辺回路の構成を示すブロック図であ
る。

【図２１】 入出力兼用バウンダリスキャンレジスタの
構成を示すブロック図である。

【図２２】 書き込み時のテスト波形を示す図である。

【図２３】 読み出し時のテスト波形を示す図である。

【図２４】 データ入出力パッドＤＱ２を針あてパッド
にした場合のパッド周辺回路の構成を示すブロック図で
ある。

【図２５】 バウンダリスキャンレジスタの構成の例を
示すブロック図である。

【図２６】 バウンダリスキャンレジスタの構成の例を
示すブロック図である。

【図２７】 パッドの間隔を狭くした半導体記憶装置の
チップの上面図である。

【図２８】 実施の形態４による制御回路の構成を示す
ブロック図である。

【図２９】 微小電流発生回路の別の構成を示すブロッ
ク図である。

【図３０】 ハイレベルの制御電圧により活性化される
制御回路に微小電流発生回路を設けた場合の構成を示す
ブロック図である。

【図３１】 実施の形態５による制御回路の構成を示す
ブロック図である。

【図３２】 ＴＥＳＴ信号および反転されたＣＬＯＣＫ
信号と、２つの微小電流発生回路の動作との関係を示す
真理値表である。

【図３３】 実施の形態６による制御回路の構成を示す
ブロック図である。

【図３４】 Ｄフリップフロップの具体的な構成を示す
ブロック図である。

【図３５】 Ｄフリップフロップの入力および出力の関
係を示す真理値表である。

【図３６】 制御回路の動作を示すタイミングチャート
である。

【符号の説明】

１０ チップ １２ 内部回路 １３ 入力保護回路 １４ 制御回路 １５、１５−ｎ 微小電流発生回路 １６ 電源 ２０ パッド周辺回路 ２１−ｎ 出力用テスト回路 ２２−ｎ 入力用テスト回路 ２３−ｎ 入力バッファ ２４−ｎ 出力バッファ ＤＱ データ入出力パッド ＷＤ ライトデータバス ＲＤ リードデータバス ３１−１、３１−２、４１ セレクタ回路 ３２、４２ レジスタ回路 ３３ Ｄフリップフロップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 細金 明 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 浮田 求 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G132 AA08 AB01 AC15 AH01 AK01 AK07 AK14 AK15 AK16 AK23 AL12 5L106 AA15 DD01 DD08 GG02 GG03 GG04 GG06

Claims (13)

【特許請求の範囲】
1. 【請求項１】 データを入出力する複数のデータパッド
   を所定の２辺に配置し、制御用データを入出力する複数
   の制御パッドを他の２辺に配置した半導体記憶装置にお
   いて、 前記複数のデータパッドの各々に対応して接続された複
   数のテスト回路であって、各々が、テスト信号に基づい
   て、入力されたデータを保持し、出力するレジスタ回路
   を有し、シリアルに接続された複数のテスト回路と、 前記複数のテスト回路に対応して接続され、データを記
   憶する複数の記憶素子とを備え、該半導体記憶装置のテ
   スト時において、 前記複数の記憶素子は、前記複数のデータパッドのうち
   の特定のデータパッドから入力され、所定のテスト回路
   に伝送されたデータを記憶しており、 前記レジスタ回路は、対応する記憶素子に記憶された前
   記データを読み出し、シリアルに接続された前記複数の
   テスト回路の他のレジスタ回路を介して、前記特定のデ
   ータパッドから出力する、半導体記憶装置。
2. 【請求項２】 前記所定のテスト回路は、前記特定のデ
   ータパッドからシリアルに入力された前記複数のテスト
   回路ごとのデータを受け取る、請求項１に記載の半導体
   記憶装置。
3. 【請求項３】 前記特定のデータパッドは、前記複数の
   データパッドのうち、前記他の２辺のいずれかに接する
   データパッドである、請求項２に記載の半導体記憶装
   置。
4. 【請求項４】 前記特定のデータパッドは複数存在し、 前記所定のテスト回路は、前記特定のデータパッドから
   パラレルに入力された前記複数のテスト回路ごとのデー
   タを受け取る、請求項１に記載の半導体記憶装置。
5. 【請求項５】 前記複数の記憶素子の各々は、対応する
   テスト回路ごとのデータを記憶し、前記対応するテスト
   回路のレジスタ回路に読み出されたデータは、シリアル
   に前記特定のデータパッドから出力される、請求項４に
   記載の半導体記憶装置。
6. 【請求項６】 前記特定のデータパッドは、前記複数の
   データパッドのうち、前記他の２辺のいずれかに接する
   データパッドである、請求項５に記載の半導体記憶装
   置。
7. 【請求項７】 前記複数のテスト回路は、ＪＴＡＧバウ
   ンダリスキャンレジスタ回路である、請求項４に記載の
   半導体記憶装置。
8. 【請求項８】 前記ＪＴＡＧバウンダリスキャンレジス
   タ回路は、前記前記特定のデータパッドに出力された、
   前記記憶素子からのデータを取り込む、請求項７に記載
   の半導体記憶装置。
9. 【請求項９】 前記ＪＴＡＧバウンダリスキャンレジス
   タ回路は、セットされた書き込みデータを前記前記特定
   のデータパッドに出力した後に、前記記憶素子に与え
   る、請求項７に記載の半導体記憶装置。
10. 【請求項１０】 前記複数のデータパッドの間隔は、前
    記複数の制御パッドの間隔よりも狭い、請求項４に記載
    の半導体記憶装置。
11. 【請求項１１】 所定の２辺に配置され、データを入出
    力する複数のデータパッドと、前記所定の２辺と異なる
    他の２辺に配置された、制御用データを入出力する複数
    の制御パッドと、該半導体記憶装置の動作を制御する制
    御回路とを有し、テスト信号に基づいて、データの入出
    力に関する性能をテストする半導体記憶装置において、 前記制御回路は、 少なくとも１つの制御パッドと接続され、該制御パッド
    に印加された制御信号に基づいて、該半導体記憶装置を
    動作させる内部回路と、 電流を供給する電源と、 前記テスト信号がテストモードレベルの場合に、前記電
    源から供給された電流を、前記少なくとも１つの制御パ
    ッドに送る電流発生回路とを備えている、半導体記憶装
    置。
12. 【請求項１２】 各々が、前記テスト信号に基づいて、
    入力されたデータを保持し、出力するレジスタ回路を有
    し、シリアルに接続された複数のテスト回路と、 データを記憶する複数の記憶素子とをさらに備えた半導
    体記憶装置であって、テスト時において、 前記複数の記憶素子は、前記複数のデータパッドのうち
    の特定のデータパッドから入力され、所定のテスト回路
    に伝送されたデータを記憶し、 前記レジスタ回路は、クロック信号に基づいて、対応す
    る記憶素子に記憶された前記データを読み出し、シリア
    ルに接続された前記複数のテスト回路の他のレジスタ回
    路を介して、前記特定のデータパッドから出力し、 前記電流発生回路は、前記テスト信号がテストモードレ
    ベルの場合に、前記クロック信号のエッジの入力に応じ
    て、前記電源から供給された電流を、前記少なくとも１
    つの制御パッドに送る、請求項１１に記載の半導体記憶
    装置。
13. 【請求項１３】 前記電流発生回路は、前記クロック信
    号の立ち上がり、または、立ち下がりのいずれか一方の
    エッジの入力に応じて、前記電源から供給された電流
    を、前記少なくとも１つの制御パッドに送る、請求項１
    ２に記載の半導体記憶装置。