JP2003258107A

JP2003258107A - 半導体集積回路装置およびその製造方法

Info

Publication number: JP2003258107A
Application number: JP2002053238A
Authority: JP
Inventors: Masataka Minami; 正隆南; Naotaka Hashimoto; 直孝橋本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-02-28
Filing date: 2002-02-28
Publication date: 2003-09-12

Abstract

(57)【要約】【課題】アナログ回路に信頼性の高いキャパシタを形
成する。【解決手段】半導体基板１上に成膜した酸化シリコン
膜２２および窒化シリコン膜２１を順次ドライエッチン
グすることによって配線溝を形成した後、その配線溝内
を含む半導体基板１上に窒化チタン膜およびＷ膜を順次
堆積して、配線溝をＷ膜で埋め込む。続いて、その配線
溝の外部の窒化チタン膜およびＷ膜をＣＭＰ法により除
去することで配線２５を形成する。次いで、半導体基板
１上に窒化シリコン膜２７および窒化チタン膜２８を順
次堆積した後、窒化チタン膜２８をパターニングするこ
とによって、配線２５を下部電極とし、窒化シリコン膜
２７を容量絶縁膜とし、窒化チタン膜２８を上部電極と
するキャパシタＭＩＭを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、アナログ回路部を有する半
導体集積回路装置の製造に適用して有効な技術に関する
ものである。

【０００２】

【従来の技術】アナログ回路部を有する半導体集積回路
装置は、次のような点が留意されつつ製造されている。
すなわち、アナログ回路部に一般的に使用される演算増
幅器において、演算増幅器に付加される入力抵抗と帰還
抵抗とからなる負帰還用回路の周波数特性を低下させな
いように、（ａ）好ましくない寄生容量などの寄生素子
は極力排除すること、（ｂ）帰還回路の抵抗の抵抗ばら
つき、演算増幅器の差動入力を構成する一対のトランジ
スタやカレントミラー回路などの能動負荷回路を構成す
る一対のトランジスタの特性ばらつきを抑え、これによ
って、演算増幅器の増幅率にばらつきがないように製造
すること、（ｃ）ノイズ信号の低減を図ること、などで
ある。

【０００３】上記ノイズ信号を低減する手段として、ア
ナログ回路中に容量素子（キャパシタ）を付与する技術
が知られている。たとえば、ＳＩＳ（Poly Si-Insulato
r-Poly Si）構造のキャパシタを形成する手段である。
すなわち、半導体基板上に形成された層間絶縁膜上に第
１の多結晶Ｓｉ（シリコン）膜を堆積し、その第１の多
結晶Ｓｉ膜をエッチングによりパターニングすることで
キャパシタの下部電極を形成する。続いて、前記下部電
極を含む半導体基板上に容量絶縁膜となる窒化Ｓｉ膜お
よび第２の多結晶Ｓｉ膜を順次堆積した後、その第２の
多結晶Ｓｉ膜をエッチングによりパターニングすること
でキャパシタの上部電極を形成し、ＳＩＳ構造のキャパ
シタを形成するものである。

【０００４】特開２００１−２３７３７５号公報には、
ＭＩＭ（Metal-Insulator-Metal）構造のキャパシタを
形成する技術が開示されている。すなわち、半導体基板
上に形成した第１の層間絶縁膜に溝部を形成し、この溝
部にＣｕ（銅）膜を埋め込むことでキャパシタの下部電
極を形成する。続いて、その下部電極上に容量絶縁膜へ
のＣｕの拡散を防止するための第１の拡散防止膜を形成
した後、その第１の拡散防止膜上に容量絶縁膜を形成す
る。次いで、その容量絶縁膜上にキャパシタの上部電極
となるＣｕの容量絶縁膜への拡散を防止するための第２
の拡散防止膜を形成する。その後、半導体基板上に第２
の層間絶縁膜を形成し、その第２の層間絶縁膜に第２の
拡散防止膜に達する溝部を形成し、その溝部にＣｕ膜を
埋め込むことでキャパシタの上部電極を形成することで
ＭＩＭ構造のキャパシタとするものである。

【０００５】また、特開２００１−３６０１０号公報に
おいてもＭＩＭ構造のキャパシタを形成する技術につい
て開示されている。すなわち、半導体基板上に堆積した
第１の層間絶縁膜に第１の配線形成用の溝部およびキャ
パシタの下部電極形成用の溝部を形成し、それら溝部に
導電性膜を埋め込むことで第１の配線および下部電極を
一度に形成した後、半導体基板上に第２の層間絶縁膜を
堆積し、その第２の層間絶縁膜に第２の配線形成用の溝
部およびキャパシタの上部電極形成用の溝部を形成し、
上部電極形成用の溝部内に容量絶縁膜を形成し、次いで
それら溝部に導電性膜を埋め込むことで第２の配線およ
び下部電極を一度に形成することでＭＩＭ構造のキャパ
シタを形成するものである。

【０００６】

【発明が解決しようとする課題】しかしながら、上記ア
ナログ回路にキャパシタを付与する技術においては、以
下のような課題が存在することを本発明者らは見出し
た。

【０００７】すなわち、ＳＩＳ構造のキャパシタを形成
した場合においては、電圧の印加に伴って容量絶縁膜と
の界面から空乏層が広がっていく。そのため、印加され
た電圧値によって容量が変動してしまうこととなり、所
望の容量のキャパシタを付与できなくなる課題がある。
また、下部電極と半導体基板との間で寄生容量が発生す
ることから、好ましくない寄生容量などの寄生素子は極
力排除するという留意点と反する状態となってしまう課
題がある。また、上部電極となる第２の多結晶Ｓｉ膜を
パターニングする際には、下部電極の側壁部に第２の多
結晶Ｓｉ膜のエッチング残りが発生してしまう。そのた
め、第２の多結晶Ｓｉ膜の加工が難しくなってしまう課
題が存在する。さらに、下部電極の側壁上端部において
は、容量絶縁膜の膜厚が薄くなってしまうことから、上
部電極と下部電極との間で耐圧が不十分となってリーク
電流が流れてしまい、キャパシタとしての機能が低下し
てしまう課題が存在する。

【０００８】また、Ｃｕ膜から形成された下部電極およ
び上部電極を有するＭＩＭ構造のキャパシタの場合に
は、Ｃｕ膜からなる下部電極への異物の付着を予め防止
するために、たとえば容量絶縁膜を形成する際には、下
部電極がＣｕ膜からなることを考慮した専用の成膜装置
が必要となってしまう課題が存在する。さらに、下部電
極形成後の工程において高温の熱処理を施すと、下部電
極を形成するＣｕ原子が層間絶縁膜へ拡散してしまう不
具合が生じてしまうことから、前記熱処理においては処
理温度が制約されてしまう課題が存在する。

【０００９】また、Ｃｕ膜から形成された下部電極およ
び上部電極を有するＭＩＭ構造のキャパシタの場合に
は、下部電極および上部電極を形成するＣｕの層間絶縁
膜への拡散を防止するために、上記第１の拡散防止膜お
よび第２の拡散防止膜を形成する必要があり、その分の
工程数が増えてしまう課題が存在する。

【００１０】本発明の目的は、アナログ回路に信頼性の
高いキャパシタを形成することのできる技術を提供する
ことにある。

【００１１】また、本発明の他の目的は、容易な工程で
アナログ回路にキャパシタを形成することのできる技術
を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】すなわち、本発明は、（ａ）半導体基板上
に形成された第１配線層の少なくとも一部を下部電極と
し、（ｂ）前記下部電極を覆う第１誘電体膜を容量絶縁
膜とし、（ｃ）前記容量絶縁膜上に配置され前記下部電
極と絶縁された第１導電性膜を上部電極とし、（ｄ）前
記半導体基板上に形成された複数の配線層と電気的に接
続する容量素子を有し、前記第１配線層は半導体基板上
に形成された第１絶縁膜に設けられた溝部内に高融点金
属膜を埋め込むことで形成された第１配線を含むもので
ある。

【００１５】また、本発明は、半導体基板上に第１絶縁
膜を形成する工程と、前記第１絶縁膜に溝部を形成する
工程と、前記溝部内に高融点金属膜を埋め込んで第１配
線を形成する工程と、前記半導体基板上に第１誘電体膜
を堆積することによって前記第１配線を覆う工程と、前
記第１誘電体膜上に第１導電性膜を堆積した後、前記第
１導電性膜と前記第１配線とを前記第１誘電体膜によっ
て絶縁されるようにパターニングすることによって、前
記第１配線を下部電極とし、前記第１誘電体膜を容量絶
縁膜とし、前記第１導電性膜を上部電極とする容量素子
を形成する工程とを含むものである。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。ま
た、平面図であっても、図をわかりやすくするためにハ
ッチングを付す場合がある。

【００１７】（実施の形態１）本実施の形態１の半導体
集積回路装置は、たとえばアナログ回路部とデジタル回
路部とを同一半導体基板上に形成したアナログ・デジタ
ル混載ＬＳＩである。このＬＳＩの製造工程について、
図１〜図７を用いて説明する。

【００１８】まず、図１に示すように、単結晶シリコン
からなる半導体基板１を熱処理して、その主面に薄い酸
化シリコン膜（パッド酸化膜）を形成する。次いで、こ
の酸化シリコン膜の上に窒化シリコン膜を堆積した後、
フォトレジスト膜をマスクにしたドライエッチングで素
子分離領域の窒化シリコン膜と酸化シリコン膜とを除去
する。

【００１９】続いて、上記窒化シリコン膜をマスクにし
たドライエッチングで素子分離領域の半導体基板１に素
子分離溝２を形成した後、エッチングで素子分離溝２の
内壁に生じたダメージ層を除去するために、半導体基板
１を熱処理して溝の内壁に薄い酸化シリコン膜を形成す
る。

【００２０】続いて、半導体基板１上に酸化シリコン膜
３を堆積した後、酸化シリコン膜３の膜質を改善するた
めに、半導体基板１を熱処理して酸化シリコン膜３をデ
ンシファイ（焼き締め）する。その後、窒化シリコン膜
をストッパに用いた化学的機械研磨（Chemical Mechani
cal Polishing；ＣＭＰ）法でその酸化シリコン膜３を
研磨して素子分離溝２の内部に残すことにより、表面が
平坦化された素子分離領域を形成する。

【００２１】続いて、ウェットエッチングで半導体基板
１の活性領域上に残った窒化シリコン膜を除去した後、
半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領
域にＢ（ホウ素）をイオン注入してｐ型ウエル４を形成
する。

【００２２】次に、半導体基板１を熱処理することによ
って、ｐ型ウェル４の表面にゲート酸化膜を形成する。
続いて、半導体基板１上に、多結晶シリコン膜を堆積す
る。続いて、その多結晶シリコン膜にＰ（リン）をイオ
ン注入してｎ型半導体膜とする。続いて、その多結晶シ
リコン膜をドライエッチングによってパターニングする
ことにより、多結晶シリコン膜からなるゲート電極１０
を形成する。次いで、半導体基板１上に、たとえば酸化
シリコン膜を堆積した後、この酸化シリコン膜を異方性
エッチングすることによって、ゲート電極１０の側壁に
サイドウォールスペーサを形成する。次いで、ｐ型ウェ
ル４にＰまたはＡｓ（ヒ素）をイオン注入することよっ
てｎ型半導体領域（ソース、ドレイン）１１を形成す
る。続いて、ゲート電極１０およびｎ型半導体領域１１
の表面を露出させ、たとえばＣｏ（コバルト）膜を堆積
して熱処理することによって、ゲート電極１０とｎ型半
導体領域１１との表面に、それぞれシリサイド膜１０Ａ
およびシリサイド膜１１Ａを形成する。これにより、ｎ
型半導体領域１１の拡散抵抗と、コンタクト抵抗とを低
抵抗化することができる。その後、未反応のＣｏ膜は除
去する。ここまでの工程によって、ｐ型ウェル４にｎチ
ャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconducto
r Field Effect Transistor（半導体素子））Ｑｎを形
成することができる。このｎチャネル型ＭＩＳＦＥＴＱ
ｎは、デジタル回路を形成するものである。

【００２３】次に、半導体基板１上に窒化シリコン膜１
２および酸化シリコン膜１３を順次堆積する。続いて、
その酸化シリコン膜１３および窒化シリコン膜１２を順
次ドライエッチングすることにより、ｎ型半導体領域
（ソース、ドレイン）１１の上部にコンタクトホール１
５を形成する。次いで、コンタクトホール１５内を含む
半導体基板１上に、たとえば窒化チタン膜を堆積した
後、半導体基板１上にＷ（タングステン）膜を堆積し、
コンタクトホール１５をそのＷ膜で埋め込む。その後、
コンタクトホール１５以外の酸化シリコン膜１３上の窒
化チタン膜およびＷ膜を、たとえばＣＭＰ法により除去
し、プラグ１６を形成する。

【００２４】次に、半導体基板１上に窒化シリコン膜
（第１絶縁膜）２１および酸化シリコン膜（第１絶縁
膜）２２を順次堆積する。続いて、その酸化シリコン膜
２２および窒化シリコン膜２１を順次ドライエッチング
することにより、深さ２００ｎｍ程度の配線溝（溝部）
２３およびプラグ１６に達する配線溝２４を形成する。
次いで、配線溝２３、２４内を含む半導体基板１上に、
たとえば窒化チタン膜を堆積した後、半導体基板１上に
Ｗ（タングステン）膜を堆積し、配線溝２３、２４をそ
のＷ膜で埋め込む。その後、配線溝２３、２４以外の酸
化シリコン膜２上の窒化チタン膜およびＷ膜を、たとえ
ばＣＭＰ法により除去し、配線（第１配線）２５および
配線（第２配線）２６からなる配線層（第１配線層）を
形成する。ここで、配線２６は、底部でプラグ１６と接
続するものである。

【００２５】次に、図２に示すように、たとえばプラズ
マＣＶＤ法にて半導体基板１上に膜厚３５ｎｍ〜５０ｎ
ｍ程度の窒化シリコン膜（第１誘電体膜）２７を堆積す
る。続いて、その窒化シリコン膜２７上に膜厚５０ｎｍ
程度の窒化チタン膜（第１導電性膜）２８を堆積する。

【００２６】次に、図３に示すように、フォトレジスト
膜をマスクとして窒化チタン膜２８をドライエッチング
することによって、配線２５を下部電極とし、窒化シリ
コン膜２７を容量絶縁膜とし、窒化チタン膜２８を上部
電極とするキャパシタ（容量素子）ＭＩＭを形成するこ
とができる。このキャパシタＭＩＭは、アナログ回路を
形成するものである。

【００２７】本実施の形態１においては、配線溝２３に
Ｗ膜を埋め込んだ後、ＣＭＰ法による研磨によって平坦
化された半導体基板１上に上部電極となる窒化チタン膜
２８を成膜するので、上部電極となる窒化チタン膜２８
をエッチングによりパターニングする際に、不要なエッ
チング残りが発生するような不具合を防ぐことができ
る。すなわち、キャパシタＭＩＭの上部電極となる窒化
チタン膜２８のパターニングを容易にすることができ
る。

【００２８】また、容量絶縁膜となる窒化シリコン膜２
７についても、平坦化された半導体基板１上に成膜す
る。そのため、窒化シリコン膜２７が局所的に薄くなっ
てしまうことを防ぐことができるので、その薄くなった
部分において耐圧が不十分となってリーク電流が流れ、
上部電極と下部電極との間の耐圧が不十分となってしま
う不具合を防ぐことができる。すなわち、本実施の形態
１のキャパシタＭＩＭの歩留りの低下を防ぐことが可能
となる。

【００２９】さらに、本実施の形態１においては、キャ
パシタＭＩＭの下部電極を塩素と反応し難いＷ膜から形
成している。そのため、上部電極となる窒化チタン膜２
８をエッチングする際に、塩素系のエッチングガスを用
いても下部電極が腐食してしまうような不具合を防ぐこ
とができる。また、Ｗ膜は、融点が約３４００℃の高融
点金属であるのことから、下部電極形成後の工程におい
て熱処理を伴う工程がある場合でも、その熱処理時の処
理温度が制約されてしまうような不具合を防ぐことが可
能となる。

【００３０】次に、図４に示すように、半導体基板１上
に窒化シリコン膜を堆積することによってエッチングス
トッパ膜３１を形成する。エッチングストッパ膜３１
は、その上層の絶縁膜に配線形成用の溝や孔を形成する
際に、その掘り過ぎにより下層に損傷を与えたり、加工
寸法精度が劣化したりすることを回避するためのもので
ある。続いて、その窒化シリコン膜３１上に下層からＦ
（フッ素）が添加された酸化シリコン膜およびＦの添加
されていない酸化シリコン膜を順次堆積することによっ
て層間絶縁膜３２を形成する。なお、この層間絶縁膜３
２は、Ｆの添加されていない酸化シリコン膜のみから形
成してもよい。また、Ｆを添加することにより、層間絶
縁膜３２の誘電率を下げることができるので、半導体集
積回路装置の配線の総合的な誘電率を下げることが可能
であり、配線遅延を改善できる。また、層間絶縁膜３２
は、有機系の低誘電率材料で形成してもよい。

【００３１】続いて、層間絶縁膜３２、エッチングスト
ッパ膜３１および窒化シリコン膜２７を、フォトレジス
ト膜をマスクとしたドライエッチング技術によって加工
し、キャパシタＭＩＭの上部電極に達するコンタクトホ
ール３３および配線２６に達するコンタクトホール３４
を形成する。次いで、コンタクトホール３３、３４内を
含む半導体基板１上に窒化チタン膜を堆積した後、さら
にＷ膜を堆積し、コンタクトホール３３、３４をそのＷ
膜で埋め込む。その後、コンタクトホール３３、３４以
外の層間絶縁膜３２上の窒化チタン膜およびＷ膜を、た
とえばＣＭＰ法により除去しプラグ３５、３６を形成す
る。

【００３２】次に、図５に示すように、上記エッチング
ストッパ膜３１および層間絶縁膜３２を形成した工程と
同様の工程によってエッチングストッパ膜３７および層
間絶縁膜３８を形成する。続いて、フォトレジスト膜を
マスクとしてその層間絶縁膜３８およびエッチングスト
ッパ膜３７をドライエッチングすることによって、配線
溝３９を形成する。この時、一部の配線溝３９は、底部
にてプラグ３５またはプラグ３６と接する。

【００３３】続いて、配線溝３９の内部を含む半導体基
板１の全面に、たとえばＴａＮ（窒化タンタル膜）を堆
積する。このＴａＮ膜の堆積は、この後の工程において
堆積する銅膜の密着性の向上および銅の拡散防止のため
に行うものであり、その膜厚は約３０ｎｍとすることを
例示できる。次いで、そのＴａＮ膜が堆積された半導体
基板１の全面に、シード膜となるＣｕ（銅）膜を堆積す
る。さらに続いて、シード膜が堆積された半導体基板１
の全面に、たとえばＣｕ膜を配線溝３９を埋め込むよう
に形成する。この配線溝３９を埋め込むＣｕ膜は、たと
えば電解めっき法にて形成することができる。その後、
層間絶縁膜３２上の余分なＴａＮ膜およびＣｕ膜を除去
し、配線溝３９内にＴａＮ膜およびＣｕ膜を残すことに
より配線（第３配線）４０を形成する。この時、ＴａＮ
膜およびＣｕ膜の除去は、ＣＭＰ法を用いた研磨により
行う。

【００３４】次に、図６に示すように、上記エッチング
ストッパ膜３１および層間絶縁膜３２を形成した工程と
同様の工程によってエッチングストッパ膜４１および層
間絶縁膜４２を形成する。さらに同様にして、その層間
絶縁膜４２上にエッチングストッパ膜４３および層間絶
縁膜４４を形成する。続いて、フォトレジスト膜をマス
クとして層間絶縁膜４２、４４およびエッチングストッ
パ膜４１、４３をドライエッチングすることによって、
配線４０に達するコンタクトホール４５および配線溝４
６を形成する。次いで、上記配線４０を形成した工程と
同様の工程に沿って、ＴａＮ膜およびＣｕ膜を堆積した
後、層間絶縁膜４４上の余分なＴａＮ膜およびＣｕ膜を
除去することによって配線４７を形成する。

【００３５】次に、上記エッチングストッパ膜３１およ
び層間絶縁膜３２を形成した工程と同様の工程によって
エッチングストッパ膜４８および層間絶縁膜４９を形成
する。続いて、上記コンタクトホール３３、３４（図４
参照）を形成した工程と同様の工程によってコンタクト
ホール５０を形成した後、プラグ３５、３６を形成した
工程と同様の工程によってコンタクトホール５０内にプ
ラグ５１を形成する。

【００３６】次に、層間絶縁膜４９の上部にＴｉ（チタ
ン）膜、Ａｌ（アルミニウム）合金膜および窒化チタン
膜を順次堆積する。続いて、フォトレジスト膜をマスク
としたドライエッチングによりそのＴｉ膜、Ａｌ合金膜
および窒化チタン膜をパターニングすることにより、Ｔ
ｉ膜、Ａｌ合金膜および窒化チタン膜の積層膜からなる
配線５２を形成する。

【００３７】続いて、半導体基板１上に酸化シリコン膜
５３、窒化シリコン膜５４およびポリイミド膜５５を下
層より順次堆積する。次いで、これら酸化シリコン膜５
３、窒化シリコン膜５４およびポリイミド膜５５に対し
て選択的な開口を施すことによって配線５２に達する開
口部５６を形成する。この工程によって配線５２をボン
ディングパッドとし、本実施の形態１の半導体集積回路
装置を製造する。

【００３８】ところで、上記の本実施の形態１において
は、配線溝２３（図１参照）にＷ膜埋め込んで形成した
配線２５を下部電極としてキャパシタＭＩＭを形成した
場合について例示したが、半導体基板１の主面上に形成
された素子と接続するプラグを下部電極としてキャパシ
タを形成してもよい。すなわち、図７に示すように、酸
化シリコン膜（第１絶縁膜）１３および窒化シリコン膜
（第１絶縁膜）１２を順次ドライエッチングすることで
形成され、ｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、
ドレインであるｎ型半導体領域１１に達するコンタクト
ホール（孔部）内にを形成されたプラグ（第１プラグ）
Ｐ１をキャパシタの下部電極とするものである。このよ
うなプラグＰ１の上部に容量絶縁膜となる窒化シリコン
膜２７および窒化チタン膜２８を順次形成することによ
って、キャパシタＭＩＭを形成することができる。ここ
で、ｎチャネル型ＭＩＳＦＥＴ（半導体素子）Ｑｎ２は
アナログ回路を形成するものである。

【００３９】（実施の形態２）本実施の形態２は、前記
実施の形態１において形成したキャパシタＭＩＭ（図３
参照）の下部電極となる配線２５（図３参照）を平面に
おいて異なる形状で形成するものである。製造工程につ
いては、前記実施の形態１と同様である。

【００４０】図８に示すように、本実施の形態２におい
ては、配線２５を平面において所定の間隔で配置された
複数本の配線２５Ａに分割して形成するものである。な
お、図８中では、ハッチングを付した領域が配線２５を
示す。配線２５Ａは、酸化シリコン膜２２および窒化シ
リコン膜２１をエッチングすることで形成された配線溝
にＷ膜を埋め込み、配線溝外の余分なＷ膜をＣＭＰ法に
て除去することで形成される。この時、Ｗ膜の研磨速度
は酸化シリコン膜２２の研磨速度よりも速くなるように
研磨剤および酸化剤などは選択されている。そのため、
配線２５を分割せずに形成した場合には、配線幅が広が
ることから配線２５の表面にディッシング（凹み）が発
生し、キャパシタＭＩＭの容量値が所望の値から外れて
しまうことが懸念される。そこで、配線２５を複数本の
配線２５Ａに分割して形成することにより、配線２５Ａ
の１本当たりの配線幅は狭くなるので、ディッシングを
防ぐことができる。それにより、キャパシタＭＩＭを所
望の容量値で形成することが可能となる。

【００４１】配線２５Ａは、それぞれその両端部にて接
続するプラグＰ１を介して下層に配置された他の配線と
電気的に接続される。また、窒化チタン膜２８と配線４
０（図５参照）とを電気的に接続するプラグ３５は、平
面において配線２５Ａとは重ならない位置で形成され
る。これにより、プラグ３５が形成されるコンタクトホ
ール３３（図８中での図示は省略）を形成する際のエッ
チングによって、コンタクトホール３３が窒化チタン膜
２８および窒化シリコン膜２７を突き抜けてしまった場
合でも、上部電極（窒化チタン膜２８）と下部電極（配
線２５）とが短絡してしまう不具合を防ぐことができ
る。さらに、プラグ３５を平面においてアレイ状に形成
することによって、窒化チタン膜２８と配線４０との間
の抵抗を低減することが可能となる。

【００４２】（実施の形態３）以下、本実施の形態３の
ＬＳＩについて説明する。

【００４３】図９に示すように、本実施の形態３におい
ては、前記実施の形態２で示した複数の配線２５Ａ（図
８参照）の両端部を、それぞれ他の配線２５Ａの端部と
接続するようにパターニングして配線２５を形成するも
のである。これにより、前記実施の形態２の場合より、
キャパシタＭＩＭ（図３参照）の下部電極となる配線２
５の抵抗を低減することができる。

【００４４】（実施の形態４）以下、本実施の形態４の
ＬＳＩについて説明する。

【００４５】図１０は、本実施の形態４におけるキャパ
シタＭＩＭ（図１参照）の上部電極および下部電極の形
状および位置関係を示す要部平面図である。下部電極と
なる配線２５の上面の面積が、配線２５を形成する際の
ＣＭＰによるディッシングが起こらない程度に小さい場
合には、前記実施の形態２にて示した配線２５を複数の
配線２５Ａ（図８参照）へ分割するような手段を用いる
ことなく、１つの配線２５のみとすることができる。そ
れにより、キャパシタＭＩＭが占有する領域を前記実施
の形態２および前記実施の形態３の場合よりも小さくす
ることができる。その結果、本実施の形態４のＬＳＩを
小型化することが可能となる。また、本実施の形態４に
おいても、プラグ３５は、平面において配線２５Ａとは
重ならない位置で形成するものである。

【００４６】（実施の形態５）以下、本実施の形態５の
ＬＳＩについて説明する。

【００４７】図１１は、本実施の形態５におけるキャパ
シタＭＩＭ（図１参照）の上部電極および下部電極の形
状および位置関係を示す要部平面図である。本実施の形
態５では、下部電極となる配線２５内は、平面におい
て、酸化シリコン膜２２（図１参照）の現れる領域が所
定の間隔を隔てて複数箇所に配置されるようにパターニ
ングされる。また、上部電極となる窒化チタン膜２８と
配線４０（図５参照）とを電気的に接続するプラグ３５
は、前記酸化シリコン膜２２の現れる領域を含む平面に
おいて配線２５とは重ならない位置で形成するものであ
る。これにより、配線２５の平面における面積を前記実
施の形態２および前記実施の形態３の場合よりも増加す
ることができる。すなわち、配線２５の平面における面
積を前記実施の形態２および前記実施の形態３の場合と
同一となるようにするならば、配線２５が占有する領域
を前記実施の形態２および前記実施の形態３の場合より
も縮小することができる。それにより、キャパシタＭＩ
Ｍが占有する領域を前記実施の形態２および前記実施の
形態３の場合よりも小さくすることができるので、本実
施の形態５のＬＳＩを小型化することが可能となる。

【００４８】（実施の形態６）以下、本実施の形態６の
ＬＳＩの製造工程について説明する。

【００４９】本実施の形態３においては、前記実施の形
態１において用いたエッチングストッパ膜３１（図４参
照）を省略し、キャパシタＭＩＭの容量絶縁膜となる窒
化シリコン膜２７に前記エッチングストッパ膜３１と同
様の機能を持たせるものである。すなわち、キャパシタ
ＭＩＭの上部電極となる窒化チタン膜２８（図３参照）
をドライエッチングによりパターニングする際に、窒化
チタン膜２８のエッチング選択比を窒化シリコン膜２７
のエッチング選択比よりも十分に高く設定することによ
り、窒化チタン膜２８のパターニング後において窒化シ
リコン膜２７の膜厚の減少を防ぐものである。これによ
り、コンタクトホール３４を形成する際のドライエッチ
ング時において、窒化シリコン膜２７をエッチングスト
ッパ膜として用いることが可能となる。また、コンタク
トホール３３を形成する際のエッチングストッパ膜とし
ては、窒化チタン膜２８を用いることができる（図１２
参照）。

【００５０】このような本実施の形態６によれば、前記
実施の形態１の場合よりもＬＳＩの製造工程数を減少す
ることができる。

【００５１】（実施の形態７）以下、本実施の形態７の
ＬＳＩの製造工程について説明する。

【００５２】本実施の形態７のＬＳＩの製造工程は、前
記実施の形態１において層間絶縁膜３２を形成した工程
（図１〜図４参照）までは同様である。その後、エッチ
ングストッパ膜（第２絶縁膜）３１および層間絶縁膜
（第２絶縁膜）３２を形成した工程と同様の工程によっ
てエッチングストッパ膜（第２絶縁膜）３７および層間
絶縁膜（第２絶縁膜）３８を形成する。続いて、フォト
レジスト膜をマスクとしてその層間絶縁膜３８およびエ
ッチングストッパ膜３７をドライエッチングすることに
よって、配線溝（第１溝部）３９、配線溝３９Ａ、配線
溝３９の底部にて開孔するコンタクトホール（第２孔
部）３３および配線溝（第２溝部）３９Ａの底部にて開
孔するコンタクトホール（第１孔部）３４を形成する。

【００５３】続いて、コンタクトホール３３、３４およ
び配線溝３９の内部を含む半導体基板１の全面に、たと
えばＴａＮ膜を堆積する。続いて、そのＴａＮ膜が堆積
された半導体基板１の全面にシード膜となるＣｕ膜を堆
積した後、たとえば電解めっき法にてＣｕ膜（第２導電
性膜）をコンタクトホール３３、３４および配線溝３９
を埋め込むように形成する。次いで、ＣＭＰ法を用いた
研磨により層間絶縁膜３２上の余分なＴａＮ膜およびＣ
ｕ膜を除去し、コンタクトホール３３、３４および配線
溝３９内にＴａＮ膜およびＣｕ膜を残すことにより配線
４０を形成する（図１３参照）。

【００５４】このような本実施の形態６によれば、前記
実施の形態１にて示したプラグ３５、３６（図４参照）
と配線４０とを同一の工程にて形成することができるの
で、前記実施の形態１の場合よりもＬＳＩの製造工程数
を減少することができる。

【００５５】（実施の形態８）以下、本実施の形態８の
ＬＳＩの製造工程について説明する。

【００５６】本実施の形態８のＬＳＩの製造工程は、前
記実施の形態１において配線２５、２６を形成した工程
（図１参照）までは同様である。その後、半導体基板１
上に窒化シリコン膜２７Ａおよび窒化シリコン膜２７Ｂ
を順次堆積し、これら窒化シリコン膜２７Ａ、２７Ｂか
らトータル膜厚３５ｎｍ〜５０ｎｍ程度の窒化シリコン
膜２７を形成する。続いて、前記実施の形態１の場合と
同様に、窒化チタン膜２８を堆積し、その窒化チタン膜
２８をパターニングすることによってキャパシタＭＩＭ
を形成する（図１４参照）。

【００５７】上記窒化シリコン膜２７を１層の窒化シリ
コン膜から形成する場合には、たとえばその窒化シリコ
ン膜に空隙が発生していると、キャパシタＭＩＭの上部
電極（窒化チタン膜２８）と下部電極（配線２５）との
間で耐圧が不十分となってリーク電流が流れてしまい、
キャパシタとしての機能が低下してしまう不具合が懸念
される。一方、上記した２層の窒化シリコン膜から窒化
シリコン膜２７を形成する手段を用いた場合には、たと
えば下層の窒化シリコン膜２７Ａに空隙が発生していた
としても、上層の窒化シリコン膜２７Ｂでは平面におい
て窒化シリコン膜２７Ａに発生した空隙と同じ位置に空
隙が発生する可能性は低くなる。すなわち、２層の窒化
シリコン膜から窒化シリコン膜２７を形成することによ
って、上部電極と下部電極との間の耐圧の低下を防ぐこ
とができるので、キャパシタＭＩＭの機能低下を防止す
ることが可能となる。

【００５８】本実施の形態８では、窒化シリコン膜を２
層としているが、３層以上で形成してもよい。

【００５９】（実施の形態９）以下、本実施の形態９の
ＬＳＩの製造工程について説明する。

【００６０】本実施の形態９のＬＳＩの製造工程は、前
記実施の形態１において配線２５、２６を形成した工程
（図１参照）までは同様である。その後、半導体基板１
上に膜厚５ｎｍ程度の酸化シリコン膜２７Ｃ、膜厚２０
ｎｍ〜５０ｎｍ程度の窒化シリコン膜２７および膜厚５
ｎｍ程度の酸化シリコン膜２７Ｄを順次堆積する。酸化
シリコン膜２７Ｃ、２７Ｄの堆積には、たとえばプラズ
マＣＶＤ法を用いることができる。続いて、前記実施の
形態１の場合と同様に、窒化チタン膜２８を堆積し、そ
の窒化チタン膜２８および酸化シリコン膜２７Ｄをパタ
ーニングすることによって、酸化シリコン膜２７Ｃと窒
化シリコン膜２７と酸化シリコン膜２７Ｄとを容量絶縁
膜とするキャパシタＭＩＭを形成する（図１５参照）。

【００６１】上記したように、キャパシタＭＩＭの容量
絶縁膜を３層の薄膜（酸化シリコン膜２７Ｃ、窒化シリ
コン膜２７および酸化シリコン膜２７Ｄ）から形成する
ことによって、前記実施の形態８と同様に上部電極と下
部電極との間の耐圧の低下を防ぐことができるので、キ
ャパシタＭＩＭの機能低下を防止することが可能とな
る。

【００６２】（実施の形態１０）以下、本実施の形態１
０のＬＳＩの製造工程について説明する。

【００６３】本実施の形態１０のＬＳＩの製造工程は、
前記実施の形態９のＬＳＩの製造工程における酸化シリ
コン膜２７Ｄ（図１５参照）を堆積する工程を省略し、
酸化シリコン膜２７Ｃを前記酸化シリコン膜２７Ｄの膜
厚を加えた膜厚（１０ｎｍ程度）で形成するものである
（図１６参照）。

【００６４】上記のような本実施の形態１０によれば、
キャパシタＭＩＭの容量絶縁膜を２層の薄膜（酸化シリ
コン膜２７Ｃおよび窒化シリコン膜２７）から形成する
ことによって、前記実施の形態８および前記実施の形態
９と同様に上部電極と下部電極との間の耐圧の低下を防
ぐことができるので、キャパシタＭＩＭの機能低下を防
止することが可能となる。また、前記実施の形態９のＬ
ＳＩの製造工程における酸化シリコン膜２７Ｄを堆積す
る工程を省略するので、前記実施の形態９の場合よりも
ＬＳＩの製造工程数を減少することができる。

【００６５】（実施の形態１１）以下、本実施の形態１
１のＬＳＩの製造工程について説明する。

【００６６】本実施の形態１１のＬＳＩの製造工程は、
前記実施の形態１において配線２５、２６を形成した工
程（図１参照）までは同様である。また、配線２５は、
たとえば前記実施の形態２において示したように複数本
の配線２５Ａに分割して形成してもよい。その後、膜厚
５０ｎｍ程度の窒化チタン膜２５Ｂ、膜厚３５ｎｍ〜５
０ｎｍ程度の窒化シリコン膜２７および膜厚５０ｎｍ程
度の窒化チタン膜２８を順次堆積する。続いて、これら
窒化チタン膜２５Ｂ、窒化シリコン膜２７および窒化チ
タン膜２８をドライエッチングによりパターニングし、
窒化チタン膜２５Ｂを下部電極とし、窒化シリコン膜２
７を容量絶縁膜とし、窒化チタン膜２８を上部電極とす
るキャパシタＭＩＭを形成する。この時、窒化チタン膜
２５Ｂはパターニング後においてすべての配線２５Ａの
上面を覆うようにするものである（図１７参照）。

【００６７】上記のような本実施の形態１１によれば、
キャパシタＭＩＭの上部電極および下部電極を同一の材
質から形成するので、上部電極と下部電極との電位の関
係が逆転した場合のキャパシタＭＩＭの特性の差を小さ
くできる。それにより、より高性能なアナログ回路を得
ることが可能となる。

【００６８】（実施の形態１２）以下、本実施の形態１
２のＬＳＩの製造方法について説明する。

【００６９】前記実施の形態１においては、配線２５、
２６（図１参照）をＷを主導電層として形成したが、本
実施の形態１２においては、配線４０を形成した工程と
同様の工程によりＣｕを主導電層として形成する。ま
た、前記実施の形態１においては、プラグ３６はＷを主
導電層とし、配線４０はＣｕを主導電層としてそれぞれ
別の工程で形成したが、本実施の形態１２においては、
エッチングストッパ膜３１および層間絶縁膜３２に形成
された孔部とエッチングストッパ膜３７および層間絶縁
膜３８に形成された配線溝とにＣｕを主導電層とする薄
膜（第１金属膜）を埋め込むことで、プラグおよび配線
を配線（第３配線）４０Ａとして一体に形成する。配線
４０Ａと接続するプラグ４７Ａおよび配線（第１配線、
第２プラグ）４７Ｂは、前記実施の形態１において配線
２５、２６を形成した工程と同様の工程により、エッチ
ングストッパ膜（第１絶縁膜）４３および層間絶縁膜
（第１絶縁膜）４４に形成した配線溝４６Ａ、４６Ｂに
Ｗを主導電層とする薄膜（第２金属膜）を埋め込むこと
で形成することができる。

【００７０】上記プラグ４７Ａおよび配線４７Ｂを形成
した後、前記実施の形態１において窒化シリコン膜２７
および窒化チタン膜２８を堆積した工程と同様の工程に
より窒化シリコン膜（第１誘電体膜）４７Ｃおよび窒化
チタン膜（第１導電性膜）４７Ｄを順次堆積する。続い
て、その窒化チタン膜４７Ｅをドライエッチングによっ
てパターニングすることにより、配線４７Ｂを下部電極
とし、窒化シリコン膜４７Ｃを容量絶縁膜とし、窒化チ
タン膜４７Ｄを上部電極とするキャパシタ（容量素子）
ＭＩＭ２を形成することができる。このキャパシタＭＩ
Ｍ２は、アナログ回路を形成するものである。

【００７１】次に、前記実施の形態１と同様のエッチン
グストッパ膜４８および層間絶縁膜４９を形成した後、
フォトレジスト膜を用いてエッチングストッパ膜４８お
よび層間絶縁膜４９をドライエッチングすることによ
り、プラグ４７Ａに達するコンタクトホール５０Ａおよ
び窒化チタン膜４７Ｄに達するコンタクトホール５０Ｂ
を形成する。続いて、前記実施の形態１においてプラグ
５１を形成した工程と同様の工程により、コンタクトホ
ール５０Ａ、５０Ｂ内にそれぞれプラグ５１Ａ、５１Ｂ
を形成する。その後、配線５２を形成する工程以降の工
程は、前記実施の形態１と同様である（図１８参照）。

【００７２】上記したように、本実施の形態１２におい
ては、ボンディングパッドとなる配線５２を除いて最上
層となる配線４７Ｂを用いてキャパシタＭＩＭ２を形成
する。それにより、配線４７Ｂよりも下層の配線を用い
て種々の回路を形成することが可能となる。すなわち、
本実施の形態１２によれば、最下層の配線をキャパシタ
の下部電極として用いる場合よりも種々の回路を容易に
形成することが可能となる。

【００７３】（実施の形態１３）以下、本実施の形態１
３のＬＳＩの製造方法について説明する。

【００７４】本実施の形態１３のＬＳＩの製造工程は、
コンタクトホール５０Ａ、５０Ｂを形成する工程（図１
８参照）までは前記実施の形態１２と同様である。その
後、層間絶縁膜４９上にコンタクトホール５０Ａ、５０
Ｂを埋め込むＡｌ膜を堆積する。なお、コンタクトホー
ル５０Ａ、５０Ｂは、Ａｌ膜を埋め込むのに十分な径で
形成しておくものとする。続いて、フォトレジスト膜を
用いたドライエッチングにより、そのＡｌ膜をパターニ
ングし配線５２Ａを形成する（図１９参照）。配線５２
Ａを形成した後の工程は、前記実施の形態１２と同様で
ある。

【００７５】上記のような本実施の形態１３によれば、
前記実施の形態１２において示したプラグ５１、５１Ａ
および配線５２（図１８参照）を一体に形成することが
できるので、前記実施の形態１２よりＬＳＩの製造工程
数を減少することができる。

【００７６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００７７】たとえば、前記実施の形態においては、キ
ャパシタの上部電極として窒化チタン膜を用いる場合に
ついて示したが、Ｗ膜、ＷＮ（窒化タングステン）膜、
Ｔａ（タンタル）膜またはＴａＮ膜を用いてもよい。

【００７８】また、たとえば前記実施の形態１２では、
キャパシタの下層に配置される配線層はＣｕを主導電層
として形成する場合について示したが、Ａｌを主導電層
として形成してもよい。

【００７９】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。（１）層間絶縁膜（第１絶縁膜）に形成された配線溝
（溝部）に高融点金属膜を埋め込み、たとえばＣＭＰ法
による研磨によって配線溝外の高融点金属膜を除去する
ことでキャパシタ（容量素子）の下部電極を形成した
後、平坦化された半導体基板上にキャパシタ上部電極と
なる窒化チタン膜（第１導電性膜）を成膜するので、そ
の窒化チタン膜をエッチングによりパターニングする際
に、不要なエッチング残りが発生するような不具合を防
ぐことができる。すなわち、キャパシタの上部電極とな
る窒化チタン膜のパターニングを容易にすることができ
る。（２）キャパシタ（容量素子）の容量絶縁膜を平坦化さ
れた半導体基板上に成膜するので、その容量絶縁膜が局
所的に薄くなってしまうことを防ぐことができる。すな
わち、その薄くなった部分において耐圧が不十分となっ
てリーク電流が流れ、キャパシタの上部電極と下部電極
との間の耐圧が不十分となってしまうことを防ぐことが
できる。（３）キャパシタ（容量素子）の下部電極を塩素と反応
し難いＷ膜（高融点金属膜）を主導電層として形成する
ので、上部電極となる窒化チタン膜（第１導電性膜）を
エッチングする際に塩素系のエッチングガスを用いても
下部電極が腐食してしまう不具合を防ぐことができる。（４）キャパシタ（容量素子）の下部電極を高融点金属
膜を主導電層として形成するので、下部電極形成後の工
程において熱処理を伴う工程がある場合でも、その熱処
理時の処理温度が制約されてしまうことを防ぐことがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を説明する要部断面図である。

【図２】図１に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図３】図２に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図４】図３に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図５】図４に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図６】図５に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図７】本発明の一実施の形態である半導体集積回路装
置の製造工程中の要部断面図である。

【図８】本発明の他の実施の形態である半導体集積回路
装置を説明する要部平面図である。

【図９】本発明の他の実施の形態である半導体集積回路
装置を説明する要部平面図である。

【図１０】本発明の他の実施の形態である半導体集積回
路装置を説明する要部平面図である。

【図１１】本発明の他の実施の形態である半導体集積回
路装置を説明する要部平面図である。

【図１２】本発明の他の実施の形態である半導体集積回
路装置の製造工程中の要部断面図である。

【図１３】本発明の他の実施の形態である半導体集積回
路装置の製造工程中の要部断面図である。

【図１４】本発明の他の実施の形態である半導体集積回
路装置の製造工程中の要部断面図である。

【図１５】本発明の他の実施の形態である半導体集積回
路装置の製造工程中の要部断面図である。

【図１６】本発明の他の実施の形態である半導体集積回
路装置の製造工程中の要部断面図である。

【図１７】本発明の他の実施の形態である半導体集積回
路装置の製造工程中の要部断面図である。

【図１８】本発明の他の実施の形態である半導体集積回
路装置の製造工程中の要部断面図である。

【図１９】本発明の他の実施の形態である半導体集積回
路装置の製造工程中の要部断面図である。

【符号の説明】

１半導体基板２素子分離溝３酸化シリコン膜４ｐ型ウェル１０ゲート電極１０Ａシリサイド膜１１ｎ型半導体領域（ソース、ドレイン）１１Ａシリサイド膜１２窒化シリコン膜（第１絶縁膜）１３酸化シリコン膜（第１絶縁膜）１５コンタクトホール１６プラグ２１窒化シリコン膜（第１絶縁膜）２２酸化シリコン膜（第１絶縁膜）２３配線溝（溝部）２４配線溝２５、２５Ａ配線（第１配線）２６配線（第２配線）２５Ｂ窒化チタン膜２７、２７Ａ、２７Ｂ窒化シリコン膜（第１誘電体
膜）２７Ｃ、２７Ｄ酸化シリコン膜２８窒化チタン膜（第１導電性膜）３１エッチングストッパ膜（第２絶縁膜）３２層間絶縁膜（第２絶縁膜）３３コンタクトホール（第２孔部）３４コンタクトホール（第１孔部）３５、３６プラグ３７エッチングストッパ膜（第２絶縁膜）３８層間絶縁膜（第２絶縁膜）３９配線溝（第１溝部）３９Ａ配線溝（第２溝部）４０、４０Ａ配線（第３配線）４１エッチングストッパ膜４２層間絶縁膜４３エッチングストッパ膜（第１絶縁膜）４４層間絶縁膜（第１絶縁膜）４５コンタクトホール４６、４６Ａ、４６Ｂ配線溝４７配線４７Ａプラグ４７Ｂ配線（第１配線、第２プラグ）４７Ｃ窒化シリコン膜（第１誘電体膜）４７Ｄ窒化チタン膜（第１導電性膜）４８エッチングストッパ膜４９層間絶縁膜５０、５０Ａ、５０Ｂコンタクトホール５１、５１Ａ、５１Ｂプラグ５２、５２Ａ配線５３酸化シリコン膜５４窒化シリコン膜５５ポリイミド膜５６開口部ＭＩＭ、ＭＩＭ２キャパシタ（容量素子）Ｐ１プラグ（第１プラグ）Ｑｎｎチャネル型ＭＩＳＦＥＴ（半導体素子）Ｑｎ２ｎチャネル型ＭＩＳＦＥＴ（半導体素子）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/88 ＳＦターム(参考） 4M104 AA01 BB01 BB30 BB40 CC01 CC05 DD08 DD16 DD17 5F033 HH04 HH09 HH11 HH18 HH19 HH25 HH32 HH33 JJ19 JJ33 KK01 KK19 KK33 LL04 MM08 MM12 MM13 NN06 NN07 PP27 QQ08 QQ09 QQ10 QQ16 QQ25 QQ37 QQ48 RR04 RR06 RR11 RR22 TT08 VV10 5F038 AC02 AC04 AC05 AC15 AC16 CD18 CD20 DF12 EZ11 EZ14 EZ15 EZ20

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された第１配線層の
少なくとも一部を下部電極とし、前記下部電極を覆う第
１誘電体膜を容量絶縁膜とし、前記容量絶縁膜上に配置
され前記下部電極と絶縁された第１導電性膜を上部電極
とし、前記半導体基板上に形成された複数の配線層と電
気的に接続する容量素子を有し、前記第１配線層は前記
半導体基板上に形成された第１絶縁膜に設けられた溝部
内に高融点金属膜を埋め込むことで形成された第１配線
を含むことを特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置にお
いて、前記下部電極は複数の前記第１配線から形成さ
れ、前記下部電極を形成する複数の前記第１配線は互い
に所定の間隔を隔てて配置されていることを特徴とする
半導体集積回路装置。
【請求項３】半導体基板上に形成された複数の配線層
と、前記複数の配線層のうち最下層に配置された第１配
線層の少なくとも一部を下部電極とし、前記下部電極を
覆う第１誘電体膜を容量絶縁膜とし、前記容量絶縁膜上
に配置され前記下部電極と絶縁された第１導電性膜を上
部電極とし、前記複数の配線層と電気的に接続する容量
素子とを有し、前記第１配線層は前記半導体基板上に形
成された第１絶縁膜に設けられた溝部内に高融点金属膜
を埋め込むことで形成された第１配線を含むことを特徴
とする半導体集積回路装置。
【請求項４】請求項３記載の半導体集積回路装置にお
いて、前記下部電極は複数の前記第１配線から形成さ
れ、前記下部電極を形成する複数の前記第１配線は互い
に所定の間隔を隔てて配置されていることを特徴とする
半導体集積回路装置。
【請求項５】半導体基板上に形成された複数の配線層
と、前記配線層間に配置され、前記配線層間を電気的に
接続する第１プラグ層を用いて形成された電極を下部電
極とし、前記下部電極を覆う第１誘電体膜を容量絶縁膜
とし、前記容量絶縁膜上に配置され前記下部電極と絶縁
された第１導電性膜を上部電極とし、前記複数の配線層
と電気的に接続する容量素子とを有し、前記第１プラグ
層は前記半導体基板上に形成された第１絶縁膜に設けら
れた溝部内に形成されていることを特徴とする半導体集
積回路装置。
【請求項６】（ａ）半導体基板上に第１絶縁膜を形成
する工程、（ｂ）前記第１絶縁膜に溝部を形成する工
程、（ｃ）前記溝部内に高融点金属膜を埋め込んで第１
配線を形成する工程、（ｄ）前記半導体基板上に前記第
１配線を覆う第１誘電体膜を形成する工程、（ｅ）前記
第１誘電体膜上に第１導電性膜を堆積した後、前記第１
導電性膜を前記第１誘電体膜によって絶縁されるように
パターニングすることによって、前記第１配線を下部電
極とし、前記第１誘電体膜を容量絶縁膜とし、前記第１
導電性膜を上部電極とする容量素子を形成する工程、を
含むことを特徴とする半導体集積回路装置の製造方法。
【請求項７】請求項６記載の半導体集積回路装置の製
造方法において、前記（ｃ）工程は、（ｃ１）前記第１
絶縁膜上に前記溝部内を埋め込む前記高融点金属膜を形
成する工程、（ｃ２）前記溝部内以外の前記高融点金属
膜を除去する工程、を含むことを特徴とする半導体集積
回路装置の製造方法。
【請求項８】（ａ）半導体基板上に第１絶縁膜を形成
する工程、（ｂ）前記第１絶縁膜に複数の溝部を形成す
る工程、（ｃ）前記複数の溝部内に高融点金属膜を埋め
込んで第１配線および第２配線を形成する工程、（ｄ）
前記半導体基板上に前記第１配線を覆う第１誘電体膜を
形成する工程、（ｅ）前記第１誘電体膜上に第１導電性
膜を堆積した後、前記第１導電性膜を前記第１誘電体膜
によって絶縁されるようにパターニングすることによっ
て、前記第１配線を下部電極とし、前記第１誘電体膜を
容量絶縁膜とし、前記第１導電性膜を上部電極とする容
量素子を形成する工程、（ｆ）前記（ｅ）工程後、前記
半導体基板上に第２絶縁膜を形成する工程、（ｇ）前記
第２絶縁膜をエッチングし、第１溝部、第２溝部、前記
第１溝部から前記第２配線に達する第１孔部および前記
第２溝部から前記第１導電性膜に達する第２孔部を形成
する工程、（ｈ）前記第１溝部、前記第２溝部、前記第
１孔部および前記第２孔部に第２導電性膜を埋め込み、
第３配線を形成する工程、を含むことを特徴とする半導
体集積回路装置の製造方法。
【請求項９】請求項８記載の半導体集積回路装置の製
造方法において、前記（ｃ）工程は、（ｃ１）前記第１
絶縁膜上に前記溝部内を埋め込む前記高融点金属膜を形
成する工程、（ｃ２）前記溝部内以外の前記高融点金属
膜を除去する工程、を含むことを特徴とする半導体集積
回路装置の製造方法。
【請求項１０】請求項８記載の半導体集積回路装置の
製造方法において、前記第２孔部は、平面で前記第１配
線と重ならない領域にて形成することを特徴とする半導
体集積回路装置の製造方法。
【請求項１１】（ａ）半導体基板上に第２絶縁膜を形
成する工程、（ｂ）前記第２絶縁膜に複数の第１溝部を
形成する工程、（ｃ）前記複数の第１溝部内に第１金属
膜を埋め込んで第３配線を形成する工程、（ｄ）前記半
導体基板上に第１絶縁膜を形成する工程、（ｅ）前記第
１絶縁膜に複数の溝部を形成する工程、（ｆ）前記複数
の溝部内に第２金属膜を埋め込んで、前記第３配線に電
気的に接続する第２プラグを形成する工程、（ｇ）前記
半導体基板上に第１誘電体膜を堆積することによって前
記第２プラグを覆う工程、（ｈ）前記第１誘電体膜上に
第１導電性膜を堆積した後、前記第１導電性膜と前記第
２プラグとを前記第１誘電体膜によって絶縁されるよう
にパターニングすることによって、前記第２プラグを下
部電極とし、前記第１誘電体膜を容量絶縁膜とし、前記
第１導電性膜を上部電極とする容量素子を形成する工
程、を含むことを特徴とする半導体集積回路装置の製造
方法。
【請求項１２】請求項１１記載の半導体集積回路装置
の製造方法において、前記（ｃ）工程は、（ｃ１）前記
第２絶縁膜上に前記第１溝部内を埋め込む前記第１金属
膜を形成する工程、（ｃ２）前記第１溝部内以外の前記
第１金属膜を除去する工程、を含み、前記（ｆ）工程
は、（ｆ１）前記第１絶縁膜上に前記複数の溝部内を埋
め込む前記第２金属膜を形成する工程、（ｆ２）前記複
数の溝部内以外の前記第２金属膜を除去する工程、を含
むことを特徴とする半導体集積回路装置の製造方法。