JP2003263894A - 不揮発性半導体メモリ装置の制御方法 - Google Patents
不揮発性半導体メモリ装置の制御方法Info
- Publication number
- JP2003263894A JP2003263894A JP2003033000A JP2003033000A JP2003263894A JP 2003263894 A JP2003263894 A JP 2003263894A JP 2003033000 A JP2003033000 A JP 2003033000A JP 2003033000 A JP2003033000 A JP 2003033000A JP 2003263894 A JP2003263894 A JP 2003263894A
- Authority
- JP
- Japan
- Prior art keywords
- block
- data
- logical address
- writing
- host system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明は、書き込みを行うとともに長寿命化
を図ることのできる半導体メモリ装置の制御方法を提供
することを目的とする。 【構成】 （イ）複数のブロックのそれぞれはメモリセ
ルアレイが実現されている不揮発性メモリチップよりも
小さい単位としての消去単位であり（ロ）ホストシステ
ムから指定される論理アドレスを受取るステップ（ハ）
論理アドレスをメモリ手段上の物理アドレスに変換する
ステップ（ニ）論理アドレスに対応する新たなデータが
論理アドレスに対応する旧データの総てを変更するもの
でない場合、この変更されない旧データを書き込み先と
なる消去済みブロックにコピーするステップ（ホ）新た
なデータを書き込み先となる消去済みブロックに書き込
むステップ（ヘ）旧データが記録されていたブロックを
未使用ブロック群に割り当てるステップ（ト）未使用ブ
ロック群に含まれる未消去ブロックを消去するステップ
とを含む。
を図ることのできる半導体メモリ装置の制御方法を提供
することを目的とする。 【構成】 （イ）複数のブロックのそれぞれはメモリセ
ルアレイが実現されている不揮発性メモリチップよりも
小さい単位としての消去単位であり（ロ）ホストシステ
ムから指定される論理アドレスを受取るステップ（ハ）
論理アドレスをメモリ手段上の物理アドレスに変換する
ステップ（ニ）論理アドレスに対応する新たなデータが
論理アドレスに対応する旧データの総てを変更するもの
でない場合、この変更されない旧データを書き込み先と
なる消去済みブロックにコピーするステップ（ホ）新た
なデータを書き込み先となる消去済みブロックに書き込
むステップ（ヘ）旧データが記録されていたブロックを
未使用ブロック群に割り当てるステップ（ト）未使用ブ
ロック群に含まれる未消去ブロックを消去するステップ
とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書換可能な不
揮発性半導体メモリ素子（ＥＥＰＲＯＭ）の中のＮＡＮ
Ｄ型ＥＥＰＲＯＭを用いた不揮発性半導体メモリ装置の
制御方法に関する。
揮発性半導体メモリ素子（ＥＥＰＲＯＭ）の中のＮＡＮ
Ｄ型ＥＥＰＲＯＭを用いた不揮発性半導体メモリ装置の
制御方法に関する。
【０００２】
【従来の技術】一般にコンピュータシステムにおける書
換可能な記憶装置（記憶素子）は、その容量に物理的な
限界があるため、不要になった情報の上に新しい情報を
重ね書きして使用される。書換可能な記憶装置（記憶素
子）は、その重ね書きの方法で大別すると２通りに分け
ることが出来る。その一つは、ランダムアクセスメモリ
（ＲＡＭ）やハードディスク、フロッピディスク或いは
磁気テープのように、古い情報の上に新しい情報をその
まま上書き出来るものである。他の一つは、ある種の光
記憶装置やＥＥＰＲＯＭのように重ね書きされる古い情
報を一度消去してからでないと新しい情報が書き込めな
いものである。
換可能な記憶装置（記憶素子）は、その容量に物理的な
限界があるため、不要になった情報の上に新しい情報を
重ね書きして使用される。書換可能な記憶装置（記憶素
子）は、その重ね書きの方法で大別すると２通りに分け
ることが出来る。その一つは、ランダムアクセスメモリ
（ＲＡＭ）やハードディスク、フロッピディスク或いは
磁気テープのように、古い情報の上に新しい情報をその
まま上書き出来るものである。他の一つは、ある種の光
記憶装置やＥＥＰＲＯＭのように重ね書きされる古い情
報を一度消去してからでないと新しい情報が書き込めな
いものである。
【０００３】ＮＡＮＤ型ＥＥＰＲＯＭの消去方法は２通
りあり、その一つは、例えばインテル社製フラッシュＥ
ＥＰＲＯＭのようにチップ全体の情報を一度に消去する
方法である。他の一つは、チップの一部分の情報のみを
選択的に消去する方法である。
りあり、その一つは、例えばインテル社製フラッシュＥ
ＥＰＲＯＭのようにチップ全体の情報を一度に消去する
方法である。他の一つは、チップの一部分の情報のみを
選択的に消去する方法である。
【０００４】ＮＡＮＤ型ＥＥＰＲＯＭでは、連続してデ
ータを読み出したり、データを書き込んだりするための
構造的に連続する複数の記憶セルをページという単位で
呼んでいる。例えば、４ＭビットＥＥＰＲＯＭでは、１
ページは、４０９６ビットの記憶セルで構成されてい
る。また、構造的に連続する複数ページはブロックとい
う単位で呼ばれる。例えば、４ＭビットＥＥＰＲＯＭで
は、８ページ（４ｋバイト）分の記憶セルで１ブロック
が構成されている。ＮＡＮＤ型ＥＥＰＲＯＭで、チップ
の一部分の情報のみを選択的に消去する場合の単位は、
このブロックと一致している。
ータを読み出したり、データを書き込んだりするための
構造的に連続する複数の記憶セルをページという単位で
呼んでいる。例えば、４ＭビットＥＥＰＲＯＭでは、１
ページは、４０９６ビットの記憶セルで構成されてい
る。また、構造的に連続する複数ページはブロックとい
う単位で呼ばれる。例えば、４ＭビットＥＥＰＲＯＭで
は、８ページ（４ｋバイト）分の記憶セルで１ブロック
が構成されている。ＮＡＮＤ型ＥＥＰＲＯＭで、チップ
の一部分の情報のみを選択的に消去する場合の単位は、
このブロックと一致している。
【０００５】ＮＡＮＤ型ＥＥＰＲＯＭは、上記のように
データの一部分のみを消去できるので、磁気ディスク装
置におけるように、１セクタ分のデータのみを書き換え
るといった操作が比較的容易におこなえる不揮発性記憶
素子である。そこで、機械的強度に関する信頼性、低消
費電力、読み出し時間の高速性といった半導体メモリの
特徴を生かして、従来の磁気ディスク装置を置き換える
ような用途に使われだした。
データの一部分のみを消去できるので、磁気ディスク装
置におけるように、１セクタ分のデータのみを書き換え
るといった操作が比較的容易におこなえる不揮発性記憶
素子である。そこで、機械的強度に関する信頼性、低消
費電力、読み出し時間の高速性といった半導体メモリの
特徴を生かして、従来の磁気ディスク装置を置き換える
ような用途に使われだした。
【０００６】ところが、ＥＥＰＲＯＭは、データ読み出
しのためのアクセス時間が高速である割に、データ書き
込みには時間がかかる。例えば、４ＭビットＮＡＮＤ型
ＥＥＰＲＯＭの場合、１ブロックのデータ読み出しに要
する時間が約４９０μｓｏｃであるのに対し、１ブロッ
クを消去して書き換えるには、消去に約１０ｍｓｅｃ、
データ書き込みに約４ｍｓｅｃの時間を要する。
しのためのアクセス時間が高速である割に、データ書き
込みには時間がかかる。例えば、４ＭビットＮＡＮＤ型
ＥＥＰＲＯＭの場合、１ブロックのデータ読み出しに要
する時間が約４９０μｓｏｃであるのに対し、１ブロッ
クを消去して書き換えるには、消去に約１０ｍｓｅｃ、
データ書き込みに約４ｍｓｅｃの時間を要する。
【０００７】さらに、現状の技術ではデータの書換回数
に制限があり、１０4 回ないし１０５回程度の書換で寿
命となる。よって、同一のブロックに対してデータの重
ね書きが集中するとチップ自体の寿命を縮めてしまうと
いう問題があった。
に制限があり、１０4 回ないし１０５回程度の書換で寿
命となる。よって、同一のブロックに対してデータの重
ね書きが集中するとチップ自体の寿命を縮めてしまうと
いう問題があった。
【０００８】
【発明が解決しようとする課題】以上のようにＮＡＮＤ
型ＥＥＰＲＯＭを用いた従来の不揮発性半導体メモリ装
置は、データの読み出し時間に比べて書き込みに時間が
かかり、しかも、書換回数に制限があるため同一ブロッ
クに重ね書きが集中すると寿命を縮めるという問題があ
った。
型ＥＥＰＲＯＭを用いた従来の不揮発性半導体メモリ装
置は、データの読み出し時間に比べて書き込みに時間が
かかり、しかも、書換回数に制限があるため同一ブロッ
クに重ね書きが集中すると寿命を縮めるという問題があ
った。
【０００９】本発明は、このような問題を解決し、書き
込みを高速に行うことができるとともに長寿命化を図る
ことのできる不揮発性半導体メモリ装置の制御方法を提
供することを目的とする。
込みを高速に行うことができるとともに長寿命化を図る
ことのできる不揮発性半導体メモリ装置の制御方法を提
供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、複数のページでそれぞれ構
成された複数のブロックに分割されたメモリセルアレイ
を有するメモリ手段を備え、ホストシステムに接続され
る不揮発性半導体メモリ装置の制御方法であって、
（イ）複数のブロックのそれぞれはメモリセルアレイが
実現されている不揮発性メモリチップよりも小さい単位
としての消去単位であり、（ロ）ホストシステムから指
定される論理アドレスを受取るステップと、（ハ）論理
アドレスをメモリ手段上の物理アドレスに変換するステ
ップと、（ニ）論理アドレスに対応する新たなデータが
論理アドレスに対応する旧データの総てを変更するもの
でない場合、この変更されない旧データを書き込み先と
なる消去済みブロックにコピーするステップと、（ホ）
新たなデータを書き込み先となる消去済みブロックに書
き込むステップと、（ヘ）旧データが記録されていたブ
ロックを未使用ブロック群に割り当てるステップと、
（ト）未使用ブロック群に含まれる未消去ブロックを消
去するステップとを含むことを特徴とする不揮発性半導
体メモリ装置の制御方法であることを要旨とする。
に、本発明の第１の特徴は、複数のページでそれぞれ構
成された複数のブロックに分割されたメモリセルアレイ
を有するメモリ手段を備え、ホストシステムに接続され
る不揮発性半導体メモリ装置の制御方法であって、
（イ）複数のブロックのそれぞれはメモリセルアレイが
実現されている不揮発性メモリチップよりも小さい単位
としての消去単位であり、（ロ）ホストシステムから指
定される論理アドレスを受取るステップと、（ハ）論理
アドレスをメモリ手段上の物理アドレスに変換するステ
ップと、（ニ）論理アドレスに対応する新たなデータが
論理アドレスに対応する旧データの総てを変更するもの
でない場合、この変更されない旧データを書き込み先と
なる消去済みブロックにコピーするステップと、（ホ）
新たなデータを書き込み先となる消去済みブロックに書
き込むステップと、（ヘ）旧データが記録されていたブ
ロックを未使用ブロック群に割り当てるステップと、
（ト）未使用ブロック群に含まれる未消去ブロックを消
去するステップとを含むことを特徴とする不揮発性半導
体メモリ装置の制御方法であることを要旨とする。
【００１１】また、本発明の第２の特徴は、複数のペー
ジでそれぞれ構成された複数のブロックに分割されたメ
モリセルアレイを有するメモリ手段を備え、ホストシス
テムに接続される不揮発性半導体メモリ装置の制御方法
であって、（イ）複数のブロックのそれぞれはメモリセ
ルアレイが実現されている不揮発性メモリチップよりも
小さい単位としての消去単位であり、（ロ）ホストシス
テムから指定される論理アドレスを受取るステップと、
（ハ）論理アドレスをメモリ手段上の物理アドレスに変
換するステップと、（ニ）論理アドレスに対応する新た
なデータが論理アドレスに対応する旧データの総てを変
更するものでない場合、この変更されない旧データを書
き込み先となる消去済みブロックにコピーするステップ
と、（ホ）新たなデータを書き込みとなる消去済みブロ
ックに書き込むステップと、（ヘ）旧データが記録され
ていたブロックを未使用ブロックとするステップと、
（ト）ホストシステムに論理アドレスに対応する書き込
みが終了したことを通知するステップと、（チ）通知す
るステップの後に、未使用ブロックを消去するステップ
とを含むことを特徴とする不揮発性半導体メモリ装置の
制御方法であることを要旨とする。
ジでそれぞれ構成された複数のブロックに分割されたメ
モリセルアレイを有するメモリ手段を備え、ホストシス
テムに接続される不揮発性半導体メモリ装置の制御方法
であって、（イ）複数のブロックのそれぞれはメモリセ
ルアレイが実現されている不揮発性メモリチップよりも
小さい単位としての消去単位であり、（ロ）ホストシス
テムから指定される論理アドレスを受取るステップと、
（ハ）論理アドレスをメモリ手段上の物理アドレスに変
換するステップと、（ニ）論理アドレスに対応する新た
なデータが論理アドレスに対応する旧データの総てを変
更するものでない場合、この変更されない旧データを書
き込み先となる消去済みブロックにコピーするステップ
と、（ホ）新たなデータを書き込みとなる消去済みブロ
ックに書き込むステップと、（ヘ）旧データが記録され
ていたブロックを未使用ブロックとするステップと、
（ト）ホストシステムに論理アドレスに対応する書き込
みが終了したことを通知するステップと、（チ）通知す
るステップの後に、未使用ブロックを消去するステップ
とを含むことを特徴とする不揮発性半導体メモリ装置の
制御方法であることを要旨とする。
【００１２】
【作用】本発明の第１の特徴によれば、新たなデータの
書き込みは、可能な限り予め消去された未使用のブロッ
ク領域に対して行われる。これにより不揮発性半導体メ
モリ装置において本来書き込みに先だって行う必要があ
り且つアクセス時間の増大を余儀なくさせる消去動作が
省略されて高速書き込みが可能になる。また、同一デー
タを更新／変更する場合でも、物理的な書き込み位置は
書き込みの都度変るため、特定のブロックに対する書き
込み回数の増加が回避されて長寿命化を図ることが可能
となる。
書き込みは、可能な限り予め消去された未使用のブロッ
ク領域に対して行われる。これにより不揮発性半導体メ
モリ装置において本来書き込みに先だって行う必要があ
り且つアクセス時間の増大を余儀なくさせる消去動作が
省略されて高速書き込みが可能になる。また、同一デー
タを更新／変更する場合でも、物理的な書き込み位置は
書き込みの都度変るため、特定のブロックに対する書き
込み回数の増加が回避されて長寿命化を図ることが可能
となる。
【００１３】また、本発明の第２の特徴によれば、新た
なデータの書き込みは、可能な限り予め消去された未使
用のブロック領域に対して行われる。これにより不揮発
性半導体メモリ装置において本来書き込みに先だって行
う必要があり且つアクセス時間の増大を余儀なくさせる
消去動作が省略されて高速書き込みが可能になる。ま
た、同一データを更新／変更する場合でも、物理的な書
き込み位置は書き込みの都度変るため、特定のブロック
に対する書き込み回数の増加が回避されて長寿命化を図
ることが可能となる。
なデータの書き込みは、可能な限り予め消去された未使
用のブロック領域に対して行われる。これにより不揮発
性半導体メモリ装置において本来書き込みに先だって行
う必要があり且つアクセス時間の増大を余儀なくさせる
消去動作が省略されて高速書き込みが可能になる。ま
た、同一データを更新／変更する場合でも、物理的な書
き込み位置は書き込みの都度変るため、特定のブロック
に対する書き込み回数の増加が回避されて長寿命化を図
ることが可能となる。
【００１４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、不揮発性半導体メモリ装置の全体構成を
示すブロック図である。同図において１はメモリ手段と
してのＮＡＮＤ型ＥＥＰＲＯＭモジュールであり、複数
個のページからなるブロックに分割されたメモリセルア
レイで構成されている。ＥＥＰＲＯＭモジュール１はデ
ータ線で結ばれたホストインターフェイス２を介して図
示省略のホストシステムに接続されている。データ線上
には、マルチプレクサ９及びデータバッファ１０が設け
られている。また、ホストインターフェイス２内には、
データレジスタ３、アドレスレジスタ４、カウントレジ
スタ５、コマンドレジスタ６、ステータスレジスタ７及
びエラーレジスタ８が設けられている。１１はコントロ
ールロジック、１２はＥＣＣ（誤差修正コード）ジェネ
レータ／チェッカ、１３はアドレスジェネレータ、１４
は消去手段及び制御手段としての機能を有するＣＰＵ、
１５は作業用ＲＡＭ、１６は制御プログラムＲＯＭであ
る。制御プログラムＲＯＭ１６には、データ書き込み等
のための一連の制御プログラムが格納されるようになっ
ている。
する。図１は、不揮発性半導体メモリ装置の全体構成を
示すブロック図である。同図において１はメモリ手段と
してのＮＡＮＤ型ＥＥＰＲＯＭモジュールであり、複数
個のページからなるブロックに分割されたメモリセルア
レイで構成されている。ＥＥＰＲＯＭモジュール１はデ
ータ線で結ばれたホストインターフェイス２を介して図
示省略のホストシステムに接続されている。データ線上
には、マルチプレクサ９及びデータバッファ１０が設け
られている。また、ホストインターフェイス２内には、
データレジスタ３、アドレスレジスタ４、カウントレジ
スタ５、コマンドレジスタ６、ステータスレジスタ７及
びエラーレジスタ８が設けられている。１１はコントロ
ールロジック、１２はＥＣＣ（誤差修正コード）ジェネ
レータ／チェッカ、１３はアドレスジェネレータ、１４
は消去手段及び制御手段としての機能を有するＣＰＵ、
１５は作業用ＲＡＭ、１６は制御プログラムＲＯＭであ
る。制御プログラムＲＯＭ１６には、データ書き込み等
のための一連の制御プログラムが格納されるようになっ
ている。
【００１５】本実施例のメモリ装置は、不揮発性メモリ
領域であるＥＥＰＲＯＭモジュール１に記録されるデー
タに関し、その位置を割付け、管理するために管理テー
ブルを使用する。このテーブルは、他のユーザデータと
ともにＥＥＰＲＯＭモジュール１に記録されるが、この
装置が起動するときに自動的に作業用ＲＡＭ１５に読み
込まれる。また、このテーブルは、ＥＥＰＲＯＭモジュ
ール１への書き込みが行われる度にその内容が更新され
るが、この更新されたテーブルは、その都度、或いは装
置の使用が終了する時点でＥＥＰＲＯＭモジュール１に
書き戻されることとする。
領域であるＥＥＰＲＯＭモジュール１に記録されるデー
タに関し、その位置を割付け、管理するために管理テー
ブルを使用する。このテーブルは、他のユーザデータと
ともにＥＥＰＲＯＭモジュール１に記録されるが、この
装置が起動するときに自動的に作業用ＲＡＭ１５に読み
込まれる。また、このテーブルは、ＥＥＰＲＯＭモジュ
ール１への書き込みが行われる度にその内容が更新され
るが、この更新されたテーブルは、その都度、或いは装
置の使用が終了する時点でＥＥＰＲＯＭモジュール１に
書き戻されることとする。
【００１６】このテーブルの一つは、図３にその構成を
示す未使用ブロックを管理するためのテーブル（管理テ
ーブル）である。他の一つは、図４に示すホストシステ
ムが指定してくるアドレスとメモリモジュール上の物理
的なアドレスとの対照テーブルである。
示す未使用ブロックを管理するためのテーブル（管理テ
ーブル）である。他の一つは、図４に示すホストシステ
ムが指定してくるアドレスとメモリモジュール上の物理
的なアドレスとの対照テーブルである。
【００１７】まず図３の未使用ブロックを管理するため
のテーブルの一例を説明する。テーブルの１番目２１０
は、未使用のデータブロックを連鎖状に管理するための
もので、チェインの先頭のブロックへのポインタであ
る。テーブルの２番目２１１は、同じ目的のポインタで
あるがチェインの最後尾へのポインタである。テーブル
の３番目からｎ＋２番目は、ＮＡＮＤ型ＥＥＰＲＯＭモ
ジュール１の物理的なブロックの１番目からｎ番目に対
応している。これらの内容は、２１２に例示するよう
に、さらに、次の未使用ブロックへのポインタ２１３と
消去フラグ２１４とから構成されている。テーブルのｍ
番目２１８の中のポインタのようにその内容が”−１”
であった場合にはチェインの最後尾であることを示すも
のとする。よってこの例では、最後尾ポインタ２１１は
テーブルのｍ番目２１８をポイントするため内容はｍに
セットされる。消去フラグ２１４は、対応するブロック
が消去済みであるか否かを示すもので、ここでは”０”
の場合は消去済み、”１”の場合は未消去を表すものと
する。
のテーブルの一例を説明する。テーブルの１番目２１０
は、未使用のデータブロックを連鎖状に管理するための
もので、チェインの先頭のブロックへのポインタであ
る。テーブルの２番目２１１は、同じ目的のポインタで
あるがチェインの最後尾へのポインタである。テーブル
の３番目からｎ＋２番目は、ＮＡＮＤ型ＥＥＰＲＯＭモ
ジュール１の物理的なブロックの１番目からｎ番目に対
応している。これらの内容は、２１２に例示するよう
に、さらに、次の未使用ブロックへのポインタ２１３と
消去フラグ２１４とから構成されている。テーブルのｍ
番目２１８の中のポインタのようにその内容が”−１”
であった場合にはチェインの最後尾であることを示すも
のとする。よってこの例では、最後尾ポインタ２１１は
テーブルのｍ番目２１８をポイントするため内容はｍに
セットされる。消去フラグ２１４は、対応するブロック
が消去済みであるか否かを示すもので、ここでは”０”
の場合は消去済み、”１”の場合は未消去を表すものと
する。
【００１８】具体的な例を用いてデータが記録される際
の動作の概要を述べる。いま、未使用ブロックの連鎖が
図２（ａ）のようであると仮定する。データを記録する
には、まず、先頭ポインタ１０１の内容を調べる。図２
（ａ）では５３番目のテーブルをポイントしているか
ら、書き込み可能なＮＡＮＤ型ＥＥＰＲＯＭモジュール
１上の物理的なブロックアドレスはオフセット２を減じ
た５１となる。ブロック５１に書き込みを行なったら、
先頭ポインタ１０１の値を、１０２のポイント先３３に
セットしなおしてブロック５１に対応するテーブル１０
２をこのチェインから外す。結果を図２（ｂ）に示す。
の動作の概要を述べる。いま、未使用ブロックの連鎖が
図２（ａ）のようであると仮定する。データを記録する
には、まず、先頭ポインタ１０１の内容を調べる。図２
（ａ）では５３番目のテーブルをポイントしているか
ら、書き込み可能なＮＡＮＤ型ＥＥＰＲＯＭモジュール
１上の物理的なブロックアドレスはオフセット２を減じ
た５１となる。ブロック５１に書き込みを行なったら、
先頭ポインタ１０１の値を、１０２のポイント先３３に
セットしなおしてブロック５１に対応するテーブル１０
２をこのチェインから外す。結果を図２（ｂ）に示す。
【００１９】この書き込みに伴なって、既存のブロック
のデータが不要になった場合には、さらに、図２（ｃ）
に示すようにテーブルが更新されるような操作を行う。
不要になったデータを記録していたのがブロック４５で
あったとすると、最後尾ポインタ１０５がポイントして
いるテーブルの１５１番目１０４の中のポインタと最後
尾ポインタ１０５の値をブロック４５に対応するテーブ
ル番号４７にセットしなおす。テーブルの４７番目１０
７の中のポインタは”−１”に、消去フラグは”−１”
に設定される。
のデータが不要になった場合には、さらに、図２（ｃ）
に示すようにテーブルが更新されるような操作を行う。
不要になったデータを記録していたのがブロック４５で
あったとすると、最後尾ポインタ１０５がポイントして
いるテーブルの１５１番目１０４の中のポインタと最後
尾ポインタ１０５の値をブロック４５に対応するテーブ
ル番号４７にセットしなおす。テーブルの４７番目１０
７の中のポインタは”−１”に、消去フラグは”−１”
に設定される。
【００２０】未使用ブロックのチェインに加えられた直
後のブロックは消去されていないので、読み出し／書き
込みアクセスが途絶えたときにチェインを順次手繰りな
がら、消去を行い、そのブロックに対応するテーブルの
消去フラグを”０”にセットする。
後のブロックは消去されていないので、読み出し／書き
込みアクセスが途絶えたときにチェインを順次手繰りな
がら、消去を行い、そのブロックに対応するテーブルの
消去フラグを”０”にセットする。
【００２１】次いで、図４の対照テーブルを説明する。
テーブルの長さｎは、ＮＡＮＤ型ＥＥＰＲＯＭモジュー
ル１のブロック以下とする。例えば、以後簡単のために
ここではＥＥＰＲＯＭモジュール１が４ＭビットＥＥＰ
ＲＯＭ１個で構成されていると仮定すると、１ブロック
の容量は４ｋバイトであるから、ブロックの総数は１２
８個となり、対照テーブルの項目数ｎも１２８以下であ
る。
テーブルの長さｎは、ＮＡＮＤ型ＥＥＰＲＯＭモジュー
ル１のブロック以下とする。例えば、以後簡単のために
ここではＥＥＰＲＯＭモジュール１が４ＭビットＥＥＰ
ＲＯＭ１個で構成されていると仮定すると、１ブロック
の容量は４ｋバイトであるから、ブロックの総数は１２
８個となり、対照テーブルの項目数ｎも１２８以下であ
る。
【００２２】この装置では、ＥＥＰＲＯＭモジュール１
のブロックの容量に相当するデータ量を単位として、Ｅ
ＥＰＲＯＭモジュール１上の物理的位置の割り付けを行
う。即ち、テーブルの１項目めは、ホストシステムから
指定される最初の４ｋバイト分のデータが実際に記録さ
れる物理的位置を示している。図４の例では、２０３
は、テーブルの３番目の項目であるから、ホストシステ
ムから指定してくるアドレス（以後論理アドレスと記
載）の８ｋバイト目からの４ｋバイトが、実際にはＥＥ
ＰＲＯＭモジュール１の１０１番目のブロックに割り当
てられていることを示している。また、２０１，２０２
のように”−１”の書かれたテーブルは、その位置に対
応する論理アドレスへの書き込みがまだ行われていない
ため、物理的な領域の割り付けが行われていないことを
示す。
のブロックの容量に相当するデータ量を単位として、Ｅ
ＥＰＲＯＭモジュール１上の物理的位置の割り付けを行
う。即ち、テーブルの１項目めは、ホストシステムから
指定される最初の４ｋバイト分のデータが実際に記録さ
れる物理的位置を示している。図４の例では、２０３
は、テーブルの３番目の項目であるから、ホストシステ
ムから指定してくるアドレス（以後論理アドレスと記
載）の８ｋバイト目からの４ｋバイトが、実際にはＥＥ
ＰＲＯＭモジュール１の１０１番目のブロックに割り当
てられていることを示している。また、２０１，２０２
のように”−１”の書かれたテーブルは、その位置に対
応する論理アドレスへの書き込みがまだ行われていない
ため、物理的な領域の割り付けが行われていないことを
示す。
【００２３】次に、この装置の動作を説明する。ホスト
システムは、図１のホストインターフェイス２内のアド
レスレジスタ４にアクセス開始アドレスを、カウントレ
ジスタ５にアクセスしたいデータのセクタ長をセット
し、最後にコマンドレジスタ６に読み出し／書き込み等
の命令をセットする。ホストインターフェイス２のコマ
ンドレジスタ６にアクセス命令が書き込まれると、コン
トローラ内のＣＰＵ１４は、コマンドレジスタ６内の命
令を読み込み、制御プログラムＲＯＭ１６に納められた
コマンド実行のための一連の制御プログラムを実行す
る。以下の説明では、簡単のためホストシステムの指定
してくるセクタ長とＥＥＰＲＯＭモジュール１における
ページ長は一致しているものと仮定する。
システムは、図１のホストインターフェイス２内のアド
レスレジスタ４にアクセス開始アドレスを、カウントレ
ジスタ５にアクセスしたいデータのセクタ長をセット
し、最後にコマンドレジスタ６に読み出し／書き込み等
の命令をセットする。ホストインターフェイス２のコマ
ンドレジスタ６にアクセス命令が書き込まれると、コン
トローラ内のＣＰＵ１４は、コマンドレジスタ６内の命
令を読み込み、制御プログラムＲＯＭ１６に納められた
コマンド実行のための一連の制御プログラムを実行す
る。以下の説明では、簡単のためホストシステムの指定
してくるセクタ長とＥＥＰＲＯＭモジュール１における
ページ長は一致しているものと仮定する。
【００２４】図５は、ＥＥＰＲＯＭモジュール１からデ
ータを読み出す手順を示すフローチャートである。ま
ず、図１のＣＰＵ１４は、ホストインターフェイス２に
セットされた開始アドレスと管理テーブル内のアドレス
変換テーブルを参照して読み出しを行うべきＥＥＰＲＯ
Ｍモジュール１上の物理的なアドレスを決定する（ステ
ップ３０１）。次に、ＥＥＰＲＯＭモジュール１からデ
ータバッファ１０にデータを読み出す（ステップ３０
２）。次いで、後に詳述するようなエラー処理及びデー
タバッファ１０からホストシステムへのデータ転送等を
実行する（ステップ３０３〜３０５）。
ータを読み出す手順を示すフローチャートである。ま
ず、図１のＣＰＵ１４は、ホストインターフェイス２に
セットされた開始アドレスと管理テーブル内のアドレス
変換テーブルを参照して読み出しを行うべきＥＥＰＲＯ
Ｍモジュール１上の物理的なアドレスを決定する（ステ
ップ３０１）。次に、ＥＥＰＲＯＭモジュール１からデ
ータバッファ１０にデータを読み出す（ステップ３０
２）。次いで、後に詳述するようなエラー処理及びデー
タバッファ１０からホストシステムへのデータ転送等を
実行する（ステップ３０３〜３０５）。
【００２５】図６は、ＥＥＰＲＯＭモジュール１からデ
ータバッファ１０にデータを読み出す手順を示すフロー
チャートである。ＣＰＵ１４は、ＥＥＰＲＯＭモジュー
ル１をマルチプレクサ９を通してアクセスし読み出しモ
ードに設定し、データバッファ１０を読み出しモードに
設定する（ステップ４０１，４０２）。アドレスジェネ
レータ１３には、読み出しを行うべきＥＥＰＲＯＭモジ
ュール１の物理的なアドレスを設定する（ステップ４０
３）。そして、データバッファ１０に、読み出したデー
タを蓄えるべき領域を決定してその先頭番地をデータバ
ッファ１０への書き込みアドレスとして設定する（ステ
ップ４０４）。その後、コントロールロジック１１に対
してデータ読み出しのための定められたシーケンスを実
行するように指令を送る。
ータバッファ１０にデータを読み出す手順を示すフロー
チャートである。ＣＰＵ１４は、ＥＥＰＲＯＭモジュー
ル１をマルチプレクサ９を通してアクセスし読み出しモ
ードに設定し、データバッファ１０を読み出しモードに
設定する（ステップ４０１，４０２）。アドレスジェネ
レータ１３には、読み出しを行うべきＥＥＰＲＯＭモジ
ュール１の物理的なアドレスを設定する（ステップ４０
３）。そして、データバッファ１０に、読み出したデー
タを蓄えるべき領域を決定してその先頭番地をデータバ
ッファ１０への書き込みアドレスとして設定する（ステ
ップ４０４）。その後、コントロールロジック１１に対
してデータ読み出しのための定められたシーケンスを実
行するように指令を送る。
【００２６】コントロールロジック１１は、マルチプレ
クサ９をＥＥＰＲＯＭモジュール１からの読み出しデー
タがデータバッファ１０に流れるように設定し、アドレ
スジェネレータ１３の内容をインクリメントしながら、
１セクタ分のデータを読み出す（ステップ４０５）。ま
た、ＥＥＣジェネレータ／チェッカ１２をこれらのデー
タ及びこれに付随して読み出されるＥＣＣコードを使っ
て誤りを検出するように制御する。１セクタ分のデータ
が読み出されると、ＣＰＵ１４は、ＥＣＣジェネレータ
／チェッカ１２をチェックしデータの誤りを検査する
（ステップ４０６）。誤りが検出されなかった場合、又
は検出されても訂正が行えた場合は、データバッファ１
０からホストシステムにデータを転送する。もし、訂正
不可能な誤りが検出された場合には、ホストシステムに
対するデータ転送は行わずに、ＣＰＵ１４は、ホストイ
ンターフェイス２内のステータスレジスタ７にエラーが
起きたことを示すコードを、エラーレジスタ８にエラー
の内容を示すコードを設定し、ホストシステムに命令の
実行が異常終了したことを通知して処理を終了する（ス
テップ４０７〜４１０）。
クサ９をＥＥＰＲＯＭモジュール１からの読み出しデー
タがデータバッファ１０に流れるように設定し、アドレ
スジェネレータ１３の内容をインクリメントしながら、
１セクタ分のデータを読み出す（ステップ４０５）。ま
た、ＥＥＣジェネレータ／チェッカ１２をこれらのデー
タ及びこれに付随して読み出されるＥＣＣコードを使っ
て誤りを検出するように制御する。１セクタ分のデータ
が読み出されると、ＣＰＵ１４は、ＥＣＣジェネレータ
／チェッカ１２をチェックしデータの誤りを検査する
（ステップ４０６）。誤りが検出されなかった場合、又
は検出されても訂正が行えた場合は、データバッファ１
０からホストシステムにデータを転送する。もし、訂正
不可能な誤りが検出された場合には、ホストシステムに
対するデータ転送は行わずに、ＣＰＵ１４は、ホストイ
ンターフェイス２内のステータスレジスタ７にエラーが
起きたことを示すコードを、エラーレジスタ８にエラー
の内容を示すコードを設定し、ホストシステムに命令の
実行が異常終了したことを通知して処理を終了する（ス
テップ４０７〜４１０）。
【００２７】図７は、データバッファからホストシステ
ムにデータを転送する手順を示すフローチャートであ
る。ＣＰＵ１４は、データバッファ１０に読み出したデ
ータが蓄えられた領域の先頭番地を同バッファからの読
み出しアドレスとして設定し（ステップ５０１，５０
２）、コントロールロジック１１に対して、ホストシス
テムに１セクタ分のデータの転送を行うように指令す
る。コントロールロジック１１は、データバッファ１０
とホストインターフェイス２を制御してホストシステム
に対して１セクタ分のデータを転送し（ステップ５０
３）、これが終了するとアドレスレジスタ４を１セクタ
分進め、カウントレジスタ５から１を減じ、ＣＰＵ１４
に転送が終了したことを通知する。ホストシステムに転
送すべきデータが残っている限り、ＣＰＵ１４はこの制
御を繰り返す。読み出しデータが全て転送されたら、Ｃ
ＰＵ１４は、ホストインターフェイス２内のステータス
レジスタ７にエラーの無かったことを示すコードを設定
し、ホストシステムに命令の実行が終了したことを通知
して処理を終了する。
ムにデータを転送する手順を示すフローチャートであ
る。ＣＰＵ１４は、データバッファ１０に読み出したデ
ータが蓄えられた領域の先頭番地を同バッファからの読
み出しアドレスとして設定し（ステップ５０１，５０
２）、コントロールロジック１１に対して、ホストシス
テムに１セクタ分のデータの転送を行うように指令す
る。コントロールロジック１１は、データバッファ１０
とホストインターフェイス２を制御してホストシステム
に対して１セクタ分のデータを転送し（ステップ５０
３）、これが終了するとアドレスレジスタ４を１セクタ
分進め、カウントレジスタ５から１を減じ、ＣＰＵ１４
に転送が終了したことを通知する。ホストシステムに転
送すべきデータが残っている限り、ＣＰＵ１４はこの制
御を繰り返す。読み出しデータが全て転送されたら、Ｃ
ＰＵ１４は、ホストインターフェイス２内のステータス
レジスタ７にエラーの無かったことを示すコードを設定
し、ホストシステムに命令の実行が終了したことを通知
して処理を終了する。
【００２８】図８及び図９は、ＥＥＰＲＯＭモジュール
１へデータを書き込む手順を示すフローチャートであ
る。ＣＰＵ１４はホストインターフェイス２にセットさ
れた開始アドレスと管理テーブル内のアドレス変換テー
ブルを参照して、ホストシステムが書き込みを行おうと
しているアドレスに割り振られているＥＥＰＲＯＭモジ
ュール１上のブロックを割り出す（ステップ６０１）。
ホストシステムの指示するアドレスに対応するＥＥＰＲ
ＯＭモジュール１上のブロックが既に割り振られてい
て、かつ、ホストシステムからの要求がそのブロックの
データの全てを書き換えるものでない場合は、ブロック
内の書き換えられないデータをデータバッファ１０に読
み込む（ステップ６０２〜６０４）。ＥＥＰＲＯＭモジ
ュール１からデータバッファ１０にデータを読み出す手
順は、先に図６のフローチャートを用いて説明した。ブ
ロック内の重ね書きされない部分のデータが全てデータ
バッファ１０に読み込まれるまで図６の処理が繰り返さ
れる。次いで、後に詳述するようなホストシステムから
データバッファ１０への書き込みデータの転送、データ
バッファ１０からＥＥＰＲＯＭモジュール１へのデータ
の書き込み処理及びエラー処理等を実行する（ステップ
６０５〜６１１）。
１へデータを書き込む手順を示すフローチャートであ
る。ＣＰＵ１４はホストインターフェイス２にセットさ
れた開始アドレスと管理テーブル内のアドレス変換テー
ブルを参照して、ホストシステムが書き込みを行おうと
しているアドレスに割り振られているＥＥＰＲＯＭモジ
ュール１上のブロックを割り出す（ステップ６０１）。
ホストシステムの指示するアドレスに対応するＥＥＰＲ
ＯＭモジュール１上のブロックが既に割り振られてい
て、かつ、ホストシステムからの要求がそのブロックの
データの全てを書き換えるものでない場合は、ブロック
内の書き換えられないデータをデータバッファ１０に読
み込む（ステップ６０２〜６０４）。ＥＥＰＲＯＭモジ
ュール１からデータバッファ１０にデータを読み出す手
順は、先に図６のフローチャートを用いて説明した。ブ
ロック内の重ね書きされない部分のデータが全てデータ
バッファ１０に読み込まれるまで図６の処理が繰り返さ
れる。次いで、後に詳述するようなホストシステムから
データバッファ１０への書き込みデータの転送、データ
バッファ１０からＥＥＰＲＯＭモジュール１へのデータ
の書き込み処理及びエラー処理等を実行する（ステップ
６０５〜６１１）。
【００２９】図１０は、ホストシステムからデータバッ
ファ１０に書き込みデータを転送する手順を示してい
る。ＣＰＵ１４は、データバッファ１０を書き込みモー
ドに設定し（ステップ７０１）、ホストシステムから転
送されてくるデータが蓄えられるデータバッファ１０上
のアドレスを同バッファへの書き込みアドレスとして設
定する（ステップ７０２）。その後、コントロールロジ
ック１１に対して、ホストシステムから１セクタ分のデ
ータの転送を行うように指令する。コントロールロジッ
ク１１は、データバッファ１０とホストインターフェイ
ス２を制御してホストシステムから１セクタ分のデータ
を受け取り、これが終了するとＣＰＵ１４に転送が終了
したことを通知する（ステップ７０３）。図１０の処理
は、ホストシステムから転送すべきデータが残ってい
て、かつ、データバッファ１０にＥＥＰＲＯＭモジュー
ル１の書き込みを行おうとしているブロックのためのデ
ータが不足している限り続けられる。ホストシステムか
らの転送が終了したら、ＣＰＵ１４はホストインターフ
ェイス２にセットされた開始アドレスと未使用ブロック
を管理するテーブルを参照して、先に説明したように未
使用ブロックのチェインを手繰って、データバッファ１
０に蓄えられた１ブロック分のデータが書き込まれるべ
きＥＥＰＲＯＭモジュール１上の未使用ブロックを決定
し、ＥＥＰＲＯＭモジュール１上に書き込みを行う。
ファ１０に書き込みデータを転送する手順を示してい
る。ＣＰＵ１４は、データバッファ１０を書き込みモー
ドに設定し（ステップ７０１）、ホストシステムから転
送されてくるデータが蓄えられるデータバッファ１０上
のアドレスを同バッファへの書き込みアドレスとして設
定する（ステップ７０２）。その後、コントロールロジ
ック１１に対して、ホストシステムから１セクタ分のデ
ータの転送を行うように指令する。コントロールロジッ
ク１１は、データバッファ１０とホストインターフェイ
ス２を制御してホストシステムから１セクタ分のデータ
を受け取り、これが終了するとＣＰＵ１４に転送が終了
したことを通知する（ステップ７０３）。図１０の処理
は、ホストシステムから転送すべきデータが残ってい
て、かつ、データバッファ１０にＥＥＰＲＯＭモジュー
ル１の書き込みを行おうとしているブロックのためのデ
ータが不足している限り続けられる。ホストシステムか
らの転送が終了したら、ＣＰＵ１４はホストインターフ
ェイス２にセットされた開始アドレスと未使用ブロック
を管理するテーブルを参照して、先に説明したように未
使用ブロックのチェインを手繰って、データバッファ１
０に蓄えられた１ブロック分のデータが書き込まれるべ
きＥＥＰＲＯＭモジュール１上の未使用ブロックを決定
し、ＥＥＰＲＯＭモジュール１上に書き込みを行う。
【００３０】図１１は、データバッファ１０内のデータ
１ページ分をＥＥＰＲＯＭモジュールに書き込む手順を
示したフローチャートである。ＣＰＵ１４は、ＥＥＰＲ
ＯＭモジュール１とデータバッファ１０に必要ならば初
期設定を施した後（ステップ８０１，８０２）、書き込
みを行うページの先頭アドレスをアドレスジェネレータ
１３に設定し（ステップ８０３）、データバッファ１０
には、書き込まれるデータの先頭アドレスを同バッファ
の読み出しアドレスとして設定する（ステップ８０
４）。そして、コントロールロジック１１に対してデー
タ書き込みのための定められたシーケンスを実行するよ
うに指令を送る。コントロールロジック１１は、マルチ
プレクサ９をデータバッファ１０からの書き込みデータ
がＥＥＰＲＯＭモジュール１に流れるように設定し、ア
ドレスジェネレータ１３の内容をインクリメントしなが
らデータを書き込む（ステップ８０５）。また、ＥＣＣ
ジェネレータ／チェッカ１２をこれらのデータからＥＣ
Ｃコードを生成するように制御し、データとともにこの
コードも記録する（ステップ８０６）。図１１の処理
は、書き込みエラーが発生するか、１ブロック分のデー
タを書き終えるかするまで続けられる（ステップ８０
７）。データの書き込みが正常に行えなかった場合はエ
ラー処理を行い、１ブロック分のデータが書き込まれる
べきＥＥＰＲＯＭモジュール１上のブロックを割付けな
おして、再度、書き込みを行なう。書き込みが正常に終
了したら管理テーブルの内容を更新する。
１ページ分をＥＥＰＲＯＭモジュールに書き込む手順を
示したフローチャートである。ＣＰＵ１４は、ＥＥＰＲ
ＯＭモジュール１とデータバッファ１０に必要ならば初
期設定を施した後（ステップ８０１，８０２）、書き込
みを行うページの先頭アドレスをアドレスジェネレータ
１３に設定し（ステップ８０３）、データバッファ１０
には、書き込まれるデータの先頭アドレスを同バッファ
の読み出しアドレスとして設定する（ステップ８０
４）。そして、コントロールロジック１１に対してデー
タ書き込みのための定められたシーケンスを実行するよ
うに指令を送る。コントロールロジック１１は、マルチ
プレクサ９をデータバッファ１０からの書き込みデータ
がＥＥＰＲＯＭモジュール１に流れるように設定し、ア
ドレスジェネレータ１３の内容をインクリメントしなが
らデータを書き込む（ステップ８０５）。また、ＥＣＣ
ジェネレータ／チェッカ１２をこれらのデータからＥＣ
Ｃコードを生成するように制御し、データとともにこの
コードも記録する（ステップ８０６）。図１１の処理
は、書き込みエラーが発生するか、１ブロック分のデー
タを書き終えるかするまで続けられる（ステップ８０
７）。データの書き込みが正常に行えなかった場合はエ
ラー処理を行い、１ブロック分のデータが書き込まれる
べきＥＥＰＲＯＭモジュール１上のブロックを割付けな
おして、再度、書き込みを行なう。書き込みが正常に終
了したら管理テーブルの内容を更新する。
【００３１】ホストシステムの要求するデータを全て記
録し終えるか、エラーからの回復が不可能で処理を中断
した場合は、ＣＰＵ１４は、ホストインターフェイス２
内のステータスレジスタ７に所定のコードを設定し、ホ
ストシステムに命令の実行が終了したことを通知する。
ホストインターフェイス２のコマンドレジスタ６にアク
セス命令が書き込まれない適当なタイミングに、コント
ローラ内のＣＰＵ１４は、先に説明したように、未使用
ブロック管理テーブルのチェインを手繰りながら未消去
のブロックを順次消去してゆく。
録し終えるか、エラーからの回復が不可能で処理を中断
した場合は、ＣＰＵ１４は、ホストインターフェイス２
内のステータスレジスタ７に所定のコードを設定し、ホ
ストシステムに命令の実行が終了したことを通知する。
ホストインターフェイス２のコマンドレジスタ６にアク
セス命令が書き込まれない適当なタイミングに、コント
ローラ内のＣＰＵ１４は、先に説明したように、未使用
ブロック管理テーブルのチェインを手繰りながら未消去
のブロックを順次消去してゆく。
【００３２】なお、上記の実施例では、ＥＥＰＲＯＭモ
ジュール１は、ホストインターフェイス２を介して、ホ
ストシステムと並行して動作可能なコントローラにより
制御される形態を取っているが、ホストシステムのＣＰ
Ｕにより直接制御される形態を取ってもよい。その他、
本発明はその主旨を逸脱しない範囲で種々変形して用い
ることができる。
ジュール１は、ホストインターフェイス２を介して、ホ
ストシステムと並行して動作可能なコントローラにより
制御される形態を取っているが、ホストシステムのＣＰ
Ｕにより直接制御される形態を取ってもよい。その他、
本発明はその主旨を逸脱しない範囲で種々変形して用い
ることができる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
新たなデータの書き込みは、可能な限り予め消去された
未使用のブロックに対して行うようにしたため、本来書
き込みに先だって行う必要があり且つアクセス時間の増
大を余儀なくさせる消去動作が省略されて書き込みを高
速に行うことができる。また、同一データを更新／変更
する場合でも、物理的な書き込み位置は書き込みの度ご
とに変るため、特定のブロックに対する書き込み回数の
増加が回避されて長寿命化を図ることができる不揮発性
半導体メモリ装置の制御方法を提供できる。
新たなデータの書き込みは、可能な限り予め消去された
未使用のブロックに対して行うようにしたため、本来書
き込みに先だって行う必要があり且つアクセス時間の増
大を余儀なくさせる消去動作が省略されて書き込みを高
速に行うことができる。また、同一データを更新／変更
する場合でも、物理的な書き込み位置は書き込みの度ご
とに変るため、特定のブロックに対する書き込み回数の
増加が回避されて長寿命化を図ることができる不揮発性
半導体メモリ装置の制御方法を提供できる。
【図１】本発明に係る不揮発性半導体メモリ装置の実施
例を示すブロック図である。
例を示すブロック図である。
【図２】本実施例において未使用ブロックを管理するテ
ーブルの操作を説明するための図である。
ーブルの操作を説明するための図である。
【図３】本実施例における未使用ブロックを管理するテ
ーブルの操作を説明するための図である。
ーブルの操作を説明するための図である。
【図４】本実施例におけるアドレス変換用の対照テーブ
ルの構成を示す図である。
ルの構成を示す図である。
【図５】本実施例においてＥＥＰＲＯＭモジュールから
データの読み出し処理を説明するためのフローチャート
である。
データの読み出し処理を説明するためのフローチャート
である。
【図６】本実施例においてＥＥＰＲＯＭモジュールから
データバッファへのデータの読み出し処理を説明するた
めのフローチャートである。
データバッファへのデータの読み出し処理を説明するた
めのフローチャートである。
【図７】本実施例においてデータバッファからホストシ
ステムへの読み出しデータの転送処理を説明するための
フローチャートである。
ステムへの読み出しデータの転送処理を説明するための
フローチャートである。
【図８】本実施例においてＥＥＰＲＯＭモジュールへの
データの書き込み処理を説明するためのフローチャート
である。
データの書き込み処理を説明するためのフローチャート
である。
【図９】本実施例においてＥＥＰＲＯＭモジュールへの
データの書き込み処理を説明するためのフローチャート
である。
データの書き込み処理を説明するためのフローチャート
である。
【図１０】本実施例においてホストシステムからデータ
バッファへの書き込みデータの転送処理を説明するため
のフローチャートである。
バッファへの書き込みデータの転送処理を説明するため
のフローチャートである。
【図１１】本実施例においてデータバッファ内のデータ
をＥＥＰＲＯＭモジュールに書き込む処理を説明するた
めのフローチャートである。
をＥＥＰＲＯＭモジュールに書き込む処理を説明するた
めのフローチャートである。
１…ＥＥＰＲＯＭモジュール（メモリ手段）
２…ホストインターフェイス
３…データレジスタ
４…アドレスレジスタ
５…カウントレジスタ
６…コマンドレジスタ
７…ステータスレジスタ
８…エラーレジスタ
９…マルチプレクサ
１０…データバッファ
１１…コントロールロジック
１２…ＥＥＣジェネレータ／チェッカ
１３…アドレスジェネレータ
１４…未消去ブロックの消去処理、書き込み処理及びコ
ピー処理等を実行するＣＰＵ １５…作業用ＲＡＭ １６…制御プログラムＲＯＭ
ピー処理等を実行するＣＰＵ １５…作業用ＲＡＭ １６…制御プログラムＲＯＭ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 17/00 ６０１Ｅ
Ｆターム(参考） 5B025 AD01 AD04 AD08 AD13 AE08
5B060 AA02 AA07 AA08 AA14
5B082 CA01 CA08 JA06
5L106 AA10 BB12 CC37
Claims (5)
- 【請求項１】 複数のページでそれぞれ構成された複数
のブロックに分割されたメモリセルアレイを有するメモ
リ手段を備え、ホストシステムに接続される不揮発性半
導体メモリ装置の制御方法であって、 前記複数のブロックのそれぞれは前記メモリセルアレイ
が実現されている不揮発性メモリチップよりも小さい単
位としての消去単位であり、 前記ホストシステムから指定される論理アドレスを受取
るステップと、 前記論理アドレスを前記メモリ手段上の物理アドレスに
変換するステップと、 前記論理アドレスに対応する新たなデータが前記論理ア
ドレスに対応する旧データの総てを変更するものでない
場合、この変更されない旧データを書き込み先となる消
去済みブロックにコピーするステップと、 前記新たなデータを前記書き込み先となる前記消去済み
ブロックに書き込むステップと、 前記旧データが記録されていたブロックを未使用ブロッ
ク群に割り当てるステップと、 前記未使用ブロック群に含まれる未消去ブロックを消去
するステップとを含むことを特徴とする不揮発性半導体
メモリ装置の制御方法。 - 【請求項２】 前記旧データ又は前記新たなデータの誤
りを検出するステップと、 検出された前記旧データ及び前記新たなデータの誤りを
検査するステップとを更に含むことを特徴とする請求項
１に記載の不揮発性半導体メモリ装置の制御方法。 - 【請求項３】 前記論理アドレスに変換するステップ
は、前記論理アドレスに既に対応付けられている物理ア
ドレスを特定するステップを含むことを特徴とする請求
項１又は２に記載の不揮発性半導体メモリ装置の制御方
法。 - 【請求項４】 前記未使用ブロック群に含まれる未使用
ブロックのうち、前記消去済みブロックと前記未消去ブ
ロックとを識別するステップを更に含むことを特徴とす
る請求項１〜３のいずれか１項に記載の不揮発性半導体
メモリ装置の制御方法。 - 【請求項５】 複数のページでそれぞれ構成された複数
のブロックに分割されたメモリセルアレイを有するメモ
リ手段を備え、ホストシステムに接続される不揮発性半
導体メモリ装置の制御方法であって、 前記複数のブロックのそれぞれは前記メモリセルアレイ
が実現されている不揮発性メモリチップよりも小さい単
位としての消去単位であり、 前記ホストシステムから指定される論理アドレスを受取
るステップと、 前記論理アドレスを前記メモリ手段上の物理アドレスに
変換するステップと、 前記物理アドレスに対応する新たなデータの書き込み先
となる消去済みブロックを割り当てるステップと、 前記論理アドレスに対応する新たなデータが前記論理ア
ドレスに対応する旧データの総てを変更するものでない
場合、この変更されない旧データを書き込み先となる消
去済みブロックにコピーするステップと、 前記新たなデータを前記書き込みとなる前記消去済みブ
ロックに書き込むステップと、 前記旧データが記録されていたブロックを未使用ブロッ
クとするステップと、 前記ホストシステムに前記論理アドレスに対応する書き
込みが終了したことを通知するステップと、 前記通知するステップの後に、前記未使用ブロックを消
去するステップとを含むことを特徴とする不揮発性半導
体メモリ装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003033000A JP2003263894A (ja) | 2003-02-10 | 2003-02-10 | 不揮発性半導体メモリ装置の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003033000A JP2003263894A (ja) | 2003-02-10 | 2003-02-10 | 不揮発性半導体メモリ装置の制御方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07794092A Division JP3485938B2 (ja) | 1992-03-31 | 1992-03-31 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003263894A true JP2003263894A (ja) | 2003-09-19 |
Family
ID=29208430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003033000A Pending JP2003263894A (ja) | 2003-02-10 | 2003-02-10 | 不揮発性半導体メモリ装置の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003263894A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006175897A (ja) * | 2004-12-20 | 2006-07-06 | Aisin Seiki Co Ltd | 車両の乗員検出装置 |
| CN100481267C (zh) * | 2004-08-09 | 2009-04-22 | 凌阳科技股份有限公司 | 使用非易失性存储器的方法及其电子装置 |
| US7702846B2 (en) | 2005-03-15 | 2010-04-20 | Panasonic Corporation | Memory controller, nonvolatile storage device, nonvolatile storage system, and data writing method |
| US8166231B2 (en) | 2006-08-08 | 2012-04-24 | Panasonic Corporation | Memory controller, nonvolatile memory device, access device, and nonvolatile memory system |
| US8375160B2 (en) | 2007-11-14 | 2013-02-12 | Panasonic Corporation | Memory controller, nonvolatile storage module, access module and nonvolatile storage system |
-
2003
- 2003-02-10 JP JP2003033000A patent/JP2003263894A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100481267C (zh) * | 2004-08-09 | 2009-04-22 | 凌阳科技股份有限公司 | 使用非易失性存储器的方法及其电子装置 |
| JP2006175897A (ja) * | 2004-12-20 | 2006-07-06 | Aisin Seiki Co Ltd | 車両の乗員検出装置 |
| US7702846B2 (en) | 2005-03-15 | 2010-04-20 | Panasonic Corporation | Memory controller, nonvolatile storage device, nonvolatile storage system, and data writing method |
| US8166231B2 (en) | 2006-08-08 | 2012-04-24 | Panasonic Corporation | Memory controller, nonvolatile memory device, access device, and nonvolatile memory system |
| US8452915B2 (en) | 2006-08-08 | 2013-05-28 | Panasonic Corporation | Memory controller, nonvolatile memory device, access device, and nonvolatile memory system |
| US8375160B2 (en) | 2007-11-14 | 2013-02-12 | Panasonic Corporation | Memory controller, nonvolatile storage module, access module and nonvolatile storage system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3485938B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP3226042B2 (ja) | フラッシュＥＥｐｒｏｍシステム | |
| US8533391B2 (en) | Storage device and user device including the same | |
| EP1739683B1 (en) | Space management for managing high capacity nonvolatile memory | |
| US7492660B2 (en) | Flash EEprom system | |
| US5535328A (en) | Non-volatile memory system card with flash erasable sectors of EEprom cells including a mechanism for substituting defective cells | |
| EP1729304A1 (en) | Space management for managing high capacity nonvolatile memory | |
| JP3412839B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP2004342126A (ja) | 複数のデバイスへ同時書き込み操作を行うことにより高まるフラッシュメモリデバイスにおけるメモリ性能 | |
| CN101271379A (zh) | 混合密度存储体储存装置及其控制方法 | |
| JP2003263894A (ja) | 不揮発性半導体メモリ装置の制御方法 | |
| JP4661369B2 (ja) | メモリコントローラ | |
| JP4177292B2 (ja) | メモリンコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 | |
| JP2003242788A (ja) | 不揮発性半導体メモリ装置及びその制御方法 | |
| JP3977859B2 (ja) | 不揮発性半導体メモリ装置及びその制御方法 | |
| JP4177301B2 (ja) | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 | |
| KR100736093B1 (ko) | Ｎａｎｄ 플래시 제어 장치 및 방법 | |
| JP2006053950A (ja) | 不揮発性半導体メモリ装置及びその制御方法 | |
| JP4366283B2 (ja) | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム | |
| JP3944326B2 (ja) | フラッシュＥＥｐｒｏｍシステム | |
| JP3974149B2 (ja) | 不揮発性半導体メモリ装置及び不揮発性半導体メモリの制御方法 | |
| JP4090071B2 (ja) | フラッシュＥＥｐｒｏｍシステム | |
| JP2003272391A (ja) | 不揮発性半導体メモリ装置及びその制御方法、不揮発性半導体メモリ装置システム及びその制御方法 | |
| JP2004265594A (ja) | 不揮発性半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040914 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050830 |