JP2003263899A - 半導体記憶装置 - Google Patents
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ストレス試験時に、ワード線、プレート線及
びビット線にかかる信号を制御することにより、メモリ
セルの他の素子を駆動しても、強誘電体キャパシタには
ストレスがかからないようにする回路構成を有する半導
体記憶装置を提供する。 【解決手段】 半導体記憶装置がストレス試験モードに
設定されるとき、各メモリセルのビット線とプレート線
とに同じ信号を入力するプレート線信号制御回路２８を
設けることにより、当該メモリセルの強誘電体キャパシ
タのプレート線側電極にかかる電位とビット線にかかる
電位を同一にする。
びビット線にかかる信号を制御することにより、メモリ
セルの他の素子を駆動しても、強誘電体キャパシタには
ストレスがかからないようにする回路構成を有する半導
体記憶装置を提供する。 【解決手段】 半導体記憶装置がストレス試験モードに
設定されるとき、各メモリセルのビット線とプレート線
とに同じ信号を入力するプレート線信号制御回路２８を
設けることにより、当該メモリセルの強誘電体キャパシ
タのプレート線側電極にかかる電位とビット線にかかる
電位を同一にする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に強誘電体キャパシタを記憶素子として用いた
半導体記憶装置に関するものである。
関し、特に強誘電体キャパシタを記憶素子として用いた
半導体記憶装置に関するものである。
【０００２】
【従来の技術】強誘電体キャパシタは、記憶素子として
不揮発性でありながら高速でデータの読出し書込みがで
きる特性を有している。この特性を利用して、強誘電体
キャパシタを記憶素子として用いた半導体記憶装置（以
下、強誘電性メモリという）が実用化されている。
不揮発性でありながら高速でデータの読出し書込みがで
きる特性を有している。この特性を利用して、強誘電体
キャパシタを記憶素子として用いた半導体記憶装置（以
下、強誘電性メモリという）が実用化されている。
【０００３】図１は、従来の強誘電性メモリを構成して
いるメモリセルを示す回路図である。
いるメモリセルを示す回路図である。
【０００４】図１に示したメモリセル１は、従来の強誘
電性メモリの１ビットの情報を記録する単位回路であ
り、トランスファトランジスタ１０に強誘電体キャパシ
タ１２が接続されている。このメモリセル１は、ワード
線（ＷＬ）１４と、ビット線（ＢＬ）１６（相補性ビッ
ト線のうちの一方）と、プレート線（ＰＬ）１８によっ
て制御される。
電性メモリの１ビットの情報を記録する単位回路であ
り、トランスファトランジスタ１０に強誘電体キャパシ
タ１２が接続されている。このメモリセル１は、ワード
線（ＷＬ）１４と、ビット線（ＢＬ）１６（相補性ビッ
ト線のうちの一方）と、プレート線（ＰＬ）１８によっ
て制御される。
【０００５】ここで、強誘電体キャパシタ１２の動作に
ついて説明する。
ついて説明する。
【０００６】図３に、図１に示したメモリセルの強誘電
体キャパシタのヒステリシス特性を示す。いま、強誘電
体キャパシタ１２の一方の電極１２ｂに他方の電極１２
ａに対し正の電位を与えることにより、電界を図３の点
Ａの値まで印加すると分極Ｐ １が生じる。次に、電界を
０にすると、分極は０にならずＰ０で示された残留分極
が生じる。次に、前記と逆方向の電界を、例えば点Ｂの
値まで印加すると分極は０になる。さらに大きな逆方向
の電界を点Ｃの値まで印加すると、逆方向の分極Ｐ２が
生じる。次に、電界を０に戻すと分極は、前記の値とは
異なりＰ０とは逆方向の値Ｐ３となる。次に、電界を点
Ｄの値まで印加すると分極は０になる。点Ｂ及び点Ｄの
電界は、抗電界と呼ばれる。さらに、再び電界を点Ａの
値まで印加すると、分極はＰ１の値となる。従って、強
誘電体キャパシタ１２には、電界が０の状態でＰ０とＰ
３の異なる２つの残留分極状態が存在する。
体キャパシタのヒステリシス特性を示す。いま、強誘電
体キャパシタ１２の一方の電極１２ｂに他方の電極１２
ａに対し正の電位を与えることにより、電界を図３の点
Ａの値まで印加すると分極Ｐ １が生じる。次に、電界を
０にすると、分極は０にならずＰ０で示された残留分極
が生じる。次に、前記と逆方向の電界を、例えば点Ｂの
値まで印加すると分極は０になる。さらに大きな逆方向
の電界を点Ｃの値まで印加すると、逆方向の分極Ｐ２が
生じる。次に、電界を０に戻すと分極は、前記の値とは
異なりＰ０とは逆方向の値Ｐ３となる。次に、電界を点
Ｄの値まで印加すると分極は０になる。点Ｂ及び点Ｄの
電界は、抗電界と呼ばれる。さらに、再び電界を点Ａの
値まで印加すると、分極はＰ１の値となる。従って、強
誘電体キャパシタ１２には、電界が０の状態でＰ０とＰ
３の異なる２つの残留分極状態が存在する。
【０００７】このようなヒステリシス特性は強誘電体結
晶を構成する原子の相対位置の変化に起因しており、各
残留分極状態は電界を印加しない限り時間的に変化しな
い。従って、強誘電体キャパシタのこのような特性を利
用して、不揮発性の半導体記憶装置を構成することが可
能となる。
晶を構成する原子の相対位置の変化に起因しており、各
残留分極状態は電界を印加しない限り時間的に変化しな
い。従って、強誘電体キャパシタのこのような特性を利
用して、不揮発性の半導体記憶装置を構成することが可
能となる。
【０００８】図２は、図１に示したメモリセルの通常動
作時にワード線及びプレート線に入力される各入力信号
の波形図である。図２において、ｃ（ＷＬ）はワード線
１４に入力されるワード線信号の波形を示し、ａ（Ｐ
Ｌ）はプレート線１８に入力されるプレート線信号の波
形を示し、矢印ｔａはビット線に接続するセンスアンプ
がオンするタイミングを示す。
作時にワード線及びプレート線に入力される各入力信号
の波形図である。図２において、ｃ（ＷＬ）はワード線
１４に入力されるワード線信号の波形を示し、ａ（Ｐ
Ｌ）はプレート線１８に入力されるプレート線信号の波
形を示し、矢印ｔａはビット線に接続するセンスアンプ
がオンするタイミングを示す。
【０００９】図２に示したように、ｔ０のタイミングで
は、ワード線１４に入力されるワード線選択信号ｃとプ
レート線１８に入力されるプレート線信号ａはともに、
Ｌレベルである。また、ｔ０のタイミングでビット線１
６をＬレベルにプリチャージする。このとき、強磁性体
キャパシタ１２は、図３に示した分極Ｐ３にあるものと
する。次に、ビット線１６をフローティング状態にした
後、ある時点でワード線選択信号ｃが立上り、Ｈレベル
になると、これに伴ってプレート線信号ａもＨレベルに
なる。このとき（ｔ１のタイミング）、強誘電体キャパ
シタ１２には、図３に示した分極Ｐ１が生じる。
は、ワード線１４に入力されるワード線選択信号ｃとプ
レート線１８に入力されるプレート線信号ａはともに、
Ｌレベルである。また、ｔ０のタイミングでビット線１
６をＬレベルにプリチャージする。このとき、強磁性体
キャパシタ１２は、図３に示した分極Ｐ３にあるものと
する。次に、ビット線１６をフローティング状態にした
後、ある時点でワード線選択信号ｃが立上り、Ｈレベル
になると、これに伴ってプレート線信号ａもＨレベルに
なる。このとき（ｔ１のタイミング）、強誘電体キャパ
シタ１２には、図３に示した分極Ｐ１が生じる。
【００１０】次に、矢印ｔａで示されたタイミングで、
ビット線１６に接続するセンスアンプがオンする。例え
ば、ｔ２のタイミングでメモリセル１からデータを読み
出す。これにより、ビット線１６はＨレベルになる。こ
の時点では、強誘電体キャパシタ１２は、図３の残留分
極Ｐ０の状態になっている。
ビット線１６に接続するセンスアンプがオンする。例え
ば、ｔ２のタイミングでメモリセル１からデータを読み
出す。これにより、ビット線１６はＨレベルになる。こ
の時点では、強誘電体キャパシタ１２は、図３の残留分
極Ｐ０の状態になっている。
【００１１】次に、プレート線信号ａが立下り、Ｌレベ
ルになると、ｔ３のタイミングで、強誘電体キャパシタ
１２には、図３に示した分極Ｐ２が生じる。次に、セン
スアンプがオフし、ビット線１６がＬレベルにプリチャ
ージされる。この時点（ｔ４のタイミング）では、強誘
電体キャパシタ１２は、図３の残留分極Ｐ３の状態にな
っている。以上のように、ワード線、プレート線及びビ
ット線にかかる信号を制御して、図１のメモリセルから
データの読み出し動作が行われる。
ルになると、ｔ３のタイミングで、強誘電体キャパシタ
１２には、図３に示した分極Ｐ２が生じる。次に、セン
スアンプがオフし、ビット線１６がＬレベルにプリチャ
ージされる。この時点（ｔ４のタイミング）では、強誘
電体キャパシタ１２は、図３の残留分極Ｐ３の状態にな
っている。以上のように、ワード線、プレート線及びビ
ット線にかかる信号を制御して、図１のメモリセルから
データの読み出し動作が行われる。
【００１２】しかし、図２に示した通常の動作時の例と
同様に、従来の強誘電性メモリに対してストレス試験を
行うと、例えば、メモリセルからデータを読み出す場合
には、ｔ４のタイミングからｔ１のタイミングに移ると
き、また、ｔ２のタイミングからｔ３のタイミングに移
るとき、強誘電体キャパシタ１２の電荷の向きが反転
し、これが強誘電体キャパシタ１２に対するストレスと
なり、劣化の要因となる。
同様に、従来の強誘電性メモリに対してストレス試験を
行うと、例えば、メモリセルからデータを読み出す場合
には、ｔ４のタイミングからｔ１のタイミングに移ると
き、また、ｔ２のタイミングからｔ３のタイミングに移
るとき、強誘電体キャパシタ１２の電荷の向きが反転
し、これが強誘電体キャパシタ１２に対するストレスと
なり、劣化の要因となる。
【００１３】
【発明が解決しようとする課題】上述したように、強誘
電性メモリの場合、その強誘電体キャパシタの特性から
アクセス回数に制限があり、ストレス試験などを行う
と、強誘電体キャパシタに頻繁にストレスをかけると記
憶素子としての寿命を短くしてしまう。このため、従来
の強誘電性メモリに対してストレス試験を行うには、強
誘電体キャパシタにある程度の劣化が生じることをやむ
なく容認して行う必要があった。あるいは、強誘電体キ
ャパシタの劣化をできる限り防止することに重点をおい
た場合には、対象となる強誘電性メモリの特定の箇所に
対して、ストレス試験を行うことができなかった。
電性メモリの場合、その強誘電体キャパシタの特性から
アクセス回数に制限があり、ストレス試験などを行う
と、強誘電体キャパシタに頻繁にストレスをかけると記
憶素子としての寿命を短くしてしまう。このため、従来
の強誘電性メモリに対してストレス試験を行うには、強
誘電体キャパシタにある程度の劣化が生じることをやむ
なく容認して行う必要があった。あるいは、強誘電体キ
ャパシタの劣化をできる限り防止することに重点をおい
た場合には、対象となる強誘電性メモリの特定の箇所に
対して、ストレス試験を行うことができなかった。
【００１４】上記の問題点を解決するために、例えば、
図２に示した動作例のように、ワード線１４を選択して
メモリセル１のトランスファトランジスタ１０を駆動し
ても、強誘電体キャパシタ１２にはストレスがかからな
いようにするストレス試験が行えるような回路構成が求
められている。
図２に示した動作例のように、ワード線１４を選択して
メモリセル１のトランスファトランジスタ１０を駆動し
ても、強誘電体キャパシタ１２にはストレスがかからな
いようにするストレス試験が行えるような回路構成が求
められている。
【００１５】本発明は、上記の点に鑑みてなされたもの
であり、ストレス試験モードにおいてワード線、プレー
ト線及びビット線にかかる信号を制御することにより、
メモリセルの他の素子を駆動してストレス試験を行うと
ともに、強誘電体キャパシタにはストレスがかからない
ようにする回路構成を有する半導体記憶装置を提供する
ことを目的とする。
であり、ストレス試験モードにおいてワード線、プレー
ト線及びビット線にかかる信号を制御することにより、
メモリセルの他の素子を駆動してストレス試験を行うと
ともに、強誘電体キャパシタにはストレスがかからない
ようにする回路構成を有する半導体記憶装置を提供する
ことを目的とする。
【００１６】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、半導体記憶装置が、一端を
プレート線に結合させた強誘電体記憶素子と、該強誘電
体記憶素子の他端をトランジスタのソース−ドレイン経
路を介してビット線に結合させ、該トランジスタのゲー
トにワード線を結合させたメモリセルと、試験モードに
おいて前記メモリセルの前記プレート線に入力する信号
と前記ビット線に入力する信号とを同一の電位に設定す
る制御回路とを具備することを特徴とする。
め、請求項１記載の発明は、半導体記憶装置が、一端を
プレート線に結合させた強誘電体記憶素子と、該強誘電
体記憶素子の他端をトランジスタのソース−ドレイン経
路を介してビット線に結合させ、該トランジスタのゲー
トにワード線を結合させたメモリセルと、試験モードに
おいて前記メモリセルの前記プレート線に入力する信号
と前記ビット線に入力する信号とを同一の電位に設定す
る制御回路とを具備することを特徴とする。
【００１７】請求項２記載の発明は、請求項１記載の半
導体記憶装置において、前記制御回路が、試験モード信
号に応じて、プレートドライバから入力される信号を前
記メモリセルの前記ビット線に送出することを特徴とす
る。
導体記憶装置において、前記制御回路が、試験モード信
号に応じて、プレートドライバから入力される信号を前
記メモリセルの前記ビット線に送出することを特徴とす
る。
【００１８】また、上記課題を解決するため、請求項３
記載の発明は、半導体記憶装置が、一端をプレート線に
結合させた強誘電体記憶素子と、該強誘電体記憶素子の
他端をトランジスタのソース−ドレイン経路を介してビ
ット線に結合させ、該トランジスタのゲートにワード線
を結合させたメモリセルと、試験モードにおいて、前記
メモリセルの前記プレート線に入力する信号と相補な信
号を前記ワード線に入力する信号選択回路とを具備する
ことを特徴とする。
記載の発明は、半導体記憶装置が、一端をプレート線に
結合させた強誘電体記憶素子と、該強誘電体記憶素子の
他端をトランジスタのソース−ドレイン経路を介してビ
ット線に結合させ、該トランジスタのゲートにワード線
を結合させたメモリセルと、試験モードにおいて、前記
メモリセルの前記プレート線に入力する信号と相補な信
号を前記ワード線に入力する信号選択回路とを具備する
ことを特徴とする。
【００１９】請求項４記載の発明は、請求項３記載の半
導体記憶装置において、前記信号選択回路が、試験モー
ド信号に応じて、ワードドライバから送出される信号
と、プレートドライバから送出される信号とのＮＡＮＤ
論理を取った信号を前記メモリセルの前記ワード線に送
出することを特徴とする。
導体記憶装置において、前記信号選択回路が、試験モー
ド信号に応じて、ワードドライバから送出される信号
と、プレートドライバから送出される信号とのＮＡＮＤ
論理を取った信号を前記メモリセルの前記ワード線に送
出することを特徴とする。
【００２０】また、上記課題を解決するため、請求項５
記載の発明は、半導体記憶装置が、一端をプレート線に
結合させた強誘電体記憶素子と、該強誘電体記憶素子の
他端をトランジスタのソース−ドレイン経路を介してビ
ット線に結合させ、該トランジスタのゲートにワード線
を結合させたメモリセルと、試験モードにおいて、前記
メモリセルの前記プレート線をフローティング状態に設
定する信号選択回路とを具備することを特徴とする。
記載の発明は、半導体記憶装置が、一端をプレート線に
結合させた強誘電体記憶素子と、該強誘電体記憶素子の
他端をトランジスタのソース−ドレイン経路を介してビ
ット線に結合させ、該トランジスタのゲートにワード線
を結合させたメモリセルと、試験モードにおいて、前記
メモリセルの前記プレート線をフローティング状態に設
定する信号選択回路とを具備することを特徴とする。
【００２１】請求項６記載の発明は、請求項５記載の半
導体記憶装置において、前記信号選択回路が、試験モー
ド信号に応じて、プレートドライバからのプレート線を
前記メモリセルから切り離すことにより、前記メモリセ
ルの前記プレート線をフローティング状態に設定するこ
とを特徴とする。
導体記憶装置において、前記信号選択回路が、試験モー
ド信号に応じて、プレートドライバからのプレート線を
前記メモリセルから切り離すことにより、前記メモリセ
ルの前記プレート線をフローティング状態に設定するこ
とを特徴とする。
【００２２】また、上記課題を解決するため、請求項７
記載の発明は、半導体記憶装置が、一端をプレート線に
結合させた強誘電体記憶素子と、該強誘電体記憶素子の
他端をトランジスタのソース−ドレイン経路を介してビ
ット線に結合させ、該トランジスタのゲートにワード線
を結合させたメモリセルと、試験モードにおいて、前記
メモリセルの前記ビット線をフローティング状態に保持
する制御回路とを具備することを特徴とする。
記載の発明は、半導体記憶装置が、一端をプレート線に
結合させた強誘電体記憶素子と、該強誘電体記憶素子の
他端をトランジスタのソース−ドレイン経路を介してビ
ット線に結合させ、該トランジスタのゲートにワード線
を結合させたメモリセルと、試験モードにおいて、前記
メモリセルの前記ビット線をフローティング状態に保持
する制御回路とを具備することを特徴とする。
【００２３】請求項８記載の発明は、請求項７記載の半
導体記憶装置において、前記制御回路が、試験モード信
号に応じて、前記ワード線に入力される信号と、前記プ
レート線に入力される信号とが共にＨレベルに設定され
るとき、前記ビット線をフローティング状態に保持する
ことを特徴とする。
導体記憶装置において、前記制御回路が、試験モード信
号に応じて、前記ワード線に入力される信号と、前記プ
レート線に入力される信号とが共にＨレベルに設定され
るとき、前記ビット線をフローティング状態に保持する
ことを特徴とする。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を添付
の図面を参照しながら具体的に説明する。
の図面を参照しながら具体的に説明する。
【００２５】本発明の一実施例に係る半導体記憶装置の
構成を図４に示す。
構成を図４に示す。
【００２６】図４に示した実施例の半導体記憶装置は、
プレートドライバ２０と、コラムスイッチ２２と、セン
スアンプ２４と、ワードドライバ２６、プレート線信号
制御回路２８と、メモリセルアレイ３０とから構成され
る。
プレートドライバ２０と、コラムスイッチ２２と、セン
スアンプ２４と、ワードドライバ２６、プレート線信号
制御回路２８と、メモリセルアレイ３０とから構成され
る。
【００２７】ここで、図４に示した半導体記憶装置は、
前述した強誘電性メモリであり、また、説明の便宜上、
メモリセルアレイ３０の個々のメモリセルの構成は、図
１に示したメモリセル１と同一構成であるものとする。
すなわち、メモリセルアレイ３０の各メモリセルは、ト
ランスファトランジスタ１０と強誘電体キャパシタ１２
とが図１に示したように接続されている。トランジスタ
１０は、例えば、半導体基板上に電界効果トランジスタ
（ＦＥＴ）として形成してあり、また、強誘電体キャパ
シタ１２は、例えば、導電性材料で形成した一対の電極
を互いに離間させ、その電極間に強誘電性材料を介在さ
せて形成してある。
前述した強誘電性メモリであり、また、説明の便宜上、
メモリセルアレイ３０の個々のメモリセルの構成は、図
１に示したメモリセル１と同一構成であるものとする。
すなわち、メモリセルアレイ３０の各メモリセルは、ト
ランスファトランジスタ１０と強誘電体キャパシタ１２
とが図１に示したように接続されている。トランジスタ
１０は、例えば、半導体基板上に電界効果トランジスタ
（ＦＥＴ）として形成してあり、また、強誘電体キャパ
シタ１２は、例えば、導電性材料で形成した一対の電極
を互いに離間させ、その電極間に強誘電性材料を介在さ
せて形成してある。
【００２８】図４に示した半導体記憶装置において、メ
モリセルアレイ３０は、個々のメモリセルを列（ｃｏｌ
ｕｍｎ）及び行（ｒｏｗ）に沿って２次元マトリックス
状に配置することにより形成される。メモリセルアレイ
３０の各列は、対応するメモリセルの強誘電体キャパシ
タ１２にトランジスタ１０のソース−ドレイン経路を介
して結合されたビット線ＢＬを含んでいる。メモリセル
アレイ３０の各行は、対応するメモリセルのトランジス
タ１０のゲート電極に結合されたワード線ＷＬを含んで
いる。この実施例において、プレート線ＰＬは、ワード
線ＷＬから分離し、ワード線ＷＬに対して平行に延在さ
せる。また、メモリセルアレイ３０の各行のプレート線
ＰＬは、対応するメモリセルの強誘電体キャパシタ１２
の、トランジスタ１０と結合された電極１２ａとは反対
側の電極１２ｂに結合される。
モリセルアレイ３０は、個々のメモリセルを列（ｃｏｌ
ｕｍｎ）及び行（ｒｏｗ）に沿って２次元マトリックス
状に配置することにより形成される。メモリセルアレイ
３０の各列は、対応するメモリセルの強誘電体キャパシ
タ１２にトランジスタ１０のソース−ドレイン経路を介
して結合されたビット線ＢＬを含んでいる。メモリセル
アレイ３０の各行は、対応するメモリセルのトランジス
タ１０のゲート電極に結合されたワード線ＷＬを含んで
いる。この実施例において、プレート線ＰＬは、ワード
線ＷＬから分離し、ワード線ＷＬに対して平行に延在さ
せる。また、メモリセルアレイ３０の各行のプレート線
ＰＬは、対応するメモリセルの強誘電体キャパシタ１２
の、トランジスタ１０と結合された電極１２ａとは反対
側の電極１２ｂに結合される。
【００２９】また、図４に示した半導体記憶装置におい
て、プレートドライバ２０は、メモリセルアレイ３０か
らの個々のプレート線ＰＬと接続され、プレート線選択
信号（ａ０、ａ１、・・・ａｎ）をメモリセルアレイ３
０のプレート線ＰＬに送出する。プレート線選択信号に
よって、メモリセルアレイ３０の各行に沿って結合配置
されるメモリセル群のいずれかの行のプレート線ＰＬが
駆動される。コラムスイッチ２２は、コマンドデコーダ
（図示なし）から受け取るメモリアクセス制御信号にも
とづいてビット線信号（ｂ０、ｂ１、・・・ｂｎ）を生
成し、ワード線選択信号（ｃ０、ｃ１、・・・ｃｎ）に
より選択されるワード線ＷＬの行に沿って結合配置され
た各メモリセルと接続する各ビット線へそのビット線信
号を送出する。
て、プレートドライバ２０は、メモリセルアレイ３０か
らの個々のプレート線ＰＬと接続され、プレート線選択
信号（ａ０、ａ１、・・・ａｎ）をメモリセルアレイ３
０のプレート線ＰＬに送出する。プレート線選択信号に
よって、メモリセルアレイ３０の各行に沿って結合配置
されるメモリセル群のいずれかの行のプレート線ＰＬが
駆動される。コラムスイッチ２２は、コマンドデコーダ
（図示なし）から受け取るメモリアクセス制御信号にも
とづいてビット線信号（ｂ０、ｂ１、・・・ｂｎ）を生
成し、ワード線選択信号（ｃ０、ｃ１、・・・ｃｎ）に
より選択されるワード線ＷＬの行に沿って結合配置され
た各メモリセルと接続する各ビット線へそのビット線信
号を送出する。
【００３０】また、センスアンプ２４は、ワード線選択
信号により選択されるワード線ＷＬの行に沿って結合配
置された各メモリセルと接続する各ビット線のうち、コ
ラムスイッチにより選択されたビット線を介して各メモ
リセルに保持された個々のデータを読み出す。ワードド
ライバ２６は、コマンドデコーダ（図示なし）から受け
取るメモリアクセス制御信号にもとづいてワード線選択
信号（ｃ０、ｃ１、・・・ｃｎ）を生成し、メモリセル
アレイ３０の各ワード線ＷＬにそのワード線選択信号を
送出する。ここで、プレート線信号制御回路２８につい
ては、後述する。
信号により選択されるワード線ＷＬの行に沿って結合配
置された各メモリセルと接続する各ビット線のうち、コ
ラムスイッチにより選択されたビット線を介して各メモ
リセルに保持された個々のデータを読み出す。ワードド
ライバ２６は、コマンドデコーダ（図示なし）から受け
取るメモリアクセス制御信号にもとづいてワード線選択
信号（ｃ０、ｃ１、・・・ｃｎ）を生成し、メモリセル
アレイ３０の各ワード線ＷＬにそのワード線選択信号を
送出する。ここで、プレート線信号制御回路２８につい
ては、後述する。
【００３１】この実施例では、ストレス試験モードにお
いて、メモリセルアレイ３０の各メモリセルに対してプ
レート線ＰＬから入力される信号（プレート線選択信
号）と、ビット線ＢＬから入力される信号（ビット線信
号）とがそのメモリセルにおいて同一電位となるよう制
御するプレート線信号制御回路２８を設けている。
いて、メモリセルアレイ３０の各メモリセルに対してプ
レート線ＰＬから入力される信号（プレート線選択信
号）と、ビット線ＢＬから入力される信号（ビット線信
号）とがそのメモリセルにおいて同一電位となるよう制
御するプレート線信号制御回路２８を設けている。
【００３２】図５の（Ａ）に、図４に示した半導体記憶
装置におけるプレート線信号制御回路２８の一例を示
す。図５（Ａ）に示したプレート線信号制御回路２８
は、インバータ４２と、ＮＯＲ回路４４とから構成され
る。ＮＯＲ回路４４は、プレートドライバ２０から送出
されるプレート線選択信号（ａ０、ａ１、・・・ａｎ）
を受け取り、ＮＯＲ論理をとった信号をインバータ４２
の入力に送出する。インバータ４２は、受けとった信号
のレベルを反転して出力する。このインバータ４２の出
力信号ｐが図４のコラムスイッチ２２に送出される。
装置におけるプレート線信号制御回路２８の一例を示
す。図５（Ａ）に示したプレート線信号制御回路２８
は、インバータ４２と、ＮＯＲ回路４４とから構成され
る。ＮＯＲ回路４４は、プレートドライバ２０から送出
されるプレート線選択信号（ａ０、ａ１、・・・ａｎ）
を受け取り、ＮＯＲ論理をとった信号をインバータ４２
の入力に送出する。インバータ４２は、受けとった信号
のレベルを反転して出力する。このインバータ４２の出
力信号ｐが図４のコラムスイッチ２２に送出される。
【００３３】また、図５（Ａ）に示したように、この実
施例の半導体記憶装置においては、コラムスイッチ２２
は、通常のコラムスイッチと同じ構成のコラムスイッチ
部４０と、信号選択回路４１とから構成される。コラム
スイッチ２２の信号選択回路４１は、インバータ４２の
出力信号ｐを受け取ると共に、外部端子又は制御部（図
示なし）から送出されるテストモード信号ＢＩを受け取
る。テストモード信号ＢＩは、半導体記憶装置の通常動
作時にはＬレベルに、ストレス試験モード時にはＨレベ
ルに設定される。
施例の半導体記憶装置においては、コラムスイッチ２２
は、通常のコラムスイッチと同じ構成のコラムスイッチ
部４０と、信号選択回路４１とから構成される。コラム
スイッチ２２の信号選択回路４１は、インバータ４２の
出力信号ｐを受け取ると共に、外部端子又は制御部（図
示なし）から送出されるテストモード信号ＢＩを受け取
る。テストモード信号ＢＩは、半導体記憶装置の通常動
作時にはＬレベルに、ストレス試験モード時にはＨレベ
ルに設定される。
【００３４】図５の（Ｂ）に、本実施例に係る信号選択
回路４１の一例を示す。この信号選択回路４１には、コ
ラムスイッチ部４０の個々のビット線（すなわち、メモ
リセルアレイ３０からの個々のビット線（ＢＬ））の各
々について一対のトランジスタ４６、４８が並列配置さ
れている。コラムスイッチ部４０からの個々のビット線
は、各トランジスタ対のトランジスタ４６のソース−ド
レイン経路を介して、センスアンプ２４の個々のビット
線に接続してある。外部端子又は制御部から送出される
テストモード信号ＢＩを受け取る入力端子は、各トラン
ジスタ対のトランジスタ４６のゲート電極（反転入力）
と、トランジスタ４８のゲート電極とに接続してある。
また、各トランジスタ対のトランジスタ４８のソース−
ドレイン経路には、プレート線信号制御回路２８のイン
バータ４２の出力からの結線が接続してある。
回路４１の一例を示す。この信号選択回路４１には、コ
ラムスイッチ部４０の個々のビット線（すなわち、メモ
リセルアレイ３０からの個々のビット線（ＢＬ））の各
々について一対のトランジスタ４６、４８が並列配置さ
れている。コラムスイッチ部４０からの個々のビット線
は、各トランジスタ対のトランジスタ４６のソース−ド
レイン経路を介して、センスアンプ２４の個々のビット
線に接続してある。外部端子又は制御部から送出される
テストモード信号ＢＩを受け取る入力端子は、各トラン
ジスタ対のトランジスタ４６のゲート電極（反転入力）
と、トランジスタ４８のゲート電極とに接続してある。
また、各トランジスタ対のトランジスタ４８のソース−
ドレイン経路には、プレート線信号制御回路２８のイン
バータ４２の出力からの結線が接続してある。
【００３５】図５（Ｂ）の信号選択回路４１は、テスト
モード信号ＢＩに応じた動作をする。すなわち、半導体
記憶装置の通常動作時（ＢＩ＝Ｌ）には、各トランジス
タ対のトランジスタ４６がオン、トランジスタ４８がオ
フとなるため、メモリセルアレイ３０からの個々のビッ
ト線（ＢＬ）を、センスアンプ２４の個々のビット線に
接続するので、メモリセルアレイ３０の該当のメモリセ
ルのデータがセンスアンプ２４に読み出される。一方、
ストレス試験モード時（ＢＩ＝Ｈ）には、各トランジス
タ対のトランジスタ４６がオフ、トランジスタ４８がオ
ンとなるため、プレート線信号制御回路２８のインバー
タ４２から受け取る信号ｐを、メモリセルアレイ３０の
個々のメモリセルのビット線ＢＬに送出する。このと
き、プレートドライバ２０から出力されるプレート線選
択信号により、メモリセルアレイ３０の該当するプレー
ト線ＰＬが選択されるので、選択されたプレート線ＰＬ
の行に沿って配置されるメモリセルの全てのビット線Ｂ
Ｌに、上記信号ｐ（プレート線と同じ信号）が入力され
る。
モード信号ＢＩに応じた動作をする。すなわち、半導体
記憶装置の通常動作時（ＢＩ＝Ｌ）には、各トランジス
タ対のトランジスタ４６がオン、トランジスタ４８がオ
フとなるため、メモリセルアレイ３０からの個々のビッ
ト線（ＢＬ）を、センスアンプ２４の個々のビット線に
接続するので、メモリセルアレイ３０の該当のメモリセ
ルのデータがセンスアンプ２４に読み出される。一方、
ストレス試験モード時（ＢＩ＝Ｈ）には、各トランジス
タ対のトランジスタ４６がオフ、トランジスタ４８がオ
ンとなるため、プレート線信号制御回路２８のインバー
タ４２から受け取る信号ｐを、メモリセルアレイ３０の
個々のメモリセルのビット線ＢＬに送出する。このと
き、プレートドライバ２０から出力されるプレート線選
択信号により、メモリセルアレイ３０の該当するプレー
ト線ＰＬが選択されるので、選択されたプレート線ＰＬ
の行に沿って配置されるメモリセルの全てのビット線Ｂ
Ｌに、上記信号ｐ（プレート線と同じ信号）が入力され
る。
【００３６】したがって、上記実施例の半導体記憶装置
に対してストレス試験を行う際、例えば、メモリセルア
レイ３０の所定のメモリセルからデータを読み出すと
き、そのメモリセルのビット線（ＢＬ）１６と、そのメ
モリセルのプレート線（ＰＬ）１８には同じ入力信号が
付加されるため、その強誘電体キャパシタ１２の電極間
には電圧がかからず、分極反転することもない。
に対してストレス試験を行う際、例えば、メモリセルア
レイ３０の所定のメモリセルからデータを読み出すと
き、そのメモリセルのビット線（ＢＬ）１６と、そのメ
モリセルのプレート線（ＰＬ）１８には同じ入力信号が
付加されるため、その強誘電体キャパシタ１２の電極間
には電圧がかからず、分極反転することもない。
【００３７】また、上記実施例の半導体記憶装置によれ
ば、メモリセルアレイ３０の該当するプレート線ＰＬが
選択されると、選択されたプレート線ＰＬの行に沿って
配置されるメモリセルの全てのビット線ＢＬに、上記信
号ｐ（プレート線と同じ信号）が入力されるため、スト
レス試験に要する試験時間を短縮することができる。
ば、メモリセルアレイ３０の該当するプレート線ＰＬが
選択されると、選択されたプレート線ＰＬの行に沿って
配置されるメモリセルの全てのビット線ＢＬに、上記信
号ｐ（プレート線と同じ信号）が入力されるため、スト
レス試験に要する試験時間を短縮することができる。
【００３８】次に、本発明の他の実施例に係る半導体記
憶装置の構成を図６に示す。
憶装置の構成を図６に示す。
【００３９】図６に示した実施例の半導体記憶装置は、
プレートドライバ２０と、コラムスイッチ２２と、セン
スアンプ２４と、ワードドライバ２６と、メモリセルア
レイ３０Ａとから構成される強誘電性メモリである。こ
の実施例では、プレートドライバ２０、コラムスイッチ
２２、センスアンプ２４、及びワードドライバ２６の構
成は、前記した図４の各回路構成と実質的に同一であ
り、これら回路については重複する説明を省略する。
プレートドライバ２０と、コラムスイッチ２２と、セン
スアンプ２４と、ワードドライバ２６と、メモリセルア
レイ３０Ａとから構成される強誘電性メモリである。こ
の実施例では、プレートドライバ２０、コラムスイッチ
２２、センスアンプ２４、及びワードドライバ２６の構
成は、前記した図４の各回路構成と実質的に同一であ
り、これら回路については重複する説明を省略する。
【００４０】この実施例においては、メモリセルアレイ
３０Aの個々のメモリセルに対してストレス試験を行う
際、そのメモリセルに接続するワード線（ＷＬ）１４
に、プレート線（ＰＬ）１８に入力される信号と相補関
係をもつ信号を入力する。通常のメモリセルアレイの個
々のメモリセルにおいては、図１に示したトランジスタ
１０がオンすることにより、強誘電体キャパシタ１２は
その両端のビット線（ＢＬ）１６とプレート線（ＰＬ）
１８からの電圧を受けることになる。この実施例のメモ
リセルアレイ３０Aにおいては、プレート線（ＰＬ）１
８から入力される信号がＨレベルのとき、ワード線（Ｗ
Ｌ）１４を非選択に設定するように構成されている。
３０Aの個々のメモリセルに対してストレス試験を行う
際、そのメモリセルに接続するワード線（ＷＬ）１４
に、プレート線（ＰＬ）１８に入力される信号と相補関
係をもつ信号を入力する。通常のメモリセルアレイの個
々のメモリセルにおいては、図１に示したトランジスタ
１０がオンすることにより、強誘電体キャパシタ１２は
その両端のビット線（ＢＬ）１６とプレート線（ＰＬ）
１８からの電圧を受けることになる。この実施例のメモ
リセルアレイ３０Aにおいては、プレート線（ＰＬ）１
８から入力される信号がＨレベルのとき、ワード線（Ｗ
Ｌ）１４を非選択に設定するように構成されている。
【００４１】図７に、図６に示した半導体記憶装置のメ
モリセルアレイ３０Ａにおけるメモリセルの信号選択部
５の一例を示す。上記した制御を行うため、メモリセル
アレイ３０Ａの個々のメモリセルに対して、図７に示し
た信号選択部５を配置する。すなわち、本実施例におい
ては、メモリセルアレイ３０Ａの個々のメモリセルは、
図１に示したメモリセルの回路構成に加えて、図７に示
した信号選択部５を具備する。
モリセルアレイ３０Ａにおけるメモリセルの信号選択部
５の一例を示す。上記した制御を行うため、メモリセル
アレイ３０Ａの個々のメモリセルに対して、図７に示し
た信号選択部５を配置する。すなわち、本実施例におい
ては、メモリセルアレイ３０Ａの個々のメモリセルは、
図１に示したメモリセルの回路構成に加えて、図７に示
した信号選択部５を具備する。
【００４２】図７に示した信号選択部５は、信号選択回
路５０と、ＮＡＮＤ回路５２とから構成される。ＮＡＮ
Ｄ回路５２の一方の入力にはプレートドライバ２０から
の個々のプレート線の１つが接続され、プレート線選択
信号ａ（ＰＬ）が入力される。ＮＡＮＤ回路５２の他方
の入力には、ワードドライバ２６からの個々のワード線
の１つが接続され、ワード線選択信号ｃ（ＷＬ）が入力
される。
路５０と、ＮＡＮＤ回路５２とから構成される。ＮＡＮ
Ｄ回路５２の一方の入力にはプレートドライバ２０から
の個々のプレート線の１つが接続され、プレート線選択
信号ａ（ＰＬ）が入力される。ＮＡＮＤ回路５２の他方
の入力には、ワードドライバ２６からの個々のワード線
の１つが接続され、ワード線選択信号ｃ（ＷＬ）が入力
される。
【００４３】また、この実施例の信号選択回路５０は、
図５（Ｂ）に示した信号選択回路４１と同様に構成され
る。但し、信号選択回路５０においては、図５（Ｂ）に
示したビット線がワード線に置き換わり、また、プレー
ト線信号制御回路２８から入力する結線がＮＡＮＤ回路
５２の出力からの結線に置き換わる。すなわち、図７に
示した信号選択回路５０は一方の入力からワードドライ
バ２６からのワード線選択信号ｃ（ＷＬ）を受け取ると
共に、他方の入力からＮＡＮＤ回路５２の出力からのＮ
ＡＮＤ論理をとった信号を受け取る。さらに、信号選択
回路５０は、外部端子又は制御部（図示なし）から送出
されるテストモード信号ＢＩを受け取る。テストモード
信号ＢＩは、半導体記憶装置の通常動作時にはＬレベル
に、ストレス試験モード時にはＨレベルに設定される。
このテストモード信号ＢＩに応じて、半導体記憶装置の
通常動作時（ＢＩ＝Ｌ）には、信号選択回路５０は、ワ
ードドライバ２６から受け取ったワード線選択信号ｃ
（ＷＬ）をそのままメモリセルアレイ３０Ａのワード線
ＷＬに通過させる。ストレス試験モード時（ＢＩ＝Ｈ）
には、信号選択回路５０は、ＮＡＮＤ論理を取った信号
をメモリセルアレイ３０Ａのワード線ＷＬに送出する。
図５（Ｂ）に示した信号選択回路４１と同様に構成され
る。但し、信号選択回路５０においては、図５（Ｂ）に
示したビット線がワード線に置き換わり、また、プレー
ト線信号制御回路２８から入力する結線がＮＡＮＤ回路
５２の出力からの結線に置き換わる。すなわち、図７に
示した信号選択回路５０は一方の入力からワードドライ
バ２６からのワード線選択信号ｃ（ＷＬ）を受け取ると
共に、他方の入力からＮＡＮＤ回路５２の出力からのＮ
ＡＮＤ論理をとった信号を受け取る。さらに、信号選択
回路５０は、外部端子又は制御部（図示なし）から送出
されるテストモード信号ＢＩを受け取る。テストモード
信号ＢＩは、半導体記憶装置の通常動作時にはＬレベル
に、ストレス試験モード時にはＨレベルに設定される。
このテストモード信号ＢＩに応じて、半導体記憶装置の
通常動作時（ＢＩ＝Ｌ）には、信号選択回路５０は、ワ
ードドライバ２６から受け取ったワード線選択信号ｃ
（ＷＬ）をそのままメモリセルアレイ３０Ａのワード線
ＷＬに通過させる。ストレス試験モード時（ＢＩ＝Ｈ）
には、信号選択回路５０は、ＮＡＮＤ論理を取った信号
をメモリセルアレイ３０Ａのワード線ＷＬに送出する。
【００４４】したがって、この実施例の半導体記憶装置
に対しストレス試験を行うときには（ＢＩ＝Ｈ）、メモ
リセルアレイ３０Ａの該当メモリセルのプレート線（Ｐ
Ｌ）１８に送出される信号がＨレベルのとき、ワードド
ライバ２６からのワード線選択信号ｃがＨレベルであっ
ても、ワード線（ＷＬ）１４に送出される信号がＬレベ
ルとなるため、該当メモリセルは非選択となり、強誘電
体キャパシタ１２の電極間には電圧がかからず、分極反
転が起こらない。
に対しストレス試験を行うときには（ＢＩ＝Ｈ）、メモ
リセルアレイ３０Ａの該当メモリセルのプレート線（Ｐ
Ｌ）１８に送出される信号がＨレベルのとき、ワードド
ライバ２６からのワード線選択信号ｃがＨレベルであっ
ても、ワード線（ＷＬ）１４に送出される信号がＬレベ
ルとなるため、該当メモリセルは非選択となり、強誘電
体キャパシタ１２の電極間には電圧がかからず、分極反
転が起こらない。
【００４５】次に、本発明のさらに他の実施例に係る半
導体記憶装置の構成を図８に示す。
導体記憶装置の構成を図８に示す。
【００４６】図８に示した実施例の半導体記憶装置は、
プレートドライバ２０と、コラムスイッチ２２と、セン
スアンプ２４と、ワードドライバ２６と、メモリセルア
レイ３０と、信号選択回路６０とから構成される強誘電
性メモリである。この実施例では、プレートドライバ２
０、コラムスイッチ２２、センスアンプ２４、ワードド
ライバ２６、及びメモリセルアレイ３０の構成は、前記
した図４の各回路構成と実質的に同一であり、これら回
路については重複する説明を省略する。
プレートドライバ２０と、コラムスイッチ２２と、セン
スアンプ２４と、ワードドライバ２６と、メモリセルア
レイ３０と、信号選択回路６０とから構成される強誘電
性メモリである。この実施例では、プレートドライバ２
０、コラムスイッチ２２、センスアンプ２４、ワードド
ライバ２６、及びメモリセルアレイ３０の構成は、前記
した図４の各回路構成と実質的に同一であり、これら回
路については重複する説明を省略する。
【００４７】この実施例においては、メモリセルアレイ
３０の個々のメモリセルに対してストレス試験を行う
際、そのメモリセルに接続するプレート線（ＰＬ）１８
をフローティング状態にする。
３０の個々のメモリセルに対してストレス試験を行う
際、そのメモリセルに接続するプレート線（ＰＬ）１８
をフローティング状態にする。
【００４８】図８の信号選択回路６０は、プレートドラ
イバ２０からの個々のプレート線と接続してあり、信号
選択回路６０からの対応する個々のプレート線がメモリ
セルアレイ３０のプレート線ＰＬに接続してある。ま
た、信号選択回路６０は、外部端子又は制御部（図示な
し）から送出されるテストモード信号ＢＩを受け取る。
テストモード信号ＢＩは、半導体記憶装置の通常動作時
にはＬレベルに、ストレス試験モード時にはＨレベルに
設定される。このテストモード信号ＢＩに応じて、半導
体記憶装置の通常動作時（ＢＩ＝Ｌ）には、信号選択回
路６０は、プレートドライバ２０から受け取ったプレー
ト線選択信号（ａ０、ａ１、・・・ａｎ）をそのままメ
モリセルアレイ３０のプレート線ＰＬに通過させる。ス
トレス試験モード時（ＢＩ＝Ｈ）には、信号選択回路６
０は、プレートドライバ２０から受け取るプレート線選
択信号をメモリセルアレイ３０から切り離し、フローテ
ィング状態のプレート線信号（ａ０′、ａ１′、・・・
ａｎ′）をメモリセルアレイ３０のプレート線ＰＬに送
出する。
イバ２０からの個々のプレート線と接続してあり、信号
選択回路６０からの対応する個々のプレート線がメモリ
セルアレイ３０のプレート線ＰＬに接続してある。ま
た、信号選択回路６０は、外部端子又は制御部（図示な
し）から送出されるテストモード信号ＢＩを受け取る。
テストモード信号ＢＩは、半導体記憶装置の通常動作時
にはＬレベルに、ストレス試験モード時にはＨレベルに
設定される。このテストモード信号ＢＩに応じて、半導
体記憶装置の通常動作時（ＢＩ＝Ｌ）には、信号選択回
路６０は、プレートドライバ２０から受け取ったプレー
ト線選択信号（ａ０、ａ１、・・・ａｎ）をそのままメ
モリセルアレイ３０のプレート線ＰＬに通過させる。ス
トレス試験モード時（ＢＩ＝Ｈ）には、信号選択回路６
０は、プレートドライバ２０から受け取るプレート線選
択信号をメモリセルアレイ３０から切り離し、フローテ
ィング状態のプレート線信号（ａ０′、ａ１′、・・・
ａｎ′）をメモリセルアレイ３０のプレート線ＰＬに送
出する。
【００４９】図９に、図８に示した半導体記憶装置にお
ける信号選択回路６０の一例を示す。図９に示した信号
選択回路６０には、プレートドライバ２０からの個々の
プレート線の各々について一対のトランジスタ６２、６
４が並列配置されている。プレートドライバ２０からの
個々のプレート線は、各トランジスタ対６２、６４のソ
ース−ドレイン経路を介して、メモリセルアレイ３０の
プレート線ＰＬに接続してある。外部端子又は制御部か
ら送出されるテストモード信号ＢＩを受け取る入力端子
は、インバータ６６の入力側と、各トランジスタ対のト
ランジスタ６２のゲート電極（反転入力）とに接続して
あり、インバータ６６の出力は、各トランジスタ対のト
ランジスタ６４のゲート電極に接続してある。
ける信号選択回路６０の一例を示す。図９に示した信号
選択回路６０には、プレートドライバ２０からの個々の
プレート線の各々について一対のトランジスタ６２、６
４が並列配置されている。プレートドライバ２０からの
個々のプレート線は、各トランジスタ対６２、６４のソ
ース−ドレイン経路を介して、メモリセルアレイ３０の
プレート線ＰＬに接続してある。外部端子又は制御部か
ら送出されるテストモード信号ＢＩを受け取る入力端子
は、インバータ６６の入力側と、各トランジスタ対のト
ランジスタ６２のゲート電極（反転入力）とに接続して
あり、インバータ６６の出力は、各トランジスタ対のト
ランジスタ６４のゲート電極に接続してある。
【００５０】上述したように、本実施例の信号選択回路
６０は、テストモード信号ＢＩに応じた動作をする。す
なわち、半導体記憶装置の通常動作時（ＢＩ＝Ｌ）に
は、各トランジスタ対のトランジスタ６２、６４が共に
オンとなるため、プレートドライバ２０から受け取った
プレート線選択信号（ａ０、ａ１、・・・ａｎ）をその
ままメモリセルアレイ３０のプレート線ＰＬに通過させ
る。一方、ストレス試験モード時（ＢＩ＝Ｈ）には、各
トランジスタ対のトランジスタ６２、６４が共にオフと
なるため、プレートドライバ２０から受け取るプレート
線選択信号をメモリセルアレイ３０から切り離し、フロ
ーティング状態のプレート線信号（ａ０′、ａ１′、・
・・ａｎ′）をメモリセルアレイ３０のプレート線ＰＬ
に送出する。
６０は、テストモード信号ＢＩに応じた動作をする。す
なわち、半導体記憶装置の通常動作時（ＢＩ＝Ｌ）に
は、各トランジスタ対のトランジスタ６２、６４が共に
オンとなるため、プレートドライバ２０から受け取った
プレート線選択信号（ａ０、ａ１、・・・ａｎ）をその
ままメモリセルアレイ３０のプレート線ＰＬに通過させ
る。一方、ストレス試験モード時（ＢＩ＝Ｈ）には、各
トランジスタ対のトランジスタ６２、６４が共にオフと
なるため、プレートドライバ２０から受け取るプレート
線選択信号をメモリセルアレイ３０から切り離し、フロ
ーティング状態のプレート線信号（ａ０′、ａ１′、・
・・ａｎ′）をメモリセルアレイ３０のプレート線ＰＬ
に送出する。
【００５１】したがって、ストレス試験モード時（ＢＩ
＝Ｈ）には、メモリセルアレイ３０の該当のメモリセル
におけるプレート線（ＰＬ）１８に送出される信号はフ
ローティング状態となり、強誘電体キャパシタ１２の電
極間に電圧がかからず、分極反転が起こらない。
＝Ｈ）には、メモリセルアレイ３０の該当のメモリセル
におけるプレート線（ＰＬ）１８に送出される信号はフ
ローティング状態となり、強誘電体キャパシタ１２の電
極間に電圧がかからず、分極反転が起こらない。
【００５２】次に、本発明のさらに他の実施例にかかる
半導体記憶装置について、図１及び図２を参照して説明
する。
半導体記憶装置について、図１及び図２を参照して説明
する。
【００５３】この実施例においては、メモリセルアレイ
３０の個々のメモリセルに対してストレス試験を行う
際、そのメモリセルに接続するビット線（ＢＬ）１６を
オン状態のセンスアンプに接続せず、フローティング状
態に保持する。図２のｔ１のタイミングで強誘電体キャ
パシタ１２は分極反転するが、この実施例の半導体記憶
装置では、ビット線（ＢＬ）１６がフローティング状態
になるため、ビット線容量と強誘電体容量の比で電圧が
分圧されるので強誘電体キャパシタ１２には十分な分極
反転は起きない。
３０の個々のメモリセルに対してストレス試験を行う
際、そのメモリセルに接続するビット線（ＢＬ）１６を
オン状態のセンスアンプに接続せず、フローティング状
態に保持する。図２のｔ１のタイミングで強誘電体キャ
パシタ１２は分極反転するが、この実施例の半導体記憶
装置では、ビット線（ＢＬ）１６がフローティング状態
になるため、ビット線容量と強誘電体容量の比で電圧が
分圧されるので強誘電体キャパシタ１２には十分な分極
反転は起きない。
【００５４】通常の動作時には、上記のビット線（Ｂ
Ｌ）１６をフローティング状態に設定した後、ビット線
に接続するセンスアンプがオンになると、ビット線側か
ら電圧かかるため、メモリセルの強誘電体キャパシタ１
２には、電源電圧までの分極反転が起きる。
Ｌ）１６をフローティング状態に設定した後、ビット線
に接続するセンスアンプがオンになると、ビット線側か
ら電圧かかるため、メモリセルの強誘電体キャパシタ１
２には、電源電圧までの分極反転が起きる。
【００５５】上述した実施例の半導体記憶装置によれ
ば、メモリセルアレイ３０の個々のメモリセルに対して
ストレス試験を行う際、センスアンプをオンに切り替え
ず、ビット線をフローティング状態に保持することによ
って、強誘電体キャパシタ１２に十分な分極反転が発生
するのを防止する。
ば、メモリセルアレイ３０の個々のメモリセルに対して
ストレス試験を行う際、センスアンプをオンに切り替え
ず、ビット線をフローティング状態に保持することによ
って、強誘電体キャパシタ１２に十分な分極反転が発生
するのを防止する。
【発明の効果】上述したように、本発明の半導体記憶装
置によれば、ストレス試験を行う際に、強誘電体キャパ
シタにはストレスをかけずに、半導体記憶装置を試験す
ることができる。従って、強誘電体キャパシタの寿命を
短縮することなく、半導体記憶装置に対しスクリーニン
グ試験が実施できる。
置によれば、ストレス試験を行う際に、強誘電体キャパ
シタにはストレスをかけずに、半導体記憶装置を試験す
ることができる。従って、強誘電体キャパシタの寿命を
短縮することなく、半導体記憶装置に対しスクリーニン
グ試験が実施できる。
【図１】従来の半導体記憶装置を構成しているメモリセ
ルを示す回路図である。
ルを示す回路図である。
【図２】図１に示したメモリセルの通常動作時にワード
線及びプレート線に入力される各入力信号の波形図であ
る。
線及びプレート線に入力される各入力信号の波形図であ
る。
【図３】図１に示したメモリセルの強誘電体キャパシタ
のヒステリシス特性を示す図である。
のヒステリシス特性を示す図である。
【図４】本発明の一実施例に係る半導体記憶装置の構成
を示すブロック図である。
を示すブロック図である。
【図５】図４に示した半導体記憶装置におけるプレート
線信号制御回路の一例を示す回路図である。
線信号制御回路の一例を示す回路図である。
【図６】本発明の他の実施例に係る半導体記憶装置の構
成を示すブロック図である。
成を示すブロック図である。
【図７】図６に示した半導体記憶装置におけるメモリセ
ルの信号選択部を示す回路図である。
ルの信号選択部を示す回路図である。
【図８】本発明のさらに他の実施例に係る半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図９】図８に示した半導体記憶装置における信号選択
回路を示す回路図である。
回路を示す回路図である。
１ メモリセル
１０ トランスファトランジスタ
１２ 強誘電体キャパシタ
１４ ワード線
１６ ビット線
１８ プレート線
２８ プレート線信号制御回路
５０ 信号選択回路
６０ 信号選択回路
Claims (8)
- 【請求項１】一端をプレート線に結合させた強誘電体記
憶素子と、該強誘電体記憶素子の他端をトランジスタの
ソース−ドレイン経路を介してビット線に結合させ、該
トランジスタのゲートにワード線を結合させたメモリセ
ルと、試験モードにおいて、前記メモリセルの前記プレ
ート線に入力する信号と、前記ビット線に入力する信号
とを同一の電位に設定する制御回路と、 を具備することを特徴とする半導体記憶装置。 - 【請求項２】 前記制御回路は、試験モード信号に応じ
て、プレートドライバから入力される信号を前記メモリ
セルの前記ビット線に送出することを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項３】一端をプレート線に結合させた強誘電体記
憶素子と、該強誘電体記憶素子の他端をトランジスタの
ソース−ドレイン経路を介してビット線に結合させ、該
トランジスタのゲートにワード線を結合させたメモリセ
ルと、試験モードにおいて、前記メモリセルの前記プレ
ート線に入力する信号と相補な信号を前記ワード線に入
力する信号選択回路と、 を具備することを特徴とする半導体記憶装置。 - 【請求項４】前記信号選択回路は、試験モード信号に応
じて、ワードドライバから送出される信号と、プレート
ドライバから送出される信号とのＮＡＮＤ論理を取った
信号を前記メモリセルの前記ワード線に送出することを
特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】一端をプレート線に結合させた強誘電体記
憶素子と、該強誘電体記憶素子の他端をトランジスタの
ソース−ドレイン経路を介してビット線に結合させ、該
トランジスタのゲートにワード線を結合させたメモリセ
ルと、試験モードにおいて、前記メモリセルの前記プレ
ート線をフローティング状態に設定する信号選択回路
と、 を具備することを特徴とする半導体記憶装置。 - 【請求項６】前記信号選択回路は、試験モード信号に応
じて、プレートドライバからのプレート線を前記メモリ
セルから切り離すことにより、前記メモリセルの前記プ
レート線をフローティング状態に設定することを特徴と
する請求項５記載の半導体記憶装置。 - 【請求項７】一端をプレート線に結合させた強誘電体記
憶素子と、該強誘電体記憶素子の他端をトランジスタの
ソース−ドレイン経路を介してビット線に結合させ、該
トランジスタのゲートにワード線を結合させたメモリセ
ルと、試験モードにおいて、前記メモリセルの前記ビッ
ト線をフローティング状態に保持する制御回路と、 を具備することを特徴とする半導体記憶装置。 - 【請求項８】前記制御回路は、試験モード信号に応じ
て、前記ワード線に入力される信号と、前記プレート線
に入力される信号とが共にＨレベルに設定されるとき、
前記ビット線をフローティング状態に保持することを特
徴とする請求項７記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002063688A JP2003263899A (ja) | 2002-03-08 | 2002-03-08 | 半導体記憶装置 |
| US10/336,043 US20030173607A1 (en) | 2002-03-08 | 2003-01-03 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002063688A JP2003263899A (ja) | 2002-03-08 | 2002-03-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003263899A true JP2003263899A (ja) | 2003-09-19 |
Family
ID=28034858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002063688A Withdrawn JP2003263899A (ja) | 2002-03-08 | 2002-03-08 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030173607A1 (ja) |
| JP (1) | JP2003263899A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009223935A (ja) * | 2008-03-14 | 2009-10-01 | Toshiba Corp | 強誘電体メモリ及びそのテスト方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5297077A (en) * | 1990-03-30 | 1994-03-22 | Kabushiki Kaisha Toshiba | Memory having ferroelectric capacitors polarized in nonvolatile mode |
| JP3169599B2 (ja) * | 1990-08-03 | 2001-05-28 | 株式会社日立製作所 | 半導体装置、その駆動方法、その読み出し方法 |
| JP3319437B2 (ja) * | 1999-06-04 | 2002-09-03 | ソニー株式会社 | 強誘電体メモリおよびそのアクセス方法 |
-
2002
- 2002-03-08 JP JP2002063688A patent/JP2003263899A/ja not_active Withdrawn
-
2003
- 2003-01-03 US US10/336,043 patent/US20030173607A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20030173607A1 (en) | 2003-09-18 |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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